JP5536367B2 - タイミング制御装置及びこれを有する表示装置 - Google Patents

Description

本発明は、タイミング制御装置及びこれを有する表示装置に関し、より詳細には、製造コストを節減し、印刷回路基板の面積を減少させるためのタイミング制御装置及びこれを有する表示装置に関する。

一般的に、表示装置は、情報処理装置で処理されたデータを使用者が認識しうる画像に表示する装置である。表示装置のうち、小型化と軽量化が可能でありかつ、高解像度の実現が容易であるフラットパネル型表示装置が広く用いられる。

フラットパネル型表示装置としては、例えば、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）、プラズマディスプレイパネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ；ＰＤＰ）などがある。

一般的に液晶表示装置は、厚さが薄くて重さが軽く、電力消耗が低いという長所があるため、モニター、ノートパソコン、携帯電話などに主に用いられる。このような液晶表示装置は、液晶の光透過率の変化を用いて画像を表示する液晶表示パネル、液晶表示パネルの下部で光を提供するバックライトアセンブリ、及び液晶表示パネルと電気的に接続されて液晶表示パネルを制御する駆動部を含む。

駆動部は、タイミング制御部、データ駆動部及びゲート駆動部を含む。タイミング制御部は、外部から入力された外部制御信号に応答して、データ制御信号及びゲート制御信号を出力する。データ駆動部は、データ制御信号に応答してデータ信号を液晶表示パネルに出力し、ゲート駆動部は、ゲート制御信号応答してゲート信号を液晶表示パネルに出力する。

駆動部は、初期駆動信号を提供するメモリ素子を更に含む。メモリ素子は、一例として、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）が用いられ、ＥＤＩＤ（ｅｘｔｅｎｄｅｄ ｄｉｓｐｌａｙ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｄａｔａ）信号などの駆動信号が予め保存される。

表示装置において、高解像度を実現するために、常用周波数より高い周波数の駆動が要求される。例えば、６０Ｈｚの周波数を有する信号をフレームディバイダー（ｆｒａｍｅ ｄｉｖｉｄｅｒ）を用いて、１２０Ｈｚまたは２４０Ｈｚの信号に逓倍して用いる。

表示装置が６０Ｈｚで動作する場合、一般的にタイミングコントローラー及びＥＥＰＲＯＭがそれぞれ一つずつ要求される。表示装置が１２０Ｈｚで動作する場合、一般的にタイミングコントローラー及びＥＥＰＲＯＭがそれぞれ二つずつ要求される。また、表示装置が２４０Ｈｚで動作する場合、一般的にタイミングコントローラー及びＥＥＰＲＯＭがそれぞれ四つずつ要求される。

従って、高周波数を用いる表示装置の駆動は、部品数の増加によって表示装置の製造コストが上昇するようになり、表示装置の回路設計が複雑になる。また、表示装置の内部の印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；ＰＣＢ）のサイズが大きくなる。更に、複数のタイミングコントローラーを用いるため、それぞれのタイミングコントローラーの入出力信号間のタイミング偏差による誤作動の問題がある。

そこで、本発明は、前記問題に鑑みてなされたものであり、本発明の目的とするところは、部品数を減少させて製造コスト及び印刷回路基板のサイズを減少させ、誤作動の発生を防止するためのタイミング制御装置を提供することにある。

本発明の他の目的は、前記タイミング制御装置を有する表示装置を提供することにある。

前記の本発明の目的を実現するための一実施形態によるタイミング制御装置は、メモリ素子、マルチタイミング制御部、及び電源供給部を含む。メモリ素子は、データを保存する。マルチタイミング制御部は、リセット信号に応答して順次にメモリ素子からデータを読み出す複数のタイミングコントローラーを含み、アナログ電源の出力タイミングを制御する電源制御信号を出力する。電源供給部は、電源制御信号に応答してアナログ電源を出力する。

リセット信号は、一番目のタイミングコントローラーに供給され、電源制御信号は、最後のタイミングコントローラーから出力されてもよい。本発明の実施形態において、タイミングコントローラーの数は、常用周波数の逓倍数に比例してもよい。

本発明の実施形態において、複数のタイミングコントローラーは、リセット信号に応答してメモリ素子からデータを読み、第１開始信号を出力する第１タイミングコントローラーと、第１開始信号に応答してメモリ素子からデータを読み、第２開始信号を出力する第２タイミングコントローラーと、を含んでもよい。また、複数のタイミングコントローラーは、第２開始信号に応答してメモリ素子からデータを読み、第３開始信号を出力する第３タイミングコントローラーと、第３開始信号に応答してメモリ素子からデータを読む第４コントローラーと、を更に含んでもよい。第４タイミングコントローラーは、電源制御信号を出力してもよい。

本発明の他の目的を実現するための一実施形態による表示装置は、タイミング制御装置、ゲート駆動部、データ駆動部、及び表示パネルを含む。タイミング制御装置は、画像表示制御のためのデータを保存するメモリ素子と、リセット信号に応答して順次にデータを読む複数のタイミングコントローラーを含み、アナログ電源の出力のタイミングを制御する電源制御信号を出力するマルチタイミング制御部と、電源制御信号に応答してアナログ電源を出力する電源供給部と、を含む。ゲート駆動部は、アナログ電源の提供を受け、タイミング制御装置から提供されるゲート制御信号に応答してゲート信号を出力する。データ駆動部は、アナログ電源の提供を受け、タイミング制御装置から提供されるデータ制御信号に応答してデータ信号を出力する。表示パネルは、ゲート信号及びデータ信号に基づいて画像を表示する。

本発明の実施形態において、タイミングコントローラーは、カスケード連結されてもよい。本発明の実施形態において、タイミングコントローラーの数は、表示装置の駆動周波数の逓倍数に比例してもよい。

本発明の実施形態において、複数のタイミングコントローラーは、リセット信号に応答してメモリ素子からデータを読み、第１開始信号を出力する第１タイミングコントローラーと、第１開始信号に応答してメモリ素子からデータを読み、第２開始信号を出力する第２タイミングコントローラーと、第２開始信号に応答してメモリ素子からデータを読み、第３開始信号を出力する第３タイミングコントローラーと、第３開始信号に応答してメモリ素子からデータを読み、電源制御信号を出力する第４タイミングコントローラーと、を含んでもよい。

このようなタイミング制御装置及びこれを有する表示装置によると、一つのメモリ素子を複数のタイミングコントローラーが共有するため、部品の数を減少させることができ、簡単な回路を通じて印刷回路基板のサイズを減少させることができる。また、複数のタイミングコントローラーの入出力信号間のタイミング偏差による誤作動を防止することができる。

本発明の一実施形態によるタイミング制御装置を説明するブロック図である。 図１に示したタイミングコントローラーとメモリ素子との通信を説明するブロック図である。 図１に示したメモリ素子を説明するブロック図である。 本発明の一実施形態による表示装置を説明するブロック図である。

以下に図面を参照して本発明の好適な実施形態について詳細に説明する。本発明は多様に変更することができ、多様な形態を有することができること、特定の実施形態を図面に例示して本文に詳細に説明する。しかし、これは、本発明を特定の開示形態に限定するのではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、乃至代替物を含むことを理解すべきである。各図面を説明しながら類似の参照符号を類似の構成要素に対して付与した。図面において、構造物の寸法は本発明の明確性のために実際より拡大して示した。第１、第２等の用語は、多様な構成要素を説明するために使用することができるが、構成要素は用語によって限定されない。用語は一つの構成要素を他の構成要素から区別する目的としてのみ使用される。例えば、本発明の権利範囲から逸脱することなしに、第１構成要素は第２構成要素と称されてもよく、同様に第２構成要素も第１構成要素に称されてもよい。単数の表現は、文脈上、明白に相違が示されない限り、複数の表現を含む。本出願において、「含む」または「有する」等の用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものが存在することを意図するものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品、又はこれらを組み合わせたもの等の存在または付加の可能性を予め排除しないことを理解しなければならない。なお、層、膜、領域、板などの部分が他の部分「上」にあると言うとき、これは他の部分の「すぐ上」にある場合だけでなく、それの中間にまた他の部分がある場合も含む。これと同様に、層、膜、領域、板などの部分が他の部分の「下」にあると言うとき、これは他の部分の「すぐ下」にある場合だけでなく、それの中間にまた他の部分がある場合も含む。

図１は、本発明の一実施形態によるタイミング制御装置１０を説明するブロック図である。図１を参照すると、タイミング制御装置１０は、メモリ素子１１、マルチタイミング制御部１３、及び電源供給部１５を含む。メモリ素子１１及びマルチタイミング制御部１３は、一枚の基板に一体に搭載されてもよい。また、メモリ素子１１、マルチタイミング制御部１３、及び電源供給部１５は、一枚の基板に一体に搭載されてもよい。

メモリ素子１１は、データを保存する。例えば、データは、画像表示制御のためのデータであってもよい。一例として、画像表示制御のためのデータは、クロック信号（ＣＬＫ）、水平開始信号（ＳＴＨ）、垂直開始信号（ＳＴＶ）及びガンマ基準電圧などを含んでもよい。

メモリ素子１１は、電気的書き込みと削除とが可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）であってもよい。

メモリ素子１１は、保存したデータをマルチタイミング制御部１３に提供する。メモリ素子１１は、表示装置が完成する前に外部のメモリライターと連結されて書き込み（ｗｒｉｔｅ）を行った後、表示装置の完成後には読み出し（ｒｅａｄ）のみを行う。

マルチタイミング制御部１３は、複数のタイミングコントローラー（１１０、１２０、１３０、１４０）を有する。タイミングコントローラー（１１０、１２０、１３０、１４０）それぞれは、一つのメモリ素子１１からデータを読み込む。

マルチタイミング制御部１３は、常用周波数の逓倍数に比例した数のタイミングコントローラーを有する。例えば、マルチタイミング制御部１３を表示装置に用いるとき、表示装置が６０Ｈｚの常用周波数を１２０Ｈｚに逓倍して用いる場合、マルチタイミング制御部１３は、二つのタイミングコントローラーを有する。一方、表示装置が６０Ｈｚの常用周波数を２４０Ｈｚに逓倍して用いる場合、マルチタイミング制御部１３は、４つのタイミングコントローラーを有する。

本実施形態では、２４０Ｈｚで表示装置を駆動するために、４つのタイミングコントローラー、即ち、第１タイミングコントローラー１１０、第２タイミングコントローラー１２０、第３タイミングコントローラー１３０、及び第４タイミングコントローラー１４０を有する。

第１乃至第４タイミングコントローラー（１１０、１２０、１３０、１４０）は、それぞれ駆動電圧（ＶＤＤ）及びリセット信号（ＲＳＴ）の提供を受け、タイミング制御信号を出力する。

外部のリセット信号（ＥＸ＿ＲＳＴ）は、第１タイミングコントローラー１１０にのみ印加され、他のタイミングコントローラー、即ち、第２乃至第４タイミングコントローラー（１２０、１３０、１４０）は、直前のタイミングコントローラーの開始信号をリセット信号として用いる。最後のタイミングコントローラー、即ち、第４タイミングコントローラー１４０が出力する開始信号は、電源供給部１５に印加され、アナログ電源の出力を制御する電源制御信号２４となる。

図２は、図１に示したタイミングコントローラーとメモリ素子との通信を説明するブロック図である。図１及び図２を参照すると、各タイミングコントローラー（１１０、１２０、１３０、１４０）とメモリ素子とは、２本の信号線を用いるＩ^２Ｃ（ｉｎｔｅｒ−ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）バス通信を行う。信号線は、シリアルデータ（Ｓｅｒｉａｌ Ｄａｔａ；ＳＤＡ）ライン及びシリアルクロック（Ｓｅｒｉａｌ Ｃｌｏｃｋ；ＳＣＬ）ラインである。

具体的に、外部のリセット信号（ＥＸ＿ＲＳＴ）が第１タイミングコントローラー１１０に印加されると、第１タイミングコントローラー１１０は保存していたデータをリセットする。その後、第１タイミングコントローラー１１０は、シリアルデータ（ＳＤＡ）ライン及びシリアルクロック（ＳＣＬ）ラインを通じてメモリ素子１１から画像表示の制御のためのデータを読み込んで（ｒｅａｄ）新しいデータにセットする。データのセットが完了すると、第１タイミングコントローラー１１０は、第１開始信号２１を第２タイミングコントローラー１２０に出力する。

第１開始信号２１は、第２タイミングコントローラー１２０のリセット信号として用いられる。第２開始信号２１が第２タイミングコントローラー１２０に印加されると、第２タイミングコントローラー１２０は保存していたデータをリセットする。その後、第２タイミングコントローラー１２０は、シリアルデータ（ＳＤＡ）ライン及びシリアルクロック（ＳＣＬ）ラインを通じてメモリ素子１１から画像表示の制御のためのデータを読み込んで（ｒｅａｄ）新しいデータにセットする。データのセットが完了すると、第２タイミングコントローラー１２０は、第２開始信号２２を第３タイミングコントローラー１３０に出力する。

第２開始信号２２は、第３タイミングコントローラー１３０のリセット信号として用いられる。第２開始信号２２が第３タイミングコントローラー１３０に印加されると、第３タイミングコントローラー１３０は保存していたデータをリセットする。その後、第３タイミングコントローラー１３０は、シリアルデータ（ＳＤＡ）ライン及びシリアルクロック（ＳＣＬ）ラインを通じてメモリ素子１１から画像表示の制御のためのデータを読み込んで（ｒｅａｄ）新しいデータにセットする。データのセットが完了すると、第３タイミングコントローラー１３０は、第３開始信号２３を第４タイミングコントローラー１４０に出力する。

第３開始信号２３は、第４タイミングコントローラー１４０のリセット信号として用いられる。第３開始信号２３が第４タイミングコントローラー１４０に印加されると、第４タイミングコントローラー１４０は保存していたデータをリセットする。その後、第４タイミングコントローラー１４０は、シリアルデータ（ＳＤＡ）ライン及びシリアルクロック（ＳＣＬ）ラインを通じてメモリ素子１１から画像表示の制御のためのデータを読み込んで（ｒｅａｄ）新しいデータにセットする。データのセットが完了すると、第４タイミングコントローラー１４０は、第４開始信号２４、即ち、アナログ電源の出力を制御する電源制御信号２４を電源供給部１５に出力する。

電源供給部１５は、ＤＣ−ＤＣコンバーターであってもよい。電源供給部１５は、電源制御信号２４に応答して、アナログ電源２５を出力する。例えば、マルチタイミング制御部１３を表示装置に用いる場合、アナログ電源２５は、アナログ駆動電圧（ＡＶＤＤ）、ゲートオン電圧（ＶＯＮ）、ゲートオフ電圧（ＶＯＦＦ）及び共通電圧（ＶＣＯＭ）などであってもよい。

電源供給部１５がアナログ電源２５を出力した後、第１乃至第４タイミングコントローラー（１１０、１２０、１３０、１４０）は、それぞれセットされたデータを出力する。マルチタイミング制御部１３を表示装置に用いる場合、出力されるデータは、データ制御信号（ＤＣＯＮ）、ゲート制御信号（ＧＣＯＮ）などであってもよい。

図３は、図１に示したメモリ素子１１の一例を説明するブロック図である。図１及び図３を参照すると、メモリ素子１１は、ＥＥＰＲＯＭであってもよい。メモリ素子１１は、全部で８つの端子を含む。第１乃至第３端子（Ａ０、Ａ１、Ａ２）は、付加的なデータの入出力を行うかあるいか別途の機能を果たすときに用いることができる臨時端子である。第１乃至第３端子（Ａ０、Ａ１、Ａ２）は、他の端子の代替端子として用いられる前には接地される。第４端子（ＧＮＤ）は、メモリ素子１１の接地端子である。

第５及び第６端子は、シリアルデータ（ＳＤＡ）ライン及びシリアルクロック（ＳＣＬ）のラインを通じてタイミングコントローラー（１１０、１２、１３０、１４０）と接続され、データを送受信する。ここで、シリアルクロック（ＳＣＬ）ラインは、データを伝達するための同期用クロックを伝達する一方向の信号線であり、シリアルデータ（ＳＤＡ）ラインは、伝達されるデータのビット情報を表すための双方向の信号線である。

第７端子（ＮＣ）は、データ入出力端子であって、メモリ素子１１で保存されているデータが入力される端子である。第８端子（ＶＣＣ）は、内部電圧端子であって、外部電源電圧が入力される端子である。

図４は、本発明の一実施形態による表示装置１を説明するブロック図である。

図４を参照すると、表示装置１はタイミング制御装置４０、ゲート駆動部３０、データ駆動部５０、及び表示パネル７０を含む。表示装置１は、階調電圧を生成してデータ駆動部５０に出力する階調電圧発生部９０を更に含んでもよい。

タイミング制御装置４０は、外部からリセット信号（ＲＳＴ）、駆動電圧（ＶＤＤ）及び画像を表示するための第１データ信号（ＤＡＴＡ１）の提供を受け、第１データ信号（ＤＡＴＡ１）をタイミング制御した第２データ信号（ＤＡＴＡ２）、データ制御信号（ＤＣＯＮ）、ゲート制御信号（ＧＣＯＮ）、及びアナログ電源を出力する。

タイミング制御装置４０は、外部から垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、データイネーブル信号（ＤＥ）のような同期信号の提供を更に受けてもよい。垂直同期信号（Ｖｓｙｎｃ）は、１フレームが表示されるのに所望される時間を示す。水平同期信号（Ｈｓｙｎｃ）は、１ラインが表示されるのに所望される時間を示す。データイネーブル信号（ＤＥ）は、ピクセルにデータが供給される時間を示す。

データ制御信号（ＤＣＯＮ）は、クロック信号、水平開始信号（ＳＴＨ）などを含んでもよい。ゲート制御信号（ＧＣＯＮ）は垂直開始信号（ＳＴＶ）を含んでもよい。

ゲート駆動部３０は、タイミング制御装置４０が提供するアナログ電源及びゲート制御信号（ＧＣＯＮ）に応じてゲート信号を出力する。ゲート駆動部３０は、一つ以上のゲート駆動ユニットを含んでもよい。例えば、表示装置１を２４０Ｈｚで駆動するために、ゲート駆動部３０のゲート駆動ユニットは、表示パネル７０の両側面にそれぞれ４つずつ、合計８つであってもよい。

データ駆動部５０は、タイミング制御装置４０が提供するアナログ電源及びデータ制御信号（ＤＣＯＮ）に応じてデータ信号を出力する。データ駆動部５０は、一つ以上のデータ駆動ユニットを含んでもよい。例えば、表示装置１を２４０Ｈｚで駆動するために、データ駆動部５０のデータ駆動ユニットは、１６個であってもよい。

階調電圧発生部９０は、タイミング制御装置４０が出力するアナログ電源のうち、アナログ駆動電圧（ＡＶＤＤ）を基準電圧にして、それに基づき階調電圧を生成してデータ駆動部５０に提供する。

表示パネル７０は、ゲート駆動部３０が出力するゲート信号及びデータ駆動部５０が出力するデータ信号に基づいて画像を表示する。

表示パネル７０は、２枚の基板と、前記基板間に介在された液晶層を含んで画像を表示する液晶表示パネルであってもよい。液晶表示パネルは、画像を表示する複数の画素を含む。各画素は、ゲートライン及びデータラインに接続されたスイッチング素子、スイッチング素子に電気的に接続された液晶キャパシタ及びストレージキャパシタを含む。

図示していないが、表示パネルが液晶表示パネルであるとき、表示装置の液晶表示パネルの背面に配置され、液晶表示パネルに光を提供するバックライトアセンブリを更に含んでもよい。

タイミング制御装置４０は、メモリ素子４１、マルチタイミング制御部４３、及び電源供給部４５を含む。タイミング制御装置４０は、実質的に図１で説明したタイミング制御装置１０と同一であるため、表示装置に係わるものを除いて重複する説明は省略する。

メモリ素子４１は、図２及び図３で説明したメモリ素子１１と実質的に同一であるため、重複する説明は省略する。

図１及び図４を参照すると、マルチタイミング制御部４３は、複数のタイミングコントローラー（１１０、１２０、１３０、１４０）を有し、タイミングコントローラー（１１０、１２０、１３０、１４０）それぞれは一つのメモリ素子４１を共有する。

マルチタイミング制御部４３は、常用周波数の逓倍数に比例した数のタイミングコントローラーを有する。例えば、表示装置１が６０Ｈｚの常用周波数を１２０Ｈｚに逓倍して用いる場合、マルチタイミング制御部４３は、２つのタイミングコントローラーを有する。一方、表示装置１が６０Ｈｚの常用周波数を２４０Ｈｚに逓倍して用いる場合、マルチタイミング制御部４３は、４つのタイミングコントローラーを有する。

本実施形態では、表示装置１を２４０Ｈｚで駆動するために、４つのタイミングコントローラー、即ち、第１タイミングコントローラー１１０、第２タイミングコントローラー１２０、第３タイミングコントローラー１３０、及び第４タイミングコントローラー１４０を有する。

第１乃至第４タイミングコントローラー（１１０、１２０、１３０、１４０）は、メモリ素子４１を共有する。第１乃至第４タイミングコントローラー（１１０、１２０、１３０、１４０）は、外部から駆動電圧（ＶＤＤ）及び画像を表示するための第１データ信号（ＤＡＴＡ１）の提供を受け、タイミングを制御して第２データ信号（ＤＡＴＡ２）及びデータ制御信号（ＤＣＯＮ）をデータ駆動部５０に提供し、ゲート制御信号（ＧＣＯＮ）をゲート駆動部３０に出力する。

外部のリセット信号（ＥＸ＿ＲＳＴ）は、第１タイミングコントローラー１１０にのみ印加され、他のタイミングコントローラー、即ち、第２乃至第４タイミングコントローラー（１２０、１３０、１４０）は、直前のタイミングコントローラーの開始信号をリセット信号として用いる。最後のタイミングコントローラー、即ち、第４タイミングコントローラー１４０が出力する開始信号は、電源供給部４５に印加され、アナログ電源の出力を制御する電源制御信号２４になる。

具体的に、外部のリセット信号（ＥＸ＿ＲＳＴ）が第１タイミングコントローラー１１０に印加されると、第１タイミングコントローラー１１０は保存していたデータをリセットする。その後、第１タイミングコントローラー１１０は、シリアルデータ（ＳＤＡ）ライン及びシリアルクロック（ＳＣＬ）ラインを通じてメモリ素子４１から画像表示の制御のためのデータを読み込んで（ｒｅａｄ）新しいデータにセットする。データのセットが完了すると、第１タイミングコントローラー１１０は、第１開始信号２１を第２タイミングコントローラー１２０に出力する。

第１開始信号２１は、第２タイミングコントローラー１２０のリセット信号として用いられる。第１開始信号２１が第２タイミングコントローラー１２０に印加されると、第２タイミングコントローラー１２０は保存していたデータをリセットする。その後、第２タイミングコントローラー１２０は、シリアルデータ（ＳＤＡ）ライン及びシリアルクロック（ＳＣＬ）ラインを通じてメモリ素子４１から画像表示の制御のためのデータを読み込んで新しいデータにセットする。データのセットが完了すると、第２タイミングコントローラー１２０は、第２開始信号２２を第３タイミングコントローラー１３０に出力する。

第２開始信号２２は、第３タイミングコントローラー１３０のリセット信号として用いられる。第２開始信号２２が第３タイミングコントローラー１３０に印加されると、第３タイミングコントローラー１３０は保存していたデータをリセットする。その後、第３タイミングコントローラー１３０は、シリアルデータ（ＳＤＡ）ライン及びシリアルクロック（ＳＣＬ）ラインを通じてメモリ素子４１から画像表示の制御のためのデータを読み込んで新しいデータにセットする。データのセットが完了すると、第３タイミングコントローラー１３０は、第３開始信号２３を第４タイミングコントローラー１４０に出力する。

第３開始信号２３は、第４タイミングコントローラー１４０のリセット信号として用いられる。第３開始信号２３が第４タイミングコントローラー１４０に印加されると、第４タイミングコントローラー１４０は保存していたデータをリセットする。その後、第４タイミングコントローラー１４０は、シリアルデータ（ＳＤＡ）ライン及びシリアルクロック（ＳＣＬ）ラインを通じてメモリ素子４１から画像表示制御のためのデータを読み込んで新しいデータにセットする。データのセッティングが完了すると、第４タイミングコントローラー１４０は、第４開始信号２４、即ち、アナログ電源の出力を制御する電源制御信号２４を電源供給部４５に出力する。

電源供給部４５は、ＤＣ−ＤＣコンバーターであってもよい。電源供給部４５は、第４開始信号２４に応答して、アナログ電源２５を出力する。アナログ電源２５は、アナログ駆動電圧（ＡＶＤＤ）、ゲートオン電圧（ＶＯＮ）、ゲートオフ電圧（ＶＯＦＦ）、及び共通電圧（ＶＣＯＭ）などであってもよい。

電源供給部４５がアナログ電源２５を出力した後、第１乃至第４タイミングコントローラー（１１０、１２０、１３０、１４０）は、それぞれセットされたデータを出力する。出力されるデータは、データ制御信号（ＤＣＯＮ）、ゲート制御信号（ＧＣＯＮ）、及び第２データ信号（ＤＡＴＡ２）であってもよい。

例えば、表示装置１を２４０Ｈｚで駆動する場合、データ駆動部５０は、１６個の駆動ユニットを有し、ゲート駆動部３０は８つの駆動ユニットを有してもよい。この際、第１乃至第４タイミングコントローラー（１１０、１２０、１３０、１４０）は、それぞれ４つずつのデータ駆動ユニットを制御してもよく、第１乃至第４タイミングコントローラー（１１０、１２０、１３０、１４０）のいずれが８つのゲート駆動ユニットを全て制御してもよい。

上述したように、複数のタイミングコントローラーが一つのメモリ素子を共有するため、本発明によるタイミング制御装置及び表示装置は、製造コストが節減され、印刷回路基板（ＰＣＢ）のサイズが減少する。また、全てのタイミングコントローラーが順次にメモリ素子のデータを読み込んでからＤＣ−ＤＣコンバーターが動作するため、タイミングコントローラー間の動作時間の偏差による誤作動を解決する。

以上、説明したように、本発明の実施形態によると、複数のタイミングコントローラーが一つのメモリ素子を共有するため、部品数が減少して回路設計が簡単になり、印刷回路基板のサイズを減らすことができる。特に、メモリ素子の数が減少して製造コストが節減され、書き込み時間が減少するため生産性を向上させることができる。

また、複数のタイミングコントローラーがカスケード接続され、後のタイミングコントローラーにリセット信号を提供するため、タイミングコントローラー間に動作時間の偏差による誤作動を防止することができる。

以上、図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと理解される。

１ 表示装置
１０、４０ タイミング制御装置
１１、４１ メモリ素子
１３、４３ マルチタイミング制御部
１５、４５ 電源供給部
３０ ゲート駆動部
５０ データ駆動部
７０ 表示パネル
９０ 階調電圧発生部
１１０、１２０、１３０、１４０ タイミングコントローラー

Claims (2)

1. ６０＊ｎ（ｎは２以上の自然数）Ｈｚで駆動される表示装置に含まれて、前記表示装置の表示パネルを駆動するゲート駆動部のゲート信号及びデータ駆動部のデータ信号のタイミングを制御するタイミング制御装置であって、
   所定のタイミングに水平開始信号（ＳＴＨ）、垂直開始信号（ＳＴＶ）及びガンマ基準電圧からなる画像表示制御のためのデータを保存するメモリ素子と、
   カスケード接続されて、順次に前記メモリ素子から前記画像表示制御のためのデータを読み込み、電源制御信号を出力する第１〜第ｎタイミングコントローラーを含むマルチタイミング制御部と、
   前記電源制御信号に応答して、アナログ電源を出力する電源供給部とを含み、
   前記第１タイミングコントローラーは、
   前記所定のタイミング以後の第１リセットタイミングに前記第１タイミングコントローラーのデータをリセットするためのリセット信号を受信して前記第１タイミングコントローラーに既に保存されているデータをリセットした後前記 メモリ素子から第１タイミングコントローラーの画像表示制御のためのデータを読み込んで第１タイミングコントローラーの新たな画像表示制御のためのデータとして保存し、第２〜前記第ｎタイミングコントローラーはそれぞれ前記第１リセットタイミング以後の順次的な第２〜第ｎリセットタイミングに前記第１〜第（ｎ−１）タイミングコントローラーから前記第２〜第ｎタイミングコントローラーのデータをリセットするための第１〜第（ｎ−１）開始信号を受信して前記第２〜第ｎタイミングコントローラーに既に保存されているデータをリセットした後前記メモリ素子から第２〜第ｎタイミングコントローラーの画像表示制御のためのデータを読込んで第２〜第ｎタイミングコントローラーの新たな画像表示制御のためのデータとして保存し、
   前記第ｎタイミングコントローラーは、前記第ｎタイミングコントローラーの新たな画像表示制御のためのデータを新たに保存した後、アナログ電源の出力タイミングを制御する前記電源制御信号を出力し、
   前記タイミング制御部は、前記電源供給部が前記電源制御信号に応じてアナログ電源を出力した後、前記第１〜第ｎタイミングコントローラーが、各々位相をずらして第１〜第ｎタイミングコントローラーの画像表示制御のためのデータを各々出力することにより、６０＊ｎ（ｎは２以上の自然数）Ｈｚでゲート駆動部のゲート信号及びデータ駆動部のデータ信号のタイミングを制御し、
   前記アナログ電源は非出力時には接地され、前記ゲート駆動部に対して出力されるゲートオン電圧及びゲートオフ電圧、前記データ駆動部に対して出力されるアナログ駆動電圧及び前記表示パネルに対して出力される共通電圧を含み、前記表示装置が駆動される期間に前記アナログ電源から前記ゲートオン電圧、ゲートオフ電圧、アナログ駆動電圧及び前記共通電圧が出力され、前記表示装置が駆動されない期間に前記アナログ電源は接地される
   ことを特徴とするタイミング制御装置。
2. ６０＊ｎ（ｎは２以上の自然数）Ｈｚで駆動される表示装置の表示パネルを駆動するゲート駆動部のゲート信号及びデータ駆動部のデータ信号のタイミングを制御し、所定のタイミングに水平開始信号（ＳＴＨ）、垂直開始信号（ＳＴＶ）及びガンマ基準電圧からなる画像表示制御のためのデータを保存するメモリ素子と、カスケード接続されて、順次に前記メモリ素子から前記画像表示制御のためのデータを読み込み、電源制御信号を出力する第１〜第ｎタイミングコントローラーを含むマルチタイミング制御部と、
   前記電源制御信号に応答して、アナログ電源を出力する電源供給部とを含み、
   前記第１タイミングコントローラーは、
   前記所定のタイミング以後の第１リセットタイミングに前記第１タイミングコントローラーのデータをリセットするためのリセット信号を受信して前記第１タイミングコントローラーに既に保存されているデータをリセットした後前記メモリ素子から第１タイミングコントローラーの画像表示制御のためのデータを読み込んで第１タイミングコントローラーの新たな画像表示制御のためのデータとして保存し、第２〜前記第ｎタイミングコントローラーはそれぞれ前記第１リセットタイミング以後の順次的な第２〜第nリセットタイミングに前記第１〜第（ｎ−１）タイミングコントローラーから前記第２〜第ｎタイミングコントローラーのデータをリセットするための第１〜第（ｎ−１）開始信号を受信して前記第２〜第ｎタイミングコントローラーに既に保存されているデータをリセットした後前記メモリ素子から第２〜第ｎタイミングコントローラーの画像表示制御のためのデータを読込んで第２〜第ｎタイミングコントローラーの新たな画像表示制御のためのデータとして保存し、
   前記第ｎタイミングコントローラーは、前記第ｎタイミングコントローラーの新たな画像表示制御のためのデータを新たに保存した後、アナログ電源の出力タイミングを制御する前記電源制御信号を出力し、
   前記タイミング制御部は、前記電源供給部が前記電源制御信号に応じてアナログ電源を出力した後、前記第１〜第ｎタイミングコントローラーが、各々位相をずらして第１〜第ｎタイミングコントローラーの画像表示制御のためのデータを各々出力することにより、６０＊ｎ（ｎは２以上の自然数）Ｈｚでゲート駆動部のゲート信号及びデータ駆動部のデータ信号のタイミングを制御し、
   前記アナログ電源の提供を受け、前記タイミング制御装置から提供されるゲート制御信号に応答してゲート信号を出力する前記ゲート駆動部と、
   前記アナログ電源の提供を受け、前記タイミング制御装置から提供されるデータ制御信号に応答してデータ信号を出力する前記データ駆動部と、
   前記ゲート信号及び前記データ信号に基づいて画像を表示する表示パネルと、
   を含み、
   前記画像表示制御のためのデータは水平開始信号及び垂直開始信号を含み、
   前記タイミング制御装置は、前記水平開始信号及び垂直開始信号を用いて、それぞれ前記ゲート制御信号及び前記データ制御信号を生成して、
   前記アナログ電源は非出力時には接地され、前記ゲート駆動部に対して出力されるゲートオン電圧及びゲートオフ電圧、前記データ駆動部に対して出力されるアナログ駆動電圧及び前記表示パネルに対して出力される共通電圧を含み、前記表示装置が駆動される期間に前記アナログ電源から前記ゲートオン電圧、ゲートオフ電圧、アナログ駆動電圧及び前記共通電圧が出力され、前記表示装置が駆動されない期間に前記アナログ電源は接地される
   ことを特徴とする表示装置。

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