JP2010527511A - アナログ集積回路のパワーダウン方法及び装置 - Google Patents

Abstract

【解決手段】本方法及び装置は、アナログ集積回路をパワーダウンする。パワーダウン回路は、アナログ回路に電気的に結合され、パワーダウン信号の受信に応答してアナログ回路をパワーダウンするように構成されている。ノード保護回路は、アナログ回路に電気的に結合され、パワーダウン回路によって少なくとも一つの所定のノードにおける電位が決定されない際に、パワーダウン信号の受信に応答して、アナログ回路における前記少なくとも一つの所定のノードに所定の電位を供給するように構成されている。
【選択図】図６

Description

この発明は概して、システムオンチップ（ＳＯＣ）を形成するためにデジタル及びアナログ回路の両方を有する集積回路（ＩＣ）に関する。より具体的には、この発明は、デュアル電源（ＶｄｄＨ及びＶｄｄＬ）を有し、アナログ回路のノードについての保護回路を有し、そして単一のゲート酸化膜プロセスを用いて製造されるシステムオンチップ内のアナログ回路をパワーダウンする方法及び装置に関する。

集積回路
集積回路（ＩＣ、マイクロサーキット、マイクロチップ、シリコンチップ、またはチップとしても知られている）は、半導体材料の薄い基板の表面内に製造された、小型化された電子回路である。この電子回路は、電気的な利得を提供するトランジスタのような能動デバイスと、抵抗、容量、及びダイオードのような受動デバイスとを含み得る。

電界効果トランジスタ
電界効果トランジスタ（ＦＥＴ）として知られている一種のトランジスタは、その形態（shape）を制御するためのゲートコンタクトによって与えられる電界に依存し、従ってソースコンタクトとドレインコンタクトとの間の半導体材料におけるチャネルの導電率に依存する。

金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、デジタル及びアナログ回路の両方において一般的な電界効果トランジスタである。金属−酸化物−半導体なるフレーズは、初期及び最近の電界効果トランジスタの物理的な構造を参照しており、金属のゲート電極が酸化物絶縁体の上面に設けられ、これも同様にして半導体材料の上面上に設けられる。ＭＯＳＦＥＴは、ｎ型またはｐ型の半導体材料のチャネルを有し、これによりｎＭＯＳＦＥＴまたはｐＭＯＳＦＥＴと呼ばれる。

ＭＯＳＦＥＴのゲート材料についての第一の特性は、良い導電体であることである。ゲート材料の例には、高ドープされた多結晶シリコン（ポリシリコン）、金属（例えばタンタル、タングステン、窒化タンタル、及び窒化チタン）、及びポリシリコンとシリサイドと呼ばれる金属との混合材料であり、それぞれ対応する利点と欠点とを有する。ポリシリコンゲートは金属ではなく、過去２０年の間用いられてきた。従って、“ＭＯＳＦＥＴ”なるフレーズにおける用語‘金属’は、製造技術の変化に応じて、しばしば不適切である。金属ゲートは初期のＭＯＳＦＥＴにおいて用いられ、６５ｎｍ以下のプロセスにおける半導体の製造に、今再び用いられている。

図１は、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの回路図である。ＭＯＳＦＥＴに関連する３つの信頼性の課題は、時間依存絶縁破壊（ＴＤＤＢ：time dependent dielectric breakdown）、ホットキャリア注入（ＨＣＩ）、及びバイアス温度不安定度（ＢＴＩ：bias temperature instability）を含む。

ＴＤＤＢは、ＭＯＳＦＥＴのゲートとターミナルとの電圧（ＶｇｓまたはＶｇｄ）が、製造プロセスによって許された限度を超える際に起こり、時間と共にゲート絶縁膜の劣化をもたらし、結果として破壊する。

ＨＣＩは、電子または“ホール”のいずれかが、ポテンシャルバリアを超えるのに十分な運動エネルギーを得て、ホットキャリアとなり、そしてデバイスの異なる領域に移動した際に、半導体中において起きる。ＨＣＩは一般に、ＭＯＳＦＥＴがオン状態となり、そのドレイン−ソース電圧（Ｖｄｓ）が、製造プロセスによって許された限度を超え、ドレイン−ソースチャネルにおける電気的なチャージが、ゲート絶縁膜に注入されるのに十分なエネルギーを持つようになる際に起こり、それにより閾値電圧のシフトが起こり、結果としてゲートにダメージを与え得る。

ネガティブＢＴＩ（ＮＢＴＩ）はｐＭＯＳＦＥＴにのみ作用し、ポジティブＢＴＩ（ＰＢＴＩ）はｎＭＯＳＦＥＴにのみ作用する。正のチャージは、負バイアス及び高温の条件下（ｎＭＯＳＦＥＴについては正バイアス）で、ｐＭＯＳＦＥＴのチャネル界面において増加する。このことは閾値電圧を増大させ、時間と共にＩＤsatを減少させ、デバイスの不安定さと、パフォーマンスの低下を引き起こす。

チャネル長を長く設計することによりＨＣＩ効果を最小限に抑えることが出来るが、半導体製造プロセスはＴＤＤＢ及びＮＢＴＩ効果を制御し、そして設計の方向は、デバイスの信頼性を確実にするように進まなければならない。

おそらくＭＯＳＦＥＴにおける最もストレスのある状態は、ＭＯＳＦＥＴをパワーダウンする際に起きる。パワーダウンモードにおいてゲートターミナルは、ｎＭＯＳＦＥＴについてはグランドに接続され、ｐＭＯＳＦＥＴについては正の電源電圧に接続され得る一方、他のターミナル（例えばドレインまたはソース）は、望ましくない電圧レベルへの反対側の方向に強いられ得る。この状態は、回路が半導体プロセスの上限を超えた電源電圧を用いる際に、特に当てはまる。

アナログ及びデジタル回路
集積回路はアナログ及び／またはデジタル電子回路を含み、そしてより高い集積度のために、アナログ及びデジタルＭＯＳＦＥＴ回路を同じ半導体上に一体化し得る。一体化されたアナログ及びデジタルＭＯＳＦＥＴ回路は、“システムオンチップ”（ＳＯＣ）と呼ばれ得る。そして無線通信、モバイルコンピューティング、コンピュータ、及び家庭用電化製品に広い用途が見いだされている。アナログ電子回路は、連続的に可変の信号であるアナログ信号を用いる。デジタル電子回路は、それぞれが論理“０”及び論理“１”を示すlowまたはhighの電圧レベルのいずれかを有するデジタル信号を用いる。

マイクロプロセッサのようなデジタル回路の発達は、ＭＯＳＦＥＴ技術を、その他のタイプのシリコンベースのトランジスタよりも速く進歩させるための動機を与えてきた。

ＭＯＳＦＥＴの成功の主な理由は、ｐ及びｎチャネルＭＯＳＦＥＴを積み木のようにして用いるデジタル相補金属−酸化物−半導体（ＣＭＯＳ）ロジックの発達であった。ＣＭＯＳロジックは、低コスト、高密度、低電力、及び高速のデジタルシステム得るため、絶え間なく縮小化されている。ＣＭＯＳロジックでは、ｎＭＯＳＦＥＴの集合が、出力と低電圧電源レール（しばしばＶｓｓと呼ばれ、かなり頻繁にグランドである）との間のプルダウンネットワークに配置される。ｎＭＯＳロジックゲートの負荷抵抗の代わりに、ＣＭＯＳロジックゲートは、出力と高電圧レール（しばしばＶｄｄと呼ばれる）との間のプルアップネットワークにｎＭＯＳＦＥＴの集合を有する。ところで、プルアップ及びプルダウンは、プルアップ及びプルダウンネットワークが交差する場所となる出力ノードが、種々の入力につき、ｐ／ｎＭＯＳネットワークによって形成された通路を介してそれぞれチャージまたはディスチャージされる内部容量を示す（exhibit）ための提案を指す。この容量は、Ｖｄｄから出力へのダイレクトなパスがある際にチャージされ、出力からグランドへのダイレクトなパスがある際にディスチャージされる。デジタルＣＭＯＳ回路は、理想的には、同時にプルアップ及びプルダウンフェーズになることは無く、あるいはｐ／ｎネットワークの両方は、この容量の電圧をＶｄｄまたはグランドのいずれかに維持するよう争う（fight）だろう。ｐ型トランジスタネットワークは、ｎ型トランジスタネットワークと相補であり、その結果ｎ型がオフの際にはｐ型がオンであり、逆もまた同様である。

ＭＯＳＦＥＴは、アナログ回路においても同様に広く用いられている。ＭＯＳＦＥＴのある利点は、それらの正の温度係数により、バイポーラ接合トランジスタ（ＢＪＴ）が受ける程に熱散逸から悪影響を受けないこと、そしてそれらの線形領域によって、ＢＪＴよりも非常に高く制御された抵抗を有し得る精密な抵抗としてそれらが使用できること、である。それらはまた、容量、及びそれらから形成されたＯＰアンプがインダクタとして見えるようにするある特定の回路に形成されることが出来、これにより、（いずれにせよＭＯＳＦＥＴよりも小さく形成され得る）ダイオードを除く一般的なアナログデバイスの全てが、全体としてＭＯＳＦＥＴから形成されることが出来る。このことにより、完結したアナログ回路を、シリコンチップ上に非常に小さなスペース内で形成することが出来る。

エンジニアリング・トレードオフ
デジタル回路は、デバイスのサイズの縮小化から直接的に恩恵を得られ得るが、このことはアナログ回路についてはいつも当てはまるわけではない。デジタル回路についてデバイスのサイズが縮小化されると、デジタル回路の電源電圧もまた低減され、電源の要件は緩和され、デバイスの信頼性は保証される。しかしながらアナログ回路について電源電圧の低下は、アナログ回路のダイナミックレンジを制限し、これがアナログ回路の性能を低下させる。アナログ回路についての電源電圧の上昇は、アナログ回路のダイナミックレンジを向上させ、アナログ回路の性能を維持するが、しかしアナログ回路の消費電力をより大きくし、特にパワーダウンモードにおいてアナログ回路の信頼性を脅かし得る。

従前の解決策
ＳＯＣのアナログ回路におけるデバイスのサイズの縮小化の欠点を回避するための一つの解決策が、デジタル及びアナログ回路におけるデバイスにつき、デュアルゲート酸化膜プロセス（dual-gate oxide process）を用いて集積回路を製造することである。デュアルゲート酸化膜プロセスでは、デジタル回路は薄いゲート酸化膜デバイスを用いることにより、低電圧電源を使用できるようにし、そしてアナログ回路では厚いゲート酸化膜デバイスを使用することにより、高電圧電源を使用できるようにして、高信頼性のデバイスを提供する。この解決策の欠点は、アナログデバイスについての厚いゲート酸化膜を形成するため、追加のマスク、プロセスステップ、及び時間が必要であるため、デュアルゲート酸化膜プロセスによる集積回路の製造は、共通の酸化膜プロセス（single-gate oxide process）によるそれよりもコストがかかることである。あるいは、もし厚いゲート酸化膜プロセスがデジタル及びアナログ回路に対して行われるならば、共通の厚いゲート酸化膜プロセスを、薄いゲートプロセスを超える厚いゲート酸化膜プロセスの集積回路に対するコストで、全集積回路につき用いることが出来るだろう。どちらの場合においても、余分なコストは、低コストＳＯＣ設計、特にＳＯＣの回路の大部分がデジタルであり少数がアナログであるような場合には、受け入れられないだろう。

ＳＯＣのアナログ回路におけるデバイスのサイズの縮小化の欠点を回避するための別の解決策は、図２に示すような、単一の電源電圧（ＶｄｄＨ）を用いたパワーダウン回路を使用することである。例えば一般的な動作トランスコンダクタンス増幅器（ＯＴＡ：operational transconductance amplifier）１０２と示されたアナログ回路、及び例えばインバータ２０２として示されたデジタル回路の両方が、図２に示すように同じ単一の電源電圧（ＶｄｄＨ）を使用する。単一電源電圧（ＶｄｄＨ）は、ＯＴＡ２０１とインバータ２０２の信頼性の要求の範囲内で動作する。

図３、４、及び６と同様に、図２に示されたＯＴＡ２０１として記載されたアナログ回路は従来型のものである。ＯＴＡ２０１は、ｐＭＯＳＦＥＴ ＭＰ１−９とｎＭＯＳＦＥＴ ＭＮ１−１０を含む。ＭＰ２、４、６、及び７のソースターミナルは高電位ＶｄｄＨ（例えば最小２．１Ｖ、公称２．２Ｖ、最大２．３Ｖ）に電気的に結合されている。ＭＮ２、３、４、及び５のソースターミナルは、グランド電位Ｖｓｓ（例えば０Ｖ）に電気的に結合されている。ＯＴＡ２０１の入力ターミナルは、それぞれ“ｉｎ”及び“ｉｐ”と示されたＭＮ６及びＭＮ７のゲートターミナルである。ＯＴＡ２０１の出力ターミナルは、それぞれ“ｏｎ”及び“ｏｐ”と示されたＭＮ８及びＭＮ９のドレインターミナルである。ＯＴＡ２０１のバイアスターミナルは、ＭＮ１のドレインターミナルであり、これはまたＭＮ１のゲートターミナルにも電気的に結合されている。

図３、４、及び６と同様に、図２に示された、インバータ２０２として記載されたデジタル回路もまた従来型のものである。インバータ２０２は、パワーダウン信号ＰＤを受信するように構成され、そしてパワーダウン信号ＰＤを、反転パワーダウン信号ＰＤＮに反転するように構成されている。ＰＤ信号が論理１すなわち高電位ＶｄｄＨのような高電圧の際、反転パワーダウン信号ＰＤＮは論理０すなわちグランド電位Ｖｓｓのような低電圧である。ＰＤ信号が論理０すなわちグランド電位Ｖｓｓのような低電圧の際、反転パワーダウン信号ＰＤＮは論理１すなわち高電位ＶｄｄＨのような高電圧である。

ＯＴＡ２０１は、インバータ２０２が論理１すなわち高電圧のパワーダウン信号ＰＤを受信した際にパワーダウンする。ＯＴＡ２０１は、インバータ２０２が論理０すなわち低電圧のパワーダウン信号ＰＤを受信した際には、パワーダウンせず、通常状態で動作する。

ＯＴＡ２０１をパワーダウンするには、論理１すなわち高電圧を表すパワーダウン信号ＰＤがインバータ２０２に与えられ、論理０すなわち低電圧を表す反転パワーダウン信号ＰＤＮが生成される。論理１すなわち高電圧を表すパワーダウン信号ＰＤは、ＭＮ１１のゲートターミナルに印加される。論理０すなわち低電圧を表す反転パワーダウン信号ＰＤＮは、ＭＰ１０及びＭＰ１１のゲートターミナルに供給される。パワーダウンの後、高電圧電源ＶｄｄＨとグランド電圧Ｖｓｓとの間には、電流は流れない。

ＭＰ１０のゲートターミナルに供給された論理０すなわち低電圧は、ＭＰ１、ＭＰ３、ＭＰ５、ＭＰ８、及びＭＰ９のゲートターミナルと同様に、ＭＰ１０のドレインターミナルからロジック１すなわち高電圧ＶｄｄＨをリムーブ（remove）し、ＭＰ１、ＭＰ３、ＭＰ５、ＭＰ８、及びＭＰ９をそれぞれオフ状態とする。ＭＰ１１のゲートターミナルに供給された論理０すなわち低電圧は、ＭＰ２、ＭＰ４、ＭＰ６、及びＭＰ７のゲートターミナルと同様に、ＭＰ１１のドレインターミナルからロジック１すなわち高電圧ＶｄｄＨをリムーブ（remove）し、ＭＰ２、ＭＰ４、ＭＰ６、及びＭＰ７をそれぞれオフ状態とする。ＭＰ１１のゲートターミナルに供給された論理１すなわち高電圧ＶｄｄＨは、ＭＮ２、ＭＮ３、ＭＮ４、及びＭＮ５のゲートターミナルと同様に、ＭＰ１１のドレインターミナルにおけるロジック０すなわち低電圧Ｖｓｓを供給し、ＭＮ２、ＭＮ３、ＭＮ４、及びＭＮ５をそれぞれオフ状態とする。

図２に示す集積回路の一つの欠点は、上記説明したようにアナログ回路についてのダイナミックレンジと信頼性を維持する一方で、デュアルゲート酸化膜及び共通のゲート酸化膜プロセスに関連する追加である。

ＳＯＣのアナログ回路におけるデバイスのサイズの縮小化の欠点を回避するための更に別の解決策は、図２に示す同様のパワーダウン回路を、図３に示すようなデュアル電源設計（ＶｄｄＨ及びＶｄｄＬ）と共に使用することである。低電圧電源ＶｄｄＬ（例えば最小１．２Ｖ、公称１．２５Ｖ、最大１．３Ｖ）は、条件を満たすデバイス信頼性を維持しつつ、薄いゲート酸化膜プロセスと共に使用され得る最小電圧を意味する。図３は、コストを削減するためにデジタル及びアナログ回路の両方につき、共通の薄いゲート酸化膜プロセスを使用し、そしてデバイスの信頼性の限界を超える危険を冒しつつアナログ回路につき許容可能なダイナミックレンジを維持するために高電圧電源ＶｄｄＨを使用することを仮定する。

図３に示す集積回路は、いくつかの欠点を有する。第一に、ＭＰ１０及びＭＰ１１のゲートターミナルは、図２では可能とされたようには、通常動作モードにおいてグランドまで低く引かれないだろう。なぜなら、それらのＶｇｓ電圧が、低電圧電源ＶｄｄＬつまり薄いゲート酸化膜プロセスにおける上限制限を超えるＶｄｄＨと同じ高さになるだろうからである。第二に、パワーダウンモードにおいては、ノードＡ及びＢは強制的に高電圧電源ＶｄｄＨとされ、ノードＤは、ＭＮ１１によって強制的にグランド電位Ｖｓｓとされ、このことは、ＭＮ２及びＭＮ３のゲート−ドレインターミナルにわたって信頼性の問題を生じさせる。第三に、トップ（ＭＰ２〜９）及びボトム（ＭＮ１〜５）のバイアスデバイスの両方がオフ状態となった際、ノードＣ及びＯＴＡ２０１の出力“ｏｐ”及び“ｏｎ”はフローティングとなり、高電圧電源ＶｄｄＨに近い電圧においてスタック（stuck）し、このことはＭＮ８〜１０及び出力“ｏｐ”及び“ｏｎ”に接続された他の回路についての信頼性の問題を生じさせる。これらの理由から、図２に示されるようなこれまでのパワーダウンスキームは、図３に示すデュアル電源設計においては使用されないだろう。

集積回路のアナログ回路におけるデバイスのサイズの縮小化の欠点を回避するための更に別の解決策は、図４に示すように、デュアル電源設計と電圧シフタ２０３と共にパワーダウン回路を使用することである。パワーダウンモードにおけるＭＰ１０及びＭＰ１１に関する信頼性の問題を解決するため、電圧レベルシフタ２０３は、反転パワーダウン信号ＰＤＮを、グランド電位Ｖｓｓの代わりに高電圧レベルにシフトする。信頼性の要求を満たすため、反転パワーダウン信号ＰＤＮの低レベル電圧は、パワーダウンモードにおけるＭＰ１０及びＭＰ１１のゲート−ソース電圧が、半導体製造プロセスの信頼性の制限内である低電圧ＶｄｄＬとなるように、ＶｄｄＨ−ＶｄｄＬ（例えば２．２Ｖ−１．２５Ｖ＝０．９５Ｖ）の電圧レベルにシフトされる。通常動作モードの間、反転パワーダウン信号ＰＤＮは、低電圧ＶｄｄＬであるはずである。従って、図４において、電圧レベルシフタ２０３は、反転パワーダウン信号ＰＤＮの電圧を、Ｖｓｓ（ＬＯＷ）／ＶｄｄＬ（ＨＩＧＨ）から、ＶｄｄＬ（ＬＯＷ）／ＶｄｄＨ（ＨＩＧＨ）にシフトするために必要とされ、これは設計に対してささいなことではなく、その自身のパワーダウン制御回路を必要とするだろう。パワーダウンデバイスＭＮ１１〜ＭＮ１５は、それぞれｎＭＯＳバイアスデバイスＭＮ１、ＭＮ２、ＭＮ４、ＭＮ６、及びＭＮ７と直列に接続されている。パワーダウンデバイスＭＰ１０〜ＭＰ１４は、それぞれｐＭＯＳバイアスデバイスＭＰ１〜５と直列接続されている。図４において、パワーダウンモードでは、ノードＡ及びＢは、図３のように強制的にＶｄｄＨとはされないだろう。

図４に示す集積回路は、いくつかの欠点を有する。第一に、反転パワーダウン信号ＰＤＮを生成するために電圧レベルシフタ２０３が必要とされ、これは電力を消費し、特にＶｄｄＨが２ＶｄｄＬよりも小さい条件下では設計に対する些細なことでは無い。第二に、ノードＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、“ｏｎ”、“ｏｐ”、及びその他の内部ノードが、パワーダウンモードにおいてフローティングとなり、これが信頼性の問題を生じさせ得る。この背後の理由は、パワーダウン信号ＰＤがｌｏｗになった後、直ちにＭＮ１１〜１５デバイスがシャットダウンすることである。ＰＤＮとＰＤＮ＿Ｈは、インバータ２０２だけでは無く、インバータ２０２とレベルシフタ２０３を通過しなければならないから、トップのｐＭＯＳのパワーダウン信号は、ボトムのｎＭＯＳのパワーダウン信号に比べていつも遅れている。従って、ボトムのｎＭＯＳデバイスＭＮ１１〜１５がオフ状態となった後であって、しかしトップのパワーダウン信号がトリガーされる前では、全ての内部ノード電圧が強制的にＶｄｄＨとされ、このことがボトムのＮＭＯＳデバイスＭＮ２〜５に信頼性の問題を生じさせる。例えトップとボトムのパワーダウン信号が時間的に完全に一致（例えば的確な時間にトリガーされる）しても（このことは、内部ノードがフローティングであるから、実装に対してささいなことではない）、ｎＭＯＳの経路とｐＭＯＳの経路との間のリーク電流のミスマッチにより、それでも内部ノードはグランドまたはＶｄｄＨにドリフトするだろう。

従って、デュアル電源電圧（例えばＶｄｄＨ及びＶｄｄＬ）を有し、共通の薄いゲート酸化膜プロセスを用いて製造されたシステムオンチップにおける、アナログ回路をパワーダウンするための方法及び装置の必要性がある。更に、この方法と装置は、電圧レベルシフタを使わず、内部アナログ回路のノードにおいてフローティング電圧を有しないべきである。更にこの方法及び装置は、デバイスの信頼性の限界内で動作し、そして最小のコストで設計され製造されるべきである。

この発明は、方法、装置、及び／またはシステムを含む。本装置は、本方法を実行するデータ処理システム、及びデータ処理システム上で実行される際にデータ処理システムに本方法を実行させる、実行可能なアプリケーションを保持するコンピュータ読み取り可能な媒体を含み得る。

この発明の一側面によれば、方法及び装置はアナログ集積回路をパワーダウンする。パワーダウン回路は、アナログ回路に電気的に結合され、パワーダウン信号の受信に応答してアナログ回路をパワーダウンするように構成されている。ノード保護回路は、アナログ回路に電気的に結合され、パワーダウン回路によって少なくとも一つの所定のノードにおける電位が決定されない際に、パワーダウン信号の受信に応答して、アナログ回路における少なくとも一つの所定のノードに所定の電位を供給するように構成されている。

この発明の別の側面によれば、この発明は、コンピュータ読み取り可能なメモリ、集積回路、及びシステムオンチップと同様に、本方法、本装置を用いる。

この発明のこれらの及び他の側面は、添付図面から、及び以下の詳細な記述から明白となるだろう。

この発明の側面は、一例として説明され、同じ参照番号が対応する要素を指定する添付図面の図に限定されるものでは無い。

図１は、従来技術に従ったｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの概念図を示す。 図２は、従来技術に従った、単一電源電圧（ＶｄｄＨ）と共にパワーダウン回路を有する集積回路を示す。 図３は、従来技術に従った、デュアル電源電圧（ＶｄｄＨ及びＶｄｄＬ）と共にパワーダウン回路を有する集積回路を示す。 図４は、従来技術に従った、デュアル電源電圧（ＶｄｄＨ及びＶｄｄＬ）と電圧レベルシフタと共にパワーダウン回路を有する集積回路を示す。 図５は、この発明の一側面に従った集積回路のブロック図を示す。 図６は、この発明の一側面に従った、デュアル電源電圧（ＶｄｄＨ及びＶｄｄＬ）と、アナログ回路のノードについての保護回路と共にパワーダウン回路を有するアナログ回路を有する、図５に示す集積回路を示す。 図７は、この発明の一側面に従った、図６に示すアナログ回路をパワーダウンする方法を示す。

以下の記述と図面は発明の一例であり、発明を限定するものとして解釈されるものではない。多くの具体的な詳細が、この発明の十分な理解を与えるために述べられている。しかしながら、場合によっては、この発明の記述を不明瞭にすることを避けるために、周知のまたは従来の詳細は述べられない。本開示におけるひとつの実施形態または実施形態への言及は、必ずしも同じ実施形態に対するものでは無く、そのような言及は１つまたはそれ以上の実施形態を含む。

図５は、この発明の一側面に従った集積回路（ＩＣ）５００のブロック図を示す。ＩＣ５００は、デジタル回路３０２、アナログ回路３０４、低電圧電源３０６、及び高電圧電源３０８を含む。アナログ回路３０４は更に、パワーダウン回路３１０及びノード保護回路３１２を含む。ＩＣ５００は、背景技術の項で述べたように、デジタル及びアナログ回路の両方におけるデバイスにつき、共通の薄いゲート酸化膜厚を採用する。

デジタル回路３０２及びアナログ回路３０４は、背景技術の項で述べられた通りである。低電圧電源３０６は、背景技術で述べたような低電圧ＶｄｄＬを供給する。高電圧電源３０８は、背景技術で述べたような高電圧ＶｄｄＨを供給する。低電圧電源３０６は、単一のデバイスが、信頼性の問題を生じることなく特定の半導体製造プロセスに耐え得る低電圧ＶｄｄＬを供給する。デバイスの信頼性を保証するため、ｐＭＯＳまたはｐＭＯＳデバイスの３つの主たるターミナル間の電位差は、半導体製造プロセスの上限を超えるべきでない。そうでなければ、デバイスのゲート酸化膜またはデバイス内部のチャネルに、永久的なダメージが生じ得る。高電圧電源３０８は、アナログ回路のために選択され、例えば半導体製造プロセスにおける上限の２倍の高さであり得る高電圧ＶｄｄＨを供給する。しかしながら、半導体製造プロセスの上限のその他の倍数または分数が、高電圧ＶｄｄＨを決めるために使用され得る。パワーダウン回路３１０は、デュアル電源電圧（例えばＶｄｄＨ及びＶｄｄＬ）を有し、共通の薄いゲート酸化膜プロセス３１４を用いて製造されたＩＣ５００上のシステムにおけるアナログ回路をパワーダウンするための方法及び装置を与える。更に本方法及び装置は、図４に示されたような電圧レベルシフタを使用しない。更にノード保護回路３１２は、アナログ回路３０４が高電圧電源ＶｄｄＨを用いている際、特にデバイスが最も高いストレス下にある際のパワーダウンモードにおいて、内部のアナログ回路のノードにおけるフローティング電圧を許さない。更に本方法及び装置は、デバイスの信頼性の制限内での動作を可能とし、そして最小のコストで設計され、製造される。

図６は、デュアル電源電圧（ＶｄｄＨ及びＶｄｄＬ）及びノード保護回路と共にパワーダウン回路を有するアナログ回路を備えた、図５に示すＩＣ５００を示す。図６は、アナログ回路３０４内のデバイスの信頼性を保証する、効率的で効果的なパワーダウン技術を示す。

図４に示された電圧レベルシフタ２０３とＭＰ１０〜１４は、図６では削除されている。図６に示すように、パワーダウン回路３１０は、ＭＮ１１〜１５及びＭＰ１０を用いてｎＭＯＳ側においてのみ使用されているので、パワーダウン信号についてレベルシフタは必要では無い。

更に図２及び３に示すＭＰ１０及びＭＰ１１もまた、図６では削除されている。図６では、アナログ回路３０４のＭＰ１〜ＭＰ９を有するｐＭＯＳ側ではパワーダウン回路は使用されていない。

図２、３、及び４においてＯＴＡ２０１として示されたのと同様に、図６においてＯＴＡ２０１と示されたアナログ回路３０４は、従来型のものである。あらゆるタイプのアナログ回路３０４が、この発明の側面を使用し得る。アナログ回路のその他のタイプは、これに限定されることなく、別のＯＴＡ設計、参照バイアス回路、パワーアンプ、フィルタ、アナログ・デジタル変換器、及びデジタル・アナログ変換器を含む。

ＯＴＡ２０１は、ｐＭＯＳＦＥＴ ＭＰ１〜９及びｎＭＯＳＦＥＴ ＭＮ１〜ＭＮ１０を含む。バイアスデバイスＭＰ２、ＭＰ４、ＭＰ６、及びＭＰ７のソースターミナルは、高電位ＶｄｄＨ（例えば最小２．１Ｖ、公称２．２Ｖ、最大２．３Ｖ）に電気的に結合されている。バイアスデバイスＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、及びＭＮ５のソースターミナルは、パワーダウン回路、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、及びＭＮ１５をそれぞれ介して、グランド電位Ｖｓｓ（例えば０Ｖ）に電気的に結合されている。ＯＴＡ２０１の入力ターミナルは、それぞれ“ｉｎ”及び“ｉｐ”と表されたＭＮ６及びＭＮ７のゲートターミナルである。ＯＴＡ２０１の出力ターミナルは、それぞれ“ｏｎ”及び“ｏｐ”と表されたＭＮ８及びＭＮ９のドレインターミナルである。ＯＴＡ２０１のバイアスターミナルは、ＭＮ１のゲートターミナルにまた電気的に結合された、ＭＮ１のドレインターミナルである。

図２、３、及び４と同様に、図６に示された、インバータ２０２として表されたデジタル回路３０２もまた従来型である。インバータ２０２は、パワーダウン信号ＰＤを受信するように構成され、そしてパワーダウン信号ＰＤを、反転パワーダウン信号ＰＤＮに反転するように構成されている。インバータ２０２は、低電位ＶｄｄＬ及びグランド電位電圧Ｖｓｓに電気的に結合され、ＶｄｄＬはＶｓｓよりも大きい。ＰＤ信号が論理１すなわち低電位ＶｄｄＬのような高電圧の際、反転パワーダウン信号ＰＤＮは論理０すなわちグランド電位Ｖｓｓのような低電圧である。ＰＤ信号が論理０すなわちグランド電位Ｖｓｓのような低電圧の際、反転パワーダウン信号ＰＤＮは論理１すなわち低電位ＶｄｄＬのような高電圧である。

ＯＴＡ２０１は、インバータ２０２が論理１すなわち高電圧のパワーダウン信号ＰＤを受信した際にパワーダウンする。ＯＴＡ２０１は、インバータ２０２が論理０すなわち低電圧のパワーダウン信号ＰＤを受信した際には、パワーダウンせず、通常モードで動作する。

ＯＴＡ２０１をパワーダウンするためには、論理１すなわち高電圧を表すパワーダウン信号ＰＤがインバータ２０２に与えられ、論理０すなわち低電圧を表す反転パワーダウン信号ＰＤＮが生成される。論理０すなわち低電圧を表す反転パワーダウン信号ＰＤＮは、ＭＮ１１〜１５のゲートターミナルに印加される。パワーダウンの後、高電圧電源ＶｄｄＨとグランド電圧Ｖｓｓとの間には電流は流れず、これによりＯＴＡ２０１がオフ状態となる。より具体的には、ＭＮ１１〜１５のゲートターミナルに印加された論理０すなわち低電圧が、ＭＮ１１〜１５のドレインターミナルから論理０すなわちグランド電圧Ｖｓｓを除去（remove）して、それぞれＭＮ１〜５に流れる電流を停止する。

通常動作モードの間、パワーダウン回路ＭＮ１１〜ＭＮ１５は全てオン状態であり、ＭＰ１０〜ＭＰ１３はオフ状態となって、高電圧電源ＶｄｄＨとグランド電圧Ｖｓｓとの間に電流を流し、これによりＯＴＡ２０１をオン状態とする。

パワーダウンモードの期間に他のｎＭＯＳデバイスを保護するため、ＭＰ１０〜ＭＰ１３によって表されたノード保護回路３１２がＩＣ６００に付加されている。パワーダウンモードの期間、ＭＰ１０〜ＭＰ１３によって表されたノード保護回路３１２は、内部ノードＣ、Ｄ、ＯＰ、ＯＮを、強制的に低電圧電源レベルＶｄｄＬとする。このことが、このＯＴＡ２０１が使用された場合のＯＰ及びＯＮに接続された他の回路及び全てのＮＭＯＳデバイスを保護する助けとなる。パワーダウンモードの期間、ノードＡ及びＢのような電圧は、パワーダウンモードにおいて高電圧電源レベルＶｄｄＨにドリフトし、このことが、トップのＰＭＯＳバイアスデバイスＭＰ１〜ＭＰ９の全てを効果的にシャットダウンさせる。パワーダウンモードの期間、論理０すなわち低電圧ＶＳＳがＭＰ１０のゲートターミナルに印加され、これにより、低電圧電源ＶｄｄＬがＭＮ１〜５のゲートターミナルに与えられる。ＭＮ２及びＭＮ３の各々についてのドレイン−ゲート電圧ＶｄｇはＶｄｄＨ−ＶｄｄＬであり、信頼性の上限を下回る。ノードＥ及びＦは、危険にさらされたＯＴＡ２０１における全てのパワーダウンデバイスを自動的に保護するように、強制的にＶｄｄＬより小さいある閾値電圧となる。

ノード保護回路３１２は、ＩＣ設計者が決定し、信頼性の危険性を有し得るあらゆるノードを保護するために設計され、配置され得る。一般的に、信頼性のリスクとなるノードは、内部の特定の回路のノードであり、なぜならそのような内部のノードは、定まらない電圧に浮き（float）やすく、そしてＶｄｄＨまたはＶｓｓのような既知の電圧に引かれないからである。従って、ノード保護回路３１２を必要とするノードの位置及び数は、個々のアナログ回路３０４の個々の設計と共に変わる。パワーダウン技術について従来の既知の解決策と比べて、アナログ回路３０４をパワーダウンする本方法及び装置は、以下の利点を提供する。

パワーダウン回路３１０は、低電源のみを使用し、ボトムのｎＭＯＳデバイスのみにおいて制御するので、効率的でありフレキシブルである。レベルシフタは不要である。パワーダウンデバイス（ＭＮ１１〜ＭＮ１５、ＭＰ１０〜ＭＰ１３）の全ては、最小のチャネル長のデバイスであることが出来、この７つのパワーダウンデバイスについての余分なシリコンコストは最小である。ＶｄｄＨが例えばＶｄｄＬの２倍より小さければ、ＶｄｄＨはＶｄｄＬとＶｄｄＬの２倍との間の広い範囲で変化出来る。

パワーダウン回路３１０は、それがパワーダウンモードにおいて内部ノード電圧をＶｄｄＬにロックするので、信頼性があり、それにより、図４で述べた過渡電流の信頼性の問題を解決出来、そして図３及び４で述べた持続的なノード電圧のドリフトの問題を解決出来る。

ＩＣ５００はシミュレートされテストされてきた。通常動作モードにおいては、回路は、ＶｄｄＨ（例えば２．１Ｖ）から約５ｍＡを消費し、ＶｄｄＬ（例えば１．４Ｖ）からは電流を消費しない。パワーダウン制御信号がトリガーされた後は、ＶｄｄＨから消費される電流は９．５９ｎＡに減少し、ＶｄｄＬから消費される電流は５．６０ｎＡに減少した。

図７は、この発明の一側面に従った、図６に示すアナログ回路をパワーダウンする方法を示す。

方法ステップ７０１において、方法が開始する。

方法ステップ７０２において、通常動作信号をアナログ回路３０４に供給する。インバータ２０２が論理０すなわち低電圧のパワーダウン信号ＰＤを受信した際、反転パワーダウン信号ＰＤＮは論理１すなわちＶｄｄＬのような高電圧である。この場合、ＯＴＡ２０１はパワーダウンせずに通常モードで動作する。通常動作モードの期間、パワーダウン回路３１０、ＭＮ１１〜ＭＮ１５は全てオン状態となり、ノード保護回路、ＭＰ１０〜ＭＰ１３はオフ状態となり、これが、高電圧源ＶｄｄＨとグランド電圧Ｖｓｓとの間に電流が流れることを可能とし、よってＯＴＡ２０１がオン状態となる。デバイスＭＮ１１〜ＭＮ１５は全てオン状態となり、デバイスＭＰ１０〜ＭＰ１３はオフ状態となる。なぜなら、これらのデバイスの各々のゲートターミナルは、論理１すなわちＶｄｄＬのような高電圧信号を受信するからである。

方法ステップ７０３において、パワーダウン信号がアナログ回路３０４に供給される。ＯＴＡ２０１をパワーダウンするため、論理１すなわち高電圧で与えられるパワーダウン信号ＰＤがインバータ２０２に供給され、論理０すなわち低電圧で与えられる反転パワーダウン信号ＰＤＮが生成される。

方法ステップ７０４において、アナログ回路３０４からグランド電位Ｖｓｓが除去（remove）される。論理０すなわち低電圧で与えられる反転パワーダウン信号ＰＤＮは、ＭＮ１１〜１５のゲートターミナルに印加されて、ＯＴＡ２０１から電圧グランドＶｓｓが除去（remove）され、これによりＯＴＡ２０１はオフ状態となる。

方法ステップ７０５において、電位を内部アナログ回路のノードに供給する。本明細書内で上記述べたように、パワーダウンモードの期間に他のｎＭＯＳデバイスを保護するため、ＭＰ１０〜ＭＰ１３で表されたノード保護回路３１２が、ＩＣ６００に付加されている。

方法ステップ７０６において、本方法は終了する。

他に取り得る実装
本明細書に含まれるシステム、要素、及び／またはプロセスは、ハードウェア、ソフトウェア、またはこれらの組み合わせによって実装されることが出来、１つまたはそれ以上のプロセッサを含み得る。プロセッサは、タスクを実行するための機器読み取り可能な命令のセット及び／またはデバイスである。プロセッサは、プロセスを具体化する命令列を実行することの可能なあらゆるデバイスであり、これに限定されるものでは無いが、コンピュータ、マイクロプロセッサ、コントローラ、特定用途向け集積回路（ＡＳＩＣ）、有限ステートマシン、デジタルシグナルプロセッサ（ＤＳＰ）、またはその他の同様のメカニズムを含む。プロセッサは、ハードウェア、ファームウェア、及び／またはソフトウェアのあらゆる組み合わせを含む。このプロセッサは、実行可能なアプリケーションまたは手段、または情報機器による使用のために、情報を、計算すること（computing）、操作すること（manipulating）、解析すること（analyzing）、修正すること（modifying）、加工すること（converting）、または送信すること（transmitting）によって、及び／または出力デバイスに情報を送ることにより、保持された及び／または受信された情報に従って動作する。

実行可能なアプリケーションは、例えばユーザの命令または入力に応答して、例えばオペレーティングシステム、ソフトウェアアプリケーションプログラム、またはその他の情報処理システムなどのものを含む所定の機能を実行するための、機器コード（machine code）または機器読み取り可能な命令を備える。

実行可能な手段は、１つまたはそれ以上の特定のプロセスを実行するための、実行可能なアプリケーションの一部、またはコード（例えば聞き読み取り可能な命令）のセグメント、サブルーチン、またはコードのその他の区別出来るセクションであり、そして受信した入力パラメータ上で（または受信した入力パラメータに応答して）動作を実行すること、及び結果として得られる出力パラメータを供給することを含み得る。

種々の実施形態において、ハード・ワイヤード回路が、本発明を実装するため、ソフトウェア命令との組み合わせに用いられ得る。従って、本技術は、ハードウェア回路とソフトウェアの特定の組み合わせに限定されるものではないし、データ処理システムによって実行される命令の特定のソースにも限定されない。更に、本記述の全体において、記述を簡単化するために、ソフトウェアコードによって実行され、またはこれらによってもたらされるものとして、種々の機能及び動作が説明された。しかしながら、当業者によれば、そのような表現によって意味するところは、機能がプロセッサによるコードの実行の結果生じることと認識するだろう。

本記述から、本発明の側面が、少なくとも部分的にソフトウェアによって具体化され得ることは明白である。すなわち、本技術は、機器読み取り可能な媒体に含まれる命令のシーケンスを実行するプロセッサに応答して、コンピュータシステムまたはその他のデータ処理システムにおいて行われ得る。

機器読み取り可能な媒体は、機器（例えばコンピュータ、ネットワークデバイス、携帯情報端末、コンピュータ、データプロセッサ、製造ツール、１つまたはそれ以上のプロセッサのセットを有するあらゆるデバイス等）によってアクセス可能な形態で情報を提供（保持し、及び／または送信する）するあらゆるメカニズムを含む。機器読み取り可能な媒体は、データ処理システムによって実行される際に、このシステムに対して本発明の種々の方法を実行させるデータ及びソフトウェアを保持するために用いられ得る。この実行可能なソフトウェア及び／またはデータの一部は、種々の場所に保持され得る。例えば、機器読み出し可能な媒体は、電気的、光学的、音響的、またはその他の伝播された信号の形態（例えば搬送波、赤外信号、デジタル信号等）などと同様に、記録可能／記録不可能な媒体（例えば読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスクストレージデバイス、光学ストレージメディア、フラッシュメモリデバイス、不揮発性メモリ、キャッシュ、リモートストレージデバイス等）を含む。ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのようなｎＭＯＳ及びｐＭＯＳデバイスを含むあらゆるタイプのＭＯＳデバイスが、それぞれ本発明の側面を使用し得る。種々の集積回路設計は、同様の機能及び効果を得るために、ｎＭＯＳとｐＭＯＳの使用を置き換えることが出来る。この発明の側面は、全地球的航法衛星システム（ＧＮＳＳ）、セルラーシステム、及び／または地上通信電話システムを含む通信システムのあらゆる部分に使用され得る。セルラーシステムは、複数のセルラー基地局、モバイル切り替えセンター、及び／または、位置決定エンティティ（ＰＤＥ）とも呼ばれるロケーションサーバを含み得る。

通信システムは、モバイルステーションのための無線通信を提供し、セルラー、固定無線（fixed wire）、ＰＣＳ、または衛星通信システムに限られない。通信システムは、例えばＣＤＭＡ、ＴＤＭＡ、ＦＤＭＡ、またはＧＳＭ、またはこれらの組み合わせのようなあらゆるプロトコルまたは規格に従って、複数のアクセス通信を規定し得る。

モバイルステーションは、ＧＮＳＳ受信機（例えばＧＰＳ受信機）、モバイルステーション（ＭＳ）送信機、及び／またはモバイルステーション受信機を含み得る。モバイルステーションのその他の要素は、例えばＧＮＳＳアンテナ、セルラーアンテナ、プロセッサ、ユーザインターフェース、携帯電源、及びメモリデバイスを含む。

モバイルステーションはまた、例えばコンピュータメモリデバイスまたはその他の実体のあるまたはコンピュータ読み取り可能なストレージ媒体のような、あらゆるタイプのデータストレージデバイであるメモリデバイスを含み得る。メモリデバイスは、モバイルステーションの特定の実装に依存して、１つまたはそれ以上の技術として実装され、そして１つまたはそれ以上のロケーションに位置される、１つまたはそれ以上のメモリデバイスである。更にメモリデバイスは、プロセッサにより読み取り可能で、プロセスを実行する命令列及び／またはデータを保持可能なあらゆるデバイスであり得る。メモリデバイスの例は、これに限定されるものでは無いが、ＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＰＲＯＭ、ディスク（ハードまたはフロッピー（登録商標））、ＣＤ−ＲＯＭ、ＤＶＤ、フラッシュメモリ等を含む。

モバイルステーションは、モバイルステーションの動作を制御するプロセッサを含み得る。プロセッサにおけるその他のモバイル機能は、本明細書ですでに述べられてはいないモバイルステーションのいくらかまたは全ての他の機能である。そのような他のモバイル機能は、例えばモバイルステーションに通話及びデータ通信を行わせるようにモバイルステーションを動作させることを含む。

モバイルステーションは、モバイルステーションの電気的要素のための携帯電気エネルギーを保持し提供する携帯電源を含み得る。携帯電源の例は、これに限定されるものでは無いが、バッテリー及び燃料電池を含む。携帯電源は、再充電出来ても良いし出来なくても良い。携帯電源は一般的には、保持する電気エネルギー量の上限を有し、モバイルステーションが動作し続けられるよう、いくらかの量の使用の後、取り替えられるか、または新しくされる必要がある。

モバイルステーションは、固定型（例えばステーショナリ）及び／またはモバイル（携帯型）であり得る。モバイルステーションは、これに限定されるものでは無いが、以下のうちの１つまたはそれ以上を含む種々の携帯で実施され得る。すなわち、パーソナルコンピュータ（ＰＣ）、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、ミニコンピュータ、メインフレーム、スーパーコンピュータ、ネットワークベースのデバイス、データプロセッサ、携帯情報端末（ＰＤＡ）、スマートカード、携帯電話、ページャ、及び腕時計である。上述の明細書において発明は、その具体的な例の実施形態に関連して述べられてきた。これに対して種々の変形が、以下の特許請求の範囲で説明される発明の広い範囲及び精神のから逸脱することなく、なされ得ることは明白であろう。本明細書と図面は従って、限定的な意味よりもむしろ、例示的な意味としてみなされる。

特許請求の範囲は以下の通りである。

Claims (20)

1. 低電位を供給するように構成された低電圧電源と、
   前記低電位よりも高い高電位を供給するように構成された高電圧電源と、
   前記低電位よりも低いグランド電位を供給するように構成されたグランド電圧電源と、
   前記低電位及び前記グランド電位を受信するために、電気的に結合されたデジタル回路と、
   前記高電位及び前記グランド電位を受信するために、電気的に結合されたアナログ回路と、
   前記アナログ回路に電気的に結合され、パワーダウン信号の受信に応答して前記アナログ回路をパワーダウンするように構成されたパワーダウン回路と、
   前記アナログ回路に電気的に結合され、前記パワーダウン回路によって少なくとも一つの所定のノードにおける電位が決定されない際に、前記パワーダウン信号の受信に応答して、前記アナログ回路における前記少なくとも一つの所定のノードに、低電位を供給するように構成されたノード保護回路と
   を具備する集積回路。
2. 前記デジタル回路は、インバータを更に備える、請求項１の集積回路。
3. 前記パワーダウン信号を受信するように構成され、前記パワーダウン信号を反転して反転パワーダウン信号を供給するように構成されたインバータを更に備える、請求項１の集積回路。
4. 前記パワーダウン回路または前記ノード保護回路は、前記パワーダウン信号と前記反転パワーダウン信号とのいずれかに応答して動作する、請求項３の集積回路。
5. 前記パワーダウン回路は、少なくとも一つのパワーダウントランジスタを更に備える、請求項１の集積回路。
6. 前記少なくとも一つのパワーダウントランジスタは、前記高電位と前記グランド電位との間の前記アナログ回路の少なくとも一つの電流経路における電流の流れを制御するように構成されている、請求項５の集積回路。
7. 前記少なくとも一つのパワーダウントランジスタは、ｐ型の金属−酸化物−半導体電界効果トランジスタ（ｐＭＯＳＦＥＴ）を更に備える、請求項５の集積回路。
8. 前記ノード保護回路は、少なくとも一つの電圧保護トランジスタを備える、請求項１の集積回路。
9. 前記少なくとも一つの電圧保護トランジスタは、ｎ型の金属−酸化物−半導体電界効果トランジスタ（ｎＭＯＳＦＥＴ）を更に備える、請求項８の集積回路。
10. 前記デジタル回路及び前記アナログ回路は、共通の薄いゲート酸化膜厚を更に備える、請求項１の集積回路。
11. 前記高電位は、前記低電位の約２倍の電位を有する、請求項１の集積回路。
12. 高電位とグランド電位を受信するように結合されたアナログ回路をパワーダウンする装置であって、
    前記アナログ回路に電気的に結合され、パワーダウン信号の受信に応答して前記アナログ回路をパワーダウンするように構成されたパワーダウン回路と、
    前記アナログ回路に電気的に結合され、前記パワーダウン回路によって少なくとも一つの所定のノードにおける電位が決定されない際に、前記パワーダウン信号の受信に応答して、前記アナログ回路における前記少なくとも一つの所定のノードに、所定の電位を供給するように構成されたノード保護回路と
    を具備する装置。
13. 前記低電位を供給するように構成された低電圧電源と、
    前記低電位よりも高い前記高電位を供給するように構成された高電圧電源と、
    前記低電位よりも低い前記グランド電位を供給するように構成されたグランド電圧電源と
    を更に備える請求項１２の装置。
14. 前記パワーダウン回路は、高電位とグランド電位との間の前記アナログ回路の少なくとも一つの電流経路における電流の流れを制御するように構成されている、請求項１２の装置。
15. 前記高電位は、前記低電位の約２倍の電位を有する、請求項１２の装置。
16. アナログ回路をパワーダウンする方法であって、
    前記アナログ回路をパワーダウンする命令を示すパワーダウン信号を受信することと、
    前記パワーダウン信号の受信に応答して、前記アナログ回路をパワーダウンすることと、
    前記アナログ回路をパワーダウンすることによって少なくとも一つの所定のノードにおける電位が決定されない際に、前記パワーダウン信号の受信に応答して、前記アナログ回路における前記少なくとも一つの所定のノードに、所定の電位を供給することと
    を具備する方法。
17. 前記アナログ回路をパワーダウンすることは、前記アナログ回路内の電流経路を開放（open）することを更に備える、請求項１６の方法。
18. 前記電流経路を開放することは、前記アナログ回路からグランド電位を除去（remove）することを更に備える、請求項１７の方法。
19. 前記所定の電位は、高電位とグランド電位との間の電位を有する低電位を備える、請求項１６の方法。
20. 前記高電位は、前記低電位の約２倍の電位を有する、請求項１９の方法。

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