JPS62106657A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62106657A JPS62106657A JP60246331A JP24633185A JPS62106657A JP S62106657 A JPS62106657 A JP S62106657A JP 60246331 A JP60246331 A JP 60246331A JP 24633185 A JP24633185 A JP 24633185A JP S62106657 A JPS62106657 A JP S62106657A
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- Japan
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- wiring
- current
- grounding
- circuit
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- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置内において、成る回路の動作により大電流が
駆動された場合、該大電流の駆動が他の回路に対するノ
イズとして作用させないようにした半導体装置である。
駆動された場合、該大電流の駆動が他の回路に対するノ
イズとして作用させないようにした半導体装置である。
本発明は半導体装置に関するものであり、より特定的に
は、高速動作、大電流駆動用ゲート回路を高集積化した
半導体装置内の自己雑音により誤動作を生じないように
した゛１５５体装置乙こ関する。
は、高速動作、大電流駆動用ゲート回路を高集積化した
半導体装置内の自己雑音により誤動作を生じないように
した゛１５５体装置乙こ関する。
〔従来の技術］
ゲートアレイ等複数のゲート回路を内臓した半導体集積
装置は、集積度の向上と共に、高周波動作化および大電
流駆動化が［Ｒ１られている。
装置は、集積度の向上と共に、高周波動作化および大電
流駆動化が［Ｒ１られている。
大電流駆動化は、主としてテート回路の出力段のトラン
ジスタを電力用トランジスタとしている。
ジスタを電力用トランジスタとしている。
従ってその前後の回路は従来と同様高望積度を考慮した
回路設計によっている。また大電流駆動化を意図した半
導体集積装置であっても全てが大電流駆動用のゲート回
路である訳でなく、小電流駆動用のゲート回路が／ＩＬ
在して形成されている場合が多い。
回路設計によっている。また大電流駆動化を意図した半
導体集積装置であっても全てが大電流駆動用のゲート回
路である訳でなく、小電流駆動用のゲート回路が／ＩＬ
在して形成されている場合が多い。
しかしながら、大電流駆動用ゲート回路の出力又は接地
線には大きな電流が流れる。特に接地線にはゲート回路
のオン・オフ切換時に、過渡的な電流が流れる。ゲート
回路が沢山存在し、しかもそれぞれが高速動作すると、
それぞれのゲート回路のオン・オフ動作かは一′同タイ
ミングで生じるようＱこなり、接地線に流れる電流は重
畳されて相当大きなものとなる。この電流が半導体集積
装置内に形成された寄生インダクタンス成分を介して電
磁誘導ノイズとなり、近傍のゲート回路又はその他の回
路を誤動作させる場合が生じる。
線には大きな電流が流れる。特に接地線にはゲート回路
のオン・オフ切換時に、過渡的な電流が流れる。ゲート
回路が沢山存在し、しかもそれぞれが高速動作すると、
それぞれのゲート回路のオン・オフ動作かは一′同タイ
ミングで生じるようＱこなり、接地線に流れる電流は重
畳されて相当大きなものとなる。この電流が半導体集積
装置内に形成された寄生インダクタンス成分を介して電
磁誘導ノイズとなり、近傍のゲート回路又はその他の回
路を誤動作させる場合が生じる。
従って、従来半鹿体集積装置内におけるクロストーク対
策等は講しられてきたが、さらに、半導体集積装置内に
生ずる上記自己誘導性ノイズによって半導体集積装置内
の諸口路が誤動作することかないようにすることが望ま
れている。
策等は講しられてきたが、さらに、半導体集積装置内に
生ずる上記自己誘導性ノイズによって半導体集積装置内
の諸口路が誤動作することかないようにすることが望ま
れている。
〔問題点を解決するための手段および作用〕電子機器等
において電磁誘導障害に対する対策は種々知られている
。本発明においても、それら電磁誘導障害対策において
共通する面があるが、半導体集積装置に適用するには種
々制限が存在する。例えば空間的にノイズ源から隔てる
ことは集積度が低下するから通用できず、またチップの
配置設計等を複雑にすることも現実的ではない。
において電磁誘導障害に対する対策は種々知られている
。本発明においても、それら電磁誘導障害対策において
共通する面があるが、半導体集積装置に適用するには種
々制限が存在する。例えば空間的にノイズ源から隔てる
ことは集積度が低下するから通用できず、またチップの
配置設計等を複雑にすることも現実的ではない。
か−る観点をも考慮し、本発明においては、複数の回路
、該複数の回路に接続される電源配線および接地用配線
が形成されたチップ部、および該チップ部を塔載しチッ
プ部の外周に設けられた複数のボンディング用パッドを
形成したパンケージ部を有する半導体装置において、前
記接地用配線を大電流通電用配線と小電流通電用配線と
に分離し、且つ、大電流通電用配線を前記複数の回路の
入力配線、出力配線と隔てて形成し、前記大電流通電用
配線と小電流通電用配線とは異なるボンディング用パッ
ドに接続し、且つ、パッケージ部上、相互間に形成され
るインダクタンスが最小となるよう異なるボンディング
用パッドから距離を隔てた内部リード線により共通の外
部リード端子に接続したことを特徴とする半導体装置が
提供される。
、該複数の回路に接続される電源配線および接地用配線
が形成されたチップ部、および該チップ部を塔載しチッ
プ部の外周に設けられた複数のボンディング用パッドを
形成したパンケージ部を有する半導体装置において、前
記接地用配線を大電流通電用配線と小電流通電用配線と
に分離し、且つ、大電流通電用配線を前記複数の回路の
入力配線、出力配線と隔てて形成し、前記大電流通電用
配線と小電流通電用配線とは異なるボンディング用パッ
ドに接続し、且つ、パッケージ部上、相互間に形成され
るインダクタンスが最小となるよう異なるボンディング
用パッドから距離を隔てた内部リード線により共通の外
部リード端子に接続したことを特徴とする半導体装置が
提供される。
すなわち、大電流通電用配線と小電流通電用配線とに分
離し、ノイズによって誤動作を生じ得る可能性あるもの
は小電流通電用配線に接続する。
離し、ノイズによって誤動作を生じ得る可能性あるもの
は小電流通電用配線に接続する。
またピンの数に制限があることから、外部リード端子に
おいて大電流通電用配線と小電流通電用配線とは共通接
続されるが、それ以外の部分においては別ルートで布線
し相互間に寄生インダクタンスが生ずる可能性を低減さ
せる。
おいて大電流通電用配線と小電流通電用配線とは共通接
続されるが、それ以外の部分においては別ルートで布線
し相互間に寄生インダクタンスが生ずる可能性を低減さ
せる。
以下添付図面を参照して実施例について述べる。
第１図は本発明の一実施例としての半導体装置の概略平
面回である。
面回である。
第１図の半導体装置はチップ部１００およびパッケージ
部１５０を示している。チップ部１００は、内部回路部
１０１ 、該内部回路部の周囲に設けられた小電流用接
地線１０２、大電流用接地線１０３、小電流用電源線１
０４および大電流用電源線１０５が形成されている。チ
ップ部１００の周囲には、電源１５１゜１５２、ボンデ
ィング用バッド１５３〜１５９が設けられている。
部１５０を示している。チップ部１００は、内部回路部
１０１ 、該内部回路部の周囲に設けられた小電流用接
地線１０２、大電流用接地線１０３、小電流用電源線１
０４および大電流用電源線１０５が形成されている。チ
ップ部１００の周囲には、電源１５１゜１５２、ボンデ
ィング用バッド１５３〜１５９が設けられている。
第１図に図示の実施例においては、上部電源（Ｖ ｃｃ
ｚ ） １５１と小電流用電源線１０４とが接続されて
おり、下部型Ｒ（Ｖｃｃｌ）１５２と大電流用電源線１
０５とが接続されている。又小電流用接地線１０２とボ
ンディング用バンド１５８ｃが接続され、該ボンディン
グ用パッド１５８ｃは、パッケージ部１５０の上に形成
されたり−ド１６０ｃを介して外部リード接続部１６１
に接続されている。同様に大電流用接地線１０３とボン
ディング用バッド１５８ ｂが接続され、該ボンディン
グ用バッド １５８ｂはり−ド１６０ｂを介して外部リ
ード接続部１６１に接続されている。
ｚ ） １５１と小電流用電源線１０４とが接続されて
おり、下部型Ｒ（Ｖｃｃｌ）１５２と大電流用電源線１
０５とが接続されている。又小電流用接地線１０２とボ
ンディング用バンド１５８ｃが接続され、該ボンディン
グ用パッド１５８ｃは、パッケージ部１５０の上に形成
されたり−ド１６０ｃを介して外部リード接続部１６１
に接続されている。同様に大電流用接地線１０３とボン
ディング用バッド１５８ ｂが接続され、該ボンディン
グ用バッド １５８ｂはり−ド１６０ｂを介して外部リ
ード接続部１６１に接続されている。
電ｒＸ１５２ト大°電流用電源線１０５ 、ハノ）−１
５８ｂと大電流用接地！ｔ！１０３との間はそれぞれ２
木のボンディングワイヤで接続されているが、大電流が
流れることを考慮しているためである。
５８ｂと大電流用接地！ｔ！１０３との間はそれぞれ２
木のボンディングワイヤで接続されているが、大電流が
流れることを考慮しているためである。
小電流用接地線１．０２と大電流用接地′！ａ１０３と
の間、リードｖＡ１６０ ｂ 、 １６０ ｃとの間は
、これら相互間に寄生インダクタンスが無視し得る程度
、距離を隔てて形成されている。リード線１６０ｂ 、
１６０ｃとが外部リード接続部１６１で共通接続さ
れるが、これは、半導体チップの外部接続用ビンの数に
制限があり、増加させることは好ましくないので、か−
る外部接続用ピンに接続された接続部１６１で共通接続
している。リード′ａ１６０ｂに流れる大電流の変化に
よって生じる自己誘導ノイズの影苦がリード線１６０ｃ
に加わることを極力避けるため、リード線１６０ｂと１
６００は、接続部１６１の最も近い部分で接続されてい
る。
の間、リードｖＡ１６０ ｂ 、 １６０ ｃとの間は
、これら相互間に寄生インダクタンスが無視し得る程度
、距離を隔てて形成されている。リード線１６０ｂ 、
１６０ｃとが外部リード接続部１６１で共通接続さ
れるが、これは、半導体チップの外部接続用ビンの数に
制限があり、増加させることは好ましくないので、か−
る外部接続用ピンに接続された接続部１６１で共通接続
している。リード′ａ１６０ｂに流れる大電流の変化に
よって生じる自己誘導ノイズの影苦がリード線１６０ｃ
に加わることを極力避けるため、リード線１６０ｂと１
６００は、接続部１６１の最も近い部分で接続されてい
る。
小電流用電源線１０４と大電流用電源線１０５も同様に
相互間に寄生インダクタンスが生じないように隔てられ
ている。
相互間に寄生インダクタンスが生じないように隔てられ
ている。
第２図に内部回路部の１０１の１つの回路を示す。
第２図回路は多入力アンドゲート回路を示す。すなわち
、アンドゲート部ｌ、分相回路２、オフバッファ回路３
、出力トランジスタ４１、プルダウン抵抗器５１、およ
び放電回路７を示す。アンドゲート部１のマルチエミッ
タトランジスタ１２のエミッタ側に接続された入力信号
Ｖｌｌ−ｖｌ、、が全で高レベルの場合、分相回路２内
のトランジスタ２２がオンし、トランジスタ２５がオフ
となる。
、アンドゲート部ｌ、分相回路２、オフバッファ回路３
、出力トランジスタ４１、プルダウン抵抗器５１、およ
び放電回路７を示す。アンドゲート部１のマルチエミッ
タトランジスタ１２のエミッタ側に接続された入力信号
Ｖｌｌ−ｖｌ、、が全で高レベルの場合、分相回路２内
のトランジスタ２２がオンし、トランジスタ２５がオフ
となる。
従って出力トランジスタ４１はオフであるから出力トラ
ンジスタ４１のコレクク側の出力端子■。
ンジスタ４１のコレクク側の出力端子■。
は高レベルとなる。一方アンドゲート部１のマルチエミ
ッタトランジスタＩ２の人力信号Ｖｌｌ〜Ｖ ｌ ｎの
いずれか１つでも低レベルがあると出力′ＪｉＭ子Ｖ。
ッタトランジスタＩ２の人力信号Ｖｌｌ〜Ｖ ｌ ｎの
いずれか１つでも低レベルがあると出力′ＪｉＭ子Ｖ。
は低レベルとなる。以北の如くアンド動作をするが、出
力端子■。が高レベルの場合、電源ＶＣＣＩからトラン
ジスタ３２を介して電流が流れる。−力出力端子■。が
低レベルの場合、トランジスタ４１を電流が流れる。
力端子■。が高レベルの場合、電源ＶＣＣＩからトラン
ジスタ３２を介して電流が流れる。−力出力端子■。が
低レベルの場合、トランジスタ４１を電流が流れる。
オフバッファ回路３はダーリントン接続されて成るトラ
ンジスタ３１ 、３２を有し、トランジスタ２５のコレ
クタ電位が低レベルから高レベルに変化したとき、トラ
ンジスタ３２を介してトランジスタ４１に電源ＶＣＣＩ
から電流を流し込む。プルダウン抵抗器５１はトランジ
スタ４１のベース電荷を引き抜くためのものである。放
電回路７は、トランジスタ４１が大電流供給用であるた
めペース電荷も大きく、プルダウン抵抗器５１のみでは
充分にベース電荷が引き抜けないことに鑑み、迅速甘つ
十分ベース電荷を引き抜くために接続されている。
ンジスタ３１ 、３２を有し、トランジスタ２５のコレ
クタ電位が低レベルから高レベルに変化したとき、トラ
ンジスタ３２を介してトランジスタ４１に電源ＶＣＣＩ
から電流を流し込む。プルダウン抵抗器５１はトランジ
スタ４１のベース電荷を引き抜くためのものである。放
電回路７は、トランジスタ４１が大電流供給用であるた
めペース電荷も大きく、プルダウン抵抗器５１のみでは
充分にベース電荷が引き抜けないことに鑑み、迅速甘つ
十分ベース電荷を引き抜くために接続されている。
出力用トランジスタ４１は、大電流、例えば５０ｍＡ以
上を提供するもので、電源は大電流電源線（Ｖｃｃ＋）
１０５ 、接地は大電流接地線（Ｇ１）１０３に接続さ
れている。第２図の他の回路には小電流電源線（Ｖｃｃ
ｚ）１０４および弔電′流用接地線ＣＧ２ ）１０４が
接続されている。
上を提供するもので、電源は大電流電源線（Ｖｃｃ＋）
１０５ 、接地は大電流接地線（Ｇ１）１０３に接続さ
れている。第２図の他の回路には小電流電源線（Ｖｃｃ
ｚ）１０４および弔電′流用接地線ＣＧ２ ）１０４が
接続されている。
例えば、出力トランジスタ４１のオフ時、オフバッファ
トランジスタ３２から■。に供給される瞬間的な電流を
■。とすると−Ｌ −ｄｌｏ ／ｄｔの電磁誘導ノイズ
が生ずる訳であるが、上述の如くインダクタンス部分は
殆んど存在しないので、当該ゲート回路内の分相回路等
が電磁誘導ノイズにより誤動作しにくくなる。同様に近
傍の他のゲート回路もか＼る電磁誘導ノイズによる誤動
作は生しに（くなる。
トランジスタ３２から■。に供給される瞬間的な電流を
■。とすると−Ｌ −ｄｌｏ ／ｄｔの電磁誘導ノイズ
が生ずる訳であるが、上述の如くインダクタンス部分は
殆んど存在しないので、当該ゲート回路内の分相回路等
が電磁誘導ノイズにより誤動作しにくくなる。同様に近
傍の他のゲート回路もか＼る電磁誘導ノイズによる誤動
作は生しに（くなる。
また接地線は、外部リード接続部１６１ では共通接続
されているが、共通接続部から小電流用接地線１０２、
大電流用接地線１０３まで成る程度の抵抗をもって接続
されているので、大電流用接地線１０３に流れ込む過渡
的な電流が小電流用接地、腺１０２にまわり込み、さら
に分相回路等の接地レヘルを変化させ誤動作させる可能
性を低減させている。
されているが、共通接続部から小電流用接地線１０２、
大電流用接地線１０３まで成る程度の抵抗をもって接続
されているので、大電流用接地線１０３に流れ込む過渡
的な電流が小電流用接地、腺１０２にまわり込み、さら
に分相回路等の接地レヘルを変化させ誤動作させる可能
性を低減させている。
従って内部回路部１０１には、第２図に図示のゲート回
路が数十個程度形成されているが、相互に大電流駆動に
よる誤動作の発生は防止できる。
路が数十個程度形成されているが、相互に大電流駆動に
よる誤動作の発生は防止できる。
尚、上記半導体装置内に若干の寄生インダクタンスが生
じた場合であっても、通常半導体装置の外部回路におい
て外部リード接続部１６１の近傍にノイズリミッタ用バ
イパスコンデンサを接続するから、僅かな寄生インダク
タンスによって誤動作することのないようにすることが
できる。
じた場合であっても、通常半導体装置の外部回路におい
て外部リード接続部１６１の近傍にノイズリミッタ用バ
イパスコンデンサを接続するから、僅かな寄生インダク
タンスによって誤動作することのないようにすることが
できる。
本発明の実施に際しては上述の実施例に限定されず種々
の変形形態を採ることができる。例えば電源線、接地線
は第１図のレイアウト、分割によらず種々設定すること
ができる。また、内部回路としてはゲート回路に限らな
い。
の変形形態を採ることができる。例えば電源線、接地線
は第１図のレイアウト、分割によらず種々設定すること
ができる。また、内部回路としてはゲート回路に限らな
い。
以上に述べたように本発明によれば、数多くの回路が高
速動作し且つ大電流を流すことにより生ずる自己誘導性
ノイズを防止し回路の誤動作を防止し得る半導体装置が
提供される。
速動作し且つ大電流を流すことにより生ずる自己誘導性
ノイズを防止し回路の誤動作を防止し得る半導体装置が
提供される。
第１図は本発明の一実施例としての半導体装置の平面図
、 第２図は第１図半導体装置内の回路の一例を示す図であ
る。 （符号の説明〕 １００・・・チップ部、 １０１・・・内部回路
部、１０２・・・小電流用接地線、１０３・・・大電流
用接地線、１０４・・・小電流用電源線、１０５・・・
大電流用電源線、１５０・・・パッケージ部、 １５
１．１５２・・・電源、１５３〜１５９・・・ボンディ
ング用パッド、１６０ ｂ 、 １６０ ｃ−−−リー
ド、１６１・・・外部リード接続部。
、 第２図は第１図半導体装置内の回路の一例を示す図であ
る。 （符号の説明〕 １００・・・チップ部、 １０１・・・内部回路
部、１０２・・・小電流用接地線、１０３・・・大電流
用接地線、１０４・・・小電流用電源線、１０５・・・
大電流用電源線、１５０・・・パッケージ部、 １５
１．１５２・・・電源、１５３〜１５９・・・ボンディ
ング用パッド、１６０ ｂ 、 １６０ ｃ−−−リー
ド、１６１・・・外部リード接続部。
Claims (1)
- 【特許請求の範囲】 １、複数の回路、該複数の回路に接続される電源配線お
よび接地用配線が形成されたチップ部、および該チップ
部を塔載し、チップ部の外周に設けられた複数のボンデ
ィング用パッドを形成したパッケージ部を有する半導体
装置において、前記接地用配線を大電流通電用配線と小
電流通電用配線とに分離し、且つ、大電流通電用配線を
前記複数の回路の入力配線、出力配線と隔てて形成し、 前記大電流通電用配線と小電流通電用配線とは異なるボ
ンディング用パッドに接続し、且つ、パッケージ部上、
相互間に形成されるインダクタンスが最小となるよう異
なるボンディング用パッドから距離を隔てた内部リード
線により共通の外部リード端子に接続したことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60246331A JPS62106657A (ja) | 1985-11-05 | 1985-11-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60246331A JPS62106657A (ja) | 1985-11-05 | 1985-11-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62106657A true JPS62106657A (ja) | 1987-05-18 |
Family
ID=17146974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60246331A Pending JPS62106657A (ja) | 1985-11-05 | 1985-11-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62106657A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539223A (en) * | 1992-03-26 | 1996-07-23 | Kabushiki Kaisha Toshiba | Wiring structure of source line used in semicustom integrated circuit |
| US5844262A (en) * | 1995-05-25 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for reducing effects of noise on an internal circuit |
| US5883427A (en) * | 1996-09-10 | 1999-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device power supply wiring structure |
-
1985
- 1985-11-05 JP JP60246331A patent/JPS62106657A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539223A (en) * | 1992-03-26 | 1996-07-23 | Kabushiki Kaisha Toshiba | Wiring structure of source line used in semicustom integrated circuit |
| US5844262A (en) * | 1995-05-25 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for reducing effects of noise on an internal circuit |
| US6331719B2 (en) * | 1995-05-25 | 2001-12-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for reducing effects of noise on an internal circuit |
| US5883427A (en) * | 1996-09-10 | 1999-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device power supply wiring structure |
| US6181005B1 (en) | 1996-09-10 | 2001-01-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device wiring structure |
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