JPH05226567A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH05226567A JPH05226567A JP4059590A JP5959092A JPH05226567A JP H05226567 A JPH05226567 A JP H05226567A JP 4059590 A JP4059590 A JP 4059590A JP 5959092 A JP5959092 A JP 5959092A JP H05226567 A JPH05226567 A JP H05226567A
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- JP
- Japan
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- pads
- leads
- pins
- package
- semiconductor package
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、実装効率を低下させないで、ピン
数よりも多くのボンディングパッドを有する集積回路チ
ップを封入することができる半導体パッケージを提供す
ることを最も主要な特徴とする。 【構成】 集積回路チップ１０にはＡからＱまでの１７
個のボンディングパッドがある。一方、半導体パッケー
ジ１２には１４本のピン１４1 〜１４14と、１７本のリ
ード１６1 〜１６17が設けてある。したがってこれらの
リードのうちいずれか複数のリードはパッケージ内部の
配線によって単一のピンに接続される。パッドＢ、Ｃ、
Ｐを電源パッド、パッドＫ、Ｌをグランドパッドとする
とき、電源パッドＢ、Ｃ、Ｐと接続されるリード１６2
、１６3 、１６16は、いずれもピン１４4 につなが
り、グランドパッドＫ、Ｌと接続されるリード１６11と
１６12は、いずれもピン１４12につながっている。
数よりも多くのボンディングパッドを有する集積回路チ
ップを封入することができる半導体パッケージを提供す
ることを最も主要な特徴とする。 【構成】 集積回路チップ１０にはＡからＱまでの１７
個のボンディングパッドがある。一方、半導体パッケー
ジ１２には１４本のピン１４1 〜１４14と、１７本のリ
ード１６1 〜１６17が設けてある。したがってこれらの
リードのうちいずれか複数のリードはパッケージ内部の
配線によって単一のピンに接続される。パッドＢ、Ｃ、
Ｐを電源パッド、パッドＫ、Ｌをグランドパッドとする
とき、電源パッドＢ、Ｃ、Ｐと接続されるリード１６2
、１６3 、１６16は、いずれもピン１４4 につなが
り、グランドパッドＫ、Ｌと接続されるリード１６11と
１６12は、いずれもピン１４12につながっている。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路チップの保護
及び外部回路とのインターフェイスを行うための半導体
パッケージに関するものである。
及び外部回路とのインターフェイスを行うための半導体
パッケージに関するものである。
【０００２】
【従来の技術】半導体ウェハーからダイシングによって
切り出された集積回路チップは、回路基板への実装のし
易さなどからセラミック、プラスチック樹脂などの半導
体パッケージに封入されて使用されることが多い。この
半導体パッケージは、外部回路と接続するためのピンの
配置の仕方や形状などによって多くの種類に分けられ
る。ＤＩＰ(Dual In-line Package)、ＬＣＣ( Leadless
Chip Carrier)、ＱＦＰ(Quad Flat Package)などはそ
の代表的なものである。
切り出された集積回路チップは、回路基板への実装のし
易さなどからセラミック、プラスチック樹脂などの半導
体パッケージに封入されて使用されることが多い。この
半導体パッケージは、外部回路と接続するためのピンの
配置の仕方や形状などによって多くの種類に分けられ
る。ＤＩＰ(Dual In-line Package)、ＬＣＣ( Leadless
Chip Carrier)、ＱＦＰ(Quad Flat Package)などはそ
の代表的なものである。
【０００３】集積回路チップと半導体パッケージとの電
気的な接続は通常ボンディングワイヤによってなされ
る。すなわち、集積回路チップの入出力端子にはボンデ
ィングパッドが設けられており、ボンディングマシンに
よってこのパッドと半導体パッケージのリードに金線な
どの細いワイヤをボンディングして接続する。一方、半
導体パッケージにはこのパッケージを基板に固定すると
ともに外部回路と電気的に接続するためのピンが設けら
れており、このピンと上記のリードとがパッケージ内部
の配線によって接続されている。これによって集積回路
チップの各ボンディングパッドは、リードを介して対応
するピンと接続されることになる。
気的な接続は通常ボンディングワイヤによってなされ
る。すなわち、集積回路チップの入出力端子にはボンデ
ィングパッドが設けられており、ボンディングマシンに
よってこのパッドと半導体パッケージのリードに金線な
どの細いワイヤをボンディングして接続する。一方、半
導体パッケージにはこのパッケージを基板に固定すると
ともに外部回路と電気的に接続するためのピンが設けら
れており、このピンと上記のリードとがパッケージ内部
の配線によって接続されている。これによって集積回路
チップの各ボンディングパッドは、リードを介して対応
するピンと接続されることになる。
【０００４】ところで、半導体パッケージのピン数は、
基板に実装する際の便宜などからパッケージの種類によ
ってほぼ標準化されている。例えばＤＩＰ形パッケージ
の場合には２８、３２、４０、６４・・・というピン数
のものが多い。したがって、集積回路チップのパッドの
数がこのピン数と同じであれば、各パッドとピンとを１
対１に対応させることができるが、パッドの数が２０で
あるときは、２８ピンの半導体パッケージが使用され
る。
基板に実装する際の便宜などからパッケージの種類によ
ってほぼ標準化されている。例えばＤＩＰ形パッケージ
の場合には２８、３２、４０、６４・・・というピン数
のものが多い。したがって、集積回路チップのパッドの
数がこのピン数と同じであれば、各パッドとピンとを１
対１に対応させることができるが、パッドの数が２０で
あるときは、２８ピンの半導体パッケージが使用され
る。
【０００５】
【発明が解決しようとする課題】しかしながら、パッド
の数が２０の集積回路チップを２８ピンのパッケージに
封入し、各バットをリードに接続すると、８個のリード
及びピンは使用されないまま基板に実装されることにな
る。一般にピン数の多いパッケージはそれだけ外形も大
きいので、このように使用されないピンを多く含むパッ
ケージを実装すると、回路基板への実装効率が低下す
る。
の数が２０の集積回路チップを２８ピンのパッケージに
封入し、各バットをリードに接続すると、８個のリード
及びピンは使用されないまま基板に実装されることにな
る。一般にピン数の多いパッケージはそれだけ外形も大
きいので、このように使用されないピンを多く含むパッ
ケージを実装すると、回路基板への実装効率が低下す
る。
【０００６】また，近年、集積回路が高機能化、複雑化
しつつあるのに伴い、集積回路チップ自体が大型化する
とともに信号の入出力のためのボンディングパッドの数
が増加する傾向にある。このような状況下では、デバイ
スの安定した動作を得るために、電源及びグランドに接
続するためのボンディングパッドを複数設けるよう集積
回路チップを設計することが多い。例えばボンディング
パッドの数が４１個であり、そのうち３つをグランドパ
ッド、別の３つを電源パッドとするような場合である。
しつつあるのに伴い、集積回路チップ自体が大型化する
とともに信号の入出力のためのボンディングパッドの数
が増加する傾向にある。このような状況下では、デバイ
スの安定した動作を得るために、電源及びグランドに接
続するためのボンディングパッドを複数設けるよう集積
回路チップを設計することが多い。例えばボンディング
パッドの数が４１個であり、そのうち３つをグランドパ
ッド、別の３つを電源パッドとするような場合である。
【０００７】このような４１個のパッドを持つ集積回路
チップを６４ピンのＤＩＰ形パッケージに封入すると、
使用されないピンの数が２３と非常に多くなるので妥当
でない。ここで、複数あるグランドパッドや電源パッド
がチップ上で隣合って配置されていれば、この同じ種類
のパッドを一つのリードにボンディングすることによっ
て４０ピンのパッケージを使用することができる。しか
し実際のチップでは必ずしも電源パッドやグランドパッ
ドが隣合っているとは限らない。仮に離れた所距離にあ
る２つのグランドパッドを１つのリードに接続すると、
他のボンディングワイヤを横切ることになるので、ボン
ディングワイヤが短絡する危険性が高い。
チップを６４ピンのＤＩＰ形パッケージに封入すると、
使用されないピンの数が２３と非常に多くなるので妥当
でない。ここで、複数あるグランドパッドや電源パッド
がチップ上で隣合って配置されていれば、この同じ種類
のパッドを一つのリードにボンディングすることによっ
て４０ピンのパッケージを使用することができる。しか
し実際のチップでは必ずしも電源パッドやグランドパッ
ドが隣合っているとは限らない。仮に離れた所距離にあ
る２つのグランドパッドを１つのリードに接続すると、
他のボンディングワイヤを横切ることになるので、ボン
ディングワイヤが短絡する危険性が高い。
【０００８】更に、３つあるグランドパッドのうちの一
つをチップをボンディングするステージを介してグラン
ドピンに接続することによって、４１個のパッドを持つ
チップを４０ピンのパッケージに封入することが考えら
れている。しかし、ステージは本来パッドへの電気的な
配線を目的としたものではなく、またピンからパッドま
での経路が大きくなるため、この部分のインダクタンス
やキャパシタンスによってノイズが生じ易く、したがっ
てステージを介してグランドや電源に接続されるパッド
の電位が不安定となり、電源パッドやグランドパッドを
一定の電位に固定する機能が弱まる。また、このことは
デバイスの誤動作などの原因ともなる。
つをチップをボンディングするステージを介してグラン
ドピンに接続することによって、４１個のパッドを持つ
チップを４０ピンのパッケージに封入することが考えら
れている。しかし、ステージは本来パッドへの電気的な
配線を目的としたものではなく、またピンからパッドま
での経路が大きくなるため、この部分のインダクタンス
やキャパシタンスによってノイズが生じ易く、したがっ
てステージを介してグランドや電源に接続されるパッド
の電位が不安定となり、電源パッドやグランドパッドを
一定の電位に固定する機能が弱まる。また、このことは
デバイスの誤動作などの原因ともなる。
【０００９】本発明は上記事情に基づいてなされたもの
であり、電源パッドやグランドパッドの電位を不安定化
させることなく、ピンの数よりも多くのボンディングパ
ッドを有する集積回路チップを封入できる半導体パッケ
ージを提供することを目的とするものである。
であり、電源パッドやグランドパッドの電位を不安定化
させることなく、ピンの数よりも多くのボンディングパ
ッドを有する集積回路チップを封入できる半導体パッケ
ージを提供することを目的とするものである。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め本発明の半導体パッケージは、封入される集積回路チ
ップのボンディングパッドにボンディングワイヤによっ
て接続されるリードと、外部回路に接続されるピンと、
前記リードを対応するピンに接続する内部配線とを有す
る半導体パッケージにおいて、前記パッドの数と同数の
リード及び前記パッドの数よりも少ない数のピンを設
け、一部のリードにつき複数のリードを一つのピンに接
続する配線を設けたことを特徴とするものである。
め本発明の半導体パッケージは、封入される集積回路チ
ップのボンディングパッドにボンディングワイヤによっ
て接続されるリードと、外部回路に接続されるピンと、
前記リードを対応するピンに接続する内部配線とを有す
る半導体パッケージにおいて、前記パッドの数と同数の
リード及び前記パッドの数よりも少ない数のピンを設
け、一部のリードにつき複数のリードを一つのピンに接
続する配線を設けたことを特徴とするものである。
【００１１】
【作用】本発明は前記の構成により、パッドの数と同数
のリードを設けることにより、集積回路チップ上のすべ
てのパッドをボンディングワイヤによって半導体パッケ
ージのリードと接続することができる。これらのリード
のうち、同種の信号が入出力されるパッド、又は電源や
グランドに接続されるパッドとボンディングワイヤで接
続された複数のリードを、パッケージ内の配線によって
一つのピンに接続する。これによって、ピン数よりも多
くのボンディングパッドを有する集積回路チップを封入
することができ、かつ、全てのボンディングパッドがパ
ッケージのリードを介してピンと接続される。
のリードを設けることにより、集積回路チップ上のすべ
てのパッドをボンディングワイヤによって半導体パッケ
ージのリードと接続することができる。これらのリード
のうち、同種の信号が入出力されるパッド、又は電源や
グランドに接続されるパッドとボンディングワイヤで接
続された複数のリードを、パッケージ内の配線によって
一つのピンに接続する。これによって、ピン数よりも多
くのボンディングパッドを有する集積回路チップを封入
することができ、かつ、全てのボンディングパッドがパ
ッケージのリードを介してピンと接続される。
【００１２】
【実施例】以下に図面を参照して本発明の一実施例を説
明する。図１は、内部に封入された集積回路チップ及び
内部の配線と共に示したＤＩＰ形の半導体パッケージの
平面図である。
明する。図１は、内部に封入された集積回路チップ及び
内部の配線と共に示したＤＩＰ形の半導体パッケージの
平面図である。
【００１３】図１において、集積回路チップ１０にはＡ
からＱまでの１７個のボンディングパッドであり、半導
体パッケージ１２には両側に７本ずつ、合計１４本のピ
ン１４1 〜１４14が設けられている。したがって従来
は、このように１７個のボンディングパッドを有する集
積回路チップ１０をパッケージに封入する場合には、ピ
ン数が１７以上のパッケージに封入するか、複数ある電
源パッド又はグランドパッドをステージなどに接続する
他はなかった。
からＱまでの１７個のボンディングパッドであり、半導
体パッケージ１２には両側に７本ずつ、合計１４本のピ
ン１４1 〜１４14が設けられている。したがって従来
は、このように１７個のボンディングパッドを有する集
積回路チップ１０をパッケージに封入する場合には、ピ
ン数が１７以上のパッケージに封入するか、複数ある電
源パッド又はグランドパッドをステージなどに接続する
他はなかった。
【００１４】本実施例では、集積回路チップ１０のボン
ディングパッドのうち、パッドＢ、Ｃ、Ｐが電源パッ
ド、パッドＫ、Ｌがグランドパッドであるとする。この
ように同一の機能を有する複数のパッドを設けるのは、
デバイスの安定した動作を得る等のためである。一方、
半導体パッケージ１２には、集積回路チップ１０の１７
個の各ボンディングパッドＡ〜Ｑに対応して１７本のリ
ード１６1 〜１６17が設けてある。したがって、全ての
ボンディングパッドは対応するリードにボンディングワ
イヤ１８によって接続される。
ディングパッドのうち、パッドＢ、Ｃ、Ｐが電源パッ
ド、パッドＫ、Ｌがグランドパッドであるとする。この
ように同一の機能を有する複数のパッドを設けるのは、
デバイスの安定した動作を得る等のためである。一方、
半導体パッケージ１２には、集積回路チップ１０の１７
個の各ボンディングパッドＡ〜Ｑに対応して１７本のリ
ード１６1 〜１６17が設けてある。したがって、全ての
ボンディングパッドは対応するリードにボンディングワ
イヤ１８によって接続される。
【００１５】半導体パッケージ１２のリード１６1 〜１
６17とピン１４1 〜１４14は、パッケージ内部の配線２
０によって接続されている。このうち、電源パッドＢ、
Ｃ、Ｐと接続されるリード１６2 、１６3 、１６16は、
いずれも内部の配線によってピン１４4 につながってい
る。また、グランドパッドＫ、Ｌと接続されるリード１
６11と１６12は、いずれもピン１４12につながってい
る。したがって、いずれのボンディングパッドも、リー
ド及び配線を通って等しくピンに接続される。このため
従来のようにステージの金属部分にパッドを接続する必
要なく、電源パッドＢ、Ｃ、ＰとグランドパッドＫ、Ｌ
を、いずれも所定の電位に精度よく維持できる。
６17とピン１４1 〜１４14は、パッケージ内部の配線２
０によって接続されている。このうち、電源パッドＢ、
Ｃ、Ｐと接続されるリード１６2 、１６3 、１６16は、
いずれも内部の配線によってピン１４4 につながってい
る。また、グランドパッドＫ、Ｌと接続されるリード１
６11と１６12は、いずれもピン１４12につながってい
る。したがって、いずれのボンディングパッドも、リー
ド及び配線を通って等しくピンに接続される。このため
従来のようにステージの金属部分にパッドを接続する必
要なく、電源パッドＢ、Ｃ、ＰとグランドパッドＫ、Ｌ
を、いずれも所定の電位に精度よく維持できる。
【００１６】上記のようにしてパッケージのピン数より
もボンディングパッドの数が多い半導体チップを電気的
特性の劣化を生じさせないで封入できる半導体パッケー
ジが得られる。したがって従来のように、パッド数より
も大幅にピン数の多いパッケージを使用して基板の実装
効率を低下させるといった問題は生じない。おな、以上
の説明では、便宜上パッケージのピンが１４本であると
したが、４０ピン、６４ピン等といったより多くのピン
数を持つパッケージにも適用できることは言うまでもな
い。また、本実施例では電源パッドとグランドパッドが
複数ある集積回路チップを例に取って説明したが、本発
明はこれに限るものではなく、これ以外の信号の入出力
を行う共通機能の複数のパッドと接続される複数のリー
ドを単一のピンに配線する構成とすることもできる。
もボンディングパッドの数が多い半導体チップを電気的
特性の劣化を生じさせないで封入できる半導体パッケー
ジが得られる。したがって従来のように、パッド数より
も大幅にピン数の多いパッケージを使用して基板の実装
効率を低下させるといった問題は生じない。おな、以上
の説明では、便宜上パッケージのピンが１４本であると
したが、４０ピン、６４ピン等といったより多くのピン
数を持つパッケージにも適用できることは言うまでもな
い。また、本実施例では電源パッドとグランドパッドが
複数ある集積回路チップを例に取って説明したが、本発
明はこれに限るものではなく、これ以外の信号の入出力
を行う共通機能の複数のパッドと接続される複数のリー
ドを単一のピンに配線する構成とすることもできる。
【００１７】
【発明の効果】以上説明したように本発明によれば、電
源パッドやグランドパッドの電位を不安定化させること
なく、ボンディングパッドの数がピン数よりも多い集積
回路チップを封入できるので、使用されない無駄なピン
が生じることはなく、したがって基板への実装効率が向
上する半導体パッケージを提供することができる。
源パッドやグランドパッドの電位を不安定化させること
なく、ボンディングパッドの数がピン数よりも多い集積
回路チップを封入できるので、使用されない無駄なピン
が生じることはなく、したがって基板への実装効率が向
上する半導体パッケージを提供することができる。
【図１】内部に封入された集積回路チップ及び内部の配
線と共に示したＤＩＰ形の半導体パッケージの平面図で
ある。
線と共に示したＤＩＰ形の半導体パッケージの平面図で
ある。
１０ 集積回路チップ １２ 半導体パッケージ １４1 〜１４14 ピン １６1 〜１６17 リード １８ ボンディングワイヤ ２０ 配線部分
Claims (1)
- 【請求項１】 封入される集積回路チップのボンディン
グパッドにボンディングワイヤによって接続されるリー
ドと、外部回路に接続されるピンと、前記リードを対応
する前記ピンに接続する内部配線とを有する半導体パッ
ケージにおいて、 前記パッドの数と同数のリード及び前記パッドの数より
も少ない数のピンを設け、一部のリードにつき複数のリ
ードを一つのピンに接続する配線を設けたことを特徴と
する半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059590A JPH05226567A (ja) | 1992-02-14 | 1992-02-14 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059590A JPH05226567A (ja) | 1992-02-14 | 1992-02-14 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226567A true JPH05226567A (ja) | 1993-09-03 |
Family
ID=13117603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4059590A Withdrawn JPH05226567A (ja) | 1992-02-14 | 1992-02-14 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9875963B2 (en) | 2014-12-19 | 2018-01-23 | Toshiba Memory Corporation | Semiconductor device |
-
1992
- 1992-02-14 JP JP4059590A patent/JPH05226567A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9875963B2 (en) | 2014-12-19 | 2018-01-23 | Toshiba Memory Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |