CN116072641A - 一种隔离式cup焊盘 - Google Patents
一种隔离式cup焊盘 Download PDFInfo
- Publication number
- CN116072641A CN116072641A CN202310124395.5A CN202310124395A CN116072641A CN 116072641 A CN116072641 A CN 116072641A CN 202310124395 A CN202310124395 A CN 202310124395A CN 116072641 A CN116072641 A CN 116072641A
- Authority
- CN
- China
- Prior art keywords
- chip
- conductive
- area
- pad
- bonding pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1301—Shape
- H01L2224/13016—Shape in side view
- H01L2224/13018—Shape in side view comprising protrusions or indentations
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
Abstract
本发明提供一种隔离式CUP(circuit under pad‑焊盘下电路)焊盘,包括:第一导电区,第二导电区,绝缘隔离区,其中,第一导电区和第二导电区通过位于芯片最顶部同一金属层实现,其间设置有所述绝缘隔离区作电气隔离;当焊盘植金属焊球时,第一导电区和第二导电区实现电气连接。本发明使用顶层金属的一层金属层实现,焊盘下方可放置电路实现CUP,以节省芯片面积和更方便地在芯片设计中布局摆放电路器件。本发明所提供的技术方案减少了引线焊盘所需的芯片面积,减少了封装金属连线的耗费,且可通过焊盘的连接实现不同电路功能,既节约了封装芯片的成本同时实现了封装芯片可编程的灵活性。
Description
技术领域
本发明涉及电子电路,集成电路芯片中的新型焊盘技术。
背景
集成电路的芯片(chip die)通常需要经过封装后才能在电路板上使用。裸芯片的封装,一般是采用金属线将芯片上的焊盘(pad)连接到封装引线框架(lead frame)的金属引脚上。封装对于内部的裸芯片起保护作用,防止芯片电路受机械应力损伤以及环境中水汽、空气氧化等影响电路的功能与性能。
焊盘是由芯片的顶层金属层(top metal)制作的,芯片一般具有多个金属层,不同金属层之间通过“过孔(via)”连接。
图1为行业常规芯片的焊盘示意图。
焊盘是由芯片版图(layout)设计时产生,然后交由晶圆制造厂(fab)生产而形成。封装时,先在焊盘上植金属焊球(如图1所示),即在焊盘上焊接焊球。并采用金属线(例如金线或铜线)连接焊球至引线框架的引脚,然后再填充芯片成型材料(molding compound)形成封装芯片。
芯片的版图设计中,焊盘下电路(circuit under pad)一般称为CUP,其能够更有效地利用芯片表面以节省芯片面积。
现有封装技术中的焊盘只有连接到封装芯片引脚的作用,不能提供更多的功能。另外,现有技术还存在着冗余连线,这会增加线损以及封装过程中缺陷率的潜在增加。
发明内容
本发明克服了现有技术中封装芯片多余连线成本较高、连线的测试成本增加的问题。本发明只使用了最顶层金属(top metal)的一层金属层实现,焊盘下方可放置电路实现CUP(circuit under pad),以节省芯片面积和更方便地在芯片设计中布局摆放电路器件。
本发明提供了一种隔离式CUP(circuit under pad-焊盘下电路)焊盘,包含:第一导电区,第二导电区,绝缘隔离区,其中,所述第一导电区和第二导电区通过位于芯片最顶部同一金属层实现,其间设置有所述绝缘隔离区作电气隔离。
所述焊盘可根据需要植金属焊球时,即在焊盘上焊接焊球,可实现第一导电区和第二导电区实现电气连接。
所述绝缘隔离区的中间部分为弧形,两端部分为直线形,中间的弧形区域可根据需要植金属焊球,实现所述第一导电区和第二导电区电气连接。
当所述焊盘植金属焊球实现所述第一导电区和第二导电区电气连接时表示一种电路状态为逻辑“1”或逻辑“0”,而当所述第一导电区和第二导电区未实现电气连接时表示电路状态为逻辑“0”或逻辑“1”。
上述任意一种隔离式CUP焊盘均可使用在芯片上。
本发明的第一方面,提供一种隔离式CUP焊盘。该焊盘包括第一导电区、第二导电区和绝缘隔离区。第一导电区和第二导电区通过位于芯片最顶部同一金属层实现,并由绝缘隔离区作电气隔离。第一导电区和第二导电区可通过植焊球的方式实现电气连接。
本发明的一个实施方式,其中绝缘隔离区的中间部分为弧形、两端部分为直线形,中间的弧形区域便于在焊盘植金属焊球时实现第一导电区和第二导电区电气连接。
本发明的另一个实施方式,其中绝缘隔离区的形状包含但不限于中间部分为半圆弧形。
当焊盘植金属焊球实现第一导电区和第二导电区电气连接时可表示逻辑信号1或者0,而当第一导电区和第二导电区未实现电气连接时,可表示逻辑信号0或者1。可选择实现特定电路功能。
本发明所提供的技术方案减少了芯片上连接至外部封装引脚的焊盘数量从而节省了芯片面积,降低了封装芯片的测试时间和成本。该方案还可减少芯片封装中引线接合(wire bonding)的金属连线(金线或铜线)耗费,且能够实现芯片封装时可编程,极大地降低了芯片成本。
具体实施方式
图2为本发明的隔离式CUP焊盘的顶视图。第一导电区110和第二导电区120在芯片的最顶层金属的同一金属层实现并由绝缘隔离区130作电气隔离,焊盘下方可放置电路实现CUP。当焊盘上填充金属焊料植焊球时,第一导电区110和第二导电区120实现电气连接。
如图1和图2对照,与现有技术相比,本发明的焊盘包含了由绝缘隔离区分隔开的两个导电区,每个导电区分别与内部电路连接。
当焊盘上填充金属焊料植焊球时,即可通过该金属焊球将原先隔离的第一导电区110和第二导电区120电气连接起来。而第一导电区110和第二导电区又分别与芯片内部电路相连,从而芯片内部电路可检测到第一导电区110和第二导电区120的连接与否。例如:当第一导电区110和第二导电区120未连接,可表示逻辑“0”或“1”;而当第一导电区110和第二导电区120实现电气连接时,则表示逻辑“1”或“0”。现有的技术无法判断该焊盘是否正常连接。
本发明的连接方法可在芯片内部电路上实现不同功能。例如,当第一导电区110和第二导电区120实现电气连接时,芯片的状态为“1”,而当第一导电区110和第二导电区120未电气连接时,芯片的状态为“0”。因此,同一个芯片可采用不同的封装方式而实现不同的功能。1个焊盘能表示2种状态,那么N个焊盘就可以实现2N种芯片状态。本发明实现了封装可编程功能。而现有技术中是无法实现此功能。
图2显示方形金属焊盘中第一导电区110和第二导电区120中间的绝缘隔离区130的中间部分是半圆形的,但是本发明不限于此隔离区形状。例如,第一导电区和第二导电区也可以是平行的两块方形区域,中间隔离区为窄的长方形。再或者,整体焊盘是圆形的,被中间长方形的隔离区分隔成两个半圆弧行的第一导电区110和第二导电区120。
图3显示方形金属焊盘中隔离区为窄长方形形状的布局,第一导电区110和第二导电区120由一个窄长方形的绝缘隔离区130分隔开。当焊盘上填充金属焊料植焊接球时,第一导电区110和第二导电区120电气连接。
图4显示圆形金属焊盘中,第一导电区110和第二导电区120都是半圆形区域,中间由窄长方形的绝缘隔离区130分隔开作电气隔离。当焊盘上填充金属焊料植焊球时,第一导电区110和第二导电区120电气连接。
芯片中的焊盘可按照功能分为电源类、输入输出类、功能配置类。电源类焊盘用于给芯片提供电源;输入输出类焊盘为芯片提供输入和输出;功能配置类焊盘是通过连接到VDD或GND来配置芯片进入某种工作模式或状态的。比如连接某一个焊盘到GND,表示状态“0”,芯片工作在默认频率模式;而该焊盘连接到VCC则表示状态“1”,芯片工作在倍频模式。现有的技术中,需要将该焊盘通过封装金属连线连接到VCC或GND对应的引脚来实现。本发明可节省大量封装引线,且焊盘的位置不会受到引线接合(wire bonding)的约束,可根据芯片的版图设计任意放置,以实现理想的布局,优化性能。
应注意上述实施案例是对本发明进行说明阐述,而不是仅限于上面的案例。本发明所涉及领域的技术人员根据上述阐述内容做的任何变更、修饰都属于权利要求书的保护范围。
附图说明:
图1:现有技术中焊盘的使用示意图。
图2:本发明的一种实施例的使用示意图。
图3:本发明的另一种实施例的使用示意图。
图4:本发明的另一种实施例的使用示意图。
Claims (5)
1.一种隔离式CUP焊盘,包含:第一导电区,第二导电区,绝缘隔离区,其中,所述第一导电区和第二导电区通过位于芯片最顶部同一金属层实现,其间设置有所述绝缘隔离区作电气隔离。
2.根据权利要求1所述的隔离式CUP焊盘,其中,所述焊盘可根据需要植金属焊球时可实现第一导电区和第二导电区实现电气连接。
3.根据权利要求1所述的隔离式CUP焊盘,其中,所述绝缘隔离区的中间部分为弧形,两端部分为直线形,中间的弧形区域可根据需要植金属焊球,实现所述第一导电区和第二导电区电气连接。
4.根据权利要求1所述的隔离式CUP焊盘,其中,当所述焊盘植金属焊球实现所述第一导电区和第二导电区电气连接时表示一种电路状态为逻辑“1”或逻辑“0”,而当所述第一导电区和第二导电区未实现电气连接时表示电路状态为逻辑“0”或逻辑“1”。
5.一种芯片,其具有如权利要求1-4中所述任一一种隔离式CUP焊盘。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202310124395.5A CN116072641A (zh) | 2023-02-16 | 2023-02-16 | 一种隔离式cup焊盘 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202310124395.5A CN116072641A (zh) | 2023-02-16 | 2023-02-16 | 一种隔离式cup焊盘 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN116072641A true CN116072641A (zh) | 2023-05-05 |
Family
ID=86169705
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202310124395.5A Pending CN116072641A (zh) | 2023-02-16 | 2023-02-16 | 一种隔离式cup焊盘 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN116072641A (zh) |
-
2023
- 2023-02-16 CN CN202310124395.5A patent/CN116072641A/zh active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6828665B2 (en) | Module device of stacked semiconductor packages and method for fabricating the same | |
US7482699B2 (en) | Semiconductor device | |
US7215016B2 (en) | Multi-chips stacked package | |
CN100511672C (zh) | 芯片层叠型半导体装置 | |
US7944040B2 (en) | Semiconductor device and electronic apparatus equipped with the semiconductor device | |
US8410618B2 (en) | Microelectronic assembly with joined bond elements having lowered inductance | |
US20020096785A1 (en) | Semiconductor device having stacked multi chip module structure | |
US20070007663A1 (en) | Semiconductor package having dual interconnection form and manufacturing method thereof | |
JP2004363458A (ja) | 半導体装置 | |
JP2005260053A (ja) | 半導体装置及び半導体装置の製造方法 | |
CN112670253A (zh) | 多裸片封装结构、芯片及方法 | |
US6476472B1 (en) | Integrated circuit package with improved ESD protection for no-connect pins | |
KR100803643B1 (ko) | 집적 회로 패키지의 제조 방법 | |
JP2001156251A (ja) | 半導体装置 | |
US7307352B2 (en) | Semiconductor package having changed substrate design using special wire bonding | |
US20060138613A1 (en) | Integrated circuit package with inner ground layer | |
CN116072641A (zh) | 一种隔离式cup焊盘 | |
US20110147928A1 (en) | Microelectronic assembly with bond elements having lowered inductance | |
JP2007281509A (ja) | 半導体装置 | |
US20030080418A1 (en) | Semiconductor device having power supply pads arranged between signal pads and substrate edge | |
JP2010157561A (ja) | 半導体装置および半導体システム | |
KR100351920B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
US6281580B1 (en) | LSI package and inner lead wiring method for same | |
JP2005347428A (ja) | 半導体装置 | |
KR950013050B1 (ko) | 엘오씨(Lead On Chip)용 리드 프레임 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |