KR20230140714A

KR20230140714A - 반도체 패키지

Info

Publication number: KR20230140714A
Application number: KR1020220039301A
Authority: KR
Inventors: 명세호
Original assignee: 엘지이노텍 주식회사
Priority date: 2022-03-30
Filing date: 2022-03-30
Publication date: 2023-10-10

Abstract

실시 예에 따른 반도체 패키지는 제1 관통 홀을 포함하는 제1 절연층; 상기 제1 절연층의 제1 관통 홀에 배치된 절연 부재; 및 상기 제1 관통 홀 내에 배치되고, 상기 절연 부재의 적어도 일부를 감싸는 제1 금속층을 포함하고, 상기 절연 부재는 내부에 보이드를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}

실시 예는 반도체 패키지에 관한 것으로, 특히 관통 전극의 물리적 및 전기적 신뢰성이 향상된 반도체 패키지에 관한 것이다.

반도체 패키지는 회로 기판에 적어도 하나의 칩이 실장된 구조를 가진다. 이때, 전자기기의 고기능화 및 고집적화가 요구되고 있고, 이에 의해 반도체 패키지에 적용되는 회로 기판의 고밀도화가 요구되고 있다. 그리고, 반도체 패키지에 적용되는 회로 기판은 다층 구조를 가진다.

이러한 다층 구조의 회로 기판이 적용되는 제품군에는 FCBGA(Flip Chip Ball Grid Array)나 FCCSP((Flip-Chip Chip Scale Package)가 포함된다. 그리고 FCBGA나 FCCSP에 적용되는 회로 기판은 코어층을 포함할 수 있다.

그리고 상기 코어층은 다층 빌드업 구현을 위해 200㎛ 이상의 두께를 가지고 있다. 또한, 상기 코어층에는 각층의 전극층의 전기적 접속을 위한 관통 전극이 형성된다. 상기 관통 전극은 상기 코어층의 상면 및 하면을 관통하는 관통 홀을 전도성 물질로 충진하여 형성할 수 있다.

이때, FCBGA의 내층을 형성하는 코어층은 200㎛ 이상의 두께를 가짐에 따라, 전도성 물질만으로 상기 코어층을 관통하는 관통 홀을 충진하기 어려운 문제가 있다. 이에 따라, 종래에는 전도성 물질 이외의 별도의 잉크나 레진을 이용하여 상기 코어층을 관통하는 관통 홀을 충진하는 공정을 진행하고 있다.

그러나 종래의 코어층에 형성되는 관통 전극은 열 충격에 취약한 문제를 가진다. 예를 들어, 제품의 두께가 증가하거나, 관통 홀의 사이즈가 감소할 경우, 열 충격에 의해 상기 코어층으로부터 상기 관통 전극이 분리되는 박리 문제가 발생하고 있다.

(특허문헌 1) KR 1020000036301 A

실시 예는 새로운 구조의 반도체 패키지를 제공하도록 한다.

또한, 실시 예는 열 충격에 강한 반도체 패키지를 제공하도록 한다.

또한, 실시 예는 제품 단가를 낮출 수 있는 반도체 패키지를 제공하도록 한다.

또한, 실시 예는 전기 전도도가 향상된 반도체 패키지를 제공하도록 한다.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

또한, 상기 절연 부재의 상기 보이드는 상기 제1 절연층과 수평 방향을 따라 중첩된다.

또한, 상기 절연 부재는 레진 및 상기 레진 내에 배치된 필러를 포함하고, 상기 필러는 상기 절연 부재의 상기 보이드와 수평 또는 수직으로 중첩된다.

또한, 상기 필러는 상기 절연 부재와 수직 방향으로 중첩되지 않는다.

또한, 상기 필러는 탄성 중합체를 포함하는 탄성 필러이다.

또한, 상기 반도체 패키지는 상기 제1 절연층 상에 배치되고, 상기 제1 관통 홀과 수직으로 중첩된 제2 관통 홀을 포함하는 제2 절연층을 포함하고, 상기 제2 관통 홀은 상기 절연 부재와 수직으로 중첩된다.

또한, 상기 반도체 패키지는 상기 제2 절연층의 상기 제2 관통 홀 내에 배치된 제2 금속층을 포함하고, 상기 제2 금속층은 상기 절연 부재의 상기 보이드와 수직으로 중첩된다.

또한, 상기 제2 관통 홀의 폭은 상기 제1 절연층을 향하여 점진적으로 감소하고, 상기 절연 부재와 가장 인접한 위치에서의 상기 제2 관통 홀의 폭은 상기 절연 부재의 폭보다 작다.

또한, 상기 제1 금속층은 상기 절연 부재의 상면, 측면 및 하면을 감싸며 배치되고, 상기 제2 금속층은 상기 절연 부재의 상면에 배치된 상기 제1 금속층과 접촉한다.

또한, 상기 반도체 패키지는 상기 제1 절연층 상에 배치되고, 상기 제1 관통 홀과 수직으로 중첩된 제2 관통 홀을 포함하는 제2 절연층을 포함하고, 상기 제2 관통 홀은 상기 절연 부재와 수직으로 중첩되지 않으며, 상기 절연 부재의 측면은 상기 제1 금속층으로 덮이고, 상기 절연 부재의 상면은 상기 제2 절연층으로 덮인다.

또한, 상기 제1 금속층은 상기 제1 절연층과 수직으로 중첩된 제1 부분과, 상기 절연 부재와 수직으로 중첩된 제2 부분을 포함하고, 상기 제1 부분의 두께는 상기 제2 부분의 두께와 다르다.

또한, 상기 제1 절연층은 코어층을 포함하고, 상기 제2 절연층은 ABF(Ajinomoto Build-up Film)을 포함한다.

한편, 다른 실시 예에 따른 반도체 패키지는 제1 관통 홀을 포함하는 제1 절연층; 상기 제1 절연층의 제1 관통 홀에 배치된 절연 부재; 및 상기 제1 관통 홀 내에 배치되고, 상기 절연 부재의 적어도 일부를 감싸는 제1 금속층;을 포함하고, 상기 절연 부재는 레진 및 상기 레진 내에 배치되고 상호 연결된 복수의 금속 필러를 포함하고, 상기 금속 필러는 상기 제1 금속층과 접촉한다.

또한, 상기 반도체 패키지는 상기 제1 절연층 상에 배치되고, 상기 제1 관통 홀과 수직으로 중첩된 제2 관통 홀을 포함하는 제2 절연층; 및 상기 제2 관통 홀 내에 배치된 제2 금속층을 포함한다.

또한, 상기 제2 관통 홀은 상기 제1 관통 홀 및 상기 절연 부재와 수직으로 중첩되고, 상기 제1 금속층은, 상기 절연 부재의 상면에 배치된 제1 부분과, 상기 절연 부재의 하면에 배치된 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분은 상기 금속 필러를 통해 서로 연결된다.

또한, 상기 제2 관통 홀은 상기 제1 관통 홀 및 상기 절연 부재와 수직으로 중첩되지 않고, 상기 제1 금속층은, 상기 제1 관통 홀의 제1 내벽에 배치되는 제1 부분과, 상기 제1 관통 홀의 중심으로 기준으로 상기 제1 내벽과 마주보는 제2 내벽에 배치되는 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분은 상기 금속 필러를 통해 서로 연결된다.

실시 예에서의 반도체 패키지는 제1 절연층을 포함한다. 그리고, 상기 제1 절연층은 상면 및 하면을 관통하는 제1 관통 홀을 포함한다. 이때, 상기 제1 절연층은 코어층일 수 있다. 이에 따라, 상기 제1 관통 홀은 코어층에 형성된 관통 홀을 의미할 수 있다. 그리고 상기 제1 관통 홀은 코어층에 형성됨에 따라 상대적으로 큰 개구 면적을 가질 수 있다. 이에 따라, 실시 예에서의 상기 제1 관통 홀은 홀 플러깅 방식으로 충진될 수 있다. 예를 들어, 상기 제1 관통 홀은 절연 부재 및 상기 절연 부재를 감싸는 제1 금속층을 포함할 수 있다. 이때, 실시 예에서는 상기 절연 부재에 적어도 하나의 보이드가 포함되도록 한다. 이에 따라, 실시 예에서는 상기 보이드가 차지하는 면적만큼 상기 절연 부재의 충진 시간 및 충진양을 감소시킬 수 있다. 이에 따라, 실시 예에서는 상기 절연 부재를 충진하는데 소요되는 시간을 절감함에 따라 제조 공정 효율성을 향상시킬 수 있다. 나아가, 실시 예에서는 상기 제1 관통 홀을 충진하는데 필요한 절연 부재의 충진양을 줄일 수 있고, 이에 따라 제조 비용을 절감할 수 있다.

한편, 실시 예에서는 열 충격에 의해 상기 반도체 패키지에 발생하는 물리적 및 신뢰성 문제를 방지할 수 있다. 나아가, 실시 예에서는 상기 절연 부재에 형성된 보이드의 사이즈가 확장되는 것을 방지할 수 있다. 구체적으로 실시 예에서의 상기 절연 부재는 절연성 물질의 레진 및 상기 레진 내에 분산 배치된 필러를 포함한다. 이때, 상기 필러는 탄성을 가지는 탄성 필러이다. 바람직하게, 상기 필러는 탄성 중합체일 수 있다. 이에 따라, 실시 예에서는 상기 절연 부재 내에 탄성을 가지는 필러를 분산 배치하는 것에 의해, 상기 열 충격의 용이한 흡수가 가능하도록 한다. 바람직하게, 상기 열 충격에 의해 상기 보이드의 사이즈가 확장되는 문제가 발생할 수 있다. 나아가, 상기 열 충격에 의해 상기 제1 절연층으로부터 상기 제1 금속층이 분리되거나, 상기 절연 부재가 분리되는 박리 문제가 발생할 수 있다. 이때, 실시 예에서는 상기 절연 부재 내에 상기 탄성을 가지는 필러를 배치하는 것에 의해 상기와 같은 문제를 해결할 수 있다. 구체적으로, 상기 탄성을 가지는 필러는 상기 열 충격을 흡수하는 기능을 할 수 있다. 이에 따라, 실시 예에서는 상기 열 충격의 흡수에 의해, 상기 절연 부재나 상기 제1 금속층이 상기 제1 절연층으로부터 분리되는 박리 문제를 해결할 수 있다. 나아가, 실시 예에서는 상기 열 충격의 흡수에 의해 상기 절연 부재에 형성된 보이드의 사이즈가 확장되는 것을 방지할 수 있다. 이에 따라 실시 예에서는 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 더욱 향상시킬 수 있다. 이에 따라 실시 예에서는 상기 반도체 패키지가 적용되는 디바이스의 제품 신뢰성을 향상시킬 수 있다.

한편, 실시 예에서의 상기 절연 부재 내에 배치되는 필러는 도전성을 가지는 금속 필러일 수 있다. 그리고, 상기 필러는 상기 절연 부재 내에 상호 결합되며 복수 개 배치될 수 있다. 이에 따라, 실시 예에서는 상기 제1 절연층의 상면에 배치되는 제1 전극층과 상기 제1 절연층의 하면에 배치되는 제2 전극층이 상기 필러를 통해 서로 전기적으로 연결되도록 한다. 이에 의해, 실시 예에서는 회로 기판의 상기 제1 절연층에 배치되는 제1 금속층의 전기 전도도를 향상시킬 수 있다. 나아가, 실시 예에서는 회로 기판의 전기적 신뢰성을 향상시킬 수 있다.

도 1은 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 2는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 3은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 4는 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 5는 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 6 내지 도 16은 도 1에 도시된 실시 예에 따른 회로 기판의 제조 방법을 공정순으로 설명하기 위한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.

또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.

본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.

이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.

또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

이하에서는 실시 예에 따른 반도체 패키지에 대해 설명하기로 한다.

구체적으로, 이하에서는 열 충격에 강하고, 제품 단가를 낮출 수 있으면서, 전기 전도도가 향상된 반도체 패키지에 대해 설명하기로 한다.

구체적으로, 실시 예에서는 200㎛ 이상의 두께를 가지는 코어층의 관통 홀 내부에 전기적 신뢰성 및 물리적 신뢰성이 향상된 관통 전극을 형성할 수 있도록 한다. 예를 들어, 실시 예에서는 새로운 구조를 가지는 관통 전극을 포함한 반도체 패키지를 제공하도록 한다.

-전자 디바이스-

실시 예의 설명에 앞서, 실시 예의 회로 기판에 칩이 실장된 반도체 패키지는 전자 디바이스에 포함될 수 있다.

이때, 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 전기적으로 연결될 수 있다. 상기 반도체 패키지에는 다양한 칩이 실장될 수 있다.

예를 들어, 상기 반도체 패키지에는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예를 들어, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.

그리고, 실시 예에서는 상기 전자 디바이스의 메인 보드와 연결되는 반도체 패키지에 적어도 2개의 칩이 실장될 수 있다.

이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.

이하에서는 실시 예에 따른 회로 기판 및 이를 포함하는 반도체 패키지에 대해 구체적으로 설명하기로 한다.

이때, 본원의 설명에 앞서, 본원의 회로 기판 및 이를 포함하는 반도체 패키지가 적용되는 제품군에는 FCBGA(Flip Chip Ball Grid Array)나 FCCSP((Flip-Chip Chip Scale Package)가 포함될 수 있다. 그리고 FCBGA나 FCCSP에 적용되는 회로 기판은 상대적으로 두꺼운 두께를 가지는 코어층을 포함한다.

-회로 기판-

도 1은 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 1을 참조하면, 제1 실시 예에 따른 회로 기판은 절연층을 포함한다. 바람직하게, 회로 기판은 복수의 절연층을 포함한다. 예를 들어, 회로 기판은 제1 절연층(110), 제2 절연층(140) 및 제3 절연층(160)을 포함한다.

이때, 도 1에서의 제1 실시 예의 회로 기판은 절연층의 층수를 기준으로 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 제1 실시 예의 회로 기판은 절연층의 층수를 기준으로 2층 구조를 가질 수 있다. 이때, 상기 회로 기판의 절연층의 층수가 2층 구조를 가지는 경우, 상기 회로 기판은 이하에서 설명되는 제1 절연층(110) 및 제2 절연층(120)을 포함할 수 있다. 또한, 실시 예의 회로 기판은 절연층의 층수를 기준으로 4층 이상의 층수를 가질 수 있다. 이때, 상기 회로 기판의 절연층의 층수가 4층 이상의 층수를 가지는 경우, 이하에서 설명되는 제2 절연층(140)의 상면 및/또는 제3 절연층(160)의 하면에 추가적인 절연층이 적층될 수 있을 것이다.

이하에서는 제1 실시 예의 회로 기판이 절연층의 층수를 기준으로 3층 구조를 가지는 것으로 하여 설명하기로 한다.

제1 절연층(110)은 코어층일 수 있다. 예를 들어, 제1 절연층(110)은 강성을 갖는 절연층일 수 있다. 예를 들어, 제1 절연층(110)은 양면에 동박이 적층된 절연층일 수 있다. 바람직하게, 제1 절연층(110)은 동박 적층판(CCL: Copper Clad Lamination)일 수 있다.

특히, 동박 적층판은 일반적으로 회로 기판이 제조되는 원판으로, 절연층에 동박이 적층된 적층판이다. 동박 적층판은 용도에 따라 유리/에폭시 동박 적층판, 내열수지 동박 적층판, 종이/페놀 동박 적층판, 고주파용 동박 적층판, 플렉시블 동박 적층판(예를 들어, 폴리이미드 필름) 및 복합 동박 적층판 등을 포함할 수 있다. 이때, 실시 예의 제1 절연층(110)은 양면 회로 기판 및 다층 회로 기판의 제작을 위해 유리/에폭시 동박 적층판을 사용할 수 있으나, 이에 한정되는 것은 아니다.

상기 유리/에폭시 동박 적층판은 유리 섬유 또는 유기 재질의 섬유에 에폭시 수지를 침투시킨 보강 기재와 동박으로 이루어진다. 유리/에폭시 동박 적층판은 보강 기재에 따라 구분된다. 예를 들어, 유리/에폭시 동박 적층판은 FR-1 내지 FR-5와 같이 NEMA(National Electrical Manufacturers Association: 국제전기공업협회)에서 정한 규격에 의해 보강기재와 내열성에 따라 등급이 구분된다. 그리고 일반적으로 FR-1 내지 FR-5등급 중에서, FR-4가 가장 많이 사용되고 있으나, 최근에는 수지의 유리전이 온도(Tg) 특성 등을 향상시킨 FR-5의 수요도 증가하고 있다.

상기 제1 절연층(110)은 일정 두께를 가질 수 있다. 이때, 제1 절연층(110)의 두께는 100㎛를 초과할 수 있다. 바람직하게, 제1 절연층(110)의 두께는 150㎛를 초과할 수 있다. 더욱 바람직하게, 제1 절연층(110)의 두께는 200㎛를 초과할 수 있다. 즉, 제1 절연층(110)은 200㎛ 내지 500㎛ 사이의 범위의 두께를 가질 수 있다.

상기 제1 절연층(110)의 두께가 200㎛ 미만이면, 회로 기판의 강성 및 휨 특성이 저하될 수 있다. 또한, 상기 제1 절연층(110)의 두께가 500㎛를 초과하면, 상기 제1 절연층(110)에 배치되는 전극층의 두께, 전극층의 선폭 및 전극층들 사이의 간격이 증가할 수 있다.

한편, 제2 절연층(140)은 상기 제1 절연층(110) 위에 배치된다. 또한, 제3 절연층(160)은 상기 제1 절연층(110) 아래에 배치된다.

상기 제2 절연층(140) 및 제3 절연층(160)은 상기 제1 절연층(110)과 다른 절연물질을 포함할 수 있다.

예를 들어, 상기 제2 절연층(140) 및 제3 절연층(160)은 ABF(Ajinomoto Build-up Film)일 수 있다.

상기 제2 절연층(140) 및 제3 절연층(160)의 각각의 두께는 상기 제1 절연층(110)의 두께보다 작을 수 있다.

한편, 실시 예의 회로 기판은 전극층을 포함한다. 상기 전극층은 절연층의 표면에 배치될 수 있다. 예를 들어, 전극층은 제1 절연층(110)의 상면, 제1 절연층(110)의 하면, 제2 절연층(140)의 상면 및 제3 절연층(160)의 하면에 각각 배치될 수 있다.

또한, 회로 기판은 관통 전극을 포함한다. 상기 관통 전극은 상기 절연층을 관통할 수 있다. 예를 들어, 상기 관통 전극은 제1 절연층(110), 제2 절연층(140) 및 제3 절연층(160)을 각각 관통할 수 있다. 상기 관통 전극은 서로 다른 층에 배치된 전극층을 전기적으로 연결할 수 있다.

이때, 상기 관통 전극과 상기 전극층은 도금 공정을 진행하여 동시에 형성될 수 있다. 이에 따라, 상기 관통 전극과 상기 전극층은 배치 위치에 따라 구분될 뿐, 실질적으로 동일한 금속층을 포함할 수 있다.

이에 따라, 이하에서는 관통 전극과 전극층을 금속층이라 하여 설명하기로 한다.

제1 금속층(120)은 제1 절연층(110)에 배치될 수 있다.

예를 들어, 상기 제1 금속층(120)은 상기 제1 절연층(110)의 상면 및 하면에 각각 배치될 수 있다. 또한, 상기 제1 금속층(120)은 상기 제1 절연층(110)의 제1 관통 홀(TH1)에 배치될 수 있다.

구체적으로, 상기 제1 금속층(120)은 상기 제1 절연층(110)의 상면에 배치되는 제1 전극층(121)을 포함할 수 있다.

또한, 상기 제1 금속층(120)은 상기 제1 절연층(110)의 하면에 배치되는 제2 전극층(122)을 포함할 수 있다.

또한, 상기 제1 금속층(120)은 상기 제1 절연층(110)의 제1 관통 홀(TH1)에 배치되는 제1 관통 전극(123)을 포함할 수 있다. 상기 제1 관통 전극(123)은 상기 제1 절연층(110)의 제1 관통 홀(TH1)의 내벽에 배치될 수 있다. 상기 제1 관통 전극(123)은 상기 제1 절연층(110)의 상면에 배치된 제1 전극층(121)과 상기 제1 절연층(110)의 하면에 배치된 제2 전극층(122) 사이를 전기적으로 연결할 수 있다.

이때, 상기 제1 관통 홀(TH1)은 상기 제1 절연층(110)의 상면 및 상기 제1 절연층(110)의 상면과 반대되는 하면을 관통할 수 있다. 그리고 상기 제1 관통 홀(TH1)은 제1 경사를 가질 수 있다. 예를 들어, 상기 제1 관통 홀(TH1)은 상기 제1 절연층(110)의 상면에서 상기 제1 절연층(110)의 하면을 향하여 폭의 변화가 없는 제1 경사를 가질 수 있다. 이에 따라, 상기 제1 절연층(110)의 상면과 인접한 영역에서의 제1 관통 홀(TH1)의 폭은 상기 제1 절연층(110)의 하면과 인접한 영역에서의 제1 관통 홀(TH1)의 폭과 동일할 수 있다.

한편, 상기 제1 절연층(110)의 상기 제1 관통 홀(TH1) 내에는 절연 부재(130)가 배치될 수 있다.

예를 들어, 상기 제1 절연층(110)의 상기 제1 관통 홀(TH1) 내에는 상기 절연 부재(130)가 배치되며, 상기 제1 금속층(120, 명확하게는 상기 제1 금속층의 제1 관통 전극)은 상기 절연 부재(130)를 감싸며 배치될 수 있다.

이때, 상기 제1 절연층(110)의 상기 제1 관통 홀(TH1)은 상기 제2 절연층(140)의 제2 관통 홀(TH2)과 수직으로 중첩될 수 있다. 이에 따라, 상기 제1 절연층(110)의 상기 제1 관통 홀(TH1)에 배치되는 제1 금속층(120)은 이하에서 설명되는 제2 절연층(140)의 제2 관통 홀(TH2)에 배치되는 제2 금속층(150)과 전기적으로 연결될 수 있다.

이에 따라, 제1 실시 예에서의 상기 제1 금속층(120)은 상기 제1 관통 홀(TH1)에 배치되는 절연 부재(130)의 상면, 하면 및 측면을 감싸며 배치될 수 있다. 바람직하게, 상기 제1 금속층(120)은 상기 절연 부재(130)를 전체적으로 감싸며 배치될 수 있다.

제2 금속층(150)은 상기 제2 절연층(140)에 배치될 수 있다.

예를 들어, 상기 제2 금속층(150)은 상기 제2 절연층(140)의 상면에 배치될 수 있다. 또한, 상기 제2 금속층(150)은 상기 제2 절연층(140)의 제2 관통 홀(TH2)에 배치될 수 있다.

예를 들어, 상기 제2 금속층(150)은 상기 제2 절연층(140)의 상면에 배치되는 제3 전극층(151)을 포함할 수 있다.

또한, 상기 제2 금속층(150)은 상기 제2 절연층(140)의 제2 관통 홀(TH2)에 배치되는 제2 관통 전극(152)을 포함할 수 있다.

그리고 상기 제2 금속층(150)은 상기 제1 금속층(120)과 접촉할 수 있다. 예를 들어, 상기 제2 금속층(150)의 제2 관통 전극(152)은 상기 제1 금속층(120)의 상기 제1 전극층(121)과 접촉할 수 있다.

상기 제2 금속층(150)은 상기 제1 절연층(110)의 제1 관통 홀(TH1)과 수직으로 중첩될 수 있다. 이에 따라, 상기 제2 금속층(150)은 상기 제1 관통 홀(TH1) 내에 배치되는 절연 부재(130)와 수직으로 중첩될 수 있다.

이때, 상기 제2 절연층(140)의 제2 관통 홀(TH2)은 제2 경사를 가질 수 있다. 이때, 상기 제2 경사는 상기 제1 경사와 다를 수 있다. 바람직하게, 상기 제2 절연층(140)에 형성되는 제2 관통 홀(TH2)의 제2 경사는 상기 제1 절연층(110)에 형성되는 제1 관통 홀(TH1)의 제1 경사와 다를 수 있다.

구체적으로, 상기 제2 관통 홀(TH2)의 제2 경사는 일 방향으로 갈수록 폭이 점진적으로 변화할 수 있다. 바람직하게, 상기 제2 관통 홀(TH2)은 상기 제1 절연층(110)을 향하여 폭이 점진적으로 감소하는 제2 경사를 가질 수 있다.

이때, 상기 제2 관통 홀(TH2)에 배치되는 제2 금속층(150) 중 상기 제1 관통 홀(TH1)과 가장 인접한 영역의 폭은 상기 절연 부재(130)의 폭보다 작을 수 있다. 바람직하게, 상기 제2 관통 홀(TH2)에 배치되는 제2 금속층(150)의 제2 관통 전극(152)에서, 상기 제1 관통 홀(TH1)과 가장 인접한 영역 또는 상기 절연 부재(130)와 가장 인접한 영역의 폭은 상기 절연 부재(130)의 폭보다 작을 수 있다. 더욱 바람직하게, 상기 제1 관통 홀(TH1)과 가장 인접한 영역에서의 제2 관통 홀(TH2)의 폭은 상기 절연 부재(130)의 폭보다 작을 수 있다.

제3 금속층(170)은 상기 제3 절연층(160)에 배치될 수 있다.

예를 들어, 상기 제3 금속층(170)은 상기 제3 절연층(160)의 하면에 배치될 수 있다. 또한, 상기 제3 금속층(170)은 상기 제3 절연층(160)의 제3 관통 홀(TH3)에 배치될 수 있다.

예를 들어, 상기 제3 금속층(170)은 상기 제3 절연층(160)의 하면에 배치되는 제4 전극층(171)을 포함할 수 있다.

또한, 상기 제3 금속층(170)은 상기 제3 절연층(160)의 제3 관통 홀(TH3)에 배치되는 제3 관통 전극(172)을 포함할 수 있다.

그리고 상기 제3 금속층(170)은 상기 제1 금속층(120)과 접촉할 수 있다. 예를 들어, 상기 제3 금속층(170)의 제3 관통 전극(172)은 상기 제1 금속층(120)의 상기 제2 전극층(122)과 접촉할 수 있다.

상기 제3 금속층(170)은 상기 제3 절연층(160)의 제1 관통 홀(TH1)과 수직으로 중첩될 수 있다. 이에 따라, 상기 제3 금속층(160)은 상기 제1 관통 홀(TH1) 내에 배치되는 절연 부재(130)와 수직으로 중첩될 수 있다.

이때, 상기 제3 절연층(160)의 제3 관통 홀(TH3)은 제3 경사를 가질 수 있다. 이때, 상기 제3 경사는 상기 제1 경사와 다를 수 있다. 바람직하게, 상기 제3 절연층(160)에 형성되는 제3 관통 홀(TH3)의 제3 경사는 상기 제1 절연층(110)에 형성되는 제1 관통 홀(TH1)의 제1 경사와 다를 수 있다.

구체적으로, 상기 제3 관통 홀(TH3)의 제3 경사는 일 방향으로 갈수록 폭이 점진적으로 변화할 수 있다. 바람직하게, 상기 제3 관통 홀(TH3)은 상기 제1 절연층(110)을 향하여 폭이 점진적으로 감소하는 제3 경사를 가질 수 있다.

이때, 상기 제3 관통 홀(TH3)에 배치되는 제3 금속층(170) 중 상기 제1 관통 홀(TH1)과 가장 인접한 영역의 폭은 상기 절연 부재(130)의 폭보다 작을 수 있다. 바람직하게, 상기 제3 관통 홀(TH3)에 배치되는 제3 금속층(170)의 제3 관통 전극(172)에서, 상기 제1 관통 홀(TH1)과 가장 인접한 영역 또는 상기 절연 부재(130)와 가장 인접한 영역의 폭은 상기 절연 부재(130)의 폭보다 작을 수 있다. 더욱 바람직하게, 상기 제1 관통 홀(TH1)과 가장 인접한 영역에서의 제3 관통 홀(TH3)의 폭은 상기 절연 부재(130)의 폭보다 작을 수 있다.

이때, 상기 제1 금속층(120), 제2 금속층(150) 및 제3 금속층(170)은 통상적인 회로 기판의 제조 공장인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 제조될 수 있다.

그리고 상기 제1 금속층(120), 제2 금속층(150) 및 제3 금속층(170)은 각각 적어도 1개 이상의 층으로 구성될 수 있다. 바람직하게, 상기 제1 금속층(120), 제2 금속층(150) 및 제3 금속층(170)은 각각 복수의 층으로 구성될 수 있다.

예를 들어, 상기 제1 금속층(120), 제2 금속층(150) 및 제3 금속층(170) 중 적어도 하나는, 무전해 도금으로 형성된 무전해 도금층과, 전해 도금으로 형성된 전해 도금층을 포함할 수 있다.

예를 들어, 상기 제1 금속층(120), 제2 금속층(150) 및 제3 금속층(170) 중 적어도 하나는, 동박층, 무전해 도금층 및 전해 도금층을 포함할 수 있다.

이때, 상기 제1 금속층(120), 제2 금속층(150) 및 제3 금속층(170)은 각각 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 예를 들어, 제1 금속층(120), 제2 금속층(150) 및 제3 금속층(170)은 각각 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 금속층(120), 제2 금속층(150) 및 제3 금속층(170) 각각은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

한편, 실시 예에서의 제1 관통 홀(TH1), 제2 관통 홀(TH2) 및 제3 관통 홀(TH3)은 서로 다른 충진 구조를 가질 수 있다. 예를 들어, 상기 제1 관통 홀(TH1)의 일부는 보이드(131)를 포함하는 절연 부재(130) 및 상기 절연 부재(130)를 감싸는 제1 금속층(120)으로 충진될 수 있다.

이와 다르게, 상기 제2 관통 홀(TH2)의 전체 영역은 제2 금속층(150)으로 충진될 수 있다. 예를 들어, 상기 제2 관통 홀(TH2)의 전체 영역은 상기 제2 금속층(150)을 구성하는 제2 관통 전극(152)으로 충진될 수 있다.

또한, 상기 제3 관통 홀(TH3)의 전체 영역은 제3 금속층(170)으로 충진될 수 있다. 예를 들어, 상기 제3 관통 홀(TH3)의 전체 영역은 상기 제3 금속층(170)을 구성하는 제3 관통 전극(172)으로 충진될 수 있다.

이하에서는 제1 실시 예의 절연 부재(130)에 대해 구체적으로 설명하기로 한다.

상기 절연 부재(130)는 상기 제1 절연층(110)의 제1 관통 홀(TH1) 내에 배치된다. 예를 들어, 상기 절연 부재(130)는 상기 제1 절연층(110)의 제1 관통 홀(TH1) 내에서, 상기 제1 금속층(120)으로 둘러싸이며 배치될 수 있다.

상기 절연 부재(130)는 관통 홀을 충진할 수 있다. 이에 따라, 상기 절연 부재(130)는 홀 플러깅층이라고도 할 수 있다.

상기 절연 부재(130)는 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연 부재(130)는 절연 물질의 레진(132)을 포함할 수 있다. 예를 들어, 상기 절연 부재(130)는 절연성 잉크 재질의 페이스트를 포함할 수 있다.

상기 절연 부재(130)는 적어도 하나의 보이드(131)를 포함할 수 있다. 예를 들어, 상기 절연 부재(130)는 상기 제1 절연층(110)의 제1 관통 홀(TH1) 내에 적어도 하나의 보이드(131)를 포함하여 배치될 수 있다. 상기 보이드(131)는 상기 제1 관통 홀(TH1)의 내부에서, 상기 절연 부재(130)를 구성하는 절연성 물질로 채워지지지 않은 빈 공간을 의미할 수 있다.

이때, 도면 상에서의 상기 보이드(131)의 수직 단면 형상은 타원 형상을 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 도면 상에서의 상기 보이드(131)의 수직 단면은 상기 제1 관통 홀(TH1)의 내벽을 향하여 볼록한 곡면을 포함하는 형상을 가지는 것으로 도시하였으나, 이에 한정되지 않는다.

예를 들어, 상기 보이드(131)의 수직 단면은 마름모 형상을 가질 수 있다. 예를 들어, 상기 보이드(131)의 수직 단면은 일정 경사를 가지는 직선을 포함하는 마름모 형상을 가질 수 있다. 예를 들어, 상기 보이드(131)의 수직 단면은 상기 제1 관통 홀(TH1)의 내벽을 향하여 볼록한 곡면을 포함하는 마름모 형상을 가질 수 있다. 예를 들어, 상기 보이드(131)의 수직 단면은 상기 제1 관통 홀(TH1)의 내벽을 기준으로 오목한 곡면을 포함하는 마름모 형상을 가질 수 있다.

한편, 상기 보이드(131)는 비워진 공간일 수 있다. 이때, 상기 절연 부재(130)의 상기 보이드(131)는 비워진 상태로 존재할 수 있다. 예를 들어, 상기 절연 부재(130)의 상기 보이드(131)는 기체로 채워지거나, 진공일 수 있다. 이와 다르게, 상기 절연 부재(130)의 보이드(131)의 적어도 일부는 추가 물질에 의해 채워질 수 있다. 예를 들어, 상기 절연 부재(130)의 보이드(131)의 적어도 일부는 추후 설명될 필러에 의해 채워질 수 있다.

이때, 제1 실시 예에서는 상기 제1 절연층(110)의 제1 관통 홀(TH1)이 상기 절연 부재(130)로 모두 채워지도록 하지 않고, 적어도 일부의 비어 있는 공간이 보이드(131)를 포함하도록 한다. 이에 따라, 실시 예에서는 상기 보이드(131)에 대응하는 면적만큼 상기 절연 부재(130)의 충진 양을 줄일 수 있다. 이에 의해, 실시 예에서는 상기 절연 부재(130)의 충진양을 줄이는 것에 의해, 제조 단가를 절감할 수 있다.

예를 들어, 상기 제1 절연층(110)은 200㎛ 이상의 두께를 가진다. 이에 의해, 상기 제1 절연층(110)의 제1 관통 홀(TH1)의 개구 면적은 상기 제1 절연층(110)의 두께에 비례하여 증가하게 된다. 이에 따라, 상기 절연 부재(130)로 상기 제1 절연층(110)의 제1 관통 홀(TH1) 내부를 완전히 채우기 어려울 수 있다. 따라서, 실시 예에서는 상기 제1 관통 홀(TH1)을 상기 절연 부재(130)로 충진하는 공정에서, 상기 절연 부재(130)에 의해 상기 제1 관통 홀(TH1)의 적어도 일부는 충진되지 않도록 한다. 바람직하게, 실시 예에서는 상기 절연 부재(130)에 적어도 하나의 보이드(131)가 형성되도록 한다.

그리고, 상기 보이드(131)는 상기 제1 절연층(110)과 수평으로 중첩될 수 있다. 즉, 상기 보이드(131)는 상기 제1 절연층(110)을 관통하는 제1 관통 홀(TH1) 내에 배치되며, 이에 따라 상기 제1 절연층(110)과 수평으로 중첩될 수 있다.

또한, 상기 보이드(131)는 상기 제2 절연층(140)의 제2 관통 홀(TH2)과 수직으로 중첩될 수 있다. 이에 따라 상기 보이드(131)는 상기 제2 절연층(140)의 제2 관통 홀(TH2) 내에 배치되는 제2 금속층(150)과 수직으로 중첩될 수 있다. 바람직하게, 상기 보이드(131)는 상기 제2 절연층(140)의 상기 제2 관통 홀(TH2) 내에 배치되는 제2 금속층(150)의 제2 관통 전극(152)과 수직으로 중첩될 수 있다.

또한, 상기 보이드(131)는 상기 제3 절연층(160)의 제3 관통 홀(TH3)과 수직으로 중첩될 수 있다. 이에 따라, 상기 보이드(131)는 상기 제3 절연층(160)의 제3 관통 홀(TH3) 내에 배치되는 제3 금속층(170)과 수직으로 중첩될 수 있다. 바람직하게, 상기 보이드(131)는 상기 제3 절연층(160)의 제3 관통 홀(TH3) 내에 배치되는 제3 금속층(170)의 제3 관통 전극(172)과 수직으로 중첩될 수 있다.

이때, 상기 보이드(131)는 회로 기판 및 이를 포함하는 반도체 패키지의 물리적 또는 전기적 신뢰성에 영향을 줄 수 있다. 예를 들어, 반도체 패키지를 사용하는 환경에서 다양한 요인에 의해 열 충격이 발생할 수 있다. 그리고 상기 보이드(131)는 상기 열 충격에 의해 확장될 수 있다. 예를 들어, 상기 보이드(131)의 사이즈는 상기 열 충격에 의해 증가할 수 있다. 그리고 상기 보이드(131)의 사이즈가 증가하는 경우, 반도체 패키지의 강도가 감소할 수 있다.

상기 열 충격에 의해 상기 보이드(131)의 사이즈가 증가하는 경우, 상기 절연 부재(130), 상기 제1 금속층(120) 및 상기 제1 절연층(110)이 상호 분리되는 박리 문제가 발생할 수 있다. 예를 들어, 상기 열 충격에 의해, 상기 제1 절연층(110)으로부터 상기 제1 금속층(120)이 박리되거나, 상기 제1 금속층(120)으로부터 상기 절연 부재(130)가 박리되는 문제가 발생할 수 있다.

이에 따라, 실시 예에서의 상기 절연 부재(130)는 상기 레진(132) 내에 분산배치된 필러(133)를 포함할 수 있다. 상기 필러(133)는 상기 절연 부재(130)의 레진(132) 내에 충진된 충진제라고도 할 수 있다.

이때, 제1 실시 예에서의 상기 필러(133)는 탄성을 가지는 물질을 포함할 수 있다. 예를 들어, 제1 실시 예에서의 필러(133)는 탄성 필러일 수 있다. 일 예로, 제1 실시 예에서의 필러(133)는 탄성 중합체(elastomer)일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 실시 예에서는 탄성을 가지면서, 상기 절연 부재(130)의 레진(132) 내에 고르게 분산 배치될 수 있는 물질이라면 상기 필러(133)로 사용될 수 있을 것이다.

이때, 상기 필러(133)가 상기 절연 부재(130) 내에 배치되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 절연 부재(130)는 보이드(131)를 포함하며, 상기 필러(133)는 상기 절연 부재(130)의 보이드(131)의 적어도 일부에 배치될 수 있다.

상기 필러(133)는 상기 보이드(131)의 사이즈 확장을 방지하는 기능을 할 수 있다. 또한, 상기 필러(133)는 열 충격을 흡수하는 기능을 할 수 있다.

구체적으로, 상기 열 충격에 의해 상기 보이드(131)의 사이즈가 확장되는 상황이 발생하는 경우, 상기 필러(133)는 상기 열 충격을 흡수할 수 있고, 이에 따라 보이드(131)가 확장되는 것을 방지할 수 있다. 또한, 상기 필러(133)는 탄성을 가짐에 따라, 상기 제1 절연층(110)으로부터 상기 제1 금속층(120) 또는 상기 절연 부재(130)가 박리되는 것을 방지할 수 있다.

이를 위해, 상기 필러(133)는 상기 절연 부재(130) 내에서 상기 보이드(131)와 수직 또는 수평으로 중첩될 수 있다.

예를 들어, 상기 필러(133)는 상기 보이드(131)와 수평으로 중첩될 수 있다. 그리고, 상기 필러(133) 중 보이드(131)와 수평으로 중첩 배치되는 필러는 열 충격에 의해, 상기 보이드(131)의 사이즈가 수평 방향으로 확장되는 것을 방지할 수 있다.

예를 들어, 상기 필러(133)는 상기 보이드(131)와 수직으로 중첩될 수 있다. 그리고, 상기 필러(133) 중 상기 보이드(131)와 수직으로 중첩 배치되는 필러는 열 충격에 의해 상기 보이드(131)의 사이즈가 수직 방향으로 확장되는 것을 방지할 수 있다.

구체적으로, 상기 필러(133)는 상기 절연 부재(130) 내에서 상기 보이드(131)와 수직 및 수평으로 중첩배치된다. 이에 의해, 실시 예에서는 수평으로의 열 충격 및 수직으로의 열 충격을 모두 흡수할 수 있다. 이에 따라, 실시 예에서는 상기 보이드(131)의 사이즈가 확장되는 것을 더욱 효율적으로 방지할 수 있다.

이에 따라, 실시 예에서는 상기 절연 부재(130)에 보이드(131)가 포함되도록 하면서, 상기 절연 부재(130)에 탄성을 가지는 필러(133)를 배치함으로써, 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.

한편, 도면상에서의 상기 필러(133)는 상기 보이드(131)와 수평 방향 및 수직 방향으로 모두 중첩되는 것으로 도시하였으나, 이에 한정되는 것을 아니다. 예를 들어, 상기 필러(133)는 상기 보이드(131)와 수평 방향 및 수직 방향 중 적어도 하나의 방향으로 중첩되지 않을 수 있다.

한편, 제1 실시 예에서의 상기 절연 부재(130)의 상면은 상기 제1 절연층(110)의 상면보다 높게 위치할 수 있다. 또한, 상기 절연 부재(130)의 상면은 상기 제1 금속층(120)의 상면보다 낮게 위치할 수 있다. 바람직하게, 상기 절연 부재(130)의 상면은 상기 제1 금속층(120)의 제1 전극층(121)의 상면보다 낮게 위치할 수 있다.

다시 말해서, 상기 절연 부재(130)의 수직 방향의 길이는 상기 제1 절연층(110)의 수직 방향의 길이보다 클 수 있다.

그리고, 상기 제1 금속층(120)의 적어도 일부는 상기 절연 부재(130)의 상면을 덮을 수 있다. 즉, 상기 제1 금속층(120)의 제1 전극층(121)은 상기 제1 절연층(110)과 수직으로 중첩되는 제1 부분과, 상기 절연 부재(130)와 수직으로 중첩되는 제2 부분을 포함할 수 있다.

그리고, 상기 제1 금속층(120)의 제1 전극층(121)의 제1 부분은 상기 제1 절연층(110)의 상면과 접촉할 수 있다. 그리고, 상기 제1 금속층(120)의 제1 전극층(121)의 제2 부분은 상기 제1 관통 홀(TH1) 내에 배치되는 절연 부재(130)의 상면과 접촉할 수 있다.

이때, 상기 제1 금속층(120)의 제1 전극층(121)의 제1 부분의 두께는 상기 제1 금속층(120)의 제1 전극층(121)의 제2 부분의 두께와 다를 수 있다. 예를 들어, 상기 제1 금속층(120)의 제1 전극층(121)에서, 상기 절연 부재(130)와 수직으로 중첩되는 제1 영역의 두께는 상기 제1 영역을 제외한 제2 영역의 두께와 다를 수 있다.

바람직하게, 상기 제1 금속층(120)의 제1 전극층(121)의 제1 부분의 두께는 상기 제1 금속층(120)의 제1 전극층(121)의 제2 부분의 두께보다 클 수 있다.

이에 따라, 상기 제1 금속층(120)의 제1 전극층(121)의 하면은 단차를 가질 수 있다. 이에 따라, 실시 예에서는 상기 제1 금속층(120)의 제1 전극층(121)의 제2 부분을 형성하기 위한 도금 공정 시간을 줄일 수 있고, 이에 따른 도금 공정 비용을 절감할 수 있다.

한편, 도면상에서의 상기 제1 금속층(120)의 상기 제1 전극층(121)의 상면은 평탄한 것으로 도시하였으나, 이에 한정되는 것은 아니다. 구체적으로, 상기 제1 전극층(121)의 적어도 일부는 제1 절연층(110)의 상면에 배치되고, 나머지 일부는 절연 부재(130)의 상면에 배치된다. 이에 따라, 상기 제1 전극층(121)의 상면은 상기 제1 절연층(110)의 상면 및 상기 절연 부재(130)의 상면의 단차에 대응하는 단차를 가질 수 있다.

이에 대응하게, 상기 절연 부재(130)의 하면은 상기 제1 절연층(110)의 하면보다 낮게 위치할 수 있다. 또한, 상기 절연 부재(130)의 하면은 상기 제1 금속층(120)의 하면보다 높게 위치할 수 있다. 바람직하게, 상기 절연 부재(130)의 하면은 상기 제1 금속층(120)의 제2 전극층(122)의 하면보다 높게 위치할 수 있다.

그리고, 상기 제1 금속층(120)의 적어도 일부는 상기 절연 부재(130)의 하면을 덮을 수 있다. 즉, 상기 제1 금속층(120)의 제2 전극층(122)은 상기 제1 절연층(110)과 수직으로 중첩되는 제3 부분과, 상기 절연 부재(130)와 수직으로 중첩되는 제4 부분을 포함할 수 있다.

그리고, 상기 제1 금속층(120)의 제2 전극층(122)의 제3 부분은 상기 제1 절연층(110)의 하면과 접촉할 수 있다. 또한, 상기 제1 금속층(120)의 제2 전극층(122)의 제4 부분은 상기 제1 관통 홀(TH1) 내에 배치되는 절연 부재(130)의 하면과 접촉할 수 있다.

이때, 상기 제1 금속층(120)의 제2 전극층(122)의 제3 부분의 두께는 상기 제1 금속층(120)의 제2 전극층(122)의 제4 부분의 두께와 다를 수 있다. 예를 들어, 상기 제1 금속층(120)의 제2 전극층(122)에서, 상기 절연 부재(130)와 수직으로 중첩되는 제1 영역의 두께는 상기 제1 영역을 제외한 제2 영역의 두께와 다를 수 있다.

바람직하게, 상기 제1 금속층(120)의 제2 전극층(122)의 제3 부분의 두께는 상기 제1 금속층(120)의 제2 전극층(122)의 제4 부분의 두께보다 클 수 있다.

이에 따라, 상기 제1 금속층(120)의 제2 전극층(122)의 상면은 단차를 가질 수 있다. 이에 따라, 실시 예에서는 상기 제1 금속층(120)의 제2 전극층(122)의 제4 부분을 형성하기 위한 도금 공정 시간을 줄일 수 있고, 이에 따른 도금 공정 비용을 절감할 수 있다.

한편, 도면상에서의 제2 전극층(122)의 하면은 평탄한 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 전극층(121)의 상면에 대응되게, 상기 제2 전극층(122)의 하면도 상기 제1 절연층(110)의 하면 및 절연 부재(130)의 하면의 단차에 대응하는 단차를 가질 수 있다.

이하에서는 제1 실시 예의 회로 기판을 기초로 하여, 추가적인 실시 예의 회로 기판에 대해 설명하기로 한다.

도 2는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 2의 제2 실시 예의 회로 기판은 도 1의 제1 실시 예의 회로 기판과 유사한 구조를 가질 수 있다. 다만, 제2 실시 예의 회로 기판은 제1 실시 예의 회로 기판 대비, 제2 관통 홀의 형성 위치, 제2 금속층의 배치 위치, 및 이에 따른 제1 금속층의 구조에 있어 상이할 수 있다.

이에 따라, 이하에서는 제2 실시 예의 회로 기판의 구조 중 제1 실시 예의 회로 기판의 구조와 상이한 부분에 대해서만 구체적으로 설명하기로 한다.

도 2를 참조하면, 회로 기판은 절연층을 포함한다.

예를 들어, 회로 기판은 제1 절연층(210)을 포함한다. 또한, 회로 기판은 제1 절연층(210)의 상면에 배치되는 제2 절연층(240)을 포함한다. 또한, 회로 기판은 제1 절연층(210)의 하면에 배치되는 제3 절연층(260)을 포함한다.

이때, 상기 제1 절연층(210)은 제1 관통 홀(TH1)을 포함한다. 상기 제1 관통 홀(TH1)은 상기 제1 절연층(210)의 상면 및 하면을 관통할 수 있다.

또한, 상기 제2 절연층(240)은 제2 관통 홀(TH2)을 포함한다. 상기 제2 관통 홀(TH2)은 상기 제2 절연층(240)의 상면 및 하면을 관통할 수 있다. 이때, 상기 제2 관통 홀(TH2)은 상기 제1 관통 홀(TH1)과 수직으로 중첩되지 않을 수 있다.

예를 들어, 상기 제1 절연층(210)에는 복수의 제1 관통 홀(TH1)이 형성될 수 있다. 또한, 상기 제2 절연층(240)에는 복수의 제2 관통 홀(TH2)이 형성될 수 있다.

이때, 상기 복수의 제1 관통 홀(TH1) 중 적어도 하나는 상기 복수의 제2 관통 홀(TH2) 중 적어도 하나와 수직으로 중첩되지 않을 수 있다.

또한, 상기 복수의 제1 관통 홀(TH1) 중 적어도 하나는 복수의 제2 관통 홀(TH2) 중 적어도 하나와 수직으로 중첩될 수 있다.

그리고, 도 1의 제1 실시 예의 회로 기판은 회로기판의 전체 영역 중 상기 제1 관통 홀(TH1)과 제2 관통 홀(TH2)이 상호 수직으로 중첩되는 영역을 나타낸 것일 수 있다.

또한, 도 2의 제2 실시 예의 회로 기판은 회로 기판의 전체 영역 중 상기 제1 관통 홀(TH1)과 제2 관통 홀(TH2)이 상호 수직으로 중첩되지 않는 영역을 나타낸 것일 수 있다.

한편, 회로 기판은 전극층 및 관통 전극에 대응하는 금속층을 포함한다.

예를 들어, 상기 제1 절연층(210)에는 제1 금속층(220)이 배치된다. 예를 들어, 상기 제1 절연층(210)의 상면에는 제1 금속층(220)의 제1 전극층(221)이 배치된다. 예를 들어, 상기 제1 절연층(210)의 하면에는 상기 제1 금속층(220)의 제2 전극층(222)이 배치된다. 예를 들어, 상기 제1 절연층(210)의 제1 관통 홀(TH1)에는 상기 제1 금속층(220)의 제1 관통 전극(223)이 배치된다.

이때, 상기 제1 금속층(220)의 제1 전극층(221) 및 상기 제2 전극층(222)은 도 1의 제1 전극층(121) 및 제2 전극층(122)과 다른 구조를 가질 수 있다.

구체적으로, 상기 제1 금속층(220)의 제1 전극층(221)은 제1 절연층(210)의 제1 관통 홀(TH1) 내에 배치되는 절연 부재(230)와 수직으로 중첩되지 않을 수 있다.

또한, 상기 제1 금속층(220)의 제2 전극층(222)은 제1 절연층(210)의 제1 관통 홀(TH1) 내에 배치되는 절연 부재(230)와 수직으로 중첩되지 않을 수 있다.

바람직하게, 상기 제1 금속층(220)의 제1 전극층(221)은 제1 절연층(210)의 상면에만 배치될 수 있다. 예를 들어, 상기 제1 금속층(220)의 제1 전극층(221)은 상기 절연 부재(230)의 상면에는 배치되지 않을 수 있다.

또한, 상기 제1 금속층(220)의 제2 전극층(222)은 제1 절연층(210)의 하면에만 배치될 수 있다. 예를 들어, 상기 제1 금속층(220)의 제2 전극층(222)은 상기 절연 부재(230)의 하면에는 배치되지 않을 수 있다.

구체적으로, 제1 실시 예에서의 제1 금속층(120)은 절연 부재의 상면, 하면 및 측면을 모두 감싸며 배치되었다.

이와 다르게, 제2 실시 예에서의 제1 금속층(220)은 상기 절연 부재(230)의 적어도 일부를 감싸며 배치될 수 있다. 예를 들어, 상기 제1 금속층(220)은 상기 절연 부재(230)의 적어도 일부를 감싸면서, 상기 절연 부재(230)의 나머지 적어도 일부를 감싸지 않을 수 있다. 예를 들어, 상기 절연 부재(230)의 적어도 일부는 상기 제1 금속층(220)과 접촉하고, 상기 절연 부재(230)의 적어도 나머지 일부는 상기 제1 금속층(220)과 접촉하지 않을 수 있다. 명확하게, 상기 절연 부재(230)의 측면은 상기 제1 금속층(220)과 접촉하고, 상기 절연 부재(230)의 상면 및 하면은 상기 제1 금속층(220)과 접촉하지 않을 수 있다.

또한, 제2 금속층(250)은 제2 절연층(240)의 상면 및 제2 관통 홀(TH2)에 배치될 수 있다.

즉, 상기 제2 금속층(250)은 상기 제2 절연층(240)의 상면에 배치되는 제3 전극층(251)과, 상기 제2 관통 홀(TH2) 내에 배치되는 제2 관통 전극(252)을 포함할 수 있다.

또한, 제3 금속층(270)은 제3 절연층(260)의 하면 및 제3 관통 홀(TH3)에 배치될 수 있다.

즉, 상기 제3 금속층(270)은 상기 제3 절연층(260)의 하면에 배치되는 제4 전극층(272)과, 상기 제3 관통 홀(TH3) 내에 배치되는 제3 관통 전극(272)을 포함할 수 있다.

또한, 상기 제1 절연층(210)의 제1 관통 홀(TH1) 내에는 절연 부재(230)가 배치된다. 상기 절연 부재(230)의 상면은 상기 제1 절연층(210)의 상면보다 높게 위치할 수 있다. 또한, 상기 절연 부재(230)의 하면은 상기 제1 절연층(210)의 하면보다 낮게 위치할 수 있다.

상기 절연 부재(230)의 측면은 상기 제1 금속층(220)으로 덮일 수 있다. 또한, 상기 절연 부재(230)의 상면은 상기 제1 절연층(210) 위에 배치되는 제2 절연층(240)으로 덮일 수 있다. 또한, 상기 절연 부재(230)의 하면은 상기 제1 절연층(210) 아래에 배치되는 제3 절연층(260)으로 덮일 수 있다.

도 3은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 3의 제2 실시 예의 회로 기판은 도 1의 제1 실시 예의 회로 기판과 유사한 구조를 가질 수 있다. 다만, 제3 실시 예의 회로 기판은 제1 실시 예의 회로 기판 대비 절연 부재의 구조에 있어 상이할 수 있다.

이에 따라, 이하에서는 제3 실시 예의 회로 기판의 구조 중 제1 실시 예의 회로 기판의 구조와 상이한 부분에 대해서만 구체적으로 설명하기로 한다.

도 3을 참조하면, 회로 기판은 절연층을 포함한다.

예를 들어, 회로 기판은 제1 절연층(310)을 포함한다. 또한, 회로 기판은 제1 절연층(310)의 상면에 배치되는 제2 절연층(340)을 포함한다. 또한, 회로 기판은 제1 절연층(310)의 하면에 배치되는 제3 절연층(360)을 포함한다.

이때, 상기 제1 절연층(310)은 제1 관통 홀(TH1)을 포함한다. 상기 제1 관통 홀(TH1)은 상기 제1 절연층(310)의 상면 및 하면을 관통할 수 있다.

또한, 상기 제2 절연층(340)은 제2 관통 홀(TH2)을 포함한다. 상기 제2 관통 홀(TH2)은 상기 제2 절연층(340)의 상면 및 하면을 관통할 수 있다. 이때, 상기 제2 관통 홀(TH2)은 상기 제1 관통 홀(TH1)과 수직으로 중첩되지 않을 수 있다.

예를 들어, 상기 제1 절연층(310)에는 복수의 제1 관통 홀(TH1)이 형성될 수 있다. 또한, 상기 제2 절연층(340)에는 복수의 제2 관통 홀(TH2)이 형성될 수 있다.

그리고, 도 3의 제3 실시 예의 회로 기판은 회로기판의 전체 영역 중 상기 제1 관통 홀(TH1)과 제2 관통 홀(TH2)이 상호 수직으로 중첩되는 영역을 나타낸 것일 수 있다.

예를 들어, 상기 제1 절연층(310)에는 제1 금속층(320)이 배치된다. 예를 들어, 상기 제1 절연층(310)의 상면에는 제1 금속층(320)의 제1 전극층(321)이 배치된다. 예를 들어, 상기 제1 절연층(310)의 하면에는 상기 제1 금속층(320)의 제2 전극층(322)이 배치된다. 예를 들어, 상기 제1 절연층(310)의 제1 관통 홀(TH1)에는 상기 제1 금속층(320)의 제1 관통 전극(323)이 배치된다.

이때, 상기 제1 금속층(320)의 제1 전극층(321) 및 상기 제2 전극층(322)은 도 1의 제1 전극층(121) 및 제2 전극층(122)과 동일한 구조를 가질 수 있다.

예를 들어, 상기 제1 금속층(320)은 제1 절연층(310)의 제1 관통 홀(TH1) 내에 배치되는 절연 부재(330)와 수직으로 중첩될 수 있다. 또한, 상기 제1 금속층(320)의 제2 전극층(322)은 제1 절연층(310)의 제1 관통 홀(TH1) 내에 배치되는 절연 부재(330)와 수직으로 중첩되지 않을 수 있다.

바람직하게, 상기 제1 금속층(320)의 제1 전극층(321)은 제1 절연층(310)의 상면 및 상기 절연 부재(330)의 상면에 각각 배치될 수 있다.

또한, 상기 제1 금속층(320)의 제2 전극층(322)은 제1 절연층(310)의 하면 및 절연 부재(330)의 하면에 각각 배치될 수 있다.

구체적으로, 제1 금속층(320)은 절연 부재의 상면, 하면 및 측면을 모두 감싸며 배치될 수 있다.

이에 따라, 상기 절연 부재(330)의 상면, 하면 및 측면은 전체적으로 상기 제1 금속층(320)으로 덮일 수 있다.

또한, 제2 금속층(350)은 제2 절연층(340)의 상면 및 제2 관통 홀(TH2)에 배치될 수 있다.

즉, 상기 제2 금속층(350)은 상기 제2 절연층(340)의 상면에 배치되는 제3 전극층(351)과, 상기 제2 관통 홀(TH2) 내에 배치되는 제2 관통 전극(352)을 포함할 수 있다.

또한, 제3 금속층(370)은 제3 절연층(360)의 하면 및 제3 관통 홀(TH3)에 배치될 수 있다.

즉, 상기 제3 금속층(370)은 상기 제3 절연층(360)의 하면에 배치되는 제4 전극층(372)과, 상기 제3 관통 홀(TH3) 내에 배치되는 제3 관통 전극(372)을 포함할 수 있다.

또한, 상기 제1 절연층(310)의 제1 관통 홀(TH1) 내에는 절연 부재(330)가 배치된다. 상기 절연 부재(330)의 상면은 상기 제1 절연층(310)의 상면보다 높게 위치할 수 있다. 또한, 상기 절연 부재(330)의 하면은 상기 제1 절연층(310)의 하면보다 낮게 위치할 수 있다.

상기 절연 부재(330)의 상면, 하면 및 측면은 상기 제1 금속층(320)으로 덮일 수 있다.

이때, 제3 실시 예에서의 절연 부재(330)는 보이드를 포함하지 않을 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 제3 실시 예의 절연 부재(330)도 제1 실시 예의 절연 부재에 대응하게 보이드를 포함할 수 있다.

한편, 상기 절연 부재(330)는 절연성 물질의 레진(331) 및 상기 레진(331) 내에 분산 배치된 필러(332)를 포함한다.

이때, 제1 실시 예에서의 필러(133)는 탄성 필러를 포함하였다. 예를 들어, 제1 실시 예에서의 필러(133)는 탄성을 가지는 물질을 포함하였다. 그리고, 제1 실시 예에서의 필러(133)는 절연 부재의 레진 내에 고르게 분산 배치되었다.

이와 다르게, 제3 실시 예에서의 필러(332)는 금속 물질을 포함할 수 있다. 예를 들어, 상기 필러(332)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 필러(332)는 도전성을 가지는 금속 필러일 수 있다.

그리고, 제3 실시 예에는 상기 절연 부재(330) 내에 도전성의 금속 필러(332)를 배치하는 것에 의해, 회로 기판의 전기 전도도를 향상시키도록 한다.

예를 들어, 상기 제1 절연층(310)의 제1 관통 홀(TH1)은 상대적으로 큰 개구 면적을 가진다. 이에 따라, 상기 제1 절연층(310)의 제1 관통 홀(TH1) 내에는 제2 관통 홀(TH2) 및 제3 관통 홀(TH3)과는 다르게 절연 부재(330)를 포함한다. 그리고, 상기 제1 관통 홀(TH1) 내에 배치되는 절연 부재(330)에 의해, 회로 기판의 전기 전도도가 감소할 수 있다.

즉, 상기 제1 금속층(320)의 제1 전극층(321)과 제2 전극층(322)은 상기 제1 관통 전극(323)을 통해 전체적으로 연결되지 않는다. 예를 들어, 상기 제1 금속층(320)의 제1 전극층(321)과 제2 전극층(322)의 일부는 상기 제1 관통 전극(323)을 통해 서로 전기적으로 연결되며, 나머지 일부는 절연 부재(330)를 통해 연결된다. 이에 따라, 실시 예에서는 상기 절연 부재(330)가 배치되는 면적에 따라 상기 제1 전극층(321)과 제2 전극층(322) 사이의 전기 전도도가 감소할 수 있다.

이에 따라, 실시 예에서는 상기 절연 부재(330) 내에 금속 필러(332)를 배치한다. 그리고, 상기 금속 필러(332)는 상기 절연 부재(330) 내에서 상기 제1 금속층(320)의 제1 전극층(321)과 제2 전극층(322) 사이를 연결할 수 있다.

예를 들어, 상기 절연 부재(330) 내에는 복수의 필러(332)가 배치될 수 있다. 그리고, 상기 복수의 필러(332)는 서로 연결될 수 있다. 예를 들어, 상기 절연 부재(330) 내에는 서로 연결 또는 결합된 복수의 필러(332)를 포함하는 필러 집합군이 배치될 수 있다. 그리고 상기 필러 집합군은 상기 절연 부재(330) 내에서 상기 제1 금속층(320)의 제1 전극층(321)과 제2 전극층(322) 사이를 연결할 수 있다.

바람직하게, 상기 제1 금속층(320)의 제1 전극층(321)과 제2 전극층(322)은 상기 제1 관통 전극(323)을 통해 서로 연결된다. 또한, 상기 제1 금속층(320)의 제1 전극층(321)과 제2 전극층(322)은 상기 절연 부재(330) 내에 배치되는 필러(332)를 통해 서로 전기적으로 연결된다.

이에 따라, 상기 복수의 필러(332)가 서로 결합된 필러 집합군의 일단은 상기 제1 금속층(320)의 제1 전극층(321)과 접촉할 수 있다. 또한, 상기 복수의 필러(332)가 서로 결합된 필러 집합군의 타단은 상기 제1 금속층(320)의 제2 전극층(322)과 접촉할 수 있다. 이에 따라, 상기 제1 금속층(320)의 제1 전극층(321) 및 제2 전극층(322)은 상기 제1 관통 전극(323)뿐 아니라, 상기 절연 부재(330) 내에 배치된 필러(332)를 통해서도 서로 연결될 수 있다. 이를 통해, 실시 예에서는 회로 기판의 전기 전도도를 향상시킬 수 있고, 이에 따른 전기적 신뢰성을 향상시킬 수 있다.

한편, 상기에서는 상기 필러(332)를 통해 상기 제1 금속층(320)의 제1 전극층(321)과 제2 전극층(322)만이 서로 연결되는 것으로 설명하였으나, 이에 한정되지 않는다.

예를 들어, 상기 제1 금속층(320)은 제1 관통 전극(323)을 포함한다. 이때, 상기 제1 관통 전극(323)은 상기 제1 관통 홀(TH1)의 중심의 일측에 배치되는 제1 부분과, 상기 제1 관통 홀(TH1)의 중심을 기준으로 상기 제1 관통 홀(TH1)의 상기 제1 부분과 마주보는 제2 부분을 포함할 수 있다.

그리고, 상기 복수의 필러(332)가 상호 결합된 필러 집합군의 일단은 상기 제1 금속층(320)의 상기 제1 관통 전극(323)의 상기 제1 부분과 연결될 수 있다. 또한, 상기 복수의 필러(332)가 상호 결합된 필러 집합군의 타단은 상기 제1 금속층(320)의 상기 제1 관통 전극(323)의 상기 제2 부분과 연결될 수 있다. 즉, 상기 제1 관통 전극(323)의 제1 부분 및 제2 부분은 상기 제1 전극층(321) 및 제2 전극층(323)을 통해 연결되면서, 상기 절연 부재(330) 내에 배치되는 필러(332)에 의해 서로 전기적으로 연결될 수 있다.

상기와 같이 제3 실시 예에서의 상기 절연 부재 내에 배치되는 필러는 도전성을 가지는 금속 필러일 수 있다. 그리고, 상기 필러는 상기 절연 부재 내에 상호 결합되며 복수 개 배치될 수 있다. 이에 따라, 실시 예에서는 상기 제1 절연층의 상면에 배치되는 제1 전극층과 상기 제1 절연층의 하면에 배치되는 제2 전극층이 상기 필러를 통해 서로 전기적으로 연결되도록 한다. 이에 의해, 실시 예에서는 회로 기판의 상기 제1 절연층에 배치되는 제1 금속층의 전기 전도도를 향상시킬 수 있다. 나아가, 실시 예에서는 회로 기판의 전기적 신뢰성을 향상시킬 수 있다.

도 4는 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 4의 제4 실시 예의 회로 기판은 도 1의 제1 실시 예의 회로 기판과 유사한 구조를 가질 수 있다. 다만, 제4 실시 예의 회로 기판은 제1 실시 예의 회로 기판 대비, 제2 관통 홀의 형성 위치, 제2 금속층의 배치 위치, 제1 금속층의 구조, 및 절연 부재의 구조에 있어 상이할 수 있다.

이에 따라, 이하에서는 제4 실시 예의 회로 기판의 구조 중 제1 실시 예의 회로 기판의 구조와 상이한 부분에 대해서만 구체적으로 설명하기로 한다.

도 4를 참조하면, 회로 기판은 절연층을 포함한다.

예를 들어, 회로 기판은 제1 절연층(410)을 포함한다. 또한, 회로 기판은 제1 절연층(410)의 상면에 배치되는 제2 절연층(440)을 포함한다. 또한, 회로 기판은 제1 절연층(410)의 하면에 배치되는 제3 절연층(460)을 포함한다.

이때, 상기 제1 절연층(410)은 제1 관통 홀(TH1)을 포함한다. 상기 제1 관통 홀(TH1)은 상기 제1 절연층(410)의 상면 및 하면을 관통할 수 있다.

또한, 상기 제2 절연층(440)은 제2 관통 홀(TH2)을 포함한다. 상기 제2 관통 홀(TH2)은 상기 제2 절연층(440)의 상면 및 하면을 관통할 수 있다. 이때, 상기 제2 관통 홀(TH2)은 상기 제1 관통 홀(TH1)과 수직으로 중첩되지 않을 수 있다.

예를 들어, 상기 제1 절연층(410)에는 복수의 제1 관통 홀(TH1)이 형성될 수 있다. 또한, 상기 제2 절연층(440)에는 복수의 제2 관통 홀(TH2)이 형성될 수 있다.

또한, 도 4의 제4 실시 예의 회로 기판은 회로 기판의 전체 영역 중 상기 제1 관통 홀(TH1)과 제2 관통 홀(TH2)이 상호 수직으로 중첩되지 않는 영역을 나타낸 것일 수 있다.

예를 들어, 상기 제1 절연층(410)에는 제1 금속층(420)이 배치된다. 예를 들어, 상기 제1 절연층(410)의 상면에는 제1 금속층(420)의 제1 전극층(421)이 배치된다. 예를 들어, 상기 제1 절연층(410)의 하면에는 상기 제1 금속층(420)의 제2 전극층(422)이 배치된다. 예를 들어, 상기 제1 절연층(410)의 제1 관통 홀(TH1)에는 상기 제1 금속층(420)의 제1 관통 전극(423)이 배치된다.

이때, 상기 제1 금속층(420)의 제1 전극층(421) 및 상기 제2 전극층(422)은 도 1의 제1 전극층(421) 및 제2 전극층(422)과 다른 구조를 가질 수 있다.

구체적으로, 상기 제1 금속층(420)의 제1 전극층(421)은 제1 절연층(410)의 제1 관통 홀(TH1) 내에 배치되는 절연 부재(430)와 수직으로 중첩되지 않을 수 있다.

또한, 상기 제1 금속층(420)의 제2 전극층(422)은 제1 절연층(410)의 제1 관통 홀(TH1) 내에 배치되는 절연 부재(430)와 수직으로 중첩되지 않을 수 있다.

바람직하게, 상기 제1 금속층(420)의 제1 전극층(421)은 제1 절연층(410)의 상면에만 배치될 수 있다. 예를 들어, 상기 제1 금속층(420)의 제1 전극층(421)은 상기 절연 부재(430)의 상면에는 배치되지 않을 수 있다.

또한, 상기 제1 금속층(420)의 제2 전극층(422)은 제1 절연층(410)의 하면에만 배치될 수 있다. 예를 들어, 상기 제1 금속층(420)의 제2 전극층(422)은 상기 절연 부재(430)의 하면에는 배치되지 않을 수 있다.

이와 다르게, 제4 실시 예에서의 제1 금속층(420)은 상기 절연 부재(430)의 적어도 일부를 감싸며 배치될 수 있다. 예를 들어, 상기 제1 금속층(420)은 상기 절연 부재(430)의 적어도 일부를 감싸면서, 상기 절연 부재(430)의 나머지 적어도 일부를 감싸지 않을 수 있다. 예를 들어, 상기 절연 부재(430)의 적어도 일부는 상기 제1 금속층(420)과 접촉하고, 상기 절연 부재(430)의 적어도 나머지 일부는 상기 제1 금속층(420)과 접촉하지 않을 수 있다. 명확하게, 상기 절연 부재(430)의 측면은 상기 제1 금속층(420)과 접촉하고, 상기 절연 부재(430)의 상면 및 하면은 상기 제1 금속층(420)과 접촉하지 않을 수 있다.

또한, 제2 금속층(450)은 제2 절연층(440)의 상면 및 제2 관통 홀(TH2)에 배치될 수 있다.

즉, 상기 제2 금속층(450)은 상기 제2 절연층(440)의 상면에 배치되는 제3 전극층(451)과, 상기 제2 관통 홀(TH2) 내에 배치되는 제2 관통 전극(452)을 포함할 수 있다.

또한, 제3 금속층(470)은 제3 절연층(460)의 하면 및 제3 관통 홀(TH3)에 배치될 수 있다.

즉, 상기 제3 금속층(470)은 상기 제3 절연층(460)의 하면에 배치되는 제4 전극층(472)과, 상기 제3 관통 홀(TH3) 내에 배치되는 제3 관통 전극(472)을 포함할 수 있다.

또한, 상기 제1 절연층(410)의 제1 관통 홀(TH1) 내에는 절연 부재(430)가 배치된다. 상기 절연 부재(430)의 상면은 상기 제1 절연층(410)의 상면보다 높게 위치할 수 있다. 또한, 상기 절연 부재(430)의 하면은 상기 제1 절연층(410)의 하면보다 낮게 위치할 수 있다.

상기 절연 부재(430)의 측면은 상기 제1 금속층(420)으로 덮일 수 있다. 또한, 상기 절연 부재(430)의 상면은 상기 제1 절연층(410) 위에 배치되는 제2 절연층(440)으로 덮일 수 있다. 또한, 상기 절연 부재(430)의 하면은 상기 제1 절연층(410) 아래에 배치되는 제3 절연층(460)으로 덮일 수 있다.

또한, 상기 절연 부재(430)는 절연성 물질의 레진(431) 및 상기 레진(431) 내에 배치된 필러(432)를 포함한다. 그리고, 상기 필러(432)는 도전성을 가지는 금속 필러일 수 있다. 바람직하게, 상기 절연 부재(430)는 상기 레진(431) 내에 상호 결합되며 배치되는 복수의 필러(432)를 포함할 수 있다. 예를 들어, 상기 절연 부재(430) 내에는 복수의 필러가 상호 결합된 구조의 필러 집합군을 포함할 수 있다.

그리고, 상기 필러 집합군은 상기 제1 금속층(420)의 전기 전도도를 향상시키는 기능을 할 수 있다. 예를 들어, 상기 필러 집합군의 일단은 상기 제1 금속층(420)의 일부와 접촉할 수 있다. 또한, 상기 필러 집합군의 타단은 상기 제1 금속층(420)의 다른 일부와 접촉할 수 있다. 예를 들어, 상기 제1 금속층(420)은 상기 절연 부재(430) 내에 배치되는 필러(432)를 통해 서로 전기적으로 연결될 수 있다.

상기와 같이 실시 예의 반도체 패키지에 적용되는 회로 기판은 제1절연층을 포함한다. 그리고, 상기 제1 절연층은 상면 및 하면을 관통하는 제1 관통 홀을 포함한다. 이때, 상기 제1 절연층은 코어층일 수 있다. 이에 따라 상기 제1 관통 홀은 코어층에 형성된 관통 홀을 의미할 수 있다. 그리고, 상기 제1 관통 홀은 코어층에 형성됨에 따라 상대적으로 큰 개구 면적을 가질 수 있다. 이에 따라, 실시 예에서의 상기 제1 관통 홀은 홀 플러깅 방식으로 충진될 수 있다. 예를 들어, 상기 제1 관통 홀은 절연 부재 및 상기 절연 부재를 감싸는 제1 금속층을 포함할 수 있다. 이때, 실시 예에서는 상기 절연 부재에 적어도 하나의 보이드가 포함되도록 한다. 이에 따라, 실시 예에서는 상기 보이드가 차지하는 면적만큼 상기 절연 부재의 충진 시간 및 충진양을 감소시킬 수 있다. 이에 따라, 실시 예에서는 상기 절연 부재를 충진하는데 소요되는 시간을 절감함에 따라 제조 공정 효율성을 향상시킬 수 있다. 나아가, 실시 예에서는 상기 제1 관통 홀을 충진하는데 필요한 절연 부재의 충진양을 줄일 수 있고, 이에 따라 제조 비용을 절감할 수 있다.

도 5는 실시 예에 따른 반도체 패키지를 나타낸 도면이다.

도 5를 참조하면, 실시 예에 따른 반도체 패키지는 도 1 내지 도 4 중 어느 하나의 도면에 도시된 회로 기판을 포함할 수 있다. 예를 들어, 실시 예의 반도체 패키지는 도 1 내지 도 4 중 어느 하나에 포함된 회로 기판에 칩이 실장된 구조를 가질 수 있다.

이하에서는, 도 1의 제1 실시 예에 따른 회로 기판에 칩이 실장된 구조를 가지는 반도체 패키지에 대해 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 실시 예의 반도체 패키지는 도 1 이외에도, 도 2 내지 도 4 중 어느 하나의 도면에 포함된 회로 기판에 칩이 실장된 구조를 가질 수 있다.

한편, 실시 예의 회로 기판은 최상측 및 최하측에 배치된 보호층을 포함할 수 있다.

예를 들어, 회로 기판은 제2 절연층(140)의 상면에 배치되는 제1 보호층(180)을 포함할 수 있다. 또한, 회로 기판은 제3 절연층(160)의 하면에 배치되는 제2 보호층(190)을 포함할 수 있다.

제1 보호층(180)은 상기 제2 절연층(140)의 상면을 보호하는 기능을 할 수 있다. 또한, 상기 제1 보호층(180)은 상기 제2 절연층(140)의 상면에 배치된 제2 금속층(150)을 보호하는 기능을 할 수 있다.

이때, 상기 제1 보호층(180)은 상기 제2 절연층(140)의 상면에 배치된 제2 금속층(150)과 수직으로 중첩되는 제1 개구(미도시)를 포함할 수 있다. 바람직하게, 상기 제1 보호층(180)은 상기 제2 절연층(140)의 상면에 배치된 제2 금속층(150)의 제3 전극층(151)과 수직으로 중첩되는 제1 개구를 포함할 수 있다.

제2 보호층(190)은 상기 제3 절연층(160)의 하면을 보호하는 기능을 할 수 있다. 또한, 상기 제2 보호층(190)은 상기 제3 절연층(160)의 하면에 배치된 제3 금속층(170)을 보호하는 기능을 할 수 있다.

이때, 상기 제2 보호층(190)은 상기 제3 절연층(160)의 하면에 배치된 제3 금속층(170)과 수직으로 중첩되는 제2 개구(미도시)를 포함할 수 있다. 바람직하게, 상기 제2 보호층(190)은 상기 제3 절연층(160)의 하면에 배치된 제3 금속층(170)의 제4 전극층(171)과 수직으로 중첩되는 제2 개구를 포함할 수 있다.

상기 제1 보호층(180) 및 제2 보호층(190)은 레지스트층일 수 있다. 예를 들어, 상기 제1 보호층(180) 및 제2 보호층(190)은 유기 고분자 물질을 포함할 수 있다. 예를 들어, 상기 제1 보호층(180) 및 제2 보호층(190)은 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(180) 및 제2 보호층(190)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(180) 및 제2 보호층(190)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 보호층(180) 및 제2 보호층(190)은 포토 소러 레지스트층, 커버 레이 및 고분자 물질 중 어느 하나를 포함할 수도 있을 것이다.

상기 제1 보호층(180) 및 제2 보호층(190)은 1㎛ 내지 20㎛의 두께를 가질 수 있다. 바람직하게, 상기 제1 보호층(180) 및 제2 보호층(190)은 1㎛ 내지 15㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 보호층(180) 및 제2 보호층(190)은 1㎛ 내지 12㎛의 범위의 두께를 가질 수 있다.

이때, 상기 제1 보호층(180) 및 제2 보호층(190)의 두께가 20㎛를 초과하는 경우, 회로 기판의 전체적인 두께 및 반도체 패키지의 전체적인 두께가 증가할 수 있다.

또한, 상기 제1 보호층(180) 및 제2 보호층(190)의 두께가 1㎛ 미만인 경우, 회로 기판에 포함된 금속층, 예를 들어, 제3 전극층 및 제4 전극층이 안정적으로 보호되지 않을 수 있다. 예를 들어, 제1 보호층(180) 및 제2 보호층(190)의 두께가 1㎛ 미만인 경우, 회로 기판의 전기적 신뢰성 및 반도체 패키지의 전기적 신뢰성이 저하될 수 있다.

한편, 실시 예의 반도체 패키지는 회로 기판에 실장되는 적어도 하나의 칩과, 상기 칩을 몰딩하는 몰딩층, 및 외부 기판과 연결되는 접속부를 포함할 수 있다.

예를 들어, 실시 예의 반도체 패키지는 회로 기판의 제3 전극층(151) 상에 배치되는 제1 접속부(510)를 포함할 수 있다. 상기 제1 접속부(510)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(510)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(510)의 단면 형상은 일 측면에서 평면이고, 다른 일 측면에서 곡면일 수 있다. 일 예로, 상기 제1 접속부(510)는 솔더 볼 일 수 있으나, 이에 한정되는 것은 아니다.

한편, 실시 예의 반도체 패키지는 상기 제1 접속부(510) 상에 실장되는 칩(520)을 포함할 수 있다. 상기 칩(520)은 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 칩(520)은 수동 칩 또는 능동 칩을 포함할 수 있다. 구체적으로, 상기 칩(520)은 전자 부품을 의미할 수 있다. 그리고 상기 칩(520)은 프로세서 칩일 수 있다.

예를 들어, 상기 칩(520)은 능동 칩 및 수동 칩 중 어느 하나를 포함할 수 있다. 상기 능동 칩은 신호 특성 중 비선형 부분을 적극적으로 이용하는 칩을 의미할 수 있다. 또한, 상기 수동 칩은 선형 및 비선형 신호 특성이 모두 존재하여도, 비선형 신호 특성은 이용하지 않는 칩을 의미할 수 있다. 예를 들어, 능동 칩에는 트랜지스터, IC 반도체 칩 등을 포함할 수 있다. 또한, 상기 수동 칩에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 칩은 상기 능동 칩인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행할 수 있다. 또한, 상기 칩은 와이-파이나 5G 통신 등에 이용 가능한 무선 통신 칩을 포함할 수 있다.

한편, 상기 칩(520)이 프로세서 칩일 경우, 상기 칩(520)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 그리고, 상기 칩(520)의 단자(525)는 상기 제1 접속부(510)를 통해 상기 제3 전극층(151)과 연결될 수 있다. 예를 들어, 상기 제3 전극층(151)은 칩(520)이 실장되는 실장 패드를 포함할 수 있다.

또한, 도면상에는 도시되지 않았지만, 실시 예의 반도체 패키지는 복수의 칩을 포함할 수 있다. 예를 들어, 실시 예에서는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 2개의 칩이 상기 회로 기판 상에 일정 간격을 두고 각각 배치될 수 있다. 예를 들어, 실시 예에서의 칩(520)은 센트랄 프로세서 칩 및 그래픽 프로세서 칩을 포함할 수 있으나, 이에 한정되는 것은 아니다.

한편, 상기 복수의 칩은 상기 회로 기판 상에서 상호 일정 간격 이격될 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 150㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 120㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 100㎛ 이하일 수 있다.

바람직하게, 상기 복수의 칩 사이의 이격 간격은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 상기 복수의 칩 사이의 이격 간격이 60㎛보다 작으면, 상기 복수의 칩의 상호 간의 간섭에 의해, 동작 신뢰성에 문제가 발생할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 상기 복수의 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 반도체 패키지의 부피가 커질 수 있다.

상기 반도체 패키지는 몰딩층(530)을 포함할 수 있다.

상기 패키지 기판은 몰딩층(530)을 포함할 수 있다. 상기 몰딩층(530)은 상기 칩(520)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(530)은 상기 실장된 칩(520)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.

이때, 상기 몰딩층(530)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(530)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(530)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(530)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(530)이 저유전율을 가지도록 하여, 상기 칩(520)의 방열 특성을 높일 수 있도록 한다.

한편, 반도체 패키지는 제2 접속부(540)를 포함할 수 있다. 상기 제2 접속부(540)는 상기 제2 보호층(190)의 제2 개구와 수직으로 중첩된 제4 전극층(171)의 하면에 배치될 수 있다.

-제조 방법-

이하에서는 실시 예에 따른 도 1에 도시된 회로 기판의 제조 방법을 공정 순으로 설명하기로 한다.

도 6 내지 도 16은 도 1에 도시된 실시 예에 따른 회로 기판의 제조 방법을 공정순으로 설명하기 위한 도면이다.

도 6을 참조하면, 실시 예에서는 코어층의 제조에 기초가 되는 동박 적층판을 준비한다. 이때, 상기 동박 적층판은 제1 절연층(110)을 포함한다. 또한, 상기 동박 적층판은 상기 제1 절연층(110)의 표면에 배치된 동박층을 포함한다. 예를 들어, 상기 동박 적층판은 상기 제1 절연층(110)의 상면에 배치된 제1 동박층(111) 및 상기 제1 절연층(110)의 하면에 배치된 제2 동박층(112)을 포함한다.

다음으로, 도 7을 참조하면, 실시 예에서는 상기 준비된 동박 적층판에서, 상기 제1 동박층(111) 및 제2 동박층(112)을 제거하는 공정을 진행할 수 있다. 이때, 상기 제1 동박층(111) 및 상기 제2 동박층(112)의 제거 공정은 상기 코어층을 구성하는 전극층의 제조 공법에 따라 선택적으로 이루어질 수 있다. 예를 들어, 상기 코어층의 전극층은 상기 제1 동박층(111) 및 상기 제2 동박층(112)을 이용하여 제조될 수도 있다. 그리고 상기 전극층이 상기 제1 동박층(111) 및 상기 제2 동박층(112)을 이용하여 제조되는 경우, 상기 제1 동박층(111) 및 상기 제2 동박층(112)의 제거 공정은 생략될 수 있다. 이하에서는 상기 제1 동박층(111) 및 제2 동박층(112)이 제거된 상태에서 전극층이 제조되는 공법을 중심으로 설명하기로 한다. 실시 예에서는 상기 제1 동박층(111) 및 상기 제2 동박층(112)이 제거되면, 상기 제1 절연층(110)을 관통하는 제1 관통 홀(TH1)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 관통 홀(TH1)은 CNC 드릴을 이용할 수 있다. 이에 따라, 상기 제1 관통 홀(TH1)은 상기 제1 절연층(110)의 상면에서 하면을 향하여 폭의 변화가 없는 제1 경사를 가질 수 있다.

다음으로, 도 8을 참조하면, 실시 예에서는 상기 제1 절연층(110)의 상면, 상기 제1 절연층(110)의 하면 및 상기 제1 관통 홀(TH1)의 내벽에 도금을 진행하여 제1 금속층(120)의 일부를 형성할 수 있다. 예를 들어, 실시 예에서는 상기 제1 절연층(110)의 상면, 하면 및 상기 제1 관통 홀(TH1)의 내벽에 제1 금속층(120)의 제1 전극층(121), 제2 전극층(122) 및 제1 관통 전극(123)을 형성하는 공정을 진행할 수 있다.

다음으로, 도 9를 참조하면, 실시 예에서는 상기 제1 절연층(110)의 상측 및 하측에 각각 마스크를 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 절연층(110)의 상측에 제1 마스크(M1)를 형성하는 공정을 진행할 수 있다. 상기 제1 마스크(M1)는 상기 제1 금속층(120)의 제1 전극층(121) 상에 배치될 수 있다. 이때, 상기 제1 마스크(M1)는 상기 제1 절연층(110)을 관통하는 제1 관통 홀(TH1)과 수직으로 중첩되는 개구부(미도시)를 포함할 수 있다.

또한, 실시 예에서는 상기 제1 절연층(110)의 하측에 제2 마스크(M2)를 형성하는 공정을 진행할 수 있다. 상기 제2 마스크(M2)는 상기 제1 금속층(120)의 제2 전극층(122)의 하면에 배치될 수 있다. 이때, 상기 제2 마스크(M2)는 상기 제1 절연층(110)을 관통하는 제1 관통 홀(TH1)과 수직으로 중첩되는 개구부(미도시)를 포함할 수 있다.

다음으로, 도 10을 참조하면, 실시 예에서는 홀 플러깅 공정을 진행하여, 상기 제1 마스크(M1) 및 상기 제2 마스크(M2)의 개구부와 수직으로 중첩된 상기 제1 관통 홀(TH1)에 절연 부재(130)를 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 마스크(M1) 및 제2 마스크(M2)의 개구부와 수직으로 중첩된 제1 관통 홀(TH1)을 절연 부재(130)로 충진하는 홀 플러깅 공정을 진행할 수 있다.

이대, 상기 절연 부재(130)는 상기 제1 관통 홀(TH1)을 충진하는 공정에서, 상기 제1 관통 홀(TH1)의 일부를 채우지 않는 비어 있는 공간인 보이드(131)를 포함할 수 있다.

예를 들어, 상기 절연 부재(130)는 절연성 물질의 레진(132)을 포함할 수 있다. 그리고, 상기 절연 부재(130)의 상기 레진(132) 내에는 충진되지 않은 비어 있는 공간인 보이드(131)를 포함할 수 있다. 또한, 상기 절연 부재(130)는 필러(133)를 포함할 수 있다. 이때, 상기 필러(133)는 탄성을 가지는 물질을 포함할 수 있다. 예를 들어, 상기 필러(133)는 탄성 필러일 수 있다. 바람직하게, 상기 필러(133)는 탄성 중합체를 포함할 수 있으나, 이에 한정되는 것은 아니다.

상기 필러(133)는 탄성을 가짐에 따라 다양한 사용 환경에서 발생하는 충격(예를 들어, 열 충격)을 흡수하는 기능을 할 수 있다. 예를 들어, 상기 필러(133)는 상기 제1 절연층(110)으로부터 제1 금속층(120) 또는 절연 부재(130)가 분리되는 박리 문제를 방지할 수 있다. 예를 들어, 상기 필러(133)는 상기 절연 부재(130)에 포함된 보이드(131)의 사이즈 확장을 방지할 수 있다. 이에 따라, 실시 예에서는 상기 필러(133)에 의해 충격 흡수가 이루어지도록 함으로써, 회로 기판 및 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.

이때, 상기 홀 플러깅 공정은, 상기 절연 부재(130)의 상면이 상기 제1 절연층(110)의 상면보다 높게 위치하도록 진행될 수 있다. 또한, 상기 홀 플러깅 공정은 상기 절연 부재(130)의 하면이 상기 제1 절연층(110)의 하면보다 낮게 위치하도록 진행될 수 있다.

다음으로, 도 11을 참조하면, 실시 예에서는 상기 절연 부재(130)의 형성 공정(예를 들어, 홀 플러깅 공정)이 완료되면, 상기 제1 마스크(M1) 및 상기 제2 마스크(M2)를 제거하는 공정을 진행할 수 있다.

다음으로, 도 12를 참조하면, 실시 예에서는 상기 제1 금속층(120)의 제1 전극층(121) 상에 제3 마스크(M3)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제3 마스크(M3)는 상기 제1 전극층(121)의 상면 중 실제 패터닝될 부분과 수직으로 중첩되는 개구부(미도시)를 포함할 수 있다.

또한, 실시 예에서는 상기 제1 금속층(120)의 제2 전극층(122)의 아래에 제4 마스크(M4)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제4 마스크(M4)는 상기 제2 전극층(122)의 하면 중 실제 패터닝될 부분과 수직으로 중첩되는 개구부(미도시)를 포함할 수 있다.

다음으로, 실시 예에서는 상기 제3 마스크(M3) 및 제4 마스크(M4)의 각각의 개구부에 전해 도금을 진행할 수 있다.

다음으로, 도 13을 참조하면, 실시 예에서는 상기 전해 도금 공정이 완료되면, 상기 제3 마스크(M3) 및 제4 마스크(M4)를 제거하는 공정을 진행할 수 있다. 다음으로, 실시 예에서는 상기 제1 절연층(110)의 상면 및 하면에 형성된 제1 금속층(120) 중 적어도 일부를 에칭으로 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 금속층(120)을 패터닝하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 금속층(120)의 패터닝된 제1 전극층(121) 및 제2 전극층(122)을 형성하는 공정을 진행할 수 있다.

다음으로, 도 14를 참조하면, 실시 예에서는 상기 제1 절연층(110)의 상면에 제2 절연층(140)을 적층하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제1 절연층(110)의 하면에 제3 절연층(160)을 적층하는 공정을 진행할 수 있다. 이때, 상기 제2 절연층(140) 및 제3 절연층(160)은 상기 제1 절연층(110)과 다른 절연 물질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(140) 및 상기 제3 절연층(160)은 상기 제1 절연층(110)보다 얇은 두께를 가질 수 있다. 바람직하게, 상기 제2 절연층(140) 및 상기 제3 절연층(160)은 ABF를 포함할 수 있다.

다음으로, 도 15를 참조하면, 실시 예에서는 상기 제2 절연층(140)에 제2 관통 홀(TH2)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 관통 홀(TH2)은 상기 제1 절연층(110)의 제1 관통 홀(TH1)과 수직으로 중첩될 수 있다. 예를 들어, 상기 제2 관통 홀(TH2)은 절연 부재(130)와 수직으로 중첩될 수 있다. 예를 들어, 상기 제2 관통 홀(TH2)은 상기 절연 부재(130)의 보이드(131)와 수직으로 중첩될 수 있다.

또한, 실시 예에서는 제3 절연층(160)에 제3 관통 홀(TH3)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제3 관통 홀(TH3)은 상기 제1 절연층(110)의 제1 관통 홀(TH1)과 수직으로 중첩될 수 있다. 예를 들어, 상기 제3 관통 홀(TH3)은 상기 절연 부재(130)와 수직으로 중첩될 수 있다. 예를 들어, 상기 제3 관통 홀(TH3)은 상기 절연 부재(130)의 보이드(131)와 수직으로 중첩될 수 있다.

이때, 제1 절연층(110)은 복수의 제1 관통 홀(TH1)을 포함한다. 또한 제2 절연층(140)은 복수의 제2 관통 홀(TH2)을 포함한다. 그리고 제3 절연층(160)은 복수의 제3 관통 홀(TH3)을 포함한다. 이때, 상기 복수의 제2 관통 홀(TH2) 중 적어도 하나는 상기 제1 관통 홀(TH1)과 수직으로 중첩되고, 적어도 다른 하나는 상기 제1 관통 홀(TH1)과 수직으로 중첩되지 않을 수 있다. 또한, 상기 복수의 제3 관통 홀(TH3) 중 적어도 하나는 상기 제1 관통 홀(TH1)과 수직으로 중첩되고, 적어도 다른 하나는 상기 제1 관통 홀(TH1)과 수직으로 중첩되지 않을 수 있다.

또한, 이때, 상기 제2 관통 홀(TH2) 및 상기 제3 관통 홀(TH3)은 상기 제1 관통 홀(TH1)과 다른 형상을 가질 수 있다. 예를 들어, 상기 제2 관통 홀(TH2)은 상기 제1 절연층(110)을 향하여 폭이 점진적으로 감소하는 제2 경사를 가질 수 있다. 또한, 상기 제3 관통 홀(TH3)은 상기 제1 절연층(110)을 향하여 폭이 점진적으로 감소하는 제3 경사를 가질 수 있다. 다만, 상기 제2 경사와 제3 경사는 서로 다른 방향으로 기울어지는 경사일 수 있다.

다음으로, 도 16을 참조하면, 실시 예에서는 제2 절연층(140)의 제2 관통 홀(TH2)에 제2 관통 전극(152) 및 상기 제2 절연층(140)의 상면에 제3 전극층(151)을 포함하는 제2 금속층(150)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제3 절연층(160)의 제3 관통 홀(TH3)에 제3 관통 전극(172) 및 상기 제3 절연층(160)의 하면에 제4 전극층(171)을 포함하는 제3 금속층(170)을 형성하는 공정을 진행할 수 있다.

한편, 도면상에서 제2 관통 전극(152) 및 제3 관통 전극(172)의 각각의 수평 방향의 폭은 상기 절연 부재(130)의 수평 방향의 폭보다 클 수 있고, 이와 다르게 작을 수 있다. 이때, 상기 제2 관통 전극(152)의 수평 방향의 폭은 상기 제2 관통 전극(152)의 상면의 폭을 의미할 수 있고, 이와 다르게 하면의 폭을 의미할 수 있다. 또한, 상기 제3 관통 전극(172)의 수평 방향의 폭은 상기 제3 관통 전극(172)의 상면의 폭을 의미할 수 있고, 이와 다르게 하면의 폭을 의미할 수 있다.

한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.

상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

제1 관통 홀을 포함하는 제1 절연층;
상기 제1 절연층의 제1 관통 홀에 배치된 절연 부재; 및
상기 제1 관통 홀 내에 배치되고, 상기 절연 부재의 적어도 일부를 감싸는 제1 금속층을 포함하고,
상기 절연 부재는 내부에 보이드를 포함하는,
반도체 패키지.
제1항에 있어서,
상기 절연 부재의 상기 보이드는 상기 제1 절연층과 수평 방향을 따라 중첩된,
반도체 패키지.
제1항에 있어서,
상기 절연 부재는
상기 보이드를 포함하는 레진과,
상기 레진 또는 상기 레진의 보이드 내에 배치된 필러를 포함하고,
상기 필러는 상기 절연 부재의 상기 보이드와 수평 또는 수직으로 중첩된,
반도체 패키지.
제3항에 있어서,
상기 필러는 상기 절연 부재와 수직 방향으로 중첩되지 않는,
반도체 패키지.
제3항에 있어서,
상기 필러는 탄성 중합체를 포함하는 탄성 필러인,
반도체 패키지.
제3항에 있어서,
상기 제1 절연층 상에 배치되고, 상기 제1 관통 홀과 수직으로 중첩된 제2 관통 홀을 포함하는 제2 절연층을 포함하고,
상기 제2 관통 홀은 상기 절연 부재와 수직으로 중첩된,
반도체 패키지.
제6항에 있어서,
상기 제2 절연층의 상기 제2 관통 홀 내에 배치된 제2 금속층을 포함하고,
상기 제2 금속층은 상기 절연 부재의 상기 보이드와 수직으로 중첩된,
반도체 패키지.
제6항에 있어서,
상기 제2 관통 홀의 폭은 상기 제1 절연층을 향하여 점진적으로 감소하고,
상기 절연 부재와 가장 인접한 위치에서의 상기 제2 관통 홀의 폭은 상기 절연 부재의 폭보다 작은,
반도체 패키지.
제7항에 있어서,
상기 제1 금속층은 상기 절연 부재의 상면, 측면 및 하면을 감싸며 배치되고,
상기 제2 금속층은 상기 절연 부재의 상면에 배치된 상기 제1 금속층과 접촉하는,
반도체 패키지.
제3항에 있어서,
상기 제1 절연층 상에 배치되고, 상기 제1 관통 홀과 수직으로 중첩된 제2 관통 홀을 포함하는 제2 절연층을 포함하고,
상기 제2 관통 홀은 상기 절연 부재와 수직으로 중첩되지 않으며,
상기 절연 부재의 측면은 상기 제1 금속층으로 덮이고,
상기 절연 부재의 상면은 상기 제2 절연층으로 덮이는,
반도체 패키지.
제8항에 있어서,
상기 제1 금속층은 상기 제1 절연층과 수직으로 중첩된 제1 부분과, 상기 절연 부재와 수직으로 중첩된 제2 부분을 포함하고,
상기 제1 부분의 두께는 상기 제2 부분의 두께와 다른,
반도체 패키지.
제6항 또는 제10항에 있어서,
상기 제1 절연층은 코어층을 포함하고,
상기 제2 절연층은 ABF(Ajinomoto Build-up Film)을 포함하는,
반도체 패키지.
제1 관통 홀을 포함하는 제1 절연층;
상기 제1 절연층의 제1 관통 홀에 배치된 절연 부재; 및
상기 제1 관통 홀 내에 배치되고, 상기 절연 부재의 적어도 일부를 감싸는 제1 금속층;을 포함하고,
상기 절연 부재는 레진 및 상기 레진 내에 배치되고 상호 연결된 복수의 금속 필러를 포함하고,
상기 금속 필러는 상기 제1 금속층과 접촉하는,
반도체 패키지.
제13항에 있어서,
상기 제1 절연층 상에 배치되고, 상기 제1 관통 홀과 수직으로 중첩된 제2 관통 홀을 포함하는 제2 절연층; 및
상기 제2 관통 홀 내에 배치된 제2 금속층을 포함하는,
반도체 패키지.
제14항에 있어서,
상기 제2 관통 홀은 상기 제1 관통 홀 및 상기 절연 부재와 수직으로 중첩되고,
상기 제1 금속층은,
상기 절연 부재의 상면에 배치된 제1 부분과,
상기 절연 부재의 하면에 배치된 제2 부분을 포함하고,
상기 제1 부분 및 상기 제2 부분은 상기 금속 필러를 통해 서로 연결되는,
반도체 패키지.
제14항에 있어서,
상기 제2 관통 홀은 상기 제1 관통 홀 및 상기 절연 부재와 수직으로 중첩되지 않고,
상기 제1 금속층은,
상기 제1 관통 홀의 제1 내벽에 배치되는 제1 부분과,
상기 제1 관통 홀의 중심으로 기준으로 상기 제1 내벽과 마주보는 제2 내벽에 배치되는 제2 부분을 포함하고,
상기 제1 부분 및 상기 제2 부분은 상기 금속 필러를 통해 서로 연결되는,
반도체 패키지.