KR20230040817A - 회로기판 및 이를 포함하는 패키지 기판 - Google Patents

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KR20230040817A
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라세웅
김상일
이기한
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층의 상면에 배치되고, 제1 패드를 포함하는 제1 회로 패턴층; 상기 제1 절연층의 하면에 배치되는 제2 회로 패턴층; 및 상기 제1 절연층 내에 배치되고, 상기 제1 패드와 수직으로 중첩되는 제1 전극부를 포함하고, 상기 제1 전극부의 하면은 상기 제2 회로 패턴층의 상면보다 높게 위치하고, 상기 제1 패드는 상기 제1 전극부와 수직으로 중첩된 영역에 형성되는 제1 오목부를 포함한다.

Description

회로기판 및 이를 포함하는 패키지 기판{CIRCUIT BOARD AND PACKAGE SUBSTRATE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.
일반적으로, 인쇄회로기판(PCB : Printed Circuit Board)은 절연층과 도체층이 교대로 적층된 적층 구조체이고, 도체층은 패터닝에 의해 회로 패턴으로 형성될 수 있다.
이와 같은 인쇄회로기판은 적층체의 최외측에 형성된 회로를 보호하고, 도체층의 산화를 방지함과 아울러 인쇄회로기판 상에 실장되는 칩 또는 다른 기판과의 전기적 접속시 절연 역할을 하는 보호층인 솔더 레지스트(SR)가 구비된다.
통상의 솔더 레지스트는 솔더 또는 범프 등의 접속수단이 결합되어 전기적 연결 통로가 되는 오프닝 영역(SRO: Solder Resist Opening)이 형성되고, 솔더 레지스트의 오프닝 영역은 인쇄회로기판이 고성능, 고밀도화됨에 따라 I/O(Input/Output) 성능이 향상됨에 의해서 더 많은 수의 오프닝 영역이 요구되며, 이에 의해서 오프닝 영역의 작은 범프 피치(bump pitch)가 요구된다. 이때, 오프닝 영역의 범프 피치는 솔더 레지스트 오프닝 영역의 범프 피치는 인접한 오프닝 영역 간의 센터 거리를 의미한다
한편, 상기 솔더 레지스트의 오프닝 영역(SRO)은 SMD(Solder Mask Defined type) 타입과, NSMD(Non-Solder Mask Defined Type) 타입을 포함한다.
상기 SMD 타입은 상기 오프닝 영역(SRO)의 폭이, 상기 오프닝 영역(SRO)을 통해 노출되는 패드의 폭보다 작은 것을 특징으로 하며, 이에 따라 SMD 타입에서 패드의 상면의 적어도 일부는 상기 솔더 레지스트에 의해 덮이게 된다.
또한 NSMD 타입은 상기 오프닝 영역(SRO)의 폭이 상기 오프닝 영역(SRO)을 통해 노출되는 패드의 폭보다 큰 것을 특징으로 하여, 이에 따라, 상기 NSMD 타입에서, 상기 솔더 레지스트는 상기 패드와 일정 간격 이격되어 배치되며, 이에 따라 상기 패드의 상면 및 측면이 모두 노출되는 구조를 가진다.
예를 들어, 상기 NSMD 타입의 오프닝 영역은 상기 회로 기판의 상부 영역 중 솔더 레지스트가 배치되지 않아야 하는 제1 영역을 전체적으로 오픈하는 구조를 가진다. 이때, 상기 제1 영역에는 칩과 연결되는 패드 및 상기 패드와 연결되는 트레이스가 존재한다. 그리고, 상기 제1 영역에서의 패드와 트레이스는 상기 솔더 레지스트의 오프닝 영역을 통해 전체적으로 노출되는 구조를 가진다.
그러나, 최근 고성능화에 따라 상기 트레이스가 점점 미세화되어 가고 있으며, 상기 제1 영역에는 상기 트레이스를 지지할 수 있는 지지층이 존재하지 않기 때문에 다양한 요인으로부터 쉽게 무너지는 문제가 있다.
또한, 상기 제1 영역의 패드 상에는 솔더볼과 같은 접속부가 배치된다. 그러나, 상기 제1 영역의 패드의 주위에는 상기 솔더볼의 흘러넘침을 방지할 수 있는 댐 기능을 하는 솔더 레지스트가 존재하지 않으며, 이에 따라 상기 솔더볼의 흘러넘침에 따라 전기 쇼트 등과 신뢰성 문제가 발생하고 있다.
실시 예에서는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
또한, 실시 예에서는 솔더볼의 흘러 넘침을 방지할 수 있는 구조의 패드를 포함한 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
또한, 실시 예에서는 휨 특성이 개선된 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
또한, 실시 예에서는 강성이 개선된 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층의 상면에 배치되고, 제1 패드를 포함하는 제1 회로 패턴층; 상기 제1 절연층의 하면에 배치되는 제2 회로 패턴층; 및 상기 제1 절연층 내에 배치되고, 상기 제1 패드와 수직으로 중첩되는 제1 전극부를 포함하고, 상기 제1 전극부의 하면은 상기 제2 회로 패턴층의 상면보다 높게 위치하고, 상기 제1 패드는 상기 제1 전극부와 수직으로 중첩된 영역에 형성되는 제1 오목부를 포함한다.
또한, 상기 제1 전극부의 상면은 상기 제1 패드의 하면과 직접 접촉하고, 상기 제1 전극부의 하면은 상기 제2 회로 패턴층의 상면과 이격된다.
또한, 상기 제1 전극부의 두께는 상기 제1 절연층의 두께의 20% 내지 80%의 범위를 만족하며, 상기 제1 절연층의 두께는, 상기 제1 회로 패턴층의 하면과 상기 제2 회로 패턴층의 상면 사이의 수직 거리이다.
또한, 상기 제1 패드는, 상기 제1 전극부와 수직으로 중첩되는 제1-1 부분과, 상기 제1 전극부와 수직으로 중첩되지 않는 제1-2 부분을 포함하며, 상기 제1 오목부는 상기 제1 패드의 상기 제1-1 부분에 형성된다.
또한, 상기 제1 패드의 상기 제1-2 부분의 상면은, 상기 제1-1 부분으로 멀어질수록 높이가 낮아지는 곡면을 포함한다.
또한, 상기 제1 회로 패턴층은 상기 제1 패드와 이격되는 제2 패드를 포함하고, 상기 제2 패드와 수직으로 중첩된 상기 제1 절연층을 관통하며 형성되는 제2 전극부를 더 포함하고, 상기 제2 전극부의 상면은 상기 제2 패드의 하면과 직접 접촉하고, 상기 제2 전극부의 하면은 상기 제2 회로 패턴층과 직접 접촉한다.
또한, 상기 제2 패드는 상기 제2 전극부와 수직으로 중첩된 영역에 형성된 제2 오목부를 포함한다.
또한, 상기 제1 전극부의 폭은 상기 제2 전극부의 폭에 대응하고, 상기 제1 오목부의 깊이는 상기 제2 오목부의 깊이보다 작다.
또한, 상기 제1 전극부의 폭은 상기 제2 전극부의 폭보다 크고, 상기 제1 오목부의 깊이는 상기 제2 오목부의 깊이에 대응된다.
또한, 상기 제1 전극부의 폭은 상기 제2 전극부의 폭의 120% 내지 180%의 범위를 만족한다.
또한, 상기 제1 전극부의 하면의 표면 거칠기는, 상기 제2 전극부의 하면의 표면 거칠기보다 크다.
또한, 상기 제1 전극부의 하면은, 상기 제1 회로 패턴층을 향하여 볼록한 제1 곡면과, 상기 제2 회로 패턴층을 향하여 볼록한 제2 곡면 중 적어도 하나를 포함한다.
또한, 상기 제1 절연층을 관통하며 형성되고, 상면이 상기 제1 패드와 직접 접촉하고, 하면이 상기 제2 회로 패턴층의 상면과 직접 접촉하는 제2 전극부를 포함하고, 상기 제1 패드는, 상기 제1 전극부와 수직으로 중첩되는 제1 영역과, 상기 제2 전극부와 수직으로 중첩되는 제2 영역을 포함하고, 상기 제1 오목부는 상기 제1 패드의 상기 제1 영역의 상면에 형성되고, 상기 제1 패드는 상기 제2 영역의 상면에 형성되는 제2 오목부를 포함한다.
또한, 상기 제1 절연층의 상면에 배치되는 제1 보호층을 포함하고, 상기 제1 보호층은, 상기 제1 패드보다 낮은 높이를 가지며 상기 제1 패드의 측면을 둘러싸며 배치되는 제1 부분을 포함한다.
한편, 실시 예에 따른 패키지 기판은 제1 절연층; 상기 제1 절연층의 상면에 배치되는 제1 패드 및 제2 패드를 포함하는 제1 회로 패턴층; 상기 제1 절연층의 하면에 배치되는 제2 회로 패턴층; 상기 제1 절연층 내에 배치되고, 상기 제1 패드와 수직으로 중첩되는 제1 전극부; 상기 제1 절연층 내에 배치되고, 상기 제2 패드와 수직으로 중첩되는 제2 전극부; 상기 제1 패드 및 상기 제2 패드 상에 배치되는 제1 접속부; 상기 제1 접속부 상에 실장된 칩; 및 상기 칩을 몰딩하는 몰딩층을 포함하고, 상기 제1 전극부는 상기 제1 절연층의 두께보다 작은 두께를 가지고, 상기 제2 전극부는 상기 제1 절연층의 두께에 대응하는 두께를 가지며, 상기 제1 패드는 상기 제1 전극부와 수직으로 중첩된 영역에 형성된 제1 오목부를 포함하고, 상기 제2 패드는 상기 제2 전극부와 수직으로 중첩된 영역에 형성된 제2 오목부를 포함한다.
또한, 상기 제1 접속부는, 상기 제1 패드 상에 배치되고, 상기 제1 오목부를 채우는 제1-1 접속부; 및 상기 제2 패드 상에 배치되고, 상기 제2 오목부를 채우는 제1-2 접속부를 포함한다.
또한, 상기 칩은 상기 제1 절연층 상에서 폭 방향으로 상호 이격되거나, 상하 방향으로 배치되는 제1 칩 및 제2 칩을 포함한다.
실시 예의 회로 기판은 제1 절연층의 상면에 배치된 제1 패드 및 제2 패드를 포함한다. 그리고, 상기 제1 절연층 내에는 상기 제1 패드와 수직으로 중첩된 제1 전극부 및 상기 제2 패드와 수직으로 중첩된 제2 전극부를 포함한다. 상기 제2 전극부는 상기 제1 절연층의 하면에 배치된 제2 회로 패턴층과 상기 제2 패드를 전기적으로 연결하는 비아이다. 이에 반하여 상기 제1 전극부는 상기 제1 절연층을 관통하지 않으며, 이에 따라 상기 제2 회로 패턴층과 직접 접촉하지 않는다. 예를 들어, 상기 제1 전극부의 하면은 상기 제2 회로 패턴층의 상면보다 높게 위치할 수 있다. 즉, 상기 제1 전극부는 상기 제1 패드와 상기 제2 회로 패턴층 사이를 전기적으로 연결하는 기능을 하는 것은 아니며, 상기 제1 패드의 상면에 제1 오목부를 형성하기 위한 더미 전극일 수 있다. 이에 따라, 실시 예에서의 제1 패드의 상면에는 상기 제1 전극부에 대응하는 제1 오목부가 형성된다. 이에 따라, 실시 예에서는 상기 제1 패드의 상면에 제1 오목부가 형성되도록 하여, 상기 제1 패드 상에 배치되는 솔더 볼과 같은 접속부의 흘러 넘침을 방지할 수 있다. 그리고, 실시 예에서는 상기 접속부의 흘러 넘침을 방지함에 따라, 상기 접속부가 상기 제1 패드 상에 안정적으로 배치될 수 있도록 하며, 이를 통해 상기 접속부의 상기 제1 패드 사이의 접합력을 향상시킬 수 있다. 나아가, 실시 예에서는 상기 접속부의 흘러 넘침을 방지함에 따라, 상기 접속부가 상기 제1 패드와 이웃하는 회로 패턴(예를 들어, 트레이스)과 접촉하는 것을 방지할 수 있으며, 이에 따른 회로 쇼트와 같은 전기적 신뢰성 문제를 해결할 수 있다.
또한, 실시 예에서의 상기 제2 패드의 상면에는 상기 제2 전극부에 대응하는 제2 오목부가 형성된다. 이때, 상기 제1 전극부의 두께는 상기 제2 전극부의 두께보다 작다. 이에 따라, 상기 제1 전극부와 제2 전극부가 동일한 폭을 가지는 경우, 상기 제1 오목부의 깊이는 상기 제2 오목부의 깊이보다 작을 수 있다. 이때, 상기 제1 패드 상에는 제1-1 접속부가 배치되고, 상기 제2 패드 상에는 제1-2 접속부가 배치될 수 있다. 이때, 상기 제1 오목부의 깊이와 제2 오목부의 깊이가 서로 다른 경우, 상기 제1-1 접속부의 높이와 제1-2 접속부의 높이에 차이가 발생할 수 있다. 그리고, 상기 제1-1 접속부의 높이와 제1-2 접속부의 높이가 서로 다를 경우, 상기 제1-1 접속부 및 상기 제1-2 접속부 상에 칩이 기울어진 상태로 실장될 수 있고, 이에 따른 신뢰성에 문제가 발생할 수 있다. 이에 따라, 실시 예에서는 상기 제1 전극부의 폭이 상기 제2 전극부의 폭보다 크도록 하여, 상기 제1 오목부의 깊이와 제2 오목부의 깊이가 실질적으로 동일하도록 한다. 이에 따라 실시 예에서는 상기 제1-1 접속부의 높이와 제1-2 접속부의 높이를 동일 높이로 맞출 수 있고, 이에 따라 상기 칩의 실장성을 향상시킬 수 있다.
도 1a는 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 1b는 도 1a의 비교 예의 회로 기판이 가지는 문제점을 설명하기 위한 도면이다.
도 2는 실시 예에 따른 회로 기판의 단면도이다.
도 3a는 제1 실시 예에서의 도 2의 회로 기판의 일 영역을 확대한 확대도이다.
도 3b는 제2 실시 예에서의 도 2의 회로 기판의 일 영역을 확대한 확대도이다.
도 3c 제3 실시 예에서의 도 2의 회로 기판의 일 영역을 확대한 확대도이다.
도 3d는 제1 실시 예에서의 도 2의 회로 기판의 일 영역을 확대한 확대도이다.
도 4는 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 5a 내지 도 5i는 제1 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
- 비교 예 -
실시 예의 설명에 앞서, 본원의 실시 예의 회로 기판과 비교되는 비교 예에 대해 설명하기로 한다.
도 1a는 비교 예에 따른 회로 기판을 나타낸 도면이고, 도 1b는 도 1a의 비교 예의 회로 기판이 가지는 문제점을 설명하기 위한 도면이다.
도 1a를 참조하면, 비교 예의 회로 기판은 절연층(10), 제1 회로 패턴층(20), 제2 회로 패턴층(30), 관통전극부(40) 및 보호층(50)을 포함한다.
이때, 도 1a에서의 비교 예의 회로 기판은 절연층의 층수를 기준으로 단층 구조 또는 다층 구조를 가질 수 있다. 그리고, 상기 회로 기판이 다층 구조를 가지는 경우, 도 1a에서의 절연층(10)은 상기 다층 구조의 회로 기판에서, 최상측에 배치된 절연층을 나타낸 것이다.
절연층(10)의 상면에는 제1 회로 패턴층(20)이 배치된다.
또한, 절연층(10)의 하면에는 제2 회로 패턴층(30)이 배치된다.
그리고, 상기 절연층(10)에는, 상기 절연층(10)을 관통하며 배치되고, 상기 제1 회로 패턴층(20) 및 상기 제2 회로 패턴층(30)을 서로 연결하는 관통 전극부(40)이 배치된다. 상기 관통 전극부(40)은 상기 절연층(10)을 관통하며, 서로 다른 층에 배치된 회로 패턴층을 서로 전기적으로 연결하는 기능을 한다. 상기 관통 전극부(40)은 '비아'라고도 표현할 수 있다.
이때, 상기 절연층(10)의 상면에는 보호층(50)이 배치된다. 상기 보호층(50)은 개구부(OR)를 포함할 수 있다. 예를 들어, 상기 보호층(50)은 상기 절연층(10)의 상면에 배치되면서, 상기 절연층(10)의 상부 영역의 일부와 수직으로 중첩되는 개구부(OR)를 포함한다.
한편, 상기 절연층(10)의 상면에 배치된 제1 회로 패턴층(20)의 적어도 일부는 상기 보호층(50)의 개구부(OR)와 수직으로 중첩된다. 예를 들어, 상기 제1 회로 패턴층(20)은 상기 개구부(OR)와 수직으로 중첩되며, 그에 따라 칩이 실장되는 실장부로 이용되는 패드(21)를 포함한다.
이때, 상기 개구부와 수직으로 중첩되는 절연층(10)의 상면에는 상기 패드(21)뿐 아니라 트레이스(22)도 배치된다.
그리고, 이와 같은 비교 예의 구조에서는 상기 개구부(OR)와 수직으로 중첩된 트레이스(22)의 물리적 신뢰성에 문제가 발생할 수 있다.
예를 들어, 최근 고성능화에 따라 상기 트레이스(22)의 선폭이 줄어드는 추세이며, 이는 15㎛ 이하의 수준을 가진다. 이때, 비교 예에서는 상기 회로 기판에서, 상기 트레이스(22)를 보호하는 기능을 하는 구성이 전혀 존재하지 않으며, 상기 회로 기판을 제조하는 공정에서, 상기 트레이스(22)가 다양한 위험 요소에 쉽게 노출됨에 따른 신뢰성 문제가 발생하고 있다. 예를 들어, 상기 트레이스(22)는 미세 선폭을 가짐에 따라 상기 절연층(10)과의 접합 면적이 작은 상태에서, 이를 지지하는 보호층이 존재하지 않음에 따라 외부 충격에 의해 상기 절연층(10)으로부터 분리되는 문제가 있다.
또한, 상기 회로 기판의 제조 공정에는, 상기 보호층(50)에 개구부(OR)를 형성한 이후에, 상기 보호층(50)의 잔해물을 제거하기 위한 상기 제1 회로 패턴층(20)의 애칭 공정이 포함된다. 예를 들어, 상기 애칭 공정은 제1 회로 패턴층(20) 중 상기 개구부(OR)와 수직으로 중첩된 패드(21) 및 트레이스(22)에 대해 진행될 수 있다. 그러나, 상기와 같은 애칭 공정에서 상기 패드(21) 및 트레이스(22)의 형상의 변화가 발생하고, 이에 따른 신뢰성 문제가 발생하고 있다.
예를 들어, 도 1b에 도시된 바와 같이, 상기 애칭 공정을 진행하면, 상기 패드(21)의 수직 단면은 상측 방향을 향하여 볼록한 곡면을 가지게 된다. 이는, 상기 애칭 공정에서, 상기 패드(21)의 가장자리 영역이 중앙 영역보다 더 많은 애칭이 이루어지기 때문이다.
그리고, 도 1b의 (a)에서와 같이 상기 패드(21)의 상면은 중앙에서 가장자리 영역으로 갈수록 높이가 낮아지는 볼록 형상을 가지게 된다.
또한, 도 1b의 (b)에 도시된 바와 같이, 상기 패드(21) 상에는 칩을 실장하기 위한 접속부(60)가 배치된다. 그러나, 상기 패드(21)의 주위에는 상기 접속부(60)의 흐름을 방지할 수 있는 댐 기능을 하는 보호층(50)이 존재하지 않는다. 이에 따라, 상기 접속부(60)의 리플로우 공정에서, 상기 접속부(60)가 상기 패드의 주위 영역으로 흘러 넘치는 문제가 발생할 수 있다. 그리고, 상기 접속부(60)가 흘러 넘치는 경우, 상기 접속부(60)의 적어도 일부는 상기 패드(21)와 인접하게 배치된 트레이스(22)와 접촉할 수 있다. 그리고, 상기 접속부(60)가 상기 트레이스(22)와 접촉하는 경우, 상기 패드(21)와 상기 트레이스(22)가 서로 전기적으로 연결됨에 따른 회로 쇼트가 발생하는 문제가 있다.
또한, 상기 패드(21)는 상기 애칭 공정이 진행됨에 따라 볼록 형상을 가지게 된다. 그리고, 상기 패드(21)가 볼록 형상을 가지는 경우, 상기 접속부(60)의 흘러 넘침 정도가 더욱 심해지는 문제가 있다.
이에 따라, 실시 예에서는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공한다. 구체적으로, 실시 예에서는 솔더볼과 같은 접속부의 흘러 넘침을 방지할 수 있는 구조의 패드를 포함한 회로 기판 및 이를 포함하는 패키지 기판을 제공한다. 예를 들어, 실시 예에서는 접속부가 배치되는 패드의 상면에 오목부가 포함되도록 하여, 상기 접속부가 상기 패드 상에 안정적으로 배치될 수 있도록 한다.
이하에서는 실시 예에 따른 회로 기판 및 이의 패키지 기판에 대해 구체적으로 설명하기로 한다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 회로 기판에 칩을 실장된 구조를 가지는 패키지 기판은 전자 디바이스에 포함될 수 있다.
이때, 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
그리고, 실시 예에서는 상기 전자 디바이스의 메인 보드와 연결되는 패키지 기판의 두께를 감소하면서, 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 패키지 기판을 제공한다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판 및 이를 포함하는 패키지 기판에 대해 설명하기로 한다.
- 회로 기판 -
도 2는 실시 예에 따른 회로 기판의 단면도이고, 도 3a는 제1 실시 예에서의 도 2의 회로 기판의 일 영역을 확대한 확대도이고, 도 3b는 제2 실시 예에서의 도 2의 회로 기판의 일 영역을 확대한 확대도이고, 도 3c 제3 실시 예에서의 도 2의 회로 기판의 일 영역을 확대한 확대도이고, 도 3d는 제1 실시 예에서의 도 2의 회로 기판의 일 영역을 확대한 확대도이다.
도 2, 도 3a 내지 도 3d를 참조하여 실시 예에 따른 회로 기판에 대해 설명하기로 한다.
도 2를 참조하면, 회로 기판은 절연층(110), 회로 패턴층, 비아, 및 보호층을 포함한다.
절연층(110)은 복수의 층 구조를 가질 수 있다. 예를 들어, 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 이때, 도면 상에는 상기 회로 기판이 절연층의 층수를 기준으로 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판은 절연층의 층수를 기준으로 2층 이하의 구조(단층 구조 포함)를 가질 수 있고, 이와 다르게 4층 이상의 구조를 가질 수도 있을 것이다.
예를 들어, 상기 제1 절연층(111)은 다층 구조에서, 제1 최외측에 배치된 제1 최외측 절연층일 수 있다. 예를 들어, 제1 절연층(111)은 회로 기판의 최상측에 배치된 절연층일 수 있다. 제2 절연층(112)은 다층 구조의 회로 기판에서 내측에 배치된 내측 절연층일 수 있다. 제3 절연층(113)은 다층 구조에서 제2 최외측에 배치된 제2 최외측 절연층일 수 있다. 예를 들어, 제3 절연층(113)은 회로 기판의 최하측에 배치된 절연층일 수 있다. 그리고, 상기 내측 절연층은 1층으로 구성되는 것으로 도시하였으나, 상기 회로 기판이 4층 이상의 층 구조를 가지는 경우, 상기 내측 절연층은 2층 이상의 층 구조를 가질 수 있을 것이다.
절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.
예를 들어, 절연층(110) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는, 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(110)을 구성하는 재료로, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
절연층(110)의 표면에는 회로 패턴층이 배치될 수 있다.
예를 들어, 제1 절연층(111)의 제1면 또는 상면에는 제1 회로 패턴층(120)이 배치될 수 있다. 예를 들어, 제1 절연층(111)의 제2면 또는 하면과 제2 절연층(112)의 제1면 또는 상면 사이에는 제2 회로 패턴층(130)이 배치될 수 있다. 예를 들어, 제2 절연층(112)의 제2면 또는 하면과 제3 절연층(113)의 제1면 또는 상면 사이에는 제3 회로 패턴층(140)이 배치될 수 있다. 예를 들어, 제3 절연층(113)의 제2면 또는 하면에는 제4 회로 패턴층(150)이 배치될 수 있다. 상기 제1 회로 패턴층(120)은 회로 기판의 제1 최외측 또는 제1 최외곽 또는 최상측에 배치된 회로 패턴층일 수 있다. 그리고, 제2 회로 패턴층(130) 및 제3 회로 패턴층(140)은 회로 기판의 내측에 배치된 내측 회로 패턴층일 수 있다. 또한, 제4 회로 패턴층(150)은 회로 기판의 제2 최외측 또는 제2 최외곽 또는 최하측에 배치된 회로 패턴층일 수 있다.
상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속 물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
한편, 상기 제1 내지 제4 회로 패턴층(120, 130, 140, 150) 각각은 트레이스 및 패드를 포함한다.
트레이스는 전기적 신호를 전달하는 기다란 라인 형태의 배선을 의미한다. 그리고, 상기 패드는 칩과 같은 부품이 실장되는 실장 패드이거나, 외부 보드와의 연결을 위한 코어 패드 또는 BGA 패드이거나, 비아와 연결되는 비아 패드를 의미할 수 있다.
상기 절연층(110)에는 이하에서 설명되는 제2 전극부에 대응하는 비아가 형성될 수 있다. 상기 비아는 상기 절연층(110)을 관통하며 형성되고, 이에 따라 서로 다른 층에 배치된 회로 패턴층 사이를 전기적으로 연결할 수 있다.
예를 들어, 상기 제1 절연층(111)에는 제1 비아(V1)가 형성될 수 있다. 상기 제1 비아(V1)는 상기 제1 절연층(111)을 관통하며, 이에 따라 상기 제1 회로 패턴층(120)과 상기 제2 회로 패턴층(130)을 전기적으로 연결할 수 있다. 상기 제1 비아(V1)는 이하에서 설명되는 제2 전극부와 동일 구성이다.
예를 들어, 상기 제2 절연층(112)에는 제2 비아(V2)가 형성될 수 있다. 상기 제2 비아(V2)는 상기 제2 절연층(112)을 관통하며, 이에 따라 상기 제2 회로 패턴층(130)과 상기 제3 회로 패턴층(140)을 전기적으로 연결할 수 있다. 이때, 상기 제2 절연층(112)은 코어층일 수 있다. 그리고, 상기 제2 절연층(112)이 코어층인 경우, 상기 제2 비아(V2)는 모래시계 형상을 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예의 회로 기판의 코어리스 기판일 경우, 상기 제2 비아(V2)는 제1 비아(V1) 또는 제3 비아(V3)와 동일한 형상을 가질 수 있다.
예를 들어, 상기 제3 절연층(113)에는 제3 비아(V3)가 형성될 수 있다. 상기 제3 비아(V3)는 상기 제3 절연층(113)을 관통하며, 이에 따라 상기 제3 회로 패턴층(140)과 제4 회로 패턴층(150)을 전기적으로 연결할 수 있다.
상기와 같은 비아(V1, V2, V3)은 각각의 절연층 내에 형성된 관통 홀 내부를 금속물질로 충진하여 형성될 수 있다. 상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 절연층을 개방할 수 있다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 비아(V1, V2, V3)를 형성할 수 있다. 상기 비아(V1, V2, V3)는 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 금속 물질로 형성될 수 있다. 또한, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 상기 제1 절연층(111)의 제1면 또는 상면 상에는 제1 보호층(160)이 배치될 수 있다. 상기 제1 보호층(160)은 솔더 레지스트를 포함할 수 있다. 상기 제1 보호층(160)은 오픈 영역을 포함할 수 있다. 예를 들어, 제1 보호층(160)은 개구부를 포함하는 제1 영역(R1)과, 상기 제1 영역(R1)을 제외한 제2 영역(R2)을 포함한다.
상기 제1 보호층(160)의 제1 영역(R1)은 상기 제1 회로 패턴층(120)과 수직으로 중첩되는 개구부를 포함할 수 있다. 이에 따라, 상기 제1 영역(R1)과 수직으로 중첩된 제1 회로 패턴층(120)은 상기 제1 보호층(160)에 의해 덮이지 않는다. 예를 들어, 상기 제1 보호층(160)의 제1 영역(R1)과 수직으로 중첩된 제1 회로 패턴층(120)의 전체 상면 및 일부 측면은 상기 제1 보호층(160)에 의해 덮이지 않는다.
상기 제1 보호층(160)의 제2 영역(R2)은 상기 개구부를 포함하지 않을 수 있다. 예를 들어, 상기 제1 보호층(160)의 제2 영역(R2)과 수직으로 중첩된 제1 회로 패턴층(120)은 상기 제1 보호층(160)에 의해 덮일 수 있다. 예를 들어, 상기 제1 보호층(160)의 제2 영역(R2)과 수직으로 중첩된 제1 회로 패턴층(120)은 상기 제1 보호층(160) 내에 매립될 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 보호층(160)의 제2 영역(R2)에는 SMD(Solder Mask Defined type) 타입의 적어도 하나의 개구부가 포함될 수 있다. 그리고, 상기 SMD(Solder Mask Defined type) 타입의 개구부와 수직으로 중첩된 제1 회로 패턴층(120) 상에도 솔더 볼과 같은 접속부가 배치될 수 있다. 다만, 상기 SMD(Solder Mask Defined type) 타입의 개구부와 수직으로 중첩되는 제1 회로 패턴층(120) 상에 접속부가 배치되는 경우, 상기 SMD 타입의 개구부의 내벽이 상기 접속부의 흐름을 차단하는 댐 기능을 할 수 있다. 이에 따라, 상기 SMD(Solder Mask Defined type) 타입의 개구부와 수직으로 중첩되는 제1 회로 패턴층(120)은 이하에서 설명되는 오목부를 포함하지 않아도 된다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 보호층(160)의 제2 영역(R2)과 수직으로 중첩되는 제1 회로 패턴층(120) 중에서, 상기 SMD 타입의 개구부와 수직으로 중첩되는 패드의 상면에도 이하에서 설명되는 오목부가 형성될 수 있을 것이다.
상기 제1 보호층(160)의 제1 영역(R1)과 상기 제1 보호층(160)의 제2 영역(R2)은 서로 다른 두께를 가질 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 영역(R1)은 제1 두께를 가질 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 영역(R1)의 제1 두께는 상기 제1 회로 패턴층(120)의 두께보다 작을 수 있다. 이에 따라, 상기 제1 보호층(160)의 제1 영역(R1)과 수직으로 중첩된 제1 회로 패턴층(120)의 측면의 일부는 상기 제1 보호층(160)의 제1 영역(R1)으로 덮일 수 있고, 나머지 일부는 상기 제1 보호층(160)으로 덮이지 않을 수 있다. 예를 들어, 상기 제1 영역(R1)에는 제1 보호층(160)의 제1 부분(161)이 배치된다. 그리고, 상기 제2 영역(R2)에는 제1 보호층(160)의 제2 부분(162)이 배치된다. 상기 제1 보호층(160)의 제1 영역(R1)은 상기 제1 보호층(160)의 제1 부분(161)을 의미할 수 있다. 또한, 제1 보호층(160)의 제2 영역(R2)은 상기 제1 보호층(160)의 제2 부분(162)을 의미할 수 있다.
상기 제1 보호층(160)의 제2 영역(R2)은 상기 제1 보호층(160)의 제1 영역(R1)보다 큰 두께를 가질 수 있다. 예를 들어, 상기 제1 보호층(160)의 제2 영역(R2)은 제1 회로 패턴층(120)의 두께보다 클 수 있다. 이에 따라, 상기 제1 보호층(160)의 제2 영역(R2)과 수직으로 중첩된 제1 회로 패턴층(120)은 상기 제1 보호층(160)으로 덮일 수 있다.
이에 대응하게, 상기 제3 절연층(113)의 제2면 상에는 제2 보호층(170)이 배치될 수 있다. 상기 제2 보호층(170)은 솔더 레지스트를 포함할 수 있다. 상기 제2 보호층(170)은 상기 제4 회로 패턴층(150)의 패드(미도시)와 수직으로 중첩되는 개구부(미도시)를 포함할 수 있다.
한편, 실시 예에서 제1 절연층(111) 내에는 복수의 전극부가 배치된다. 상기 전극부는 상기 제1 절연층(111)을 관통할 수 있고, 이와 다르게 비관통할 수 있다.
예를 들어, 상기 복수의 전극부는 제1 전극부 및 제2 전극부를 포함할 수 있다. 상기 제1 전극부(180)는 상기 제1 절연층(111)을 비관통할 수 있다. 예를 들어, 상기 제1 전극부(180)의 두께는 상기 제1 절연층(111)의 두께보다 작을 수 있다. 예를 들어, 상기 제1 전극부(180)는 상기 제2 회로 패턴층(130)과 연결되지 않을 수 있다. 예를 들어, 상기 제1 전극부(180)의 하면은 상기 제2 회로 패턴층(130)의 상면보다 높게 위치할 수 있다. 이를 통해, 상기 제1 전극부(180)는 상기 제2 회로 패턴층(130)과 직접 접촉하지 않을 수 있다.이에 대해서는 하기에서 설명하기로 한다.
상기 제2 전극부는 상기 제1 절연층(111) 내에서, 상기 제1 전극부(180)와 폭 방향 또는 길이 방향으로 이격될 수 있다. 상기 제2 전극부는 상기 제1 절연층(111)을 관통할 수 있다. 예를 들어, 상기 제2 전극부의 두께는 상기 제1 절연층(111)의 두께와 동일할 수 있다. 예를 들어, 상기 제2 전극부는 상기 제2 회로 패턴층(130)과 직접 연결될 수 있다. 예를 들어, 상기 제2 전극부의 하면은 상기 제2 회로 패턴층(130)의 상면과 직접 접촉할 수 있다. 상기 제2 전극부는 상기 제1 전극부(180)의 두께보다 큰 두께를 가질 수 있다.
상기 제2 전극부는 상기 설명한 제1 비아(V1)에 대응할 수 있다. 이에 따라, 상기 제2 전극부와 상기 제1 비아(V1)는 동일 구성을 서로 다른 용어로 표현한 것일 수 있다. 이하에서는 상기 제1 비아(V1)를 '제2 전극부'라 하여 설명하기로 한다.
한편, 상기 제1 전극부(180) 및 제2 전극부(V1)는 상기 제1 절연층(111) 내에서, 상기 제1 보호층(160)의 제1 영역(R1)과 수직으로 중첩되는 영역에 배치될 수 있다. 또한, 상기 제1 전극부(180) 및 상기 제2 전극부(V1)는 상기 제1 절연층(111) 내에서, 상기 제1 보호층(160)의 제2 영역(R2)과 수직으로 중첩되는 영역에도 배치될 수 있을 것이다. 다만, 실시 예의 회로 기판은 솔더 볼과 같은 접속부의 흐름을 차단하는 구조를 포함한다. 그리고, 상기 접속부의 흐름을 차단하는 구조는 상기 제1 보호층(160)의 제1 영역(R1) 및 제2 영역(R2)에서 모두 적용될 수 있으나, 제1 보호층(160)의 제1 영역(R1)에 적용되는 경우에서의 효과가 더 크다. 이에 따라, 이하에서는 상기 제1 보호층(160)의 제1 영역(R1)을 중심으로 설명하기로 한다.
도 3a를 참조하면, 제1 실시 예의 회로 기판은 제1 절연층(111) 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제1 보호층(160)을 포함한다.
상기 제1 회로 패턴층(120)은 상기 제1 절연층(111)의 상면에 배치된다.
예를 들어, 상기 제1 회로 패턴층(120)은 상기 제1 보호층(160)의 제1 영역(R1)과 수직으로 중첩된 제1 절연층(111)의 상면 상에 배치되는 제1 패드(121) 및 제2 패드(122)를 포함할 수 있다. 또한, 상기 제1 회로 패턴층(120)은 상기 제1 패드(121) 및 제2 패드(122) 사이에 배치되는 트레이스(123)를 포함할 수 있다.
이때, 상기 제1 패드(121)와 제2 패드(122)는 회로 기판에서의 설계 디자인에 따라 구분될 수 있다.
예를 들어, 제1 회로 패턴층(120)은 칩이 실장되거나, 외부 기판과 결합되는 패드를 포함한다. 예를 들어, 제1 회로 패턴층(120)은 솔더볼과 같은 접속부가 배치되는 패드를 포함한다. 예를 들어, 상기 제1 회로 패턴층(120)은 제1 보호층(160)의 개구부와 수직으로 중첩되는 패드를 포함한다.
이때, 상기 제1 회로 패턴층(120)의 패드들은, 비아를 통해 상기 제2 회로 패턴층(130)과 직접 연결될 수 있고, 이와 다르게 트레이스를 통해 간접 연결될 수 있다. 그리고, 실시 예에서는 상기 패드들과 제2 회로 패턴층(130) 사이의 연결 구조에 따라 제1 패드(121) 및 제2 패드(122)로 구분될 수 있다.
상기 제1 패드(121)는 비아를 통해 상기 제2 회로 패턴층(130)과 직접 연결되지 않는 패드를 의미할 수 있다. 예를 들어, 제1 패드(121)와 수직으로 중첩되는 제1 절연층(111)에는 비아가 배치되지 않는 구조를 가질 수 있다.
예를 들어, 제1 패드(121)는 상기 제2 회로 패턴층(120)의 트레이스(123) 등을 통해 상기 제2 회로 패턴층(130)과 전기적으로 연결될 수 있다.
상기 제2 패드(122)는 비아를 통해 상기 제2 회로 패턴층(130)과 직접 연결되는 패드를 의미할 수 있다. 예를 들어, 상기 제1 절연층(111)에는, 상기 제2 패드(122)와 수직으로 중첩되는 제1 비아(V1)가 형성될 수 있다. 예를 들어, 상기 제1 절연층(111)에는 상기 제2 패드(122)와 수직으로 중첩되는 제2 전극부(V1)가 형성될 수 있다.
상기 제1 패드(121), 제2 패드(122) 및 트레이스(123)를 포함하는 제1 회로 패턴층(120)은 제1 두께(T1)를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 제1 두께(T1)는 5㎛ 내지 20㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 제1 두께(T1)는 8㎛ 내지 18㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 제1 두께(T1)는 10㎛ 내지 15㎛ 사이의 범위를 만족할 수 있다. 상기 제1 회로 패턴층(120)의 제1 두께(T1)가 5㎛보다 작으면, 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 제1 회로 패턴층(120)의 제1 두께(T1)가 5㎛보다 작으면 신호 전송 손실이 증가할 수 있다. 예를 들어, 제1 회로 패턴층(120)의 제1 두께(T1)가 5㎛보다 작으면, 고주파 신호를 전달하는 경우에서의 스킨 이펙트 효과에 따른 신호 전송 손실이 증가할 수 있다.
또한, 상기 제1 회로 패턴층(120)의 제1 두께(T1)가 20㎛를 초과하는 경우에는, 상기 제1 회로 패턴층(120)의 두께에 대응하게 회로 패턴들의 선폭 및 간격이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.
이때, 상기 제1 패드(121) 및 제2 패드(122)는 상기 트레이스(123)와 다른 형상을 가질 수 있다. 예를 들어, 상기 제1 패드(121) 및 제2 패드(122)는 표면 처리 전에 진행되는 전처리 공정인 애칭 공정에 의해 형상 변화가 이루어질 수 있다. 이와 다르게, 상기 트레이스(123)는 상기 애칭 공정이 이루어지지 않는다. 이에 따라, 상기 트레이스(123)는 상기 제1 패드(121) 및 제2 패드(122)와는 다른 형상을 가질 수 있다. 예를 들어, 상기 트레이스(123)는 상기 제1 패드(121) 및 제2 패드(122)와 다르게 형상 변화가 이루어지지 않는다.
이에 따라, 상기 제1 패드(121) 및 제2 패드(122) 각각은, 영역별로 두께가 변화하는 부분을 포함할 수 있다. 이에 따라, 상기 제1 패드(121) 및 제2 패드(122) 각각의 제1 두께(T1)는 최대 두께를 가지는 영역에서의 두께나 평균 두께를 의미할 수 있다.
한편, 상기 제1 절연층(111)의 상면에는 제1 보호층(160)이 배치된다. 즉, 상기 제1 절연층(111)의 상면에는 상기 제1 패드(121), 제2 패드(122) 및 트레이스(123)와 수직으로 중첩되는 개구부를 포함한다.
예를 들어, 상기 제1 절연층(111) 상에는 상기 제1 패드(121), 제2 패드(122) 및 트레이스(123)와 수직으로 중첩되지 않는 제1 보호층(160)의 제1 부분(161)이 형성된다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 패드(121), 제2 패드(122) 및 트레이스(123)와 수직으로 중첩되지 않는다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 절연층(111)의 상면 중 상기 제1 패드(121), 제2 패드(122) 및 트레이스(123)가 배치되지 않은 영역 상에 배치될 수 있다.
이에 따라, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)의 제1 두께(T1)보다 작은 제2 두께(T2)를 가질 수 있다. 상기 제1 보호층(160)의 제1 부분(161)의 제2 두께(T2)는 상기 제1 회로 패턴층(120)의 제1 두께(T1)의 20% 내지 90% 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 제2 두께(T2)는 상기 제1 회로 패턴층(120)의 제1 두께(T1)의 30% 내지 85%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 제2 두께(T2)는 상기 제1 회로 패턴층(120)의 제1 두께(T1)의 40% 내지 80%의 범위를 만족할 수 있다.
상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 영역(R1)에서, 상기 제1 절연층(111)의 상면을 보호하면서, 상기 제1 회로 패턴층(120)을 지지하는 기능을 할 수 있다. 바람직하게, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 영역(R1)에서의 상기 트레이스(123)를 지지하는 기능을 할 수 있다.
상기 제1 보호층(160)의 제1 부분(161)의 제2 두께(T2)가 상기 제1 회로 패턴층(120)의 제1 두께(T1)의 20%보다 작으면, 상기 제1 보호층(160)의 제1 부분(161)에 의해 상기 트레이스(123)가 안정적으로 지지되지 못하는 문제가 발생할 수 있고, 이를 통해 상기 트레이스(123)의 보호 효과가 저하될 수 있다.
상기 제1 보호층(160)의 제1 부분(161)의 제2 두께(T2)가 상기 제1 회로 패턴층(120)의 제1 두께(T1)의 90%보다 크면, 상기 제1 보호층(160)의 제1 부분(161)을 형성하는 공정에서의 공정 오차로 인해, 상기 제1 패드(121)나 제2 패드(122) 상에 상기 제1 보호층(160)의 일부가 남아 있는 문제가 발생할 수 있다. 그리고, 상기 제1 패드(121) 및 제2 패드(122) 상에 상기 제1 보호층(160)의 일부가 남아있는 경우, 솔더볼과 같은 접속부와의 접합성이 저하되는 물리적 신뢰성 문제가 발생하거나, 칩과의 연결성이 저하되는 전기적 신뢰성 문제가 발생할 수 있다.
한편, 상기 제2 회로 패턴층(130)은 상기 제1 회로 패턴층(120)의 제1 두께(T1)와 동일한 제3 두께(T3)를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제2 회로 패턴층(130)의 제3 두께(T3)는 상기 제1 회로 패턴층(120)의 제1 두께(T1)보다 작을 수 있고, 이와 다르게 클 수 있다. 다만, 실시 예에서는 상기 제2 회로 패턴층(130)의 제3 두께(T3)와 상기 제1 회로 패턴층(120)의 제1 두께(T1)가 실질적으로 동일하도록 한다. 예를 들어, 상기 제2 회로 패턴층(130)의 제3 두께(T3)는 상기 제1 회로 패턴층(120)의 제1 두께(T1)의 95% 내지 105%의 범위를 만족할 수 있다.
한편, 상기 제1 절연층(111)에는 상기 제1 패드(121)와 수직으로 중첩되는 제1 전극부(180)를 포함한다.
상기 제1 전극부(180)는 더미 전극부 또는 더미 비아라고도 할 수 있다. 또한, 상기 제1 전극부(180)는 비관통 전극이라고도 할 수 있다.
상기 제1 전극부(180)는 상기 제1 절연층(111)을 비관통하며 형성될 수 있다. 예를 들어, 상기 제1 전극부(180)는 상기 제1 절연층(111)의 제4 두께(T4)보다 작은 제5 두께(T5)를 가질 수 있다.
상기 제1 전극부(180)는 상기 제1 패드(121)에 제1 오목부(121-11)가 포함되도록, 상기 제1 패드(121)와 수직으로 중첩되는 제1 절연층(111)에 배치될 수 있다.
즉, 일반적으로 제1 절연층 내에 배치되는 전극은, 제1 회로 패턴층과 제2 회로 패턴층 사이를 전기적으로 연결하는 기능을 한다. 이때, 상기 제1 전극부(180)는 제1 회로 패턴층과 제2 회로 패턴층을 전기적으로 연결하는 기능이 아닌, 상기 제1 패드(121)의 상면에 오목부를 형성하기 위해 상기 제1 절연층(111) 내에 배치될 수 있다. 이에 따라 상기 제1 전극부(180)는 더미 전극이라고 할 수 있다. 따라서, 상기 제1 전극부(180)는 상기 제2 회로 패턴층(130)과 직접 접촉하지 않는 구조를 가진다. 예를 들어, 상기 제2 회로 패턴층(130)은 상기 제1 전극부(180)와 수직으로 중첩되는 중첩 패턴을 포함할 수 있다. 그리고, 상기 중첩 패턴은 상기 제1 전극부(180)와 접촉하지 않으며, 상기 제1 전극부(180)로부터 이격될 수 있다.
예를 들어, 일반적인 회로 기판의 제조 공정을 살펴보면, 절연층에 관통 홀을 형성한 후에 도금 공정을 진행하여 비아 및 회로 패턴층를 형성한다. 상기 비아는 절연층을 관통하며 형성되고, 상기 회로 패턴층은 상기 절연층의 상면에 형성된다. 이때, 상기 회로 패턴층은 상기 비아와 수직으로 중첩되는 중첩 영역과, 상기 비아와 수직으로 중첩되지 않는 비중첩 영역을 포함한다. 한편, 상기 도금 공정은 상기 관통 홀을 채우는 비아를 형성하면서 상기 절연층의 상면에 회로 패턴층을 형성하는 공정을 동시에 진행한다. 이에 따라, 상기 회로 패턴층의 중첩 영역은 상기 관통 홀 및 상기 비아와 수직으로 중첩됨에 따라, 상기 비중첩 영역 대비 상대적으로 낮은 두께를 가진다. 예를 들어, 상기 회로 패턴층의 중첩 영역은 상기 비중첩 영역 대비 낮은 두께를 가진다. 예를 들어, 상기 회로 패턴층의 중첩 영역에는 상기 비아를 향하여 오목한 오목부와 같은 딤플이 형성된다.
그리고, 실시 예에서는 상기 제1 전극부(180)를 이용하여, 상기 제1 패드(121)에 제1 오목부(121-11)가 포함되도록 한다.
즉, 상기 제1 전극부(180)는 상기 제1 패드(121)에 제1 오목부(121-11)를 형성하기 위해, 상기 제1 패드(121)와 중첩되는 상기 제1 절연층(111)에 형성될 수 있다. 이때, 상기 제1 전극부(180)는 신호 전달 기능이 아닌, 상기 제1 오목부(121-11)의 형성을 위한 더미 전극일 수 있다. 이에 따라 상기 제1 전극부(180)는 상기 제2 회로 패턴층(130)과 연결되지 않는다. 예를 들어, 상기 제1 전극부(180)가 상기 제2 회로 패턴층(130)과 접촉하는 경우, 이에 따른 회로 쇼트와 같은 전기적 신뢰성이 발생할 수 있다.
이에 따라, 실시 예에서는 상기 제1 절연층(111) 내에, 상기 제1 절연층(111)이 가지는 제4 두께(T4)보다 작은 제5 두께(T5)를 가지는 제1 전극부(180)를 포함할 수 있다.
예를 들어, 상기 제1 절연층(111)의 제4 두께(T4)는 15㎛ 내지 50㎛ 사이의 범위의 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 제4 두께(T4)는 18㎛ 내지 40㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 절연층(111)의 제4 두께(T4)는 20㎛ 내지 35㎛ 사이의 범위를 만족할 수 있다. 상기 제1 절연층(111)의 제4 두께(T4)가 15㎛보다 작으면, 회로 기판의 전체적인 강성이 약해질 수 있다. 예를 들어, 상기 제1 절연층(111)의 제4 두께(T4)가 15㎛보다 작으면, 상기 제1 절연층(111)에 의해 제2 회로 패턴층(130)이 안정적으로 보호되지 않는 문제가 발생할 수 있고, 이에 따른 회로 쇼트와 같은 전기적 신뢰성 문제가 발생할 수 있다. 상기 제1 절연층(111)의 제4 두께(T4)가 50㎛보다 크면, 회로 기판의 전체적인 두께가 증가할 수 있다.
한편, 상기 제1 전극부(180)는 상기 제1 절연층(111)의 제4 두께(T4)보다 작은 제5 두께(T5)를 가진다. 예를 들어, 상기 제1 전극부(180)의 제5 두께(T5)는 상기 제1 절연층(111)의 제4 두께(T4)의 20% 내지 80%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 전극부(180)의 제5 두께(T5)는 상기 제1 절연층(111)의 제4 두께(T4)의 25% 내지 75% 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 전극부(180)의 제5 두께(T5)는 상기 제1 절연층(111)의 제4 두께(T4)의 30% 내지 70%를 만족할 수 있다.
상기 제1 전극부(180)의 제5 두께(T5)가 상기 제1 절연층(111)의 제4 두께(T4)의 20%보다 작으면, 상기 제1 패드(121)에 형성되는 제1 오목부(121-11)가 포함되지 않거나, 상기 제1 오목부(121-11)가 포함되더라도 이의 깊이가 작음에 따라 접속부의 흐름을 효율적으로 차단하지 못하는 문제가 발생할 수 있다.
또한, 상기 제1 전극부(180)의 제5 두께(T5)가 상기 제1 절연층(111)의 제4 두께(T4)의 80%보다 크면, 상기 제1 전극부(180)의 하면과 상기 제2 회로 패턴층(130)의 상면 사이의 거리가 가까워짐에 따른 전기적 신뢰성 문제가 발생할 수 있다. 예를 들어, 상기 제1 전극부(180)의 제5 두께(T5)가 상기 제1 절연층(111)의 제4 두께(T4)의 80%보다 크면, 상기 제1 전극부(180)과 상기 제2 회로 패턴층(130) 사이의 신호 간섭이 발생할 수 있고, 상기 제2 회로 패턴층(130)의 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 전극부(180)의 제5 두께(T5)가 제1 절연층(111)의 제4 두께(T4)의 80%보다 크면, 상기 제1 전극부(180)를 형성하는 공정에서의 공정 편차로 인해, 상기 제1 전극부(180)가 상기 제2 회로 패턴층(130)과 접촉하는 문제가 발생할 수 있다.
한편, 상기 제1 절연층(111)의 제4 두께(T4)는 이웃하는 회로 패턴층 사이의 수직 거리를 의미할 수 있다. 예를 들어, 상기 제1 절연층(111)의 제4 두께(T4)는 상기 제1 회로 패턴층(120)의 하면과 제2 회로 패턴층(130)의 상면 사이의 수직 거리를 의미할 수 있다. 그리고, 상기 제1 전극부(180)의 제5 두께(T5)는 상기 제1 전극부(180)의 상면에서 하면까지의 수직 거리를 의미할 수 있다.
상기 제1 절연층(111)에는 상기 제2 패드(122)와 수직으로 중첩되는 제2 전극부(V1)를 포함한다.
상기 제2 전극부(V1)는 상기 제2 회로 패턴층(130)과 상기 제2 패드(122) 사이를 연결하는 비아일 수 있다. 즉, 상기 제2 전극부(V1)는 상기 제2 회로 패턴층(130)과 상기 제2 패드(122) 사이를 전기적으로 연결하는 관통 전극일 수 있다.
이에 따라, 상기 제2 전극부(V1)는 상기 제1 전극부(180)가 가지는 제5 두께(T5)보다 큰 두께를 가질 수 있다. 예를 들어, 상기 제2 전극부(V1)는 상기 제1 절연층(111)의 두께와 동일할 수 있다. 예를 들어, 상기 제2 전극부(V1)는 상기 제1 절연층(111)과 동일한 제4 두께(T4)를 가질 수 있다.
그리고, 상기 제2 전극부(V1)는 제2 패드(122)와 상기 제2 회로 패턴층(130)을 전기적으로 연결하기 위해, 상기 제1 절연층(111)을 관통하며 형성된다. 그리고, 상기 제2 패드(122)는 상기 제2 전극부(V1)와 수직으로 중첩됨에 따라 제2 오목부(122-11)를 포함할 수 있다.
즉, 상기 제2 패드(122)는 수직으로 중첩되는 영역에 비아에 대응하는 제2 전극부(V1)가 존재하며, 이에 따라 상면에 제2 오목부(122-11)를 포함할 수 있다. 그리고, 상기 절연층(111)에는 상기 제1 패드(121)와 수직으로 중첩되는 비아가 포함되지 않으며, 상기 제1 패드(121)는 오목부를 포함하지 않을 수 있다. 이에 따라 실시 예에서는, 상기 제1 패드(121)와 중첩되는 제1 절연층(111)에, 상기 제1 절연층(111)을 비관통하는 제1 전극부(180)를 형성하여, 상기 제1 패드(121)에 제1 오목부(121-11)가 형성되도록 할 수 있다.
한편, 제1 패드(121)는 제1 전극부(180)와 수직으로 중첩되는 제1-1 부분(121-1) 및 상기 제1 전극부(180)와 수직으로 중첩되지 않는 제1-2 부분(121-2)을 포함할 수 있다. 그리고, 상기 제1 패드(121)의 제1-1 부분(121-1)에는 제1 오목부(121-11)가 형성될 수 있다. 예를 들어, 상기 제1 패드(121)의 제1-1 부분(121-1)의 상면은 상기 제1 전극부(180)를 향하여 오목한 형상을 가질 수 있다. 예를 들어, 상기 제1 패드(121)의 제1-1 부분(121-1)에는 딤플이 형성될 수 있다. 또한, 실시 예에서 상기 제1 패드(121)의 제1-2 부분(121-2)에는 상기 제1 오목부(121-11)가 형성되지 않을 수 있다. 이때, 상기 제1 패드(121)는 상기 설명한 바와 같이 전처리 공정에 따른 애칭이 이루어진다. 이에 따라, 상기 제1 패드(121)의 제1-2 부분(121-2)의 상면은 높이가 변화하는 부분을 포함할 수 있다. 예를 들어, 상기 제1 패드(121)의 제1-2 부분(121-2)의 상면은 상기 제1-1 부분(121-1)으로부터 멀어질수록 높이가 낮아질 수 있다. 예를 들어, 상기 제1 패드(121)의 제1-2 부분(121-2)은 볼록한 곡면을 포함할 수 있다.
또한, 이에 대응하게, 제2 패드(122)는 제2 전극부(V1)와 수직으로 중첩되는 제2-1 부분(122-1) 및 상기 제2 전극부(V1)와 수직으로 중첩되지 않는 제2-2 부분(122-2)을 포함할 수 있다. 그리고, 상기 제2 패드(122)의 제2-1 부분(122-1)에는 제2 오목부(122-11)가 형성될 수 있다. 예를 들어, 상기 제2 패드(122)의 제2-1 부분(122-1)의 상면은 상기 제2 전극부(V1)를 향하여 오목한 형상을 가질 수 있다. 예를 들어, 상기 제2 패드(122)의 제2-1 부분(122-1)에는 딤플이 형성될 수 있다. 또한, 실시 예에서 상기 제2 패드(122)의 제2-2 부분(122-2)에는 상기 제2 오목부(122-11)가 형성되지 않을 수 있다. 이때, 상기 제2 패드(122)는 상기 설명한 바와 같이 전처리 공정에 따른 애칭이 이루어진다. 이에 따라, 상기 제2 패드(122)의 제2-2 부분(122-2)의 상면은 높이가 변화하는 부분을 포함할 수 있다. 예를 들어, 상기 제2 패드(122)의 제2-2 부분(122-2)의 상면은 상기 제2-1 부분(122-1)으로부터 멀어질수록 높이가 낮아질 수 있다. 예를 들어, 상기 제2 패드(122)의 제2-2 부분(122-2)은 볼록한 곡면을 포함할 수 있다.
한편, 상기 제1 오목부(121-11) 및 제2 오목부(122-11)의 각각의 깊이는, 상기 제1 전극부(180) 및 제2 전극부(V1)의 각각의 두께에 비례하게 변할 수 있다. 예를 들어, 상기 제1 전극부(180)의 두께가 증가할수록 상기 제1 오목부(121-11)의 깊이가 증가할 수 있다. 예를 들어, 제1 전극부(180)의 두께가 감소할수록 상기 제1 오목부(121-11)의 깊이도 감소할 수 있다. 예를 들어, 제2 전극부(V1)의 두께가 증가할수록 제2 오목부(122-11)의 깊이가 증가할 수 있다. 예를 들어, 제2 전극부(V1)의 두께가 감소할수록 제2 오목부(122-11)의 깊이도 감소할 수 있다.
이때, 상기 제1 전극부(180) 및 제2 전극부(V1)는 제1 절연층(111) 내에서 서로 다른 두께를 가지며 형성된다. 예를 들어, 제1 전극부(180)의 두께는 상기 제2 전극부(V1)의 두께보다 작을 수 있다. 그리고, 상기 제1 전극부(180)의 폭은 상기 제2 전극부(V1)의 폭과 동일할 수 있다. 이에 따라, 상기 제1 오목부(121-11)의 폭은 제2 오목부(122-11)의 폭과 동일할 수 있다.
이를 종합하면, 상기 제1 전극부(180)의 전체 면적은 상기 제2 전극부(V1)의 전체 면적보다 작을 수 있다.
이에 따라, 제1 실시 예에서의 상기 제1 오목부(121-11)의 깊이와 제2 오목부(122-11)의 깊이는 서로 다를 수 있다. 예를 들어, 상기 제1 오목부(121-11)의 깊이는 상기 제2 오목부(122-11)의 깊이보다 작을 수 있다.
다만, 상기 제1 오목부(121-11)의 깊이와 제2 오목부(122-11)의 깊이가 서로 다를 경우, 회로 기판의 전체적인 휨 특성이 저하될 수 있다. 예를 들어, 상기 제1 오목부(121-11)와 제2 오목부(122-11) 사이의 깊이의 차이에 따라, 회로 기판의 평탄도가 저하될 수 있고, 이에 따른 신뢰성 문제가 발생할 수 있다.
예를 들어, 상기 제1 패드 상에는 제1-1 접속부가 배치되고, 제2 패드 상에는 제1-2 접속부가 배치된다. 이때, 상기 제1 오목부(121-11)의 깊이와 제2 오목부(122-11)의 깊이가 다를 경우, 상기 제1-1 접속부의 높이와 제1-2 접속부의 높이가 서로 다를 수 있다. 이에 따라, 상기 제1-1 접속부와 제1-2 접속부 사에 실장되는 칩은 접속부 높이 차이로 인해 한쪽으로 기울어진 상태로 실장될 수 있다. 이에 따라, 실시 예에서는 이와 같은 문제를 해결할 수 있도록 한다.
도 3b를 참조하면, 제2 실시 예에서의 회로 기판은 제1 절연층(111) 상에 배치되는 제1 패드(121a) 및 제2 패드(122)를 포함한다. 또한, 제1 절연층(111) 내에는 상기 제1 패드(121a)와 수직으로 중첩되는 제1 전극부(180a)가 형성된다. 또한, 상기 제1 절연층(111) 내에는 상기 제2 패드(122)와 수직으로 중첩되는 제2 전극부(V1)를 포함한다. 상기 제2 전극부(V1)는 상기 제2 패드(122)와 제2 회로 패턴층(130) 사이를 전기적으로 연결할 수 있다.
이때, 상기 제1 패드(121a) 및 제1 전극부(180a)를 제외하면, 제2 실시 예의 회로 기판은 제1 실시 예의 회로 기판과 실질적으로 동일하며, 이에 따라 상기 제1 패드(121a) 및 제1 전극부(180a)에 대해서만 설명하기로 한다.
상기 제1 전극부(180a)는 상기 제1 패드(121a)와 수직으로 중첩될 수 있다. 이때, 상기 제1 전극부(180a)는 제1 폭(W1)을 가질 수 있다. 한편, 상기 제2 전극부(V1)는 상기 제1 폭(W1)과 다른 제2 폭(W2)을 가질 수 있다. 예를 들어, 상기 제1 전극부(180a)의 제1 폭(W1)은 상기 제2 전극부(V1)의 제2 폭(W2)보다 클 수 있다.
구체적으로, 상기 제1 전극부(180a)의 두께는 상기 제2 전극부(V1)의 두께보다 작다. 이에 따라, 제1 실시 예에서는 제1 전극부와 제2 전극부의 사이즈 또는 면적의 차이에 의해, 제1 패드 및 제2 패드에 형성되는 제1 오목부와 제2 오목부의 깊이 차이가 발생하였다.
이에 따라, 제2 실시 예에서는 상기 제1 전극부(180a)의 두께가 상기 제2 전극부(V1)의 두께보다 작은만큼, 상기 제1 전극부(180a)의 제1 폭(W1)을 상기 제2 전극부(V1)의 제2 폭(W2)보다 크게 한다. 예를 들어, 상기 제1 전극부(180a)의 제1 폭(W1)은 상기 제2 전극부(V1)의 제2 폭(W2)의 120% 내지 180%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 전극부(180a)의 제1 폭(W1)은 상기 제2 전극부(V1)의 제2 폭(W2)의 125% 내지 175%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 전극부(180a)의 제1 폭(W1)은 상기 제2 전극부(V1)의 제2 폭(W2)의 130% 내지 170%의 범위를 만족할 수 있다. 예를 들어, 실시 예에서는 상기 제1 전극부(180a)와 제2 전극부(V1)에 대해, 두께의 차이만큼 폭에 차이를 두어, 상기 제1 전극부(180a)와 제2 전극부(V1)의 면적이 동일하도록 한다.
이에 따라, 실시 예에서는 상기 제1 패드(121a)에 제1 오목부(121-11a)가 형성되고, 제2 패드(122)에 제2 오목부(122-11)가 형성되며, 상기 제1 오목부(121-11a)와 제2 오목부(122-11)의 깊이는 서로 동일할 수 있다.
도 3c를 참조하면, 제3 실시 예에 따른 회로 기판은 제1 절연층(111) 상에 배치되는 제1 패드(121) 및 제2 패드(122)를 포함한다. 또한, 제1 절연층(111) 내에는 상기 제1 패드(121)와 수직으로 중첩되는 제1 전극부(180b)가 형성된다. 또한, 상기 제1 절연층(111) 내에는 상기 제2 패드(122)와 수직으로 중첩되는 제2 전극부(V1)를 포함한다. 상기 제2 전극부(V1)는 상기 제2 패드(122)와 제2 회로 패턴층(130) 사이를 전기적으로 연결할 수 있다.
한편, 제1 전극부(180b)의 하면(180bB)은 상기 제2 전극부(V1)의 하면(V1B)의 표면 거칠기와 다른 표면 거칠기를 가질 수 있다. 예를 들어, 제1 전극부(180b)의 하면(180bB)의 표면 거칠기는 상기 제2 전극부(V1)의 하면(V1B)의 표면 거칠기보다 클 수 있다.
바람직하게, 상기 제2 전극부(V1)는 제1 절연층(111)을 관통하는 관통 홀 내에 전도성 물질을 충진하여 형성된다. 이때, 상기 관통 홀은 제2 회로 패턴층(130)과 수직으로 중첩되며, 이에 따라 상기 제2 회로 패턴층(130)은 상기 관통 홀을 형성하는 레이저 공정에서 레이저 스토퍼(stopper)로 기능할 수 있다. 이에 따라 상기 제2 전극부(V1)의 하면(V1B)은 상기 제2 회로 패턴층(130)의 상면의 표면 거칠기에 대응하는 표면 거칠기를 가질 수 있다.
이와 다르게, 상기 제1 전극부(180b)는 상기 제1 절연층(111)을 비관통하는 홈을 형성하고, 상기 형성된 홈 내부를 전도성 물질로 충진하여 형성된다. 이에 따라 상기 홈의 하부에는 레이저 스토퍼가 존재하지 않는다. 이를 통해, 상기 제1 전극부(180b)의 하면(180bB)의 표면 거칠기는 상기 홈의 바닥면의 표면 거칠기에 대응할 수 있다. 이때, 상기 홈은 상기 레이저 스토퍼 없이, 레이저 세기를 조절하는 것에 의해 형성되며, 이에 따라 홈의 바닥면은 고르지 않는 형상을 가질 수 있다. 예를 들어, 상기 홈의 바닥면은 굴곡을 가질 수 있다. 예를 들어, 상기 홈의 바닥면은 레이저의 빔 사이즈에 대응하게 볼록면 및 오목면을 포함하는 에그 플레이트(계란판) 형상을 가질 수 있다. 이에 따라, 제1 전극부(180b)의 하면(180bB)의 표면 거칠기는 상기 제2 전극부(V1)의 하면(V1B)의 표면 거칠기보다 클 수 있다.
도 3d를 참조하면, 실시 예에서의 제1 회로 패턴층(120)은 제3 패드(124)를 더 포함할 수 있다.
상기 제3 패드(124)는 제1 패드(121) 및 제2 패드(122) 중 어느 하나일 수 있다. 예를 들어, 상기에서 설명한 제1 패드 및 제2 패드 중 적어도 하나는 아래에서 설명되는 제3 패드의 구조를 가질 수 있다.
구체적으로, 제1 회로 패턴층(120)은 칩의 1개의 단자와 1:1 연결되는 패드를 포함할 수 있고, 이와 다르게 2개 이상의 N개의 단자와 공통 연결되는 패드를 포함할 수 있다. 그리고, 상기 제3 패드(124)는 칩의 N개의 단자와 공통 연결되는 패드를 의미할 수 있다. 예를 들어, 제3 패드(124)는 칩의 N개의 단자와 공통 연결되는 그라운드 패드일 수 있다. 예를 들어, 제3 패드(124)는 칩의 N개의 단자와 공통 연결되는 방열 패드일 수 있다.
이에 따라, 상기 제3 패드(124)의 상면은 복수의 영역으로 구분되고, 상기 구분된 복수의 영역에 각각 솔더볼과 같은 접속부가 형성될 수 있다.
이에 따라, 하나의 제3 패드(124)의 하부에는 이상에서 설명한 제1 전극부(180) 및 제2 전극부(V1)가 각각 형성될 수 있다.
예를 들어, 상기 제3 패드(124)의 상면은 솔더 볼과 같은 접속부가 배치되는 제1 상면(124-1) 및 제2 상면(124-2)을 포함한다.
이때, 상기 제3 패드(124)의 적어도 일부는 제2 전극부(V1)와 수직으로 중첩될 수 있다. 예를 들어, 상기 제3 패드(124)는 제2 전극부(V1)와 수직으로 중첩되면서, 접속부가 배치되는 제2 상면(124-2)을 포함한다. 그리고, 상기 제3 패드(124)의 제2 상면(124-2)에는 하측 방향으로 오목한 제2 오목부(124-21)가 형성될 수 있다.
또한, 제3 패드(124)는 제2 전극부(V1)와 수직으로 중첩되지 않으면서 상기 접속부가 배치되는 제1 상면(124-1)을 포함할 수 있다. 이에 따라, 실시 예에서는 상기 제1 상면(124-1)과 수직으로 중첩되는 제1 절연층(111) 상에, 상기 제1 전극부(180)를 형성한다. 이에 따라, 실시 예에서는 상기 제3 패드(124)의 제1 상면(124-1)에 제1 오목부(124-11)가 형성될 수 있다.
실시 예의 회로 기판은 제1 절연층의 상면에 배치된 제1 패드 및 제2 패드를 포함한다. 그리고, 상기 제1 절연층 내에는 상기 제1 패드와 수직으로 중첩된 제1 전극부 및 상기 제2 패드와 수직으로 중첩된 제2 전극부를 포함한다. 상기 제2 전극부는 상기 제1 절연층의 하면에 배치된 제2 회로 패턴층과 상기 제2 패드를 전기적으로 연결하는 비아이다. 이에 반하여 상기 제1 전극부는 상기 제1 절연층을 관통하지 않으며, 이에 따라 상기 제2 회로 패턴층과 직접 접촉하지 않는다. 예를 들어, 상기 제1 전극부의 하면은 상기 제2 회로 패턴층의 상면보다 높게 위치할 수 있다. 즉, 상기 제1 전극부는 상기 제1 패드와 상기 제2 회로 패턴층 사이를 전기적으로 연결하는 기능을 하는 것은 아니며, 상기 제1 패드의 상면에 제1 오목부를 형성하기 위한 더미 전극일 수 있다. 이에 따라, 실시 예에서의 제1 패드의 상면에는 상기 제1 전극부에 대응하는 제1 오목부가 형성된다. 이에 따라, 실시 예에서는 상기 제1 패드의 상면에 제1 오목부가 형성되도록 하여, 상기 제1 패드 상에 배치되는 솔더 볼과 같은 접속부의 흘러 넘침을 방지할 수 있다. 그리고, 실시 예에서는 상기 접속부의 흘러 넘침을 방지함에 따라, 상기 접속부가 상기 제1 패드 상에 안정적으로 배치될 수 있도록 하며, 이를 통해 상기 접속부의 상기 제1 패드 사이의 접합력을 향상시킬 수 있다. 나아가, 실시 예에서는 상기 접속부의 흘러 넘침을 방지함에 따라, 상기 접속부가 상기 제1 패드와 이웃하는 회로 패턴(예를 들어, 트레이스)과 접촉하는 것을 방지할 수 있으며, 이에 따른 회로 쇼트와 같은 전기적 신뢰성 문제를 해결할 수 있다.
또한, 실시 예에서의 상기 제2 패드의 상면에는 상기 제2 전극부에 대응하는 제2 오목부가 형성된다. 이때, 상기 제1 전극부의 두께는 상기 제2 전극부의 두께보다 작다. 이에 따라, 상기 제1 전극부와 제2 전극부가 동일한 폭을 가지는 경우, 상기 제1 오목부의 깊이는 상기 제2 오목부의 깊이보다 작을 수 있다. 이때, 상기 제1 패드 상에는 제1-1 접속부가 배치되고, 상기 제2 패드 상에는 제1-2 접속부가 배치될 수 있다. 이때, 상기 제1 오목부의 깊이와 제2 오목부의 깊이가 서로 다른 경우, 상기 제1-1 접속부의 높이와 제1-2 접속부의 높이에 차이가 발생할 수 있다. 그리고, 상기 제1-1 접속부의 높이와 제1-2 접속부의 높이가 서로 다를 경우, 상기 제1-1 접속부 및 상기 제1-2 접속부 상에 칩이 기울어진 상태로 실장될 수 있고, 이에 따른 신뢰성에 문제가 발생할 수 있다. 이에 따라, 실시 예에서는 상기 제1 전극부의 폭이 상기 제2 전극부의 폭보다 크도록 하여, 상기 제1 오목부의 깊이와 제2 오목부의 깊이가 실질적으로 동일하도록 한다. 이에 따라 실시 예에서는 상기 제1-1 접속부의 높이와 제1-2 접속부의 높이를 동일 높이로 맞출 수 있고, 이에 따라 상기 칩의 실장성을 향상시킬 수 있다.
도 4는 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 4를 참조하면, 실시 예의 패키지 기판은 도 2의 회로 기판 상에 적어도 하나의 칩이 실장된 구조를 가질 수 있다. 이때, 도 4의 패키지 기판은 도 3a 내지 도 3d 중 어느 하나에 도시된 구조의 회로 기판을 포함할 수 있다.
예를 들어, 패키지 기판은 회로 기판의 제1 최외측에 배치된 제1 회로 패턴층(120)의 제1 패드(121) 및 제2 패드(122) 상에 배치된 제1 접속부(210)를 포함할 수 있다.
상기 제1 접속부(210)는 구형 형상을 포함할 수 있다. 예를 들어, 제1 접속부(210)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 예를 들어, 제1 접속부(210)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 제1 접속부(210)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
이때, 상기 제1 접속부(210)는 상기 제1 패드(121)의 제1 오목부(121-11) 및 제2 패드(122)의 제2 오목부(122-11)를 채우며 형성될 수 있다. 이에 따라, 실시 예에서는 상기 제1 오목부(121-11) 및 제2 오목부(122-11)를 이용하여, 상기 제1 접속부(210)가 흐름을 차단할 수 있고, 이에 따른 회로 쇼트와 같은 전기적 신뢰성 문제를 해결할 수 있다.
실시 예의 패키지 기판은 상기 제1 접속부(210)에 배치되는 칩(220)을 포함할 수 있다. 상기 칩(220)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(220)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어느 하나의 애플리케이션 프로세서(AP) 칩일 수 있다.
이때, 상기 칩(220)의 하면에는 단자(225)가 포함될 수 있고, 상기 단자(225)는 상기 제1 접속부(210)를 통해 상기 회로 기판의 제1 회로 패턴층(120)의 패드(121, 122)과 전기적으로 연결될 수 있다.
한편, 실시 예의 패키지 기판은 하나의 회로 기판 상에 상호 일정 간격 이격되며 복수의 칩이 배치되도록 할 수 있다. 예를 들어, 상기 칩(220)은 상호 이격되는 제1 칩 및 제2 칩을 포함할 수 있다.
그리고, 제1 칩 및 제2 칩은 서로 다른 종류의 어플리케이션 프로세서(AP) 칩일 수 있다.
한편, 상기 제1 칩과 상기 제2 칩은 상기 회로 기판 상에 일정 간격 이격될 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 150㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 120㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 100㎛ 이하일 수 있다.
바람직하게, 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭이 60㎛보다 작으면, 상기 제1 칩과 상기 제2 칩의 상호 간의 간섭에 의해, 상기 제1 칩 또는 상기 제2 칩의 동작 신뢰성에 문제가 발생할 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭이 150㎛보다 크면, 상기 제1 칩과 상기 제2 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다.
상기 패키지 기판은 몰딩층(230)을 포함할 수 있다. 상기 몰딩층(230)은 상기 칩(220)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(230)은 상기 실장된 칩(220)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
이때, 상기 몰딩층(230)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(230)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(230)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(230)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(230)이 저유전율을 가지도록 하여, 상기 칩(220)에서 발생하는 열에 대한 방열 특성을 높일 수 있도록 한다.
한편, 패키지 기판은 상기 회로 기판의 최하측에 배치된 제2 접속부(240)를 포함할 수 있다. 상기 제2 접속부(240)는 상기 패키지 기판과 외부 기판(예를 들어, 외부 장치의 메인 보드) 사이의 접합을 위한 것일 수 있다.
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 5a 내지 도 5i는 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 5a를 참조하면, 실시 예에서는 제2 절연층(112)을 준비한다. 상기 제2 절연층(112)은 코어층일 수 있다. 그리고, 상기 제2 절연층(112)이 코어층인 경우, 상기 제2 절연층(112)은 CCL(Copper Clad Laminate)일 수 있다. 그리고, 실시 예에서는 상기 제2 절연층(112)을 관통하는 제2 비아 홀(VH2)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 절연층(112)은 일정 두께 이상을 가지는 코어층이며, 이에 따라 상기 제2 비아 홀(VH2)의 형성 공정은 상기 제2 절연층(112)의 상측에서 상기 제2 비아 홀(VH2)의 제1 파트를 형성하는 제1 공정과, 상기 제2 절연층(112)의 하측에서 상기 제2 비아 홀(VH2)의 상기 제1 파트와 연결되는 제2 파트를 형성하는 제2 공정을 포함할 수 있다. 이에 따라, 상기 제2 비아 홀(VH2)은 상기 제1 파트 및 상기 제2 파트의 조합에 따른 모래시계 형상을 가질 수 있다. 한편, 도 8a에서는 도시하지 않았지만, 제2 절연층(112)의 상면 및 하면에는 각각 동박층(미도시)이 적층될 수 있다.
다음으로, 실시 예에서는 상기 제2 절연층(112)의 제2 비아 홀(VH2)을 채우는 제2 비아(170)와, 상기 제2 절연층(112)의 상면에 배치되는 제2 회로 패턴층(130) 및 상기 제2 절연층(112)의 하면에 배치되는 제3 회로 패턴층(140)을 형성하는 공정을 진행할 수 있다.
이를 위해, 도 5b에 도시된 바와 같이, 실시 예에서는 상기 제2 절연층(112)의 상면 및 하면에 각각 상기 제2 회로 패턴층(130) 및 제3 회로 패턴층(140)이 형성될 영역을 노출하는 개구부를 가진 드라이 필름(DF)을 형성할 수 있다.
그리고, 실시 예에서는 도 5c에 도시된 바와 같이, 상기 제2 비아 홀(VH2) 및 상기 드라이 필름(DF1)의 개구부를 채우는 도금을 진행하여, 제2 비아(V2), 제2 회로 패턴층(130) 및 제3 회로 패턴층(140)을 형성할 수 있다. 이때, 상기 도금은 상기 제2 절연층(112) 또는 상기 동박층(미도시) 상에 무전해 도금을 진행하여 화학동도금층(미도시)을 형성한 후, 상기 화학동도금층을 시드층으로 하여 진행될 수 있다.
다음으로, 도 5d에 도시된 바와 같이, 실시 예에서는 상기 제2 절연층(112)의 제1면 또는 상면에 제1 절연층(111)을 적층하고, 상기 제2 절연층(112)의 제2면 또는 하면에 제3 절연층(113)을 적층하는 공정을 진행할 수 있다.
이때, 상기 제1 절연층(111) 및 제3 절연층(113)은 프리프레그일 수 있으며, 이와 다르게 RCC일 수 있다.
또한, 도면 상에는 도시하지 않았지만, 상기 제1 절연층(111)의 제1면 및 상기 제3 절연층(113)의 제2면에는 각각 동박층(미도시)이 형성될 수 있다.
다음으로, 도 5e에 도시된 바와 같이, 상기 제1 절연층(111)에 관통 홀(VH1) 및 비관통 홈(180R)을 형성하고, 제3 절연층(113)에 관통 홀(VH3)을 형성하는 공정을 진행할 수 있다.
상기 제1 절연층(111)의 관통 홀(VH1)은 제1 비아에 대응하는 제2 전극부(V1)가 배치될 영역에 형성될 수 있고, 제3 절연층(113)의 관통 홀(VH3)은 제3 비아(V3)가 배치될 영역에 형성될 수 있다.
또한, 상기 제1 절연층(111)에서의 비관통 홈(180R)은 제1 전극부(180)가 배치될 영역에 형성될 수 있다. 이때, 상기 관통 홀(VH1)과 비관통 홈(180R)은 각각 별개의 레이저 공정을 진행하여 형성될 수 있다. 이와 다르게, 상기 관통 홀(VH1)과 비관통 홈(180R)은 한번의 레이저 공정에서 레이저 세기의 변화를 통해 상기 제1 절연층(111)에 각각 형성될 수 있다.
다름으로, 실시 예에서는 도 5f에 도시된 바와 같이, 상기 제1 절연층(111)에 제1 전극부(180) 및 제2 전극부(V1)를 형성하면서, 상기 제1 절연층(111)에 상면에 배치되는 제1 회로 패턴층(120)을 형성할 수 있다. 또한, 실시 예에서는 상기 제3 절연층(113)에 제3 비아(V3)를 형성하면서, 상기 제3 절연층(113)의 하면에 제4 회로 패턴층을 형성하는 공정을 진행할 수 있다.
다음으로, 도 10f에 도시된 바와 같이, 실시 예에서는 상기 제1 절연층(111)의 상면에 제1 보호층(160)을 형성하고, 상기 제3 절연층(113)의 하면에 제2 보호층(170)을 형성하는 공정을 진행할 수 있다. 이때, 제1 보호층(160) 및 제2 보호층(170)은 상기 제1 절연층(111)의 상부 및 상기 제3 절연층(113)의 하부에 전체적으로 형성될 수 있다.
다음으로, 도 10h에 도시된 바와 같이, 실시 예에서는 상기 제1 보호층(160) 및 제2 보호층(170)에서, 개구부가 형성될 영역을 제외한 영역을 각각 노광 및 경화하는 공정을 진행할 수 있다.
그리고, 실시 예에서는 도 10i에 도시된 바와 같이, 상기 노광 및 경화가 이루어지지 않은 영역을 현상하여 개구부를 형성하는 공정을 진행할 수 있다.
이때, 실시 예에서는 상기 개구부의 형성을 위해, 상기 미경화된 영역을 씨닝(thinning)하여, 해당 영역의 보호층의 두께를 줄이는 공정을 진행할 수 있다. 이때, 상기 씨닝(thinning)은 상기 노광되지 않은 영역에 대해, 테트라메틸암모늄하이드록시드(TMAH) 또는 트리메틸-2-하이드록시에틸암모늄하이드록사이드(콜린) 등이 함유된 유기 알칼리성 화합물을 이용하여 진행될 수 있다.
실시 예의 회로 기판은 제1 절연층의 상면에 배치된 제1 패드 및 제2 패드를 포함한다. 그리고, 상기 제1 절연층 내에는 상기 제1 패드와 수직으로 중첩된 제1 전극부 및 상기 제2 패드와 수직으로 중첩된 제2 전극부를 포함한다. 상기 제2 전극부는 상기 제1 절연층의 하면에 배치된 제2 회로 패턴층과 상기 제2 패드를 전기적으로 연결하는 비아이다. 이에 반하여 상기 제1 전극부는 상기 제1 절연층을 관통하지 않으며, 이에 따라 상기 제2 회로 패턴층과 직접 접촉하지 않는다. 예를 들어, 상기 제1 전극부의 하면은 상기 제2 회로 패턴층의 상면보다 높게 위치할 수 있다. 즉, 상기 제1 전극부는 상기 제1 패드와 상기 제2 회로 패턴층 사이를 전기적으로 연결하는 기능을 하는 것은 아니며, 상기 제1 패드의 상면에 제1 오목부를 형성하기 위한 더미 전극일 수 있다. 이에 따라, 실시 예에서의 제1 패드의 상면에는 상기 제1 전극부에 대응하는 제1 오목부가 형성된다. 이에 따라, 실시 예에서는 상기 제1 패드의 상면에 제1 오목부가 형성되도록 하여, 상기 제1 패드 상에 배치되는 솔더 볼과 같은 접속부의 흘러 넘침을 방지할 수 있다. 그리고, 실시 예에서는 상기 접속부의 흘러 넘침을 방지함에 따라, 상기 접속부가 상기 제1 패드 상에 안정적으로 배치될 수 있도록 하며, 이를 통해 상기 접속부의 상기 제1 패드 사이의 접합력을 향상시킬 수 있다. 나아가, 실시 예에서는 상기 접속부의 흘러 넘침을 방지함에 따라, 상기 접속부가 상기 제1 패드와 이웃하는 회로 패턴(예를 들어, 트레이스)과 접촉하는 것을 방지할 수 있으며, 이에 따른 회로 쇼트와 같은 전기적 신뢰성 문제를 해결할 수 있다.
또한, 실시 예에서의 상기 제2 패드의 상면에는 상기 제2 전극부에 대응하는 제2 오목부가 형성된다. 이때, 상기 제1 전극부의 두께는 상기 제2 전극부의 두께보다 작다. 이에 따라, 상기 제1 전극부와 제2 전극부가 동일한 폭을 가지는 경우, 상기 제1 오목부의 깊이는 상기 제2 오목부의 깊이보다 작을 수 있다. 이때, 상기 제1 패드 상에는 제1-1 접속부가 배치되고, 상기 제2 패드 상에는 제1-2 접속부가 배치될 수 있다. 이때, 상기 제1 오목부의 깊이와 제2 오목부의 깊이가 서로 다른 경우, 상기 제1-1 접속부의 높이와 제1-2 접속부의 높이에 차이가 발생할 수 있다. 그리고, 상기 제1-1 접속부의 높이와 제1-2 접속부의 높이가 서로 다를 경우, 상기 제1-1 접속부 및 상기 제1-2 접속부 상에 칩이 기울어진 상태로 실장될 수 있고, 이에 따른 신뢰성에 문제가 발생할 수 있다. 이에 따라, 실시 예에서는 상기 제1 전극부의 폭이 상기 제2 전극부의 폭보다 크도록 하여, 상기 제1 오목부의 깊이와 제2 오목부의 깊이가 실질적으로 동일하도록 한다. 이에 따라 실시 예에서는 상기 제1-1 접속부의 높이와 제1-2 접속부의 높이를 동일 높이로 맞출 수 있고, 이에 따라 상기 칩의 실장성을 향상시킬 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (17)

  1. 제1 절연층;
    상기 제1 절연층의 상면에 배치되고, 제1 패드를 포함하는 제1 회로 패턴층;
    상기 제1 절연층의 하면에 배치되는 제2 회로 패턴층; 및
    상기 제1 절연층 내에 배치되고, 상기 제1 패드와 수직으로 중첩되는 제1 전극부를 포함하고,
    상기 제1 전극부의 하면은 상기 제2 회로 패턴층의 상면보다 높게 위치하고,
    상기 제1 패드는 상기 제1 전극부와 수직으로 중첩된 영역에 형성되는 제1 오목부를 포함하는,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 전극부의 상면은 상기 제1 패드의 하면과 직접 접촉하고,
    상기 제1 전극부의 하면은 상기 제2 회로 패턴층의 상면과 이격되는,
    회로 기판.
  3. 제1항에 있어서,
    상기 제1 전극부의 두께는 상기 제1 절연층의 두께의 20% 내지 80%의 범위를 만족하며,
    상기 제1 절연층의 두께는, 상기 제1 회로 패턴층의 하면과 상기 제2 회로 패턴층의 상면 사이의 수직 거리인,
    회로 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 패드는,
    상기 제1 전극부와 수직으로 중첩되는 제1-1 부분과,
    상기 제1 전극부와 수직으로 중첩되지 않는 제1-2 부분을 포함하며,
    상기 제1 오목부는 상기 제1 패드의 상기 제1-1 부분에 형성되는,
    회로 기판.
  5. 제4항에 있어서,
    상기 제1 패드의 상기 제1-2 부분의 상면은, 상기 제1-1 부분으로 멀어질수록 높이가 낮아지는 곡면을 포함하는,
    회로 기판.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 회로 패턴층은 상기 제1 패드와 이격되는 제2 패드를 포함하고,
    상기 제2 패드와 수직으로 중첩된 상기 제1 절연층을 관통하며 형성되는 제2 전극부를 더 포함하고,
    상기 제2 전극부의 상면은 상기 제2 패드의 하면과 직접 접촉하고,
    상기 제2 전극부의 하면은 상기 제2 회로 패턴층과 직접 접촉하는,
    회로 기판.
  7. 제6항에 있어서,
    상기 제2 패드는 상기 제2 전극부와 수직으로 중첩된 영역에 형성된 제2 오목부를 포함하는,
    회로 기판.
  8. 제7항에 있어서,
    상기 제1 전극부의 폭은 상기 제2 전극부의 폭에 대응하고,
    상기 제1 오목부의 깊이는 상기 제2 오목부의 깊이보다 작은,
    회로 기판.
  9. 제7항에 있어서,
    상기 제1 전극부의 폭은 상기 제2 전극부의 폭보다 크고,
    상기 제1 오목부의 깊이는 상기 제2 오목부의 깊이에 대응되는,
    회로 기판.
  10. 제9항에 있어서,
    상기 제1 전극부의 폭은 상기 제2 전극부의 폭의 120% 내지 180%의 범위를 만족하는,
    회로 기판.
  11. 제6항에 있어서,
    상기 제1 전극부의 하면의 표면 거칠기는,
    상기 제2 전극부의 하면의 표면 거칠기보다 큰,
    회로 기판.
  12. 제6항에 있어서,
    상기 제1 전극부의 하면은,
    상기 제1 회로 패턴층을 향하여 볼록한 제1 곡면과, 상기 제2 회로 패턴층을 향하여 볼록한 제2 곡면 중 적어도 하나를 포함하는,
    회로 기판.
  13. 제1항에 있어서,
    상기 제1 절연층을 관통하며 형성되고, 상면이 상기 제1 패드와 직접 접촉하고, 하면이 상기 제2 회로 패턴층의 상면과 직접 접촉하는 제2 전극부를 포함하고,
    상기 제1 패드는,
    상기 제1 전극부와 수직으로 중첩되는 제1 영역과,
    상기 제2 전극부와 수직으로 중첩되는 제2 영역을 포함하고,
    상기 제1 오목부는 상기 제1 패드의 상기 제1 영역의 상면에 형성되고,
    상기 제1 패드는 상기 제2 영역의 상면에 형성되는 제2 오목부를 포함하는,
    회로 기판.
  14. 제1항에 있어서,
    상기 제1 절연층의 상면에 배치되는 제1 보호층을 포함하고,
    상기 제1 보호층은,
    상기 제1 패드보다 낮은 높이를 가지며 상기 제1 패드의 측면을 둘러싸며 배치되는 제1 부분을 포함하는,
    회로 기판.
  15. 제1 절연층;
    상기 제1 절연층의 상면에 배치되는 제1 패드 및 제2 패드를 포함하는 제1 회로 패턴층;
    상기 제1 절연층의 하면에 배치되는 제2 회로 패턴층;
    상기 제1 절연층 내에 배치되고, 상기 제1 패드와 수직으로 중첩되는 제1 전극부;
    상기 제1 절연층 내에 배치되고, 상기 제2 패드와 수직으로 중첩되는 제2 전극부
    상기 제1 패드 및 상기 제2 패드 상에 배치되는 제1 접속부;
    상기 제1 접속부 상에 실장된 칩; 및
    상기 칩을 몰딩하는 몰딩층을 포함하고,
    상기 제1 전극부는 상기 제1 절연층의 두께보다 작은 두께를 가지고,
    상기 제2 전극부는 상기 제1 절연층의 두께에 대응하는 두께를 가지며,
    상기 제1 패드는 상기 제1 전극부와 수직으로 중첩된 영역에 형성된 제1 오목부를 포함하고,
    상기 제2 패드는 상기 제2 전극부와 수직으로 중첩된 영역에 형성된 제2 오목부를 포함하는,
    패키지 기판.
  16. 제15항에 있어서,
    상기 제1 접속부는,
    상기 제1 패드 상에 배치되고, 상기 제1 오목부를 채우는 제1-1 접속부; 및
    상기 제2 패드 상에 배치되고, 상기 제2 오목부를 채우는 제1-2 접속부를 포함하는,
    패키지 기판.
  17. 제15항에 있어서,
    상기 칩은 상기 제1 절연층 상에서 폭 방향으로 상호 이격되거나, 상하 방향으로 배치되는 제1 칩 및 제2 칩을 포함하는, 패키지 기판.
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