KR20220135967A - 회로기판 및 이를 포함하는 패키지 기판 - Google Patents

회로기판 및 이를 포함하는 패키지 기판 Download PDF

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KR20220135967A
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권명재
남상혁
이상현
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층을 관통하는 제1 비아; 상기 제1 절연층의 상면에 배치되고, 상기 제1 비아의 상면과 연결되는 제1 회로 패턴; 및 상기 제1 절연층의 하면에 배치되고, 상기 제2 비아의 하면과 연결되는 제2 회로 패턴을 포함하고, 상기 제1 회로 패턴은, 상기 제1 비아의 상면에 배치되는 패드를 포함하고, 상기 패드의 폭은, 상기 제1 비아의 상면의 폭보다 작다.

Description

회로기판 및 이를 포함하는 패키지 기판 {CIRCUIT BOARD AND PACKAGE SUBSTRATE INCLUDING THE SAME}
실시 예는 회로 기판에 관한 것으로, 특히 이웃하는 복수의 패드 사이의 피치를 최소화할 수 있는 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에, 원하는 성능을 얻는데 한계가 있다.
일반적인 패키지 기판은 프로세서 칩이 배치된 프로세서 패키지와, 메모리 칩이 부착된 메모리 패키지가 하나로 연결된 형태를 가진다. 이러한 패키지 기판은 프로세서 칩과 메모리 칩을 하나의 통합 패키지로 제조함으로써, 칩의 실장 면적을 줄이고, 짧은 패스를 통해 고속 신호이 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 패키지 기판은 모바일 기기 등에 많이 적용되고 있다.
한편, 최근 들어 모바일 기기와 같은 전자기기의 고사양화, HBM(High Bandwidth Memory) 채용 등으로, 하나의 패키지 기판에 복수의 칩을 실장할 수 있는 회로 기판이 요구되고 있다.
그러나, 종래의 패키지용 회로 기판은, 칩이 실장되는 패드의 디자인 한계로 인해 사이즈에 제약이 있다. 예를 들어, 종래의 패키지용 회로 기판은 최소 비아의 사이즈, 상기 비아의 사이즈에 의한 패드의 사이즈, 그리고 복수의 패드 사이에 배치되는 트레이스의 사이즈, 나아가 상기 패드의 표면을 오픈하는 솔더 레지스트의 오픈 영역(SOR: Solder resist open region) 사이즈에 제약이 있다. 예를 들어, 종래의 패키지용 회로 기판에서, 칩 실장용 패드의 피치(pitch)는 100㎛를 초과하고 있다. 이에 따라, 종래의 패키지용 회로기판을 이용하면, 제한된 공간 내에 실장될 수 있는 칩의 수가 감소할 수 있다. 예를 들어, 종래에서는 상기와 같은 패드의 피치 한계로 인해 다수의 칩을 모두 실장하기 위해 회로 기판의 부피가 커지는 문제가 있다.
또한, 최근에는 감광성 물질(예를 들어, PID)을 사용하여 미세 피치를 구현한 회로 기판이 개발되고 있다. 그러나, 상기 감광성 물질로 제조된 회로 기판은 휨(warpage)에 취약하고, 프리프레그를 사용하여 제조된 회로 기판 대비 제조 단가가 높은 문제가 있다.
실시 예에서는 실장 패드의 피치를 최소화할 수 있는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
또한, 실시 예에서는 프리프레그로 구성된 회로 기판에서, 최외측의 칩 실장 패드가 100㎛ 이하의 미세 피치를 가질 수 있도록 한 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층을 관통하는 제1 비아; 상기 제1 절연층의 상면에 배치되고, 상기 제1 비아의 상면과 연결되는 제1 회로 패턴; 및 상기 제1 절연층의 하면에 배치되고, 상기 제2 비아의 하면과 연결되는 제2 회로 패턴을 포함하고, 상기 제1 회로 패턴은, 상기 제1 비아의 상면에 배치되는 패드를 포함하고, 상기 패드의 폭은, 상기 제1 비아의 상면의 폭보다 작다.
또한, 상기 제1 비아는, 상기 제1 절연층에 폭 방향으로 이격되는 제1-1 비아 및 제1-2 비아를 포함하고, 상기 제1 회로 패턴은, 상기 제1-1 비아의 상면에 배치되는 제1 패드와, 상기 제1-2 비아의 상면에 배치되는 제2 패드를 포함하고, 상기 제1 패드의 중심에서 상기 제2 패드의 중심까지의 거리에 대응하는 피치는 100㎛ 이하이다.
또한, 상기 제1 회로 패턴의 상기 제1 패드는, 상기 제1-1 비아의 상면의 폭보다 작고, 상기 제1-1 비아의 하면의 폭보다 크며, 상기 제1 회로 패턴의 상기 제2 패드는, 상기 제1-2 비아의 상면의 폭보다 작고, 상기 제1-2 비아의 하면의 폭보다 크다.
또한, 상기 제1-1 비아의 상면의 폭은 상기 제1-1 비아의 하면의 폭보다 크고, 상기 제1-2 비아의 상면의 폭은 상기 제1-2 비아의 하면의 폭보다 크다.
또한, 상기 제1 회로 패턴은 제1 트레이스를 포함하고, 상기 제1 트레이스는 상기 제1 회로 패턴의 상기 제1 패드 및 상기 제1 회로 패턴의 상기 제2 패드 사이에 적어도 1개 이상 배치된다.
또한, 상기 제1 회로 패턴은 상기 제1 회로 패턴의 상기 제1 패드와 연결되는 제2 트레이스를 포함하고, 상기 제1 회로 패턴의 상기 제2 트레이스는, 상기 제1 회로 패턴의 상기 제1 패드의 측면 및 상기 제1-1 비아의 상면과 접촉하는 제1 부분과, 상기 제1 부분으로부터 연장되고, 상기 제1 절연층의 상면과 접촉하는 제2 부분을 포함한다.
또한, 상기 제2 회로 패턴은, 상기 제1-1 비아의 하면에 배치되는 제1 패드와, 상기 제1-2 비아의 하면에 배치되는 제2 패드를 포함하고, 상기 제2 회로 패턴의 상기 제1 패드 및 상기 제2 회로 패턴의 상기 제2 패드 중 적어도 하나는, 상기 제1 회로 패턴의 상기 제1 트레이스와 두께 방향으로 오버랩된다.
또한, 상기 제2 회로 패턴은 트레이스를 포함하고, 상기 제2 회로 패턴의 상기 트레이스는, 상기 제1 절연층의 하면에서 상기 제2 회로 패턴의 상기 제1 패드와 상기 제2 회로 패턴의 상기 제2 패드 사이의 영역을 제외한 영역에 배치된다.
또한, 상기 제2 회로 패턴의 상기 제1 패드와 상기 제2 회로 패턴의 상기 제2 패드 사이의 간격은, 2㎛ 내지 30㎛의 범위를 가진다.
또한, 상기 제1 절연층의 상면에 배치되고, 상기 제1 회로 패턴의 상기 제1 및 제2 패드를 오픈하는 개구부를 가지는 제1 보호층; 및 상기 제1 보호층의 상기 개구부를 통해 노출된 상기 제1 회로 패턴의 상기 제1 및 제2 패드에 배치되는 제1 표면 처리층을 포함한다.
또한, 상기 제1 보호층의 상기 개구부의 폭은, 상기 제1-1 비아 및 상기 제1-2 비아의 상면의 폭보다 작고, 상기 제1 표면 처리층은, 상기 제1 회로 패턴의 상기 제1 및 제2 패드에 배치되는 제1 부분과, 상기 제1-1 비아 및 상기 제1-2 비아의 상면에 배치되는 제2 부분을 포함한다.
또한, 상기 제1 보호층의 상기 개구부의 폭은, 상기 제1-1 비아 및 상기 제1-2 비아의 상면의 폭보다 크고, 상기 제1 표면 처리층은, 상기 제1 회로 패턴의 상기 제1 및 제2 패드에 배치되는 제1 부분과, 상기 제1-1 비아 및 상기 제1-2 비아의 상면에 배치되는 제2 부분과, 상기 제1 절연층의 상면에 배치되는 제3 부분을 포함한다.
또한, 상기 제1 트레이스의 상기 제1 부분의 적어도 일부는, 상기 제1 보호층의 개구부에 배치되고, 상기 제1 표면 처리층으로 덮이고, 상기 제1 트레이스의 상기 제2 부분의 적어도 일부는, 상기 제1 보호층으로 덮인다.
또한, 상기 제1 패드의 중심에서 상기 제2 패드의 중심까지의 거리에 대응하는 피치는 90㎛ 이하이다.
또한, 상기 회로 기판은 상기 제1 절연층 아래에 배치되는 제2 절연층; 상기 제2 절연층을 관통하는 제2 비아; 상기 제2 절연층의 상면에 배치되고, 상기 제2 비아의 상면과 연결되는 제3 회로 패턴; 상기 제2 절연층의 하면에 배치되고, 상기 제2 비아의 하면과 연결되는 제4 회로 패턴; 및 상기 제2 절연층의 하면에 배치되고, 상기 제4 회로 패턴의 복수의 패드를 노출하는 개구부를 가지는 제2 보호층을 포함하고, 상기 제1 절연층은, 회로 기판의 최상측에 배치된 제1 최외측 절연층이고, 상기 제2 절연층은, 상기 회로 기판의 최하측에 배치된 제2 최외측 절연층이다.
또한, 상기 제4 회로 패턴의 패드는, 상기 제1 회로 패턴의 상기 제1 및 제2 패드보다 큰 폭을 가지며, 상기 제4 회로 패턴의 복수의 패드 사이의 피치는, 상기 제1 회로 패턴의 상기 제1 및 제2 패드의 피치보다 크다.
또한, 상기 제1 절연층 및 상기 제2 절연층 사이에 배치되는 코어층을 포함하고, 상기 제1 절연층 및 상기 제2 절연층은, 상기 코어층을 중심으로 대칭 구조를 가지며, 프리프레그를 포함한다.
한편, 실시 예에 따른 패키지 기판은 제1 절연층; 상기 제1 절연층을 관통하며, 폭 방향으로 상호 이격되는 제1-1 비아 및 제1-2 비아를 포함하는 제1 비아; 상기 제1-1 비아의 상면에 배치되는 제1 패드, 상기 제1-2 비아의 상면에 배치되는 제2 패드 및 상기 제1 절연층의 상면에서 상기 제1 패드와 상기 제2 패드 사이에 배치되는 제1 트레이스를 포함하는 제1 회로 패턴; 상기 제1 절연층의 하면에 배치되고, 상기 제2 비아의 하면과 연결되는 제2 회로 패턴; 상기 제1 패드 및 상기 제2 패드에 배치되는 제1 표면 처리층; 상기 제1 표면 처리층에 배치되는 제1 접착부; 상기 제1 접착부에 부착되는 칩; 및 상기 제1 절연층의 상면에 배치되고, 상기 칩을 몰딩하는 몰딩층을 포함하고, 상기 제1 회로 패턴의 상기 제1 패드는, 상기 제1-1 비아의 상면의 폭보다 작고, 상기 제1 회로 패턴의 상기 제2 패드는, 상기 제1-2 비아의 상면의 폭보다 작으며, 상기 상기 제1 회로 패턴의 상기 제1 패드의 중심에서 상기 제1 회로 패턴의 상기 제2 패드의 중심까지의 거리에 대응하는 피치는 100㎛ 이하이다.
또한, 상기 제1 절연층은, 복수의 절연층의 적층 구조에서 최외측에 배치된 최외측 절연층이고, 상기 제1 회로 패턴은 상기 최외측 절연층에 배치되는 최외측 회로 패턴이다.
또한, 상기 칩은 폭 방향으로 상호 이격되어 배치되는 제1 칩 및 제2 칩을 포함하고, 상기 제1 칩은 센트랄 프로세서(CPU)에 대응하고, 상기 제2 칩은 그래픽 프로세서(GPU)에 대응한다.
실시 예에 따른 회로 기판은 칩이 실장되는 영역에 배치된 비아를 포함한다. 상기 비아는 제1 폭을 가지는 제1면과, 상기 제1폭보다 작은 제2 폭을 가지는 제2면을 포함한다. 그리고, 실시 예에서는 상기 비아의 제1면에 배치되는 실장 패드를 포함한다. 이때, 상기 실장 패드는 상기 비아의 제1면보다 작은 폭을 가질 수 있다. 이에 따라, 실시 예에서는 실장 패드의 폭 변화를 통해, 상기 실장 패드와 연결되는 비아의 이격 간격을 최소화할 수 있다. 즉, 비교 예에서는 상기 비아의 이격 간격은 상기 실장 패드의 폭에 영향을 받았다. 이에 반하여, 실시 예에서는 상기 실장 패드의 폭에 전혀 영향을 받지 않고, 상기 비아의 이격 간격을 조절할 수 있으며, 이에 따라 상기 비아의 이격 간격을 비교 예 대비 줄일 수 있다. 나아가, 실시 예에서는 상기 비아의 이격 간격이 줄어듦에 따라, 상기 비아에 배치되는 실장 패드의 피치를 획기적으로 줄일 수 있다. 또한, 실시 예에서는 비교 예 대비 실장 패드의 피치를 줄일 수 있음에 따라, 제한된 공간 내에 더 많은 칩을 실장시킬 수 있으며, 이에 따른 회로 기판의 부피, 나아가 패키지 기판의 부피를 감소시킬 수 있다.
또한, 실시 예에서는 상기와 같이 피치가 감소함에 따라, 상기 회로 기판에 실장되는 칩의 단자 사이를 연결하는 전송 라인의 길이를 줄일 수 있으며, 이에 따른 신호 전송 손실을 최소화하여 통신 성능을 향상시킬 수 있다.
또한, 실시 예에서는 실장 패드의 폭이 상기 비아의 제1면의 폭보다는 작으면서, 상기 비아의 제2면의 폭보다는 크도록 한다. 이에 따라 실시 예에서는 상기 실장 패드와 상기 비아의 폭 차이를 최소화하여 이에 따른 통신 성능을 향상시킬 수 있도록 한다. 구체적으로, 상기 비아 및 실장 패드를 통해 전달되는 신호는, 상기 비아의 폭과 상기 실장 패드의 폭에 영향을 받는다. 예를 들어, 상기 비아의 폭과 상기 실장 패드의 폭의 차이가 크면, 이에 따른 저항이 증가하여 신호 전송 손실이 증가할 수 있다. 이에 반하여, 실시 예에서는 상기 실장 패드의 폭이 상기 비아의 제1면의 폭보다는 작으면서 제2 면의 폭보다는 크도록 한다. 이에 따라, 실시 예에서는 상기 비아의 폭과 실장 패드의 폭 차이로 인해 발생하는 신호 전송 손실을 줄일 수 있고, 이에 따른 통신 성능을 향상시킬 수 있다.
도 1a는 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 1b는 도 1a의 회로기판에서 A영역의 확대도이다.
도 1c는 비교 예에 따른 회로 기판에서 실장 패드의 피치를 설명하기 위한 도면이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 3a는 도 2의 T1 영역의 확대도이다.
도 3b는 도 2의 B1 영역의 확대도이다.
도 4는 제1 실시 예에 따른 실장 패드의 피치를 설명하기 위한 도면이다.
도 5a는 도 2의 최외측 회로 패턴의 평면도를 나타낸 것이다.
도 5b는 도 5a의 B영역의 확대도이다.
도 6은 제1 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 7은 제2 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 8은 제3 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 9는 제4 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 10a 내지 도 10f는 도 2에 도시된 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 11은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
- 비교 예 -
실시 예의 설명에 앞서, 본원의 실시 예의 회로 기판과 비교되는 비교 예에 대해 설명하기로 한다.
도 1a는 비교 예에 따른 회로 기판을 나타낸 도면이고, 도 1b는 도 1a의 회로기판에서 A영역의 확대도이고, 도 1c는 비교 예에 따른 회로 기판에서 실장 패드의 피치를 설명하기 위한 도면이다.
도 1a를 참조하면, 비교 예에 따른 회로 기판에서는 비아 및 패드의 디자인 한계로 인해, 이웃하는 패드(명확하게는, 칩이 실장되는 실장 패드) 사이의 피치가 100㎛를 초과한다. 비교 예에서의 회로 기판은 코어 타입의 구조를 가진다.
비교 예에 따른 회로 기판은, 절연층, 회로 패턴, 비아, 및 보호층을 포함한다.
절연층은 코어층(1), 제1 절연층(5) 및 제2 절연층(8)을 포함한다. 비교 예의 회로 기판은 코어층(1)을 중심으로, 이의 상부 및 하부에 제1 절연층(5) 및 제2 절연층(8)이 대칭 구조를 가지고 배치된다. 코어층(1)은 프리프레그를 포함하는 CCL(Clad Copper Laminate)이거나, 인터포져에서 사용되는 실리콘, 글라스, 및 세라믹과 같은 재료를 포함한다.
제1 절연층(5) 및 제2 절연층(8)은 상기 코어층(1)의 상면 및 하면에 각각 배치된다. 상기 제1 절연층(5) 및 제2 절연층(8)은 프리프레그를 포함한다. 예를 들어, 제1 절연층(5) 및 제2 절연층(8)은 수지 및 상기 수지 내에 강화 섬유를 포함한다.
제1 회로 패턴(2)은 제1 절연층(5)의 하면에 배치된다. 또한, 상기 제1 회로 패턴(2)은 코어층(1)의 상면에 배치된다.
제2 회로 패턴(7)은 제1 절연층(5)의 상면에 배치된다. 상기 제2 회로 패턴(7)은 상기 제1 절연층(5)의 상면 위로 돌출되어 배치된다.
제3 회로 패턴(3)은 제2 절연층(8)의 상면에 배치된다. 또한, 상기 제3 회로 패턴(3)은 제2 절연층(8)의 하면에 배치된다.
제4 회로 패턴(10)은 제2 절연층(8)의 하면에 배치된다. 상기 제4 회로 패턴(10)은 제2 절연층(8)의 하면 아래로 돌출되어 배치된다.
이때, 비교 예의 회로 기판에서, 제1 절연층(5)은 다층 구조에서, 제1 최외측 또는 최상측에 배치된 절연층이고, 제2 절연층(8)은 제2 최외측 또는 최하측에 배치된 절연층이다.
상기 제1 회로 패턴(2), 제2 회로 패턴(7), 제3 회로 패턴(3) 및 제4 회로 패턴(10)은 각각 패드 및 트레이스를 포함한다. 상기 패드는 비아와 연결되거나, 칩이 실장되거나, 외부기판의 메인보드와 연결되는 접착부(미도시)가 배치되는 부분이다. 상기 트레이스는 상기 패드로부터 길게 연장되는 신호 라인이다.
비아는 각각의 절연층을 관통하며 배치된다. 예를 들어, 제1 비아(6)는 제1 절연층(5)을 관통하며 배치된다. 제1 비아(6)는 일단이 제1 회로 패턴(2)과 연결되고, 타단이 제2 회로 패턴(7)과 연결된다. 예를 들어, 제2 비아(4)는 코어층(1)을 관통하며 배치된다. 예를 들어, 제3 비아(9)는 제2 절연층(8)을 관통하며 배치된다. 예를 들어, 제3 비아(9)는 일단이 제3 회로 패턴(3)과 연결되고, 타단이 제4 회로 패턴(10)과 연결된다.
제1 보호층(11) 및 제2 보호층(12)은 상기 제1 절연층(5)의 상면 및 상기 제2 절연층(8)의 하면에 각각 배치된다. 상기 제1 보호층(11) 및 제2 보호층(12)은 각각 제2 회로 패턴(7) 및 제4 회로 패턴(10)의 표면을 노출하는 개구부를 가진다.
이때, 비교 예의 회로 기판에서, 제1 및 제2 최외측에 배치된 회로 패턴 중 하나는 칩이 실장되는 실장부를 포함하고, 다른 하나는 외부 기판의 메인 보드와 연결되는 단자부를 포함한다.
예를 들어, 비교 예에서, 제1 최외측에 배치된 제2 회로 패턴(7)은 칩이 실장되는 실장 패드를 포함하고, 제2 최외측에 배치된 제4 회로 패턴(10)은 외부 기판의 메인 보드가 연결되는 단자 패드를 포함한다.
구체적으로, 도 1a의 비교 예의 회로 기판에서, 제2 회로 패턴(7)은 실장 패드를 포함하고, 제4 회로 패턴(10)은 단자 패드를 포함한다.
이때, 비교 예에서의 회로 기판은 비아의 디자인에 따른 사이즈, 및 실장 패드의 디자인에 따른 사이즈에 한계가 있으며, 이로 인해 이웃하는 실장 패드의 중심 사이의 거리인 피치가 100㎛를 초과하고 있다.
즉, 비교 예에서의 제1 절연층(5)은 프리프레그를 포함한다. 이때, 상기 제1 절연층(5)에 비아 홀을 형성하기 위해서는 레이저 가공을 진행해야 한다. 이때, 일반적인 레이저 가공의 특성 상, 상기 제1 비아(6)는 일정 수준 이상의 사이즈를 가지게 된다.
예를 들어, 상기 제1 비아(6)는 레이저 가공에 의해 형성된 비아 홀 내부를 채우는 것에 의해, 제1면의 폭과 제2면의 폭이 다르다. 예를 들어, 상기 제1 비아(6)의 제1면 또는 상면의 폭(w1)은 제2면 또는 하면의 폭(w2)보다 크다. 그리고, 코어층을 포함하는 회로 기판에서, 제1 최외측에 배치되는 실장 패드는 상기 제1 비아(6)의 넓은 폭 부분인 제1면 또는 상면과 연결된다.
이때, 상기 제1 비아(6)의 제1면의 폭(w1)은 레이저 공정의 한계로 인해, 최소 45㎛ 이상을 가진다. 또한, 상기 제1 비아(6)의 제2면의 폭(w2)은 상기 제1면의 폭(w1)의 80% 수준인 40㎛ 이상을 가진다.
또한, 비교 예에서, 상기 제1 비아(6)의 제1면과 직접 접촉하는 제2 회로 패턴(7)의 실장 패드(7-2a, 7-2b)의 폭은 최소 70㎛ 이상을 가진다. 즉, 비교 예에서, 제1 비아(6)의 상면과 연결되는 제2 회로 패턴(7)의 실장 패드(7-2a, 7-2b)는, 상기 제1 비아(6)의 제1면의 폭(w1)보다 일정 수준 이상의 폭을 가진다. 또한, 상기 제1 절연층(5)의 제2면 또는 하면과 직접 접촉하는 제1 회로 패턴(2)의 패드의 폭(w4)은 최소 67㎛ 이상을 가진다. 즉, 상기 제1 회로 패턴(2)의 패드는 상기 제1 비아(6)의 제2면의 폭(w2)보다 일정 수준 이상의 폭을 가진다.
이에 따라, 상기 제2 회로 패턴(7)의 실장 패드(7-2a, 7-2b), 이웃하는 패드와의 피치에 영향을 주는 부분의 폭(w5=(w3-w1)/2)은 최소 12.5㎛ 수준이다. 즉, 상기 비아(40)의 제1면의 일단에서, 상기 제2 회로 패턴(7)의 실장 패드(7-2a, 7-2b)의 일단까지의 폭 방향으로의 수평 직선 거리(w5)는 최소 12.5㎛ 수준이다. 또한, 상기 제1 회로 패턴(2)의 패드에서, 이웃하는 패드와의 피치에 영향을 주는 부분의 폭(w6=(w4-w2)/2)은 최소 13.5㎛ 수준이다. 즉, 상기 제1 절연층(5)의 제2면의 일단에서, 상기 제1 회로 패턴(2)의 패드의 일단까지의 폭 방향으로의 수평 직선 거리(w5)는 최소 12.5㎛ 수준이다. 또한, 상기 제1 비아(6)의 제1면의 일단에서, 상기 제1 회로 패턴(2)의 패드의 일단까지의 폭 방향으로의 수평 직선 거리(w7=(w4-w1)/2)는 최소 11㎛ 수준이다.
이에 따라, 비교 예에서는, 상기와 같은 디자인 및 사이즈를 가지는 제2 회로 패턴(7)의 실장 패드(7-2a, 7-2b)를 이용하여 칩을 실장하는 경우, 상기 제1 패드(7-2a)의 중심과 제2 패드(7-2b)의 중심 사이의 거리인 피치는 최소 78㎛ 이상을 가진다. 즉, 비교 예에서의 상기 제1 패드(7-2a) 및 제2 패드(7-2b) 사이는 8㎛ 이상의 이격 간격을 가진다. 이에 따라, 단순히 제1 패드(7-2a)와 제2 패드(7-2b)의 디자인 및 사이즈만을 고려하는 경우, 상기 제1 패드(7-2a)의 중심과 제2 패드(7-2b)의 중심 사이의 거리인 피치는 78㎛ 정도를 가지게 된다.
그러나, 최근 전자 제품의 고사양화에 따라, 칩의 단자의 수가 증가하고, 이에 따라 상기 칩의 단자와 단자 사이를 연결하는 트레이스의 수도 증가하고 있다. 따라서, 도 1c의 (a)에 도시된 바와 같이, 상기와 같은 칩이 실장되는 회로 기판에서, 상기 칩이 실장될 제1 패드(7-2a)와 제2 패드(7-2b) 사이에는 적어도 1개의 트레이스가 배치되어야 한다. 예를 들어, 상기 제1 패드(7-2a)와 제2 패드(7-2b) 사이에 적어도 1개의 트레이스가 배치되지 않는 경우, 회로 기판의 전체적인 부피가 증가할 수 있다. 또한, 상기 제1 패드(7-2a)와 제2 패드(7-2b) 사이에 적어도 1개의 트레이스가 배치되지 않는 경우, 상기 칩의 단자와 단자 사이를 연결하는 트레이스의 길이가 증가하게 되고, 상기 트레이스의 길이 증가에 따른 신호 전송 손실이 증가하는 문제가 있다.
이에 따라, 칩이 실장될 수 있는 회로 기판에서, 상기 제1 패드(7-2a) 및 제2 패드(7-2b) 사이에는 적어도 1개의 트레이스(7-2)가 존재해야 한다. 상기 트레이스(7-2)는 상기 제1 패드(7-2a)와 제2 패드(7-2b) 사이를 연결하는 신호 라인일 수 있고, 이와 다르게, 상기 제1 패드(7-2a) 및 제2 패드(7-2b) 중 어느 하나 또는 이를 제외한 다른 패드 사이를 연결하는 신호 라인일 수 있다.
이때, 상기 트레이스(7-2)는 7㎛ 이상의 선폭(w8)을 가지고, 최소 8㎛의 이격 간격(w9)을 가진다. 상기 이격 간격(w9)은 복수의 트레이스들 사이의 이격 간격을 의미할 수 있고, 상기 트레이스(7-2)와 상기 제1 패드(7-2a) 또는 제2 패드(7-2b) 사이의 이격 간격을 의미할 수 있다.
이에 따라, 도 1c의 (b)에서와 같이, 비교 예의 회로 기판에서, 상기 제2 회로 패턴(7)을 실장 패드로 이용하는 경우, 상기 제1 패드(7-2a)와 제2 패드(7-2b)의 중심들 사이의 거리인 피치는 상기 제1 패드(7-2a)의 폭, 제2 패드(7-2b)의 폭, 상기 트레이스(7-2)의 폭, 상기 트레이스(7-2)의 이격 간격에 의해 결정된다. 예를 들어, 상기 설명한 바와 같이 비교 예에서는 상기 제1 패드(7-2a)의 폭, 제2 패드(7-2b)의 폭, 상기 트레이스(7-2)의 폭, 상기 트레이스(7-2)의 이격 간격이 결정되며, 이로 인해 제1 패드(7-2a) 및 제2 패드(7-2b) 사이의 피치(p1)는 110㎛를 초과하게 된다.
상기와 같이, 비교 예에서는 제1 패드(7-2a)와 제2 패드(7-2b)의 중심 사이의 피치가 최소 110㎛를 초과하게 되며, 이에 따른 제한된 공간 내에서 다수의 칩을 실장하기가 어려울 수 있다. 예를 들어, 상기 피치가 증가함에 따라 상기 칩을 실장하는데 필요한 회로 기판의 폭 방향으로의 폭이 증가하는 문제가 있다. 또한, 상기 피치가 증가한다는 것은 이웃하는 패드 사이의 신호 전송 라인이 증가한다는 것을 의미하며, 상기 신호 전송 라인이 증가함에 따른 신호 전송 손실이 증가하는 문제가 있다.
또한, 최근 전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 연구되고 있으며, 이에 따라 회로 패턴의 미세화가 요구되고 있다. 그러나, 비교 예의 회로 기판을 이용한 패키지 기판의 경우, 패드의 피치의 미세화에 한계가 있다. 또한, 최근 들어 애플리케이션 프로세서(AP: Application Processor)에서 처리되는 기능들의 증가에 따라, 이를 하나의 칩으로 구현하기 어려워지고 있다. 그러나, 비교 예에서 제공되는 회로 기판을 이용해서는 제한된 공간 내에, 서로 다른 기능을 하는 2개의 애플리케이션 프로세서(AP)를 실장하는데 어려움이 있다.
실시 예는 이러한 비교 예의 문제점을 해결하기 위한 것으로, 실장 패드의 피치를 100㎛이하, 바람직하게 90㎛ 이하, 더욱 바람직하게 80㎛ 이하로 축소할 수 있도록 한다. 나아가, 실시 예에서는 상기 피치의 축소에 따라 하나의 회로 기판에 복수의 칩의 실장이 가능하도록 한다. 예를 들어, 실시 예에서는 하나의 회로 기판에 서로 다른 기능을 하는 복수의 프로세서 칩이나, 메모리 칩을 모두 실장할 수 있는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공할 수 있도록 한다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 패키지 기판을 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
그리고, 실시 예에서는 패드의 피치를 미세화할 수 있도록 하고, 상기 피치의 미세화에 따라 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 회로 기판 및 패키지 기판을 제공한다. 나아가, 실시 예에서는 비교 예보다 작은 피치를 가지는 실장 패드 사이에 비교 예보다 더 많은 트레이스를 배치할 수 있도록 한 회로 기판 및 패키지 기판을 제공한다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
-제1 실시 예-
이하에서는 실시 예에 따른 회로 기판 및 이를 포함하는 패키지 기판에 대해 설명하기로 한다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 3a는 도 2의 T1 영역의 확대도이고, 도 3b는 도 2의 B1 영역의 확대도이며, 도 4는 제1 실시 예에 따른 실장 패드의 피치를 설명하기 위한 도면이다. 도 2 내지 도 4를 참조하여, 제1 실시 예에 따른 회로 기판에 대해 설명하기로 한다.
도 2를 참조하면, 회로 기판(100)은 적어도 1개의 칩이 실장될 수 있도록 하는 실장 공간을 제공한다. 상기 회로 기판(100)에 실장되는 칩은, 1개일 수 있으며, 이와 다르게 2개일 수 있으며, 이와 다르게 3개 이상일 수 있다. 예를 들어, 회로 기판(100)에는 1개의 프로세서 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩이 실장될 수 있으며, 이와 다르게 1개의 프로세서 칩과 함께 1개의 메모리 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩과 적어도 1개의 메모리 칩이 실장될 수 있다.
회로 기판(100)은 절연층(110)을 포함한다.
이때, 실시 예의 회로 기판(100)은 코어 기판일 수 있다. 예를 들어, 회로 기판(100)은 코어층(111)을 포함할 수 있다. 예를 들어, 회로 기판(100)은 코어층(111)을 중심으로, 이의 상부 및 하부에 대칭적으로 복수의 절연층이 적층된 구조를 가질 수 있다. 이때, 실시 예에서, 상기 회로 기판(100)이 코어 기판일 것으로 설명하였으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시 예에서 회로 기판은 코어층이 제거된 코어리그 기판일 수 있다. 이때, 실시 예에서는 칩의 실장을 위한 실장 패드에 그 특징이 있다. 이에 따라, 실시 예에서, 상기 회로 기판(100)이 코어층을 포함하는지 여부는 크게 중요하지 않으며, 회로 기판의 다층 구조에서, 최외측에 배치된 절연층, 비아 및 회로 패턴에 그 특징이 있다. 그리고, 이하에서 설명되는 최외측에 배치된 절연층, 비아 및 회로 패턴에 특징은 코어 기판뿐 아니라, 코어리스 기판에도 동일하게 적용될 수 있을 것이다. 다만, 실시 예에서는 회로 기판의 휨 특성을 최대화하기 위해, 상기 회로 기판(100)이 코어층을 포함하는 코어 기판인 것으로 하여 설명한다.
이에 따라, 회로 기판(100)의 절연층(110)은 코어층(111), 제1 절연층(112) 및 제2 절연층(113)을 포함할 수 있다.
코어층(111)은 프리프레그를 포함하는 CCL(Clad Copper Laminate)이거나, 인터포져에서 사용되는 실리콘, 글라스, 및 세라믹과 같은 재료를 포함한다.
제1 절연층(112)은 상기 코어층(111)의 제1면 상에 적층될 수 있다. 예를 들어, 제1 절연층(112)은 상기 코어층(111)의 상면에 적층될 수 있다. 이때, 도 2에서, 상기 제1 절연층(112)이 1층으로 구성되는 것으로 설명하였으나, 이에 한정되지는 않는다. 예를 들어, 제1 절연층(112)은 2층 이상의 다층 구조를 가질 수 있다. 그리고, 상기 제1 절연층(112)이 다층 구조를 가지는 경우, 이에 대응하게 제2 절연층(113)도 다층 구조를 가질 것이다. 또한, 회로 기판(100)에서, 코어층(111)의 제1면 또는 상면에 적어도 2개 이상의 제1 절연층이 적층되는 경우, 도 2에 도시된 제1 절연층(112)은 상기 2개 이상의 제1 절연층 중 제1 최외측(또는 최상측)에 배치된 제1 절연층을 나타낸 것일 수 있다.
또한, 제2 절연층(113)은 상기 코어층(111)의 제2면 상에 적층될 수 있다. 예를 들어, 상기 제2 절연층(113)은 상기 코어층(111)의 하면에 적층될 수 있다. 이때, 도 2에서 상기 제2 절연층(113)이 1층으로 구성되는 것으로 설명하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 제2 절연층(113)은 2층 이상의 다층 구조를 가질 수 있다. 그리고, 상기 제2 절연층(113)이 다층 구조를 가지는 경우, 이에 대응하여 제1 절연층(112)도 동일한 층수의 다층 구조를 가질 수 있다. 또한, 실시 예의 회로 기판(100)에서 코어층(111)의 제2면 또는 하면에 적어도 2개 이상의 제2 절연층이 적층되는 경우, 도 2에 도시된 제2 절연층(113)은 상기 2개 이상의 제2 절연층 중 제2 최외측(또는 최하측)에 배치된 제2 절연층을 나타낸 것일 수 있다.
상기 제1 절연층(112) 및 제2 절연층(113)은 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 절연층(112) 및 제2 절연층(113)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
상기 제1 절연층(112) 및 제2 절연층(113)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 제1 절연층(112) 및 제2 절연층(113)의 수지는 나프탈렌(naphthalene)기를 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.
한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.
상기 제1 절연층(112) 및 제2 절연층(113)은 10㎛ 내지 60㎛의 범위의 두께(도 3a의 T1, 도 3b의 T3)를 가질 수 있다. 예를 들어, 상기 제1 절연층(112) 및 제2 절연층(113)은 15㎛ 내지 55㎛의 범위의 두께(T1, T3)를 가질 수 있다. 예를 들어, 상기 제1 절연층(112) 및 제2 절연층(113)은 20㎛ 내지 50㎛의 범위의 두께(T1, T3)를 가질 수 있다. 상기 제1 절연층(112) 및 제2 절연층(113)의 두께(T1, T3)는 이의 표면에 각각 배치되는 회로 패턴들 사이의 거리를 의미할 수 있다. 예를 들어, 제1 절연층(112)의 두께(T1)는 이하에서 설명되는 제1 회로 패턴(140)의 제2면 또는 하면과 및 제2 회로 패턴(120)의 제1면 또는 상면 사이의 거리를 의미할 수 있다. 또한, 제2 절연층(113)의 두께(T2)는 이하에서 설명되는 제3 회로 패턴(125)의 하면과 제4 회로 패턴(160)의 상면 사이의 거리를 의미할 수 있다.
실시 예의 절연층(110)의 표면에는 회로 패턴이 각각 배치될 수 있다. 예를 들어, 제1 절연층(112)의 제1면 또는 상면에는 제1 회로 패턴(140)이 배치될 수 있다. 예를 들어, 제1 절연층(112)의 제2면 또는 하면에는 제2 회로 패턴(120)이 배치될 수 있다. 예를 들어, 제2 절연층(113)의 제1면 또는 상면에는 제3 회로 패턴(125)이 배치될 수 있다. 예를 들어, 제2 절연층(113)의 제2면 또는 하면에는 제4 회로 패턴(160)이 배치될 수 있다.
상기 제1 회로 패턴(140), 제2 회로 패턴(120), 제3 회로 패턴(125) 및 제4 회로 패턴(160)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 제1 회로 패턴(140), 제2 회로 패턴(120), 제3 회로 패턴(125) 및 제4 회로 패턴(160) 각각은, 코어층(111)을 중심으로, 각각의 절연층의 표면 상으로 돌출되어 형성될 수 있다.
제1 회로 패턴(140)은 제1 절연층(112)의 제1면에 배치된다. 예를 들어, 상기 제1 절연층(112)의 상기 제1면은 상기 제1 절연층(112)의 상면일 수 있다. 예를 들어, 상기 제1 회로 패턴(140)은 상기 제1 절연층(112)의 제1면 또는 상면 위로 돌출된 구조를 가질 수 있다.
상기 제1 회로 패턴(140)은 트레이스(141) 및 패드(142)를 포함할 수 있다. 상기 제1 회로 패턴(140)의 패드(142)는 상기 회로 기판(100)에서, 칩이 실장될 칩 실장 영역(미도시)에 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 패드(142)는 칩 실장 패드를 의미할 수 있다.
상기 제1 회로 패턴(140)의 트레이스(141)는 제1 절연층(112)의 제1면 또는 상면에 배치될 수 있다. 예를 들어, 제1 회로 패턴(140)의 트레이스(141)의 하면은 상기 제1 절연층(112)의 상면과 직접 접촉할 수 있다. 예를 들어, 상기 제1 회로 패턴(140)은 시드층(미도시) 및 상기 시드층 상의 전해 도금층을 포함할 수 있고, 상기 제1 회로 패턴(140)의 시드층의 하면은 상기 제1 절연층(112)의 상면과 직접 접촉할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 절연층(112)은 상기 제1 회로 패턴(140)의 트레이스(141)와의 접합력 향상을 위한 프라이머층(미도시)을 포함할 수 있고, 이와 같은 경우, 상기 제1 회로 패턴(140)의 하면은 상기 프라이머층의 상면과 직접 접촉할 수 있다.
상기 제1 회로 패턴(140)의 패드(142)는 상기 제1 절연층(112)을 관통하는 제1 비아(150)의 제1면 또는 상면 위에 배치된다. 예를 들어, 상기 제1 회로 패턴(140)의 패드(142)는 상기 제1 비아(150)의 제1면 위에 배치되고, 상기 트레이스(141)와 전기적으로 연결될 수 있다. 이때, 상기 제1 회로 패턴(140)의 트레이스(141) 및 패드(142)는 기능적인 구분을 위한 것일 뿐, 실질적으로 이들은 서로 일체로 형성된 하나의 패턴일 수 있다.
이때, 상기 제1 회로 패턴(140)의 패드(142)는 상기 제1 절연층(112)과 접촉하지 않는다. 예를 들어, 상기 제1 회로 패턴(140)의 트레이스(141)와는 달리, 상기 제1 회로 패턴(140)의 패드(142)는 상기 제1 절연층(112)의 상면 및/또는 상기 프라이머층의 상면과 직접 접촉하지 않는다. 예를 들어, 상기 제1 회로 패턴(140)의 패드(142)는 단지 상기 제1 비아(150)의 제1면 또는 상면하고만 접촉할 수 있다.
예를 들어, 상기 제1 회로 패턴(140)의 트레이스(141)의 하면은 상기 제1 회로 패턴(140)의 패드(142)의 하면과 동일 평면 상에 위치할 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 트레이스(141)의 상면은 상기 제1 회로 패턴(140)의 패드(142)의 상면과 동일 평면 상에 위치할 수 있다. 이때, 상기 제1 회로 패턴(140)의 트레이스(141)의 적어도 일부는 상기 제1 절연층(112)의 상면에 배치된다. 이와 다르게, 상기 제1 회로 패턴(140)의 패드(142)는 상기 제1 절연층(112)의 상면에 배치되는 부분을 포함하지 않는다. 일 예로, 상기 제1 회로 패턴(140)의 패드(142)의 전체는 상기 제1 비아(150)의 상면에 배치된다. 이에 따라, 상기 제1 회로 패턴(140)의 패드(142)는 두께 방향(또는 수직 방향 또는 3차원 좌표계에서 z축 방향)으로 상기 제1 절연층(112)의 상면과 오버랩되지 않는다.
이와 같은 상기 제1 회로 패턴(140)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 회로 패턴(140)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴(140)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴(140)은 5㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(140)은 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴(140)은 7㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴(140)의 두께가 5㎛ 미만인 경우에는 상기 제1 회로 패턴(140)의 저항이 증가할 수 있다. 상기 제1 회로 패턴(140)의 두께가 20㎛를 초과하는 경우에는 상기 제1 회로 패턴(140)을 구성하는 트레이스(141)의 선폭이 증가하고, 이에 따른 회로 기판(100)의 전체적인 부피가 증가할 수 있다.
상기 제1 회로 패턴(140)의 트레이스(141)는 특정 선폭(W8)과 특정 간격(W9)을 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 트레이스(141)의 선폭(W8)은 6㎛ 내지 20㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 트레이스(141)의 선폭(W8)은 7㎛ 내지 15㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 트레이스(141)의 선폭(W8)은 8㎛ 내지 12㎛의 범위를 가질 수 있다. 또한, 상기 제1 회로 패턴(140)의 트레이스들의 간격(W9)은 6㎛ 내지 20㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 트레이스들의 간격(W9)은 7㎛ 내지 15㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 트레이스들의 간격(W9)은 8㎛ 내지 12㎛의 범위를 가질 수 있다. 여기에서, 상기 간격(W9)은 제1 회로 패턴(140)을 구성하는 복수의 트레이스들 사이의 이격 간격을 의미할 수 있다. 또한, 상기 간격(W9)은 상기 제1 회로 패턴(140)을 구성하는 트레이스(141)와, 상기 패드(142) 사이의 간격을 의미할 수 있다. 한편, 상기 제1 회로 패턴(140)의 트레이스(141)의 간격은 상기 제1 절연층(112)을 관통하는 제1 비아(150)의 제1면 또는 상면의 일측단과 상기 트레이스(141) 사이의 간격(W9')을 의미할 수 있다. 상기 간격(W9')은 3㎛ 내지 20㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 트레이스들의 간격(W9')은 4㎛ 내지 15㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 트레이스들의 간격(W9')은 5㎛ 내지 12㎛의 범위를 가질 수 있다.
실시 예에서, 상기 제1 회로 패턴(140)의 트레이스(141)는 실장 패드로 이용되는, 상기 제1 절연층(112)의 복수의 패드(142) 사이에 적어도 1개가 위치할 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 패드(142)는 폭 방향으로 상호 이격되는 제1 패드(142-1) 및 제2 패드(142-2)를 포함할 수 있다. 그리고, 상기 제1 절연층(112)의 상면에서, 상기 제1 회로 패턴(140)의 상기 제1 패드(142-1) 및 제2 패드(142-2) 사이에는 상기 제1 회로 패턴(140)의 적어도 1개의 트레이스(141)가 배치될 수 있다. 상기 패드들 사이에 배치된 트레이스(141)는 상기 제1 패드(142-1) 및 제2 패드(142-2) 중 적어도 어느 하나와 직접 연결되거나, 이를 제외한 제1 절연층(112)의 다른 패드와 직접 연결될 수 있다.
즉, 실시 예에서, 상기 제1 패드(142-1) 및 제2 패드(142-2)는 칩이 실장되는 실장 패드이다. 이때, 상기 실장 패드 사이들 사이는 상호 전기적으로 연결될 수 있다. 예를 들어, 도 1b에서와 같이, 트레이스는 이웃하는 패드들 사이에 적어도 1개가 배치될 수 있다. 그리고, 실시 예에서는 제1 패드(142-1) 및 제2 패드(142-2) 사이에 적어도 하나의 트레이스(141)에 배치되면서, 상기 제1 패드(142-1) 및 제2 패드(142-2)의 중심들 사이의 피치가 100㎛ 이하가 되도록 한다.
한편, 일반적인 실장 패드의 피치는 비아의 폭 및 상기 비아의 폭보다 큰 폭을 가지는 실장 패드의 폭이 의해 결정된다. 또한, 상기 실장 패드들 사이에는 적어도 1개의 트레이스가 배치되어야 하며, 이에 따라 상기 실장 패드의 폭 및 상기 트레이스의 폭에 의해 비교 예에서는 상기 실장 패드의 피치가 100㎛를 초과하였다. 이와 다르게, 실시 예에서는 칩의 실장을 위한 실장 패드의 폭이 상기 비아의 폭보다 작도록 한다. 이에 따라, 실시 예에서는 상기 실장 패드의 폭이 감소하는 것만큼 상기 비아들 사이의 간격을 줄일 수 있다. 즉, 실시 예에서의 상기 실장 패드의 피치는 상기 비아의 폭 및 이들 사이의 간격만을 고려하면 되며, 이에 따라 비교 예 대비 실장 패드의 피치를 줄일 수 있다.
구체적으로, 상기 제1 회로 패턴(140)의 패드(142)의 폭(W3)은 상기 제1 비아(150)의 제1면 또는 상면의 폭보다 크지 않을 수 있다. 명확하게, 상기 제1 회로 패턴(140)의 패드(142)의 폭(W3)은 상기 제1 비아(150)의 제1면의 폭보다 작을 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 패드(142)의 폭(W3)은 5㎛ 내지 50㎛ 일 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 패드(142)의 폭(W3)은 10㎛ 내지 45㎛일 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 패드(142)의 폭(W3)은 15㎛ 내지 42㎛일 수 있다.
상기 제1 회로 패턴(140)의 패드(142)의 폭(W3)이 5㎛보다 작으면, 상기 제1 회로 패턴(140)의 패드(142)의 폭(W3)과 상기 제1 비아(150)의 제1면의 폭(W1)의 차이로 인해, 저항이 증가할 수 있고, 이에 따른 신호 전송 손실이 증가할 수 있다. 또한, 상기 제1 회로 패턴(140)의 패드(142)의 폭(W3)이 50㎛보다 크면, 공정 오차로 인해, 상기 제1 회로 패턴(140)의 패드(142)의 폭(W3)이 상기 제1 비아(150)의 제1면의 폭(W1)보다 커지는 문제가 발생할 수 있다.
다만, 실시 예에서는 신호 전달 성능을 최대화할 수 있도록, 상기 제1 회로 패턴(140)의 패드(142)의 폭(W3)을 결정하도록 한다. 예를 들어, 상기 제1 회로 패턴(140)의 패드(142)의 폭(W3)과 상기 제1 비아(150)의 폭 사이의 차이가 커짐에 따라 저항이 증가하게 된다.
따라서, 실시 예에서는 상기 제1 회로 패턴(140)의 패드(142)의 폭(W3)이 상기 제1 비아(150)의 폭과 유사한 수준을 가지도록 한다. 예를 들어, 상기 제1 회로 패턴(140)의 패드(142)의 폭(W3)은 상기 제1 비아(150)의 제1면의 폭(W1)보다는 작으면서, 상기 제1 비아(150)의 제2면의 폭(W2)보다는 크도록 한다. 이에 따라, 실시 예에서는 상기 제1 비아(150)와 상기 제1 회로 패턴(140)의 패드(142) 사이의 폭 차이에 의해 발생하는 신호 전송 손실을 최소화할 수 있도록 하고, 이에 따른 성능을 향상시킬 수 있도록 한다.
제2 회로 패턴(120)은 제1 절연층(112)의 제2면 또는 하면에 배치될 수 있다. 예를 들어, 상기 제2 회로 패턴(120)은 상기 제1 절연층(112)의 표면에서, 상기 제1 회로 패턴(140)이 배치되는 면의 반대면에 배치될 수 있다. 상기 제2 회로 패턴(140)은 상기 제1 절연층(112)의 제2면 또는 하면에 매립될 수 있다. 예를 들어, 상기 제2 회로 패턴(120)의 상면 및 측면은 상기 제1 절연층(112)에 의해 덮일 수 있다. 명확하게, 상기 제2 회로 패턴(120)은 상기 제1 절연층(112) 아래에 배치된 절연층의 상면에 돌출되어 배치될 수 있다. 예를 들어, 도 2에서와 같이, 상기 제1 절연층(112) 아래에 코어층(111)이 배치되는 경우, 상기 제2 회로 패턴(120)은 상기 코어층(111)의 상면 또는 제1면에 돌출되어 배치될 수 있다. 다만, 상기 설명한 바와 같이, 상기 코어층(111) 위에 상기 제1 절연층(112)이 복수 개의 층 구조를 가지며 배치될 수 있다. 그리고, 이와 같은 경우 상기 제2 회로 패턴(120)은 최외측의 제1 절연층의 아래에 배치된 절연층의 상면에 배치될 수 있다.
상기 제2 회로 패턴(120)은 제1 비아(150)와 연결될 수 있다. 구체적으로, 상기 제2 회로 패턴(120)은 패드(121, 122) 및 트레이스를 포함할 수 있다. 그리고, 상기 제2 회로 패턴(120)의 패드(121, 122)는 상기 제1 비아(150)와 연결될 수 있다. 또한, 상기 제2 회로 패턴(120)은 상기 패드(121, 122)와 연결되는 트레이스(미도시)를 포함할 수 있다.
상기 제2 회로 패턴(120)의 패드(121, 122)는 제1 비아(150)의 제2면 또는 하면과 연결될 수 있다. 구체적으로, 제2 회로 패턴(120)의 패드(121, 122)의 제1면 또는 상면은 제1 비아(150)의 제2면 또는 하면과 직접 접촉할 수 있다. 상기 제2 회로 패턴(120)의 트레이스는 상기 제2 회로 패턴(120)의 패드(121, 122)의 사이에 배치되지 않을 수 있다. 즉, 실시 예에서, 상기 제2 회로 패턴(120)은 패드(121, 122) 및 트레이스를 포함하기는 하나, 상기 제2 회로 패턴(120)의 트레이스는 상기 제1 절연층(112)의 제2면 또는 하면에서, 상기 패드(121, 122)의 사이 영역을 회피하여 배치될 수 있다. 이에 따라, 실시 예에서는 상기 제2 회로 패턴(120)의 패드(121, 122) 사이의 간격을 최소화할 수 있고, 나아가, 복수의 제1 비아 사이의 간격을 최소화할 수 있으며, 더 나아가 제1 회로 패턴(140)의 복수의 패드(142) 사이의 피치를 최소화할 수 있다. 예를 들어, 상기와 같은 구조적 특징에 의해, 실시 예에서는 상기 제1 회로 패턴(140)의 패드(142) 사이의 피치를 100㎛ 이하, 나아가 90㎛ 이하, 더 나아가 80㎛ 이하로 할 수 있다.
상기 제2 회로 패턴(120)의 패드(121, 122) 사이의 간격(W5)은 30㎛ 이하일 수 있다. 예를 들어, 제2 회로 패턴(120)의 패드(121, 122) 사이의 간격(W5)은 20㎛ 이하일 수 있다. 예를 들어, 상기 제2 회로 패턴(120)의 패드(121, 122) 사이의 간격(W5)은 10㎛ 이하일 수 있다. 예를 들어, 상기 제2 회로 패턴(120)의 패드(121, 122) 사이의 간격(W5)은 7㎛ 이하일 수 있다. 예를 들어, 제2 회로 패턴(120)의 패드(121, 122) 사이의 간격은 5㎛ 이하일 수 있다. 예를 들어, 제2 회로 패턴(120)의 패드(121, 122) 사이의 간격은 2㎛ 이상일 수 있다.
구체적으로, 상기 제2 회로 패턴(120)의 패드(121, 122) 사이의 간격(W5)은 2㎛ 내지 30㎛의 범위를 가질 수 있다. 예를 들어, 제2 회로 패턴(120)의 패드(121, 122) 사이의 간격(W5)은 2.5㎛ 내지 20㎛의 범위를 가질 수 있다. 예를 들어, 제2 회로 패턴(120)의 패드(121, 122) 사이의 간격은 2.5㎛ 내지 7㎛의 범위를 가질 수 있다. 바람직하게, 상기 제2 회로 패턴(120)의 패드(121, 122)의 간격은 상기 제1 회로 패턴(140)의 트레이스(141) 또는 제2 회로 패턴(120)의 트레이스의 선폭 또는 간격보다 작을 수 있다.
상기 제2 회로 패턴(120)의 패드(121, 122)의 간격(W5)이 2㎛ 미만이면, 상기 패드(121, 122) 사이가 서로 연결되는 신뢰성 문제가 발생할 수 있다. 상기 제2 회로 패턴(120)의 패드(121, 132)의 간격(W5)이 2㎛ 미만이면, 상기 패드(121, 122) 사이의 신호 간섭에 따른 통신 성능에 문제가 발생할 수 있다. 상기 제2 회로 패턴(120)의 간격(W5)이 30㎛보다 크면, 상기 제2 회로 패턴(120)의 패드(121, 122)에 의한 제1 회로 패턴(140)의 패드(142)들 사이의 피치를 100㎛ 이하로 맞추기 어려울 수 있다. 즉, 상기 제2 회로 패턴(120)의 간격(W5)이 30㎛보다 크면, 상기 피치 증가에 따른 전체적인 회로 기판(100)의 부피가 증가할 수 있다.
상기 제2 회로 패턴(120)의 패드(121, 122)는 두께 방향(또는 수직 방향 또는 3차원 좌표계에서 z축 방향)으로 상기 제1 회로 패턴(140)의 트레이스(141)와 오버랩될 수 있다.
즉, 상기 제2 회로 패턴(120)은 폭 방향(또는 수평 방향 또는 3차원 좌표계에서 x축, y축 및 이들 사이의 대각축 방향)으로 이격되는 제1 패드(121) 및 제2 패드(122)를 포함한다.
그리고, 실시 예에서, 제2 회로 패턴(120)의 제1 패드(121)와 제2 패드(122) 사이에는 제2 회로 패턴(120)의 트레이스가 배치되지 않는다. 그리고, 실시 예에서, 상기 제2 회로 패턴(120)의 제1 패드(121)와 제2 패드(122) 사이의 간격을 최소화하여, 이에 따른 폭 방향으로 이격되는 복수의 제1 비아들 사이의 피치가 100㎛ 이하가 되도록 하고, 이에 대응하게 제1 회로 패턴(140)의 패드(142)의 피치가 100㎛ 이하가 되도록 한다.
이때, 상기와 같이 제2 회로 패턴(120)의 제1 패드(121)와 제2 패드(122) 사이의 간격이 상기 제1 회로 패턴(140)의 트레이스(141)의 선폭 또는 간격보다 작도록 하며, 이에 따라 상기 제1 회로 패턴(140)의 트레이스(141)의 적어도 일부는 상기 제2 회로 패턴(120)의 제1 패드(121) 또는 제2 패드(122)와 두께 방향으로 오버랩될 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 트레이스(141)의 적어도 일부는 상기 제2 회로 패턴(120)의 제1 패드(121)와 두께 방향으로 오버랩될 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 트레이스(141)의 적어도 일부는 상기 제2 회로 패턴(120)의 제2 패드(142)와 두께 방향으로 오버랩될 수 있다. 예를 들어, 상기 제1 회로 패턴(140)의 트레이스(141)의 적어도 일부는 상기 제2 회로 패턴(120)의 제1 패드(121)와 두께 방향으로 오버랩되고, 다른 일부는 상기 제2 회로 패턴(120)의 제2 패드(122)와 두께 방향으로 오버랩될 수 있다.
상기 제2 회로 패턴(120)의 제1 패드(121) 및 제2 패드(122)의 폭(W4)은 서로 대응될 수 있다. 예를 들어, 제2 회로 패턴(120)의 제1 패드(121) 및 제2 패드(122)의 폭(W4)은 20㎛ 내지 50㎛ 일 수 있다. 예를 들어, 상기 제2 회로 패턴(120)의 제1 패드(121) 및 제2 패드(122)의 폭(W4)은 22㎛ 내지 47㎛일 수 있다. 예를 들어, 상기 제2 회로 패턴(120)의 제1 패드(121) 및 제2 패드(122)의 폭(W4)은 25㎛ 내지 40㎛일 수 있다.
실시 예에서의 회로 기판(100)은 제1 절연층(112)을 관통하는 제1 비아(150)를 포함한다. 상기 제1 비아(150)의 제1면 또는 상면은 상기 제1 회로 패턴(140)과 접촉할 수 있다. 예를 들어, 상기 제1 비아(150)의 제1면 또는 상면은 상기 제1 회로 패턴(140)의 패드(142)의 하면과 접촉할 수 있다. 또한, 상기 제1 비아(150)의 제2면 또는 하면은 상기 제2 회로 패턴(120)과 접촉할 수 있다. 예를 들어, 상기 제1 비아(150)의 제2면 또는 하면은 상기 제2 회로 패턴(120)의 패드(121, 122)와 접촉할 수 있다.
또한, 상기 제1 비아(150)의 제1면 또는 상면의 적어도 일부는 상기 제1 회로 패턴(140)의 패드(142)와 연결되는 트레이스(141)와 접촉할 수 있다. 구체적으로, 실시 예에서의 제1 비아(150)의 제1면 또는 상면은 상기 제1 회로 패턴(140)의 패드(142)와 접촉하는 제1 부분과, 상기 제1 회로 패턴(140)의 트레이스(141)와 접촉하는 제2 부분을 포함할 수 있다. 나아가, 상기 제1 비아(150)의 제1면 또는 상면은 상기 제1 회로 패턴(140)의 패드(142) 상에 배치되는 제1 표면 처리층(190)과 접촉하는 제3 부분을 포함할 수 있다. 더 나아가, 일 실시 에에서, 상기 제1 비아(150)의 제1면 또는 상면은 제1 절연층(112)의 제1면 또는 상면에 배치되는 제1 보호층(180)과 접촉하는 제4 부분을 포함할 수 있다.
상기 제1 비아(150)는 상기 제1 절연층(112)을 관통하는 비아 홀(미도시)을 형성하고, 상기 형성된 비아 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 제1 비아(150)를 형성할 수 있다. 상기 제1 비아(150)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
상기 제1 비아(150)의 두께는 상기 제1 절연층(112)의 두께와 동일 수 있다. 예를 들어, 도 2에서의 T1은 상기 제1 비아(150)의 두께를 의미할 수 있고, 이와 다르게 제1 절연층(112)의 두께를 의미할 수도 있다.
상기 제1 비아(150)는 제1면 및 제2면을 포함할 수 있다. 예를 들어, 상기 제1 비아(150)의 제1면은 상면일 수 있고, 제1 비아(150)의 제2면은 하면일 수 있다.
상기 제1 비아(150)는 제1면 또는 상면의 폭(W1)이 제2면 또는 하면의 폭(W2)보다 클 수 있다. 예를 들어, 상기 제1 비아(150)는 제1면 및 제2면의 폭이 서로 다른 사다리꼴 형상을 가질 수 있다. 그리고, 실시 예에서의 상기 제1 비아(150)는 상대적으로 폭이 큰 제1면 또는 상면이 회로 기판의 제1 최외측에 배치된 제1 회로 패턴(140)의 패드(142)와 연결될 수 있다.
구체적으로, 상기 제1 비아(150)는 폭 방향으로 상호 이격되는 제1-1 비아(151) 및 제1-2 비아(152)를 포함할 수 있다.
그리고, 제1-1 비아(151) 및 제1-2 비아(152)의 제1면의 폭(W1)은 25㎛ 내지 55㎛ 일 수 있다. 예를 들어, 제1-1 비아(151) 및 제1-2 비아(152)의 제1면의 폭(W1)은 27㎛ 내지 50㎛일 수 있다. 예를 들어, 제1-1 비아(151) 및 제1-2 비아(152)의 제1면의 폭(W1)은 30㎛ 내지 47㎛일 수 있다. 예를 들어, 상기 제1-1 비아(151) 및 제1-2 비아(152)의 제1면의 폭(W1)이 25㎛보다 작으면, 레이저 공정에 의해 프리프레그를 포함하는 제1 절연층(112)을 관통하는 비아 홀을 용이하게 형성하기 어려울 수 있다. 구체적으로, 레이저 공정의 한계로 인해, 상기 제1 절연층(112)에 25㎛보다 작은 사이즈의 비아 홀을 형성하기가 어려울 수 있다. 예를 들어, 상기 제1-1 비아(151) 및 제1-2 비아(152)의 제1면의 폭(W1)이 50㎛보다 크면, 상기 제1-1 비아(151) 및 제1-2 비아(152) 사이의 피치가 증가할 수 있고, 이에 따라 칩을 실장하기 위한 회로 기판의 부피가 증가할 수 있다. 예를 들어, 상기 제1-1 비아(151) 및 제1-2 비아(152)의 제1면의 폭(W1)이 50㎛보다 크면, 상기 제1 회로 패턴(140)의 패드(142) 사이의 피치가 증가하고, 이에 따라 상기 패드(142) 상에 배치된 칩의 신호 전송 거리가 증가에 따른 신호 전송 손실이 증가할 수 있다.
상기 제1-1 비아(151) 및 제1-2 비아(152)의 제2면의 폭(W2)은 20㎛ 내지 40㎛ 일 수 있다. 예를 들어, 상기 제1-1 비아(151) 및 제1-2 비아(152)의 제2면의 폭(W2)은 22㎛ 내지 37㎛일 수 있다. 예를 들어, 상기 제1-1 비아(151) 및 제1-2 비아(152)의 제2면의 폭(W2)은 25㎛ 내지 35㎛일 수 있다.
다시 말해서, 제1 실시 예의 회로 기판의 제1 최외측의 구조를 설명하면 다음과 같다. 회로 기판의 제1 최외측에는 제1 절연층(112)이 배치된다. 그리고, 상기 제1 절연층(112)의 상면에는 제1 회로 패턴(140)이 배치되고, 하면에는 제2 회로 패턴(120)이 배치된다. 또한, 상기 제1 절연층(112) 내에는 상기 제1 회로 패턴(140) 및 제2 회로 패턴(120)과 연결되는 제1 비아(150)를 포함한다.
이때, 상기 제1 회로 패턴(140)은 상기 제1 비아(150)와 연결되는 패드(142) 및 상기 패드(142)와 연결되는 트레이스(141)를 포함한다. 그리고, 실시 예에서, 상기 제1 회로 패턴(140)의 패드(142)의 폭(W3)은 상기 제1 비아(150)의 제1면의 폭(W1)보다 작도록 한다. 즉, 상기 제1 비아(150)의 제1면의 폭(W1)은 레이저 공정의 한계에 의해, 이를 줄이기는 어렵다. 이에 따라, 실시 예에서는 상기 제1 비아(150)와 연결되는 패드의 디자인 변경을 통해, 상기 제1 회로 패턴(140)의 패드(142)가 상기 제1 비아(150)의 제1면의 폭보다 작도록 한다. 이에 따라, 실시 예에서는 상기 제1 회로 패턴(140)의 패드(142)의 폭을 고려하지 않음에 따라, 폭 방향으로 이격되는 복수의 제1 비아들 사이의 간격을 줄일 수 있고, 이에 의해 상기 제1 회로 패턴(140)의 패드(142)의 피치를 줄일 수 있다.
한편, 회로 기판(100)은 제2 절연층(113)의 제1면 또는 상면에 배치되는 제3 회로 패턴(125)과, 상기 제2 절연층(113)의 제2면 또는 하면에 배치되는 제4 회로 패턴(160)을 포함한다. 또한, 회로 패턴(140)은 제2 절연층(113)을 관통하며, 상기 제3 회로 패턴(125)과 제4 회로 패턴(160)을 연결하는 제2 비아(170)를 포함한다.
상기 제2 비아(170)는 제1면 또는 상면의 폭(W11)이 제2면 또는 하면의 폭(W12)보다 작은 사다리꼴 형상을 가질 수 있다. 예를 들어, 상기 제2 비아(170)는 상기 제1 비아(150)와 대칭 형상을 가질 수 있다.
상기 제2 비아(170)의 제1 면 또는 상면의 폭(W11)은 상기 제1 비아(150)의 제2면 또는 하면의 폭(W2)에 대응할 수 있다. 상기 제2 비아(170)의 제1 면 또는 상면의 폭(W11)은 20㎛ 내지 40㎛ 일 수 있다. 예를 들어, 상기 제2 비아(170)의 제1 면 또는 상면의 폭(W11)은 22㎛ 내지 37㎛일 수 있다. 예를 들어, 상기 제2 비아(170)의 제1 면 또는 상면의 폭(W11)은 25㎛ 내지 35㎛일 수 있다.
상기 제2 비아(170)의 제2면 또는 하면의 폭(W12)은 상기 제1 비아(150)의 제1면 또는 상면의 폭(W1)에 대응할 수 있다. 상기 제2 비아(170)의 제2면 또는 하면의 폭(W12)은 25㎛ 내지 55㎛ 일 수 있다. 예를 들어, 상기 제2 비아(170)의 제2면 또는 하면의 폭(W12)은 27㎛ 내지 50㎛일 수 있다. 예를 들어, 상기 제2 비아(170)의 제2면 또는 하면의 폭(W12)은 30㎛ 내지 47㎛일 수 있다.
상기 제3 회로 패턴(125)은 상기 제2 비아(170)와 연결되는 패드를 포함한다. 상기 제3 회로 패턴(125)의 패드의 폭(W13)은 상기 제2 회로 패턴(120)의 패드(121, 122)의 폭(W4)에 대응할 수 있다. 예를 들어, 상기 제3 회로 패턴(125)의 패드의 폭(W13)은 20㎛ 내지 50㎛ 일 수 있다. 예를 들어, 상기 제3 회로 패턴(125)의 패드의 폭(W13)은 22㎛ 내지 47㎛일 수 있다. 예를 들어, 상기 제3 회로 패턴(125)의 패드의 폭(W13)은 25㎛ 내지 40㎛일 수 있다.
상기 제4 회로 패턴(160)은 제2 비아(170)와 연결되는 패드를 포함한다. 이때, 상기 제4 회로 패턴(160)의 패드는 단자 패드일 수 있다. 예를 들어, 상기 제4 회로 패턴(160)의 패드는 전자 디바이스의 메인보드와 연결되는 단자부로 기능할 수 있다. 예를 들어, 상기 제4 회로 패턴(160)의 패드는 전자 디바이스의 메인 보드와 연결되기 위해 솔더 볼이 배치되는 패드일 수 있다.
이때, 상기 제4 회로 패턴(160)의 패드의 피치는 상기 메인 보드의 패드에 대응하는 피치를 가지면 된다. 이때, 상대적으로 상기 메인 보드의 패드의 피치는 100㎛를 초과하며, 이에 따라 상기 제4 회로 패턴(160)의 패드의 피치는 상기 제1 회로 패턴(140)의 패드(142)의 피치 대비 커도 무방하다. 이에 따라, 상기 제4 회로 패턴(160)의 패드의 폭(W14)은 상기 제1 회로 패턴(140)의 패드(142)의 폭(W3) 및 상기 제2 비아(170)의 제2면 또는 하면의 폭(W12)보다 클 수 있다. 예를 들어, 상기 제4 회로 패턴(160)의 패드의 폭(W14)은 25㎛ 내지 55㎛ 일 수 있다. 예를 들어, 상기 제4 회로 패턴(160)의 패드의 폭(W14)은 27㎛ 내지 50㎛일 수 있다. 예를 들어, 상기 제4 회로 패턴(160)의 패드의 폭(W14)은 30㎛ 내지 47㎛일 수 있다.
한편, 실시 예에서, 상기 제4 회로 패턴(160)의 패드들 사이의 간격(W16)은 상기 제2 회로 패턴(120)의 패드(121, 122)들 사이의 간격(W5)보다 클 수 있다.
이에 따라, 실시 예에서의 상기 제4 회로 패턴(160)의 패드의 중심 사이의 거리인 피치는, 상기 제1 회로 패턴(140)의 패드(142)의 중심 사이의 거리인 피치보다 클 수 있다.
실시 예의 회로 기판(100)은 제1 보호층(180) 및 제2 보호층(185)을 포함한다. 상기 제1 보호층(180)은 상기 제1 절연층(112)의 제1면 또는 상면에 배치된다. 또한, 제2 보호층(185)은 제2 절연층(113)의 제2면 또는 하면에 배치된다.
바람직하게, 상기 제1 보호층(180)은 회로 기판(100)의 복수의 절연층의 적층 구조에서, 제1 최외측에 배치된 절연층의 상면에 배치될 수 있다. 또한, 상기 제2 보호층(185)은 회로 기판(100)의 복수의 절연층의 적층 구조에서, 제2 최외측에 배치된 절연층의 하면에 배치될 수 있다.
상기 제1 보호층(180) 및 제2 보호층(185)은 솔더 레지스트일 수 있다..
상기 제1 보호층(180) 및 제2 보호층(185)은 적어도 1개의 개구부(미도시)를 포함할 수 있다.
상기 제1 보호층(180)의 개구부의 폭(W6)은 상기 제1 비아(150)의 제1면의 폭(W1)보다 작을 수 있다. 이에 따라, 상기 제1 보호층(180)의 적어도 일부는 상기 제1 비아(150)의 제1면을 덮을 수 있다.다만, 이는 일 실시 예에 불과할 뿐, 상기 제1 보호층(180)의 개구부의 폭은 상기 제1 비아(150)의 제1면의 폭(W1)보다 클 수 있고, 이에 따라 상기 제1 보호층(180)과 상기 제1 비아(150)는 서로 접촉하지 않을 수 있다.
한편, 실시 예에서, 상기 제1 보호층(180)은 제1 절연층(112) 상에 폭 방향으로 이격되어 배치되는 제1 회로 패턴(140)의 제1 패드(142-1) 및 제2 패드(142-2) 사이에 배치되어, 상기 제1 회로 패턴(140)의 트레이스(141)를 보호하는 트레이스 보호 부분을 포함할 수 있다. 이때, 상기 제1 보호층(180)의 상기 트레이스 보호 부분의 폭(W7)은 15㎛ 내지 60㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 보호층(180)의 상기 트레이스 보호 부분의 폭(W7)은 20㎛ 내지 55㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 보호층(180)의 상기 트레이스 보호 부분의 폭(W7)은 25㎛ 내지 40㎛ 사이의 범위를 만족할 수 있다. 상기 제1 보호층(180)의 상기 트레이스 보호 부분의 폭(W7)이 20㎛보다 작으면, 상기 제1 보호층(180)의 트레이스 보호 부분에 의해 상기 제1 회로 패턴(140)의 트레이스(141)가 안정적으로 보호되지 않는 문제가 발생할 수 있다. 예를 들어, 상기 제1 보호층(180)의 상기 트레이스 보호 부분의 폭(W7)이 60㎛를 초과하면, 상기 트레이스 보호 부분의 폭 증가에 따른 제1 회로 패턴(140)의 패드(142) 사이의 피치가 증가할 수 있다.
한편, 상기 제2 보호층(185)의 개구부의 폭(W15)은 상기 제4 회로 패턴(160)의 패드의 폭(W14)보다 작을 수 있다. 이에 따라, 상기 제2 보호층(185)은 상기 제4 회로 패턴(160)의 패드의 적어도 일부를 덮을 수 있다. 예를 들어, 상기 제2 보호층(185)은 개구부를 통해 상기 제4 회로 패턴(160)의 패드의 하면의 중앙을 노출하면서, 상기 제4 회로 패턴(160)의 패드의 하면의 가장자리 영역을 덮으며 배치될 수 있다.
한편, 상기 제1 보호층(180) 및 제2 보호층(185)는 각각 일정 두께(T2, T4)를 가질 수 있다. 바람직하게, 상기 제1 보호층(180)의 두께(T2) 및 상기 제2 보호층(185)의 두께(T4)는 상호 대응될 수 있다. 이때, 상기 제1 보호층(180)의 두께(T2)는 상기 제1 회로 패턴(140)의 패드(142)의 상면에서 상기 제1 보호층(180)의 상면까지의 두께를 의미할 수 있다. 또한, 제2 보호층(185)의 두께(T4)는 상기 제4 회로 패턴(160)의 패드의 하면에서 상기 제2 보호층(185)의 하면까지의 두께를 의미할 수 있다. 상기 제1 보호층(180)의 두께(T2) 및 상기 제2 보호층(185)의 두께(T4)는 각각 2㎛ 내지 20㎛ 사이의 범위를 가질 수 있다. 상기 제1 보호층(180)의 두께(T2) 및 상기 제2 보호층(185)의 두께(T4)는 각각 4㎛ 내지 15㎛ 사이의 범위를 가질 수 있다. 상기 제1 보호층(180)의 두께(T2) 및 상기 제2 보호층(185)의 두께(T4)는 각각 7㎛ 내지 12㎛ 사이의 범위를 가질 수 있다. 상기 제1 보호층(180)의 두께(T2) 및 상기 제2 보호층(185)의 두께(T4)가 2㎛보다 작으면, 상기 제1 보호층(180) 또는 제2 보호층(185) 내에 배치된 제1 회로 패턴(140) 및 제4 회로 패턴(160)이 안정적으로 보호되지 않을 수 있다. 상기 제1 보호층(180)의 두께(T2) 및 상기 제2 보호층(185)의 두께(T4)가 각각 20㎛를 초과하면, 회로 기판의 두께 방향으로의 부피가 증가할 수 있다.
실시 예에서, 회로 기판(100)은 표면 처리층을 포함한다. 상기 표면 처리층은 패드의 부식 및 산화를 방지하면서, 솔더성을 높이기 위해 형성될 수 있다. 이때, 상기 표면 처리층은 회로 기판의 최외측에 배치된 패드의 표면 상에 배치될 수 있다. 예를 들어, 표면 처리층은 최외측에 배치된 패드의 표면 중 제1 보호층(180) 및 제2 보호층(185)의 개구부를 통해 노출된 패드의 표면에 배치될 수 있다.
예를 들어, 회로 기판(100)은 제1 보호층(180)의 개구부를 통해 노출된 제1 회로 패턴(140)의 패드(142)에 배치된 제1 표면 처리층(190)을 포함할 수 있다.
상기 제1 표면 처리층(190)은 OSP(Organic Solderability Preservative) 층일 수 있다. 바람직하게, 상기 제1 표면 처리층(190)은 상기 제1 회로 패턴(140)의 패드(142) 상에 코팅된 벤지미다졸(Benzimidazole)과 같은 유기물로 형성된 유기층일 수 있다.
이와 다르게, 상기 제1 표면 처리층(190)은 도금층일 수 있다. 예를 들어, 상기 제1 표면 처리층(190)은 상기 제1 회로 패턴(140)의 패드(142)의 제1면에 무전해 도금된 금(Au) 도금층을 포함할 수 있다. 예를 들어, 상기 제1 표면 처리층(190)은 상기 제1 회로 패턴(140)의 패드(142)의 제1면에 무전해 도금된 니켈(Ni) 도금층과, 상기 니켈 도금층에 무전해 도금된 금(Au) 도금층을 포함할 수 있다. 예를 들어, 상기 제1 표면 처리층(190)은 상기 제1 회로 패턴(140)의 패드(142)의 제1면에 무전해 도금된 니켈(Ni) 도금층과, 상기 니켈 도금층에 무전해 도금된 팔라듐(Pd) 도금층과, 상기 팔라듐 도금층에 무전해 도금된 금(Au) 도금층을 포함할 수 있다.
일 실시 예에서, 상기 제1 표면 처리층(190)은 상기 제1 보호층(180)의 개구부에 대응하는 폭(W6)을 가질 수 있다. 이에 따라, 상기 제1 표면 처리층(190)은 상기 제1 회로 패턴(140)의 패드(142)의 상면에 배치되는 제1 부분과, 상기 패드(142)의 측면에 배치되는 제2 부분과, 상기 제1 비아(150)의 상면에 배치되는 제3 부분을 포함할 수 있다.
이에 대응하게, 제2 표면 처리층(195)은 제4 회로 패턴(160)의 패드의 제2면 또는 하면에 배치된다. 상기 제2 표면 처리층(195)은 OSP(Organic Solderability Preservative) 층일 수 있다. 바람직하게, 상기 제2 표면 처리층(195)은 상기 제1 표면 처리층(190)에 대응하게, 유기층일 수 있고, 이와 다르게 니켈(Ni) 도금층, 팔라듐(Pd) 도금층, 및 금(Au) 도금층 중 적어도 하나를 포함하는 금 도금층일 수 있다.
상기 제2 표면 처리층(195)의 폭은 상기 제2 보호층(185)의 개구부의 폭(W15)에 대응할 수 있다.
도 4를 참조하면, 실시 예에서는 폭 방향으로 이격되는 제1-1 비아(151) 및 제1-2 비아(152)를 포함한다. 그리고, 상기 제1-1 비아(151) 및 제1-2 비아(152) 상에는, 이보다 작은 폭을 가지는 제1 회로 패턴(140)의 제1 패드(142-1) 및 제2 패드(142-2)가 각각 배치된다. 또한, 상기 제1 패드(142-1) 및 제2 패드(142-2) 사이에는 적어도 하나의 제1 회로 패턴(140)의 트레이스(141)가 가로질러 배치될 수 있다. 이때, 실시 예에서는 상기와 같이 제1 회로 패턴(140)의 패드(142)가 상기 제1 비아(150)의 제1면의 폭보다 작은 폭을 가지도록 한다. 이에 따라, 실시 예에서는 상기 제1-1 비아(151) 및 제1-2 비아(152) 사이의 간격을 최소화할 수 있다. 이에 따라, 실시 예에서는 상기 제1 패드(142-1) 및 제2 패드(142-2)의 중심들 사이의 거리에 대응하는 피치(P1)를 100㎛ 이하로 할 수 있다. 나아가, 실시 예에서는 상기 제1 패드(142-1) 및 제2 패드(142-2)의 중심들 사이의 거리에 대응하는 피치(P1)를 90㎛ 이하로 할 수 있다. 더 나아가, 실시 예에서는 상기 제1 패드(142-1) 및 제2 패드(142-2)의 중심들 사이의 거리에 대응하는 피치(P1)를 80㎛ 이하로 할 수 있다.
예를 들어, 실시 예에서는 상기 제1 패드(142-1) 및 제2 패드(142-2) 사이에 1개의 트레이스(141), 나아가 적어도 2개 이상의 트레이스들을 배치하더라도, 비교 예 대비 상기 피치(P1)를 감소시킬 수 있다.
즉, 실시 예에서는 제1 비아(150)에 배치되는 실장 패드인 제1 회로 패턴(140)의 패드(142)의 폭이 상기 제1 비아(150)의 제1면의 폭보다 작도록 한다. 이에 따라, 실시 예에서는 상기 복수의 제1 비아들 사이의 간격을 최소화한다. 이때, 도 1b에서와 같은 비교 예에서도, 제2 회로 패턴(7)의 실장 패드(7-2a, 7-2b)사이의 간격을 최소화함에 따라 상기 실장 패드(7-2a, 7-2b)의 피치를 줄일 수 있는 것처럼 보이나, 실질적으로 비교 예에서는 실장 패드의 피치를 100㎛ 이하로 줄이기 어렵다. 이는, 상기 실장 패드(7-2a, 7-2b)들 사이에는 적어도 1개의 트레이스(7-1)가 배치되어야 하기 때문이다. 이에 따라, 비교 예에서는 상기 제2 회로 패턴(7)으로 구성되는 실장 패드들의 폭, 그리고 이들 사이에 배치되는 트레이스의 선폭 및 간격에 의해 상기 실장 패드(7-2a, 7-2b)들 사이의 간격을 30㎛ 이하로 줄이지 못한다. 즉, 비교 예에서는 실장 패드(7-2a, 7-2b) 사이의 간격을 30㎛ 이하로 줄이지 못하였으며, 이에 따라 실장 패드(7-2a, 7-2b)들 사이의 피치는 100㎛를 초과하였다.
이에 반하여, 실시 예에서는, 제1 비아(150)의 제1면의 폭보다 작은 폭을 가지며, 실장 패드인 제1 회로 패턴(140)의 패드(142)가 배치되도록 한다. 이에 의해, 실시 예에서는 상기 제2 회로 패턴(120)의 패드(121, 122) 사이의 간격을 30㎛ 이하로 줄이더라도(나아가, 2㎛까지 줄이더라도), 상기 제1 회로 패턴(140)의 패드(142) 사이의 공간에 적어도 1개의 트레이스(141)를 배치할 공간이 충분히 나오게 된다. 이에 따라, 실시 예에서는 비아보다 작은 폭을 가지는 실장 패드를 이용하여, 상기 제2 회로 패턴(120)의 패드(121, 122) 사이의 간격을 30㎛ 이하로 줄이고, 이에 따라 제1 비아(150)들의 중심 사이의 간격 또는 제1 회로 패턴(140)의 패드(142)의 중심 사이의 간격인 피치(P1)를 100㎛ 이하, 나아가 90㎛ 이하, 더 나아가, 80㎛이하까지 낮출 수 있다.
도 5a는 도 2의 최외측 회로 패턴의 평면도를 나타낸 것이고, 도 5b는 도 5a의 B영역의 확대도이다.
구체적으로, 도 5a는 도 2에서 제1 보호층(180) 및 제1 표면 처리층(190)을 제거한 상태에서의 평면도를 나타낸 것이다.
도 5a 및 도 5b를 참조하면, 제1 절연층(112)에는 제1-1 비아(151) 및 제1-2 비아(152)가 형성된다. 그리고, 제1-1 비아(151) 및 제1-2 비아(152) 상에는 각각 제1 회로 패턴(140)의 제1 패드(142-1) 및 제2 패드(142-2)가 배치된다.
이때, 상기 제1 패드(142-1) 및 제2 패드(142-2)는 제1-1 비아(151) 및 제1-2 비아(152)의 제1면의 폭보다 작다. 이에 따라, 상측에서 바라보았을 때, 상기 제1 패드(142-1) 및 제2 패드(142-2)가 배치된 상태에서도, 제1-1 비아(151) 및 제1-2 비아(152)의 제1면의 적어도 일부가 노출된다.
그리고, 상기 제1 패드(142-1) 및 제2 패드(142-2) 사이에는 적어도 1개의 제1 트레이스(141-1)가 배치된다.
또한, 상기 제1 회로 패턴(140)은 상기 제1 패드(142-1)와 연결되는 제2 트레이스(141-2)를 포함한다. 이때, 상기 제1-1 비아(151)의 제1면의 적어도 일부는 노출된 상태이며, 이에 따라 상기 트레이스(141-2)는 상기 제1-1 비아(151)의 제1면 상에 적어도 일부 배치될 수 있다.
즉, 비교 예에서는 비아의 폭보다 실장 패드의 폭이 더 크기 때문에, 트레이스는 비아의 상면에 배치되지 않는다. 이에 반하여, 실시 예에서는 비아의 폭보다 실장 패드의 폭이 더 작으며, 이에 따라 상기 트레이스의 적어도 일부는 상기 비아의 상면에 배치될 수 있다.
이에 따라, 상기 제2 트레이스(141-2)는 상기 제1-1 비아(151)의 상면과 접촉하면서, 상기 제1 보호층(180)의 개구부를 통해 노출되는 제1 부분(141-2a)을 포함한다. 또한, 상기 제2 트레이스(141-2)는 상기 제1 부분(141-2a)으로부터 연장되면서, 제1 절연층(112)의 상면에 배치되고, 제1 보호층(180)에 의해 덮이는 제2 부분(141-2b)을 포함할 수 있다.
이하에서는, 도 2에 도시된 제1 실시 예에 따른 회로 기판의 변형 예에 대해 설명하기로 한다.
-변형 예-
도 6은 제1 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 6은 도 2 대비, 제1 보호층(180)의 개구부의 폭 및 이에 따른 제1 표면 처리층(190)의 폭에 차이가 있다.
제1 변형 예에 따른 회로 기판은 도 2의 회로 기판에 대응하게, 제1 절연층(112), 코어층(111), 제2 절연층(113), 제1 회로 패턴(140), 제2 회로 패턴(120), 제3 회로 패턴(125), 제4 회로 패턴(160), 제1 비아(150), 제2 비아(170), 제2 표면 처리층(195) 및 제2 보호층(185)을 포함한다.
제1 변형 예에서의 회로 기판은 제1 보호층(180a)을 포함한다. 상기 제1 보호층(180a)은 제1 절연층(112)의 제1면 또는 상면에 배치된다.
상기 제1 보호층(180a)은 상기 제1 비아(150) 및 제1 회로 패턴(140)의 패드(142)의 제1면 또는 상면의 적어도 일부를 노출하는 개구부를 포함한다. 또한, 상기 제1 보호층(180a)은 제1 회로 패턴(140)의 트레이스(141)를 덮으며 배치될 수 있다.
이때, 상기 제1 보호층(180a)의 폭(W6')은 상기 제1 비아(150)의 제1면의 폭(W1)보다 클 수 있다. 예를 들어, 상기 제1 보호층(180a)은 상기 제1 회로 패턴(140)의 패드(142)의 전체 및 상기 제1 비아(150)의 제1면의 전체를 노출할 수 있다.
그리고, 상기 제1 표면 처리층(190a)은 상기 제1 보호층(180a)의 개구부를 통해 노출된 상기 제1 회로 패턴(140)의 패드(142) 및 상기 제1 비아(150)의 제1면에 배치될 수 있다. 나아가, 상기 제1 표면 처리층(190a)의 적어도 일부는 상기 제1 비아(150)의 제1면으로부터 멀어지는 방향으로 확장되어, 상기 제1 절연층(112)의 제1면 또는 상면에 적어도 일부가 배치될 수 있다.
도 7은 제2 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 7은 도 2 대비, 제1 보호층(180)의 개구부의 폭 및 이에 따른 제1 표면 처리층(190)의 폭에 차이가 있다.
제2 변형 예에 따른 회로 기판은 도 2의 회로 기판에 대응하게, 제1 절연층(112), 코어층(111), 제2 절연층(113), 제1 회로 패턴(140), 제2 회로 패턴(120), 제3 회로 패턴(125), 제4 회로 패턴(160), 제1 비아(150), 제2 비아(170), 제2 표면 처리층(195) 및 제2 보호층(185)을 포함한다.
제2 변형 예에서의 회로 기판은 제1 보호층(180b)을 포함한다. 상기 제1 보호층(180b)은 제1 절연층(112)의 제1면 또는 상면에 배치된다.
상기 제1 보호층(180b)은 제1 회로 패턴(140)의 패드(142)의 제1면 또는 상면의 적어도 일부를 노출하는 개구부를 포함한다. 또한, 상기 제1 보호층(180b)은 제1 회로 패턴(140)의 트레이스(141)를 덮으며 배치될 수 있다.
이때, 상기 제1 보호층(180b)의 폭(W6'')은 상기 제1 회로 패턴(140)의 패드(142)의 폭(W3)보다 작을 수 있다. 예를 들어, 상기 제1 보호층(180b)은 상기 제1 회로 패턴(140)의 패드(142)의 일부만을 노출하는 개구부를 포함할 수 있다.
그리고, 상기 제1 표면 처리층(190b)은 상기 제1 보호층(180b)의 개구부를 통해 노출된 상기 제1 회로 패턴(140)의 패드(142)에 배치될 수 있다. 이에 따라, 상기 제1 표면 처리층(190b)의 폭은 상기 제1 회로 패턴(140)의 패드(142)의 폭보다 작을 수 있다.
도 8은 제3 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 8을 참조하면, 회로 기판은 도 2 대비 절연층의 층수에 차이가 있다.
예를 들어, 도 2에서는 코어층(111)을 중심으로 이의 상부 및 하부에 각각 1층의 제1 절연층(112) 및 제2 절연층(113)이 배치되었다.
이와 다르게, 도 8에서와 같이 제3 변형 예에 따른 회로 기판은 코어층(111)의 상부 및 하부에 각각 다층의 절연층이 배치될 수 있다. 예를 들어, 절연층은 절연층의 층수를 기준으로 7층 이상의 층수를 가질 수도 있을 것이다.
회로 기판은 코어층(111)과 제1 절연층(112) 사이에 배치되는 제1 내측 절연층(114)을 포함할 수 있다. 예를 들어, 제1 내측 절연층(114)은 코어층(111) 위에 배치되는 제1-1 내측 절연층(114a)과, 상기 제1-1 내측 절연층(114a) 위에 배치되는 제1-2 내측 절연층(114b)을 포함할 수 있다.
또한, 회로 기판은 코어층(111)와 제2 절연층(113) 사이에 배치되는 제2 내측 절연층(115)을 포함할 수 있다. 예를 들어, 제2 내측 절연층(115)은 코어층(111) 아래에 배치되는 제2-1 내측 절연층(115a)과, 제2-1 내측 절연층(115a) 아래에 배치되는 제2-2 내측 절연층(115b)을 포함할 수 있다.
그리고, 상기 제1 절연층(112)은 회로 기판의 제1 최외측에 배치되는 절연층이고, 제2 절연층(113)은 회로 기판의 제2 최외측에 배치되는 절연층이다.
또한, 실시 예는 코어층(111), 제1 내측 절연층(114) 및 제2 내측 절연층(115)에 배치되는 회로 패턴 및 비아를 포함할 수 있다.
도 9는 제4 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 9는 도 7 대비, 제1 회로 패턴(140)의 패드(142)의 폭에 차이가 있다.
예를 들어, 이전의 도면에서, 제1 회로 패턴(140)의 패드(142)의 폭은 제1 비아(150)의 제1면의 폭보다 작은 폭을 가졌다.
이와 다르게, 도 9에 도시된 바와 같이, 제1 회로 패턴(140)의 제1 패드(142-1c) 및 제2 패드(142-2c)는 각각 제1 비아(150)의 제1면의 폭(W1)과 동일할 수 있다.
또한, 제1 회로 패턴(140)의 제1 패드(142-1c) 및 제2 패드(142-2c)의 폭이제1 비아(150)의 제1면의 폭(W1)과 동일한 폭을 가지는 경우에도, 비교 예 대비 실장 패드의 피치를 줄일 수 있다.
실시 예에 따른 회로 기판은 칩이 실장되는 영역에 배치된 비아를 포함한다. 상기 비아는 제1 폭을 가지는 제1면과, 상기 제1폭보다 작은 제2 폭을 가지는 제2면을 포함한다. 그리고, 실시 예에서는 상기 비아의 제1면에 배치되는 실장 패드를 포함한다. 이때, 상기 실장 패드는 상기 비아의 제1면보다 작은 폭을 가질 수 있다. 이에 따라, 실시 예에서는 실장 패드의 폭 변화를 통해, 상기 실장 패드와 연결되는 비아의 이격 간격을 최소화할 수 있다. 즉, 비교 예에서는 상기 비아의 이격 간격은 상기 실장 패드의 폭에 영향을 받았다. 이에 반하여, 실시 예에서는 상기 실장 패드의 폭에 전혀 영향을 받지 않고, 상기 비아의 이격 간격을 조절할 수 있으며, 이에 따라 상기 비아의 이격 간격을 비교 예 대비 줄일 수 있다. 나아가, 실시 예에서는 상기 비아의 이격 간격이 줄어듦에 따라, 상기 비아에 배치되는 실장 패드의 피치를 획기적으로 줄일 수 있다. 또한, 실시 예에서는 비교 예 대비 실장 패드의 피치를 줄일 수 있음에 따라, 제한된 공간 내에 더 많은 칩을 실장시킬 수 있으며, 이에 따른 회로 기판의 부피, 나아가 패키지 기판의 부피를 감소시킬 수 있다.
또한, 실시 예에서는 상기와 같이 피치가 감소함에 따라, 상기 회로 기판에 실장되는 칩의 단자 사이를 연결하는 전송 라인의 길이를 줄일 수 있으며, 이에 따른 신호 전송 손실을 최소화하여 통신 성능을 향상시킬 수 있다.
또한, 실시 예에서는 실장 패드의 폭이 상기 비아의 제1면의 폭보다는 작으면서, 상기 비아의 제2면의 폭보다는 크도록 한다. 이에 따라 실시 예에서는 상기 실장 패드와 상기 비아의 폭 차이를 최소화하여 이에 따른 통신 성능을 향상시킬 수 있도록 한다. 구체적으로, 상기 비아 및 실장 패드를 통해 전달되는 신호는, 상기 비아의 폭과 상기 실장 패드의 폭에 영향을 받는다. 예를 들어, 상기 비아의 폭과 상기 실장 패드의 폭의 차이가 크면, 이에 따른 저항이 증가하여 신호 전송 손실이 증가할 수 있다. 이에 반하여, 실시 예에서는 상기 실장 패드의 폭이 상기 비아의 제1면의 폭보다는 작으면서 제2 면의 폭보다는 크도록 한다. 이에 따라, 실시 예에서는 상기 비아의 폭과 실장 패드의 폭 차이로 인해 발생하는 신호 전송 손실을 줄일 수 있고, 이에 따른 통신 성능을 향상시킬 수 있다.
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
이하의 설명은, 도 2에 도시된 회로 기판에 대한 제조 방법이며, 이의 변형 예에 대한 회로 기판을 제조할 수 있을 것이다.
-제조 방법-
도 10a 내지 도 10f는 도 2에 도시된 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 10a를 참조하면, 실시 예에서는 회로 기판을 제조하기 위한 기초 자재를 준비할 수 있다. 예를 들어, 실시 예의 회로 기판은 코어 기판일 수 있다. 이를 위해, 실시 예에서는 중앙의 코어층을 위한 기초 자재를 준비할 수 있다. 일 예로, CCL(Copper Clad Laminate)을 준비할 수 있으나, 이에 한정되지는 않는다.
실시 예에서는, 코어층(111)이 준비되면, 상기 코어층(111)을 가공하여 비아 홀(VH)을 형성하는 공정을 진행할 수 있다. 상기 비아 홀(VH)은 상기 코어층(111)을 레이저 가공하여 형성할 수 있다. 이때, 상기 코어층(111)은 일정 두께 이상을 가지며, 한번의 레이저 가공을 통해 이를 완전히 관통하는 비아 홀을 용이하게 형성하기 어려울 수 있다. 이에 따라, 실시 에에서는 상기 코어층(111)의 제1면 및 제2면에 대해서 각각 비아 홀(VH)을 가공하는 공정을 진행할 수 있다. 그리고, 상기와 같이 코어층(111)의 양면에서 비아 홀 가공 공정이 진행됨에 따라, 상기 코어층(111)에는 모래시계 형상의 비아 홀(VH)이 형성될 수 있다.
다음으로, 도 10b를 참조하면, 실시 예에서는 코어층(111)의 제1면 및 제2면에 각각 드라이 필름을 형성하는 공정을 진행할 수 있다.
구체적으로, 실시 예에서는 코어층(111)의 제1면에 제1 드라이 필름(DF1)을 형성하고, 코어층(111)의 제2면에 제2 드라이 필름(DF2)을 형성하는 공정을 진행할 수 있다.
이때, 상기 제1 드라이 필름(DF1) 및 제2 드라이 필름(DF2)은 상기 코어층(111)의 제1면 및 제2면의 전체를 덮으며 배치될 수 있다. 이후, 실시 예에서는 상기 제1 드라이 필름(DF1) 및 제2 드라이 필름(DF2)을 각각 노광 및 현상하여 개구부(미도시)를 형성할 수 있다.
예를 들어, 실시 예에서는 제1 드라이 필름(DF1)에 상기 비아 홀(VH) 및 제2 회로 패턴(120)이 형성될 영역을 노출하는 개구부(미도시)를 형성할 수 있다.
예를 들어, 실시 예에서는 제2 드라이 필름(DF2)에 상기 비아 홀(VH) 및 상기 제3 회로 패턴(125)이 형성될 영역을 노출하는 개구부(미도시)를 형성할 수 있다.
다음으로, 도 10c에 도시된 바와 같이, 실시 예에서는 상기 제1 드라이 필름(DF1) 및 제2 드라이 필름(DF2)의 개구부를 채우는 도금 공정을 진행할 수 있다. 이를 위해, 실시 예에서는 상기 제1 드라이 필름(DF1) 및 상기 제2 드라이 필름(DF2)이 형성되기 전에, 상기 코어층(111)의 제1면 및 제2면에 각각 시드층(미도시)을 형성하는 공정을 진행할 수 있다. 이후, 실시 예에서는 상기 형성된 시드층을 이용하여 전해 도금을 진행하여, 상기 비아 홀(VH), 상기 제1 드라이 필름(DF1)의 개구부 및 상기 제2 드라이 필름(DF2)의 개구부를 채우는 도금 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 전해 도금 공정이 완료되면, 상기 제1 드라이 필름(DF1) 및 제2 드라이 필름(DF2)을 제거하는 공정을 진행할 수 있다.
다음으로, 도 10d에 도시된 바와 같이, 실시 예에서는 상기 코어층(111)의 제1면 및 제2면에 각각 제1 절연층(112) 및 제2 절연층(113)을 적층하는 공정을 진행할 수 있다. 상기 제1 절연층(112) 및 상기 제2 절연층(113)은 각각 프리프레그를 포함할 수 있다.
다음으로, 도 10e에 도시된 바와 같이, 실시 예에서는 상기 제1 절연층(112)에 제1 비아(150) 및 제1 회로 패턴(140)을 형성하는 공정을 진행할 수 있다. 이때, 상기 설명한 바와 같이, 상기 제1 회로 패턴(140)은 트레이스(141) 및 패드(142)를 포함한다. 그리고, 상기 제1 회로 패턴(140)의 패드(142)는 상기 제1 절연층(112)을 관통하는 제1 비아(150)의 폭보다 좁은 폭을 가질 수 있다. 또한, 실시 예에서는 상기 제2 절연층(113)에 제2 비아(170) 및 제4 회로 패턴(160)을 형성하는 공정을 진행할 수 있다. 상기 제4 회로 패턴(160)은 패드 및 트레이스를 포함하며, 이때, 상기 제4 회로 패턴(160)의 패드는 상기 제1 절연층(112)의 패드와는 다르게, 상기 제2 비아(170)보다 큰 폭을 가질 수 있다.
다음으로, 도 10f에 도시된 바와 같이, 실시 예에서는 상기 제1 절연층(112)의 제1면 또는 상면에 제1 보호층(180)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 보호층(180)은 상기 제1 절연층(112)의 제1면에 배치된 제1 회로 패턴(140)의 패드(142)를 노출하는 개구부를 포함할 수 있다. 이때, 상기 제1 보호층(180)의 개구부는 상기 설명한 바와 같이, 상기 제1 회로 패턴(140)의 패드의 폭보다는 크면서 상기 제1 비아(150)의 제1면의 폭보다는 작게 형성될 수 있다. 이와 다르게, 상기 제1 보호층(180)의 개구부는 상기 제1 회로 패턴(140)의 패드 및 상기 제1 비아(150)의 제1면의 폭보다 크게 형성될 수 있다. 이와 다르게, 상기 제1 보호층(180)의 개구부는 상기 제1 회로 패턴(140)의 패드 및 상기 제1 비아(150)의 제1면의 폭보다 작게 형성될 수 있다.
또한, 실시 예에서는 상기 제2 절연층(113)의 제2면 또는 하면에 제2 보호층(185)을 형성하는 공정을 진행할 수 있다. 상기 제2 보호층(185)은 상기 제2 절연층(113)의 제2면에 배치된 제4 회로 패턴(160)의 패드를 노출하는 개구부(미도시)를 포함할 수 있다. 이때, 상기 제2 보호층(185)의 개구부는 상기 제4 회로 패턴(160)의 패드의 폭보다 작은 폭을 가질 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제2 보호층(185)의 개구부는 상기 제4 회로 패턴(160)의 패드의 폭보다 크게 또는 같게 형성될 수도 있을 것이다.
다음으로, 실시 예에서는 상기 제1 보호층(180)의 개구부를 통해 노출된 제1 회로 패턴(140)의 패드(142)에 제1 표면 처리층(190)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제2 보호층(185)의 개구부를 통해 노출된 제4 회로 패턴(160)의 패드에 제2 표면 처리층(195)을 형성하는 공정을 진행할 수 있다.
- 패키지 기판 -
도 11은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 11을 참조하면, 패키지 기판은 도 2, 도 6, 도 7 및 도 8 중 어느 하나에 도시된 회로 기판을 포함할 수 있다. 다만, 패키지 기판은 다층 기판을 이용하여 칩을 실장하도록 하며, 이에 따라 도 8에 도시된 회로 기판을 포함하는 패키지 기판에 대해 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 상기 회로 기판은 다른 도면에 포함된 회로 기판을 포함할 수 있을 것이다.
패키지 기판은 회로 기판을 포함한다.
또한, 패키지 기판은 회로 기판의 실장 패드 상에 배치된 제1 접착부(210)를 포함한다. 바람직하게, 실시 예에서, 회로 기판은 제1 회로 패턴(140)의 패드(142)에 제1 접착부(210)를 형성할 수 있다. 이때, 상기 제1 회로 패턴(140)의 패드(142)에는 제1 표면 처리층(190)이 형성될 수 있고, 이에 따라 상기 제1 접착부(210)는 상기 제1 표면 처리층(190) 상에 형성될 수 있을 것이다.
상기 제1 접착부(210)는 일 예로 육면체 형상일 수 있다. 예를 들어, 상기 제1 접착부(210)의 단면은 사각형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접착부(210)의 단면은 직사각형 또는 정사각형 형상을 포함할 수 있다. 다른 일 예로, 상기 제1 접착부(210)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접착부(210)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 제1 접착부(210)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 일 예로, 상기 제1 접착부(210)의 단면 형상은 일 측면에서 평면이고, 상기 일 측면과 반대되는 타 측면에서 곡면일 것을 포함할 수 있다. 한편, 상기 제1 접착부(210)는 마이크로 볼일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 접착부(210) 상에는 칩(220)이 실장될 수 있다. 상기 제1 접착부(210) 상에는 단자(230)가 연결되는 칩(220)이 실장될 수 있다.
예를 들어, 상기 칩(220)은 구동 IC 칩(Drive IC chip)을 포함할 수 있다. 예를 들어, 상기 칩(220)은 구동 IC 칩(Drive IC chip) 이외의 소켓 또는 소자를 포함하는 다양한 칩을 의미할 수 있다. 예를 들어, 상기 칩(220)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 칩(420)은 전력관리 집적회로(PMIC: Power Management IC)일 수 있다. 예를 들어, 상기 칩(220)은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수 있다. 예를 들어, 상기 칩(220)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP) 칩이나, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩일 수 있다. 여기에서, 도면 상에는 패키지 기판에 1개의 칩만이 실장되는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판에는 상호 이격되며 복수의 칩이 실장될 수 있다. 상기 복수의 칩은 센트랄 프로세서(CPU)에 대응하는 제1 AP 칩과, 그래픽 프로세서(GPU)에 대응하는 제2 AP 칩을 포함할 수 있다.
상기 회로 기판 상에는 몰딩층(230)이 형성될 수 있다. 상기 몰딩층(230)은 상기 실장된 칩(220)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(230)은 상기 실장된 칩(220)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
한편, 회로 기판이 다층 구조를 가지는 경우, 각각의 절연층에 배치된 회로 패턴의 선폭이나 간격은 서로 다를 수 있다. 예를 들어, 칩과 가장 인접하게 배치된 회로 패턴이 가장 작은 선폭 및 간격을 가질 수 있고, 칩과 가장 멀리 배치된 회로 패턴이 가장 큰 선폭 및 간격을 가질 수 있다.
이에 따라, 실시 예에서의 상기 회로 기판의 서로 다른 층에 배치된 각각의 비아 들은 서로 다른 폭을 가질 수 있다.
예를 들어, 칩과 인접하게 배치된 절연층에 배치된 비아는 이상에서 설명한 제1 비아(150)에 대응하는 폭을 가질 수 있다. 그리고, 다른 절연층에 배치된 비아는 상기 제1 비아(150)와 멀어질수록 폭이 점차 증가할 수 있다. 예를 들어, 회로 기판에서 최하측에 배치된 비아가 가장 큰 폭을 가질 수 있다.
한편, 실시 예에서, 회로 기판의 최하측에 배치되고, 제2 보호층(185)의 개구부를 통해 노출된 회로 패턴 상에는 제2 접착부(250)가 배치될 수 있다. 바람직하게, 상기 제2 보호층(185)의 개구부를 통해 노출된 제4 회로 패턴(160)의 패드에는 제2 접착부(250)가 배치될 수 있다. 이때, 상기 제4 회로 패턴(160)의 패드에는 제2 표면 처리층(195)이 형성될 수 있다. 이에 따라, 상기 제2 접착부(250)는 상기 제4 회로 패턴(160)의 표면 처리층인 제2 표면 처리층(195)에 배치될 수 있다.
상기 제2 접착부(250)는 솔더 볼일 수 있다. 상기 제2 접착부(250)는 외부기판의 메인 보드와 연결될 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 절연층;
    상기 제1 절연층을 관통하는 제1 비아;
    상기 제1 절연층의 상면에 배치되고, 상기 제1 비아의 상면과 연결되는 제1 회로 패턴; 및
    상기 제1 절연층의 하면에 배치되고, 상기 제2 비아의 하면과 연결되는 제2 회로 패턴을 포함하고,
    상기 제1 회로 패턴은,
    상기 제1 비아의 상면에 배치되는 패드를 포함하고,
    상기 패드의 폭은,
    상기 제1 비아의 상면의 폭보다 작은,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 비아는,
    상기 제1 절연층에 폭 방향으로 이격되는 제1-1 비아 및 제1-2 비아를 포함하고,
    상기 제1 회로 패턴은,
    상기 제1-1 비아의 상면에 배치되는 제1 패드와,
    상기 제1-2 비아의 상면에 배치되는 제2 패드를 포함하고,
    상기 제1 패드의 중심에서 상기 제2 패드의 중심까지의 거리에 대응하는 피치는 100㎛ 이하인,
    회로 기판.
  3. 제2항에 있어서,
    상기 제1 회로 패턴의 상기 제1 패드는,
    상기 제1-1 비아의 상면의 폭보다 작고, 상기 제1-1 비아의 하면의 폭보다 크며,
    상기 제1 회로 패턴의 상기 제2 패드는,
    상기 제1-2 비아의 상면의 폭보다 작고, 상기 제1-2 비아의 하면의 폭보다 큰,
    회로 기판.
  4. 제2항에 있어서,
    상기 제1-1 비아의 상면의 폭은 상기 제1-1 비아의 하면의 폭보다 크고,
    상기 제1-2 비아의 상면의 폭은 상기 제1-2 비아의 하면의 폭보다 큰,
    회로 기판.
  5. 제2항에 있어서,
    상기 제1 회로 패턴은 제1 트레이스를 포함하고,
    상기 제1 트레이스는 상기 제1 회로 패턴의 상기 제1 패드 및 상기 제1 회로 패턴의 상기 제2 패드 사이에 적어도 1개 이상 배치되는,
    회로 기판.
  6. 제2항에 있어서,
    상기 제1 회로 패턴은 상기 제1 회로 패턴의 상기 제1 패드와 연결되는 제2 트레이스를 포함하고,
    상기 제1 회로 패턴의 상기 제2 트레이스는,
    상기 제1 회로 패턴의 상기 제1 패드의 측면 및 상기 제1-1 비아의 상면과 접촉하는 제1 부분과,
    상기 제1 부분으로부터 연장되고, 상기 제1 절연층의 상면과 접촉하는 제2 부분을 포함하는,
    회로 기판.
  7. 제5항에 있어서,
    상기 제2 회로 패턴은,
    상기 제1-1 비아의 하면에 배치되는 제1 패드와,
    상기 제1-2 비아의 하면에 배치되는 제2 패드를 포함하고,
    상기 제2 회로 패턴의 상기 제1 패드 및 상기 제2 회로 패턴의 상기 제2 패드 중 적어도 하나는,
    상기 제1 회로 패턴의 상기 제1 트레이스와 두께 방향으로 오버랩되는,
    회로 기판.
  8. 제7항에 있어서,
    상기 제2 회로 패턴은 트레이스를 포함하고,
    상기 제2 회로 패턴의 상기 트레이스는, 상기 제1 절연층의 하면에서 상기 제2 회로 패턴의 상기 제1 패드와 상기 제2 회로 패턴의 상기 제2 패드 사이의 영역을 제외한 영역에 배치되는,
    회로 기판.
  9. 제7항에 있어서,
    상기 제2 회로 패턴의 상기 제1 패드와 상기 제2 회로 패턴의 상기 제2 패드 사이의 간격은, 2㎛ 내지 30㎛의 범위를 가지는,
    회로 기판.
  10. 제6항에 있어서,
    상기 제1 절연층의 상면에 배치되고, 상기 제1 회로 패턴의 상기 제1 및 제2 패드를 오픈하는 개구부를 가지는 제1 보호층; 및
    상기 제1 보호층의 상기 개구부를 통해 노출된 상기 제1 회로 패턴의 상기 제1 및 제2 패드에 배치되는 제1 표면 처리층을 포함하는,
    회로 기판.
  11. 제10항에 있어서,
    상기 제1 보호층의 상기 개구부의 폭은,
    상기 제1-1 비아 및 상기 제1-2 비아의 상면의 폭보다 작고,
    상기 제1 표면 처리층은,
    상기 제1 회로 패턴의 상기 제1 및 제2 패드에 배치되는 제1 부분과,
    상기 제1-1 비아 및 상기 제1-2 비아의 상면에 배치되는 제2 부분을 포함하는,
    회로 기판.
  12. 제10항에 있어서,
    상기 제1 보호층의 상기 개구부의 폭은,
    상기 제1-1 비아 및 상기 제1-2 비아의 상면의 폭보다 크고,
    상기 제1 표면 처리층은,
    상기 제1 회로 패턴의 상기 제1 및 제2 패드에 배치되는 제1 부분과,
    상기 제1-1 비아 및 상기 제1-2 비아의 상면에 배치되는 제2 부분과,
    상기 제1 절연층의 상면에 배치되는 제3 부분을 포함하는,
    회로 기판.
  13. 제10항에 있어서,
    상기 제1 트레이스의 상기 제1 부분의 적어도 일부는,
    상기 제1 보호층의 개구부에 배치되고, 상기 제1 표면 처리층으로 덮이고,
    상기 제1 트레이스의 상기 제2 부분의 적어도 일부는,
    상기 제1 보호층으로 덮이는,
    회로 기판.
  14. 제2항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 패드의 중심에서 상기 제2 패드의 중심까지의 거리에 대응하는 피치는 90㎛ 이하인,
    회로 기판.
  15. 제2항에 있어서,
    상기 제1 절연층 아래에 배치되는 제2 절연층;
    상기 제2 절연층을 관통하는 제2 비아;
    상기 제2 절연층의 상면에 배치되고, 상기 제2 비아의 상면과 연결되는 제3 회로 패턴;
    상기 제2 절연층의 하면에 배치되고, 상기 제2 비아의 하면과 연결되는 제4 회로 패턴; 및
    상기 제2 절연층의 하면에 배치되고, 상기 제4 회로 패턴의 복수의 패드를 노출하는 개구부를 가지는 제2 보호층을 포함하고,
    상기 제1 절연층은, 회로 기판의 최상측에 배치된 제1 최외측 절연층이고,
    상기 제2 절연층은, 상기 회로 기판의 최하측에 배치된 제2 최외측 절연층인,
    회로 기판.
  16. 제15항에 있어서,
    상기 제4 회로 패턴의 패드는,
    상기 제1 회로 패턴의 상기 제1 및 제2 패드보다 큰 폭을 가지며,
    상기 제4 회로 패턴의 복수의 패드 사이의 피치는,
    상기 제1 회로 패턴의 상기 제1 및 제2 패드의 피치보다 큰,
    회로 기판.
  17. 제15항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층 사이에 배치되는 코어층을 포함하고,
    상기 제1 절연층 및 상기 제2 절연층은,
    상기 코어층을 중심으로 대칭 구조를 가지며, 프리프레그를 포함하는,
    회로 기판.
  18. 제1 절연층;
    상기 제1 절연층을 관통하며, 폭 방향으로 상호 이격되는 제1-1 비아 및 제1-2 비아를 포함하는 제1 비아;
    상기 제1-1 비아의 상면에 배치되는 제1 패드, 상기 제1-2 비아의 상면에 배치되는 제2 패드 및 상기 제1 절연층의 상면에서 상기 제1 패드와 상기 제2 패드 사이에 배치되는 제1 트레이스를 포함하는 제1 회로 패턴;
    상기 제1 절연층의 하면에 배치되고, 상기 제2 비아의 하면과 연결되는 제2 회로 패턴;
    상기 제1 패드 및 상기 제2 패드에 배치되는 제1 표면 처리층;
    상기 제1 표면 처리층에 배치되는 제1 접착부;
    상기 제1 접착부에 부착되는 칩; 및
    상기 제1 절연층의 상면에 배치되고, 상기 칩을 몰딩하는 몰딩층을 포함하고,
    상기 제1 회로 패턴의 상기 제1 패드는,
    상기 제1-1 비아의 상면의 폭보다 작고,
    상기 제1 회로 패턴의 상기 제2 패드는,
    상기 제1-2 비아의 상면의 폭보다 작으며,
    상기 상기 제1 회로 패턴의 상기 제1 패드의 중심에서 상기 제1 회로 패턴의 상기 제2 패드의 중심까지의 거리에 대응하는 피치는 100㎛ 이하인,
    패키지 기판.
  19. 제18항에 있어서,
    상기 제1 절연층은, 복수의 절연층의 적층 구조에서 최외측에 배치된 최외측 절연층이고,
    상기 제1 회로 패턴은 상기 최외측 절연층에 배치되는 최외측 회로 패턴인,
    패키지 기판.
  20. 제18항에 있어서,
    상기 칩은 폭 방향으로 상호 이격되어 배치되는 제1 칩 및 제2 칩을 포함하고,
    상기 제1 칩은 센트랄 프로세서(CPU)에 대응하고,
    상기 제2 칩은 그래픽 프로세서(GPU)에 대응하는,
    패키지 기판.
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