KR20230149984A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20230149984A
KR20230149984A KR1020220049372A KR20220049372A KR20230149984A KR 20230149984 A KR20230149984 A KR 20230149984A KR 1020220049372 A KR1020220049372 A KR 1020220049372A KR 20220049372 A KR20220049372 A KR 20220049372A KR 20230149984 A KR20230149984 A KR 20230149984A
Authority
KR
South Korea
Prior art keywords
circuit board
thickness
insulating layer
electrode
electrode portion
Prior art date
Application number
KR1020220049372A
Other languages
English (en)
Inventor
명세호
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020220049372A priority Critical patent/KR20230149984A/ko
Publication of KR20230149984A publication Critical patent/KR20230149984A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

실시 예에 따른 반도체 패키지는 절연층; 상기 절연층의 상면에 배치된 제1 전극부; 상기 절연층의 하면에 배치된 제2 전극부; 상기 절연층의 상면에 배치되는 제1 보호층; 및 상기 절연층의 하면에 배치되는 제2 보호층을 포함하는 회로 기판을 포함하고, 상기 제1 전극부 또는 상기 제2 전극부의 두께에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
실시 예는 반도체 패키지에 관한 것이다. 특히, 실시 예는 초슬림형의 회로기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
회로 기판은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로 라인 패턴을 인쇄하여 형성한 것이다. 이러한 회로 기판은 반도체 소자를 탑재하기 직전의 기판을 의미한다. 즉, 회로 기판은 다양한 반도체 소자와 전기적으로 연결되는 전극부(또는 회로 패턴)가 형성된 기판을 의미한다.
이러한, 회로 기판은 점점 슬림화되어 가고 있다. 예를 들어, 상기 회로 기판에 반도체 소자가 실장된 반도체 패키지는 전자 디바이스에 적용될 수 있다.
이때, 상기 전자 디바이스는 점점 소형화 및 경량화되어 가고 있다. 이에 따라, 상기 전자 디바이스에 적용되는 회로 기판 및 이를 포함하는 반도체 패키지의 소형화가 요구된다.
그러나 종래 기술에 따른 회로 기판은 전체 두께를 줄이는데 한계가 있다.
예를 들어, 종래 기술에 따른 회로 기판은 제조 공정에서 발생하는 다양한 스트레스에 견딜 수 있는 두께를 가져야 한다. 이에 따라 종래 기술에 따른 회로 기판의 두께를 줄이는데 한계가 있다.
나아가, 상기 회로 기판은 반도체 소자를 안정적으로 실장하기 위해 일정 수준 이상의 두께를 가져야 한다. 예를 들어, 상기 회로 기판의 두께가 작을수록, 상기 반도체 소자를 실장하는 공정에서 휨 특성이 저하되는 문제가 발생할 수 있다. 그리고, 상기 휨 특성이 저하되는 경우, 상기 반도체 소자가 상기 회로 기판 상에 기울어진 상태로 실장되는 문제가 있다.
실시 예는 초슬림형의 회로 기판을 제공하도록 한다.
또한, 실시 예는 휨 특성을 향상시킬 수 있는 회로 기판을 제공하도록 한다.
또한, 실시 예는 반도체 패키지 또는 전자 디바이스와의 접합력을 향상시킬 수 있는 회로 기판을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들인 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층에 배치된 전극부; 상기 제1 절연층의 상면에 배치된 제2 절연층; 및 상기 제1 절연층의 하면에 배치된 제3 절연층을 포함하는 회로 기판을 포함하고, 상기 전극부의 두께에 대한 상기 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족한다.
또한, 상기 전극부의 두께는 8㎛ 내지 12㎛의 범위를 만족한다.
또한, 상기 전극부는, 상기 제1 절연층의 상면에 배치된 제1 전극부; 및 상기 제1 절연층의 하면에 배치된 제2 전극부를 포함하고, 상기 제1 전극부 또는 제2 전극부의 두께에 대한 상기 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족한다.
또한, 상기 제1 전극부의 두께는 8㎛ 내지 12㎛의 범위를 만족하고, 상기 제2 전극부의 두께는 8㎛ 내지 12㎛의 범위를 만족한다.
또한, 상기 제2 절연층은 상기 회로 기판의 최상측에 배치된 절연층이고, 상기 제3 절연층은 상기 회로 기판의 최하측에 배치된 절연층이다.
또한, 상기 회로 기판의 상기 제1 절연층은 1층으로 구성되고, 상기 회로 기판의 두께는 40㎛ 내지 60㎛의 범위를 만족한다.
또한, 상기 제1 전극부 또는 상기 제2 전극부의 두께에 대한 회로 기판의 두께의 비율은 1:4 내지 1:6의 범위를 만족한다.
또한, 상기 1층의 제1 절연층의 두께에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족한다.
또한, 상기 제1 절연층의 두께는 8㎛ 내지 12㎛의 범위를 만족한다.
또한, 상기 회로 기판은 상기 제1 절연층을 관통하는 관통 전극을 포함하고, 상기 관통 전극의 두께에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족한다.
또한, 상기 관통 전극의 두께는 8㎛ 내지 12㎛의 범위를 만족한다.
또한, 상기 제2 절연층 또는 상기 제3 절연층의 두께에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족한다.
또한, 상기 제1 절연층은 제1-1 절연층 및 상기 제1-1 절연층 아래에 배치된 제1-2 절연층을 포함하는 2층으로 구성되고, 상기 제1 전극부는 상기 제1-1 절연층의 상면에 배치되고, 상기 제2 전극부는 상기 제1-2 절연층의 하면에 배치되며, 상기 회로 기판은, 상기 제1-1 절연층의 하면 및 상기 제1-2 절연층의 상면 사이에 배치된 제3 전극부를 포함하고, 상기 회로 기판의 두께는 51㎛ 내지 79㎛의 범위를 만족한다.
또한, 상기 제3 전극부의 두께에 대한 회로 기판의 두께의 비율은 1:6 내지 1:21의 범위를 만족하며, 상기 제3 전극부의 두께는 3㎛ 내지 7㎛의 범위를 만족한다.
또한, 상기 제1 전극부 또는 상기 제2 전극부의 두께에 대한 회로 기판의 두께의 비율은 1:5 내지 1:8의 범위를 만족한다.
또한, 상기 제1-1 절연층 또는 상기 제1-2 절연층의 두께에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족한다.
또한, 상기 제1-1 절연층의 두께는 8㎛ 내지 12㎛의 범위를 만족하고, 상기 제1-2 절연층의 두께는 8㎛ 내지 12㎛의 범위를 만족한다.
또한, 상기 회로 기판은 상기 제1-1 절연층을 관통하는 제1 관통 전극 및 상기 제1-2 절연층을 관통하는 제2 관통 전극을 포함하고, 상기 제1 관통 전극 또는 상기 제2 관통 전극의 두께에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족한다.
또한, 상기 제2 절연층 또는 상기 제3 절연층의 두께에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족한다.
또한, 상기 반도체 패키지는 상기 제1 전극부의 제1 전극 패턴 상에 배치된 제1 접속부; 및 상기 제1 접속부 상에 실장된 반도체 소자를 포함하고, 상기 제2 절연층은 상기 제1 전극부의 상기 제1 전극 패턴과 두께 방향으로 중첩되는 개구부를 포함한다.
또한, 상기 제3 절연층의 하면의 적어도 일부에는 접착 물질을 포함한다.
실시 예는 회로 기판의 두께를 슬림화할 수 있다.
구체적으로, 실시 예의 회로 기판은 절연층의 층수를 기준으로 1층 구조를 가질 수 있다. 그리고, 회로 기판은 절연층의 상면에 배치된 제1 전극부, 절연층의 하면에 배치된 제2 전극부, 절연층을 관통하는 관통 전극, 절연층의 상면에 배치된 제1 보호층, 및 절연층의 하면에 배치된 제2 보호층을 포함할 수 있다.
그리고 상기 회로 기판의 절연층에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:3.3 내지 1:7.5, 더욱 바람직하게 1:4 내지 1:6의 범위를 가질 수 있다. 또한, 회로 기판의 제1 전극부 또는 제2 전극부에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:3.3 내지 1:7.5, 더욱 바람직하게 1:4 내지 1:6의 범위를 가질 수 있다. 또한, 회로 기판의 관통 전극에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:3.3 내지 1:7.5, 더욱 바람직하게 1:4 내지 1:6의 범위를 가질 수 있다. 또한, 회로 기판의 제1 보호층 또는 제2 보호층에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:3.3 내지 1:7.5, 더욱 바람직하게 1:4 내지 1:6의 범위를 가질 수 있다.
이때, 상기 회로 기판의 두께는 40㎛ 내지 60㎛일 수 있다.
즉, 제1 실시 예는 절연층, 제1 전극부, 제2 전극부, 관통 전극, 제1 보호층 및 제2 보호층 중 적어도 하나에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5를 가지면서, 60㎛ 이하의 두께를 회로 기판을 제공할 수 있다.
이에 따라, 실시 예는 회로 기판의 슬림화가 가능하고, 나아가 반도체 패키지의 슬림화 및 전자 디바이스의 슬림화가 가능하다.
나아가, 실시 예는 회로 기판의 슬림화로 인해, 상기 회로 기판의 무게를 줄일 수 있다. 이를 통해 실시 예는 상기 회로 기판의 드롭 시에 발생하는 신뢰성 문제를 해결할 수 있다. 예를 들어, 회로 기판의 드롭 시에, 상기 회로 기판의 무게에 비례하여 상기 회로 기판의 물리적 신뢰성 문제가 증가한다. 이에 따라, 실시 예는 상기 회로 기판의 슬림화 및 경량화를 달성하여 상기 회로 기판의 드롭 테스트에서의 물리적 및 전기적 신뢰성을 향상시킬 수 있도록 한다.
또한, 실시 예의 회로 기판은 절연층의 층수를 기준으로 2층 구조를 가질 수 있다. 그리고, 회로 기판은 제1 절연층의 상면에 배치된 제1 전극부, 제1 절연층과 제2 절연층 사이에 배치된 제2 전극부, 제2 절연층의 하면에 배치된 제3 전극부, 제1 절연층을 관통하는 제1 관통 전극, 제2 절연층을 관통하는 제2 관통 전극, 제1 절연층의 상면에 배치된 제1 보호층, 및 제2 절연층의 하면에 배치된 제2 보호층을 포함할 수 있다.
그리고 상기 회로 기판의 제1 절연층 또는 제2 절연층에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:4 내지 1:10, 더욱 바람직하게 1:5 내지 1:7의 범위를 가질 수 있다. 또한, 회로 기판의 제1 전극부 또는 제3 전극부에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:4 내지 1:10, 더욱 바람직하게 1:5 내지 1:7의 범위를 가질 수 있다. 또한, 회로 기판의 제2 전극부에 대한 회로 기판의 두께의 비율은 1:6 내지 1:21, 바람직하게 1:8 내지 1:20, 더욱 바람직하게 1:10 내지 1:14의 범위를 가질 수 있다. 또한, 회로 기판의 제1 관통 전극 또는 제2 관통 전극에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:4 내지 1:10, 더욱 바람직하게 1:5 내지 1:8의 범위를 가질 수 있다. 또한, 회로 기판의 제1 보호층 또는 제2 보호층에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:4 내지 1:10, 더욱 바람직하게 1:5 내지 1:5의 범위를 가질 수 있다.
이때, 상기 회로 기판의 두께는 51㎛ 내지 79㎛일 수 있다.
즉, 제2 실시 예는 제1 절연층, 제2 절연층, 제1 전극부, 제2 전극부, 제1 관통 전극, 제2 관통 전극, 제1 보호층 및 제2 보호층 중 적어도 하나에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5를 가지면서, 79㎛ 이하의 두께를 회로 기판을 제공할 수 있다.
이에 따라, 실시 예는 회로 기판의 슬림화가 가능하고, 나아가 반도체 패키지의 슬림화 및 전자 디바이스의 슬림화가 가능하다.
한편, 실시 예의 회로 기판은 전기적 신뢰성 및 물리적 특성을 향상시킬 수 있다. 구체적으로, 실시 예의 회로 기판은 반도체 소자가 실장되기 이전까지 제2 보호층의 하면에 배치된 절연 부재를 포함한다. 그리고, 상기 절연 부재는 지지 부재, 및 상기 지지 부재 상에 배치되고 상기 회로 기판의 제2 보호층과 접촉하는 접착 부재를 포함한다. 이때, 상기 접착 부재는 상기 제2 보호층에 접합된 상태에서 반도체 패키지의 제조가 완료됨에 따라 제거된다. 이에 따라, 상기 접착 부재를 구성하는 접착 물질의 적어도 일부는 상기 회로 기판의 제2 보호층의 하면에 잔존할 수 있다. 그리고, 상기 잔존하는 접착물질은 상기 회로 기판에 배치되는 제2 접속부와 접촉하거나, 전자 디바이스의 메인 보드와 접촉할 수 있다. 이를 통해 실시 예는 상기 잔존하는 접착 물질을 이용하여 상기 회로 기판과 상기 제2 접속부 사이의 접합력, 나아가 상기 메인 보드와의 접합력을 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 2는 도 1의 회로 기판의 변형 예를 나타낸 단면도이다.
도 3은 도 1의 회로 기판을 하측에서 바라본 평면도이다.
도 4는 도 2의 절연 부재의 층 구조를 설명하기 위한 도면이다.
도 5는 비교 예의 회로 기판과 실시 예의 회로 기판의 휨 특성을 비교하기 위한 도면이다.
도 6은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 7은 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8 내지 도 18은 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
-전자 디바이스 -
실시 예의 설명에 앞서, 실시 예의 회로 기판에 반도체 소자가 실장된 구조를 가지는 반도체 패키지는 전자 디바이스에 적용될 수 있다.
이때, 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다.
상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
예를 들어, 상기 반도체 패키지에는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
그리고 실시 예에서는 상기 전자 디바이스의 메인 보드와 연결되는 회로 기판 및 이를 포함하는 반도체 패키지의 두께를 감소하면서, 하나의 기판에 적어도 하나 이상의 반도체 소자를 실장할 수 있도록 한다.
한편, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판 및 이를 포함하는 반도체 패키지에 대해 설명하기로 한다.
- 회로 기판 -
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 2는 도 1의 회로 기판의 변형 예를 나타낸 단면도이며, 도 3은 도 1의 회로 기판을 하측에서 바라본 평면도이고, 도 4는 도 2의 절연 부재의 층 구조를 설명하기 위한 도면이며, 도 5는 비교 예의 회로 기판과 실시 예의 회로 기판의 휨 특성을 비교하기 위한 도면이다.
이하에서는 도 1 내지 도 5를 참조하며 제1 실시 예에 따른 회로 기판에 대해 구체적으로 설명하기로 한다.
실시 예의 회로 기판은 적어도 하나의 반도체 소자를 실장하기 위한 실장 공간을 제공할 수 있다. 예를 들어, 실시 예의 회로 기판은 1개의 반도체 소자를 실장하기 위한 1개의 실장 공간을 제공할 수 있다. 이와 다르게, 실시 예의 회로 기판은 2개 이상의 반도체 소자를 실장하기 위한 2개 이상의 실장 공간을 제공할 수 있다.
이때, 상기 반도체 소자는 프로세서 칩일 수 있다. 이때, 상기 회로 기판이 2개 이상의 반도체 소자가 실장되는 실장 공간을 제공하는 경우, 상기 2개의 실장 공간은 서로 다른 기능을 하는 2개의 프로세서 칩이 실장되는 공간을 의미할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예의 회로 기판이 2개 이상의 반도체 소자가 실장되는 실장 공간을 제공하는 경우, 이 중 1개의 실장 공간은 프로세서 칩이 실장되는 공간일 수 있고, 다른 1개의 실장 공간은 메모리 칩이 실장되는 공간일 수 있다.
제1 실시 예의 회로 기판은 절연층(110)을 포함할 수 있다.
이때, 제1 실시 예의 회로 기판은 1층의 절연층(110)을 포함할 수 있다.
상기 절연층(110)은 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(110)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
상기 절연층(110)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 절연층(110)의 수지는 나프탈렌(naphthalene)기를 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.
한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.
다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(110)은 다른 절연물질을 포함할 수 있을 것이다.
예를 들어, 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다. 예를 들어, 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다. 예를 들어, 상기 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(110)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.
제1 실시 예의 회로 기판은 절연층(110)의 층수를 기준으로 1층 구조를 가질 수 있다. 이에 따라, 제1 실시 예의 회로 기판은 절연층(110)의 표면에 배치되는 전극부(120, 130)의 층수를 기준으로 2층 구조를 가질 수 있다.
상기 절연층(110)의 두께(T1)는 8㎛ 내지 12㎛의 범위를 만족할 수 있다. 바람직하게, 상기 절연층(110)의 두께(T1)는 8.5㎛ 내지 11.5㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 절연층(110)의 두께(T1)는 9㎛ 내지 11㎛의 범위를 만족할 수 있다.
상기 절연층(110)의 두께(T1)가 8㎛ 미만이면, 제1 실시 예의 회로 기판에 포함된 제1 전극부(120) 및/또는 제2 전극부(130)가 안정적으로 보호되지 못할 수 있다. 그리고 상기 제1 전극부(120) 및/또는 제2 전극부(130)가 안정적으로 보호되지 못하는 경우, 상기 제1 전극부(120) 및/또는 제2 전극부(130)에 크랙이 발생하거나, 상기 제1 전극부(120) 및/또는 제2 전극부(130)가 절연층(110)으로부터 분리되는 신뢰성 문제가 발생할 수 있다. 또한, 상기 절연층(110)의 두께(T1)가 12㎛를 초과하면, 회로 기판의 두께(T)가 증가할 수 있다. 또한, 상기 회로 기판의 두께(T)가 증가하는 경우, 반도체 패키지의 두께 및 상기 반도체 패키지를 포함하는 전자 디바이스의 두께가 증가할 수 있다.
한편, 상기 절연층(110)의 두께(T1)는 두께 방향으로 이웃하는 전극부 사이의 수직 거리를 의미할 수 있다. 예를 들어, 상기 절연층(110)의 두께(T1)는 제1 전극부(120)의 하면에서 제2 전극부(130)의 상면까지의 수직 거리를 의미할 수 있다.
구체적으로 상기 절연층(110)의 두께(T1)는 관통 전극(140)의 두께를 의미할 수 있다. 즉, 상기 관통 전극(140)은 상기 절연층(110)을 관통한다. 그리고, 상기관통 전극(140)은 제1 전극부(120)의 하면과 제2 전극부(130)의 상면 사이를 전기적으로 연결한다. 이에 따라 상기 관통 전극(140)의 두께는 상기 절연층(110)의 두께(T1)에 대응할 수 있다. 그리고, 상기 절연층(110)의 두께(T1)는 관통 전극(140)의 두께를 의미할 수도 있을 것이다.
상기 절연층(110)의 표면에는 전극부가 배치될 수 있다.
예를 들어, 절연층(110)의 상면에는 제1 전극부(120)가 배치될 수 있다. 예를 들어, 절연층(110)의 하면에는 제2 전극부(130)가 배치될 수 있다.
이때, 제1 실시 예의 회로 기판은 ETS(Embedded Trace Substrate) 공법을 이용하여 제조될 수 있다. 이에 따라, 상기 제1 전극부(120) 및 제2 전극부(130) 중 어느 하나는 절연층(110)의 표면에 형성된 리세스(미도시)에 배치될 수 있다. 이하에서는, 상기 제1 전극부(120)가 상기 절연층(110)의 상면에 형성된 리세스(미도시)에 배치되는 것으로 하여 설명하기로 한다.
다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(110)의 하면에 상기 리세스가 형성될 수 있고, 상기 제2 전극부(130)가 상기 절연층(110)의 하면에 형성된 리세스 내에 배치될 수도 있을 것이다. 그리고, 상기 절연층(110)의 하면에 리세스가 형성되는 경우, 상기 제1 전극부(120)는 상기 절연층(110)의 상면 위로 돌출되어 배치될 수 있다.
상기 제1 전극부(120)의 하면은 상기 절연층(110)의 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 제1 전극부(120)의 하면은 상기 리세스의 깊이만큼 상기 절연층(110)의 상면보다 낮게 위치할 수 있다.
이에 따라, 상기 제1 전극부(120)의 측면의 적어도 일부는 상기 절연층(110)으로 덮일 수 있다. 이때, 도면상에는 상기 제1 전극부(120)의 측면이 전체적으로 상기 절연층(110)에 의해 덮이는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 제조 공법에 따라, 상기 제1 전극부(120)의 측면의 적어도 일부는 상기 절연층(110)의 상면보다 높게 위치할 수 있고, 이에 따라 상기 제1 전극부(120)의 측면의 적어도 일부는 상기 절연층(110)으로 덮이지 않을 수 있다.
다만, 제1 실시 예의 회로 기판은 ETS 공법으로 제조되며, 이에 따라, 상기 제1 전극부(120)의 측면은 전체적으로 상기 절연층(110)으로 덮일 수 있다.
이때, 도면상에는 상기 제1 전극부(120)의 상면이 절연층(110)의 상면과 동일 평면 상에 배치되는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 제1 실시 예의 회로 기판의 제조 공정에 포함되는 시드층(미도시)의 제거 공정에서, 상기 제1 전극부(120)의 적어도 일부도 함께 제거될 수 있다. 이에 따라, 상기 제1 전극부(120)의 상면은 상기 절연층(110)의 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 제1 전극부(120)의 상면과 상기 절연층(110)의 상면은 단차를 가질 수 있다.
제2 전극부(130)는 상기 절연층(110)의 하면에 배치될 수 있다.
상기 제2 전극부(130)는 상기 절연층(110)의 하면 아래로 돌출될 수 있다. 즉, ETS 공법으로 회로 기판을 제조 하는 경우, 회로 기판의 최상측 및 최하측에 배치된 전극부 중 하나는 절연층(110)의 리세스 내에 배치되는 구조를 가지고, 다른 하나는 절연층(110)의 표면상으로 돌출되는 구조를 가질 수 있다.
상기 제1 전극부(120) 및 제2 전극부(130)는 기능에 따라 패드 및 트레이스를 포함할 수 있다. 상기 패드는 반도체 소자가 실장되는 실장 패드 및 외부 기판과 연결되는 단자 패드를 포함할 수 있다. 그리고, 상기 트레이스는 상기 패드보다 상대적으로 작은 폭을 가지며, 복수의 패드 사이를 전기적으로 연결하는 가느다란 신호 라인을 의미할 수 있다.
상기 제1 전극부(120) 및 제2 전극부(130)는 전도성 물질을 포함할 수 있다.
예를 들어, 상기 제1 전극부(120) 및 제2 전극부(130)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속물질을 포함할 수 있다.
또한, 상기 제1 전극부(120) 및 제2 전극부(130)는 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다.
상기 제1 전극부(120)의 두께(T2)는 8㎛ 내지 12㎛의 범위를 가질 수 있다. 바람직하게, 상기 제1 전극부(120)의 두께(T2)는 8.5㎛ 내지 11.5㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 제1 전극부(120)의 두께(T2)는 9㎛ 내지 11㎛의 범위를 가질 수 있다.
이에 대응하게, 제2 전극부(130)의 두께(T3)는 8㎛ 내지 12㎛의 범위를 가질 수 있다. 바람직하게, 상기 제2 전극부(130)의 두께(T3)는 8.5㎛ 내지 11.5㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 제2 전극부(130)의 두께(T3)는 9㎛ 내지 11㎛의 범위를 가질 수 있다.
상기 제1 전극부(120) 및/또는 제2 전극부(130)의 두께(T2, T3) 중 적어도 하나가 8㎛ 미만이면, 상기 제1 전극부(120) 및/또는 제2 전극부(130)를 통해 전달되는 신호의 허용 전류가 감소할 수 있다. 즉, 제1 실시 예의 제1 전극부(120) 및 제2 전극부(130)는 회로 기판의 외층에 배치되는 최외층 전극부이다. 그리고, 상기 최외층 전극부는 반도체 소자와 연결되거나, 전자 디바이스의 메인 보드와 연결된다. 이때, 상기 최외층 전극부의 허용 전류가 감소하는 경우, 이에 대응하게 반도체 소자의 동작 특성이 저하되거나, 전자 디바이스와의 통신 특성이 저하될 수 있다.
또한, 상기 제1 전극부(120) 및/또는 제2 전극부(130)의 두께(T2, T3) 중 적어도 하나가 12㎛를 초과하면, 회로 기판 및 이를 포함하는 반도체 패키지의 두께가 증가할 수 있다. 또한, 제1 전극부(120) 및/또는 제2 전극부(130)의 두께(T2, T3) 중 적어도 하나가 12㎛를 초과하면, 상기 제1 전극부(120) 및/또는 제2 전극부(130)의 선폭이 증가할 수 있다. 그리고 상기 선폭이 증가하는 경우, 회로 집적도가 감소하고, 이에 의해 회로 기판의 전체적인 사이즈가 증가할 수 있다.
제1 실시 예의 회로 기판은 관통 전극(140)을 포함한다. 상기 관통 전극(140)은 절연층(110)을 관통하는 '비아'라고도 할 수 있다. 즉, 절연층(110)은 상면 및 상기 상면과 반대되는 하면을 포함한다. 그리고, 상기 관통 전극(140)은 상기 절연층(110)의 상면 및 하면을 관통한다.
상기 관통 전극(140)은 서로 다른 층에 배치된 전극부들을 전기적으로 연결할 수 있다. 예를 들어, 관통 전극(140)은 제1 전극부(120)와 제2 전극부(130) 사이를 전기적으로 연결할 수 있다. 관통 전극(140)의 상면은 상기 제1 전극부(120)의 하면과 접촉할 수 있다. 관통 전극(140)의 하면은 상기 제2 전극부(130)의 상면과 접촉할 수 있다.
상기 관통 전극(140)은 상기 절연층(110)을 관통하는 관통 홀(미도시) 내부를 전도성 물질로 충진하여 형성될 수 있다.
상기 관통 홀은 기계 프로세스, 레이저 프로세스 및 화학 프로세스 중 어느 하나의 가공 프로세스에 의해 형성될 수 있다. 상기 관통 홀이 기계 프로세스에 의해 형성되는 경우, 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등을 사용할 수 있다. 또한, 상기 관통 홀이 레이저 프로세스에 의해 형성되는 경우, UV나 CO2 레이저를 사용할 수 있다. 또한, 상기 관통 홀이 화학 프로세스에 의해 형성되는 경우, 아미노실란이나 케톤류 등의 약품을 사용할 수 있다.
바람직하게, 상기 관통 홀은 레이저 프로세스를 통해 형성될 수 있다. 상기 레이저 프로세스는 광학 에너지를 절연층(110)의 표면에 집중시키는 것으로 진행될 수 있다. 상기 레이저 프로세스는 컴퓨터 프로그램에 의해 복잡한 형상도 쉽게 가공할 수 있고, 다른 프로세스로 가공하기 어려운 복합 재료도 쉽게 가공할 수 있다. 또한, 상기 레이저 프로세서는 최소 0.005mm까지의 직경의 관통 홀을 형성할 수 있고, 가공 가능한 두께 범위도 넓은 장점이 있다.
상기 레이저 프로세스는 YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하여 진행될 수 있다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 전극(140)은 상기 절연층(110)에 형성된 관통 홀을 전도성 물질로 충진하는 것에 의해 형성될 수 있다. 상기 관통 전극(140)을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있다. 또한, 상기 전도성 물질은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용하여 충진될 수 있다.
상기 관통 전극(140)의 두께는 상기 절연층(110)의 두께(T1)에 대응될 수 있다. 예를 들어, 상기 관통 전극(140)의 두께는 8㎛ 내지 12㎛의 범위를 가질 수 있다. 바람직하게, 상기 관통 전극(140)의 두께는 8.5㎛ 내지 11.5㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 관통 전극(140)의 두께는 9㎛ 내지 11㎛의 범위를 가질 수 있다.
제1 실시 예의 회로 기판은 보호층을 포함한다. 상기 보호층은 절연층(110) 상에 배치될 수 있다. 상기 보호층은 회로 기판의 또 하나의 절연층이라고도 할 수 있다. 예를 들어, 보호층은 회로 기판의 최상측 및/또는 최하측에 배치된 절연층이라고 할 수 있다. 예를 들어, 이하에서 설명되는 제1 보호층(150)은 절연층(110)의 상면에 배치된 '제2 절연층'이라고 할 수 있다. 또한, 이하에서 설명되는 제2 보호층(160)은 절연층(110)의 하면에 배치된 '제3 절연층'이라고도 할 수 있다. 이하에서는 설명의 편의를 위해, '제2 절연층'을 제1 보호층(150)이라고 하고, '제3 절연층'을 제2 보호층(160)이라고 하여 설명하기로 한다.
예를 들어, 회로 기판은 절연층(110)의 상면에 배치된 제1 보호층(150)을 포함할 수 있다. 또한, 회로 기판은 절연층(110)의 하면에 배치된 제2 보호층(160)을 포함할 수 있다.
상기 제1 보호층(150)은 절연층(110)의 상면 및 상기 제1 전극부(120)의 상면을 덮으며 배치될 수 있다. 또한, 상기 제1 보호층(150)은 상기 제1 전극부(120)의 상면과 두께 방향 또는 수직 방향으로 중첩되는 개구부(미도시)를 포함할 수 있다. 예를 들어, 상기 제1 보호층(150)은 상기 제1 전극부(120)의 복수의 제1 전극 패턴들 중 반도체 소자 또는 외부 기판과 실장되는 제1 전극 패턴의 상면과 두께 방향 또는 수직 방향으로 중첩되는 개구부(미도시)를 포함할 수 있다. 상기 제1 보호층(150)의 개구부의 폭은 상기 제1 전극 패턴의 폭보다 작을 수 있다. 이에 의해, 상기 제1 전극 패턴의 상면 중 적어도 일부는 상기 제1 보호층(150)으로 덮이고, 적어도 나머지 일부는 상기 제1 보호층(150)의 개구부와 수직 방향 또는 두께 방향으로 중첩될 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 보호층(150)의 개구부의 폭은 상기 제1 전극 패턴의 폭보다 클 수 있고, 이에 따라 상기 제1 전극 패턴의 상면은 전체적으로 상기 제1 보호층(150)으로 덮이지 않으면서, 상기 제1 보호층(150)의 개구부와 두께 방향으로 중첩될 수 있다.
상기 제2 보호층(160)은 상기 절연층(110)의 하면 및 상기 제2 전극부(130)의 하면을 덮으며 배치될 수 있다. 또한, 상기 제2 보호층(160)은 상기 제2 전극부(130)의 하면과 두께 방향 또는 수직 방향으로 중첩되는 개구부를 포함할 수 있다. 예를 들어, 상기 제2 보호층(160)은 상기 제2 전극부(130)의 복수의 제2 전극 패턴들 중 전자 디바이스의 메인 보드 또는 외부 기판 또는 반도체 소자와 연결되는 제2 전극 패턴의 하면과 두께 방향 또는 수직 방향으로 중첩되는 개구부를 포함할 수 있다. 상기 제2 보호층(160)의 개구부의 폭은 상기 제2 전극 패턴의 폭보다 작을 수 있다. 이에 의해, 상기 제2 전극 패턴의 상면 중 적어도 일부는 상기 제2 보호층(160)으로 덮이고, 적어도 나머지 일부는 상기 제2 보호층(160)의 개구부와 수직 방향 또는 두께 방향으로 중첩될 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제2 보호층(160)의 개구부의 폭은 상기 제2 전극 패턴의 폭보다 클 수 있고, 이에 따라 상기 제2 전극 패턴의 상면은 전체적으로 상기 제2 보호층(160)으로 덮이지 않으면서 상기 제2 보호층(160)의 개구부와 두께 방향으로 중첩될 수 있다.
상기 제1 보호층(150) 및 제2 보호층(160)은 절연성 물질을 포함할 수 있다. 이에 따라, 상기 제1 보호층(150) 및 제2 보호층(160)은 회로 기판의 최상측 및 최하측에 각각 배치된 절연 부재라고도 할 수 있다. 상기 제1 보호층(150) 및 제2 보호층(160)은 절연층(110) 상에 도포된 후 경화될 수 있는 다양한 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 보호층(150) 및 제2 보호층(160)은 레지스트(resist)층일 수 있다. 예를 들어, 상기 제1 보호층(150) 및 제2 보호층(160)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(150) 및 제2 보호층(160)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 구체적으로, 상기 제1 보호층(150) 및 제2 보호층(160)은 수지, 경화제, 광개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 상기 제1 보호층(150) 및 제2 보호층(160)은 포토 솔더 레지스트층, 커버레이 및 고분자 물질 중 적어도 하나를 포함할 수 있다.
상기 제1 보호층(150)의 두께(T4)는 8㎛ 내지 12㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 보호층(150)의 두께(T4)는 8.5㎛ 내지 11.5㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 보호층(150)의 두께(T4)는 9㎛ 내지 11㎛의 범위를 만족할 수 있다.
상기 제1 보호층(150)의 두께(T4)가 8㎛ 미만이면, 상기 절연층(110)의 상면 또는 제1 전극부(120)의 상면이 안정적으로 보호되지 않을 수 있다. 또한, 상기 제1 보호층(150)의 두께(T4)가 12㎛를 초과하면, 상기 회로 기판의 두께(T) 및 반도체 패키지의 두께가 증가할 수 있다.
또한, 상기 제2 보호층(160)의 두께(T5)는 8㎛ 내지 12㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제2 보호층(160)의 두께(T5)는 8.5㎛ 내지 11.5㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제2 보호층(160)의 두께(T5)는 9㎛ 내지 11㎛의 범위를 만족할 수 있다.
상기 제2 보호층(160)의 두께(T5)가 8㎛ 미만이면, 상기 절연층(110)의 하면 또는 제2 전극부(130)의 하면이 안정적으로 보호되지 않을 수 있다. 또한, 상기 제2 보호층(160)의 두께(T5)가 12㎛를 초과하면, 상기 회로 기판의 두께(T) 및 반도체 패키지의 두께가 증가할 수 있다.
한편, 제1 실시 예의 회로 기판의 두께(T)는 40㎛ 내지 60㎛의 범위를 만족할 수 있다. 바람직하게, 제1 실시 예의 회로 기판의 두께(T)는 42.5㎛ 내지 57.5㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 제1 실시 예의 45㎛ 내지 55㎛의 범위를 만족할 수 있다.
이때, 비교 예에서의 회로 기판의 두께는 150㎛를 초과하였다. 예를 들어, 비교 예에서의 회로 기판의 두께는 130㎛를 초과하였다. 예를 들어, 비교 예에서의 회로 기판의 두께는 100㎛를 초과하였다. 즉, 상기 회로 기판의 두께가 100㎛ 미만인 경우, 상기 회로 기판의 강성이 약해지고 휨 특성이 저하된다. 그리고 상기 회로 기판의 강성이 약해지고 휨 특성이 저하되는 경우, 상기 회로 기판에 반도체 소자를 실장하는 공정의 공정성이 저하될 수 있다. 예를 들어, 반도체 소자를 실장하는 공정에서 상기 회로 기판의 휨이 발생하면, 정확한 위치에 상기 반도체 소자를 실장하지 못하는 문제가 발생할 수 있다. 또한, 상기 반도체 소자와 전극부 사이를 연결하는 접속부(예를 들어, 솔더)에 크랙이 발생할 수 있고, 이에 의해 물리적 신뢰성 또는 전기적 신뢰성에 문제가 발생할 수 있다.
이에 반하여, 제1 실시 예의 회로 기판의 두께(T)는 40㎛ 내지 60㎛의 범위, 나아가 42.5㎛ 내지 57.5㎛의 범위, 더 나아가 45㎛ 내지 55㎛의 범위를 가진다. 그리고, 제1 실시 예에서는 회로 기판의 두께(T)가 상기 기재한 범위를 가지더라도, 상기 회로 기판의 휨 특성의 저하 없이 강성이 확보될 수 있다. 이에 따라, 실시 예에서는 회로 기판이 초슬림한 두께를 가지더라도, 상기 반도체 소자를 실장하는 공정이 안정적이고 신뢰성 있게 진행되도록 할 수 있다.
실시 예의 회로 기판이 초슬림한 두께를 가져도 휨 특성이 향상되면서 강성이 확보되고, 이에 의해 반도체 소자 실장의 공정성에 문제가 발생하지 않는 이유에 대해서 상세히 설명하기로 한다.
실시 예의 회로 기판은 절연 부재(200)를 더 포함할 수 있다. 상기 절연 부재(200)는 상기 회로 기판에 반도체 소자가 실장되기 전까지 상기 회로 기판의 일면에 부착될 수 있다. 상기 절연 부재(200)는 상기 회로 기판의 휨 특성을 향상시키면서, 상기 회로 기판에 일정 수준 이상의 강성을 부여할 수 있다.
상기 절연 부재(200)는 복수의 층으로 구성될 수 있다.
예를 들어, 상기 절연 부재(200)는 지지 부재(210) 및 접착 부재(220)를 포함할 수 있다.
상기 지지 부재(210)는 절연물질을 포함할 수 있다. 예를 들어, 상기 지지 부재(210)는 절연층이라고 할 수 있다. 일 예로, 상기 지지 부재(210)는 유리 섬유를 포함하는 절연층일 수 있다. 구체적으로, 상기 지지 부재(210)는 에폭시 레진 내에 유리 섬유 및 필러가 배치된 프리프레그일 수 있다. 이와 다르게, 상기 지지 부재(210)는 유리 섬유를 포함하지 않을 수 있다. 예를 들어, 상기 지지 부재(210)는 레진 내에 필러가 분산 배치된 절연층을 포함할 수 있다. 예를 들어, 상기 지지 부재(210)는 폴리이미드일 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 지지 부재(210)는 일정 수준 이상의 강성을 가지면서, 절연 특성을 가진 다른 절연 물질로 구성될 수도 있을 것이다.
상기 지지 부재(210)는 35㎛ 내지 65㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 지지 부재(210)는 40㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 지지 부재(210)는 45㎛ 내지 55㎛의 범위의 두께를 가질 수 있다.
상기 지지 부재(210)의 두께가 35㎛ 미만이면, 실시 예의 회로 기판의 휨 특성이 저하되거나, 강성이 약해질 수 있다. 그리고, 상기 회로 기판의 휨 특성이 저하되거나 강성이 약해지는 경우, 반도체 소자의 실장 공정에서의 공정성이 저하될 수 있다.
또한, 상기 지지 부재(210)의 두께가 65㎛를 초과하면 회로 기판의 제조 비용이 증가할 수 있다. 즉, 상기 지지 부재(210)는 회로 기판의 제조 공정에 사용되는 부재이며, 최종 제품인 반도체 패키지에서는 제거되는 구성이다. 이때, 상기 지지 부재(210)의 두께가 65㎛를 초과하면, 상기 지지 부재(210)의 단가가 증가할 수 있고, 이에 따른 회로 기판 및 반도체 패키지의 제조 비용이 상승할 수 있다. 이에 따라, 실시 예에서는 상기 지지 부재(210)의 두께가 35㎛ 내지 65㎛의 범위를 만족하도록 한다.
상기 절연 부재(200)는 상기 지지 부재(210) 상에 배치된 접착 부재(220)를 포함할 수 있다.
상기 접착 부재(220)는 상기 지지 부재(210)의 일면에 배치될 수 있다. 바람직하게, 상기 접착 부재(220)는 상기 지지 부재(210)의 상면에 배치될 수 있다.
상기 접착 부재(220)는 접착물질을 포함할 수 있다. 예를 들어, 상기 접착 부재(220)는 상기 회로 기판에 상기 절연층(110)를 부착하기 위한 접합력을 제공할 수 있다.
상기와 같은 지지 부재(210)와 접착 부재(220)를 포함하는 절연 부재(200)는 상기 회로 기판의 일면에 부착될 수 있다. 예를 들어, 상기 절연 부재(200)는 상기 회로 기판의 최상측 또는 최하측에 배치될 수 있다. 바람직하게, 상기 절연 부재(200)는 상기 회로 기판의 보호층 상에 배치될 수 있다.
이때, 상기 절연 부재(200)는 상기 회로 기판의 제조 시에 마지막까지 남아있는 부분이다. 그리고, 상기 절연 부재(200)는 상기 회로 기판 상에 반도체 소자가 실장된 이후에 제거될 수 있다.
이에 따라, 상기 절연 부재(200)는 상기 회로 기판에서 반도체 소자가 실장되는 영역의 반대 영역에 배치될 수 있다. 바람직하게, 상기 절연 부재(200)는 상기 회로 기판에서 절연층(110) 상에 돌출 구조를 가지며 배치되는 제2 전극부(130) 상에 배치될 수 있다. 더욱 바람직하게, 상기 절연 부재(200)는 상기 회로 기판에서 상기 제2 전극부(130)의 하면의 적어도 일부를 덮으며 배치되는 제2 보호층(160)의 하면에 배치될 수 있다.
즉, 실시 예에서는 ETS 공법으로 회로 기판을 제조하는 공정에서, 복수의 절연 부재를 이용한다. 예를 들어, ETS 공법은 코어 부재(미도시)를 사용하여 회로 기판을 제조한다. 구체적으로, ETS 공법은 코어 부재를 사이에 두고 상기 코어 부재의 양측에서 복수의 회로 기판이 동시에 제조될 수 있다.
그리고, 상기 코어 부재는 상기 복수의 회로기판이 제조된 이후에 제거된다.
이때, 실시 예에서는 상기 코어 부재가 제거되기 이전에, 상기 코어 부재의 양측에서 제조된 회로 기판 상에 상기 절연 부재(200)를 부착한다. 그리고, 상기 절연 부재(200)는 상기 코어 부재가 제거된 이후에도, 상기 회로 기판에 일정 수준 이상의 강성을 부여할 수 있고, 나아가 상기 회로 기판의 휨 특성을 향상시킬 수 있다.
이에 따라, 실시 예에서는 상기 코어 부재가 제거된 이후에도 상기 회로 기판의 휨 특성이 향상되면서, 일정 수준 이상의 강성을 가질 수 있다.
따라서, 상기 절연 부재(200)는 ETS 공법으로 제조된 회로 기판에서, 절연층(110) 내에 매립된 제1 전극부(120)의 상측이 아닌, 이의 반대면에 배치된 제2 전극부(130)의 하측에 배치될 수 있다.
한편, 도 3을 참조하면, 실시 예에서의 반도체 패키지는 상기 회로 기판의 제1 전극부(120)의 제1 전극 패턴 상에 반도체 소자가 실장된 이후에 상기 절연 부재(200)가 제거될 수 있다.
그리고, 상기 제2 보호층(160)의 하면에는 상기 절연 부재(200)가 제거됨에 따라, 상기 절연 부재(200)의 일부가 잔존할 수 있다.
예를 들어, 상기 제2 보호층(160)의 하면은 상기 절연 부재(200)를 구성하는 접착 부재(220)를 구성하는 레진의 일부가 잔존할 수 있다. 구체적으로, 상기 제2 보호층(160)의 하면에는 상기 절연 부재(200)의 접착 부재(220)의 접착 물질(170)이 잔존할 수 있다.
구체적으로, 제1 실시 예의 회로 기판은 제1 보호층(150) 및 제2 보호층(160)을 포함한다.
그리고 상기 제1 보호층(150) 및 제2 보호층(160)은 회로 기판의 최상측 및 최하측에 각각 배치된 레이어이다. 이때, 상기 제1 보호층(150) 및 제2 보호층(160)은 서로 동일한 절연물질로 구성될 수 있다.
예를 들어, 상기 제1 보호층(150)의 상면의 표면 분석 결과는 상기 제2 보호층(160)의 하면의 표면 분석 결과와 다를 수 있다. 구체적으로, 상기 제1 보호층(150)의 상면에서의 원소 농도 또는 함량은 상기 제2 보호층(160)의 하면에서의 원소 농도 또는 함량과 다를 수 있다. 더욱 구체적으로, 상기 제2 보호층(160)의 하면에는 상기 제1 보호층(150)의 상면에 포함되지 않는 원소를 포함할 수 있다. 예를 들어, 상기 제2 보호층(160)의 하면에서의 원소들의 농도 또는 함량은 상기 제1 보호층(150)의 상면에서의 원소들의 농도 또는 함량과 다를 수 있다.
이는, 상기 제2 보호층(160)의 하면에 상기 절연 부재(200)가 부착된 이후에 제거되고, 상기 절연 부재(200)가 제거되는 과정에서 상기 절연 부재(200)의 접착 부재(220)를 구성하는 접착 물질(170)의 적어도 일부가 상기 제2 보호층(160)의 하면에 잔존할 수 있기 때문이다.
그리고 상기 제2 보호층(160)의 하면에 잔존하는 접착 물질(170)은 반도체 패키지를 전자 디바이스에 부착하는 과정에서 접합력을 제공할 수 있다. 예를 들어, 상기 반도체 패키지는 상기 회로 기판 상에 반도체 소자가 실장된 구조를 가진다. 그리고, 상기 반도체 소자가 실장된 반도체 패키지는 전자 디바이스의 메인 보드에 결합된다. 이때, 상기 제2 보호층(160)의 하면에 잔존하는 접착 물질(170)은 상기 반도체 패키지와 상기 전자 디바이스의 메인 보드 사이에서 접합력을 제공할 수 있다. 이에 따라, 실시 예에서는 상기 반도체 패키지와 상기 전자 디바이스 사이의 접합력을 더욱 향상시킬 수 있다.
나아가, 상기 제2 보호층(160)의 하면에 잔존하는 접착 물질은 상기 반도체 패키지의 물리적 특성을 더욱 향상시키는 기능을 할 수 있다.
예를 들어, 추후 설명하겠지만, 상기 반도체 패키지는 상기 제2 보호층(160)의 개구부와 두께 방향으로 중첩된 제2 전극부(130)의 제2 전극 패턴의 하면에 배치되는 제2 접속부(440)를 포함한다. 그리고 상기 제2 접속부(440)는 상기 반도체 패지와 상기 전자 디바이스의 메인 보드 상에서 접합력을 제공할 수 있다.
이때, 상기 제2 보호층(160)의 하면에 잔존하는 접착 물질(170)의 적어도 일부는 상기 반도체 패키지의 상기 제2 접속부(440, 도 7 참조)와 접촉할 수 있다. 그리고, 상기 접착 물질(170)은 상기 제2 접속부(440)와 상기 회로 기판 사이의 접합력을 향상시키는 기능을 할 수 있다.
따라서, 실시 예는 상기 제2 보호층(160)의 하면에 잔존하는 접착 물질(170)을 이용하여, 상기 회로 기판과 상기 제2 접속부(440) 사이의 접합력을 향상시킬 수 있다. 이에 따라 실시 예는 상기 제2 접속부(440)가 상기 회로 기판에서 분리되는 물리적 신뢰성 문제를 해결할 수 있다. 또한, 실시 예는 상기 제2 접속부(440)의 접합력 문제로 인한 상기 제2 전극부(130)의 제2 전극 패턴 사이의 전기적 특성 문제 또는 상기 제2 접속부(440)와 전자 디바이스의 메인 보드 사이의 전기적 특성 문제를 해결할 수 있다.
한편, 도 4를 참조하면, 실시 예에서의 상기 절연 부재(200)는 도 2에서의 지지 부재(210) 및 접착 부재(220) 이외의 추가적인 층을 더 포함할 수 있다.
예를 들어, 도 4의 (a)를 참조하면, 상기 절연 부재(200)는 금속층(230a)을 더 포함할 수 있다. 이때, 상기 금속층(230a)은 상기 절연 부재(200)와 상기 접착 부재(220) 사이에 배치될 수 있다.
구체적으로, 상기 절연 부재(200)는 지지 부재(210)를 포함한다. 상기 지지 부재(210)는 상면 및 상기 상면과 반대되는 하면을 포함할 수 있다. 이때, 상기 지지 부재(210)의 상면 및 하면 중 적어도 하나는 러프할 수 있다. 예를 들어, 상기 지지 부재(210)의 상면 및 하면 중 적어도 하나의 표면에는 일정 수준 이상의 거칠기가 부여될 수 있다. 바람직하게, 상기 지지 부재(210)의 상면 및 하면 중 상기 접착 부재(220)와의 접촉 면에는 일정 수준 이상의 거칠기가 부여될 수 있다. 그리고 상기 접착 부재(220)는 상기 지지 부재(210)의 표면 중 상기 거칠기가 부여된 표면 상에 배치될 수 있다. 이에 따라 실시 예에서는 상기 접착 부재(220)와 상기 지지 부재(210) 사이의 접합력을 향상시킬 수 있다.
이때, 상기 접착 부재(220)는 상면 및 상기 상면과 반대되는 하면을 포함할 수 있다. 이때, 상기 접착 부재(220)의 상면은 상기 회로 기판의 제2 보호층(160)의 하면과 접촉하는 면일 수 있다. 또한, 상기 접착 부재(220)의 하면은 상기 절연 부재(200)의 지지 부재(210)의 상면과 접촉하는 면일 수 있다.
이때, 상기 접착 부재(220)의 상면은 평탄할 수 있다.
상기 접착 부재(220)의 상면의 표면 거칠기는 상기 지지 부재(210)의 상면의 표면 거칠기보다 작을 수 있다. 예를 들어, 상기 접착 부재(220)의 상면의 표면 거칠기는 상기 지지 부재(210)의 상면의 표면 거칠기의 80% 이하일 수 있다. 바람직하게, 상기 접착 부재(220)의 상면의 표면 거칠기는 상기 지지 부재(210)의 상면의 표면 거칠기의 60% 이하일 수 있다. 더욱 바람직하게, 상기 접착 부재(220)의 상면의 표면 거칠기는 상기 지지 부재(210)의 상면의 표면 거칠기의 40% 이하일 수 있다.
이를 통해 실시 예는 반도체 패키지의 제조 공정이 완료된 이후에, 상기 반도체 패키지로부터 상기 절연 부재(200)의 용이한 제거가 가능하도록 한다.
구체적으로, 실시 예의 상기 지지 부재(210)와 상기 접착 부재(220) 사이의 접합력은 상기 회로 기판의 상기 제2 보호층(160)과 상기 접착 부재(220) 사이의 접합력보다 크다. 이를 통해, 실시 예는 상기 절연 부재(200)를 제거하는 공정에서 상기 제2 보호층(160)과 상기 접착 부재(220)의 사이의 분리가 용이하게 이루어지도록 할 수 있다.
또한, 상기 절연 부재(200)는 상기 지지 부재(210)의 상면에 배치된 제1 금속층(230a)을 포함한다. 또한, 상기 절연 부재(200)는 상기 제1 금속층(230a)의 상면에 배치된 접착 부재(220)를 포함한다. 상기 제1 금속층(230a)은 상기 절연 부재(200)의 강성을 향상시킬 수 있다. 나아가, 상기 제1 금속층(230a)은 상기 절연 부재(200)와 접합되는 회로 기판의 휨 특성을 향상시키면서, 상기 회로 기판에 일정 수준 이상의 강성을 부여할 수 있다.
이때, 상기 제1 금속층(230a)은 상기 지지 부재(210) 상에 무전해 도금을 하여 형성할 수 있다. 이때, 상기 제1 금속층(230a)이 무전해 도금으로 형성되는 경우, 상기 지지 부재(210)의 상면에 일정 수준의 표면 조도를 부여하여 상기 지지 부재(210)와 상기 제1 금속층(230a) 사이의 접합력을 향상시킬 수 있도록 한다. 상기 제1 금속층(230a)이 무전해 도금으로 형성되는 것과는 다르게, 실시 예에서는 동박 적층판을 이용할 수 있다. 예를 들어, 실시 예의 절연 부재(200)는 지지 부재(210) 및 상기 지지 부재(210)의 일면에 제1 금속층(230a)이 배치된 동박 적층판을 포함할 수 있다. 그리고, 상기 동박 적층판의 일면에는 상기 접착 부재(220)가 배치될 수 있다.
이때, 상기 제1 금속층(230a)의 상면에는 일정 수준 이상의 거칠기가 부여될 수 있다. 이를 통해 실시 예는 상기 제1 금속층(230a)과 상기 접착 부재(220) 사이의 접합력을 향상시킬 수 있다. 나아가, 실시 예는 상기 제1 금속층(230a)과 상기 접착 부재(220) 사이의 접합력이 상기 접착 부재(220)와 상기 회로 기판의 제2 보호층(160) 사이의 접합력보다 크게 할 수 있다.
또한, 도 4의 (b)를 참조하면, 실시 예에서의 절연 부재(200)는 복수의 금속층을 포함할 수 있다.
예를 들어, 실시 예는 양면 동박 적층판을 이용하거나, 상기 지지 부재(210)의 상면 및 하면에 각각 무전해 도금을 진행하여 금속층을 형성할 수 있다.
이에 따라, 실시 예에서의 절연 부재(200)는 지지 부재(210)를 포함한다.
그리고, 상기 절연 부재(200)는 상기 지지 부재(210)의 양면에 각각 배치된 금속층을 포함한다. 예를 들어, 실시 예의 절연 부재(200)는 상기 지지 부재(210)의 상면에 배치된 제1 금속층(230a)을 포함한다. 또한, 실시 예의 절연 부재(200)는 상기 지지 부재(210)의 하면에 배치된 제2 금속층(230b)을 포함할 수 있다. 상기 제1 금속층(230a) 및 제2 금속층(230b)은 상기 지지 부재(210)의 상면 및 하면에 각각 무전해 도금을 진행하여 형성할 수 있다. 이와 다르게, 상기 지지 부재(210), 상기 제1 금속층(230a) 및 상기 제2 금속층(230b)은 양면 동박 적층판일 수 있다.
이때, 상기 지지 부재(210)의 양면에 금속층이 배치된 경우, 상기 절연 부재(200)는 커버 부재(240)를 포함할 수 있다. 상기 커버 부재(240)는 상기 절연 부재(200)의 최하측에 배치되는 층일 수 있다. 바람직하게, 상기 커버 부재(240)는 상기 절연 부재(200)의 상기 제2 금속층(230b)의 하면에 배치될 수 있다. 상기 커버 부재(240)는 상기 제2 금속층(230b)의 하면을 보호하는 보호층일 수 있다. 예를 들어, 상기 커버 부재(240)는 솔더 레지스트층일 수 있으나, 이에 한정되는 것은 아니다. 상기 커버 부재(240)는 상기 제2 금속층(230b)의 하면에 배치되고, 이를 통해 상기 제2 금속층(230b)의 하면에 외부로 노출되지 않도록 할 수 있다. 이에 의해, 실시 예는 상기 커버 부재(240)에 의해 상기 제2 금속층(230b)의 산화를 방지할 수 있다.
한편, 상기 절연 부재(200)에 포함되는 금속층은 상기 절연 부재(200)의 강성을 더욱 향상시키고, 나아가 상기 회로 기판의 강성을 향상시키는 기능을 한다.
이때, 도 4의 (a)에서의 절연 부재(200)는 상기 지지 부재(210)의 상면에만 금속층이 배치된 구조를 가졌다. 또한, 도 4의 (b)에서의 절연 부재(200)는 상기 지지 부재(210)의 상면 및 하면에 모두 금속층이 배치된 구조를 가졌다.
이와 다르게, 도 4의 (c)에서와 같이, 상기 금속층은 절연 부재(200)의 하면에만 배치되는 구조를 가질 수 있다. 구체적으로, 실시 예의 절연 부재(200)의 금속층은 상기 지지 부재(210)의 상면 및 하면 중 어느 하나의 표면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다.
이에 따라, 실시 예의 절연 부재(200)는 상기 지지 부재(210)의 하면에 배치된 제2 금속층(230b)을 포함한다. 이때, 상기 지지 부재(210)의 상면에는 금속층이 배치되지 않을 수 있다. 이에 따라, 상기 접착 부재(220)는 상기 지지 부재(210)의 상면에 바로 배치될 수 있다. 예를 들어, 상기 접착 부재(220)의 하면은 상기 지지 부재(210)의 상면과 직접 접촉할 수 있다. 이때, 상기 지지 부재(210)의 상면에는 일정 수준의 거칠기가 부여되고, 이를 통해 상기 지지 부재(210)와 상기 접착 부재(220) 사이의 접합력을 향상시킬 수 있다. 이에 의해, 실시 예는 상기 지지 부재(210)와 상기 접착 부재(220) 사이의 접합력이 상기 접착 부재(220)와 상기 회로 기판의 제2 보호층(160) 사이의 접합력보다 크게 할 수 있다. 이를 통해 실시 예는 상기 절연 부재(200)를 제거하는 공정에서, 상기 접착 부재(220)가 상기 제2 보호층(160)으로부터 용이하게 분리되도록 할 수 있다.
상기와 같이 실시 예는 절연 부재(200)가 상기 회로 기판에 부착된 상태에서 반도체 소자의 실장 공정을 진행한다. 이를 통해, 실시 예는 상기 반도체 소자의 실장을 위해 요구되는 상기 회로 기판의 최소 두께를 낮출 수 있다. 이에 따라, 실시 예는 상기 회로 기판의 두께를 슬림화할 수 있다.
이때, 실시 예의 회로 기판의 제조 방법에서 설명하겠지만, 상기 절연 부재(200)는 상기 회로 기판의 제조가 완료된 이후에 상기 회로 기판에 부착되는 것이 아닌, 상기 회로 기판의 제조 공정 중에 부착된다. 이에 따라, 실시 예는 상기 회로 기판의 적어도 일측에 캐리어가 배치된 상태로 회로 기판의 제조 공정이 진행된다. 상기 캐리어는 상기 설명한 코어 부재 및 상기 절연 부재(200)를 포함할 수 있다.
이를 통해 실시 예는 절연층(110)의 두께(T1)에 대한 상기 회로 기판의 두께(T)의 제1 비율을 최적으로 설정할 수 있다. 또한, 실시 예는 제1 전극부(120)의 두께(T2)에 대한 상기 회로 기판의 두께(T)의 제2 비율을 최적으로 설정할 수 있다. 또한, 실시 예는 제2 전극부(130)의 두께(T3)에 대한 회로 기판의 두께(T)의 제3 비율을 최적으로 설정할 수 있다. 또한, 실시 예는 관통 전극(140)의 두께에 대한 회로 기판의 두께(T)의 제4 비율을 최적으로 설정할 수 있다. 또한, 실시 예는 제1 보호층(150)의 두께(T4)에 대한 회로 기판의 두께(T)의 제5 비율을 최적으로 설정할 수 있다. 또한, 실시 예는 제2 보호층(160)의 두께(T5)에 대한 회로 기판의 두께(T)의 제6 비율을 최적으로 설정할 수 있다.
이때, 제1 실시 예에서의 절연층(110)의 두께(T1), 제1 전극부(120)의 두께(T2), 제2 전극부(130)의 두께(T3), 관통 전극(140)의 두께, 제1 보호층(150)의 두께(T5) 및 제2 보호층(160)의 두께(T6)는 서로 동일한 범위 내에서 결정된다. 이에 따라, 상기 제1 비율 내지 제6 비율은 실질적으로 동일할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(110), 제1 전극부(120), 제2 전극부(130), 관통 전극(140), 제1 보호층(150) 및 제2 보호층(150)의 각각은 서로 동일한 두께 범위를 가지지만, 상기 두께 범위 내에서 서로 다른 두께 값을 가질 수 있다. 이에 따라, 상기 제1 내지 제6 비율 중 적어도 2개는 서로 다를 수 있다.
실시 예의 제1 비율은 1:3 내지 1:10.5일 수 있다. 상기 제1 비율은 상기 절연층(110)의 두께(T1)에 대한 상기 회로 기판의 두께(T)의 비율을 의미한다. 바람직하게, 실시 예의 제1 비율은 1:3.3 내지 1:7.5일 수 있다. 더욱 바람직하게, 실시 예의 제1 비율은 1:4 내지 1:6일 수 있다.
본원의 설명에 앞서, 비교 예의 회로 기판에서의 상기 제1 비율은 1:3 미만이거나, 1:11을 초과하였다. 즉, 상기 회로 기판의 층수가 2층 이하인 경우, 상기 회로 기판의 휨 특성 유지 및 강성 확보를 위해서는 상기 절연층이 일정 수준 이상의 두께를 가져야 한다. 이에 따라, 비교 예의 회로 기판의 상기 제1 비율은 1:3 미만이었다. 즉, 비교 예의 회로 기판은 절연층의 두께가 회로 기판의 두께의 66%를 초과하였다. 또한, 비교 예의 회로 기판은 상기 절연층의 두께를 줄이는 경우, 회로 기판의 휨 특성 유지 및 강성 확보를 위해서 상기 회로 기판의 층수가 증가되어야만 했다. 예를 들어, 비교 예의 회로 기판은 상기 절연층의 두께를 감소시키는 경우, 이에 대응하게 상기 회로 기판의 두께가 증가하여만 휨 특성이 유지되면서 강성이 확보되었다. 이에 따라, 비교 예는 회로 기판의 두께가 절연층의 두께의 11배를 초과하였다.
이와 다르게, 실시 예는 절연 부재(200)를 이용하여 회로 기판 및 반도체 패키지의 제조가 이루어진다. 이에 따라, 실시 예는 상기 절연층(110)의 두께(T1)에 대한 상기 회로 기판의 두께(T)의 제1 비율이 1:3 내지 1:10.5, 바람직하게 1:3.3 내지 1:7.5, 더욱 바람직하게 1:4 내지 1:6의 범위를 가지도록 할 수 있다.
나아가, 실시 예의 제2 비율은 1:3 내지 1:10.5일 수 있다. 상기 제2 비율은 제1 전극부(120)의 두께(T2)에 대한 상기 회로 기판의 두께(T)의 비율을 의미한다. 바람직하게, 실시 예의 제2 비율은 1:3.3 내지 1:7.5일 수 있다. 더욱 바람직하게, 실시 예의 제2 비율은 1:4 내지 1:6일 수 있다.
즉, 비교 예의 상기 제2 비율은 1:3 미만이거나, 1:11을 초과하였다. 즉, 회로 기판의 층수가 2층 이하인 경우, 상기 회로 기판의 휨 특성 유지 및 강성 확보를 위해서는 상기 제1 전극부의 두께가 상대적으로 커져야만 한다. 이에 따라 비교 예의 회로 기판의 상기 제2 비율은 1:3 미만이었다. 즉, 비교 예의 회로 기판은 제1 전극부의 두께가 회로 기판의 두께의 66%를 초과하였다. 또한, 비교 예의 회로 기판은 제1 전극부의 두께를 줄이는 경우, 상기 휨 특성 유지 및 강성 확보를 위해 회로 기판의 층수를 증가시켜야만 했다. 즉, 비교 예의 회로 기판은 상기 제1 전극부의 두께를 줄이고자 하는 경우, 이에 대응하게 회로 기판의 전체적인 두께가 증가해야만 했다. 이에 의해 비교 예의 회로 기판은 제1 전극부의 두께의 11배를 초과하였다.
이와 다르게, 실시 예는 절연 부재(200)를 이용하여 회로 기판 및 반도체 패키지의 제조가 이루어진다. 이에 의해 실시 예는 상기 제1 전극부(120)의 두께(T2)에 대한 상기 회로 기판의 두께(T)의 제2 비율을 1:3 내지 1:10.5, 바람직하게 1:3.3 내지 1:7.5, 더욱 바람직하게 1:4 내지 1:6의 범위를 가지도록 할 수 있다.
또한, 실시 예의 제3 비율은 1:3 내지 1:10.5일 수 있다. 상기 제3 비율은 제2 전극부(130)의 두께(T3)에 대한 상기 회로 기판의 두께(T)의 비율을 의미한다. 바람직하게 실시 예의 제3 비율은 1:3.3 내지 1:7.5일 수 있다. 더욱 바람직하게, 실시 예의 제3 비율은 1:4 내지 1:6일 수 있다.
이때, 상기 제2 전극부(130)는 실질적으로 제1 전극부(120)와 동일한 두께를 가질 수 있다. 이에 따라, 상기 제2 전극부(130)에 대한 상기 회로 기판의 두께(T)의 제3 비율은 상기 제1 전극부(120)에 대한 상기 회로 기판의 두께(T)의 제2 비율과 동일할 수 있다.
나아가, 실시 예의 제4 비율은 1:3 내지 1:10.5일 수 있다. 상기 제4 비율은 관통 전극(140)의 두께에 대한 상기 회로 기판의 두께(T)의 비율을 의미한다. 바람직하게 상기 제4 비율은 1:3.3 내지 1:7.5일 수 있다. 더욱 바람직하게, 실시 예의 제2 비율은 1:4 내지 1:6일 수 있다.
즉, 비교 예의 상기 제4 비율은 1:3 미만이거나, 1:11을 초과한다.
이때, 실시 예의 상기 관통 전극(140)의 두께는 상기 절연층(110)의 두께에 대응한다. 이에 따라 상기 관통 전극(140)의 두께 및 상기 회로 기판의 두께(T)의 제4 비율에 대한 상세한 설명은 생략하기로 한다.
한편, 실시 예의 제5 비율은 1:3 내지 1:10.5일 수 있다. 상기 제5 비율은 제1 보호층(150)의 두께(T4)에 대한 회로 기판의 두께(T)의 비율을 의미한다. 바람직하게, 상기 제5 비율은 1:3.3 내지 1:7.5일 수 있다. 더욱 바람직하게, 상기 제5 비율은 1:4 내지 1:6일 수 있다.
또한, 실시 예의 제6 비율은 1:3 내지 1:10.5일 수 있다. 상기 제6 비율은 제2 보호층(160)의 두께(T5)에 대한 회로 기판의 두께(T)의 비율을 의미한다. 바람직하게, 상기 제6 비율은 1:3.3 내지 1:7.5일 수 있다. 더욱 바람직하게, 상기 제6 비율은 1:4 내지 1:6일 수 있다.
한편, 도 5에 도시된 바와 같이, 비교 예의 회로 기판은 본원의 제1 실시 예와 동일한 두께의 절연층 및 전극부를 포함하는 경우, 휨 특성이 저하되는 것을 확인할 수 있었다(도 5의 'A'). 이에 따라, 비교 예는 회로 기판의 정확한 위치에 반도체 소자를 실장하기 어렵거나, 반도체 소자의 실장을 위한 공정성이 저하되는 문제를 가졌다.
이와 다르게, 실시 예의 회로 기판은 회로 기판에 캐리어 부재인 절연 부재(200)가 부착된 구조를 가진다. 이에 의해, 실시 예의 회로 기판은 비교 예 대비 휨 특성 및 강성이 향상된 것을 확인할 수 있었다(도 5의 'B' 및 'C').
구체적으로, 금속층을 포함하지 않는 절연 부재를 사용하는 경우(도 5의 'B'), 비교 예의 회로 기판 대비 300% 이상의 휨 특성 및 강성이 향상된 것을 확인할 수 있었다.
또한, 적어도 하나의 금속층을 포함하는 절연 부재를 사용하는 경우(도 5의 'C'), 비교 예의 회로 기판 대비 400% 이상의 휨 특성 및 강성이 향상된 것을 확인할 수 있었다.
상기와 같이 제1 실시 예는 회로 기판의 두께를 슬림화할 수 있다. 구체적으로, 실시 예의 회로 기판은 절연층의 층수를 기준으로 1층 구조를 가질 수 있다. 그리고, 회로 기판은 절연층의 상면에 배치된 제1 전극부, 절연층의 하면에 배치된 제2 전극부, 절연층을 관통하는 관통 전극, 절연층의 상면에 배치된 제1 보호층, 및 절연층의 하면에 배치된 제2 보호층을 포함할 수 있다.
그리고 상기 회로 기판의 절연층에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:3.3 내지 1:7.5, 더욱 바람직하게 1:4 내지 1:6의 범위를 가질 수 있다. 또한, 회로 기판의 제1 전극부 또는 제2 전극부에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:3.3 내지 1:7.5, 더욱 바람직하게 1:4 내지 1:6의 범위를 가질 수 있다. 또한, 회로 기판의 관통 전극에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:3.3 내지 1:7.5, 더욱 바람직하게 1:4 내지 1:6의 범위를 가질 수 있다. 또한, 회로 기판의 제1 보호층 또는 제2 보호층에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:3.3 내지 1:7.5, 더욱 바람직하게 1:4 내지 1:6의 범위를 가질 수 있다.
이때, 상기 회로 기판의 두께는 40㎛ 내지 60㎛일 수 있다.
즉, 제1 실시 예는 절연층, 제1 전극부, 제2 전극부, 관통 전극, 제1 보호층 및 제2 보호층 중 적어도 하나에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5를 가지면서, 60㎛ 이하의 두께를 회로 기판을 제공할 수 있다.
이에 따라, 실시 예는 회로 기판의 슬림화가 가능하고, 나아가 반도체 패키지의 슬림화 및 전자 디바이스의 슬림화가 가능하다.
나아가, 실시 예는 회로 기판의 슬림화로 인해, 상기 회로 기판의 무게를 줄일 수 있다. 이를 통해 실시 예는 상기 회로 기판의 드롭 시에 발생하는 신뢰성 문제를 해결할 수 있다. 예를 들어, 회로 기판의 드롭 시에, 상기 회로 기판의 무게에 비례하여 상기 회로 기판의 물리적 신뢰성 문제가 증가한다. 이에 따라, 실시 예는 상기 회로 기판의 슬림화 및 경량화를 달성하여 상기 회로 기판의 드롭 테스트에서의 물리적 및 전기적 신뢰성을 향상시킬 수 있도록 한다.
한편, 실시 예의 회로 기판은 전기적 신뢰성 및 물리적 특성을 향상시킬 수 있다. 구체적으로, 실시 예의 회로 기판은 반도체 소자가 실장되기 이전까지 제2 보호층의 하면에 배치된 절연 부재를 포함한다. 그리고, 상기 절연 부재는 지지 부재, 및 상기 지지 부재 상에 배치되고 상기 회로 기판의 제2 보호층과 접촉하는 접착 부재를 포함한다. 이때, 상기 접착 부재는 상기 제2 보호층에 접합된 상태에서 반도체 패키지의 제조가 완료됨에 따라 제거된다. 이에 따라, 상기 접착 부재를 구성하는 접착 물질의 적어도 일부는 상기 회로 기판의 제2 보호층의 하면에 잔존할 수 있다. 그리고, 상기 잔존하는 접착물질은 상기 회로 기판에 배치되는 제2 접속부와 접촉하거나, 전자 디바이스의 메인 보드와 접촉할 수 있다. 이를 통해 실시 예는 상기 잔존하는 접착 물질을 이용하여 상기 회로 기판과 상기 제2 접속부 사이의 접합력, 나아가 상기 메인 보드와의 접합력을 향상시킬 수 있다.
이하에서는 제2 실시 예에 따른 회로 기판에 대해 설명하기로 한다.
도 6은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 6을 참조하면, 제2 실시 예의 회로 기판은 복수의 절연층을 포함할 수 있다. 예를 들어, 제2 실시 예의 회로 기판은 제1 절연층(310) 및 제2 절연층(320)을 포함할 수 있다.
구체적으로, 제2 실시 예의 회로 기판은 절연층의 층수를 기준으로 2층 구조를 가질 수 있다. 즉, 제2 실시 예의 회로 기판은 제1 절연층(310) 및 상기 제1 절연층(310)의 하면에 배치된 제2 절연층(320)을 포함할 수 있다.
상기 제1 절연층(310)의 두께(T1')는 8㎛ 내지 12㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 절연층(310)의 두께(T1')는 8.5㎛ 내지 11.5㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 절연층(310)의 두께(T1')는 9㎛ 내지 11㎛의 범위를 만족할 수 있다.
이에 대응하게, 상기 제2 절연층(320)의 두께(T2')는 8㎛ 내지 12㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제2 절연층(320)의 두께(T2')는 8.5㎛ 내지 11.5㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제2 절연층(320)의 두께(T1')는 9㎛ 내지 11㎛의 범위를 만족할 수 있다.
상기 제1 절연층(320) 및/또는 제2 절연층(320)의 두께(T1', T2')가 8㎛ 미만이면, 이하에서 설명되는 제1 전극부(330), 제2 전극부(340) 및 제3 전극부(350)가 안정적으로 보호되지 못할 수 있다.
또한, 상기 제1 절연층(310) 및/또는 제2 절연층(320)의 두께(T1', T2')가 12㎛를 초과하면, 회로 기판의 두께(T')가 증가할 수 있다.
상기 제1 절연층(310)의 두께(T1')는 두께 방향으로 이웃하는 전극부 사이의 수직 거리를 의미할 수 있다.
예를 들어, 제1 절연층(310)의 두께(T1')는 제1 전극부(330)의 하면 및 제2 전극부(130)의 상면 사이의 수직 거리를 의미할 수 있다.
예를 들어, 제2 절연층(320)의 두께(T2')는 제2 전극부(340)의 하면 및 제3 전극부(350)의 상면 사이의 수직 거리를 의미할 수 있다.
상기 제1 절연층(310) 및 제2 절연층(320)의 표면에는 전극부가 배치될 수 있다.
예를 들어, 회로 기판은 제1 절연층(310)의 상면에 배치된 제1 전극부(330)를 포함할 수 있다. 예를 들어, 회로 기판은 제1 절연층(310)의 하면 및 제2 절연층(320)의 상면 사이에 배치된 제2 전극부(340)를 포함할 수 있다. 예를 들어, 회로 기판은 제2 절연층(320)의 하면에 배치된 제3 전극부(350)를 포함할 수 있다.
상기 제1 전극부(330)는 ETS 구조를 가질 수 있다. 예를 들어, 상기 제1 절연층(310)의 상면에는 리세스(미도시)가 형성될 수 있다. 그리고, 상기 제1 전극부(330)는 상기 제1 절연층(310)의 상면에 형성된 리세스 내에 배치될 수 있다.
제2 전극부(340)는 상기 제1 절연층(310)의 하면에 배치될 수 있다. 예를 들어, 상기 제2 전극부(340)는 상기 제1 절연층(310)의 하면에서 하측 방향으로 돌출되어 배치될 수 있다. 상기 제2 전극부(340)의 상면은 상기 제1 절연층(310)의 하면과 접촉할 수 있다. 그리고, 상기 제2 전극부(340)의 측면 및 하면은 제2 절연층(320)과 접촉할 수 있다.
제3 전극부(350)는 제2 절연층(320)의 하면에 배치될 수 있다. 예를 들어, 상기 제3 전극부(350)는 상기 제2 절연층(320)의 하면에서 하측 방향으로 돌출되어 배치될 수 있다.
상기 제1 전극부(330), 제2 전극부(340) 및 제3 전극부(350) 중 적어도 하나는 적어도 다른 하나와 다른 두께를 가질 수 있다. 예를 들어, 회로 기판에서 외층에 배치된 전극부의 두께는 내층에 배치된 전극부의 두께와 다를 수 있다.
즉, 상기 제1 전극부(330) 및 제3 전극부(350)는 회로 기판의 외층에 배치된 외층 전극부일 수 있다. 그리고, 제2 전극부(340)는 회로 기판의 내층에 배치된 내층 전극부일 수 있다.
이에 따라, 상기 외층에 배치된 제1 전극부(330) 및 제3 전극부(350)는 상기 내층에 배치된 제2 전극부(340)와 다른 두께를 가질 수 있다. 바람직하게, 상기 외층에 배치된 제1 전극부(330) 및 제3 전극부(350)는 상기 내층에 배치된 제2 전극부(340)의 두께보다 큰 두께를 가질 수 있다.
그리고, 상기 제1 전극부(330) 및 제3 전극부(350)는 서로 대응하는 두께를 가질 수 있다. 예를 들어, 상기 제1 전극부(330)의 두께는 상기 제3 전극부(350)의 두께와 동일할 수 있다. 여기에서, 서로 대응하는 두께 또는 서로 동일한 두께를 가진다는 것은 제1 전극부(330)의 두께와 제3 전극부(350)의 두께의 차이가 1㎛ 이하, 또는 0.5㎛ 이하, 또는 0.2㎛ 이하인 것을 의미할 수 있다.
상기 제1 전극부(330)의 두께(T3')는 8㎛ 내지 12㎛의 범위를 가질 수 있다. 바람직하게, 상기 제1 전극부(330)의 두께(T3')는 8.5㎛ 내지 11.5㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 제1 전극부(330)의 두께(T3')는 9㎛ 내지 11㎛의 범위를 가질 수 있다.
이에 대응하게 제3 전극부(350)의 두께(T5')는 8㎛ 내지 12㎛의 범위를 가질 수 있다. 바람직하게, 상기 제3 전극부(350)의 두께(T5')는 8.5㎛ 내지 11.5㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 제3 전극부(350)의 두께(T5')는 9㎛ 내지 11㎛의 범위를 가질 수 있다.
상기 제1 전극부(330) 및/또는 제3 전극부(350)의 두께(T3', T5') 중 적어도 하나가 8㎛ 미만이면, 제1 전극부(330) 및/또는 상기 제2 전극부(340)를 통해 전달되는 신호의 허용 전류가 감소할 수 있다. 즉, 상기 제1 전극부(330) 및 제3 전극부(350)는 회로 기판의 최외층에 배치되는 최외층 전극부이다. 그리고, 상기 최외층 전극부는 반도체 소자와 연결되거나, 전자 디바이스의 메인 보드와 연결된다. 이때, 상기 최외층 전극부의 허용 전류가 감소하는 경우, 이에 대응하게 반도체 소자의 동작 특성이 저하되거나, 전자 디바이스와의 통신 특성이 저하될 수 있다. 이에 따라, 제2 실시 예의 제1 전극부(330) 및 제3 전극부(350)는 각각 8㎛ 이상의 두께(T3', T5')를 가지도록 한다.
한편, 상기 제1 전극부(330) 및/또는 제3 전극부(350)의 두께(T3', T5') 중 적어도 하나가 12㎛를 초과하면, 회로 기판 및 이를 포함하는 반도체 패키지의 두께가 증가할 수 있다. 또한, 제1 전극부(330) 및/또는 제3 전극부(350)의 두께(T3', T5') 중 적어도 하나가 12㎛를 초과하면, 상기 제1 전극부(330) 및/또는 제3 전극부(350)의 선폭이 증가할 수 있다. 그리고, 상기 제1 전극부(330) 및/또는 제3 전극부(350)의 선폭이 증가하는 경우, 이에 대응하게 전극 패턴의 미세화가 어려울 수 있다. 그리고, 전극 패턴의 미세화가 어려운 경우, 회로 집적도를 향상시키는데 한계가 있고, 나아가 회로 기판의 사이즈를 슬림화하는데 한계가 있을 수 있다.
한편, 제2 전극부(340)는 상기 제1 전극부(330) 및 제3 전극부(350)의 두께(T3', T5')보다 작은 두께를 가질 수 있다. 예를 들어, 제2 전극부(340)는 제1 전극부(330) 및 제3 전극부(350)의 두께(T3', T5')의 80% 이하일 수 있다. 예를 들어, 제2 전극부(340)는 제1 전극부(330) 및 제3 전극부(350)의 두께(T3', T5')의 70% 이하일 수 있다. 예를 들어, 제2 전극부(340)는 제1 전극부(330) 및 제3 전극부(350)의 두께(T3', T5')의 60% 이하일 수 있다.
즉, 제2 전극부(340)는 회로 기판의 내층에 배치되는 내층 전극부이다. 그리고, 내층 전극부는 제1 절연층(310) 및 제2 절연층(320)으로 덮이며 배치된다. 이에 의해, 내층 전극부는 외층 전극부 대비 두께가 얇아져도 신뢰성에 큰 영향을 주지 않을 수 있다.
즉, 제2 전극부(340)의 두께(T4')는 3㎛ 내지 7㎛의 범위를 가질 수 있다. 바람직하게, 제2 전극부(340)의 두께(T4')는 3.5㎛ 내지 6.5㎛의 범위를 가질 수 있다. 더욱 바람직하게, 제2 전극부(340)의 두께(T4')는 4㎛ 내지 6㎛의 범위를 가질 수 있다.
상기 제2 전극부(340)의 두께(T4')가 3㎛ 미만이면, 내층 전극부와 외층 전극부 사이의 두께 차이가 너무 커짐에 따라 신호 전송 손실이 증가할 수 있다. 또한, 제2 전극부(340)의 두께(T4')가 7㎛를 초과하면, 회로 기판의 두께(T') 및 반도체 패키지의 두께가 증가할 수 있다.
제2 실시 예의 회로 기판은 제1 관통 전극(360) 및 제2 관통 전극(370)을 포함할 수 있다. 상기 제1 관통 전극(360) 및 제2 관통 전극(370)은 제1 절연층(310) 및 제2 절연층(320)을 각각 관통하는 '비아'라고 할 수 있다.
즉, 제1 절연층(310)은 상면 및 상기 상면과 반대되는 하면을 포함한다. 그리고, 상기 제1 관통 전극(360)은 상기 제1 절연층(310)의 상면 및 하면을 관통할 수 있다.
이때, 상기 제1 관통 전극(360)은 제1 전극부(330) 및 제2 전극부(340) 사이를 전기적으로 연결할 수 있다. 예를 들어, 제1 관통 전극(360)의 상면은 제1 전극부(330)의 하면과 접촉할 수 있다. 예를 들어, 제1 관통 전극(360)의 하면은 제2 전극부(340)의 상면과 접촉할 수 있다.
또한, 제2 절연층(320)은 상면 및 상기 상면과 반대되는 하면을 포함한다. 그리고, 제2 관통 전극(370)은 상기 제2 절연층(320)의 상면 및 하면을 관통할 수 있다.
이때, 상기 제2 관통 전극(370)은 제2 전극부(340) 및 제3 전극부(350) 사이를 전기적으로 연결할 수 있다. 예를 들어, 제2 관통 전극(370)의 상면은 제2 전극부(340)의 하면과 접촉할 수 있다. 예를 들어, 제2 관통 전극(370)의 하면은 제3 전극부(350)의 상면과 접촉할 수 있다.
상기 제1 관통 전극(360) 및 제2 관통 전극(370) 각각은 제1 절연층(310) 및 제2 절연층(320)을 각각 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 제1 관통 전극(360)의 두께는 상기 제1 절연층(310)의 두께에 대응할 수 있다. 예를 들어, 제1 관통 전극(360)의 두께는 8㎛ 내지 12㎛의 범위를 가질 수 있다. 바람직하게, 상기 제1 관통 전극(360)의 두께는 8.5㎛ 내지 11.5㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 제1 관통 전극(360)의 두께는 9㎛ 내지 11㎛의 범위를 가질 수 있다.
또한, 상기 제2 관통 전극(370)의 두께는 제2 절연층(320)의 두께에 대응할 수 있다. 예를 들어, 제2 관통 전극(370)의 두께는 8㎛ 내지 12㎛의 범위를 가질 수 있다. 바람직하게, 상기 제2 관통 전극(370)의 두께는 8.5㎛ 내지 11.5㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 제2 관통 전극(370)의 두께는 9㎛ 내지 11㎛의 범위를 가질 수 있다.
한편, 제2 실시 예의 회로 기판은 보호층을 포함한다. 상기 보호층은 회로 기판의 최외층 표면에 배치될 수 있다.
예를 들어, 제2 실시 예의 회로 기판은 제1 절연층(310)의 상면 및 제1 전극부(330)의 상면에 배치되는 제1 보호층(380)을 포함할 수 있다.
또한, 제2 실시 예의 회로 기판은 제2 절연층(320)의 하면 및 제3 전극부(350)의 하면에 배치되는 제2 보호층(390)을 포함할 수 있다.
상기 제1 보호층(380)은 상기 제1 전극부(330)의 상면 중 반도체 소자 또는 외부 기판과 전기적으로 연결되는 제1 전극 패턴의 상면과 두께 방향으로 중첩되는 개구부를 포함할 수 있다.
또한, 상기 제2 보호층(390)은 제3 전극부(350)의 하면 중 반도체 소자 또는 외부 기판과 전기적으로 연결되는 제2 전극 패턴의 하면과 두께 방향으로 중첩되는 개구부를 포함할 수 있다.
상기 제1 보호층(380)의 두께(T6')는 8㎛ 내지 12㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 보호층(380)의 두께(T6')는 8.5㎛ 내지 11.5㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 보호층(380)의 두께(T6')는 9㎛ 내지 11㎛의 범위를 만족할 수 있다.
이에 대응하게 제2 보호층(390)의 두께(T7')는 8㎛ 내지 12㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제2 보호층(390)의 두께(T7')는 8.5㎛ 내지 11.5㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제2 보호층(390)의 두께(T7')는 9㎛ 내지 11㎛의 범위를 만족할 수 있다.
한편, 제2 실시 예의 회로 기판의 두께(T')는 제1 실시 예의 회로 기판의 두께(T)보다 클 수 있다. 즉, 제2 실시 예의 회로 기판은 절연층의 층수를 기준으로 2층 구조를 가진다. 그리고 제1 실시 예의 회로 기판은 절연층의 층수를 기준으로 1층 구조를 가진다. 이에 따라, 제2 실시 예의 회로 기판은 제1 실시 예의 회로 기판 대비 큰 두께를 가질 수 있다.
구체적으로, 제2 실시 예의 회로 기판의 두께(T')는 51㎛ 내지 79㎛의 범위를 만족할 수 있다. 바람직하게, 제2 실시 예의 회로 기판의 두께(T')는 54.5㎛ 내지 75.5㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 제2 실시 예의 58㎛ 내지 72㎛의 범위를 만족할 수 있다.
즉, 제2 실시 예의 회로 기판의 두께(T')는 51㎛ 내지 79㎛, 나아가 54.5㎛ 내지 75.5㎛, 더 나아가, 58㎛ 내지 72㎛의 범위를 가지더라도, 비교 예의 회로 기판이 가지는 휨 특성 저하 및 강성 저하 없이 안정적으로 반도체 소자의 실장이 가능하도록 할 수 있다.
이를 위해, 도면에 도시하지는 않았지만, 제2 실시 예의 회로 기판은 절연 부재(200)를 포함할 수 있다. 상기 절연 부재(200)는 제2 실시 예의 회로 기판의 제2 보호층(390)의 하면에 배치될 수 있다. 이를 통해, 제2 실시 예의 회로 기판은 비교 예 대비 얇은 두께를 가지더라도, 휨 특성이 향상되면서, 일정 수준 이상의 강성을 가질 수 있다.
이에 따라, 제2 실시 예의 회로 기판의 제2 보호층(390)의 하면에도 절연 부재(200)의 접착 부재(220)의 일부인 접착 물질이 잔존할 수 있다. 그리고, 상기 잔존하는 접착 물질은 제2 접속부와의 접합력을 향상시킬 수 있다. 이를 통해, 상기 잔존하는 접착물질은 반도체 패키지의 전기적 신뢰성 및 물리적 신뢰성을 향상시킬 수 있다.
이를 통해 제2 실시 예는 제1 절연층(310)의 두께(T1')에 대한 회로 기판의 두께(T')의 제1 비율을 최적으로 설정할 수 있다. 또한, 제2 실시 예는 제2 절연층(320)의 두께(T2')에 대한 회로 기판의 두께(T')의 제2 비율을 최적으로 설정할 수 있다. 또한, 제2 실시 예는 제1 전극부(330)의 두께(T3')에 대한 회로 기판의 두께(T')의 제3 비율을 최적으로 설정할 수 있다. 또한, 제2 실시 예는 제2 전극부(340)의 두께(T4')에 대한 회로 기판의 두께(T')의 제4 비율을 최적으로 설정할 수 있다. 또한, 제2 실시 예는 제3 전극부(350)의 두께(T5')에 대한 회로 기판의 두께(T')의 제5 비율을 최적으로 설정할 수 있다. 또한, 제2 실시 예는 제1 관통 전극(360)의 두께에 대한 회로 기판의 두께(T')의 제6 비율을 최적으로 설정할 수 있다. 또한, 제2 실시 예는 제2 관통 전극(370)의 두께에 대한 회로 기판의 두께(T')의 제7 비율을 최적으로 설정할 수 있다. 또한, 제2 실시 예는 제1 보호층(380)의 두께에 대한 회로 기판의 두께(T')의 제8 비율을 최적으로 설정할 수 있다. 또한, 제2 실시 예는 제2 보호층(390)의 두께에 대한 회로 기판의 두께(T')의 제9 비율을 최적으로 설정할 수 있다.
이하에서는 제2 실시 예에 따른 제1 비율 내지 제9 비율에 대해 설명하기로 한다.
이때, 상기 제1 절연층(310), 제2 절연층(320), 제1 전극부(330), 제3 전극부(350), 제1 관통 전극(360), 제2 관통 전극(370), 제1 보호층(380) 및 제2 보호층(390)의 각각의 두께는 상기 설명한 바와 같이 서로 동일한 범위 내에서 결정된다. 이에 따라 상기 제1 비율, 제2 비율, 제3 비율, 제5 비율, 제6 비율, 제7 비율, 제8 비율 및 제9 비율은 서로 동일할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 절연층(310), 제2 절연층(320), 제1 전극부(330), 제3 전극부(350), 제1 관통 전극(360), 제2 관통 전극(370), 제1 보호층(380) 및 제2 보호층(390) 중 적어도 하나는 상기 기재한 범위 내에서 다른 하나와 다른 두께를 가질 수 있다. 이에 따라, 상기 제1 내지 제3 비율, 및 제5 비율 내지 제9 비율 중 적어도 하나는 적어도 다른 하나와 다를 수 있다.
제2 실시 예의 상기 제1 비율은 1:3 내지 1:10.5일 수 있다. 상기 제1 비율은 상기 제1 절연층(310)의 두께(T1')에 대한 상기 회로 기판의 두께(T')의 비율을 의미한다. 바람직하게, 제2 실시 예의 제1 비율은 1:4 내지 1:10일 수 있다. 더욱 바람직하게, 실시 예의 제1 비율은 1:5 내지 1:8일 수 있다.
즉, 제1 실시 예에서 설명한 바와 같이, 비교 예의 회로 기판은 강성 확보 및 휨 특성 향상을 위하여, 회로 기판의 전체 두께 대비 하나의 절연층이 차지하는 두께가 컸거나, 하나의 절연층의 두께 대비 회로 기판의 전체 두께가 컸다. 이에 따라, 비교 예의 회로 기판의 상기 제1 비율은 1:3 미만이거나, 1:11을 초과하였다.
이와 다르게, 제2 실시 예는 절연 부재(200)를 이용하여 회로 기판 및 반도체 패키지의 제조가 이루어진다. 이에 따라 제2 실시 예는 상기 제1 절연층(310)의 두께(T1')에 대한 회로 기판의 두께(T')의 제1 비율이 1:3 내지 1:10.5, 바람직하게 1:4 내지 1:10, 더욱 바람직하게 1:5 내지 1:8의 범위를 가지도록 할 수 있다.
나아가, 제2 실시 예의 제2 비율은 1:3 내지 1:10.5일 수 있다. 상기 제2 실시 예의 제2 비율은 제2 절연층(320)의 두께(T2')에 대한 회로 기판의 두께(T')의 비율을 의미한다. 바람직하게, 상기 제2 비율은 1:4 내지 1:10일 수 있다. 더욱 바람직하게, 상기 제2 비율은 1:5 내지 1:8일 수 있다.
또한, 제2 실시 예의 제3 비율은 1:3 내지 1:10.5일 수 있다. 상기 제2 실시 예의 제3 비율은 제1 전극부(120)의 두께(T3')에 대한 회로 기판의 두께(T')의 비율을 의미한다. 바람직하게, 상기 제3 비율은 1:4 내지 1:10일 수 있다. 더욱 바람직하게, 상기 제3 비율은 1:5 내지 1:8일 수 있다.
또한, 제2 실시 예의 제4 비율은 다른 비율과는 다를 수 있다. 예를 들어, 제2 실시 예의 제4 비율은 제2 전극부(340)의 두께(T4')에 대한 회로 기판의 두께(T')의 비율을 의미한다. 그리고, 상기 제2 전극부(340)의 두께(T4')는 회로 기판의 다른 구성의 두께보다 작다. 이에 따라, 제2 실시 예의 제4 비율은 다른 비율보다 클 수 있다.
예를 들어, 제2 실시 예의 제4 비율은 1:6 내지 1:21의 범위를 만족할 수 있다. 바람직하게, 제2 실시 예의 제4 비율은 1:8 내지 1:20의 범위를 만족할 수 있다. 더욱 바람직하게, 제2 실시 예의 제4 비율은 1:10 내지 1:16의 범위를 만족할 수 있다.
제2 실시 예의 제5 비율은 1:3 내지 1:10.5일 수 있다. 상기 제2 실시 예의 제5 비율은 제3 전극부(350)의 두께(T5')에 대한 회로 기판의 두께(T')의 비율을 의미한다. 바람직하게, 상기 제5 비율은 1:4 내지 1:10일 수 있다. 더욱 바람직하게, 상기 제5 비율은 1:5 내지 1:8일 수 있다.
제2 실시 예의 제6 비율은 1:3 내지 1:10.5일 수 있다. 상기 제2 실시 예의 제6 비율은 제1 관통 전극(360)의 두께에 대한 회로 기판의 두께(T')의 비율을 의미한다. 바람직하게, 상기 제6 비율은 1:4 내지 1:10일 수 있다. 더욱 바람직하게, 상기 제6 비율은 1:5 내지 1:8일 수 있다.
제2 실시 예의 제7 비율은 1:3 내지 1:10.5일 수 있다. 상기 제2 실시 예의 제7 비율은 제2 관통 전극(370)의 두께에 대한 회로 기판의 두께(T')의 비율을 의미한다. 바람직하게, 상기 제7 비율은 1:4 내지 1:10일 수 있다. 더욱 바람직하게, 상기 제7 비율은 1:5 내지 1:8일 수 있다.
제2 실시 예의 제8 비율은 1:3 내지 1:10.5일 수 있다. 상기 제2 실시 예의 제8 비율은 제1 보호층(380)의 두께(T6')에 대한 회로 기판의 두께(T')의 비율을 의미한다. 바람직하게, 상기 제8 비율은 1:4 내지 1:10일 수 있다. 더욱 바람직하게, 상기 제8 비율은 1:5 내지 1:8일 수 있다.
제2 실시 예의 제9 비율은 1:3 내지 1:10.5일 수 있다. 상기 제2 실시 예의 제9 비율은 제2 보호층(390)의 두께(T7')에 대한 회로 기판의 두께(T')의 비율을 의미한다. 바람직하게, 상기 제9 비율은 1:4 내지 1:10일 수 있다. 더욱 바람직하게, 상기 제9 비율은 1:5 내지 1:8일 수 있다.
상기와 같이 제2 실시 예의 회로 기판은 절연층의 층수를 기준으로 2층 구조를 가질 수 있다. 그리고, 회로 기판은 제1 절연층의 상면에 배치된 제1 전극부, 제1 절연층과 제2 절연층 사이에 배치된 제2 전극부, 제2 절연층의 하면에 배치된 제3 전극부, 제1 절연층을 관통하는 제1 관통 전극, 제2 절연층을 관통하는 제2 관통 전극, 제1 절연층의 상면에 배치된 제1 보호층, 및 제2 절연층의 하면에 배치된 제2 보호층을 포함할 수 있다.
그리고 상기 회로 기판의 제1 절연층 또는 제2 절연층에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:4 내지 1:10, 더욱 바람직하게 1:5 내지 1:7의 범위를 가질 수 있다. 또한, 회로 기판의 제1 전극부 또는 제3 전극부에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:4 내지 1:10, 더욱 바람직하게 1:5 내지 1:7의 범위를 가질 수 있다. 또한, 회로 기판의 제2 전극부에 대한 회로 기판의 두께의 비율은 1:6 내지 1:21, 바람직하게 1:8 내지 1:20, 더욱 바람직하게 1:10 내지 1:14의 범위를 가질 수 있다. 또한, 회로 기판의 제1 관통 전극 또는 제2 관통 전극에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:4 내지 1:10, 더욱 바람직하게 1:5 내지 1:8의 범위를 가질 수 있다. 또한, 회로 기판의 제1 보호층 또는 제2 보호층에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:4 내지 1:10, 더욱 바람직하게 1:5 내지 1:5의 범위를 가질 수 있다.
이때, 상기 회로 기판의 두께는 51㎛ 내지 79㎛일 수 있다.
즉, 제2 실시 예는 제1 절연층, 제2 절연층, 제1 전극부, 제2 전극부, 제1 관통 전극, 제2 관통 전극, 제1 보호층 및 제2 보호층 중 적어도 하나에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5를 가지면서, 79㎛ 이하의 두께를 회로 기판을 제공할 수 있다.
이에 따라, 실시 예는 회로 기판의 슬림화가 가능하고, 나아가 반도체 패키지의 슬림화 및 전자 디바이스의 슬림화가 가능하다.
도 7은 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7을 참조하면, 실시 예에 따른 반도체 패키지는 회로 기판을 포함한다. 이때, 회로 기판은 도 1에 도시된 회로 기판 및 도 6에 도시된 회로 기판 중 어느 하나를 포함할 수 있다. 이하에서는 실시 예의 반도체 패키지가 도 6의 제2 실시 예의 회로 기판을 포함하는 것으로 하여 설명한다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예의 반도체 패키지는 도 1의 제1 실시 예의 회로 기판을 포함할 수도 있을 것이다.
즉, 실시 예의 반도체 패키지는 FCBGA(Flip Chip Ball Grid Array)일 수 있으나 이에 한정되지는 않는다. 예를 들어, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package) 및 SIP(System In Package) 중 어느 하나일 수 있다.
실시 예의 반도체 패키지는 제1 접속부(410)를 포함할 수 있다. 상기 제1 접속부(410)는 회로 기판의 최외층에 배치될 수 있다. 예를 들어, 상기 제1 접속부(410)는 회로 기판의 제1 최외층인 제1 전극부(330) 상에 배치될 수 있다. 예를 들어, 상기 제1 접속부(410)는 제1 보호층(380)의 개구부와 수직으로 중첩된 제1 전극부(330)의 제1 전극 패턴 상에 배치될 수 있다.
상기 제1 접속부(410)는 육면체 형상을 가질 수 있다. 예를 들어, 상기 제1 접속부(410)의 단면은 사각형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(410)의 단면은 직사각형 또는 정사각형을 포함할 수 있다.
이와 다르게, 제1 접속부(410)는 구형 형상을 가질 수 있다. 예를 들어, 상기 제1 접속부(410)의 단면은 원형 형상 또는 반원 형상 또는 타원 형상을 가질 수 있다. 예를 들어, 상기 제1 접속부(410)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(410)의 단면은 일측면에서 평면이고, 다른 일측면에서 곡면을 가질 수 있다. 상기 제1 접속부(410)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
한편, 반도체 패키지는 상기 제1 접속부(410) 상에 실장되는 반도체 소자(420)를 포함할 수 있다.
이때, 상기 반도체 소자(420)는 상기 회로 기판의 제조가 완료되면, 상기 제조가 완료된 회로 기판 상에 실장될 수 있다. 이때, 실시 예의 반도체 패키지는 상기 회로 기판에 상기 절연 부재(200)가 배치된 상태에서 상기 반도체 소자(420)의 실장이 이루어진다. 그리고, 실시 예는 상기 반도체 소자(420)의 실장 공정이 종료된 이후에, 상기 절연 부재(200)의 제거가 이루어질 수 있다. 이에 따라, 실시 예는 상기 반도체 소자(420)의 실장 공정에서 발생하는 위치 틀어짐과 같은 신뢰성 문제를 해결할 수 있다. 나아가, 실시 예에는 상기 반도체 소자의 실장 공정을 용이하게 진행할 수 있다.
상기 반도체 소자(420)는 프로세서 칩일 수 있다. 예를 들어, 상기 반도체 소자(420)는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 상기 반도체 소자(420)의 단자(425)는 상기 제1 접속부(410)를 통해 상기 제1 전극부(120)의 제1 전극 패턴과 전기적으로 연결될 수 있다.
한편, 도면에는 도시하지 않았지만, 실시 예의 반도체 패키지는 적어도 2개의 반도체 소자가 실장된 구조를 가질 수 있다. 이때, 상기 적어도 2개의 반도체 소자는 서로 다른 소자일 수 있고, 이와 다르게 동일한 소자일 수 있다. 이때, 상기 2개의 반도체 소자가 서로 다른 소자인 경우, 이의 실장 공정의 조건(예를 들어, 리플로우 온도 등)은 서로 다를 수 있다. 이때, 상기 서로 다른 2개의 반도체 소자를 실장할 때, 상기 회로 기판의 휨 특성이 저하되거나, 상기 회로 기판의 강성이 확보되지 않은 경우, 이의 공정성이 저하될 수 있다. 이때, 실시 예는 회로 기판의 일측에 절연 부재(200)가 배치된 상태에서 적어도 2개의 반도체 소자의 실장 공정이 이루어진다. 이에 의해 실시 예는 실장 공정에 대한 용이성을 제공할 수 있다.
이때, 상기 적어도 2개의 반도체 소자는 2개의 프로세서 칩일 수 있다. 예를 들어, 실시 예의 반도체 패키지는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중에서 선택되는 적어도 2개의 칩이 실장될 수 있다.
이와 다르게, 상기 적어도 2개의 반도체 소자 중 하나는 프로세서 칩일 수 있고, 다른 하나는 메모리 칩일 수 있다.
다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 반도체 소자는 다양한 능동 소자 및 수동 소자를 포함할 수도 있을 것이다.
한편, 반도체 패키지에 2개 이상의 반도체 소자가 실장되는 경우, 상기 2개의 반도체 소자는 상기 회로 기판 상에 상호 일정 간격 이격되어 실장될 수 있다.
바람직하게, 상기 복수의 반도체 소자 사이의 이격 간격은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 반도체 소자 사이의 이격 간격은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 반도체 소자 사이의 이격 간격은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 상기 복수의 반도체 소자 사이의 이격 간격이 60㎛보다 작으면, 상기 복수의 반도체 소자 사이의 상호 간의 간섭에 의해, 동작 신뢰성에 문제가 발생할 수 있다. 상기 복수의 반도체 소자 사이의 이격 간격이 150㎛보다 크면, 상기 복수의 반도체 소자 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다. 상기 복수의 반도체 소자 사이의 이격 간격이 150㎛보다 크면, 반도체 패키지의 사이즈가 증가할 수 있다.
또한, 반도체 패키지는 몰딩층(430)을 포함할 수 있다. 상기 몰딩층(430)은 상기 반도체 소자(420)를 덮으며 배치될 수 있다. 상기 몰딩층(430)은 상기 실장된 반도체 소자(420)를 보호하는 기능을 할 수 있다. 상기 몰딩층(430)은 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
상기 몰딩층(430)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(430)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(430)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(430)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(430)이 저유전율을 가지도록 하여, 상기 반도체 소자(420)의 방열 특성을 향상시킬 수 있도록 한다.
또한, 반도체 패키지는 제2 접속부(440)를 포함한다. 상기 제2 접속부(440)는 회로 기판의 최하측에 배치될 수 있다. 상기 제2 접속부(440)는 제2 보호층(390)의 개구부와 수직으로 중첩된 제3 전극부(350)의 제3 전극 패턴의 하면에 배치될 수 있다.
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 8 내지 도 18은 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 단면도이다. 구체적으로, 도 8 내지 도 18은 도 6에 도시된 제2 실시 예의 회로 기판의 제조 방법을 설명하기 위한 단면도이다.
도 8을 참조하면, 실시 예는 회로기판의 제조를 위한 코어 부재를 준비할 수 있다. 상기 코어 부재는 제1 캐리어 부재라고도 할 수 있다. 예를 들어, 상기 코어 부재는 코어층(410), 및 상기 코어층(410)의 적어도 일면에 배치된 금속층(420)을 포함할 수 있다. 상기 금속층(420)은 코어층(410)의 일면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다.
예를 들어, 상기 금속층(420)이 상기 코어층(410)의 일면에만 배치된 경우, 실시 예는 상기 코어층(410)의 일측에서 1개의 회로 기판을 제조하는 공정을 진행할 수 있다. 이와 다르게, 상기 금속층(420)이 상기 코어층(410)의 양면에 모두 배치된 경우, 실시 예는 상기 코어층(410)의 양측에서 2개의 회로 기판을 동시에 제조하는 공정을 진행할 수 있다.
상기 금속층(420)은 상기 코어층(410)의 표면에 무전해 도금하여 형성할 수 있다. 이와 다르게, 코어 부재는 CCL(Copper Clad Laminate)일 수 있다.
이하에서는 금속층(420)이 코어층(410)의 양면에 배치되고, 이에 따라 코어 부재의 양측에서 복수의 회로 기판을 동시에 제조하는 것으로 하여 설명한다.
도 9를 참조하면, 실시 예는 상기 코어층(410)의 금속층(420) 상에 제1 전극부(330)를 형성하는 공정을 진행할 수 있다. 상기 제1 전극부(330)는 상기 금속층(420)을 시드층으로 전해 도금을 진행하여 형성할 수 있다.
다음으로, 도 10을 참조하면 실시 예는 상기 금속층(420) 및 상기 제1 전극부(330) 상에 제1 절연층(310)을 적층하는 공정을 진행할 수 있다.
다음으로, 도 11을 참조하면, 실시 예는 상기 제1 절연층(310)을 관통하는 관통 홀(미도시)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 관통 홀을 채우는 제1 관통 전극(360) 및 상기 제1 관통 전극(360)과 연결되는 제2 전극부(340)를 형성하는 공정을 진행할 수 있다.
다음으로, 도 12를 참조하면, 실시 예는 상기 제1 절연층(310) 아래에 상기 제2 전극부(340)를 덮는 제2 절연층(320)을 적층하는 공정을 진행할 수 있다.
다음으로, 도 13을 참조하면, 실시 예는 상기 제2 절연층(320)을 관통하는 관통 홀(미도시)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 제2 절연층(320)의 관통 홀을 채우는 제2 관통 전극(370) 및 상기 제2 관통 전극(370)과 연결되는 제3 전극부(350)를 형성하는 공정을 진행할 수 있다.
다음으로, 도 14를 참조하면, 실시 예는 상기 제2 절연층(320)의 하면에 제2 보호층(390)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 보호층(390)은 상기 제3 전극부(350)의 하면을 모두 덮으며 배치될 수 있다. 이에 따라, 실시 예는 상기 제3 전극부(350)의 하면 중 적어도 하나의 제3 전극 패턴과 두께 방향으로 중첩되는 개구부를 상기 제2 보호층(390)에 형성하는 공정을 진행할 수 있다.
다음으로, 도 15를 참조하면, 실시 예는 상기 제2 보호층(390)의 하면에 절연 부재(200)를 부착하는 공정을 진행할 수 있다. 즉, 상기 절연 부재(200)는 상기 회로 기판의 제조 공정에서 상기 코어 부재가 제거되기 이전에 부착될 수 있다.
다음으로, 도 16을 참조하면, 실시 예는 상기 코어층(410)을 중심으로 이의 양측에서 각각 제조된 회로 기판을 분리하는 공정을 진행할 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 회로 기판의 최상측에 배치된 상기 코어 부재의 금속층(420)을 제거하는 공정을 진행할 수 있다.
다음으로, 도 18을 참조하면, 실시 예는 제1 절연층(310)의 상면에 제1 보호층(380)을 형성하는 공정을 진행할 수 있다. 그리고, 실시 예는 상기 제1 전극부(120)의 제1 전극 패턴의 상면과 두께 방향으로 중첩되는 개구부를 상기 제1 보호층(380)에 형성하는 공정을 진행할 수 있다.
상기와 같이 실시 예의 회로 기판의 제조 공정은 회로 기판의 적어도 일측에는 코어 부재 및/또는 절연 부재(200)가 배치된 상태로 진행된다. 그리고, 상기 절연 부재(200)는 회로 기판의 제조가 모두 완료된 이후에도 제거되지 않고 남아 있을 수 있다. 그리고, 실시 예는 상기 절연 부재(200)가 배치된 상태에서 상기 회로 기판 상에 반도체 소자를 실장하는 공정을 진행할 수 있다.
실시 예는 회로 기판의 두께를 슬림화할 수 있다.
구체적으로, 실시 예의 회로 기판은 절연층의 층수를 기준으로 1층 구조를 가질 수 있다. 그리고, 회로 기판은 절연층의 상면에 배치된 제1 전극부, 절연층의 하면에 배치된 제2 전극부, 절연층을 관통하는 관통 전극, 절연층의 상면에 배치된 제1 보호층, 및 절연층의 하면에 배치된 제2 보호층을 포함할 수 있다.
그리고 상기 회로 기판의 절연층에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:3.3 내지 1:7.5, 더욱 바람직하게 1:4 내지 1:6의 범위를 가질 수 있다. 또한, 회로 기판의 제1 전극부 또는 제2 전극부에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:3.3 내지 1:7.5, 더욱 바람직하게 1:4 내지 1:6의 범위를 가질 수 있다. 또한, 회로 기판의 관통 전극에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:3.3 내지 1:7.5, 더욱 바람직하게 1:4 내지 1:6의 범위를 가질 수 있다. 또한, 회로 기판의 제1 보호층 또는 제2 보호층에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:3.3 내지 1:7.5, 더욱 바람직하게 1:4 내지 1:6의 범위를 가질 수 있다.
이때, 상기 회로 기판의 두께는 40㎛ 내지 60㎛일 수 있다.
즉, 제1 실시 예는 절연층, 제1 전극부, 제2 전극부, 관통 전극, 제1 보호층 및 제2 보호층 중 적어도 하나에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5를 가지면서, 60㎛ 이하의 두께를 회로 기판을 제공할 수 있다.
이에 따라, 실시 예는 회로 기판의 슬림화가 가능하고, 나아가 반도체 패키지의 슬림화 및 전자 디바이스의 슬림화가 가능하다.
또한, 실시 예의 회로 기판은 절연층의 층수를 기준으로 2층 구조를 가질 수 있다. 그리고, 회로 기판은 제1 절연층의 상면에 배치된 제1 전극부, 제1 절연층과 제2 절연층 사이에 배치된 제2 전극부, 제2 절연층의 하면에 배치된 제3 전극부, 제1 절연층을 관통하는 제1 관통 전극, 제2 절연층을 관통하는 제2 관통 전극, 제1 절연층의 상면에 배치된 제1 보호층, 및 제2 절연층의 하면에 배치된 제2 보호층을 포함할 수 있다.
그리고 상기 회로 기판의 제1 절연층 또는 제2 절연층에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:4 내지 1:10, 더욱 바람직하게 1:5 내지 1:7의 범위를 가질 수 있다. 또한, 회로 기판의 제1 전극부 또는 제3 전극부에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:4 내지 1:10, 더욱 바람직하게 1:5 내지 1:7의 범위를 가질 수 있다. 또한, 회로 기판의 제2 전극부에 대한 회로 기판의 두께의 비율은 1:6 내지 1:21, 바람직하게 1:8 내지 1:20, 더욱 바람직하게 1:10 내지 1:14의 범위를 가질 수 있다. 또한, 회로 기판의 제1 관통 전극 또는 제2 관통 전극에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:4 내지 1:10, 더욱 바람직하게 1:5 내지 1:8의 범위를 가질 수 있다. 또한, 회로 기판의 제1 보호층 또는 제2 보호층에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5, 바람직하게 1:4 내지 1:10, 더욱 바람직하게 1:5 내지 1:5의 범위를 가질 수 있다.
이때, 상기 회로 기판의 두께는 51㎛ 내지 79㎛일 수 있다.
즉, 제2 실시 예는 제1 절연층, 제2 절연층, 제1 전극부, 제2 전극부, 제1 관통 전극, 제2 관통 전극, 제1 보호층 및 제2 보호층 중 적어도 하나에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5를 가지면서, 79㎛ 이하의 두께를 회로 기판을 제공할 수 있다.
이에 따라, 실시 예는 회로 기판의 슬림화가 가능하고, 나아가 반도체 패키지의 슬림화 및 전자 디바이스의 슬림화가 가능하다.
한편, 실시 예의 회로 기판은 전기적 신뢰성 및 물리적 특성을 향상시킬 수 있다. 구체적으로, 실시 예의 회로 기판은 반도체 소자가 실장되기 이전까지 제2 보호층의 하면에 배치된 절연 부재를 포함한다. 그리고, 상기 절연 부재는 지지 부재, 및 상기 지지 부재 상에 배치되고 상기 회로 기판의 제2 보호층과 접촉하는 접착 부재를 포함한다. 이때, 상기 접착 부재는 상기 제2 보호층에 접합된 상태에서 반도체 패키지의 제조가 완료됨에 따라 제거된다. 이에 따라, 상기 접착 부재를 구성하는 접착 물질의 적어도 일부는 상기 회로 기판의 제2 보호층의 하면에 잔존할 수 있다. 그리고, 상기 잔존하는 접착물질은 상기 회로 기판에 배치되는 제2 접속부와 접촉하거나, 전자 디바이스의 메인 보드와 접촉할 수 있다. 이를 통해 실시 예는 상기 잔존하는 접착 물질을 이용하여 상기 회로 기판과 상기 제2 접속부 사이의 접합력, 나아가 상기 메인 보드와의 접합력을 향상시킬 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (21)

  1. 제1 절연층;
    상기 제1 절연층에 배치된 전극부;
    상기 제1 절연층의 상면에 배치된 제2 절연층; 및
    상기 제1 절연층의 하면에 배치된 제3 절연층을 포함하는 회로 기판을 포함하고,
    상기 전극부의 두께에 대한 상기 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족하는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 전극부의 두께는 8㎛ 내지 12㎛의 범위를 만족하는,
    반도체 패키지.
  3. 제1항 또는 제2항에 있어서,
    상기 전극부는,
    상기 제1 절연층의 상면에 배치된 제1 전극부; 및
    상기 제1 절연층의 하면에 배치된 제2 전극부를 포함하고,
    상기 제1 전극부 또는 제2 전극부의 두께에 대한 상기 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족하는,
    반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 전극부의 두께는 8㎛ 내지 12㎛의 범위를 만족하고,
    상기 제2 전극부의 두께는 8㎛ 내지 12㎛의 범위를 만족하는,
    반도체 패키지.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 절연층은 상기 회로 기판의 최상측에 배치된 절연층이고,
    상기 제3 절연층은 상기 회로 기판의 최하측에 배치된 절연층인,
    반도체 패키지.
  6. 제4항에 있어서,
    상기 회로 기판의 상기 제1 절연층은 1층으로 구성되고,
    상기 회로 기판의 두께는 40㎛ 내지 60㎛의 범위를 만족하는,
    반도체 패키지.
  7. 제3항에 있어서,
    상기 제1 전극부 또는 상기 제2 전극부의 두께에 대한 회로 기판의 두께의 비율은 1:4 내지 1:6의 범위를 만족하는,
    반도체 패키지.
  8. 제7항에 있어서,
    상기 1층의 제1 절연층의 두께에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족하는,
    반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 절연층의 두께는 8㎛ 내지 12㎛의 범위를 만족하는,
    반도체 패키지.
  10. 제3항에 있어서,
    상기 회로 기판은 상기 제1 절연층을 관통하는 관통 전극을 포함하고,
    상기 관통 전극의 두께에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족하는,
    반도체 패키지.
  11. 제10항에 있어서,
    상기 관통 전극의 두께는 8㎛ 내지 12㎛의 범위를 만족하는,
    반도체 패키지.
  12. 제3항에 있어서,
    상기 제2 절연층 또는 상기 제3 절연층의 두께에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족하는,
    반도체 패키지.
  13. 제3항에 있어서,
    상기 제1 절연층은 제1-1 절연층 및 상기 제1-1 절연층 아래에 배치된 제1-2 절연층을 포함하는 2층으로 구성되고,
    상기 제1 전극부는 상기 제1-1 절연층의 상면에 배치되고,
    상기 제2 전극부는 상기 제1-2 절연층의 하면에 배치되며,
    상기 회로 기판은,
    상기 제1-1 절연층의 하면 및 상기 제1-2 절연층의 상면 사이에 배치된 제3 전극부를 포함하고,
    상기 회로 기판의 두께는 51㎛ 내지 79㎛의 범위를 만족하는,
    반도체 패키지.
  14. 제13항에 있어서,
    상기 제3 전극부의 두께에 대한 회로 기판의 두께의 비율은 1:6 내지 1:21의 범위를 만족하며,
    상기 제3 전극부의 두께는 3㎛ 내지 7㎛의 범위를 만족하는,
    반도체 패키지.
  15. 제13항에 있어서,
    상기 제1 전극부 또는 상기 제2 전극부의 두께에 대한 회로 기판의 두께의 비율은 1:5 내지 1:8의 범위를 만족하는,
    반도체 패키지.
  16. 제10항에 있어서,
    상기 제1-1 절연층 또는 상기 제1-2 절연층의 두께에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족하는,
    반도체 패키지.
  17. 제16항에 있어서,
    상기 제1-1 절연층의 두께는 8㎛ 내지 12㎛의 범위를 만족하고,
    상기 제1-2 절연층의 두께는 8㎛ 내지 12㎛의 범위를 만족하는,
    반도체 패키지.
  18. 제13항에 있어서,
    상기 회로 기판은 상기 제1-1 절연층을 관통하는 제1 관통 전극 및 상기 제1-2 절연층을 관통하는 제2 관통 전극을 포함하고,
    상기 제1 관통 전극 또는 상기 제2 관통 전극의 두께에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족하는,
    반도체 패키지.
  19. 제13항에 있어서,
    상기 제2 절연층 또는 상기 제3 절연층의 두께에 대한 회로 기판의 두께의 비율은 1:3 내지 1:10.5의 범위를 만족하는,
    반도체 패키지.
  20. 제3항에 있어서,
    상기 제1 전극부의 제1 전극 패턴 상에 배치된 제1 접속부; 및
    상기 제1 접속부 상에 실장된 반도체 소자를 포함하고,
    상기 제2 절연층은 상기 제1 전극부의 상기 제1 전극 패턴과 두께 방향으로 중첩되는 개구부를 포함하는,
    반도체 패키지.
  21. 제1항에 있어서,
    상기 제3 절연층의 하면의 적어도 일부에는 접착 물질을 포함하는,
    반도체 패키지.
KR1020220049372A 2022-04-21 2022-04-21 반도체 패키지 KR20230149984A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020220049372A KR20230149984A (ko) 2022-04-21 2022-04-21 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220049372A KR20230149984A (ko) 2022-04-21 2022-04-21 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20230149984A true KR20230149984A (ko) 2023-10-30

Family

ID=88558054

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220049372A KR20230149984A (ko) 2022-04-21 2022-04-21 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20230149984A (ko)

Similar Documents

Publication Publication Date Title
KR20230149984A (ko) 반도체 패키지
KR20220037713A (ko) 회로기판, 패키지 기판 및 이의 제조 방법
KR20230115741A (ko) 패키지 기판
KR20230128676A (ko) 반도체 패키지
EP4380325A1 (en) Circuit board and semiconductor package comprising same
EP4383956A1 (en) Circuit board and semiconductor package comprising same
US20240021524A1 (en) Semiconductor package
KR20230105266A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20230018921A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20220148007A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20220149230A (ko) 회로 기판 및 이를 포함하는 패키지 기판
KR20230030995A (ko) 회로 기판 및 이를 포함하는 패키지 기판
KR20230080188A (ko) 회로 기판 및 이를 포함하는 패키지 기판
KR20230080184A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230075580A (ko) 회로기판 및 이를 포함하는 패키지 기판
US20230411268A1 (en) Semiconductor package
KR20230023492A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20240098231A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20230105265A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20220154555A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230018926A (ko) 회로기판
KR20220135944A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20220135967A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230155288A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20220138205A (ko) 회로기판 및 이를 포함하는 패키지 기판