KR20230105265A - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20230105265A
KR20230105265A KR1020220000591A KR20220000591A KR20230105265A KR 20230105265 A KR20230105265 A KR 20230105265A KR 1020220000591 A KR1020220000591 A KR 1020220000591A KR 20220000591 A KR20220000591 A KR 20220000591A KR 20230105265 A KR20230105265 A KR 20230105265A
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layer
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insulating layer
cavity
thickness
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KR1020220000591A
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김엄지
정재훈
이수민
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층의 상면에 배치된 제1 패턴층; 상기 제1 절연층의 상면에 배치되고, 캐비티를 포함하는 제2 절연층; 상기 제1 패턴층 중 상기 캐비티와 수직으로 중첩된 제1 패턴층 상에 배치된 배리어층을 포함하고, 상기 제1 절연층의 상면은, 상기 캐비티의 하면과 수직으로 중첩되는 제1 상면과, 상기 캐비티의 하면과 수직으로 중첩되지 않는 제2 상면을 포함하고, 상기 제1 패턴층은, 상기 제1 절연층의 상기 제1 상면에 배치된 제1 패턴부와, 상기 제1 절연층의 상기 제2 상면에 배치된 제2 패턴부를 포함하고, 상기 제1 패턴부의 상면은 상기 제1 및 제2 절연층과 접촉하지 않으면서, 상기 캐비티를 통해 노출되고, 상기 배리어층은 상기 제1 패턴부의 상기 상면에 배치된다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
최근 들어 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다.
높은 데이터 전송률을 달성하기 위해, 5G 통신 시스템은 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가(28GHz), 38기가(38GHz) 또는 그 이상 주파수)를 사용한다. 이러한 높은 주파수 대역은 파장의 길이로 인하여 mmWave로 불린다.
초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집적화 기술들이 개발되고 있다.
이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커질 수 있다
이것은 활성 안테나 시스템을 이루는 다수의 기판 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
이에 따라, 종래의 5G 통신 시스템에 적용되는 회로 기판은 다수의 기판이 집적화된 구조를 가졌으며, 이에 따라 상대적으로 두꺼운 두께를 가졌다.
한편, 종래에는 회로 기판의 두께를 줄이기 위하여, 상기 회로 기판에 캐비티를 형성하고, 상기 형성된 캐비티 내에 다양한 부품 소자들을 배치하고 있다. 이때, 상기 회로 기판은 상기 다양한 부품 소자가 실장되는 패드를 포함한다. 그리고, 상기 패드는 상기 캐비티를 통해 표면이 노출되는 구조를 가진다.
그러나 상기와 같은 캐비티를 포함하는 회로 기판에서, 상기 캐비티를 통해 노출된 패드의 경우, 후속 공정에서 지속적으로 노출되어 데미지(예를 들어, 화학적 데미지)를 받는 문제가 있다. 그리고 상기 데미지에 의해 상기 패드는 목표 두께보다 얇은 두께를 가지거나, 형상의 변형이 발생하며, 이로 인한 물리적 또는 전기적 신뢰성 문제가 발생한다.
또한, 종래에는 상기 패드의 두께 변화를 보상하기 위하여 상기 패드의 두께를 설정하고 있다. 예를 들어, 목표로 하는 상기 패드의 최종 두께가 10㎛인 경우, 상기 화학적 데미지를 감안하여 상기 패드의 최초 두께를 15㎛ 내지 20㎛ 정도로 형성하고 있다. 그러나 상기 패드의 두께가 두꺼워지는 경우, 상기 패드를 포함하는 회로 패턴층의 미세화에 한계가 있으며, 이에 따라 전체적인 회로 기판의 부피가 커지는 문제가 있다.
이에 따라, 새로운 구조의 회로 기판 및 반도체 패키지가 요구되고 있다.
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 캐비티를 형성하는 레이저 공정 시에 발생하는 패드의 손상을 방지할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 캐비티를 통해 노출되는 패드의 미세화가 가능한 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 캐비티 형성 이후의 후속 공정에서 발생하는 패드의 손상을 방지할 수 있는 회로 기판 및 이를 포함하는 패키지 기판을 제공한다.
실시 예에서 해결하고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제는 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층의 상면에 배치된 제1 패턴층; 상기 제1 절연층의 상면에 배치되고, 캐비티를 포함하는 제2 절연층; 상기 제1 패턴층 중 상기 캐비티와 수직으로 중첩된 제1 패턴층 상에 배치된 배리어층을 포함하고, 상기 제1 절연층의 상면은, 상기 캐비티의 하면과 수직으로 중첩되는 제1 상면과, 상기 캐비티의 하면과 수직으로 중첩되지 않는 제2 상면을 포함하고, 상기 제1 패턴층은, 상기 제1 절연층의 상기 제1 상면에 배치된 제1 패턴부와, 상기 제1 절연층의 상기 제2 상면에 배치된 제2 패턴부를 포함하고, 상기 제1 패턴부의 상면은 상기 제1 및 제2 절연층과 접촉하지 않으면서, 상기 캐비티를 통해 노출되고, 상기 배리어층은 상기 제1 패턴부의 상기 상면에 배치된다.
또한, 상기 제1 절연층의 상기 제1 상면은 상기 캐비티의 하면을 구성하고, 상기 제1 절연층의 상기 제2 상면은 상기 제1 상면과 단차를 가지며, 상기 제1 패턴부의 두께는 상기 제2 패턴부의 두께보다 작고, 상기 제1 패턴부의 측면의 적어도 일부는 상기 제1 절연층으로 덮인다.
또한, 상기 제1 패턴부의 측면은 전체적으로 상기 제1 절연층으로 덮이고, 상기 배리어층은, 상기 제1 패턴부의 상면에 배치되는 제1 부분과, 상기 제1 부분으로부터 연장되고, 상기 제1 절연층의 상기 제1 상면에 배치되는 제2 부분을 포함한다.
또한, 상기 제1 패턴부의 두께는 상기 제2 패턴부의 두께보다 작고, 상기 제1 패턴부의 상면은 상기 제2 패턴부의 상면보다 낮게 위치하고, 상기 제1 패턴부의 하면은 상기 제2 패턴부의 하면과 동일 평면 상에 위치한다.
또한, 상기 제1 패턴층은, 상기 제1 절연층의 상기 제1 상면과 상기 제2 상면 사이의 경계 영역에 배치된 제3 패턴부를 포함하고, 상기 제3 패턴부의 두께는 상기 제2 패턴부의 두께보다 작다.
또한, 상기 제1 패턴부의 상면은 상기 제2 절연층과 접하지 않고, 상기 제2 및 제3 패턴부의 상면은 상기 제2 절연층과 접하며, 상기 제3 패턴부의 상면은 상기 제1 패턴부의 상면보다 높게 위치하면서, 상기 제2 패턴부의 상면과 동일 평면 상에 위치하고, 상기 제3 패턴부의 하면은 상기 제2 패턴부의 하면보다 높게 위치하면서, 상기 제1 패턴부의 상면의 높이 이상이다.
또한, 상기 제2 패턴부는, 상기 제1 패턴부와 수평으로 중첩되는 제1 금속층; 및 상기 제1 금속층 상에 배치되고, 상기 제1 절연층의 상기 제2 상면에 접하는 제2 금속층을 포함하고, 상기 제2 패턴부의 상기 제1 금속층의 두께는 상기 제1 패턴부의 두께에 대응되고, 상기 제2 패턴부의 상기 제2 금속층의 두께는 상기 제3 패턴부의 두께에 대응된다.
또한, 상기 제1 절연층의 상기 제1 상면은 상기 제2 상면, 상기 제2 패턴부의 상면 및 상기 제3 패턴부의 상면보다 낮게 위치한다.
또한, 상기 제1 절연층의 상기 제1 상면은 상기 제1 패턴부의 상면보다 낮게 위치하고, 상기 제1 패턴부의 측면은, 상기 제1 절연층으로 덮이는 제1 측면과, 상기 제1 절연층으로 덮이지 않으면서, 상기 캐비티를 통해 노출된 제2 측면을 포함하고, 상기 배리어층은, 상기 제1 패턴부의 상면에 배치되는 제1 부분과, 상기 제1 패턴부의 상기 제2 측면에 배치되는 제2 부분을 포함한다.
또한, 상기 제1 절연층의 상기 제1 상면은 상기 제1 패턴부의 상면보다 높게 위치하고, 상기 제1 절연층은 상기 제1 상면과 상기 제1 패턴부의 상면 사이의 단차에 의해 형성된 함몰부를 포함하고, 상기 배리어층은 상기 함몰부 내에 배치된다.
또한, 상기 제1 패턴부는, 상기 제1 절연층의 상기 제1 상면 위로 돌출되고, 상기 제1 패턴부의 측면은, 상기 제2 절연층으로 덮이는 제1 측면과, 상기 제2 절연층으로 덮이지 않으면서, 상기 캐비티를 통해 노출된 제2 측면을 포함하고, 상기 배리어층은 상기 제1 패턴부의 상면에 배치되는 제1 부분과, 상기 제1 패턴부의 상기 제2 측면에 배치되는 제2 부분을 포함한다.
또한, 상기 제1 패턴부는, 상기 제1 절연층의 상기 제1 상면 위로 돌출되고, 상기 제1 패턴부의 측면은 전체적으로 상기 제1 절연층 및 상기 제2 절연층과 접촉하지 않으면서, 상기 캐비티를 통해 노출되고, 상기 배리어층은, 상기 제1 패턴부의 상면에 배치된 제1 부분과, 상기 제1 패턴부의 측면에 배치된 제2 부분을 포함한다.
또한, 상기 배리어층은, 상기 제1 패턴부 상에 복수의 층 구조를 가지고 배치된다.
또한, 상기 배리어층은, 상기 제1 패턴부 상에 배치되고, 니켈을 포함하는 제1층과, 상기 제1층 상에 배치되고, 팔라듐을 포함하는 제2층과, 상기 제2층 상에 배치되고, 금을 포함하는 제3층을 포함한다.
한편, 실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층의 일면에 배치되고, 캐비티를 포함하는 제2 절연층; 상기 제1 절연층과 상기 제2 절연층 사이에 배치되고, 상기 캐비티와 수직으로 중첩되는 제1 영역에 배치된 제1 패턴부와, 상기 캐비티와 수직으로 중첩되지 않는 제2 영역에 배치된 제2 패턴부와, 상기 제1 및 제2 영역 사이의 경계 영역에 배치된 제3 패턴부를 포함하는 제1 패턴층; 상기 제1 절연층의 타면에 배치된 제2 패턴층; 상기 제2 절연층의 상면에 배치된 제3 패턴층; 상기 제1 패턴층의 상기 제1 패턴부 상에 배치되는 배리어층; 상기 배리어층 상에 배치된 접속부; 및 상기 접속부에 실장된 소자를 포함하고, 상기 제1 패턴부의 상면은 상기 제2 및 제3 패턴부의 상면보다 낮게 위치하고, 상기 제2 패턴부의 상면은 상기 제3 패턴부의 상면과 동일 평면상에 위치하며, 상기 제3 패턴부의 하면은 상기 제1 및 제2 패턴부의 하면보다 높게 위치하고, 상기 제1 패턴부의 하면은 상기 제2 패턴부의 하면과 동일 평면상에 위치한다.
상기와 같은 실시 예에 의하면, 회로 기판은 캐비티를 통해 상면이 노출된 제1 패턴부를 포함한다. 그리고, 상기 제1 패턴부 상에는 배리어층이 배치된다. 상기 배리어층은 복수의 층으로 구성될 수 있다. 일 예로, 상기 배리어층은 제1 내지 제3층을 포함할 수 있다. 상기 배리어층은 상기 캐비티가 형성된 이후의 후속 공정에서 상기 제1 패턴부를 보호하는 기능을 할 수 있다. 이를 통해 실시 예에서는 상기 후속 공정에서 발생하는 상기 제1 패턴부의 두께의 변화를 감안하여, 상기 제1 패턴부의 두께를 증가시키지 않아도 된다. 이에 따라, 실시 예에서는 상기 제1 패턴부의 미세화가 가능하다. 나아가 실시 예에서는 상기 제1 패턴부의 두께를 줄일 수 있음에 따라 이에 따른 제조 단가를 줄일 수 있다. 또한, 실시 예에서는 상기 후속 공정에서 발생하는 상기 제1 패턴부의 형상 변화를 방지할 수 있다. 이에 따라, 실시 예에서는 상기 제1 패턴부 상에 칩이 안정적으로 실장될 수 있도록 한다. 이에 따라, 실시 예에서는 회로 기판의 물리적 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 상기와 같은 실시 예에 의하면, 회로 기판은 제1 기판층과 제2 기판층을 포함한다. 상기 제2 기판층은 캐비티를 포함한다. 상기 제1 기판층은 상기 제1 기판층과 가장 인접하게 배치된 제1-1 절연층과, 상기 제1-1 절연층의 상면에 배치된 제1 패턴층을 포함한다. 이때, 상기 제1 패턴층은, 상기 캐비티와 수직으로 중첩된 제1 영역에 배치된 제1 패턴부와, 상기 캐비티와 수직으로 중첩되지 않는 제2 영역에 배치된 제2 패턴부와, 상기 제1 및 제2 영역 사이의 경계 영역에 형성된 제3 패턴부를 포함한다. 이때, 실시 예에서의 상기 제1 내지 제3 패턴부 중 적어도 하나의 두께는 적어도 다른 하나의 두께와 다르다. 또한, 실시 예에서의 상기 제1 내지 제3 패턴부 중 적어도 하나의 상면 또는 하면은 적어도 다른 하나의 상면 또는 하면과 다른 평면상에 위치한다. 상기와 같이 실시 예에서는 캐비티와 인접한 영역에 배치된 제1 패턴층이 서로 다른 두께 또는 표면이 서로 다른 위치에 배치되는 구조를 가짐으로써, 캐비티 형성 공정성을 향상시킬 수 있고, 캐비티 공정 시에 발생할 수 있는 신뢰성 문제를 해결할 수 있다.
구체적으로, 실시 예에서는 상기 제1 패턴층을 형성하는 공정에서, 이를 2단 도금을 통해 제1 금속층 및 제2 금속층을 포함하는 2층 구조를 가지도록 하고, 상기 제1 금속층 및 제2 금속층 중 어느 하나를 실장 패드인 제1 패턴부로 이용하고, 다른 하나를 레이저 스토퍼인 제3 패턴부로 이용하며, 이들을 모두 이용하여 제2 패턴부를 구성하도록 한다. 이를 통해, 실시 예에서는 실장 패드와 스토퍼가 동일 평면상에 배치됨에 따라 발생하는 신뢰성 문제를 해결할 수 있다. 예를 들어, 비교 예에서는 캐비티를 형성하는 레이저 공정에서 상기 실장 패드의 손상을 방지하기 위해 상기 실장 패드 상에 별도의 보호층(미도시)을 형성하고, 추후 이를 제거하는 공정을 진행한다. 이에 반하여, 실시 예에서는 상기 레이저 스토퍼로 이용되는 제3 패턴부의 일부를 상기 실장 패드인 제1 패턴부의 보호부로 활용 가능하며, 이에 따라 상기 캐비티를 형성하는 공정에서 상기 실장 패드인 제1 패턴부가 손상되는 것을 방지하면서, 상기 제1 패턴부를 보호하기 위한 추가적인 보호층의 형성 공정을 생략할 수 있다.
그리고, 상기 제1 기판층은 상기 캐비티와 수직으로 중첩된 제1 영역과 상기 제1 영역을 제외한 제2 영역을 포함한다. 또한, 상기 제2 기판층은 상기 캐비티에 대응하는 제3 영역 및 상기 제3 영역을 제외한 제4 영역을 포함한다. 이때, 실시 예에서의 상기 제2 기판층의 제3 영역은 구동 소자가 배치되는 영역이고, 상기 제4 영역은 안테나 패턴층이 배치되는 영역이다. 상기와 같은 실시 예에서는, 제2 기판층의 캐비티를 이용하여 구동 소자를 배치하면서, 상기 구동 소자와 수평 방향으로 인접한 제2 기판층의 제4 영역에 안테나 패턴층을 배치하도록 한다. 이에 따라, 실시 예에서는 상기 안테나 패턴층과 상기 구동 소자 사이의 신호 전송 거리를 최소화할 수 있으며, 이에 따른 신호 전송 손실을 최소화할 수 있다. 예를 들어, 실시 예에서는 비교 예에서의 구동 소자가 배치되는 기판과 안테나 패턴층이 배치되는 기판을 별도의 접속 수단을 이용하여 연결시키는 것 대비, 신호 전송 거리를 줄일 수 있고, 이에 따른 별도의 접속 수단에 의해 발생하는 신호 전송 손실을 감소시킬 수 있다. 또한, 실시 예에서는 상기 안테나 패턴층과 구동소자가 수평 방향으로 배치되는 구조를 가짐으로써, 상기 제2 기판층의 제4 영역과 수직으로 중첩되는 제1 기판층의 제2 영역을 제2 안테나 패턴층으로 활용할 수 있으며, 이에 따라 하나의 회로 패턴에서, 서로 다른 방향으로의 안테나 패턴 방사 및 신호 수신이 가능하도록 할 수 있다.
또한, 실시 예에서는 제2 기판층의 캐비티 내에 구동 소자를 배치함으로써, 상기 캐비티가 가지는 깊이에 대응하게 회로 기판의 전체적은 두께를 줄일 수 있다.
또한, 실시 예에서의 캐비티는 제1 경사를 갖는 제1 파트와 상기 제1 경사와 다른 제2 경사를 갖는 제2 파트를 포함한다. 이때, 상기 캐비티의 바닥면에 대하여, 상기 제2 경사는 상기 제1 경사보다 작은 경사각을 가진다. 또한, 실시 예에서의 상기 제2 경사를 가지는 제2 파트의 수직 길이는 상기 제1 경사를 가지는 제1 파트의 수직 길이보다 길다. 이에 따라, 실시 예에서는 상기 비교 예 대비, 상기 캐비티가 차지하는 공간을 줄일 수 있으며, 이에 따라 회로 집적도를 향상시킬 수 있다. 예를 들어, 실시 예에서는 상기 캐비티가 차지하는 공간을 줄임에 따라, 비교 예와 동일 사이즈를 가지는 기판 내에서, 안테나 패턴층의 길이를 증가시킬 수 있으며, 이에 따른 통신 성능을 향상시킬 수 있다.
또한, 실시 예에서는 관통 전극의 두께를 회로층과 동일한 두께 또는 이보다 작은 두께를 가지도록 할 수 있다. 이에 따라, 실시 예에서는 관통 전극의 두께를 회로층과 동일한 두께 또는 회로층보다 작은 두께를 가지도록 할 수 있으며, 이에 따라 회로 기판의 두께를 줄일 수 있다. 또한, 실시 예에서는 상기 관통 전극의 두께를 줄임에 따라 상기 관통 전극을 포함하는 신호 전송 경로에서의 신호 전송 거리를 줄일 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다.
또한, 실시 예에서는 비교 예와 동일한 두께를 가지는 회로 기판의 구조에서, 절연층 및 관통 전극의 두께를 줄임에 따라, 회로층의 층수를 증가시킬 수 있고, 이를 통해 회로 집적도 및 통신 성능을 향상시킬 수 있다.
도 1은 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 2는 도 1의 캐비티 영역을 확대한 도면이다.
도 3a는 제1 실시 예에 따른 회로 기판의 제1 패턴층의 배치 영역을 확대한 확대도이다.
도 3b는 제2 실시 예에 따른 회로 기판의 제1 패턴층의 배치 영역을 확대한 확대도이다.
도 3c는 제3 실시 예에 따른 회로 기판의 제1 패턴층의 배치 영역을 확대한 확대도이다.
도 4a 및 도 4b는 제2 기판층을 상측에서 바라본 평면도를 나타낸 것이다.
도 5a는 제1 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 5b는 제2 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 5c는 제3 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 6은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 7은 도 6의 일부 영역을 확대한 확대도이다.
도 8은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 9는 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 10은 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 11a 내지 도 11q는 도 1에 도시된 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한 "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
실시 예의 설명에 앞서, 실시 예의 회로 기판 및 이를 포함하는 반도체 패키지가 적용되는 전자 디바이스에 대해 설명하기로 한다.
전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 회로 기판에 칩을 실장된 구조를 가지는 반도체 패키지는 전자 디바이스에 적용될 수 있다. 이때, 회로 기판은 안테나 장치의 구동을 위한 구동 칩이 실장되는 안테나 기판으로 사용될 수 있으나 이에 한정되는 것은 아니다.
전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다. 그리고 실시 예의 회로 기판은 메모리 칩이나 로직 칩이 실장되는 패키지 기판으로도 사용될 수 있을 것이다.
실시 예의 회로 기판은 캐비티를 포함하면서, 상기 캐비티 내에 적어도 1개, 나아가 적어도 2개 이상의 칩이 실장될 수 있도록 한다. 일 예로, 상기 칩은 안테나 장치의 송신 칩 및 수신 칩을 포함하는 RFIC일 수 있다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 1은 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 2는 도 1의 캐비티 영역을 확대한 도면이다.
이하에서는, 도 1 및 도 2를 참조하여 실시 예에 따른 회로 기판(100)에 대해 설명하기로 한다. 이때, 발명의 설명의 편의를 위해, 상기 회로 기판(100)이 안테나 장치에 적용되는 것으로 하여 설명한다.
실시 예의 회로 기판(100)은 안테나부의 구동, 급전 및 지지를 위해 제공될 수 있다. 예를 들어, 상기 회로 기판(100)은 인쇄회로기판(Printed Circuit Board; PCB)일 수 있다. 이러한, 회로 기판(100)은 평판 구조를 갖는다. 이러한 회로 기판(100)은 다수의 층이 적층된 다층 구조를 가질 수 있다.
상기 회로 기판(100)은 접지를 위한 접지층(미도시) 및 급전을 위한 급전부(미도시)를 포함할 수 있다.
실시 예의 회로 기판(100)은 도전성 안테나 패턴층이 배치되는 안테나부와, 상기 안테나부의 구동을 위한 구동소가 배치되는 구동부로 구분될 수 있다. 상기 도전성 안테나 패턴층은 이하에서 설명되는 복수의 회로층 중 어느 하나를 의미할 수 있다.
상기 도전성 안테나 패턴층은 실시 예의 회로 기판에서, 신호 송수신을 위해 제공될 수 있다. 예를 들어, 도전성 안테나 패턴층은 미리 정해진 공진 주파수 대역에서 신호를 송수신할 수 있다. 예를 들어, 상기 도전성 안테나 패턴층은 공진 주파수 대역에서 동작하여 전자기파를 송수신할 수 있다. 상기 도전성 안테나 패턴층은 상기 회로 기판(100)의 급전부(미도시)에서 전원이 공급됨에 따라 동작할 수 있고, 상기 급전부의 전원 공급 동작은 상기 구동부의 제어에 의해 이루어질 수 있다.
상기 도전성 안테나 패턴층은 복수의 공진 주파수 대역에서 공진할 수 있다. 예를 들어, 상기 도전성 안테나 패턴층은 서로 다른 공진 주파수 대역에서 공진하는 듀얼 공진 안테나일 수 있다. 예를 들어, 상기 도전성 안테나 패턴층은 24.03GHz 내지 25.81GHz의 제1 주파수 대역 및 27.07GHz 내지 28.80GHz의 제2 주파수 대역에서 각각 공진하는 듀얼 공진 안테나일 수 있으나, 이에 한정되지는 않는다. 상기 도전성 안테나 패턴층의 공진 주파수 대역은 상기 회로 기판이 적용되는 안테나 장치의 통신 규격에 따라 달라질 수 있을 것이다.
실시 예의 회로 기판(100)은 제1 기판층(200) 및 제2 기판층(300)을 포함할 수 있다.
이때, 상기 제1 기판층(200) 및 제2 기판층(300)은 서로 분리된 상태로 제조된 후에 접합층을 통해 결합되는 복수의 기판을 의미하는 것이 아니라, 한 번의 제조 공정을 통해 제조된 하나의 기판을 의미한다. 즉, 상기 제1 기판층(200) 및 제2 기판층(300)은 하나의 회로 기판에서, 캐비티(C)가 형성된 제1 기판 영역과, 상기 제1 기판 영역 이외의 제2 기판 영역을 구분하기 위한 것이다.
상기 제1 기판층(200)은 1개의 단일 절연층을 포함할 수 있고, 이와 다르게 두께 방향으로 순차적으로 적층된 복수의 절연층을 포함할 수 있다.
이때, 상기 제1 기판층(200)은 적어도 하나의 칩과 연결되고, 상기 칩과 회로층 사이를 연결하면서, 실시 예의 회로 기판을 포함하는 안테나 장치(예를 들어, 전자 디바이스)의 메인 보드(미도시)와 연결될 수 있다.
이때, 상기 제1 기판층(200)의 절연층이 1층 구조를 가질 수도 있으나, 1층 구조의 제1 기판층(200)에 다수의 신호 라인을 배치하기 위해서는, 상기 제1 기판층(200)의 수평 방향으로의 폭이 증가하고, 이에 따라 안테나 장치에서 회로 기판의 차지하는 면적이 증가할 수 있다. 이에 따라, 상기 제1 기판층(200)은 회로기판의 수평 방향으로의 폭을 줄이면서, 신호 연결 라인의 거리를 최소화하기 위해, 2층 이상의 절연층을 포함할 수 있다. 이하에서는 상기 제1 기판층(200)이 2층 이상의 층 구조를 가지는 것으로 설명한다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 기판층(200)이 단일 절연층 구조를 가질 수도 있을 것이다.
제2 기판층(300)은 상기 제1 기판층(200) 상에 배치될 수 있다. 상기 제2 기판층(300)은 적어도 2층 이상의 층 구조를 가질 수 있다. 상기 제2 기판층(300)은 회로층 및 캐비티(C)를 제공한다. 이때, 상기 제2 기판층(300)의 회로층은 안테나 기능을 하는 도전성 안테나 패턴층이다.
상기 제2 기판층(300)이 1층 구조를 가지는 경우, 상기 제2 기판층(300)에 형성된 캐비티(C)의 충분한 깊이가 확보되지 않을 수 있고, 이를 통해 칩이 실장된 반도체 패키지에서의 두께 감소 효과가 미비할 수 있다. 또한, 상기 제2 기판층(300)이 1층 구조를 가지는 경우, 제한된 공간 내에서 상기 회로층의 배치 면적을 충분히 확보할 수 없어 통신성능이 저하될 수 있다. 즉, 상기 안테나 패턴의 통신 성능은 안테나 패턴의 길이에 비례하여 증가한다. 이때, 상기 제2 기판층(300)이 1층 구조를 가지는 경우, 이에 대응하게 상기 안테나 패턴의 길이가 감소하여 통신 성능이 저하되는 문제가 발생할 수 있다.
이에 따라, 실시 예에서는, 안테나 패턴의 통신 성능을 만족하면서, 칩의 실장이 가능한 충분한 공간(예를 들어, 충분한 깊이)의 캐비티(C)를 제공하기 위해, 상기 제2 기판층(300)이 2층 이상의 절연층을 포함하도록 한다. 다만, 실시 예는 이에 한정되지 않으며, 실시 예의 회로 기판이 적용되는 제품이나, 상기 캐비티(C)에 실장되는 칩의 두께 등에 따라 상기 제2 기판층(300)이 1층의 절연층만을 포함할 수도 있을 것이다.
이하에서는 실시 예에 따른 제1 기판층(200) 및 제2 기판층(300)에 대해 구체적으로 설명하기로 한다.
제1 기판층(200)은 절연층, 회로층 및 관통 전극을 포함할 수 있다. 상기 관통 전극은 서로 다른 층에 배치된 회로 패턴 사이를 연결하는 기능을 하는 '연결부' 또는 '비아'라고도 칭할 수 있다.
상기 제1 기판층(200)은 제1 절연층을 포함할 수 있다. 상기 제1 절연층은 1층 또는 2층 이상의 층 구조를 가질 수 있다. 도면상에는 상기 제1 기판층(200)의 제1 절연층이 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
상기 제1 절연층은 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213)을 포함할 수 있다. 예를 들어, 상기 제1 절연층은 상기 제2 기판층(300)에 인접한 영역에서부터 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213)을 포함할 수 있다.
상기 제1-1 절연층(211)은 상기 제1 절연층 중 상기 제2 기판층(300)과 가장 인접하게 배치된 제1 최상측 절연층을 의미할 수 있다. 또한, 상기 제1-3 절연층(213)은 상기 제1 절연층 중 상기 제2 기판층(300)과 가장 멀리 떨어진 제1 최하측 절연층을 의미할 수 있다. 또한, 상기 제1-2 절연층(212)은 상기 제1 최상측 절연층 및 제1 최하측 절연층 사이에 배치되는 제1 내측 절연층을 의미할 수 있다. 그리고, 상기 제1 기판층(200)이 4층 이상의 절연층 구조를 가지는 경우, 상기 제1 내측 절연층은 복수의 층으로 구성될 수 있을 것이다.
상기 제1 절연층은 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 절연층을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
상기 제1 절연층은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 제1 절연층의 수지는 나프탈렌(naphthalene)기를 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.
한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.
다만, 실시 예는 이에 한정되지 않으며, 상기 제1 절연층은 상기 프리프레그가 아닌 다른 절연물질로 구성될 수도 있다.
또한, 이와 다르게 상기 제1 절연층을 구성하는 복수의 절연층 중 적어도 하나의 절연층은 프리프레그를 포함하고, 다른 하나의 절연층은 상기 프리프레그가 아닌 다른 절연물질을 포함할 수 있다.
예를 들어, 제1 절연층의 복수의 절연층 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층의 복수의 절연층 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층 중 적어도 하나는 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다. 예를 들어, 상기 제1 절연층의 복수의 절연층 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층의 복수의 절연층 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다. 예를 들어, 상기 제1 절연층의 복수의 절연층 중 적어도 하나는 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 제1 절연층의 복수의 절연층 중 적어도 하나는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 일례로, 상기 제1 절연층의 복수의 절연층 중 적어도 하나는 RCC(Resin coated copper)로 구성될 수 있을 것이다.
상기 제1 절연층의 각각의 절연층은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 예를 들어, 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213)은 각각 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 예를 들어, 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213)은 각각 12㎛ 내지 45㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213) 각각은 15㎛ 내지 30㎛의 두께를 가질 수 있다.
상기 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213)의 각각의 두께는 이웃하는 서로 다른 회로층 사이의 수직 거리를 의미할 수 있다. 상기 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213)의 각각 두께가 10㎛ 미만이면, 이에 대응하게 이웃하는 서로 다른 회로층 사이의 거리가 가까워지고, 이에 따라 상호 간의 신호 간섭에 의해 잡음에 약할 수 있다. 상기 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213)의 각각의 두께가 60㎛를 초과하면, 회로 기판의 전체적인 두께가 증가할 수 있다. 또한, 상기 제1-1 절연층(211), 제1-2 절연층(212) 및 제1-3 절연층(213)의 각각의 두께가 60㎛를 초과하면, 이에 대응하게 관통 전극의 두께도 증가하고, 이에 따른 신호 전송 거리가 증가하여 신호 전송 손실이 증가할 수 있다.
실시 예의 제1 기판층(200)은 제1 회로층을 포함할 수 있다. 예를 들어, 상기 제1 기판층(200)은 제1 절연층의 복수의 절연층에 각각 배치된 복수의 패턴층을 포함하는 제1 회로층을 포함할 수 있다.
예를 들어, 상기 제1 기판층(200)은 제1-1 절연층(211)의 상면에 배치된 제1 패턴층(221)을 포함할 수 있다. 예를 들어, 상기 제1 기판층(200)은 상기 제1-1 절연층(211)의 하면 및 상기 제1-2 절연층(212)의 상면 사이에 배치되는 제2 패턴층(222)을 포함할 수 있다. 예를 들어, 상기 제1 기판층(200)은 상기 제1-2 절연층(212)의 하면 및 상기 제1-3 절연층(213)의 상면 사이에 배치되는 제3 패턴층(223)을 포함할 수 있다. 예를 들어, 상기 제1 기판층(200)은 상기 제1-3 절연층(213)의 하면에 배치되는 제4 패턴층(224)을 포함할 수 있다.
상기 제1 패턴층(221)은 제1-1 절연층(211) 내에 배치될 수 있다. 예를 들어, 상기 제1 패턴층(221)의 측면의 적어도 일부는 상기 제1-1 절연층(211)으로 덮일 수 있다. 바람직하게, 상기 제1 패턴층(221)은 상면이 노출되면서, 측면의 적어도 일부 및 하면이 상기 제1-1 절연층(211)으로 덮이는 매립 구조를 가질 수 있다.
상기 제1 패턴층(221)은 상기 제1 기판층의 회로층들 중 최상측에 배치된 회로층을 의미할 수 있다.
상기 제1 패턴층(221)은 위치에 따라 서로 다른 높이를 가질 수 있다. 예를 들어, 상기 제1 패턴층(221)은 복수의 패턴부를 포함하며, 상기 복수의 패턴부 중 적어도 하나의 상면의 높이는 적어도 다른 하나의 상면의 높이와 다를 수 있다. 예를 들어, 상기 제1 패턴층(221)의 복수의 패턴부 중 적어도 하나의 상면은 적어도 다른 하나의 상면과 단차를 가질 수 있다. 또한, 상기 제1 패턴층(221)의 복수의 패턴부 중 적어도 하나의 하면은 적어도 다른 하나의 하면과 서로 다른 높이 또는 단차를 가질 수 있다. 또한, 상기 제1 패턴층(221)의 복수의 패턴부 중 적어도 하나의 두께는 적어도 다른 하나의 두께와 다를 수 있다.
예를 들어, 상기 제1 기판층(200)은 폭 방향 또는 길이 방향으로 복수의 영역으로 구분될 수 있다.
상기 제1 기판층(200)은 캐비티(C)와 수직으로 중첩되는 제1 영역(RB1) 및 상기 제1 영역(RB1) 이외의 제2 영역(RB2)을 포함할 수 있다. 이때, 상기 캐비티(C)는 두께 방향으로 폭이 변화하는 영역을 포함할 수 있다. 그리고, 상기 제1 영역(RB1)은 상기 캐비티(C)의 전체 영역 중 가장 큰 폭을 가지는 영역과 수직으로 중첩된 영역을 의미할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 영역(RB1)은 상기 캐비티(C)의 전체 영역 중 가장 작은 폭을 가지는 영역과 수직으로 중첩된 영역을 의미할 수 있고, 이와 다르게 상기 캐비티(C)의 상부 영역과 하부 영역 사이의 일 영역과 수직으로 중첩된 영역을 의미할 수도 있을 것이다.
상기 제1 패턴층(221)은 복수의 패턴부를 포함한다. 예를 들어, 상기 제1 패턴층(221)은 상기 제1-1 절연층(211)의 제1 영역(RB1)의 상면에 배치되는 제1 패턴부(221-1)와, 상기 제1-1 절연층(211)의 제2 영역(RB2)의 상면에 배치된 제2 패턴부(221-2)를 포함할 수 있다. 또한, 상기 제1 기판층(200)은 상기 제1 영역(RB1)과 제2 영역(RB2) 사이의 경계 영역을 포함한다. 상기 경계 영역은 상기 제1 영역(RB1) 및/또는 제2 영역(RB2)의 적어도 일부와 중첩될 수 있다. 상기 경계 영역은 상기 캐비티(C)의 내벽의 적어도 일부와 수직으로 중첩되는 영역을 의미할 수 있다. 그리고 상기 제1 패턴층(221)은 상기 경계 영역에 배치되는 제3 패턴부(221-3)를 포함할 수 있다.
이때, 상기 제1 패턴층(221)의 제1 내지 제3 패턴부(221-1, 221-2, 221-3) 중 적어도 하나의 두께는 적어도 다른 하나의 두께와 다를 수 있다. 또한, 상기 제1 패턴층(221)의 제1 내지 제3 패턴부(221-1, 221-2, 221-3) 중 적어도 하나의 상면은 적어도 다른 하나의 상면과 서로 다른 평면에 위치할 수 있다. 또한, 상기 제1 패턴층(221)의 제1 내지 제3 패턴부(221-1, 221-2, 221-3) 중 적어도 하나의 하면은 적어도 다른 하나의 하면과 서로 다른 평면에 위치할 수 있다.
바람직하게, 상기 제1 패턴부(221-1)의 상면은, 상기 제2 패턴부(221-2)의 상면 및 제3 패턴부(221-3)의 상면보다 낮게 위치할 수 있다. 그리고, 상기 제1 패턴부(221-1)는 칩이 실장되는 실장 패드로 기능한다. 이때, 실시 예에서는 상기 제1 패턴부(221-1)가 상기 제2 패턴부(221-2) 및 제3 패턴부(221-3)보다 낮게 위치하도록 함으로써, 캐비티(C)의 형성을 위한 레이저 공정에서, 상기 제1 패턴부(221-1)가 손상되는 것을 방지할 수 있고, 이를 통해 칩의 실장 신뢰성을 향상시킬 수 있도록 한다.
상기 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)의 각각의 두께 및 각각의 상면과 하면의 위치 관계에 대해서는 하기에서 상세히 설명하기로 한다.
한편, 상기 제1 패턴층(221), 제2 패턴층(222), 제3 패턴층(223) 및 제4 패턴층(224)을 포함하는 제1 회로층은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 상기 제1 회로층들은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 제1 회로층은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로층은 각각 5㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로층은 각각 10㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로층은 15㎛ 내지 30㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로층의 두께가 5㎛ 미만이면, 회로층의 저항이 증가하고, 이에 따른 신호 전송 손실이 증가할 수 있다. 상기 제1 회로층의 두께가 5㎛미만이면, 상기 제1 회로층으로 전달할 수 있는 신호의 허용 전류가 감소하고, 이에 따른 신호 전송 속도가 감소하는 등의 통신 성능에 문제가 발생할 수 있다. 또한, 상기 제1 회로층의 두께가 50㎛를 초과하면, 이에 따른 제1 회로층의 각각의 패턴부의 선폭이 증가하고, 이에 따른 패턴부의 미세화가 어려울 수 있다. 또한, 상기 제1 회로층의 두께가 50㎛을 초과하면, 이에 대응하게 회로 기판의 두께가 증가할 수 있다.
한편, 상기 제1 회로층은 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
한편, 상기 제1 기판층(200)은 관통부를 포함한다. 예를 들어, 상기 관통부는 상기 제1 기판층(200)의 각각의 절연층을 관통하며 형성될 수 있다.
예를 들어, 상기 관통부는, 상기 제1-1 절연층(211)을 관통하는 제1 관통 전극(231)을 포함할 수 있다. 예를 들어, 상기 관통부는 상기 제1-1 절연층(211)을 관통하며, 상기 제1 패턴층(221)과 제2 패턴층(222) 사이를 전기적으로 연결하는 제1 관통 전극(231)을 포함할 수 있다.
또한, 상기 관통부는 상기 제1-2 절연층(212)을 관통하는 제2 관통 전극(232)을 포함할 수 있다. 예를 들어, 상기 관통부는 상기 제1-2 절연층(212)을 관통하며, 상기 제2 패턴층(222)과 상기 제3 패턴층(223) 사이를 연결하는 제2 관통 전극(232)을 포함할 수 있다.
상기 관통부는 제1-3 절연층(213)을 관통하는 제3 관통 전극(233)을 포함할 수 있다. 예를 들어, 상기 관통부는 상기 제1-3 절연층(213)을 관통하며, 상기 제3 패턴층(223)과 제4 패턴층(224) 사이를 전기적으로 연결하는 제3 관통 전극(233)을 포함할 수 있다.
상기와 같은 관통부는 상기 제1 절연층의 각각의 절연층을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성될 수 있다. 상기 관통 홀은 기계, 레이저, 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다. 상기 레이저 드릴은 YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 포함할 수 있다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 각각의 관통 전극을 형성할 수 있다. 상기 관통 전극을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
제2 기판층(300)은 복수의 제2 절연층을 포함할 수 있다. 예를 들어, 상기 제2 기판층(300)은 제2-1 절연층(311), 제2-2 절연층(312), 제2-3 절연층(313) 및 제2-4 절연층(314)을 포함할 수 있다.
예를 들어, 제2 기판층(300)은 4층의 절연층을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제2 기판층(300)을 구성하는 제2 절연층은 3층 이하의 절연층을 포함할 수 있고, 5층 이상의 절연층을 포함할 수도 있을 것이다.
상기 제2-1 절연층(311)은 상기 제1 기판층(200) 상에 배치될 수 있다. 예를 들어, 제2-1 절연층(311)은 상기 제1 기판층(200) 중 최상측에 배치된 제1-1 절연층(211)의 상면에 배치될 수 있다.
제2-2 절연층(312)은 상기 제2-1 절연층(311) 위에 배치될 수 있다. 또한, 제2-3 절연층(313)은 제2-2 절연층(312) 위에 배치될 수 있다. 또한, 제2-4 절연층(314)은 제2-3 절연층(313) 위에 배치될 수 있다.
상기 제2 기판층(300)을 구성하는 4층의 제2 절연층은 상기 제1 기판층(200)을 구성하는 제1 절연층과 동일한 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 기판층(300)은 제2 회로층을 포함할 수 있다.
예를 들어, 상기 제2 회로층은 제2-1 절연층(311)의 상면에 배치된 제5 패턴층(321)을 포함할 수 있다. 예를 들어, 상기 제2 회로층은 상기 제2-2 절연층(312)의 상면에 배치된 제6 패턴층(322)을 포함할 수 있다. 예를 들어, 상기 제2 회로층은 상기 제2-3 절연층(313)의 상면에 배치된 제7 패턴층(323)을 포함할 수 있다. 예를 들어, 상기 제2 회로층은 상기 제2-4 절연층(314)의 상면에 배치된 제8 패턴층(324)을 포함할 수 있다.
이때, 상기 제2 기판층(300)을 구성하는 제2 회로층은 안테나 기능을 하는 도전성 안테나 패턴층일 수 있다. 예를 들어, 상기 제5 패턴층(321), 제6 패턴층(322), 제7 패턴층(323) 및 제8 패턴층(324)은 상기 제1 기판층(200)의 제1 회로층과 연결되고, 이에 따라 외부로 송신 신호를 송신하거나, 외부로부터 송신되는 신호를 수신하는 안테나 기능을 하는 안테나부일 수 있다.
상기 제2 기판층(300)은 제2 관통부를 포함할 수 있다. 예를 들어, 상기 제2 기판층(300)은 상기 제2 절연층을 각각 관통하는 복수의 관통 전극을 포함할 수 있다.
예를 들어, 상기 제2 관통부는 상기 제2-1 절연층(311)을 관통하는 제4 관통 전극(331)을 포함할 수 있다. 상기 제4 관통 전극(331)은 상기 제1 기판층(200)의 제1 패턴층(221)과 상기 제5 패턴층(321) 사이를 전기적으로 연결할 수 있다. 예를 들어, 제2 관통부는 제2-2 절연층(312)을 관통하는 제5 관통 전극(332)을 포함할 수 있다. 상기 제5 관통 전극(332)은 상기 제5 패턴층(321)과 제6 패턴층(322) 사이를 전기적으로 연결할 수 있다. 예를 들어, 제2 관통부는 제2-3 절연층(313)을 관통하는 제6 관통 전극(333)을 포함할 수 있다. 상기 제6 관통 전극(333)은 상기 제6 패턴층(322)과 제7 패턴층(323) 사이를 전기적으로 연결할 수 있다. 예를 들어, 제2 관통부는 제2-4 절연층(314)을 관통하는 제7 관통 전극(334)을 포함할 수 있다. 상기 제7 관통 전극(334)은 상기 제7 패턴층(323)과 제8 패턴층(334) 사이를 전기적으로 연결할 수 있다.
한편, 상기 제2 기판층(300)은 캐비티(C)를 포함한다.
이에 따라, 상기 제2 기판층(300)은 상기 캐비티(C)가 형성된 영역, 예를 들어 상기 캐비티(C)와 수직으로 중첩되는 제3 영역(RT1) 및 상기 제3 영역(RT1) 이외의 제4 영역(RT2)을 포함할 수 있다.
상기 제3 영역(RT1)은 제1 기판층(200)의 제1 영역(RB1)과 수직으로 중첩되는 영역일 수 있다. 상기 제4 영역(RT2)은 상기 제1 기판층(200)의 제2 영역(RB2)과 수직으로 중첩되는 영역일 수 있다.
그리고, 상기 제2 기판층(300)의 제3 영역(RT1)에는 패키지 기판에서, 구동 소자나 수동 소자와 같은 칩들이 실장되는 실장 공간의 캐비티(C)가 형성될 수 있다. 그리고, 상기 제2 기판층(300)의 제4 영역(RT2)에는 안테나 기능을 하는 안테나 패턴인 제2 회로층이 형성될 수 있다.
이때, 본원의 회로 기판(100)이 안테나 장치에 적용되는 안테나 기판일 경우, 회로 기판의 각각의 층에 배치된 회로층들은 서로 다른 기능을 할 수 있다.
예를 들어, 상기 제1 기판층(200)의 제1 회로층의 제1 패턴층(221), 제2 패턴층(222), 제3 패턴층(223) 및 제4 패턴층(224) 각각은 제1 영역(RB1)과 수직으로 중첩되는 제1 회로부를 포함할 수 있다. 그리고 상기 제1 회로부는 상기 캐비티(C)와 수직으로 중첩될 수 있다. 상기 제1 회로부는 구동 소자나 수동 소자와 같은 칩이 실장되는 실장 패드로 기능하거나, 실시 예의 회로 기판과 외부 기판(예를 들어, 단말기의 메인 보드) 사이를 연결하는 단자 패드로 기능할 수 있다.
또한, 상기 제1 회로층의 제1 패턴층(221), 제2 패턴층(222), 제3 패턴층(223) 및 제4 패턴층(224) 각각은 상기 제2 영역(RB2)과 수직으로 중첩되는 제2 회로부를 포함할 수 있다. 그리고 상기 제2 회로부는 상기 제2 기판층(300)의 제4 영역(RT2)에 형성된 제2 회로층들과 수직으로 중첩될 수 있다.
이때, 일 실시 예에서 상기 제1 회로층의 제2 회로부들은 상기 제1 회로부와 함께 단자 패드로 기능할 수 있다. 그리고 상기 제2 회로부가 상기 제1 회로부와 함께 단자 패드로 기능하는 경우, 실시 예의 회로 기판은 제2 기판층(300)의 제4 영역(RT2)에서만 안테나 기능을 할 수 있다. 예를 들어, 상기 제1 회로층의 제2 회로부가 안테나 기능을 하는 안테나 패턴층이 아닌 경우, 실시 예의 회로 기판은 상기 제2 기판층(300)의 제4 영역(RT2)의 상측으로 송신 신호를 송신하거나, 상기 제4 영역(RT2)의 상측에서 송신되는 신호를 수신할 수 있다.
또한, 다른 실시 예에서 상기 제2 회로부는 상기 제2 기판층(300)의 제4 영역(RT2)에 배치된 제2 회로층들과 연결되고, 이에 따라 신호 송신 또는 신호 수신 기능을 하는 안테나 패턴으로 기능할 수 있다.
예를 들어, 상기 제2 기판층(300)의 제4 영역(RT2)에 제2 회로층을 제1 안테나 패턴층이라고 할 수 있고, 상기 제1 기판층(200)의 제1 회로층 중 상기 제2 영역(RB2)과 수직으로 중첩된 영역에 배치된 제2 회로부는 상기 제1 안테나 패턴층과 연결되는 제2 안테나 패턴층일 수 있다. 이에 의해, 실시 예에서는 회로 기판의 양측 방향으로 신호를 송신하거나, 상기 회로기판의 양측 방향에서 송신되는 신호를 수신할 수 있다. 예를 들어, 실시 예에서는 제1 안테나 패턴층의 상측으로 신호를 송신할 수 있고, 상기 제2 안테나 패턴층의 하측으로 신호를 송신할 수 있다. 또한, 실시 예에서는 상기 제1 안테나 패턴층의 상측에서 전달되는 신호를 수신할 수 있고, 제2 안테나 패턴층의 하측에서 전달되는 신호를 수신할 수 있다.
한편, 실시 예에서, 상기 제1 기판층(200)의 제1 회로층 중 상기 제1 영역(RB1)과 수직으로 중첩되는 제1 회로부는 모두 실장 패드 또는 단자 패드로 기능한다고 하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 기판층(200)의 제1 영역(RB1)에 배치된 제1 회로부 중 일부는 실장 패드 또는 단자 패드로 기능할 수 있고, 나머지 일부는 상기 제2 안테나 패턴층과 함께 안테나 패턴으로 기능할 수도 있을 것이다.
한편, 상기 회로 기판(100)은 보호층을 포함할 수 있다. 예를 들어, 회로 기판(100)은 제1 기판층(200) 중 최하측에 배치된 절연층의 하면에 배치된 제1 보호층(110)을 포함할 수 있다. 예를 들어, 회로 기판(100)은 제2 기판층(300) 중 최상측에 배치된 절연층의 상면에 배치된 제2 보호층(120)을 포함할 수 있다.
상기 제1 보호층(110) 및 제2 보호층(120)은 레지스트(resist)층일 수 있다. 예를 들어, 상기 제1 보호층(110) 및 제2 보호층(120)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(110) 및 제2 보호층(120)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(110) 및 제2 보호층(120)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(110) 및 제2 보호층(120)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(110) 및 제2 보호층(120)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(110) 및 제2 보호층(120)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(110) 및 제2 보호층(120)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(110) 및 제2 보호층(120)의 두께가 20㎛ 초과인 경우에는 회로기판의 두께가 증가할 수 있다. 상기 제1 보호층(110) 및 제2 보호층(120)의 두께가 1㎛ 미만인 경우에는 회로기판에 포함된 패턴층들이 안정적으로 보호되지 않음에 따른 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
한편, 회로 기판(100)은 배리어층(130)을 포함한다. 상기 배리어층(130)은 상기 캐비티(C)와 수직으로 중첩된 영역에 형성될 수 있다.
구체적으로, 상기 배리어층(130)은 상기 제1 패턴층(221) 중 상기 제1 패턴부(221-1) 상에 배치될 수 있다. 바람직하게, 상기 배리어층(130)은 상기 캐비티(C)를 통해 노출된 상기 제1 패턴부(221-1)의 표면에 배치될 수 있다. 이때, 도 1 및 도 2에서의 상기 제1 패턴부(221-1)는 상기 캐비티(C)를 통해 상면이 노출되는 구조를 가진다. 예를 들어, 일 실시 예에서의 상기 제1 패턴부(221-1)의 측면 및 하면은 상기 제1 절연층에 의해 덮이고, 상면이 상기 캐비티(C)를 통해 노출된 구조를 가진다. 그리고, 상기 배리어층(130)은 상기 캐비티(C)를 통해 노출된 상기 제1 패턴부(221-1)의 상면에 배치될 수 있다.
상기 배리어층(130)은 상기 캐비티(C)를 통해 노출된 상기 제1 패턴부(221-1)의 상면을 보호하기 위한 표면 처리층이라고도 할 수 있다. 상기 배리어층(130)은 표면 처리 방식에 따라 다른 층 구조를 가질 수 있다. 일 예로, 상기 배리어층(130)은 ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold) 방식으로 형성될 수 있다. 이에 따라, 상기 배리어층(130)은 제1 내지 제3 배리어층을 포함할 수 있다. 이와 다르게, 상기 배리어층(130)은 ENIG(Electroless Nickel Immersion Gold) 방식으로 형성될 수 있다. 이에 따라 상기 배리어층(130)은 제1 및 제2 배리어층을 포함할 수 있다. 상기 배리어층(130)의 상세한 층 구조는 하기에서 더욱 상세히 설명하기로 한다.
이하에서는 실시 예의 캐비티(C) 및 제1 패턴층(221)의 각각의 패턴부의 두께와 위치 관계, 그리고 배리어층(130)의 층 구조에 대해 구체적으로 설명하기로 한다.
도 2를 참조하면, 실시 예에서의 캐비티(C)는 상기 제2 기판층(300)을 관통한다. 예를 들어, 상기 캐비티(C)는 제2 절연층을 관통한다. 상기 제2 절연층이 복수의 층 구조를 가지는 경우, 상기 캐비티(C)는 상기 복수의 층의 제2 절연층을 공통 관통할 수 있다. 상기 캐비티(C)는 복수의 파트를 포함할 수 있다. 예를 들어, 상기 캐비티(C)는 두께 방향으로 복수의 파트로 구분될 수 있다. 이때, 상기 캐비티(C)의 복수의 파트는 상기 캐비티(C)의 내벽(IW)의 경사를 기준으로 구분될 수 있다.
예를 들어, 캐비티(C)는 상기 제2 기판층(300)의 상면에 인접한 제1 파트(P1)를 포함할 수 있다. 또한, 상기 캐비티(C)는 상기 제2 기판층(300)의 하면에 인접하고, 상기 제1 파트(P1) 아래의 제2 파트(P2)를 포함할 수 있다.
이때, 상기 제1 파트(P1)는 상기 제2 기판층(300)의 하면으로 갈수록 폭이 감소하는 영역을 포함할 수 있다. 예를 들어, 상기 제1 파트(P1)의 내벽(IW1)은 상기 제1 기판층(200)을 향할수록 폭이 감소하는 제1 경사를 가질 수 있다. 상기 제1 파트(P1)의 내벽(IW)이 가지는 제1 경사는 상기 내벽(IW)과 연결되는 가상의 직선과 기준선(BL) 사이의 내각을 의미할 수 있다. 상기 기준선(BL)은 상기 캐비티(C)와 수직으로 중첩되는 제1 기판층(200)의 상면과 평행할 수 있다.
한편, 상기 제1 파트(P1)의 내벽(IW1)이 가지는 제1 경사(θ1)는 115도 내지 150도 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 파트(P1)의 내벽(IW1)의 제1 경사(θ1)는 118도 내지 148도 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 파트(P1)의 내벽(IW1)의 제1 경사(θ1)는 120도 내지 145도 사이의 범위를 가질 수 있다.
상기 제1 파트(P1)의 내벽(IW1)의 제1 경사(θ1)가 115도보다 작은 경우, 실시 예에 따른 상기 캐비티(C)를 형성하는데 소요되는 공정 시간이 증가할 수 있다. 예를 들어, 상기 제1 파트(P1)의 내벽(IW1)의 제1 경사(θ1)가 115도보다 작다는 것은, 이하에서 설명되는 1차 캐비티를 형성하는 공정에서 사용된 레이저 빔 폭(예를 들어, 레이저 마스크)이 작다는 것을 의미하며, 이에 따른 캐비티(C)의 형성에 소요되는 시간이 증가할 수 있다.
또한, 상기 제1 파트(P1)의 내벽(IW1)의 제1 경사(θ1)가 150보다 크면, 상기 캐비티(C)의 상부의 폭이 증가함에 따른 회로 집적도가 감소할 수 있다. 예를 들어, 상기 캐비티(C)의 폭은 실장될 소자의 배치 공간에 대응하게, 상기 캐비티(C)의 하부 폭을 결정하고, 상기 결정된 하부 폭을 중심으로 캐비티 형성 공정을 진행하게 된다. 이때, 상기 캐비티(C)의 상부 폭이 증가하는 경우, 무의미하게 낭비되는 공간이 증가한다는 것을 의미하며, 이에 따라 상기 캐비티(C)의 상부 폭이 증가한 만큼 회로층의 배치 공간이 감소할 수 있다. 이에 따라, 실시 예에서는 상기 제1 파트(P1)의 내벽(IW1)의 제1 경사(θ1)가 115도 내지 150도 사이의 범위를 가지도록 한다.
한편, 실시 예의 캐비티(C)는 상기 제1 파트(P1) 아래의 제2 파트(P2)를 포함한다. 상기 제2 파트(P2)는 상기 제2 기판층(300)의 하면으로 갈수록 폭이 감소하는 영역을 포함할 수 있다. 예를 들어, 상기 제2 파트(P2)는 상기 제1 기판층(200)을 향할수록 폭이 감소하면서, 상기 제1 파트(P1)의 내벽(IW1)이 가지는 제1 경사(θ1)와는 다른 제2 경사(θ2)를 가지는 내벽(IW2)을 포함할 수 있다. 예를 들어, 상기 제2 파트(P2)의 제2 경사(θ2)는 상기 제1 파트(P1)의 제1 경사(θ1)보다 작을 수 있다.
이때, 상기 제2 경사(θ2)는 상기 제2 파트(P2)의 내벽(IW2)이 가지는 경사를 의미할 수 있다. 예를 들어, 상기 제2 경사(θ2)는 상기 제2 파트(P2)의 내벽(IW2)으로부터 연장되는 가상의 직선과 기준선(BL) 사이의 내각을 의미할 수 있다.
상기 제2 파트(P2)의 내벽(IW2)의 제2 경사(θ2)는 상기 제1 경사(θ1)보다 작으면서, 91도 내지 120도 사이의 범위를 가질 수 있다. 예를 들어, 상기 제2 파트(P2)의 내벽(IW2)의 제2 경사(θ2)는 상기 제1 경사(θ1)보다 작으면서, 95도 내지 118도 사이의 범위를 가질 수 있다. 예를 들어, 상기 제2 파트(P2)의 내벽(IW2)의 제2 경사(θ2)는 상기 제1 경사(θ1)보다 작으면서, 98도 내지 115도 사이의 범위를 가질 수 있다.
상기 제2 파트(P2)의 내벽(IW2)의 제2 경사(θ2)가 91도보다 작은 경우, 상기 캐비티(C) 내에 구동 소자나 수동 소자와 같은 칩이 안정적으로 배치되지 못할 수 있다. 구체적으로, 상기 제2 파트(P2)의 내벽(IW2)의 제2 경사(θ2)가 91도보다 작으면, 상기 제2 파트(P2)가 상기 제2 기판층(300)의 상면으로 갈수록 폭이 감소하는 형상을 가질 수 있고, 상기 캐비티(C)의 중간 영역에서 칩 배치 공간이 충분히 마련되지 못할 수 있다. 이로 인해, 상기 캐비티(C)의 중간 영역에서 상기 캐비티(C)의 내벽과 칩이 접촉할 수 있고, 이로 인해 상기 칩의 실장 공정에서 상기 칩의 실장 위치가 틀어지거나, 상기 칩이 기울어진 상태로 장착되는 문제가 발생할 수 있다.
또한, 상기 제2 파트(P2)의 내벽(IW2)의 제2 경사(θ2)가 120도보다 큰 경우, 상기 소자 실장 공간에 필요한 공간보다 더 큰 사이즈를 가지며 상기 캐비티(C)가 형성될 수 있다. 이에 따라, 상기 제2 파트(P2)의 내벽(IW2)의 제2 경사(θ2)가 120도보다 크다는 것은, 상기 제2 파트(P2)의 하부 영역의 폭과 상부 영역의 폭의 차이가 크다는 것을 의미한다. 그리고, 일반적인 캐비티의 폭은 칩의 사이즈에 대응하게 상기 제2 파트(P2)의 하부 영역의 폭을 결정한다. 상기 제2 파트(P2)의 내벽(IW2)의 제2 경사(θ2)가 120도보다 큰 경우, 칩의 사이즈 대비 상기 캐비티(C)가 차지하는 공간 또는 면적이 증가할 수 있고, 이로 인해 회로 집적도가 감소하거나, 회로 기판의 수평 방향으로의 폭이나 수직 방향으로의 두께가 증가하는 문제가 발생할 수 있다.
한편, 상기 캐비티(C)의 제1 파트(P1) 및 제2 파트(P2)의 길이는 서로 상이할 수 있다. 예를 들어, 상기 캐비티(C)의 제1 파트(P1)는 제1 길이(L1)를 가지고, 상기 제2 파트(P2)는 상기 제1 길이(L1)보다 긴 제2 길이(L2)를 가질 수 있다. 이때, 상기 제1 길이(L1)는 상기 제1 파트(P1)의 수직 방향으로의 깊이를 의미할 수 있다. 예를 들어, 상기 제1 길이(L1)는 상기 제1 파트(P1)의 수직 거리를 의미할 수 있다. 또한, 상기 제2 길이(L2)는 상기 제2 파트(P2)의 깊이를 의미할 수 있다. 예를 들어, 상기 제2 길이(L2)는 상기 제2 파트(P2)의 수직 방향으로의 깊이 또는 수직 거리를 의미할 수 있다.
이때, 상기 제2 길이(L2)는 상기 제1 길이(L1)의 1.5배 이상일 수 있다. 예를 들어, 상기 제2 길이(L2)는 상기 제1 길이(L1)의 3배 이상일 수 있다. 예를 들어, 상기 제2 길이(L2)는 상기 제1 길이(L1)의 5배 이상일 수 있다. 예를 들어, 상기 제2 길이(L2)는 상기 제1 길이(L1)의 10배 이상일 수 있다.
예를 들어, 상기 제2 길이(L2)는 상기 제1 길이(L1)의 1.5배 내지 30배 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제2 길이(L2)는 상기 제1 길이(L1)의 3배 내지 28배 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제2 길이(L2)는 상기 제1 길이(L1)의 5배 내지 25배 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제2 길이(L2)는 상기 제1 길이(L1)의 10배 내지 20배 사이의 범위를 만족할 수 있다.
이때, 상기 제2 길이(L2)가 상기 제1 길이(L1)의 1.5배 미만이면, 상기 제1 파트(P1)의 제1 경사 및 상기 제2 파트(P2)의 제2 경사의 차이에 따라 발생하는 효과가 미비할 수 있다. 또한, 상기 제2 길이(L2)가 상기 제1 길이(L1)의 30배 이상이면, 이를 만족하기 위한 제2 기판층(300)의 두께가 증가하고, 이에 따른 회로 기판의 전체적인 두께가 증가할 수 있다.
한편, 실시 예의 캐비티(C)는 상기 제2 파트(P2) 아래의 제3 파트(P3)를 포함할 수 있다. 상기 제3 파트(P3)는 상기 제2 기판층(300)보다 낮게 위치할 수 있다. 상기 캐비티(C)의 제3 파트(P3)는 상기 제2 기판층(300)에 형성된 구성이 아닌, 상기 제1 기판층(200)에 형성된 구성을 의미할 수 있다. 예를 들어, 상기 캐비티(C)의 제3 파트(P3)는 상기 제1 기판층(200)의 제1 패턴층(221)의 적어도 일부와 수평 방향으로 중첩될 수 있다. 즉, 상기 제3 파트(P3)는 상기 제1 패턴층(221)의 적어도 하나의 패턴부를 에칭으로 제거하는 것에 의해 형성될 수 있다. 나아가, 상기 제3 파트(P3)는 상기 제1 패턴층(221)의 일부와 함께, 상기 제1 기판층(200)의 최상측에 배치된 제1-1 절연층(211)의 제1 영역(RB1)의 일부를 제거하는 것에 의해 형성될 수 있다. 구체적으로, 상기 제3 파트(P3)는 상기 제1 기판층(200)의 제1 패턴층(221) 중 캐비티(C)와 수직으로 중첩된 영역에 형성되었던 레이저 스토퍼층(예를 들어, 제1 패턴층(221)의 제3 패턴부(221-3)의 일부)을 제거하는 것에 의해 형성된 부분일 수 있다.
예를 들어, 상기 캐비티(C)의 전체 깊이는 상기 제2 기판층(300)을 구성하는 제2 절연층의 전체 두께보다 클 수 있다. 예를 들어, 제1 실시 예에서의 상기 캐비티(C)의 깊이는 상기 제2 절연층의 전체 두께에서 상기 제3 패턴부(221-3)의 두께를 합한것만큼 클 수 있다.
이에 따라, 상기 캐비티(C)의 바닥면은 상기 제2 기판층(300)의 하면보다 낮게 위치할 수 있다.
상기 제3 파트(P3)는 제3 경사를 가질 수 있다. 상기 제3 경사는 상기 제3 파트(P3)의 내벽(IW3)이 가지는 경사를 의미할 수 있다. 이때, 상기 제1 파트(P1)의 내벽(IW1) 및 상기 제2 파트(P2)의 내벽(IW2)은 상기 제2 기판층(300)을 구성하는 제2 절연층의 내벽을 의미한다. 이와 다르게 제1 실시 예에서의 상기 제3 파트(P3)의 내벽(IW3)은 상기 제1 패턴층(221)의 제3 패턴부(221-3)의 측면이 가지는 경사를 의미할 수 있다.
구체적으로, 상기 제1 기판층(200)의 제1 패턴층(221)은, 상기 제1 영역(RB1)과 상기 제2 영역(RB2) 사이의 경계 영역을 둘러싸며 배치되는 제3 패턴부(221-3)를 포함한다. 상기 제3 패턴부(221-3)는 캐비티(C)를 형성하는 레이저 공정에서 레이저 스토퍼로 사용된 스토퍼층의 일부일 수 있다. 그리고, 캐비티(C)의 하부 폭은 상기 스토퍼층이 가지는 폭보다 작을 수 있다. 만약, 상기 스토퍼층의 폭과 동일한 하부 폭을 가지는 캐비티(C)를 형성하는 경우, 레이저 공정에서의 공정 편차에 의해, 상기 스토퍼층의 가장자리에 인접한 상기 제1-1 절연층(211)의 상면의 일부가 레이저로 가공되는 문제가 발생할 수 있고, 이로 인한 신뢰성 문제가 발생하게 된다. 이에 따라, 실시 예에서는 상기 캐비티(C)는 상기 스토퍼층의 폭보다 작은 하부 폭을 가진다. 이에 따라 상기 스토퍼층의 일부는 상기 캐비티(C)를 통해 상면이 노출될 수 있고, 나머지 일부는 상기 캐비티(C)를 통해 상면이 노출되지 않을 수 있다. 이때, 상기 캐비티(C)를 통해 상면이 노출되는 스토퍼층은 에칭에 의해 제거되어 상기 캐비티(C)의 제3 파트(P3)를 형성할 수 있다. 그리고, 상기 캐비티(C)를 통해 상면이 노출되지 않는 스토퍼층은 상기 에칭 공정 시에 제거되지 않고, 이에 따라 상기 제1 패턴층(221)의 제3 패턴부(221-3)를 구성할 수 있다. 그리고 상기 캐비티(C)의 제3 파트(P3)의 내벽(IW3)은 상기 제3 패턴부(221-3)의 측면의 경사각을 의미할 수 있다. 상기 제3 파트(P3)의 내벽(IW3)의 제3 경사는 상기 스토퍼층의 에칭 조건에 의해 결정될 수 있다.
예를 들어, 제1 실시 예에서 상기 제3 파트(P3)의 내벽(IW3)의 제3 경사는 상기 기준선(BL)에 대해 직각일 수 있다.
한편, 실시 예에서 상기 제1 기판층(200)의 상면은 단차를 가질 수 있다. 예를 들어, 제1-1 절연층(211)의 상면은 단차를 가질 수 있다. 구체적으로, 상기 제1-1 절연층(211)의 상면은 제1 상면(211T1)과, 상기 제1 상면(211T1)과 단차를 갖는 제2 상면(211T2)을 포함할 수 있다. 상기 제1-1 절연층(211)의 상기 제1 상면(211T1)은 캐비티(C)의 하면 또는 바닥면을 형성할 수 있다.
예를 들어, 상기 제1-1 절연층(211)의 상면은 상기 캐비티(C)와 수직으로 중첩되는 제1 상면(211T1)과, 상기 캐비티(C)와 수직으로 중첩되지 않는 제2 상면(211T2)을 포함할 수 있다. 즉, 상기 제1-1 절연층(211)의 제1 상면(211T1)은 상기 제1 기판층(200)의 제1 영역(RB1)에 대응되고, 상기 제1-1 절연층(211)의 제2 상면(211T2)은 상기 제1 기판층(200)의 제2 영역(RB2)에 대응될 수 있다. 또한, 상기 제1-1 절연층(211)의 제1 상면(211T1)은 상기 캐비티(C)의 하면을 구성하며, 상기 제2 기판층(300)에 접하지 않는 부분을 의미할 수 있다. 또한, 상기 제1-1 절연층(211)의 제2 상면(211T2)은 상기 캐비티(C)의 하면과 단차를 가지며, 상기 제2 기판층(300)에 접하는 부분을 의미할 수 있다. 상기 제1-1 절연층(211)의 제2 상면(211T2)은 제1 상면(211T1)과 수직으로 중첩되지 않을 수 있다.
이때, 상기 제1 상면(211T1)은 제1 패턴부(221-1)와 수직으로 중첩된 제1 중첩 영역과, 상기 제1 패턴부(221-1)와 수직으로 중첩되지 않는 제1 비중첩 영역을 포함할 수 있다.
또한, 상기 제2 상면(211T2)은 상기 제2 패턴부(221-2)와 수직으로 중첩된 제2 중첩 영역과, 제3 패턴부(221-3)와 수직으로 중첩된 제3 중첩 영역과, 상기 제2 패턴부(221-2) 및 제3 패턴부(221-3)와 수직으로 중첩되지 않는 제2 비중첩 영역을 포함한다.
이때, 비교 예의 회로 기판에서, 상기 제1-1 절연층(211)의 제1 상면(211T1)의 제1 비중첩 영역은 상기 제2 상면(211T2)의 제2 비중첩 영역과 동일 평면에 위치한다. 이와 다르게, 실시 예에서의 제1-1 절연층(211)의 제1 상면(211T1)의 제1 비중첩 영역은 상기 제2 상면(211T2)의 제2 비중첩 영역과 서로 다른 평면에 위치할 수 있다. 예를 들어, 상기 제1-1 절연층(211)의 제1 상면(211T1)의 제1 비중첩 영역은, 상기 제2 상면(211T2)의 제2 비중첩 영역보다 낮게 위치할 수 있다. 예를 들어, 제1 실시 예에서의 상기 제1 비중첩 영역은 상기 제2 비중첩 영역 대비 상기 제3 패턴부(221-3)의 두께만큼 낮게 위치할 수 있다. 이하에서는 상기 제1-1 절연층(211)의 제1 상면(211T1)이 상기 제1 비중첩 영역을 의미하고, 상기 제1-1 절연층(211)의 제2 상면(211T2)이 상기 제2 비중첩 영역을 의미하는 것으로 하여 설명하기로 한다.
상기 제1-1 절연층(211)의 제1 상면(211T1)은 상기 제1 패턴층(221)의 제2 패턴부(221-2)의 하면보다 높게 위치할 수 있다. 상기 제1-1 절연층(211)의 제1 상면(211T1)은 상기 제1 패턴층(221)의 제3 패턴부(221-3)의 하면과 동일 평면상에 위치할 수 있다. 이때, 상기 동일 평면상에 위치한다는 것은, 상호 간의 높이 차이가 1㎛ 이하, 또는 0.5㎛ 이하, 또는 0.1㎛ 이하인 것을 의미할 수 있다. 또는, 상기 동일 평면 상에 위치한다는 것은 상호 간의 높이 차이가 상기 제3 패턴부(221-3)의 두께의 5% 이하, 또는 3% 이하, 또는 1% 이하인 것을 의미할 수 있다.
상기 제1-1 절연층(211)의 제2 상면(211T2)은 상기 제1 패턴층(221)의 제1 패턴부(221-1)의 상면보다 높게 위치할 수 있다. 상기 제1-1 절연층(211)의 제2 상면(211T2)은 상기 제3 패턴부(221-3)의 상면과 동일 평면상에 위치할 수 있다. 이때, 상기 동일 평면상에 위치한다는 것은, 상호 간의 높이 차이가 1㎛ 이하, 또는 0.5㎛ 이하, 또는 0.1㎛ 이하인 것을 의미할 수 있다. 또는 상기 동일 평면상에 위치한다는 것은, 상호 간의 높이 차이가 상기 제3 패턴부(221-3)의 두께의 5% 이하, 또는 3% 이하, 또는 1% 이하인 것을 의미할 수 있다.
상기 제1-1 절연층(211)의 제1 상면(211T1)과 제2 상면(211T2)은 서로 다른 표면 거칠기를 가질 수 있다. 예를 들어, 상기 제1-1 절연층(211)의 제1 상면(211T1)은 도금 공정을 통해 형성된 상기 제1 패턴층(221)의 하면의 표면 거칠기에 대응하는 표면 거칠기를 가질 수 있다. 이와 다르게, 상기 제1-1 절연층(211)의 제2 상면(211T2)은 상기 제2-1 절연층(311)의 하면의 표면 거칠기에 대응하는 표면거칠기를 가질 수 있다.
제1 실시 예에서의 제1 패턴층(221)의 상기 제1 패턴부(221-1)는 상기 캐비티(C)와 수직으로 중첩되는 제1 영역(RB1)에 배치된다. 또한, 상기 제1 패턴층(221)의 제2 패턴부(221-2)는 상기 캐비티(C)와 수직으로 중첩되지 않는 제2 영역(RB2)에 배치된다. 또한, 제1 패턴층(221)의 제3 패턴부(221-3)는 상기 제1 영역(RB1)과 제2 영역(RB2) 사이의 경계 영역에 배치된다.
상기 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3) 중 어느 하나는 다른 하나와 다른 두께를 가질 수 있다. 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3) 중 어느 하나의 상면은 다른 하나의 상면과 다른 평면에 위치할 수 있다. 예를 들어, 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3) 중 어느 하나의 하면은 다른 하나의 하면과 다른 평면에 위치할 수 있다.
이하에서는, 도면을 참조하여, 제1 패턴층(221)의 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)의 각각의 두께와 이들의 위치 관계, 그리고 배리어층(130)의 층 구조에 대해 설명하기로 한다.
도 3a는 제1 실시 예에 따른 회로 기판의 제1 패턴층의 배치 영역을 확대한 확대도이고, 도 3b는 제2 실시 예에 따른 회로 기판의 제1 패턴층의 배치 영역을 확대한 확대도이고, 도 3c는 제3 실시 예에 따른 회로 기판의 제1 패턴층의 배치 영역을 확대한 확대도이다.
도 3a를 참조하면, 상기 제1 패턴층(221)은 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)를 포함한다.
상기 제1 패턴부(221-1)는 상기 제1-1 절연층(211)의 제1 영역(RB1)에 배치된다. 즉, 상기 제1 패턴부(221-1)는 상기 캐비티(C)와 수직으로 중첩될 수 있다. 상기 제1 패턴부(221-1)의 상면은 상기 제1 패턴층(221)의 다른 패턴부들(예를 들어, 제2 패턴부(221-2) 및 제3 패턴부(221-3))의 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 제1 패턴부(221-1)의 상면은 상기 제1-1 절연층(211)의 제2 상면(211T2)보다 낮게 위치할 수 있다. 예를 들어, 상기 제1 패턴부(221-1)의 상면은 상기 제2 기판층(300)의 최하측보다 낮게 위치할 수 있다. 상기 제1 패턴부(221-1)는 제1 두께(T1)를 가질 수 있다. 상기 제1 두께(T1)에 대한 구체적은 특징은 하기에서 설명하기로 한다.
상기 제2 패턴부(221-2)는 상기 제1-1 절연층(211)의 제2 영역(RB2)에 배치될 수 있다. 상기 제2 패턴부(221-2)는 캐비티(C)와 수직으로 중첩되지 않을 수 있다. 제2 패턴부(221-2)의 상면은 상기 제1 패턴부(221-1)의 상면보다 높게 위치할 수 있다. 상기 제2 패턴부(221-2)의 상면은 상기 제1-1 절연층(211)의 제1 상면(211T1)보다 높게 위치할 수 있다. 상기 제2 패턴부(221-2)의 상면은 상기 제3 패턴부(221-3)의 상면과 동일 평면상에 위치할 수 있다. 상기 제2 패턴부(221-2)의 상면은 상기 제1-1 절연층(211)의 제2 상면(211T2)과 동일 평면상에 위치할 수 있다. 상기 제2 패턴부(221-2)의 하면은 상기 제1-1 절연층(211)의 제1 상면(211T1)보다 낮게 위치할 수 있다. 상기 제2 패턴부(221-2)의 하면은 상기 제1 패턴부(221-1)의 상면보다 낮게 위치할 수 있다. 상기 제2 패턴부(221-2)의 하면은 상기 제1 패턴부(221-1)의 하면과 동일 평면상에 위치할 수 있다. 상기 제2 패턴부(221-2)의 하면은 상기 제3 패턴부(221-3)의 하면보다 낮게 위치할 수 있다. 상기 제2 패턴부(221-2)는 복수의 층 구조를 가질 수 있다. 예를 들어, 상기 제2 패턴부(221-2)는 2단 도금 공정을 통해 형성된 2층 구조를 가질 수 있다. 이때, 상기 제2 패턴부(221-2)가 2층 구조라 하는 것은, 상기 제2 패턴부(221-2)가 SAP 또는 MSAP공정으로 형성하는 경우, 시드층으로 사용된 동박층 및 화학동도금층을 제외한 전해 도금층이 2층으로 구성되었음을 의미할 수 있다. 이때, 상기 제2 패턴부(221-2)는 상기 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다. 이때, 상기 동일 평면상에 위치한다는 것은, 상호 간의 높이 차이가 1㎛ 이하, 또는 0.5㎛ 이하, 또는 0.1㎛ 이하인 것을 의미할 수 있다. 또는 상기 동일 평면상에 위치한다는 것은, 상호 간의 높이 차이가 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 또는 제3 패턴부(221-3)의 두께의 5% 이하, 또는 3% 이하, 또는 1% 이하인 것을 의미할 수 있다.
상기 제3 패턴부(221-3)는 상기 제1 영역(RB1)과 제2 영역(RB2) 사이의 경계 영역에 형성될 수 있다. 이에 따라, 상기 제3 패턴부(221-3)는 일부가 상기 캐비티(C)와 수직으로 중첩될 수 있고, 이와 다르게 수직으로 중첩되지 않을 수 있다. 바람직하게, 상기 제3 패턴부(221-3)의 적어도 일부는 상기 캐비티(C)의 내벽(IW)의 적어도 일부과 수직으로 중첩될 수 있다.
상기 제3 패턴부(221-3)의 상면은 상기 제1 패턴부(221-1)의 상면보다 높게 위치할 수 있다. 상기 제3 패턴부(221-3)의 상면은 상기 제1-1 절연층(211)의 제1 상면(211T1)보다 높게 위치할 수 있다. 상기 제3 패턴부(221-3)의 상면은 상기 제2 패턴부(221-2)의 상면과 동일 평면상에 위치할 수 있다. 상기 제3 패턴부(221-3)의 상면은 상기 제1-1 절연층(211)의 제2 상면(211T2)과 동일 평면상에 위치할 수 있다. 상기 제3 패턴부(221-3)의 하면은 상기 제1-1 절연층(211)의 상면 또는 제1 패턴부(221-1)의 상면과 동일 평면상에 위치할 수 있다. 상기 제3 패턴부(221-3)의 하면은 상기 제1 패턴부(221-1)의 하면 및 상기 제2 패턴부(221-2)의 하면보다 높게 위치할 수 있다. 상기 제3 패턴부(221-3)는 상기 제2 패턴부(221-2)의 제2 두께(T2)보다 작은 제3 두께(T3)를 가질 수 있다. 이때, 상기 동일 평면상에 위치한다는 것은, 상호 간의 높이 차이가 1㎛ 이하, 또는 0.5㎛ 이하, 또는 0.1㎛ 이하인 것을 의미할 수 있다. 또는 상기 동일 평면상에 위치한다는 것은, 상호 간의 높이 차이가 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 또는 제3 패턴부(221-3)의 두께의 5% 이하, 또는 3% 이하, 또는 1% 이하인 것을 의미할 수 있다.
상기 제1 패턴부(221-1)의 제1 두께(T1)는 상기 제2 패턴부(221-2)의 제2 두께(T2)를 기준으로 결정될 수 있다.
즉, 상기 제2 패턴부(221-2)의 제2 두께(T2)는 실시 예의 회로 기판에서, 제1 패턴부(221-1) 및 제3 패턴부(221-3)를 제외한 다른 패턴층들이 가지는 두께에 대응할 수 있다. 이때, 두께에 대응할 수 있다는 것은, 상기 제2 패턴부(221-2)의 제2 두께(T2)와 다른 패턴층들이 가지는 두께의 차이가 다른 패턴층들이 가지는 두께의 10% 이하, 5% 이하, 3%이하, 또는 1%이하인 것을 의미할 수 있다.
예를 들어, 상기 제2 패턴부(221-2)의 제2 두께(T2)는 5㎛ 내지 50㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 패턴부(221-2)의 제2 두께(T2)는 10㎛ 내지 40㎛의 범위를 만족할 수 있다. 예를 들어, 제2 패턴부(221-2)의 제2 두께(T2)는 15㎛ 내지 30㎛의 범위의 두께를 가질 수 있다.
그리고, 제1 실시 예에서의 제1 패턴부(221-1)의 제1 두께(T1)와 제3 패턴부(221-3)의 제3 두께(T3)의 합(T1+T3)은, 상기 제2 패턴부(221-2)의 제2 두께(T2)에 대응할 수 있다.
즉, 실시 예에서는 2단 도금 공정을 통해, 상기 제1 패턴층(221)이 제1 금속층 및 제2 금속층을 포함하도록 하고, 상기 2단 도금 공정에서 형성된 제1 금속층은 상기 제1 패턴부(221-1)와 제3 패턴부(221-3)로 이용하고, 상기 제2 금속층은 상기 제2 패턴부(221-2)와 제3 패턴부(221-3)로 이용한다.
이에 따라, 실시 예에서의 상기 제1 패턴부(221-1)는 상기 제1 금속층만을 포함할 수 있고, 상기 제3 패턴부(221-3)는 상기 제2 금속층만을 포함할 수 있다. 그리고, 상기 제2 패턴부(221-2)는 상기 제1 금속층(221-21) 및 제2 금속층(221-22)을 모두 포함할 수 있다. 이에 따라, 상기 제2 패턴부(221-2)의 제1 금속층(221-21)은 상기 제1 패턴부(221-1)에 대응하는 제1 두께(T1)를 가질 수 있다. 이때 두께에 대응할 수 있다는 것은, 상기 제2 패턴부(221-2)의 제1 금속층(221-21)의 두께와 상기 제1 두께(T1)의 차이가 상기 제1 두꼐(T1)의 10% 이하, 5% 이하, 3%이하, 또는 1%이하인 것을 의미할 수 있다. 상기 제2 패턴부(221-2)의 제2 금속층(221-22)은 상기 제3 패턴부(221-3)에 대응하는 제3 두께(T3)를 가질 수 있다. 이때, 두께에 대응할 수 있다는 것은, 상기 제2 금속층(221-22)의 두께와 상기 제3 두께(T3)의 차이가 상기 제3 두께(T3)의 10% 이하, 5% 이하, 3%이하, 또는 1%이하인 것을 의미할 수 있다.
상기와 같이, 실시 예에서는 상기 제1 패턴층(221)을 2층으로 나누어 형성하고, 이를 각각 실장 패드와 레이저 스토퍼층으로 활용하도록 한다. 이에 따라, 실시 예에서는 상기 실장 패드에 대응하는 제1 패턴부(221-1)와 상기 스토퍼층에 대응하는 제3 패턴부(221-3)가 서로 다른 평면에 배치되는 구조를 가질 수 있다. 이를 통해, 실시 예에서는 캐비티(C)를 형성하는 공정에서 실장 패드인 상기 제1 패턴부(221-1)가 손상되는 것을 방지할 수 있다.
상기 제1 패턴부(221-1)의 제1 두께(T1)는 상기 제2 패턴부(221-2)의 제2 두께(T2)의 51% 내지 85%의 두께를 만족할 수 있다. 상기 제1 패턴부(221-1)의 제1 두께(T1)는 상기 제2 패턴부(221-2)의 제2 두께(T2)의 53% 내지 83%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 패턴부(221-1)의 제1 두께(T1)는 상기 제2 패턴부(221-2)의 제2 두께(T2)의 55% 내지 80%의 범위를 만족할 수 있다.
상기 제1 패턴부(221-1)의 제1 두께(T1)가 상기 제2 패턴부(221-2)의 제2 두께(T2)의 51%보다 작으면, 이에 대응하게 상기 제3 패턴부(221-3)의 제3 두께(T3)가 증가할 수 있다. 그리고 상기 제3 패턴부(221-3)의 제3 두께(T3)가 증가하는 경우, 상기 캐비티(C)의 형성이 완료된 이후에, 상기 캐비티(C)와 수직으로 중첩되는 영역에서 상기 제3 패턴부(221-3)를 에칭으로 제거하기 위해 소요되는 시간이 증가하고, 이에 따른 공정성이 저하될 수 있다. 또한, 상기 제3 패턴부(221-3)의 제3 두께(T3)가 증가하는 경우, 상기 에칭 공정에서 상기 캐비티(C)와 수직으로 중첩되는 영역에서의 제3 패턴부(221-3)의 일부가 제거되지 않을 수 있고, 이를 통해 상기 제1 패턴부(221-1)가 상기 제3 패턴부(221-3)와 전기적으로 연결됨에 따른 쇼트와 같은 신뢰성 문제가 발생할 수 있다. 또한, 상기 제1 패턴부(221-1)의 제1 두께(T1)가 상기 제2 패턴부(221-2)의 제2 두께(T2)의 51%보다 작으면, 상기 제1 패턴부(221-1)의 허용 전류가 감소하고, 이에 따른 통신 성능이 저하될 수 있다. 한편, 상기 제1 패턴부(221-1)의 제1 두께(T1)가 상기 제2 패턴부(221-2)의 제2 두께(T2)의 85%를 초과하면, 이에 대응하게 상기 제3 패턴부(221-3)의 제3 두께(T3)가 감소할 수 있다. 이에 따라, 상기 캐비티(C)를 형성하는 레이저 공정에서, 레이저가 상기 제3 패턴부(221-3)를 관통하는 문제가 발생할 수 있고, 이에 따라 상기 캐비티(C)를 형성하는 공정에서 제1-1 절연층(211)의 상면이 손상되는 문제가 발생할 수 있다. 바람직하게, 상기 제1 패턴부(221-1)의 제1 두께(T1)는 2.7㎛ 내지 42.5㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 패턴부(221-1)의 제1 두께(T1)는 5.1㎛ 내지 33.2㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 패턴부(221-1)의 제1 두께(T1)는 7.65㎛ 내지 25.5㎛의 범위를 만족할 수 있다.
상기 제3 패턴부(221-3)의 제3 두께(T3)는 상기 제2 패턴부(221-2)의 제2 두께(T2)의 15% 내지 49%의 두께를 만족할 수 있다. 상기 제3 패턴부(221-3)의 제3 두께(T3)는 상기 제2 패턴부(221-2)의 제2 두께(T2)의 17% 내지 47%의 범위를 만족할 수 있다. 예를 들어, 상기 제3 패턴부(221-3)의 제3 두께(T3)는 상기 제2 패턴부(221-2)의 제2 두께(T2)의 20% 내지 45%의 범위를 만족할 수 있다.
상기 제3 패턴부(221-3)의 제3 두께(T3)가 상기 제2 패턴부(221-2)의 제2 두께(T2)의 15%보다 작으면, 상기 캐비티(C)를 형성하는 레이저 공정에서, 레이저가 상기 제3 패턴부(221-3)를 관통하는 문제가 발생할 수 있고, 이에 따라 상기 캐비티(C)를 형성하는 공정에서 제1-1 절연층(211)의 상면이 손상되는 문제가 발생할 수 있다.
상기 제3 패턴부(221-3)의 제3 두께(T3)가 상기 제2 패턴부(221-2)의 제2 두께(T2)의 49%보다 크면, 상기 캐비티(C)와 수직으로 중첩되는 영역에서 상기 제3 패턴부(221-3)를 에칭으로 제거하기 위해 소요되는 시간이 증가하고, 이에 따른 공정성이 저하될 수 있다. 또한, 상기 제3 패턴부(221-3)의 제3 두께(T3)가 상기 제2 패턴부(221-2)의 제2 두께(T2)의 49%보다 크면, 상기 에칭 공정에서 상기 캐비티(C)와 수직으로 중첩되는 영역에서의 제3 패턴부(221-3)의 일부가 제거되지 않을 수 있고, 이를 통해 상기 제1 패턴부(221-1)가 상기 제3 패턴부(221-3)와 전기적으로 연결됨에 따른 쇼트와 같은 신뢰성 문제가 발생할 수 있다. 상기 제3 패턴부(221-3)의 제3 두께(T3)가 상기 제2 패턴부(221-2)의 제2 두께(T2)의 49%보다 크면, 상기 제1 패턴층(221)의 제1 금속층 및 제2 금속층에서, 상기 제2 금속층에 대응하는 두께만큼 정밀한 에칭이 이루어지기 어려울 수 있고, 이에 따라 상기 에칭 공정에서 상기 제2 금속층도 일부 에칭됨에 따라 상기 제1 패턴부(221-1)의 두께가 감소함에 따른 통신 성능 문제가 발생할 수 있다.
한편, 상기에서는 제1 패턴부(221-1)의 두께(T1)가 제3 패턴부(221-3)의 두께(T3)보다 큰 것으로 설명하였으나, 상기 제1 패턴부(221-1)의 두께와 제3 패턴부(221-3)의 두께를 동일하게 할 수도 있다. 예를 들어, 상기 제2 패턴부(221-2)의 제1 금속층(221-21)과 제2 금속층(221-22)의 두께가 서로 동일할 수 있다. 다만, 회로 기판의 통신 성능은 상기 제1 패턴부(221-1)의 두께가 증가할수록 향상되며, 이에 따라 실시 예에서는 상기 제3 패턴부(221-3)의 두께 대비 상기 제1 패턴부(221-1)가 두께를 크게 한다. 이를 통해 실시 예에서는 상기 제3 패턴부(221-3)의 에칭 공정에서 소요되는 시간을 줄이면서, 상기 제1 패턴부(221-1)의 두께 증가에 따른 통신 성능을 극대화할 수 있도록 한다.
상기와 같이, 실시 예에서는 상기 제1 패턴층(221)을 형성하는 공정에서, 이를 2단 도금을 통해 제1 금속층 및 제2 금속층을 포함하는 2층 구조를 가지도록 하고, 상기 제1 금속층 및 제2 금속층 중 어느 하나를 실장 패드로 이용하고, 다른 하나를 스토퍼로 이용하며, 이들을 모두 이용하여 제2 패턴부를 구성하도록 한다. 이를 통해, 실시 예에서는 실장 패드와 스토퍼가 동일 평면상에 배치됨에 따라 발생하는 신뢰성 문제를 해결할 수 있다. 예를 들어, 비교 예에서는 캐비티를 형성하는 레이저 공정에서 상기 실장 패드의 손상을 방지하기 위해 상기 실장 패드 상에 별도의 보호층(미도시)을 형성하고, 추후 이를 제거하는 공정을 진행한다. 이에 반하여, 실시 예에서는 상기 레이저 스토퍼로 이용되는 제3 패턴부(221-3)의 일부를 상기 실장 패드인 제1 패턴부(221-1)의 보호부로 활용 가능하며, 이에 따라 상기 캐비티를 형성하는 공정에서 상기 실장 패드인 제1 패턴부(221-1)가 손상되는 것을 방지하면서, 상기 제1 패턴부(221-1)를 보호하기 위한 추가적인 보호층의 형성 공정을 생략할 수 있다.
한편, 도면상에는 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)가 제1 절연층(보다 명확하게, 제1-1 절연층(211))에 전체적으로 매립되는 것으로 도시하였으나, 이에 한정되지는 않는다. 구체적으로, 도면상에는 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)의 각각의 측면의 전체 영역이 제1 절연층(보다 명확하게, 제1-1 절연층(211))으로 덮이는 것으로 도시하였으나, 이에 한정되지는 않는다.
예를 들어, 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)의 각각의 두께 방향으로의 전체 영역 중 일부 영역만이 상기 제1 절연층에 매립될 수 있다. 그리고, 상기 제1 패턴부(221-1)의 두께 방향으로의 전체 영역 중 상기 일부 영역을 제외한 나머지 영역은 상기 제1 상면(211T1) 위로 돌출될 수 있다. 그리고, 상기 제2 패턴부(221-2) 및 제3 패턴부(221-3)의 두께 방향으로의 전체 영역 중 상기 일부 영역을 제외한 나머지 영역은 상기 제2 절연층(명확하게, 제2-1 절연층(311) 내에 매립될 수 있다.
다만, 실시 예에서는 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)의 물리적 신뢰성 및 전기적 신뢰성을 확보하기 위하여, 상기 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)의 각각의 상기 일부 영역의 두께가 상기 나머지 영역의 두께보다 크도록 한다. 예를 들어, 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3) 각각은 두께 방향으로의 전체 영역 중 80% 이상의 영역이 상기 제1 절연층 내에 매립될 수 있다. 예를 들어, 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3) 각각은 두께 방향으로의 전체 영역 중 90% 이상의 영역이 상기 제1 절연층 내에 매립될 수 있다. 예를 들어, 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3) 각각은 두께 방향으로의 전체 영역 중 98% 이상의 영역이 상기 제1 절연층 내에 매립될 수 있다.
한편, 상기 제1 패턴층(221)을 제외한 다른 패턴층들은 상기 제1 패턴층(221)의 제2 패턴부(221-2)가 가지는 제2 두께(T2)를 가질 수 있다.
구체적으로, 상기 제2 패턴층(222), 제3 패턴층(223), 제4 패턴층(224), 제5 패턴층(321), 제6 패턴층(322), 제7 패턴층(323) 및 제8 패턴층(324)은 상기 제1 패턴층(221)의 제2 패턴부(221-2)와 동일한 제2 두께(T2)를 가질 수 있다. 이때, 동일한 두께를 갖는다는 것은, 제2 두께(T2)와의 차이가 제2 두께(T2)의 10% 이하, 5% 이하, 3% 이하, 1% 이하인 것을 의미한다.
다만, 상기 제2 패턴층(222), 제3 패턴층(223), 제4 패턴층(224), 제5 패턴층(321), 제6 패턴층(322), 제7 패턴층(323) 및 제8 패턴층(324)은 상기 제1 패턴층(221)의 제2 패턴부(221-2)와 다른 층 구조를 가질 수 있다. 예를 들어, 상기 제1 패턴층(221)의 제2 패턴부(221-2)는 스토퍼 및 실장 패드의 구분을 위해, 2단 도금 공정을 통해 상기 제2 두께(T2)를 가지도록 형성되었다. 상기 제2 패턴층(222), 제3 패턴층(223), 제4 패턴층(224), 제5 패턴층(321), 제6 패턴층(322), 제7 패턴층(323) 및 제8 패턴층(324)은 상기 제1 패턴층(221)의 제2 패턴부(221-2)와는 다르게 층 구분이 불필요하고, 이에 따라 1회의 도금 공정을 통해 형성될 수 있다. 예를 들어, 상기 제2 패턴층(222), 제3 패턴층(223), 제4 패턴층(224), 제5 패턴층(321), 제6 패턴층(322), 제7 패턴층(323) 및 제8 패턴층(324)은 전해 도금층을 기준으로 1층 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제2 패턴층(222), 제3 패턴층(223), 제4 패턴층(224), 제5 패턴층(321), 제6 패턴층(322), 제7 패턴층(323) 및 제8 패턴층(324)도 상기 제1 패턴층(221)의 제2 패턴부(221-2)와 같이 2단 도금을 진행하여 형성할 수 있고, 이에 따라 전해 도금층을 기준으로 2층 구조를 가질 수 있다.
제1 실시 예에서의 상기 제1 관통 전극(231)은 제4 두께(T4)를 가질 수 있다. 예를 들어, 상기 제1 관통 전극(231)은 제1 회로층과 수직으로 중첩되는 영역에서의 제1-1 절연층(211)의 두께와 동일할 수 있다.
예를 들어, 제1 관통 전극(231)은 각각 10㎛ 내지 60㎛의 범위의 제4 두께(T4)를 가질 수 있다. 예를 들어, 제1 관통 전극(231)은 각각 12㎛ 내지 45㎛의 범위의 두께(T4)를 가질 수 있다. 예를 들어, 제1 관통 전극(231)은 15㎛ 내지 30㎛의 두께를 가질 수 있다.
한편, 상기 캐비티(C)와 수평으로 중첩되면서, 상기 캐비티(C)와 마주보는 상기 제3 패턴부(221-3)의 일측면(221-3S1)은 상기 캐비티(C)의 제3 파트(P3)의 내벽(IW3)을 구성한다. 이때, 도 3a에서와 같이 상기 제3 파트(P3)의 내벽(IW3)인 상기 제3 패턴부(221-3)의 일측면(221-3S1)은 상기 제2 파트(P2)의 내벽(IW2)과 연결되면서, 상기 기준선(BL)에 대해 수직한 제3 경사를 가질 수 있다.
한편, 캐비티(C)를 통해 노출된 제1 패턴부(221-1)의 상면에는 배리어층(130)이 배치될 수 있다. 상기 배리어층(130)은 복수의 층 구조를 가질 수 있다.
예를 들어, 상기 배리어층(130)은 제1층(131), 제2층(132) 및 제3층(133)을 포함할 수 있다.
상기 제1층(131)은 니켈을 포함할 수 있다. 상기 제1층(131)은 상기 제1층(131)의 상면에 배치될 수 있다. 이때, 상기 제1층(131)은 상기 제1 패턴부(221-1)의 상면에 니켈을 포함하는 금속을 무전해 도금하여 형성할 수 있다. 이에 따라, 상기 제1층(131)의 하면의 적어도 일부는 상기 제1 패턴부(221-1)와 접촉하지 않을 수 있다. 예를 들어, 상기 제1층(131)의 적어도 일부는 수직 방향으로 상기 제1 패턴부(221-1)와 중첩되지 않을 수 있다. 예를 들어, 상기 제1층(131)의 하면은 상기 제1 패턴부(221-1)의 상면과 접촉하는 제1 부분과, 상기 제1 부분으로부터 외측 방향으로 연장되고 상기 제1-1 절연층(211)의 제1 상면(211T1)과 접촉하는 제2 부분을 포함할 수 있다. 예를 들어, 상기 제1층(131)의 폭은 상기 제1 패턴부(221-1)의 폭보다 클 수 있다. 이에 따라, 상기 제1층(131)은 부분적으로 상기 제1 패턴부(221-1)의 상면 및 상기 제1-1 절연층(211)의 제1 상면(211T1)과 접촉할 수 있다.
상기 제1층(131)은 상기 제1 패턴부(221-1)를 구성하는 금속의 확산을 방지할 수 있다. 예를 들어, 상기 제1층(131)은 상기 제1 패턴부(221-1)를 구성하는 구리가 상기 배리어층(130)의 제3층(133)으로 확산되는 것을 방지할 수 있다. 상기 제1층(131)은 0.1㎛ 내지 1㎛의 범위의 두께를 가질 수 있다. 상기 제1층(131)은 0.2㎛ 내지 0.9㎛의 범위의 두께를 가질 수 있다. 상기 제1층(131)은 0.3㎛ 내지 0.8㎛의 범위의 두께를 가질 수 있다. 상기 제1층(131)의 두께가 0.1㎛보다 작으면, 상기 확산 방지 효과가 미비할 수 있다. 상기 제1층(131)의 두께가 1㎛보다 크면, 상기 배리어층(130)의 전체적인 두께가 증가할 수 있다.
상기 제2층(132)은 상기 제1층(131) 상에 배치될 수 있다. 상기 제2층(132)은 팔라듐을 포함할 수 있다. 예를 들어, 상기 제2층(132)은 상기 제1층(131) 상에 팔라듐을 포함하는 금속을 무전해 도금하여 형성할 수 있다. 상기 제2층(132)은 솔더와의 접합성을 향상시키면서, 고온의 리플로우 공정에서의 신뢰성을 위해 형성될 수 있다. 상기 제2층(132)은 0.01㎛ 내지 0.1㎛의 범위의 두께를 가질 수 있다. 상기 제2층(132)은 0.02㎛ 내지 0.08㎛의 범위의 두께를 가질 수 있다. 상기 제2층(132)은 0.03㎛ 내지 0.06㎛의 범위의 두께를 가질 수 있다.
상기 제3층(133)은 상기 제2층(132) 상에 배치될 수 있다. 상기 제2층(132)은 금을 포함할 수 있다. 예를 들어, 상기 제3층(133)은 상기 제2층(132) 상에 금을 포함하는 금속을 치환 도금하여 형성할 수 있다. 상기 제3층(133)은 상기 제1 패턴부(221-1)의 산화를 방지하는 기능을 할 수 있다. 또한, 상기 제3층(133)은 칩 실장 시 솔더 또는 와이어와의 본딩성을 향상시키기 위해 형성될 수 있다. 바람직하게, 상기 제3층(133)은 실시 예의 회로 기판의 제조 공정에서, 상기 캐비티(C)가 형성된 이후의 후속 공정에서, 상기 제1 패턴부(221-1)의 두께 변화나 형상 변화를 방지하기 위해 형성될 수 있다. 상기 제3층(133)은 0.01㎛ 내지 0.1㎛의 범위의 두께를 가질 수 있다. 상기 제3층(133)은 0.02㎛ 내지 0.08㎛의 범위의 두께를 가질 수 있다. 상기 제3층(133)은 0.03㎛ 내지 0.06㎛의 범위의 두께를 가질 수 있다.
상기와 같이 실시 예에서의 제1 패턴부(221-1) 상에는 배리어층(130)이 배치된다. 그리고 상기 배리어층(130)은 제1층(131), 제2층(132) 및 제3층(133)을 포함한다. 상기 배리어층(130)은 상기 캐비티(C)가 형성된 이후의 후속 공정에서 상기 제1 패턴부(221-1)를 보호하는 기능을 할 수 있다. 이를 통해 실시 예에서는 상기 후속 공정에서 발생하는 상기 제1 패턴부(221-1)의 두께의 변화를 감안하여, 상기 제1 패턴부(221-1)의 두께를 증가시키지 않아도 된다. 이에 따라, 실시 예에서는 상기 제1 패턴부(221-1)의 미세화가 가능하다. 나아가 실시 예에서는 상기 제1 패턴부(221-1)의 두께를 줄일 수 있음에 따라 이에 따른 제조 단가를 줄일 수 있다.또한, 실시 예에서는 상기 후속 공정에서 발생하는 상기 제1 패턴부(221-1)의 형상 변화를 방지할 수 있다. 이에 따라, 실시 예에서는 상기 제1 패턴부(221-1) 상에 칩이 안정적으로 실장될 수 있도록 한다. 이에 따라, 실시 예에서는 회로 기판의 물리적 및 전기적 신뢰성을 향상시킬 수 있다.
상기와 같이, 배리어층(130)은 제1층(131), 제2층(132) 및 제3층(133)을 포함한다. 그리고, 상기 배리어층(130)은 화학적 데미지로부터 상기 제1 패턴부(221-1)를 보호할뿐 아니라, 물리적 데미지로부터 상기 제1 패턴부(221-1)를 보호할 수 있다. 이때, 상기 화학적 또는 물리적 데미지로부터 상기 배리어층(130)의 제3층(133) 및 제2층(132)의 일부가 손상 또는 부식되더라도, 상기 배리어층(130)의 제1층(131)을 통해 상기 제1 패턴부(221-1)를 안정적으로 보호할 수 있다. 예를 들어, 상기 제1층(131)은 니켈을 포함한다. 이때, 상기 니켈의 환원 전위는 -0.25V 정도이다. 이는, 상기 제1 패턴부(221-1)를 구성하는 구리의 환원 전위인 +0.16V보다 낮은 값을 가진다. 이에 따라, 실시 예에서는 갈바니부식(Galvanic corrosion) 원리로, 상기 제1 패턴부(221-1)는 상기 제1층(131)으로부터 전자를 공급받게 된다. 이를 통해 실시 예에서는 상기 제1 패턴부(221-1) 상에 제1층(131)이 존재하지 않을 경우 대비 상기 제1 패턴부(221-1)의 내식성을 향상시킬 수 있다.
한편, 상기 제3 패턴부(221-3)의 일측면의 경사 및 형상은 상기 에칭 공정에서의 에칭 조건에 따라 달라질 수 있다.
예를 들어, 도 3b에 도시된 바와 같이, 상기 제3 패턴부(221-3)의 일측면(221-3S2)은 기준선에 대해 기울어진 일정 경사를 가질 수 있다. 예를 들어, 상기 제3 패턴부(221-3)는 하면에서 상면으로 갈수록 폭이 감소할 수 있다. 즉, 상기 캐비티(C)의 제3 파트(P3)는 상기 제1-1 절연층(211)에 인접할수록 폭이 감소하는 경사를 가질 수 있다.
또한, 도 3c에 도시된 바와 같이, 실시 예에서는 상기 제3 패턴부(221-3)는 패임부(221-3U)를 포함할 수 있다. 이는, 상기 캐비티(C)의 형성이 완료된 이후에, 상기 캐비티(C)와 수직으로 중첩되는 상기 제3 패턴부(221-3)의 일부를 에칭으로 제거하는 공정에서, 에칭 조건을 조절하는 것에 의해 달성될 수 있다. 예를 들어, 상기 제3 패턴부(221-3)의 측면은 상기 캐비티(C)의 제2 파트(P2)의 내벽(IW2)의 하단으로부터 상기 캐비티(C)와 멀어지는 수평 방향으로 이격될 수 있다. 이를 통해 상기 캐비티(C)의 제3 파트(P3)는 상기 패임부(221-3U)에 대응하는 영역만큼 상기 제2 파트(P2)의 하부 영역의 폭보다 클 수 있다.
상기 패임부(221-3U)의 수평 거리는 1㎛ 내지 12㎛ 사이의 범위를 가질 수 있다. 상기 패임부(221-3U)의 수평 거리는 2㎛ 내지 10㎛ 사이의 범위를 가질 수 있다. 상기 패임부(221-3U)의 수평 거리를 3㎛ 내지 8㎛ 사이의 범위를 가질 수 있다.
여기에서, 상기 수평 거리는 상기 패임부(221-3U)와 인접한 상기 캐비티(C)의 내벽으로부터 상기 제3 패턴부(221-3)의 일측면까지의 수평 거리를 의미할 수 있다. 이때, 상기 제3 패턴부(221-3)는 에칭 조건에 따라 하면에서 상면으로 갈수록 폭이 변화(예를 들어, 증가 또는 감소)하는 영역을 포함할 수 있다. 그리고, 상기 수평 거리는 상기 패임부(221-3U)의 전체 영역 중 가장 많이 패인 영역의 최대 수평 거리, 가장 적게 패인 영역의 최소 수평 거리, 및 전체 영역의 수평 거리에 대한 평균 거리 중 어느 하나를 의미할 수 있을 것이다.
한편, 실시 예에서는 상기 에칭 공정에서 상기 제3 패턴부(221-3)를 제거할 수 있다. 예를 들어, 실시 예에서는 상기 패임부(221-3U)에 상기 제3 패턴부(221-3)가 존재하지 않도록, 상기 에칭 공정에서 상기 제3 패턴부(221-3)를 전체적으로 제거할 수도 있을 것이다.
도 4a 및 도 4b는 제2 기판층을 상측에서 바라본 평면도를 나타낸 것이다.
도 4a를 참조하면, 제2 기판층(300)은 제3 영역(RT1) 및 제4 영역(RT2)을 포함한다. 그리고 상기 제3 영역(RT1)은 상기 제2 기판층(300)을 관통하는 캐비티(C)가 형성된 영역이다. 이때, 상기 제3 영역(RT1)과 제4 영역(RT2)은 상기 제2 기판층(300)의 폭 방향 또는 길이 방향으로 각각 형성될 수 있다. 예를 들어, 상기 제3 영역(RT1)은 상기 제4 영역(RT2)의 일측에 배치될 수 있다.
이와 다르게, 도 4b를 참조하면, 상기 제3 영역(RT1)은 제2 기판층(300)의 중앙에 배치될 수 있다. 그리고 상기 제4 영역(RT2)은 상기 제3 영역(RT1)의 주위를 둘러싸며 형성될 수 있다.
이하에서는 실시 예에 따른 제1-1 절연층(211) 및 제1 패턴층(221)의 제1 패턴부의 변형 예 및 이에 따른 배리어층의 구조에 대해 설명하기로 한다.
도 5a는 제1 변형 예에 따른 회로 기판을 나타낸 도면이고, 도 5b는 제2 변형 예에 따른 회로 기판을 나타낸 도면이며, 도 5c는 제3 변형 예에 따른 회로 기판을 나타낸 도면이다.
제1 내지 제3 변형 예의 설명에 앞서, 실시 예에서의 제1 패턴층(221)의 제1 패턴부(221-1) 및 제3 패턴부(221-3)의 제조 공정에 대해 간략히 설명하기로 한다.
상기 캐비티(C)가 형성되기 이전에, 상기 제3 패턴부(221-3)는 상기 제1 패턴부(221-1) 상에서, 상기 캐비티(C)와 수직으로 중첩되는 제1 영역(RB1)과 상기 경계 영역에 전체적으로 배치된다.
그리고, 레이저 공정을 통해 진행하는 상기 캐비티(C)가 형성된 이후에, 상기 제3 패턴부(221-3)의 전체 영역 중 상기 캐비티(C)와 수직으로 중첩된 상기 제1 영역(RB1)에 대한 에칭 공정이 진행된다. 이때, 이상적인 공정 조건에서, 상기 제1 패턴부(221-1) 상에 배치된 상기 제3 패턴부(221-3)만을 선택적으로 제거할 수 있다. 이에 따라, 상기 제1 패턴부(221-1) 및 제3 패턴부(221-3)는 도 3a에 도시된 바와 같은 위치 관계 및 두께 관계를 가질 수 있다.
이때, 실시 예에서는 상기 제3 패턴부(221-3)를 제거하는 에칭 공정에서, 에칭 조건에 따라 상기 제3 패턴부(221-3)의 두께 이상으로 에칭이 진행될 수 있다.
도 5a에 도시된 바와 같이, 제1 패턴부(221-1)는 도 3a의 제1 패턴부 대비 제1 두께(T1)보다 작은 제1'두께(T1a)를 가질 수 있다. 즉, 실시 예에서는 상기 제3 패턴부(221-3)를 에칭하는 공정에서, 상기 제1 패턴부(221-1)의 일부도 함께 애칭을 진행한다. 이에 따라, 상기 제1 패턴부(221-1)는 제1'두께(T1a)를 가질 수 있다.
이에 따라, 상기 제1 패턴부(221-1)의 상면은 상기 제1-1 절연층(211)의 제1 상면(211T1)보다 낮게 위치할 수 있다. 또한, 상기 제1 패턴부(221-1)의 상면은 상기 제3 패턴부(221-3)의 하면보다 낮게 위치할 수 있다. 또한, 상기 제1 패턴부(221-1)의 상면은 상기 제2 패턴부(221-2)의 제1 금속층(221-21)의 상면보다 낮게 위치할 수 있다. 예를 들어, 도 3a에서의 제1 패턴부(221-1)의 두께(T1)는 상기 제2 패턴부(221-2)의 제1 금속층(221-21)의 두께에 대응되었다. 이와 다르게, 제1 변형 예에서의 상기 제1 패턴부(221-1)의 제1'두께(T1a)는 상기 제2 패턴부(221-2)의 제1 금속층(221-21)의 두께(T1)보다 작을 수 있다.
한편, 상기 설명한 바와 같이, 상기 에칭 공정 이전에서의 상기 제3 패턴부(221-3)는 상기 캐비티(C)와 수직으로 중첩된 제1 영역(RB1)에 전체적으로 형성된다. 이때, 상기 제3 패턴부(221-3)의 전체 영역 중 상기 제1 영역(RB1)과 수직으로 중첩된 영역의 에칭이 전체적으로 이루어지지 않는 경우, 상기 제1 영역(RB1) 상에 상기 제3 패턴부(221-3)의 일부가 잔존할 수 있다. 그리고 상기 잔존하는 제3 패턴부(221-3)의 일부에 의해 복수의 제1 패턴부(221-1) 사이가 연결됨에 따른 전기적 쇼트 문제가 발생할 수 있다. 이를 통해, 실시 예에서는 상기와 같이 제1 영역(RB1) 상에서의 제3 패턴부(221-3)의 일부가 잔존하는 문제를 해결하기 위해, 에칭 조건을 조절하여 상기 제1 영역(RB1) 상에서의 제3 패턴부(221-3)와 함께 상기 제1 패턴부(221-1)의 일부도 함께 에칭이 이루어지도록 한다. 이를 통해 실시 예에서는 상기 제3 패턴부(221-3)의 일부가 잔존함에 따른 전기적 신뢰성 문제를 해결할 수 있고, 이를 통해 제품 신뢰성을 향상시킬 수 있다.
또한, 제1 변형 예에서는 상기 설명한 바와 같이 제1 패턴부(221-1)의 상면과 상기 제1-1 절연층(211)의 제1 상면(211T1) 사이에 단차가 형성된다. 예를 들어, 제1 변형 예에서의 제1 패턴부(221-1)의 상면에는 상기 제1-1 절연층(211)의 제1 상면(211T1)을 기준으로 하측 방향으로 함몰된 함몰부(미도시)를 포함할 수 있다.
예를 들어, 상기 제1 패턴부(221-1)의 상면은 상기 제1-1 절연층(211)의 제1 상면(211T1)보다 낮게 위치할 수 있다. 예를 들어, 상기 제1 패턴부(221-1) 상에는 상기 제1-1 절연층(211)의 제1 상면(211T1)과 단차를 가지는 함몰부가 형성될 수 있다.
그리고, 실시 예에서의 상기 배리어층(130)은 상기 함몰부 내에 배치될 수 있다. 예를 들어, 상기 배리어층(130)의 제1층(131), 제2층(132) 및 제3층(133)은 각각 상기 함몰부 내에 배치될 수 있다.
한편, 상기 제3 패턴부(221-3)의 하면 또는 상기 제1-1 절연층(211)의 제1 상면(211T1)과 상기 제1 패턴부(221-1)의 상면 사이의 수직 거리(예를 들어, T1-T1a)는 상기 제1 두께(T1)의 2% 내지 10%의 범위를 만족하도록 한다. 상기 제3 패턴부(221-3)의 하면 또는 상기 제1-1 절연층(211)의 제1 상면(211T1)과 상기 제1 패턴부(221-1)의 상면 사이의 수직 거리(예를 들어, T1-T1a)는 상기 제1 두께(T1)의 3% 내지 9%의 범위를 만족하도록 한다. 상기 제3 패턴부(221-3)의 하면 또는 상기 제1-1 절연층(211)의 제1 상면(211T1)과 상기 제1 패턴부(221-1)의 상면 사이의 수직 거리(예를 들어, T1-T1a)는 상기 제1 두께(T1)의 3.5% 내지 8%의 범위를 만족하도록 한다. 상기 제3 패턴부(221-3)의 하면 또는 상기 제1-1 절연층(211)의 제1 상면(211T1)과 상기 제1 패턴부(221-1)의 상면 사이의 수직 거리(예를 들어, T1-T1a)가 상기 제1 두께(T1)의 2% 미만이면, 상기 제1 패턴부(221-1)의 함몰부의 깊이가 작음에 따라 상기 댐 기능에 따른 효과가 미비할 수 있다. 또한, 상기 제3 패턴부(221-3)의 하면 또는 상기 제1-1 절연층(211)의 제1 상면(211T1)과 상기 제1 패턴부(221-1)의 상면 사이의 수직 거리(예를 들어, T1-T1a)가 상기 제1 두께(T1)의 10%를 초과하면, 상기 제1 패턴부(221-1)의 두께(T1a)의 감소에 따른 제1 패턴부(221-1)의 허용 전류가 감소하고, 이에 따른 통신 성능이 저하될 수 있다.
한편, 도 5b에 도시된 바와 같이, 제2 변형 예는 도 3a의 회로 기판 대비 제1-1 절연층(211)의 제1 상면(211T1a)의 높이에 차이가 있을 수 있다.
즉, 제2 변형 예에서는 상기 제3 패턴부(221-3)를 에칭한 이후에, 상기 제1-1 절연층(211a)의 제1 영역(RB1)에 대한 추가 에칭 공정을 진행할 수 있다. 이에 따라, 상기 제1-1 절연층(211a)의 제1 상면(211T1)은 상기 제1 패턴부(221-1)의 상면보다 낮게 위치할 수 있다.
즉, 제1-1 절연층(211a)의 제1 상면(211T1)은 상기 제3 패턴부(221-3)의 하면보다 낮게 위치할 수 있다. 예를 들어, 상기 제1-1 절연층(211a)의 제1 상면(211T1)은 상기 제2 패턴부(221-2)의 제1 금속층(221-21)의 상면보다 낮게 위치할 수 있다.
즉, 제2 변형 예에서는, 제1 변형 예와는 다르게, 상기 제1 패턴부(221-1)의 일부를 에칭하여 상기 제3 패턴부(221-3)의 잔존 문제를 해결하지 않고, 상기 제1 영역(RB1)과 수직으로 중첩되는 상기 제1-1 절연층(211a)의 제1 상면(211T1)의 일부를 에칭하여 상기 잔존 문제를 해결하도록 한다.
한편, 상기 제3 패턴부(221-3)의 하면 또는 상기 제1 패턴부(221-1)의 상면과 상기 제1-1 절연층(211a)의 제1 상면(211T1) 사이의 수직 거리(T5)는 상기 제1 두께(T1)의 2% 내지 10%의 범위를 만족하도록 한다. 예를 들어, 상기 제3 패턴부(221-3)의 하면 또는 상기 제1 패턴부(221-1)의 상면과 상기 제1-1 절연층(211a)의 제1 상면(211T1) 사이의 수직 거리(T5)는 상기 제1 두께(T1)의 3% 내지 9%의 범위를 만족하도록 한다. 예를 들어, 상기 제3 패턴부(221-3)의 하면 또는 상기 제1 패턴부(221-1)의 상면과 상기 제1-1 절연층(211a)의 제1 상면(211T1) 사이의 수직 거리(T5)는 상기 제1 두께(T1)의 3.5% 내지 8%의 범위를 만족하도록 한다.
상기 제3 패턴부(221-3)의 하면 또는 상기 제1 패턴부(221-1)의 상면과 상기 제1-1 절연층(211a)의 제1 상면(211T1) 사이의 수직 거리(T5)가 상기 제1 두께(T1)의 2% 미만이면, 상기 잔존 문제의 해결이 완전히 이루어지지 않을 수 있다. 또한, 상기 제3 패턴부(221-3)의 하면 또는 상기 제1 패턴부(221-1)의 상면과 상기 제1-1 절연층(211a)의 제1 상면(211T1) 사이의 수직 거리(T5)가 상기 제1 두께(T1)의 10%를 초과하면, 상기 제1 패턴부(221-1)의 측면에서 상기 제1-1 절연층(211a)에 의해 덮이지 않는 영역(예를 들어, 노출되는 영역)이 증가하고, 이에 따라 상기 제1 패턴부(221-1)에 대한 물리적 신뢰성 문제가 발생할 수 있다.
한편, 제2 변형 예에서의 상기 제1 패턴부(221-1)의 측면의 적어도 일부는 상기 제1-1 절연층(211)으로 덮이지 않는다.
이에 따라, 배리어층(130)은 상기 제1 패턴부(221-1)의 측면의 적어도 일부를 덮을 수 있다. 상기 배리어층(130)의 제1층(131)은 상기 제1 패턴부(221-1)의 상면에 배치되는 제1 부분과, 상기 제1 부분으로부터 하측 방향으로 연장되고 상기 제1 패턴부(221-1)의 측면 상에 배치되는 제2 부분을 포함할 수 있다. 또한, 상기 배리어층(130)의 제2층(132)은 상기 제1층(131)의 제1 부분과 제2 부분 상에 배치될 수 있다. 또한, 상기 배리어층(130)의 제3층(133)은 상기 제2층(132)의 제1 부분 및 제2 부분 상에 배치될 수 있다.
한편, 도 5c에 도시된 바와 같이, 제3 변형 예에서는 제1 변형 예와 제2 변형 예를 모두 적용하여, 상기 제1 패턴부(221-1)의 상면과 상기 제1-1 절연층(211)의 제1 상면(211T1)이 동일 평면상에 위치하도록 할 수 있다.
이에 따라, 상기 제1 패턴부(221-1)의 상면 및 상기 제1-1 절연층(211)의 제1 상면(211T1a)은 상기 제3 패턴부(221-3)의 하면, 제2 패턴부(221-2)의 제1 금속층(221-21)의 상면 및 상기 제2 패턴부(221-2)의 제2 금속층(221-22)의 하면보다 낮게 위치할 수 있다.
도 6은 제2 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 7은 도 6의 일부 영역을 확대한 확대도이다.
도 6 및 도 7에 따른 회로 기판은 도 1의 회로 기판과 전체적인 구조는 동일하며, 단지 제1 기판층과 제2 기판층의 관통 전극의 두께 및 이에 따른 제1 절연층과 제2 절연층의 두께에 있어 차이가 있다.
도 6 및 도 7을 참조하면, 회로 기판(1100)은 제1 기판층(1200) 및 제2 기판층(1300)을 포함한다.
제1 기판층(1200) 및 제2 기판층(1300)의 전체적인 구조는 도 1에 도시된 제1 실시 예의 제1 기판층(200) 및 제2 기판층(300)과 동일하며, 이에 대한 상세한 설명은 생략한다.
한편, 도 1에서의 회로 기판에서의 관통 전극의 두께는 회로층의 두께보다 크다.
이와 다르게, 제2 실시 예의 회로 기판에서의 관통 전극의 두께는 상기 회로층의 두께와 동일하거나, 이보다 작을 수 있다.
이는, 도 1에서의 회로 기판의 회로층의 두께는 그대로 유지하면서, 절연층의 두께 및 이에 따른 관통 전극의 두께를 줄임에 의해 달성될 수 있다.
즉, 실시 예에서는 제2 기판층에 캐비티(C)를 형성하고, 상기 캐비티(C)에 구동부의 구동 소자 및 수동 소자와 같은 칩을 배치한다. 이에 따라, 실시 예에서의 구동부는 안테나부의 수직 방향이 아닌 수평 방향으로 배치된다. 예를 들어, 상기 구동부는 안테나부의 안테나 패턴층의 신호 방사 방향과 다른 방향(예를 들어, 이의 수직 방향)에 배치된다. 이에 따라, 실시 예에서는 안테나부와 구동부 사이의 신호 간섭을 해결할 수 있다. 이를 통해 실시 예에서는 절연층의 두께 및 관통 전극의 두께를 증가시켜 안테나와 구동부 사이의 간격을 충분히 유지하지 않아도 통신 성능에 영향을 주지 않을 수 있다. 이에 따라, 실시 예에서는 제1 기판층 및 제2 기판층의 각각의 절연층의 두께를 줄이고, 이를 통해, 상기 절연층을 관통하는 관통 전극의 두께를 줄일 수 있다.
이하에서는 제2 실시 예의 제1 기판층(1200) 및 제2 기판층(1300)에서, 제1-1 절연층(1211) 및 상기 제1-1 절연층(1211)에 배치되는 제1 관통 전극(1231)에 대해 설명하기로 한다. 다만, 제1-1 절연층(1211) 및 제1 관통 전극(1231)을 제외한 다른 절연층 및 관통전극도 이하에서 설명되는 두께를 가질 수 있을 것이다.
제1 기판층(1200)은 제1-1 절연층(1211), 제1 패턴층(1221), 제2 패턴층(1222) 및 제1 관통 전극(1231)을 포함할 수 있다.
상기 제1 패턴층(1221)은 제1 패턴부(1221-1), 제2 패턴부(1221-2) 및 제3 패턴부(1221-3)를 포함한다.
상기 제1 패턴층(1221)의 제1 패턴부(1221-1), 제2 패턴부(1221-2) 및 제3 패턴부(1221-3)는 제1 실시 예에서 설명한 제1 패턴부(221-1), 제2 패턴부(221-2) 및 제3 패턴부(221-3)와 실질적으로 동일하며, 이에 따라 이에 대한 상세한 설명은 생략하기로 한다. 또한, 제2 패턴층(1222)은 제1 실시 예에서 설명한 제2 패턴층(222)과 실질적으로 동일하며, 이에 따라 이에 대한 설명은 생략기로 한다.
한편, 제1 관통 전극(1231)은 제1-1 절연층(1211) 내에 배치된다. 상기 제1관통 전극(1231)은 상기 제1 패턴층(1221)과 상기 제2 패턴층(1222) 사이를 연결할 수 있다.
제1 관통 전극(1231)은 제1 실시 예의 제1 관통 전극(231)의 제4 두께(T4)보다 작은 제4' 두께(T4a)를 가질 수 있다.
예를 들어, 상기 제1 관통 전극(1231)은 상기 제1 패턴층(1221)의 제1 패턴층(1221)의 패턴부들 중 적어도 하나의 두께와 동일할 수 있다.
예를 들어, 상기 제1 관통 전극(1231)은 제1 패턴층(1221)의 제1 패턴층(1221)와 동일한 두께를 가질 수 있다. 예를 들어, 제1 관통 전극(1231)은 제1 패턴층(1221)의 제2 패턴부(1221-2)와 동일한 두께를 가질 수 있다.
바람직하게, 상기 제1 관통 전극(1231)의 제4' 두께(T4a)는 상기 제1 패턴층(1221)의 제2 패턴부(1221-2)의 제2 두께(T2) 이하일 수 있다. 즉, 상기 제1 관통 전극(1231)의 제4' 두께(T4a)는 상기 제2 패턴부(1221-2)의 제2 두께(T2)와 같거나, 이보다 작을 수 있다.
상기 제1 관통 전극(1231)의 제4' 두께(T4a)는 상기 제2 패턴부(1221-2)의 제2 두께(T2)의 51% 내지 100%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 관통 전극(1231)의 제4' 두께(T4a)는 상기 제2 패턴부(1221-2)의 제2 두께(T2)의 60% 내지 95%의 범위를 만족할 수 있다. 상기 제1 관통 전극(1231)의 제4' 두께(T4a)는 상기 제2 패턴부(1221-2)의 제2 두께(T2)의 65% 내지 90%의 범위를 만족할 수 있다.
상기 제1 관통 전극(1231)의 제4' 두께(T4a)가 상기 제2 패턴부(1221-2)의 제2 두께(T2)의 51% 미만이면, 상기 제1 패턴층(1221)과 제2 패턴층(1222) 사이의 거리가 너무 가까워짐에 따라 상호 간의 신호 간섭이 발생할 수 있고, 이에 따른 신호 전송 손실이 증가할 수 있다. 상기 제1 관통 전극(1231)의 제4' 두께(T4a)가 상기 제2 패턴부(1221-2)의 제2 두께(T2)의 100%를 초과하면, 실시 예에 따른 회로 기판의 두께 감소 효과가 미비할 수 있다.
상기와 같이 실시 예에서는 제1 관통 전극(1231)의 제4' 두께(T4a)를 제1 회로층과 동일한 두께 또는 제1 회로층보다 작은 두께를 가지도록 할 수 있으며, 이에 따라 회로 기판의 두께를 줄일 수 있다. 또한, 실시 예에서는 상기 제1 관통 전극의 두께를 줄임에 따라 상기 제1 관통 전극을 포함하는 신호 전송 경로에서의 신호 전송 거리를 줄일 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다.
한편, 실시 예에서는 상기 캐비티(C) 상에 칩이 실장되며, 이에 따라 상기 캐비티(C)와 인접한 영역에 배치된 관통 전극의 두께를 줄임에 따라, 상기 칩으로부터 전달되는 신호 또는 상기 칩으로 제공하는 신호의 전송 경로를 최소화하고, 이에 따른 신호 전송 손실을 최소화할 수 있다.
이에 따라, 실시 예에서는 각각의 절연층에 배치된 관통 전극 중 상기 캐비티(C)와 가장 인접하게 배치된 제1 관통 전극(1231)에 대해서만 상기 제4' 두께(T4a)를 가지도록 할 수 있다. 그리고, 상기 제1 관통 전극(1231)을 제외한 나머지 관통 전극(예를 들어, 제2 절연층 내에 각각 배치된 관통 전극, 제1-2 절연층 내에 배치된 관통 전극, 제1-3 절연층에 배치된 관통 전극)은 상기 제1 관통 전극(1231)이 가지는 제4' 두께(T4a)보다 큰 두께(예를 들어, T4)를 가질 수 있다. 특히, 상기 캐비티(C)와 수평 방향으로 중첩된 제2 절연층 내에 배치되는 관통 전극들은 안테나 패턴을 통해 신호의 송신 또는 수신할 수 있다. 이때, 안테나 패턴을 통한 신호의 송신 세기나 수신 세기는 신호 전송 경로에 비례하게 증가할 수 있다. 이에 따라, 실시 예에서는 상기 제1 관통 전극(1231)을 제외한 제2 절연층 내에 각각 배치된 관통 전극, 제1-2 절연층 내에 배치된 관통 전극 및 제1-3 절연층에 배치된 관통 전극은 제4 두께(T4)를 가지도록 하여, 이에 따른 통신 성능을 극대화할 수 있다.
또한, 실시 예에서는 비교 예와 동일한 두께를 가지는 회로 기판의 구조에서, 절연층 및 관통 전극의 두께를 줄임에 따라, 회로층의 층수를 증가시킬 수 있고, 이를 통해 회로 집적도 및 통신 성능을 향상시킬 수 있다.
한편, 도 1에서의 제1 패턴부는 제1 절연층 내에 매립된 구조를 가졌다. 예를 들어, 도 1에서의 제1 패턴부의 측면은 제1 절연층으로 덮였다. 또한, 도 5b에서의 제1 패턴부의 측면의 적어도 일부는 상기 제1 절연층으로 덮이고, 나머지 적어도 일부는 상기 제1 절연층으로 덮이지 않는 구조를 가졌다.
이와 다르게, 상기 제1 패턴부의 측면은 부분적으로 절연층에 의해 덮이는데, 상기 제1 패턴부의 측면의 적어도 일부의 측면을 덮는 절연층은 도 5b와 다르게 제2 절연층일 수 있다. 또한, 상기 제1 패턴부는 상기 제1 절연층 상에 돌출된 구조를 가질 수 있다.
도 8은 제3 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 9는 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 8을 참조하면, 회로 기판의 전체적인 구조는 이전 실시 예의 구조와 동일하다.
다만, 제1 패턴층(2221)은 상기 제1 절연층(2211)의 상면 위로 돌출된 구조를 가질 수 있다.
그리고, 제2 절연층(2311)은 상기 제1 절연층(2211) 상에 배치되며, 캐비티(C)를 포함할 수 있다. 이때, 상기 캐비티(C)의 바닥면은 상기 제1 절연층(2211)의 상면보다 높게 위치할 수 있다. 예를 들어, 상기 제2 절연층(2311)의 적어도 일부는 상기 캐비티(C)를 통해 상면이 노출된 제1 패턴부(2221-1)의 측면의 적어도 일부를 덮을 수 있다.
그리고, 배리어층(2130)은 상기 제1 패턴부(2221-1)의 상면에 배치되는 제1 부분과, 상기 제2 절연층(2311)으로 덮이지 않은 상기 제1 패턴부(2221-1)의 측면에 배치되는 제2 부분을 포함할 수 있다. 예를 들어, 상기 배리어층(2130)의 구조는 도 5b의 배리어층의 구조와 동일하다, 다만, 도 5b와 비교하여, 상기 제1 패턴부(2221-1)의 측면의 적어도 일부는 제1 절연층이 아닌 제2 절연층으로 덮이는 구조를 가질 수 있다.
한편, 도 9를 참조하면, 회로 기판은 제1 절연층(3211), 제2 절연층(3311) 및 제1 패턴층(3221)을 포함한다. 그리고, 상기 제2 절연층(3311)은 캐비티(C)를 포함한다. 또한, 상기 제1 패턴층(3221)은 상기 제1 패턴부(3221-1)를 포함한다.
이때, 이전 실시 예에서의 상기 제1 패턴부(3221-1)의 측면의 적어도 일부는 상기 제1 절연층 또는 제2 절연층에 의해 덮이는 구조를 가졌다.
이와 다르게, 도 9에서의 상기 제1 패턴부(3221-1)의 측면은 상기 제1 절연층 및 제2 절연층과 덮이지 않는 구조를 가질 수 있다.
이에 따라, 배리어층(3130)은 상기 제1 패턴부(3221-1)의 상면을 전체적으로 덮는 제1 부분과, 상기 제1 패턴부(3221-1)의 측면을 전체적으로 덮는 제2 부분을 포함할 수 있다.
상기와 같은 실시 예에 의하면, 회로 기판은 캐비티를 통해 상면이 노출된 제1 패턴부를 포함한다. 그리고, 상기 제1 패턴부 상에는 배리어층이 배치된다. 상기 배리어층은 복수의 층으로 구성될 수 있다. 일 예로, 상기 배리어층은 제1 내지 제3층을 포함할 수 있다. 상기 배리어층은 상기 캐비티가 형성된 이후의 후속 공정에서 상기 제1 패턴부를 보호하는 기능을 할 수 있다. 이를 통해 실시 예에서는 상기 후속 공정에서 발생하는 상기 제1 패턴부의 두께의 변화를 감안하여, 상기 제1 패턴부의 두께를 증가시키지 않아도 된다. 이에 따라, 실시 예에서는 상기 제1 패턴부의 미세화가 가능하다. 나아가 실시 예에서는 상기 제1 패턴부의 두께를 줄일 수 있음에 따라 이에 따른 제조 단가를 줄일 수 있다. 또한, 실시 예에서는 상기 후속 공정에서 발생하는 상기 제1 패턴부의 형상 변화를 방지할 수 있다. 이에 따라, 실시 예에서는 상기 제1 패턴부 상에 칩이 안정적으로 실장될 수 있도록 한다. 이에 따라, 실시 예에서는 회로 기판의 물리적 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 상기와 같은 실시 예에 의하면, 회로 기판은 제1 기판층과 제2 기판층을 포함한다. 상기 제2 기판층은 캐비티를 포함한다. 상기 제1 기판층은 상기 제1 기판층과 가장 인접하게 배치된 제1-1 절연층과, 상기 제1-1 절연층의 상면에 배치된 제1 패턴층을 포함한다. 이때, 상기 제1 패턴층은, 상기 캐비티와 수직으로 중첩된 제1 영역에 배치된 제1 패턴부와, 상기 캐비티와 수직으로 중첩되지 않는 제2 영역에 배치된 제2 패턴부와, 상기 제1 및 제2 영역 사이의 경계 영역에 형성된 제3 패턴부를 포함한다. 이때, 실시 예에서의 상기 제1 내지 제3 패턴부 중 적어도 하나의 두께는 적어도 다른 하나의 두께와 다르다. 또한, 실시 예에서의 상기 제1 내지 제3 패턴부 중 적어도 하나의 상면 또는 하면은 적어도 다른 하나의 상면 또는 하면과 다른 평면상에 위치한다. 상기와 같이 실시 예에서는 캐비티와 인접한 영역에 배치된 제1 패턴층이 서로 다른 두께 또는 표면이 서로 다른 위치에 배치되는 구조를 가짐으로써, 캐비티 형성 공정성을 향상시킬 수 있고, 캐비티 공정 시에 발생할 수 있는 신뢰성 문제를 해결할 수 있다.
구체적으로, 실시 예에서는 상기 제1 패턴층을 형성하는 공정에서, 이를 2단 도금을 통해 제1 금속층 및 제2 금속층을 포함하는 2층 구조를 가지도록 하고, 상기 제1 금속층 및 제2 금속층 중 어느 하나를 실장 패드인 제1 패턴부로 이용하고, 다른 하나를 레이저 스토퍼인 제3 패턴부로 이용하며, 이들을 모두 이용하여 제2 패턴부를 구성하도록 한다. 이를 통해, 실시 예에서는 실장 패드와 스토퍼가 동일 평면상에 배치됨에 따라 발생하는 신뢰성 문제를 해결할 수 있다. 예를 들어, 비교 예에서는 캐비티를 형성하는 레이저 공정에서 상기 실장 패드의 손상을 방지하기 위해 상기 실장 패드 상에 별도의 보호층(미도시)을 형성하고, 추후 이를 제거하는 공정을 진행한다. 이에 반하여, 실시 예에서는 상기 레이저 스토퍼로 이용되는 제3 패턴부의 일부를 상기 실장 패드인 제1 패턴부의 보호부로 활용 가능하며, 이에 따라 상기 캐비티를 형성하는 공정에서 상기 실장 패드인 제1 패턴부가 손상되는 것을 방지하면서, 상기 제1 패턴부를 보호하기 위한 추가적인 보호층의 형성 공정을 생략할 수 있다.
그리고, 상기 제1 기판층은 상기 캐비티와 수직으로 중첩된 제1 영역과 상기 제1 영역을 제외한 제2 영역을 포함한다. 또한, 상기 제2 기판층은 상기 캐비티에 대응하는 제3 영역 및 상기 제3 영역을 제외한 제4 영역을 포함한다. 이때, 실시 예에서의 상기 제2 기판층의 제3 영역은 구동 소자가 배치되는 영역이고, 상기 제4 영역은 안테나 패턴층이 배치되는 영역이다. 상기와 같은 실시 예에서는, 제2 기판층의 캐비티를 이용하여 구동 소자를 배치하면서, 상기 구동 소자와 수평 방향으로 인접한 제2 기판층의 제4 영역에 안테나 패턴층을 배치하도록 한다. 이에 따라, 실시 예에서는 상기 안테나 패턴층과 상기 구동 소자 사이의 신호 전송 거리를 최소화할 수 있으며, 이에 따른 신호 전송 손실을 최소화할 수 있다. 예를 들어, 실시 예에서는 비교 예에서의 구동 소자가 배치되는 기판과 안테나 패턴층이 배치되는 기판을 별도의 접속 수단을 이용하여 연결시키는 것 대비, 신호 전송 거리를 줄일 수 있고, 이에 따른 별도의 접속 수단에 의해 발생하는 신호 전송 손실을 감소시킬 수 있다. 또한, 실시 예에서는 상기 안테나 패턴층과 구동소자가 수평 방향으로 배치되는 구조를 가짐으로써, 상기 제2 기판층의 제4 영역과 수직으로 중첩되는 제1 기판층의 제2 영역을 제2 안테나 패턴층으로 활용할 수 있으며, 이에 따라 하나의 회로 패턴에서, 서로 다른 방향으로의 안테나 패턴 방사 및 신호 수신이 가능하도록 할 수 있다.
또한, 실시 예에서는 제2 기판층의 캐비티 내에 구동 소자를 배치함으로써, 상기 캐비티가 가지는 깊이에 대응하게 회로 기판의 전체적은 두께를 줄일 수 있다.
또한, 실시 예에서의 캐비티는 제1 경사를 갖는 제1 파트와 상기 제1 경사와 다른 제2 경사를 갖는 제2 파트를 포함한다. 이때, 상기 캐비티의 바닥면에 대하여, 상기 제2 경사는 상기 제1 경사보다 작은 경사각을 가진다. 또한, 실시 예에서의 상기 제2 경사를 가지는 제2 파트의 수직 길이는 상기 제1 경사를 가지는 제1 파트의 수직 길이보다 길다. 이에 따라, 실시 예에서는 상기 비교 예 대비, 상기 캐비티가 차지하는 공간을 줄일 수 있으며, 이에 따라 회로 집적도를 향상시킬 수 있다. 예를 들어, 실시 예에서는 상기 캐비티가 차지하는 공간을 줄임에 따라, 비교 예와 동일 사이즈를 가지는 기판 내에서, 안테나 패턴층의 길이를 증가시킬 수 있으며, 이에 따른 통신 성능을 향상시킬 수 있다.
또한, 실시 예에서는 관통 전극의 두께를 회로층과 동일한 두께 또는 이보다 작은 두께를 가지도록 할 수 있다. 이에 따라, 실시 예에서는 관통 전극의 두께를 회로층과 동일한 두께 또는 회로층보다 작은 두께를 가지도록 할 수 있으며, 이에 따라 회로 기판의 두께를 줄일 수 있다. 또한, 실시 예에서는 상기 관통 전극의 두께를 줄임에 따라 상기 관통 전극을 포함하는 신호 전송 경로에서의 신호 전송 거리를 줄일 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다.
또한, 실시 예에서는 비교 예와 동일한 두께를 가지는 회로 기판의 구조에서, 절연층 및 관통 전극의 두께를 줄임에 따라, 회로층의 층수를 증가시킬 수 있고, 이를 통해 회로 집적도 및 통신 성능을 향상시킬 수 있다.
도 10은 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 10을 참조하면, 반도체 패키지는 도 1에 도시된 회로 기판(100)을 포함한다.
반도체 패키지는 제1 기판층(200)의 제1 패턴층(221) 중 상기 캐비티(C)와 수직으로 중첩된 영역에 배치된 제1 패턴부(221-1) 상에 배치되는 배리어층(130)을 포함한다. 그리고, 상기 배리어층(130) 상에는 제1 접속부(410)가 배치될 수 있다.
상기 제1 접속부(410)의 평면 형상은 원형일 수 있다. 이와 다르게, 상기 제1 접속부(410)의 평면 형상은 사각형일 수 있다. 상기 제1 접속부(410)은 상기 제1 패턴부(221-1) 상에 배치되어, 상기 제1 패턴부(221-1)와 소자(420)의 단자(425) 사이를 연결할 수 있다. 상기 제1 접속부(410)는 일 예로, 솔더 볼일 수 있다. 상기 제1 접속부(410)는 솔더에 이종 성분의 물질이 함유될 수 있다. 상기 솔더는 SnCu, SnPb, SnAgCu 중 적어도 어느 하나로 구성될 수 있다. 그리고, 상기 이종 성분의 물질은 Al, Sb, Bi, Cu, Ni, In, Pb, Ag, Sn, Zn, Ga, Cd 및 Fe 중 어느 하나를 포함할 수 있다.
상기 제1 접속부(410) 상에는 소자(420)가 배치된다, 상기 소자(420)는 드라이버 소자일 수 있다. 예를 들어, 상기 소자(420)는 상기 회로 기판에 포함된 안테나 패턴층을 구동하는 구동 소자일 수 있다. 또한, 도면상에서, 상기 캐비티(C) 내에는 1개의 소자만이 실장되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 캐비티(C) 내에는 상기 소자(420) 이외에도 상기 소자(420)의 동작을 위한 수동 소자(미도시)가 추가로 실장될 수 있을 것이다.
한편, 상기 캐비티(C) 내에는 상기 소자(420)를 덮으며 몰딩층(430)이 형성될 수 있다. 상기 몰딩층(430)은 EMC(Epoxy Molding Compound)일 수 있으나, 이에 한정되는 것은 아니다.
또한, 실시 예는 제1 기판층(200)의 제1 영역(RB1)의 하면에 배치된 패턴층의 하면에 배치된 제2 접속부(440)를 포함한다. 상기 제2 접속부(440)는 상기 반도체 패키지와 외부의 기판(예를 들어, 단말기의 메인 보드) 사이를 연결할 수 있다.
이하에서는 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기로 한다.
이때, 실시 예에서의 회로 기판은 도 1에 도시된 바와 같이 코어리스 구조를 가질 수 있다.
다만, 실시 예는 이에 한정되는 것은 아니다. 예를 들어, 실시 예의 회로 기판은 코어 절연층을 포함하는 코어기판일 수 있다. 예를 들어, 실시 에의 회로 기판은 ETS(Embedded Trace Substrate) 공법으로 제조된 ETS 구조를 가질 수 있다. 다만, 실시 예는 설명의 편의를 의해, 상기 회로기판이 코어리스 기판 구조를 가지는 것으로 하여 설명하기로 한다.
도 11a 내지 도 11q는 도 1에 도시된 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하에서는 도 11a 내지 도 11q를 참조하여 도 1의 제1 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다. 다만, 이하에서 설명되는 공정을 이용하여 제1 실시 예를 제외한 다른 실시 예의 회로 기판을 제조할 수도 있을 것이다.
본원의 실시 예의 회로 기판의 제조 공정은 크게, 캐리어 보드를 이용하여 제1 기판층의 일부 및 제2 기판층의 일부를 제조하는 제1 공정과, 상기 제1 공정을 통해 제조된 기판층의 상하에서 각각 제1 기판층의 나머지 일부 및 제2 기판층의 나머지 일부를 제조하는 공정 및 상기 제2 기판층에 캐비티를 형성하는 공정, 및 상기 캐비티와 수직으로 중첩된 영역에서의 스토퍼층을 제거하는 공정을 포함할 수 있다.
먼저, 도 11a를 참조하면, 실시 예에 따른 회로 기판을 제조하기 위한 기초 자재인 캐리어 보드를 준비할 수 있다.
상기 캐리어 보드는 캐리어 절연층(510) 및 상기 캐리어 절연층(510)의 일면에 배치된 캐리어 동박층(520)을 포함할 수 있다.
상기 캐리어 동박층(520)은 상기 캐리어 절연층(510)의 일면에 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다. 상기 캐리어 절연층(510)의 양면에 상기 캐리어 동박층(520)이 모두 배치되는 경우, 이하의 공정에서, 상기 캐리어 보드가 제거되기 전까지, 상기 캐리어 보드의 양측에서 각각 회로 기판의 제조 공정이 진행될 수 있을 것이다.
상기 캐리어 동박층(520)은 상기 캐리어 절연층(510)의 표면에 무전해 도금을 진행하여 형성될 수 있다. 이와 다르게, 캐리어 절연층(510) 및 상기 캐리어 동박층(520)은 CCL(copper clad laminate)일 수 있다.
이때, 상기 캐리어 보드는 제1 기판층(200)의 제1 영역(RB1) 및 제2 영역(RB2)에 대응하게 복수의 영역으로 구분될 수 있다.
다음으로, 실시 예에서는 상기 캐리어 동박층(520)의 하면에 마스크(530)를 형성하는 공정을 진행할 수 있다. 이때, 상기 마스크(530)에 개구부(540)를 형성하는 공정을 진행할 수 있다. 상기 마스크(530)의 개구부(540)는 상기 캐리어 동박층(520)의 하면 중 제5 패턴층(321)이 형성될 영역과 수직으로 중첩될 수 있다.
다음으로, 도 11b에 도시된 바와 같이, 상기 캐리어 동박층(520)을 시드층으로 전해 도금을 진행하여, 상기 마스크(530)의 개구부(540)를 채우는 제5 패턴층(321)을 형성하는 공정을 진행할 수 있다.
그리고, 실시 예에서는 상기 제5 패턴층(321)이 형성되면, 상기 마스크(530)를 제거하는 공정을 진행할 수 있다. 다음으로, 실시 예에서는 상기 마스크(530)가 제거됨에 따라, 상기 캐리어 동박층(520)의 하면 및 상기 제5 패턴층(321)의 하면에 제2 기판층(300)의 제2 절연층의 일부인 제2-1 절연층(311)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 11c에 도시된 바와 같이, 실시 예에서는 상기 제2-1 절연층(311)을 관통하는 관통 홀(미도시)을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예에서는 상기 제2-1 절연층(311)의 하면에 제1 드라이 필름(DF1)을형성하는 공정을 진행할 수 있다. 상기 제1 드라이 필름(DF1)은 제1 패턴층(221)이 형성될 영역과 수직으로 중첩되는 개구(미도시)를 포함할 수 있다. 다음으로, 실시 예에서는 상기 제2-1 절연층(311)의 상기 관통 홀을 채우는 제4 관통 전극(331) 및 제1 기판층(200)의 제1 패턴층(221)의 일부를 형성하는 공정을 진행할 수 있다.
바람직하게, 상기 제1 패턴층(221)은 2단 도금 공정을 통해 진행된다. 여기에서, 2단 도금이라는 것은, 시드층을 제외한 전해 도금층의 도금 공정이 2회 진행되는 것을 의미할 수 있다. 예를 들어, 일반적인 회로 기판의 제조 공정에서는, 시드층 상에 전해 도금을 진행하여 패턴층을 형성하고 있으며, 이에 따라 상기 패턴층이 가지는 전해 도금층은 1층 구조를 가진다. 이와 다르게, 실시 예에서는 상기 제1 패턴층(221)의 영역별 기능이 서로 다름에 따라, 각각의 기능에 맞는 패턴부를 형성하기 위하여, 상기 제1 패턴층(221)을 2단 도금을 통해 형성하여, 이에 따라 상기 제1 패턴층(221)의 전해 도금층이 2층 구조를 가지도록 할 수 있다.
예를 들어, 실시 예에서는 상기 제2-1 절연층(311)의 하면에 상기 제1 드라이 필름(DF1)의 개구의 적어도 일부를 채우는 제1 전해 도금층(221a)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 전해 도금층(221a)은 제1 패턴층(221)의 제2 패턴부(221-2)의 제2 금속층(221-22) 및 제3 패턴부(221-3)에 대응될 수 있다.
다음으로, 도 11d에 도시된 바와 같이, 실시 예에서는 상기 제1 전해 도금층(221a)의 하면의 적어도 일부에 제2 드라이 필름(DF2)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 드라이 필름(DF2)은 상기 제1 전해 도금층(221a)의 적어도 일부를 덮으며 형성된다. 다시 말해서, 상기 제2 드라이 필름(DF2)은 상기 제1 전해 도금층(221a)의 하면의 적어도 일부와 수직으로 중첩되는 개구(미도시)를 포함한다.
다음으로, 도 11e에 도시된 바와 같이, 실시 예에서는 상기 제1 전해 도금층(221a) 하면에 2차 전해 도금을 진행하여, 상기 제2 드라이 필름(DF2)의 개구의 적어도 일부를 채우는 제2 전해 도금층(221b)을 형성하는 공정을 진행할 수 있다.
이때, 상기 제2 전해 도금층(221b)은 제1 패턴층(221)의 제1 패턴부(221-1) 및 제2 패턴부(221-2)의 제1 금속층(221-21)에 대응될 수 있다. 이에 따라, 상기 제1 전해 도금층(221a)의 평면 면적은 제2 전해 도금층(221b)의 평면 면적과 다를 수 있다. 예를 들어, 상기 제1 전해 도금층(221a)의 평면 면적은 제2 전해 도금층(221b)의 평면 면적보다 클 수 있다. 구체적으로, 상기 제2 전해 도금층(221b)의 전체 영역은 상기 제1 전해 도금층(221a)과 수직으로 중첩될 수 있다. 다만, 상기 제1 전해 도금층(221a)은 상기 제2 전해 도금층(221b)과 수직으로 중첩되는 중첩 영역과, 상기 제2 전해 도금층(221b)과 수직으로 중첩되지 않는 비중첩 영역을 포함할 수 있다. 예를 들어, 실시 예에서는 상기 제1 전해 도금층(221a)은 레이저 스토퍼에 대응하면서, 레이저 공정 시에 제1 패턴부(221-1)에 대응하는 제2 전해 도금층(221b)의 상면을 보호하는 기능을 할 수 있다. 이에 따라, 상기 제1 전해 도금층(221a)의 평면 면적은 상기 제2 전해 도금층(221b)의 평면 면적 대비, 캐비티(C)가 형성될 영역의 평면 면적에 대응하게 클 수 있다.
다음으로, 도 11f에 도시된 바와 같이, 실시 예에서는 상기 제1 드라이 필름(DF1) 및 제2 드라이 필름(DF2)을 제거하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 캐리어 절연층(510)과 상기 캐리어 동박층(520)을 제거하는 공정을 진행할 수 있다.
이후, 실시 예에서는 상기 제2-1 절연층(311)의 상부 및 하부에서 각각 제2 기판층(300)의 일부 및 제1 기판층(200)의 일부를 제조하는 공정을 진행할 수 있다.
예를 들어, 도 11g에 도시된 바와 같이, 실시 예에서는 상기 제2-1 절연층(311)의 하면에 제1-1 절연층(211)을 형성하고, 상기 제1-1 절연층(211)을 관통하는 제1 관통 전극(231)과, 상기 제1-1 절연층(211)의 하면에 제2 패턴층(222)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제2-1 절연층(311)의 상면에 제2-2 절연층(312)을 형성하고, 상기 제2-2 절연층(312)을 관통하는 제5 관통 전극(332) 및 상기 제2-2 절연층(312)의 상면에 제6 패턴층(322)을 형성하는 공정을 진행할 수 있다.
또한, 도 11h에 도시된 바와 같이, 실시 예에서는 상기 제1-1 절연층(211)의 하면에 제1-2 절연층(212)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제1-2 절연층(212)을 관통하는 제2 관통 전극(232) 및 상기 제1-2 절연층(212)의 하면에 제3 패턴층(223)을 형성하는 공정을 진행할 수 있다.
또한, 실시 예에서는 상기 제2-2 절연층(312)의 상면에 제2-3 절연층(313)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제2-3 절연층(313)을 관통하는 제6 관통 전극(333) 및 상기 제2-3 절연층(313)의 상면에 제7 패턴층(323)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 11i에 도시된 바와 같이, 실시 예에서는 제1-2 절연층(212)의 하면에 제1-3 절연층(213)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제1-3 절연층(213)을 관통하는 제3 관통 전극(233) 및 상기 제1-3 절연층(213)의 하면에 제4 패턴층(224)을 형성하는 공정을 진행할 수 있다.
또한, 실시 예에서는 상기 제2-3 절연층(313)의 상면에 제2-4 절연층(314)을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예에서는 상기 제2-4 절연층(314)을 관통하는 제7 관통 전극(334) 및 상기 제2-4 절연층(314) 상에 제8 패턴층(324)을 형성하는 공정을 진행할 수 있다.
이를 통해, 실시 예에서는 캐비티(C)가 형성되기 전의 제1 기판층(200) 및 제2 기판층(300)을 포함하는 회로 기판(100)의 제조가 완료될 수 있다.
한편, 실시 예에서는 도 11j에 도시된 바와 같이, 상기 제8 패턴층(324)을 형성하는 공정에서, 상기 제8 패턴층(324)의 시드층을 일부 제거하지 않고 남겨 놓으며, 이를 이용하여 캐비티(C)를 형성하는 공정에서 마스크로 활용할 수 있도록 한다.
예를 들어, 도 11k에 도시된 바와 같이, 상기 제8 패턴층(324)의 제조 공정을 살펴보면, 상기 제2-4 절연층(314)의 상면에는 상기 제8 패턴층(324)을 전해 도금으로 형성하기 위한 시드층(324-1)이 위치한다. 그리고, 상기 시드층(324-1)은 상기 제8 패턴층(324)을 전해 도금하기 위한 시드층으로 이용될 수 있다.
다음으로, 도 11l에 도시된 바와 같이, 실시 예에서는 상기 제8 패턴층(324)이 형성됨에 따라, 상기 시드층(324-1) 중 상기 제8 패턴층(324)과 수직으로 중첩되지 않는 영역을 제거하는 공정을 진행할 수 있다. 이때, 실시 예에서는 상기 시드층(324-1) 중 상기 캐비티(C)가 형성될 영역과 인접한 영역(324-1a)은 제거하지 않고 남겨둔다. 그리고, 실시 예에서는 이하에서의 캐비티 형성 공정에서, 상기 시드층(324-1)의 상기 영역(324-1a)을 레이저 마스크로 이용하여 상기 제3 영역(RT1)에 대응하는 부분에만 캐비티 형성 공정을 진행할 수 있다. 이때, 상기 시드층(324-1)의 영역(RB1)은 상기 캐비티(C)가 형성될 영역인 제3 영역(RT1)의 일부를 덮을 수 있다. 이는, 레이저 형성 공정에서 발생하는 공정 편차에 의한 언더컷을 감안한 것일 수 있다.
다음으로, 도 11m에 도시된 바와 같이, 실시 예에서는 상기 시드층(324-1)의 영역(RB1)을 활용하여, 상기 제2 기판층(300)의 제2 절연층들을 관통하는 제1 캐비티(C1)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 캐비티(C1)는 상기 제1 기판층(200)의 제1 패턴층(221)의 일부인 제1 전해 도금층(221a)의 상면(예를 들어, 제3 패턴부(221-3)의 상면)의 상면까지 형성될 수 있다. 이때, 상기 제1 캐비티(C1)의 내벽(IW1)은 제1 경사를 가질 수 있다. 예를 들어, 실시 예에서는 1차 캐비티 공정을 진행할 수 있다. 이때, 상기 1차 캐비티 공정에서의 레이저 마스크의 폭은 제1폭을 가질 수 있다. 상기 레이저 마스크는 레이저 장비에서 레이저 빔의 폭을 결정한다. 이때, 실시 예에서는 캐비티가 형성될 영역을 전체적으로 개방하기 위해, 상대적으로 큰 폭을 가지는 제1 레이저 빔을 이용하여 상기 1차 캐비티 공정을 진행할 수 있다. 이에 따라, 상기 1차 캐비티 공정에 의해 형성된 제1 캐비티(C1)의 내벽(IW1)은 전체적으로 상기 제1 레이저 빔에 대응하는 제1 경사를 가지게 된다.
다음으로, 도 11n에 도시된 바와 같이 실시 예에서는, 상기 제1 캐비티(C1) 상에 2차 캐비티 공정을 진행하여 제2 캐비티(C2)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 캐비티 공정에서의 레이저 마스크의 폭은 상기 제1폭보다 작은 제2폭을 가질 수 있다. 그리고, 상기 제2 캐비티 공정은 상기 제1 캐비티 공정에서 형성된 제1 캐비티(C1)의 내벽에 대응하는 부분에서만 진행될 수 있다. 상기 2차 캐비티 공정에서의 레이저 마스크의 폭은 상기 제1폭보다 작은 제2폭을 가짐에 따라, 상기 제2 캐비티(C2)의 내벽은 복수의 경사를 가질 수 있다. 예를 들어, 상기 제2 캐비티(C2)의 내벽은 상기 1차 캐비티 공정에 의해 형성된 제1 경사와, 상기 2차 캐비티 공정에 의해 형성된 제2 경사를 포함할 수 있다.
예를 들어, 도 11o을 참조하면, 실시 예에서는 280um 정도의 제1폭을 가지는 마스크를 이용하여 이에 대응하는 제1 레이저 빔(L1)을 조사하여 상기 제1 캐비티(C1)를 형성하는 공정을 진행할 수 있다. 이후, 실시 예에서는 상기 제1폭보다 작은 100um 정도의 제2폭을 가지는 마스크를 이용하여 이에 대응하는 제2 레이저 빔(L2)을 조사하여 상기 제2 캐비티(C2)를 형성하는 공정을 진행할 수 있다. 이에 따라, 실시 예에서의 캐비티는 상기 제1 레이저 빔(L1)에 대응하는 제1 경사 및 제2 레이저 빔(L2)에 대응하는 제2 경사를 포함하고 있다. 이때, 캐비티의 전체적인 경사가 상기 제2 경사를 가지도록 할 수 있지만, 상기 제1 캐비티 형성 공정에서, 상기 제1 레이저 빔(L1)이 상기 시드층(324-1)의 영역(RB1)의 하면으로 침투하게 되고, 이에 따른 언더컷 영역을 포함하게 된다. 그리고, 상기 캐비티(C)에서 상기 제1 경사에 대응하는 부분은 상기 제1 캐비티 공정에서 형성된 언더컷 영역에 대응할 수 있다.
다음으로, 도 11p에 도시된 바와 같이, 상기 2차 캐비티 공정을 통해 노출된 제3 패턴부(221-3)의 일부를 제거하는 공정을 진행할 수 있다. 예를 들어, 상기 제3 패턴부(221-3)는 상기 캐비티(C)의 형성 공정이 완료된 이후에, 상기 캐비티(C)와 수직으로 중첩되는 영역에서 제거될 수 있다. 다만, 상기 제3 패턴부(221-3)는 상기 캐비티(C)의 하부 영역의 면적보다 큰 면적을 가질 수 있다. 이에 따라, 상기 에칭 공정에서, 상기 제3 패턴부(221-3)의 적어도 일부는 제거되지 않고 남을 수 있다. 예를 들어, 상기 캐비티(C)와 수직으로 중첩되는 제1 영역(RB1) 및 상기 제1 영역(RB1)을 제외한 제2 영역(RB2)의 경계 영역에서의 제3 패턴부(221-3)는 제거되지 않을 수 있다. 그리고, 실시 예에서는 상기 제3 패턴부(221-3)의 일부가 제거됨에 따라, 캐비티(C)의 제3 파트를 형성할 수 있다. 이때, 상기 제3 파트의 내벽은 제3 패턴부(221-3)의 측면일 수 있다.
다음으로, 도 11q에 도시된 바와 같이, 실시 예에서는 상기 캐비티(C)가 형성된 이후에, 상기 캐비티(C)를 통해 노출된 제1 패턴부(221-1) 상에 배리어층(130)을 형성하는 공정을 진행할 수 있다. 상기 배리어층(130)은 상기 제1 패턴부(221-1)의 노출된 표면(예를 들어, 상면 및/또는 적어도 측면의 일부)을 덮으며 형성될 수 있다. 상기 배리어층(130)은 상기 캐비티(C)가 형성된 이후의 후속 공정에서 상기 제1 패턴부(221-1)의 두께 변화나 형상 변화를 방지한다. 다음으로, 실시 예에서는 제1 보호층(110) 및 제2 보호층(120)을 형성하는 공정을 진행할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 제1 절연층;
    상기 제1 절연층의 상면에 배치된 제1 패턴층;
    상기 제1 절연층의 상면에 배치되고, 캐비티를 포함하는 제2 절연층;
    상기 제1 패턴층 중 상기 캐비티와 수직으로 중첩된 제1 패턴층 상에 배치된 배리어층을 포함하고,
    상기 제1 절연층의 상면은,
    상기 캐비티의 하면과 수직으로 중첩되는 제1 상면과,
    상기 캐비티의 하면과 수직으로 중첩되지 않는 제2 상면을 포함하고,
    상기 제1 패턴층은,
    상기 제1 절연층의 상기 제1 상면에 배치된 제1 패턴부와,
    상기 제1 절연층의 상기 제2 상면에 배치된 제2 패턴부를 포함하고,
    상기 제1 패턴부의 상면은 상기 제1 및 제2 절연층과 접촉하지 않으면서, 상기 캐비티를 통해 노출되고,
    상기 배리어층은 상기 제1 패턴부의 상기 상면에 배치되는,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 절연층의 상기 제1 상면은 상기 캐비티의 하면을 구성하고,
    상기 제1 절연층의 상기 제2 상면은 상기 제1 상면과 단차를 가지며,
    상기 제1 패턴부의 두께는 상기 제2 패턴부의 두께보다 작고,
    상기 제1 패턴부의 측면의 적어도 일부는 상기 제1 절연층으로 덮이는,
    회로 기판.
  3. 제2항에 있어서,
    상기 제1 패턴부의 측면은 전체적으로 상기 제1 절연층으로 덮이고,
    상기 배리어층은,
    상기 제1 패턴부의 상면에 배치되는 제1 부분과,
    상기 제1 부분으로부터 연장되고, 상기 제1 절연층의 상기 제1 상면에 배치되는 제2 부분을 포함하는,
    회로 기판.
  4. 제2항에 있어서,
    상기 제1 패턴부의 두께는 상기 제2 패턴부의 두께보다 작고,
    상기 제1 패턴부의 상면은 상기 제2 패턴부의 상면보다 낮게 위치하고,
    상기 제1 패턴부의 하면은 상기 제2 패턴부의 하면과 동일 평면 상에 위치하는,
    회로 기판.
  5. 제1항에 있어서,
    상기 제1 패턴층은,
    상기 제1 절연층의 상기 제1 상면과 상기 제2 상면 사이의 경계 영역에 배치된 제3 패턴부를 포함하고,
    상기 제3 패턴부의 두께는 상기 제2 패턴부의 두께보다 작은,
    회로 기판.
  6. 제5항에 있어서,
    상기 제1 패턴부의 상면은 상기 제2 절연층과 접하지 않고,
    상기 제2 및 제3 패턴부의 상면은 상기 제2 절연층과 접하며,
    상기 제3 패턴부의 상면은 상기 제1 패턴부의 상면보다 높게 위치하면서, 상기 제2 패턴부의 상면과 동일 평면 상에 위치하고,
    상기 제3 패턴부의 하면은 상기 제2 패턴부의 하면보다 높게 위치하면서, 상기 제1 패턴부의 상면의 높이 이상인,
    회로 기판.
  7. 제5항에 있어서,
    상기 제2 패턴부는,
    상기 제1 패턴부와 수평으로 중첩되는 제1 금속층; 및
    상기 제1 금속층 상에 배치되고, 상기 제1 절연층의 상기 제2 상면에 접하는 제2 금속층을 포함하고,
    상기 제2 패턴부의 상기 제1 금속층의 두께는 상기 제1 패턴부의 두께에 대응되고,
    상기 제2 패턴부의 상기 제2 금속층의 두께는 상기 제3 패턴부의 두께에 대응되는,
    회로 기판.
  8. 제7항에 있어서,
    상기 제1 절연층의 상기 제1 상면은 상기 제2 상면, 상기 제2 패턴부의 상면 및 상기 제3 패턴부의 상면보다 낮게 위치하는,
    회로 기판.
  9. 제1항에 있어서,
    상기 제1 절연층의 상기 제1 상면은 상기 제1 패턴부의 상면보다 낮게 위치하고,
    상기 제1 패턴부의 측면은,
    상기 제1 절연층으로 덮이는 제1 측면과,
    상기 제1 절연층으로 덮이지 않으면서, 상기 캐비티를 통해 노출된 제2 측면을 포함하고,
    상기 배리어층은,
    상기 제1 패턴부의 상면에 배치되는 제1 부분과,
    상기 제1 패턴부의 상기 제2 측면에 배치되는 제2 부분을 포함하는,
    회로 기판.
  10. 제1항에 있어서,
    상기 제1 절연층의 상기 제1 상면은 상기 제1 패턴부의 상면보다 높게 위치하고,
    상기 제1 절연층은 상기 제1 상면과 상기 제1 패턴부의 상면 사이의 단차에 의해 형성된 함몰부를 포함하고,
    상기 배리어층은 상기 함몰부 내에 배치되는,
    회로 기판.
  11. 제1항에 있어서,
    상기 제1 패턴부는,
    상기 제1 절연층의 상기 제1 상면 위로 돌출되고,
    상기 제1 패턴부의 측면은,
    상기 제2 절연층으로 덮이는 제1 측면과,
    상기 제2 절연층으로 덮이지 않으면서, 상기 캐비티를 통해 노출된 제2 측면을 포함하고,
    상기 배리어층은 상기 제1 패턴부의 상면에 배치되는 제1 부분과,
    상기 제1 패턴부의 상기 제2 측면에 배치되는 제2 부분을 포함하는,
    회로 기판.
  12. 제1항에 있어서,
    상기 제1 패턴부는,
    상기 제1 절연층의 상기 제1 상면 위로 돌출되고,
    상기 제1 패턴부의 측면은 전체적으로 상기 제1 절연층 및 상기 제2 절연층과 접촉하지 않으면서, 상기 캐비티를 통해 노출되고,
    상기 배리어층은,
    상기 제1 패턴부의 상면에 배치된 제1 부분과,
    상기 제1 패턴부의 측면에 배치된 제2 부분을 포함하는,
    회로 기판.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 배리어층은,
    상기 제1 패턴부 상에 복수의 층 구조를 가지고 배치되는,
    회로 기판.
  14. 제13항에 있어서,
    상기 배리어층은,
    상기 제1 패턴부 상에 배치되고, 니켈을 포함하는 제1층과,
    상기 제1층 상에 배치되고, 팔라듐을 포함하는 제2층과,
    상기 제2층 상에 배치되고, 금을 포함하는 제3층을 포함하는,
    회로 기판.
  15. 제1 절연층;
    상기 제1 절연층의 일면에 배치되고, 캐비티를 포함하는 제2 절연층;
    상기 제1 절연층과 상기 제2 절연층 사이에 배치되고, 상기 캐비티와 수직으로 중첩되는 제1 영역에 배치된 제1 패턴부와, 상기 캐비티와 수직으로 중첩되지 않는 제2 영역에 배치된 제2 패턴부와, 상기 제1 및 제2 영역 사이의 경계 영역에 배치된 제3 패턴부를 포함하는 제1 패턴층;
    상기 제1 절연층의 타면에 배치된 제2 패턴층;
    상기 제2 절연층의 상면에 배치된 제3 패턴층;
    상기 제1 패턴층의 상기 제1 패턴부 상에 배치되는 배리어층;
    상기 배리어층 상에 배치된 접속부; 및
    상기 접속부에 실장된 소자를 포함하고,
    상기 제1 패턴부의 상면은 상기 제2 및 제3 패턴부의 상면보다 낮게 위치하고,
    상기 제2 패턴부의 상면은 상기 제3 패턴부의 상면과 동일 평면상에 위치하며,
    상기 제3 패턴부의 하면은 상기 제1 및 제2 패턴부의 하면보다 높게 위치하고,
    상기 제1 패턴부의 하면은 상기 제2 패턴부의 하면과 동일 평면상에 위치하는,
    반도체 패키지.
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