KR20220166623A - 회로기판 및 이를 포함하는 패키지 기판 - Google Patents

회로기판 및 이를 포함하는 패키지 기판 Download PDF

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Abstract

실시 예에 따른 회로 기판은 상면 및 하면을 포함하는 절연층; 및 상기 절연층의 상면과 하면을 관통하는 관통 전극을 포함하고, 상기 관통 전극은, 상기 절연층의 하면에 인접하게 배치되고, 상기 절연층의 상면을 향할수록 폭이 점진적으로 감소하도록 제1 경사를 갖는 제1 전극 파트; 상기 제1 전극 파트 상에 배치되고, 상기 절연층의 상면을 향할수록 폭이 점진적으로 증가하도록 제2 경사를 갖는 제2 전극 파트; 및 상기 제1 전극 파트와 상기 제2 전극 파트 사이에 배치되고, 상기 제1 및 제2 경사와 다른 제3 경사를 갖는 제3 전극 파트를 포함하고, 상기 제1 전극 파트 중 상기 제3 전극 파트와 가장 인접한 부분의 폭은 상기 제3 전극 파트의 폭보다 작고, 상기 제2 전극 파트 중 상기 제3 전극 파트와 가장 인접한 부분의 폭은 상기 제3 전극 파트의 폭보다 작다.

Description

회로기판 및 이를 포함하는 패키지 기판{CIRCUIT BOARD AND PACKAGE SUBSTRATE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.
회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰셉(MSAP; modified semi-additive process) 등이 제안되었다.
이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.
한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.
그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.
이러한 안테나 및 AP 모듈은 회로기판에 패턴닝되거나 실장되기 때문에, 회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compact unit)로 집적되어야 한다는 것을 의미한다.
한편, 이와 같은 회로기판에는 관통 전극을 포함하고 있다. 상기 관통 전극은 다양한 기능을 하며, 일 예로 신호 전달, 방열 및 차폐 기능 등을 할 수 있다. 그러나, 종래의 회로기판은, 300㎛ 이상의 두께를 가진 절연층에 관통 전극을 형성하는 경우, 보이드(void)와 같은 다양한 문제를 가지고 있다.
실시 예에서는 새로운 구조의 관통 전극을 포함하는 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.
또한, 실시 예에서는 적어도 적어도 3개의 측면 변곡부를 포함하는 관통 전극을 포함하는 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 상면 및 하면을 포함하는 절연층; 및 상기 절연층의 상면과 하면을 관통하는 관통 전극을 포함하고, 상기 관통 전극은, 상기 절연층의 하면에 인접하게 배치되고, 상기 절연층의 상면을 향할수록 폭이 점진적으로 감소하도록 제1 경사를 갖는 제1 전극 파트; 상기 제1 전극 파트 상에 배치되고, 상기 절연층의 상면을 향할수록 폭이 점진적으로 증가하도록 제2 경사를 갖는 제2 전극 파트; 및 상기 제1 전극 파트와 상기 제2 전극 파트 사이에 배치되고, 상기 제1 및 제2 경사와 다른 제3 경사를 갖는 제3 전극 파트를 포함하고, 상기 제1 전극 파트 중 상기 제3 전극 파트와 가장 인접한 부분의 폭은 상기 제3 전극 파트의 폭보다 작고, 상기 제2 전극 파트 중 상기 제3 전극 파트와 가장 인접한 부분의 폭은 상기 제3 전극 파트의 폭보다 작다.
또한, 실시 예에 따른 회로 기판은 상면과 하면, 및 상기 상면과 상기 하면을 관통하는 관통 홀을 포함하는 절연층을 포함하고, 상기 관통 홀은, 상기 절연층의 하면에 인접하게 배치되고, 상기 절연층의 상면을 향할수록 폭이 점진적으로 감소하도록 제1 경사를 갖는 제1 홀 파트; 상기 제1 홀 파트 상에 배치되고, 상기 상면을 향할수록 폭이 점진적으로 증가하도록 제2 경사를 갖는 제2 홀 파트; 및 상기 제1 홀 파트와 상기 제2 홀 파트 사이에 배치되고, 상기 제1 및 제2 경사와 다른 제3 경사를 갖는 제3 홀 파트를 포함하고, 상기 제1 홀 파트 중 상기 제3 홀 파트와 가장 인접한 부분의 폭은 상기 제3홀 파트의 폭보다 작고, 상기 제2 홀 파트 중 상기 제3 홀 파트와 가장 인접한 부분의 폭은 상기 제3홀 파트의 폭보다 작다.
또한, 상기 회로 기판은, 상기 절연층을 관통하며, 상기 관통 홀에 대응하는 관통 전극을 포함하고, 상기 관통 전극은, 상기 제1 홀 파트에 대응하는 제1 전극 파트와, 상기 제2 홀 파트에 대응하는 제2 전극 파트와, 상기 제3 홀 파트에 대응하는 제3 전극 파트를 포함한다.
또한, 상기 회로 기판은 상기 절연층의 하면에 배치되고, 상기 제1 전극 파트와 연결되는 제1 패드; 및 상기 절연층의 상면에 배치되고, 상기 제2 전극 파트와 연결되는 제2 패드를 포함한다.
또한, 상기 제1 전극 파트 중 상기 제1 패드와 가장 인접한 부분의 폭은 상기 제1 패드의 폭보다 작고, 상기 제2 전극 파트 중 상기 제2 패드와 가장 인접한 부분의 폭은 상기 제2 패드의 폭보다 작다.
또한, 상기 제3 전극 파트의 상면의 폭은, 상기 제3 전극 파트의 하면의 폭의 95% 내지 105% 사이의 범위를 만족한다.
또한, 상기 제3 경사는, 상기 절연층의 상기 상면 또는 상기 하면에 대해 수직이다.
또한, 상기 제1 전극 파트와 상기 제2 전극 파트는, 상기 제3 전극 파트를 중심으로 상호 대칭 형상을 가진다.
또한, 상기 제1 경사 및 상기 제2 경사는 서로 다른 방향으로 기울어진다.
또한, 상기 절연층의 두께는 300㎛ 이상이다.
또한, 상기 절연층은, 상기 제1 전극 파트가 배치되는 제1 절연 파트와, 상기 제2 전극 파트가 배치되는 제2 절연 파트와, 상기 제3 전극 파트가 배치되는 제3 절연 파트를 포함한다.
또한, 상기 제1 내지 제3 절연 파트는 서로 동일한 절연 물질을 포함한다.
또한, 상기 절연 물질은 프리프레그를 포함한다.
또한, 상기 제1 절연 파트 및 상기 제2 절연 파트 각각의 두께는, 상기 제3 절연 파트의 두께의 35% 내지 65% 사이의 범위를 가진다.
또한, 상기 제1 전극 파트는 하면의 폭이 상면의 폭보다 큰 사다리꼴 형상을 가지고, 상기 제2 전극 파트는 하면의 폭이 상면의 폭보다 작은 사다리꼴 형상을 가지며, 상기 제3 전극 파트는 하면의 폭과 상면의 폭이 동일한 직사각형 형상을 가진다.
한편, 실시 예에 따른 패키지 기판은 실장 패드를 포함하는 회로 기판; 상기 회로 기판의 상기 실장 패드 상에 배치되는 접속부; 상기 접속부 상에 배치되는 칩; 및 상기 칩을 몰딩하는 몰딩층을 포함하고, 상기 회로 기판은, 상면 및 하면을 포함하는 절연층; 및 상기 절연층의 상면과 하면을 관통하는 관통 전극을 포함하고, 상기 관통 전극은, 상기 절연층의 하면에 인접하게 배치되고, 상기 절연층의 상면을 향할수록 폭이 점진적으로 감소하도록 제1 경사를 갖는 제1 전극 파트; 상기 제1 전극 파트 상에 배치되고, 상기 절연층의 상면을 향할수록 폭이 점진적으로 증가하도록 제2 경사를 갖는 제2 전극 파트; 및 상기 제1 전극 파트와 상기 제2 전극 파트 사이에 배치되고, 상기 제1 및 제2 경사와 다른 제3 경사를 갖는 제3 전극 파트를 포함하고, 상기 제1 전극 파트 중 상기 제3 전극 파트와 가장 인접한 부분의 폭은 상기 제3 전극 파트의 폭보다 작고, 상기 제2 전극 파트 중 상기 제3 전극 파트와 가장 인접한 부분의 폭은 상기 제3 전극 파트의 폭보다 작으며, 상기 칩은 폭 방향으로 상호 이격되어 배치되는 제1 칩 및 제2 칩을 포함하고, 상기 제1 칩은 센트랄 프로세서(CPU)에 대응하고, 상기 제2 칩은 그래픽 프로세서(GPU)에 대응한다.
실시 예에서는 일정 두께 이상(예를 들어, 300㎛ 이상)의 코어층인 절연층에 관통 전극을 형성하는 경우, 상기 절연층을 복수의 절연 파트(예를 들어, 제1 내지 제3 절연 파트)로 구분하고, 그에 따라 상기 각각의 절연 파트를 관통하는 전극 파트(예를 들어, 제1 내지 제3 전극 파트)를 형성한다. 이후, 실시 예에서는 관통 전극을 구성하는 제3 전극 파트를 포스트 도금 공정을 통해 우선 형성한 후, 상기 제3 전극 파트의 하부 및 상부에 각각 제1 전극 파트 및 제2 전극 파트를 형성하여 최종적인 관통 전극을 형성한다. 즉, 실시 예에서는 관통 전극의 중심부에 대응하는 제3 전극 파트를 포스트 도금 방식을 적용하여 먼저 생성한 후에 상기 제3 전극 파트의 아래 및 위에 각각 제1 전극 파트 및 제2 전극 파트를 형성한다. 이에 따라, 실시 예에서는 일정 두께 이상을 가지는 코어층에 관통 전극을 형성할 때, 관통 전극의 전극부에 채워지지 않은 빈 공간이 발생하는 것을 방지할 수 있다. 이에 따라, 실시 예에서는 상기 관통 전극에 보이드나 딤플과 같은 문제가 발생하는 것을 방지하여, 관통 전극의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있도록 한다.
또한, 실시 예에서는 관통 전극을 구성하는 복수의 전극 파트 중 중앙에 배치된 제3 전극 파트는 포스트 도금 공정을 통해 형성되며, 이에 따라 상면 및 하면의 폭이 실질적으로 동일한 형상을 갖는다. 이에 따라, 실시 예에서는 비교 예에서의 모래시계 형상을 가지는 관통 전극 대비, 관통 전극의 면적을 증가시킬 수 있고, 이에 따른 상기 관통 전극의 기능에 따른 효과를 극대화할 수 있다. 예를 들어, 상기 관통 전극이 신호 차폐 기능을 하는 경우, 상기 신호 차폐 효과를 더욱 향상시킬 수 있다. 예를 들어, 상기 관통 전극이 방열 기능을 하는 경우, 방열 특성을 더욱 향상시킬 수 있다.
도 1a는 제1 비교 예에 따른 회로 기판의 문제점을 설명하기 위한 도면이다.
도 1b는 제2 비교 예에 따른 회로 기판의 문제점을 설명하기 위한 도면이다.
도 2 및 도 3은 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 4a는 실시 예의 제1 전극 파트 및 제2 전극 파트의 측면의 경사를 설명하기 위한 도면이다.
도 4b는 실시 예의 제3 전극 파트의 측면의 경사를 설명하기 위한 도면이다.
도 5는 다른 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 6은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 7 내지 도 20은 도 2에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-비교 예(종래 기술의 구조 및 이의 문제점)-
도 1a는 제1 비교 예에 따른 회로 기판의 문제점을 설명하기 위한 도면이고, 도 1b는 제2 비교 예에 따른 회로 기판의 문제점을 설명하기 위한 도면이다.
이하에서는, 도 1a 내지 도 1b를 참조하여 비교 예에 따른 회로 기판의 문제점에 대해 설명하기로 한다.
비교 예의 설명에 앞서, 회로 기판은 전자기기의 고기능화 및 반도체 디바이스의 고집적화에 수반하여 고밀도화가 요구되고 있다. 이에 따라, 회로 기판은 다층 구조를 가진다.
이러한 다층 구조의 회로 기판이 적용되는 제품군에는 FCBGA(Flip Chip Ball Grid Array)이나 FCCSP((Flip Chip Chip Scale Package)가 포함된다. 그리고, FCBGA나 FCCSP에 적용되는 회로 기판에는 코어층이 포함된다. 그리고, 상기 코어층은 다층 빌드업 구현을 위해 300㎛ 이상의 두께를 가지고 있다. 또한, 상기 코어층에는 각층의 회로 패턴의 도통을 위한 관통 전극이 형성된다. 상기 관통 전극은 상기 코어층의 상면 및 하면을 관통하는 관통 홀을 전도성 물질로 충진하여 형성할 수 있다. 그러나, 상기와 같은 코어층은 300㎛ 이상의 두께를 가지며, 이에 따라 비교 예의 관통 홀을 형성하는 공정 및/또는 관통 전극을 형성하는 공정에서는 다음과 같은 문제점이 있다.
도 1a의 (a)에서와 같이, 제1 비교 예에서는 코어층으로 사용될 절연층(10)을 준비한다. 이때, 상기 절연층(10)의 두께(t)는 300㎛ 이상일 수 있다.
그리고, 제1 비교 예에서는 상기 절연층(10)을 레이저로 가공하여 관통 홀을 형성할 수 있다. 이때, 상기 절연층(10)이 300㎛ 이상의 두께(t)를 가짐에 따라, 상기 절연층(10)의 일측에서만 관통 홀의 가공 공정이 이루어지기 어렵다. 이에 따라, 일반적으로 레이저를 이용하여 코어층과 같은 절연층(10)에 관통 홀을 형성하는 경우, 상기 절연층(10)의 상면 및 하면에서 각각 관통 홀을 형성하는 공정을 진행하게 된다.
예를 들어, 레이저 가공을 통해 절연층(10)에 관통 홀을 형성하는 경우, 상기 관통 홀이 가져야 하는 목표 사이즈에 대응하게, 절연층(10)의 상면에서 관통 홀의 제1 홀 파트를 형성하고, 상기 절연층(10)의 하면에서 상기 관통 홀의 상기 제1 홀 파트와 연결되는 제2 홀 파트를 형성하는 공정을 진행한다.
그러나, 도 1a의 (b)에서와 같이, 상기와 같이 상기 목표 사이즈에 대응하게 제1 홀 파트(11)와 제2 홀 파트(12)를 형성하는 경우, 상기 제1 홀 파트(11)와 제2 홀 파트(12)가 서로 연결되지 않는 미관통 문제가 발생한다.
이에 따라, 제1 비교 예에서는 도 1a의 (c)에서와 같이, 상기 미관통 문제를 해결하기 위해, 상기 관통 홀이 가져야 하는 목표 사이즈보다 큰 사이즈를 가지도록 상기 제1 홀 파트와 제2 홀 파트를 형성하고 있다. 그러나, 이와 같은 경우, 상기 관통 홀은 상기 목표 사이즈보다 큰 폭(w1)을 가지게 된다. 이에 따라, 제1 비교 예에서의 관통 홀 및 이를 충진하여 형성되는 관통 전극의 사이즈를 원하는 목표 사이즈로 맞추기 어려운 문제가 있다. 나아가, 제1 비교 예에서는 상기 관통 홀의 사이즈가 커짐에 따라, 상기 관통 홀 내부를 도전성 물질로 충진하는 과정에서, 보이드(void, 관통 홀 내의 일부가 충진되지 현상)나 딤플(dimple, 관통 전극의 상면 또는 하면이 움푹 패이는 현상)과 같은 도금 문제를 포함하고 있다.
또한, 도 1b의 (a) 및 (b)에서와 같이, 제2 비교 예에서는 레이저가 아닌 CNC(computer numerical control) 드릴을 이용하여 상기 절연층(10)에 관통 홀(20)을 형성한다. 그리고, CNC 드릴을 이용하는 경우, 상기 관통 홀(20)은 상면 및 하면의 폭이 동일한 폭을 가지게 된다. 그리고, 제2 비교 예에서는 상기 관통 홀(20)을 전도성 물질로 충진하여 관통 전극을 형성한다. 이때, 제2 비교 예에서의, 상기 관통 홀(20)은 상면 및 하면의 폭이 동일한 기둥 형상을 가진다. 그러나, 이와 같은 관통 홀(20)은 모래시계 형상을 가지는 도 1a의 관통 홀과는 다르게 도금 브리지(bridge)를 포함하지 않음으로써, 상기 관통 홀(20) 내에 균일하게 전도성 물질을 충진하기 어려운 문제가 있다. 예를 들어, 도 1b의 (c)에서와 같이, 상기 관통 홀(20) 내에 형성된 제1 관통 전극(30)은 관통 홀(20)의 중심부보다 관통홀 외측에서 먼저 도금이 완료됨에 따라, 중심부에 도금이 이루어지지 않은 빈 공간(31)이 존재하는 문제가 있다. 예를 들어, 상기 관통 홀(20) 내에 형성된 제2 관통 전극(40)은 상면 및 하면이 평면이 아닌 곡면(예를 들어, 중심부 방향으로 오목한 곡면)을 가지는 딤플부(41)를 포함하는 문제가 있다. 이를 해결하기 위해, 제2 비교 예에서는 상기 관통 홀(20) 내부를 홀 플러깅 방식으로 충진하고 있다. 그러나, 홀 플러깅 방식은 복수 회의 도금 공정과 홀 플러깅 공정을 포함하고 있으며, 이에 따른 도금 공정이 길어지는 문제가 있다. 또한, 홀 플러깅 공정은 제판을 이용하여 홀 플러깅을 진행함으로써, 관통 홀 내부의 일부가 미충진되는 문제가 있다. 이때, 홀 플러깅 공정은 관통 홀의 일부를 구리를 이용하여 충진하고, 나머지 일부를 충진재를 이용하여 충진하는 방식이다. 그러나, 상기 충진재는 상기 절연층(10)을 구성하는 프리프레그 및 상기 구리와는 다른 물질로 이루어진다. 이에 따라, 홀 플러깅 방식을 이용한 회로기판은, 상기 프리프레그, 상기 구리 및 상기 충진재 사이의 열팽창 계수의 차이로 인해 뒤틀림에 취약한 구조를 가지며, 이에 따라 쉽게 크랙이 발생하는 문제가 있다.
이에 따라, 실시 예에서는 300㎛ 이상의 두께를 가지는 코어층에 형성된 관통 홀 내부에 전기적 신뢰성 및 물리적 신뢰성이 향상된 관통 전극을 형성할 수 있도록 한다. 예를 들어, 실시 예에서는 새로운 구조를 가지는 관통 전극을 포함한 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 회로 기판에 칩을 실장된 구조를 가지는 패키지 기판은 전자 디바이스에 포함될 수 있다.
이때, 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
그리고, 실시 예에서는 상기 전자 디바이스의 메인 보드와 연결되는 패키지 기판의 두께를 감소하면서, 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 패키지 기판을 제공한다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
-회로 기판-
도 2 및 도 3은 실시 예에 따른 회로 기판을 나타낸 도면이다. 구체적으로, 도 2는 실시 예에 따른 회로 기판에서, 코어층의 전체적인 구조를 설명하기 위한 도면이고, 도 3은 실시 예의 코어층에 포함된 관통 전극의 구조를 구체적으로 설명하기 위한 도면이다.
도 2 및 도 3을 참조하면, 회로 기판은 절연층(110), 관통 전극(120), 제1 패턴층(130), 제2 패턴층(140)을 포함한다.
실시 예의 회로 기판은 다층 구조를 가질 수 있다. 예를 들어, 실시 예의 회로 기판은 복수의 절연층을 포함할 수 있다. 다만, 도 2 및 도 3에서는, 다층 구조를 가지는 회로 기판에서의 코어층을 나타낸 것일 수 있다. 그리고, 실시 예의 관통 전극(120)은 코어층인 절연층(110)을 관통하며 형성될 수 있다.
절연층(110)은 코어층일 수 있다. 예를 들어, 절연층(110)은 프리프레그를 포함할 수 있다. 절연층(110)은 회로 기판의 물리적 강도를 증가시켜 휨 특성을 향상시킬 수 있다.
실시 예의 절연층(110)을 구성하는 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침된 구조를 가질 수 있다. 다만, 실시 예의 절연층(110)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
구체적으로, 상기 절연층(110)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 절연층(110)을 구성하는 수지는 나프탈렌(naphthalene)기가 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.
한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.
실시 예의 절연층(110)은 복수의 파트로 구분될 수 있다. 예를 들어, 절연층(110)은 두께 방향으로 제1 절연 파트(111), 제2 절연 파트(112) 및 제3 절연 파트(113)를 포함할 수 있다. 여기에서, 상기 절연층(110)은 제1 절연 파트(111), 제2 절연 파트(112) 및 제3 절연 파트(113)를 포함하기는 하나, 이는 실질적으로 하나의 절연층을 구성할 수 있다.
예를 들어, 절연층(110)은 상면(TS, Top Surface) 및 하면(BS, Bottom Surface)를 포함한다. 그리고, 상기 절연층(110)의 하면(BS) 및 상면(TS)에는 각각 제1 패턴층(130) 및 제2 패턴층(140)이 배치될 수 있다. 여기에서, 상기 절연층(110)의 하면(BS)은 상기 제1 절연 파트(111)의 하면, 제2 절연 파트(112)의 하면 및 상기 제3 절연 파트(113)의 하면 중 어느 하나를 의미할 수 있다. 또한, 상기 절연층(110)의 상면(TS)은 상기 제1 절연 파트(111)의 상면, 상기 제2 절연 파트(112)의 상면 및 상기 제3 절연 파트(113)의 상면 중 어느 하나를 의미할 수 있다. 구체적으로, 상기 절연층(110)의 하면(BS)은 상기 제1 절연 파트(111)의 하면을 의미할 수 있다. 그리고, 상기 절연층(110)의 상면(TS)은 상기 제2 절연 파트(112)의 상면을 의미할 수 있다.
또한, 상기 제1 절연 파트(111), 제2 절연 파트(112) 및 제3 절연 파트(113)가 실질적으로 하나의 절연층(110)을 구성한다는 것은, 상기 제1 절연 파트(111)의 하면 및 상기 제2 절연 파트(112)의 상면을 제외한 다른 표면에는 패턴층이 형성되어 있지 않음을 의미할 수 있다. 예를 들어, 상기 제1 절연 파트(111)의 상면, 제2 절연 파트(112)의 하면 및 상기 제3 절연 파트(113)의 상면과 하면에는 패턴층이 형성되지 않을 수 있다.
상기 절연층(110)의 두께(T)는 300㎛ 이상일 수 있다. 상기 절연층(110)의 두께(T)는 350㎛ 이상일 수 있다. 상기 절연층(110)의 두께(T)는 400㎛ 이상일 수 있다. 즉, 상기 절연층(110)은 코어층이며, 이에 따라 회로 기판의 물리적 강성을 증가시키면서, 패키지 공정에서 회로 기판의 휨 특성을 향상시키기 위해, 최소 300㎛ 이상의 두께를 가질 수 있다. 그리고, 실시 예에서는 상기와 같이 절연층(110)의 두께(T)가 300㎛ 이상일 경우에, 이를 3개의 절연 파트로 나누어 구성한다. 구체적으로, 실시 예에서는 상기 절연층(110)의 두께(T)가 300㎛ 이상일 경우, 이를 관통하는 관통 전극(120)의 물리적 신뢰성 및 전기적 신뢰성을 향상시키기 위해, 상기 절연층(110)을 3개의 파트로 구분한다. 다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(110)의 두께(T)가 300㎛ 미만일 경우에도, 이를 3개의 파트로 구분하고, 그에 따라 상기 3개의 절연 파트를 각각 관통하는 제1 내지 제3 전극 파트(추후 설명)를 포함하는 관통 전극(120)이 형성되도록 할 수 있다. 다만, 실시 예에서, 절연층(110)이 복수 개의 절연 파트로 구분되고, 상기 복수의 절연 파트에 관통 전극(120)을 형성함에 따라 나타나는 효과는, 상기 절연층(110)이 300㎛ 이상의 두께를 가지는 경우에 극대화된다. 이에 따라 이하에서는 상기 절연층(110)이 300 ㎛ 이상의 두께(T)를 가지는 것으로 가정하여 설명하기로 한다.
상기 절연층(110)을 구성하는 제1 절연 파트(111), 제2 절연 파트(112), 및 제3 절연 파트(113)는 서로 다른 두께를 가질 수 있다. 예를 들어, 제1 절연 파트(111)는 제3 절연 파트(113)보다 작은 두께를 가질 수 있다. 예를 들어, 상기 제2 절연 파트(112)는 상기 제3 절연 파트(113)보다 작은 두께를 가질 수 있다. 그리고, 상기 제1 절연 파트(111) 및 제2 절연 파트(112)의 두께는 서로 대응될 수 있다.
상기 제1 절연 파트(111)는 75㎛ 내지 150㎛ 범위의 제1 두께(T1)를 가질 수 있다. 예를 들어, 상기 제1 절연 파트(111)는 80㎛ 내지 130㎛ 범위의 제1 두께(T1)를 가질 수 있다. 예를 들어, 상기 제1 절연 파트(111)는 90㎛ 내지 120㎛의 범위의 제1 두께(T1)를 가질 수 있다. 상기 제1 절연 파트(111)가 75㎛ 미만인 경우, 상기 절연층(110)을 3개의 절연 파트로 나누는 의미가 없어진다. 다시 말해서, 상기 제1 절연 파트(111)가 75㎛ 미만인 경우, 이하에서 설명되는 관통 전극(120)을 복수 개의 전극 파트로 나누지 않아도, 관통 전극의 물리적 및 전기적 신뢰성에 문제가 발생하지 않을 수 있다. 예를 들어, 상기 제1 절연 파트(111)가 75㎛ 미만이면, 이에 대응하게 제2 절연 파트(112) 또는 제3 절연 파트(113)의 두께가 증가하며, 이에 따라 상기 제2 절연 파트(112) 또는 제3 절연 파트(113)에 형성되는 전극 파트의 전기적 또는 물리적 신뢰성에 문제가 발생할 수 있다. 상기 제1 절연 파트(111)의 두께가 150㎛를 초과하면, 상기 제1 절연 파트(111)를 관통하는 관통 전극(120)의 제1 전극 파트(121)의 전기적 또는 물리적 신뢰성에 문제(예를 들어, 보이드 또는 딤플 현상 발생)가 발생할 수 있다. 예를 들어, 상기 제1 절연 파트(111)의 두께가 150㎛를 초과하면, 상기 제1 절연 파트(111)를 관통하는 제1 전극 파트(121)가 보이드(void) 또는 딤플(dimple)을 포함하는 문제가 발생할 수 있다.
상기 제2 절연 파트(112)는 상기 제1 절연 파트(111)에 대응하는 제2 두께(T2)를 가질 수 있다. 예를 들어, 상기 제2 절연 파트(112)는 75㎛ 내지 150㎛ 범위의 제2 두께(T2)를 가질 수 있다. 예를 들어, 상기 제2 절연 파트(112)는 80㎛ 내지 130㎛ 범위의 제2 두께(T2)를 가질 수 있다. 예를 들어, 상기 제2 절연 파트(112)는 90㎛ 내지 120㎛의 범위의 제2 두께(T2)를 가질 수 있다. 예를 들어, 상기 제2 절연 파트(112)가 75㎛ 미만이면, 이에 대응하게 제1 절연 파트(111) 또는 제3 절연 파트(113)의 두께가 증가하며, 이에 따라 상기 제1 절연 파트(111) 또는 제3 절연 파트(111)에 형성되는 전극 파트의 전기적 또는 물리적 신뢰성에 문제(예를 들어, 보이드 또는 딤플 현상 발생)가 발생할 수 있다. 상기 제2 절연 파트(112)의 두께가 150㎛를 초과하면, 상기 제2 절연 파트(112)를 관통하는 관통 전극(120)의 제2 전극 파트(122)의 전기적 또는 물리적 신뢰성에 문제가 발생할 수 있다. 예를 들어, 상기 제2 절연 파트(112)의 두께가 150㎛를 초과하면, 상기 제2 절연 파트(112)를 관통하는 제2 전극 파트(122)가 보이드(void) 또는 딤플(dimple)을 포함하는 문제가 발생할 수 있다.
상기 제3 절연 파트(113)는 상기 제1 절연 파트(111)의 제1 두께(T1) 또는 제2 절연 파트(112)의 제2 두께(T2)보다 큰 제3 두께(T3)를 가질 수 있다. 예를 들어, 상기 제3 절연 파트(113)는 150㎛ 내지 300㎛의 범위의 제3 두께(T3)를 가질 수 있다. 예를 들어, 제3 절연 파트(113)는 165㎛ 내지 280㎛의 범위의 제3 두께(T3)를 가질 수 있다. 예를 들어, 제3 절연 파트(113)는 180㎛ 내지 250㎛의 범위의 제3 두께(T3)를 가질 수 있다. 상기 제3 절연 파트(113)의 두께가 150㎛ 미만이면, 이에 대응하게 제1 절연 파트(111) 또는 제2 절연 파트(112)의 두께가 증가하고, 이에 따라 상기 제1 절연 파트(111) 또는 제2 절연 파트(112)를 관통하는 제1 전극 파트(121) 또는 제2 전극 파트(122)에 보이드 또는 딤플이 포함되는 문제가 발생할 수 있다. 또한, 상기 제3 절연 파트(113)가 300㎛를 초과하는 경우, 상기 제3 절연 파트(113)를 관통하는 제3 전극 파트(123)를 형성하는 공정에서의 공정 수가 증가할 수 있다. 예를 들어, 상기 제3 절연 파트(113)가 300㎛를 초과하는 경우, 이에 대응하게 제3 전극 파트(123)의 두께도 300㎛를 초과하고, 이에 따라 300㎛를 초과하는 제3 전극 파트(123)를 형성하기 위해서는 복수의 도금 공정을 진행해야만 하는 문제가 있다. 구체적으로, 상기 제3 전극 파트(123)는 포스트(post) 도금 공정을 통해 형성된다. 이때, 1회의 도금 공정으로 형성할 수 있는 상기 제3 전극 파트(123)에 대응하는 포스트의 두께는 300㎛ 정도이다. 이에 따라, 상기 제3 전극 파트(123)가 300㎛를 초과하는 경우, 복수 회의 포스트 도금 공정을 진행해야 하며, 이에 따른 제조 공정이 복잡해지는 문제가 있다.
한편, 상기 제1 절연 파트(111), 제2 절연 파트(112) 및 제3 절연 파트(113)는 절연층(110)의 두께(T)에 의해 결정된다. 이에 따라, 상기 제1 절연 파트(111) 및 제2 절연 파트(112)의 각각의 두께는 상기 제3 절연 파트(113)의 두께의 35% 내지 65% 사이의 범위를 가지도록 한다. 예를 들어, 상기 제1 절연 파트(111) 및 제2 절연 파트(112)의 각각의 두께는 제3 절연 파트(113)의 38% 내지 62%의 범위를 가지도록 한다. 예를 들어, 상기 제1 절연 파트(111) 및 제2 절연 파트(112)의 각각의 두께는 제3 절연 파트(113)의 40% 내지 58%의 범위를 가지도록 한다. 그리고, 상기 제1 절연 파트(111) 및 제2 절연 파트(112)의 각각의 두께가 상기 제3 절연 파트(113)의 35% 내지 65% 사이의 범위를 벗어나는 경우, 상기 설명한 바와 같은 물리적 또는 전기적 신뢰성 문제가 발생할 수 있다.
실시 예의 회로 기판은 상기 절연층(110)을 관통하는 관통 전극(120)을 포함한다. 예를 들어, 상기 관통 전극(120)은 상기 제1 절연 파트(111)을 관통하는 제1 전극 파트(121), 상기 제2 절연 파트(112)를 관통하는 제2 전극 파트(122) 및 상기 제3 절연 파트(113)를 관통하는 제3 전극 파트(123)를 포함한다.
구체적으로, 상기 제1 전극 파트(121)는 상기 절연층(110)의 하면(BS)에 인접하게 배치되고, 상기 절연층(110)의 상면(TS)을 향할수록 폭이 점진적으로 감소하도록 제1 경사를 가질 수 있다. 상기 제1 경사는 상기 절연층(110)의 하면(BS)에 대한 상기 제1 전극 파트(121)의 측면의 경사를 의미할 수 있다. 이와 다르게, 상기 제1 경사는 상기 절연층(110)의 상면(TS)에 대한 상기 제1 전극 파트(121)의 측면의 경사를 의미할 수 있다.
또한, 상기 제2 전극 파트(122)는 상기 제1 전극 파트(121) 상에 배치될 수 있다. 예를 들어, 상기 제2 전극 파트(122)는 상기 절연층(110)의 상면(TS)에 인접하게 배치될 수 있다. 상기 제2 전극 파트(122)는 상기 절연층(110)의 상면(TS)을 향할수록 폭이 점진적으로 증가하도록 제2 경사를 가질 수 있다. 즉, 상기 제2 전극 파트(122)는 상기 제1 전극 파트(121)가 가지는 제1 경사와는 다른 제2 경사를 가질 수 있다. 상기 제2 경사는 상기 절연층(110)의 하면에 대한 상기 제2 전극 파트(122)의 측면의 경사를 의미할 수 있다. 이와 다르게, 상기 제2 경사는 상기 절연층(110)의 상면에 대한 상기 제2 전극 파트(122)의 측면의 경사를 의미할 수 있다.
다시 말해서, 상기 절연층(110)의 하면(BS)에 대한 상기 제1 전극 파트(121)의 측면의 제1 경사는, 상기 절연층(110)의 하면(BS)에 대한 상기 제2 전극 파트(122)의 측면의 제2 경사와 다를 수 있다. 또한, 상기 절연층(110)의 상면(TS)에 대한 상기 제1 전극 파트(121)의 측면의 제1 경사는 상기 절연층(110)의 상면(TS)에 대한 상기 제2 전극 파트(122)의 측면의 제2 경사와 다를 수 있다.
상기 제3 전극 파트(123)는 상기 제1 전극 파트(121)와 상기 제2 전극 파트(122) 사이에 배치할 수 있다. 상기 제3 전극 파트(123)는 상기 제1 전극 파트(121)가 가지는 제1 경사 및 상기 제2 전극 파트(122)가 가지는 제2 경사와 다른 제3 경사를 가질 수 있다. 상기 제3 경사는 상기 절연층(110)의 하면(BS)에 대한 상기 제3 전극 파트(123)의 측면의 경사를 의미할 수 있다. 이와 다르게, 상기 제3 경사는 절연층(110)의 상면(TS)에 대한 상기 제3 전극 파트(123)의 측면의 경사를 의미할 수 있다.
결론적으로, 상기 절연층(110)의 하면(BS)에 대한 상기 제3 전극 파트(123)의 측면의 제3 경사는, 상기 절연층(110)의 하면(BS)에 대한 상기 제1 전극 파트(121)의 측면의 제1 경사 및 상기 절연층(110)의 하면(BS)에 대한 상기 제2 전극 파트(122)의 측면에 대한 제2 경사와 다를 수 있다. 또한, 상기 절연층(110)의 상면(TS)에 대한 제3 전극 파트(123)의 측면의 제3 경사는, 상기 절연층(110)의 상면(TS)에 대한 상기 제1 전극 파트(121)의 측면의 제1 경사 및 상기 절연층(110)의 상면(TS)에 대한 상기 제2 전극 파트(122)의 측면의 제2 경사와 다를 수 있다.
이에 따라, 실시 예의 관통 전극(120)의 측면은 복수의 변곡부를 포함할 수 있다. 예를 들어, 관통 전극(120)의 측면은 상기 제1 전극 파트(121)와 상기 제3 전극 파트(123)의 경계 부분에 형성된 제1 변곡부와, 상기 제2 전극 파트(122)와 상기 제3 전극 파트(123)의 경계 부분에 형성된 제2 변곡부를 포함할 수 있다.
한편, 상기와 같은 관통 전극(120)의 제1 전극 파트(121), 제2 전극 파트(122) 및 제3 절연 파트(113)는 상기 절연층(110)의 각각의 절연 파트를 관통하며 형성될 수 있다.
예를 들어, 상기 절연층(110)은 상기 관통 전극(120)이 배치되는 관통 홀(TH)을 포함할 수 있다.
구체적으로, 절연층(110)의 제1 절연 파트(111)는 상기 제1 전극 파트(121)가 배치되는 상기 관통 홀(TH)의 제1 홀 파트(TH1)를 포함할 수 있다. 그리고, 상기 제1 홀 파트(TH1)는 상기 제1 전극 파트(121)에 대응하는 형상을 가질 수 있다. 예를 들어, 상기 제1 홀 파트(TH1)는 상기 절연층(110)의 하면에 인접하게 배치되고, 상기 절연층(110)의 상면(TS)을 향할수록 폭이 점진적으로 감소할 수 있다. 예를 들어, 상기 제1 홀 파트(TH1)의 내벽은 상기 제1 전극 파트(121)가 가지는 제1 경사에 대응하는 경사를 가질 수 있다.
또한, 절연층(110)의 제2 절연 파트(112)는 상기 제2 전극 파트(122)가 배치되는 상기 관통 홀(TH)의 제2 홀 파트(TH2)를 포함할 수 있다. 그리고, 상기 제2 홀 파트(TH2)는 상기 제2 전극 파트(122)에 대응하는 형상을 가질 수 있다. 예를 들어, 상기 제2 홀 파트(TH2)는 상기 절연층(110)의 상면에 인접하게 배치되고, 상기 절연층(110)의 상면(TS)을 향할수록 폭이 점진적으로 증가할 수 있다. 예를 들어, 상기 제2 홀 파트(TH2)의 내벽은 상기 제2 전극 파트(122)가 가지는 제2 경사에 대응하는 경사를 가질 수 있다.
또한, 상기 절연층(110)의 제3 절연 파트(113)는 상기 제3 전극 파트(123)가 배치되는 상기 관통 홀(TH)의 제3 홀 파트(TH3)를 포함할 수 있다. 그리고, 상기 제3 홀 파트(TH3)는 상기 제3 전극 파트(123)에 대응하는 형상을 가질 수 있다. 예를 들어, 상기 제3 홀 파트(TH3)는 상기 제1 홀 파트(TH1) 및 상기 제2 홀 파트(TH2) 사이에 배치되고, 상기 제1 홀 파트(TH1) 및 상기 제2 홀 파트(TH2)와 다른 경사를 가질 수 있다. 예를 들어, 상기 제3 홀 파트(TH3)의 내벽은 상기 제3 전극 파트(123)가 가지는 제3 경사에 대응하는 경사를 가질 수 있다.
한편, 상기 제1 홀 파트(TH1) 및 상기 제2 홀 파트(TH2)는 상기 제1 전극 파트(121) 및 상기 제2 전극 파트(122)가 배치되기 위해, 상기 제1 절연 파트(111) 및 상기 제2 절연 파트(112)에 각각 형성된 기계 가공 홀, 레이저 가공 홀 및 화학 가공 홀 중 어느 하나일 수 있다. 그리고, 상기 제1 전극 파트(121) 및 제2 전극 파트(122)는 상기 제1 홀 파트(TH1) 및 상기 제2 홀 파트(TH2)의 내부를 전도성 물질로 충진하여 형성될 수 있다. 일 예로, 상기 제1 홀 파트(TH1) 및 상기 제2 홀 파트(TH2)의 내부는 도금 공정을 통해 충진될 수 있다. 즉, 상기 제1 홀 파트(TH1) 및 상기 제2 홀 파트(TH2)는 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 제1 절연 파트(111) 및 제2 절연 파트(112)를 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다. 또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다. 상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet) 레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
이에 따라, 상기 제1 홀 파트(TH1)에 충진된 제1 전극 파트(121)는 상면의 폭(W1)이 하면의 폭(W2)보다 작은 사다리꼴 형상을 가질 수 있고, 제2 홀 파트(TH2)에 충진된 제2 전극 파트(122)는 상면의 폭(W3)이 하면의 폭(W4)보다 큰 사다리꼴 형상을 가질 수 있다. 일 예로, 상기 제1 전극 파트(121) 및 상기 제2 전극 파트(122)는 상기 제3 전극 파트(123)를 중심으로 상호 대칭 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 제3 홀 파트(TH3)는 상기 제1 홀 파트(TH1) 및 상기 제2 홀 파트(TH2)와는 다르게, 상기 제3 전극 파트(123)에 의해 형성될 수 있다. 예를 들어, 실시 예의 회로 기판은 상기 제3 전극 파트(123)가 형성된 상태에서, 이를 감싸며 상기 제3 절연 파트(113)가 배치된다. 이에 따라, 상기 제3 절연 파트(113)는 상기 제3 전극 파트(123)에 대응하는 제3 홀 파트(TH3)를 가질 수 있다.
결론적으로, 상기 제1 홀 파트(TH1) 및 상기 제2 홀 파트(TH2)는 상기 제1 전극 파트(121) 및 제2 전극 파트(122)를 형성하기 위해, 상기 제1 절연 파트(111) 및 상기 제2 절연 파트(112)를 개방한 부분이다. 그리고, 상기 제3 홀 파트(TH3)는 이미 완성된 제3 전극 파트(123)를 상기 제3 절연 파트(113)가 감싸며 배치됨에 따라 형성되는 부분이다. 이때, 상기 제3 전극 파트(123)는 포스트 도금 공정에 의해 형성되며, 이에 따라 하면의 폭(W5)과 상면의 폭(W6)이 실질적으로 동일할 수 있다. 예를 들어, 상기 제3 전극 파트(123)의 상면의 폭(W6)은 상기 제3 전극 파트(123)의 하면의 폭(W5)의 95% 내지 105% 사이의 범위를 만족할 수 있다.
한편, 상기 제1 전극 파트(121) 중 상기 제3 전극 파트(123)와 가장 인접한 부분의 폭은 상기 제3 전극 파트(123)의 폭보다 작을 수 있다. 예를 들어, 상기 제1 전극 파트(121)의 상면의 폭(W1)은 상기 제3 전극 파트(123)의 하면의 폭(W5) 또는 상면의 폭(W6)보다 작을 수 있다.
또한, 상기 제2 전극 파트(122) 중 상기 제3 전극 파트(123)와 가장 인접한 부분의 폭은 상기 제3 전극 파트(123)의 폭보다 작을 수 있다. 예를 들어, 상기 제2 전극 파트(122)의 하면의 폭(W4)은 상기 제3 전극 파트(123)의 상면의 폭(W6) 또는 하면의 폭(W5)보다 작을 수 있다.
이에 대응하게, 상기 제1 홀 파트(TH1) 중 상기 제3 홀 파트(TH3)와 가장 인접한 부분의 폭은 상기 제3 홀 파트(TH3)의 폭보다 작을 수 있다. 그리고, 상기 제2 홀 파트(TH2) 중 상기 제3 홀 파트(TH3)와 가장 인접한 부분의 폭은 상기 제3 홀 파트(TH3)의 폭보다 작을 수 있다.
한편, 실시 예의 절연층(110)의 하면(BS)에는 제1 패턴층(130)이 배치되고, 상기 절연층(110)의 상면(TS)에는 제2 패턴층(140)이 배치된다. 상기 제1 패턴층(130) 및 제2 패턴층(140)은 관통 전극(120)과 연결되는 적어도 하나의 패드와, 상기 패드와 연결되는 트레이스를 포함할 수 있다. 예를 들어, 제1 패턴층(130)은 상기 관통 전극(120)의 하면(예를 들어, 제1 전극 파트(121)의 하면)과 연결되는 제1 패드를 포함할 수 있다. 예를 들어, 제2 패턴층(140)은 상기 관통 전극(120)의 상면(예를 들어, 제2 전극 파트(122)의 상면)과 연결되는 제2 패드를 포함할 수 있다.
상기 제1 패턴층(130)의 상기 제1 패드는 상기 제1 전극 파트(121)보다 큰 폭을 가질 수 있다. 예를 들어, 상기 제1 패턴층(130)의 제1 패드는 상기 제1 전극 파트(121)의 하면의 폭(W2)보다 큰 폭을 가질 수 있다. 이에 따라, 실시 예에서는 제1 패턴층(130)의 상기 제1 패드가 제1 전극 파트(121)의 하면을 전체적으로 덮으며 배치되도록 하여, 상기 제1 패드가 가지는 기능(예를 들어, 신호 전달, 방열 또는 차폐)의 신뢰성(예를 들어, 신호 전달 특성, 방열 특성, 차폐 특성)을 향상시킬 수 있도록 한다.
상기 제2 패턴층(140)의 상기 제2 패드는 상기 제2 전극 파트(122)보다 큰 폭을 가질 수 있다. 예를 들어, 상기 제2 패턴층(140)의 제2 패드는 상기 제2 전극 파트(122)의 상면의 폭(W3)보다 큰 폭을 가질 수 있다. 이에 따라, 실시 예에서는 제2 패턴층(140)의 상기 제2 패드가 제2 전극 파트(122)의 상면을 전체적으로 덮으며 배치되도록 하여, 상기 제2 패드가 가지는 기능(예를 들어, 신호 전달, 방열 또는 차폐)의 신뢰성(예를 들어, 신호 전달 특성, 방열 특성, 차폐 특성)을 향상시킬 수 있도록 한다.
상기 제1 패턴층(130) 및 상기 제2 패턴층(140)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다.
또한, 제1 패턴층(130) 및 상기 제2 패턴층(140)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 패턴층(130) 및 제2 패턴층(140)은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 패턴층(130) 및 제2 패턴층(140)은 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기와 같이, 실시 예에서는 일정 두께 이상(예를 들어, 300㎛ 이상)의 코어층인 절연층(110)에 관통 전극(120)을 형성하는 경우, 상기 절연층(110)을 복수의 절연 파트(예를 들어, 제1 내지 제3 절연 파트)로 구분하고, 그에 따라 상기 각각의 절연 파트를 관통하는 전극 파트(예를 들어, 제1 내지 제3 전극 파트)를 형성한다. 이에 따라, 실시 예에서는 상기 관통 전극(120)에 보이드나 딤플과 같은 문제가 발생하는 것을 방지하여, 관통 전극(120)의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있도록 한다. 또한, 실시 예에서는 관통 전극(120)을 구성하는 복수의 전극 파트 중 중앙에 배치된 제3 전극 파트(123)는 포스트 도금 공정을 통해 형성되며, 이에 따라 상면 및 하면의 폭이 실질적으로 동일한 형상을 갖는다. 이에 따라, 실시 예에서는 비교 예에서의 모래시계 형상을 가지는 관통 전극 대비, 관통 전극의 면적을 증가시킬 수 있고, 이에 따른 상기 관통 전극의 기능에 따른 효과를 극대화할 수 있다. 예를 들어, 상기 관통 전극이 신호 차폐 기능을 하는 경우, 상기 신호 차폐 효과를 더욱 향상시킬 수 있다. 예를 들어, 상기 관통 전극이 방열 기능을 하는 경우, 방열 특성을 더욱 향상시킬 수 있다.
또한, 실시 예에서, 제3 전극 파트(123)가 아닌, 제1 전극 파트(121) 및 제2 전극 파트(123)의 폭을 증가시킬 수도 있겠지만, 상기 제1 전극 파트(121) 및 제2 전극 파트(123)의 폭이 증가하는 경우, 제1 패턴층(130) 또는 제2 패턴층(140)의 배치 공간이 감소하고, 이에 따른 회로 패턴의 밀집도가 감소할 수 있고, 이에 따른 회로 기판의 폭 방향 또는 길이 방향으로의 부피가 증가할 수 있다. 이에 반하여, 실시 예에서의 상기 제3 전극 파트(123)의 폭이 증가하여도, 상기 제1 패턴층(130)이나 제2 패턴층(140)에 전혀 영향을 주지 않는다. 이는, 제3 전극 파트(123)는 절연층(110)의 중앙에 배치되는 것으로, 상기 제3 전극 파트(123)와 길이 방향 또는 폭 방향(도면 상에서 수평 방향)으로 이격되는 패턴층이 존재하지 않기 때문이다.
이하에서는, 실시 예에 따른 제1 전극 파트(121), 제2 전극 파트(122) 및 제3 전극 파트(123)가 가지는 제1 내지 제3 경사에 대해 설명하기로 한다. 이때, 상기 제1 전극 파트(121), 상기 제2 전극 파트(122) 및 제3 전극 파트(123)가 배치되는 제1 홀 파트(TH1), 제2 홀 파트(TH2) 및 제3 홀 파트(TH3)의 각각의 내벽의 경사는, 상기 제1 전극 파트(121), 제2 전극 파트(122) 및 제3 전극 파트(123)가 가지는 제1 내지 제3 경사에 각각 대응할 수 있을 것이다.
도 4a는 실시 예의 제1 전극 파트 및 제2 전극 파트의 측면의 경사를 설명하기 위한 도면이고, 도 4b는 실시 예의 제3 전극 파트의 측면의 경사를 설명하기 위한 도면이다.
이하에서는 도 4a 및 도 4b를 참조하여, 제1 전극 파트(121), 제2 전극 파트(122) 및 제3 전극 파트(123)의 각각의 측면의 경사에 대해 설명한다.
상기 제1 전극 파트(121), 상기 제2 전극 파트(122) 및 상기 제3 전극 파트(123)의 측면의 제1 내지 제3 경사는, 상기 절연층(110)의 상면(TS)에 대한 경사일 수 있고, 이와 다르게 하면(BS)에 대한 경사일 수 있다.
도 4a의 (a)에서와 같이, 제1 전극 파트(121)의 측면은 상기 절연층(110)의 상면(TS)에 대해 제1 경사를 가질 수 있다. 예를 들어, 상기 절연층(110)의 상면(TS)과 상기 제1 경사를 가지는 제1 전극 파트(121)의 측면 사이의 내각(θ1)은 예각일 수 있다.
이와 다르게, 도 4a의 (b)에서와 같이, 상기 제2 전극 파트(122)의 측면은 상기 절연층(110)의 상면(TS)에 대해 상기 제1 경사와 다른 제2 경사를 가질 수 있다. 예를 들어, 상기 절연층(110)의 상면(TS)과 상기 제2 경사를 가지는 제2 전극 파트(122)의 측면 사이의 내각(θ2)은 둔각일 수 있다.
한편, 도 4a의 (c)에서와 같이, 제1 전극 파트(121)의 측면은 상기 절연층(110)의 하면(BS)에 대해 제1 경사를 가질 수 있다. 예를 들어, 상기 절연층(110)의 하면(BS)과 상기 제1 경사를 가지는 제1 전극 파트(121)의 측면 사이의 내각(θ3)은 둔각일 수 있다.
이와 다르게, 도 4a의 (d)에서와 같이, 상기 제2 전극 파트(122)의 측면은 상기 절연층(110)의 하면(BS)에 대해 상기 제1 경사와 다른 제2 경사를 가질 수 있다. 예를 들어, 상기 절연층(110)의 하면(BS)과 상기 제2 경사를 가지는 제2 전극 파트(122)의 측면 사이의 내각(θ4)은 둔각일 수 있다.
한편, 도 4b에 도시된 바와 같이, 상기 제3 전극 파트(123)는 상기 제1 전극 파트(121)의 제1 경사 및 상기 제2 전극 파트(122)의 제2 경사와는 다른 제3 경사를 가질 수 있다.
상기 제3 경사는 상기 절연층(110)의 상면(TS)에 대한 상기 제3 전극 파트(123)의 측면의 경사를 의미할 수 있고, 이와 다르게 상기 절연층(110)의 하면(BS)에 대한 상기 제3 전극 파트(123)의 측면의 경사를 의미할 수 있다.
구체적으로, 상기 제3 전극 파트(123)의 측면은 상기 절연층(110)의 상면(TS)에 대해 상기 제1 및 제2 경사와 다른 제3 경사를 가질 수 있다. 예를 들어, 상기 절연층(110)의 상면(TS)과 상기 제3 경사를 가진 제3 전극 파트(123)의 측면 사이의 내각(θ5)은 직각일 수 있다. 예를 들어, 상기 절연층(110)의 하면(BS)과 상기 제3 경사를 가진 제3 전극 파트(123)의 측면 사이의 내각(θ6)은 직각일 수 있다.
도 5는 다른 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 5의 회로 기판은 도 2 및 도 3의 회로 기판이 코어층으로 포함된 회로 기판을 의미할 수 있다.
예를 들어, 회로 기판은 도 2 및 도 3의 회로 기판을 코어층으로 포함할 수 있다.
즉, 회로 기판은 절연층의 층수를 기준으로 3층 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 회로 기판은 2층 구조를 가질 수 있고, 이와 다르게 4층 이상의 층 수를 가질 수도 있을 것이다.
그리고, 다층 구조를 가지는 회로 기판은 도 2의 절연층(110)을 코어층인 제1 절연층(110)으로 포함할 수 있다. 그리고, 상기 제1 절연층(110)은 상기 설명한 바와 같이 제1 내지 제3 절연 파트(111, 112, 113)를 포함할 수 있다.
또한, 회로 기판은 상기 제1 절연층(110)을 관통하는 관통 전극(120)을 포함할 수 있다. 그리고, 상기 관통 전극(120)은 각각의 절연 파트를 관통하는 제1 전극 파트(121), 제2 전극 파트(122) 및 제3 전극 파트(123)를 포함할 수 있다.
또한, 상기 제1 절연층(110)의 하면에는 제1 패턴층(130)이 배치되고, 상기 제1 절연층(110)의 상면에는 제2 패턴층(140)이 배치될 수 있다.
또한, 회로 기판은 상기 제1 절연층(110) 아래에 배치되는 제2 절연층(150)을 포함할 수 있다. 이때, 상기 제2 절연층(150)은 다층 구조의 회로 기판에서, 최하측에 배치된 최하측 절연층을 의미할 수 있다. 예를 들어, 상기 회로 기판이 4층 이상의 층수를 가지는 경우, 상기 제1 절연층(110)과 제2 절연층(150) 사이에는 적어도 하나의 절연층(미도시) 및 패턴층(미도시)이 추가로 배치될 수 있다.
또한, 회로 기판은 상기 제2 절연층(150)을 관통하는 제2 관통 전극(155) 및 상기 제2 절연층(150)의 하면에 배치되는 제3 패턴층(160)을 포함할 수 있다.
또한, 상기 회로 기판은 상기 제1 절연층(110) 위에 배치되는 제3 절연층(170)을 포함할 수 있다. 상기 제3 절연층(170)은 다층 구조의 회로 기판에서, 최상측에 배치된 최상측 절연층을 의미할 수 있다. 예를 들어, 상기 회로 기판이 4층 이상의 층수를 가지는 경우, 상기 제1 절연층(110)과 상기 제3 절연층(170) 사이에는 적어도 하나의 절연층(미도시) 및 패턴층(160)이 추가로 배치될 수 있다.
또한, 상기 회로 기판은 상기 제3 절연층(170)을 관통하는 제3 관통 전극(175) 및 상기 제3 절연층(170)의 상면에 배치되는 제4 패턴층(180)을 포함할 수 있다.
또한, 상기 회로 기판은 제1 보호층(190) 및 제2 보호층(195)을 포함할 수 있다. 상기 제1 보호층(190)은 상기 제2 절연층(150)의 상면에 배치되며, 상기 제3 패턴층(160)의 하면의 일부를 노출하는 개구부(미도시)를 포함할 수 있다. 또한, 상기 제2 보호층(195)은 상기 제3 절연층(170)의 상면에 배치되며, 상기 제4 패턴층(180)의 상면의 일부를 노출하는 개구부(미도시)를 포함할 수 있다. 상기 제1 보호층(190) 및 제2 보호층(195)은 상기 제2 절연층(150)의 하면 및 상기 제3 절연층(160)의 상면을 보호하는 솔더 레지스트일 수 있으나, 이에 한정되는 것은 아니다.
-패키지 기판-
도 6은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 6을 참조하면, 실시 예의 패키지 기판은 도 5의 회로 기판과, 상기 회로 기판 상에 실장되는 적어도 하나의 칩과, 상기 칩을 몰딩하는 몰딩층과 상기 칩이나 외부 기판과의 연결을 위한 접속부를 포함한다.
예를 들어, 실시 예의 패키지 기판은 최외측 패턴층인 제4 패턴층(180) 상에 배치되는 제1 접속부(210)를 포함할 수 있다. 상기 제1 접속부(210)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접속부(210)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 제1 접속부(210)는 솔더볼일 수 있으나, 이에 한정되는 것은 아니다.
한편, 실시 예에서는 상기 제1 접속부(210) 상에 배치되는 칩(220)을 포함할 수 있다. 상기 칩(220)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(220)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 상기 칩(220)의 단자(225)는 상기 제1 접속부(210)를 통해 상기 제4 패턴층(180)과 연결될 수 있다. 예를 들어, 상기 제4 패턴층(180)은 칩(220)이 실장되는 실장 패드를 포함할 수 있다.
또한, 도면 상에는 도시되지 않았지만, 실시 예의 패키지 기판은 추가 칩을 더 포함할 수 있다. 예를 들어, 실시 예에서는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 2개의 칩이 상기 회로 기판 상에 일정 간격을 두고 각각 배치될 수 있다. 예를 들어, 실시 예에서의 칩(220)은 센트랄 프로세서 칩 및 그래픽 프로세서 칩을 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 복수의 칩은 상기 회로 기판 상에서 상호 일정 간격 이격될 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 150㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 120㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 100㎛ 이하일 수 있다.
바람직하게, 상기 복수의 칩 사이의 이격 간격은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 상기 복수의 칩 사이의 이격 간격이 60㎛보다 작으면, 상기 복수의 칩의 상호 간의 간섭에 의해, 동작 신뢰성에 문제가 발생할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 상기 복수의 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 패키지 기판의 부피가 커질 수 있다.
상기 패키지 기판은 몰딩층(230)을 포함할 수 있다. 상기 몰딩층(230)은 상기 칩(220)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(230)은 상기 실장된 칩(220)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
이때, 상기 몰딩층(230)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(230)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(230)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(230)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(230)이 저유전율을 가지도록 하여, 상기 칩(220)에서 발생하는 열에 대한 방열 특성을 높일 수 있도록 한다.
한편, 패키지 기판은 상기 회로 기판의 최하측에 배치된 제2 접속부(240)를 포함할 수 있다. 상기 제2 접속부(240)는 상기 제1 보호층(190)을 통해 노출된 상기 제3 패턴층(160)의 하면에 배치될 수 있다.
-제조 방법-
이하에서는 실시 예에 따른 도 2에 도시된 회로 기판의 제조 방법을 공정 순으로 설명하기로 한다.
도 7 내지 도 20은 도 2에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 7을 참조하면, 실시 예에서는 회로 기판의 관통 전극(120)의 일부를 먼저 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 관통 전극(120)의 제3 전극 파트(123)를 우선 형성하는 공정을 진행할 수 있다.
이를 위해, 실시 예에서는 캐리어 절연층(CB1) 및 상기 캐리어 절연층(CB1)의 적어도 일면에 금속층(CB2)이 형성된 캐리어 보드(CB)를 준비할 수 있다.
이때, 상기 금속층(CB2)은 상기 캐리어 절연층(CB1)의 제1면 및 제2면 중 어느 하나의 면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다. 예를 들어, 상기 금속층(CB2)은 캐리어 절연층(CB1)의 일면에만 배치되고, 그에 따라 상기 일면에서만 회로 기판의 관통 전극(120)의 제3 전극 파트(123)를 형성하는 공정을 진행할 수 있다. 이와 다르게, 상기 금속층(CB2)은 상기 캐리어 절연층(CB1)의 양면에 모두 배치될 수 있고, 그에 따라 상기 캐리어 보드(CB)의 양면에서 복수의 회로 기판에 포함될 복수의 제3 전극 파트(123)를 형성하는 공정을 진행할 수 있다. 이와 같은 경우, 한번에 2개의 회로 기판에 포함될 2개의 제3 전극 파트(123)를 동시에 제조할 수 있다.
상기 금속층(CB2)은 상기 캐리어 절연층(CB1)에 무전해 도금을 하여 형성될 수 있다. 이와 다르게, 상기 캐리어 절연층(CB1) 및 금속층(CB2)은 CCL(Copper Clad Laminate)일 수 있다.
다음으로, 도 8을 참조하면, 실시 예에서는 상기 금속층(CB2) 상에 제1 마스크(M1)를 형성한다. 그리고, 실시 예에서는 상기 형성된 제1 마스크(M1)를 노광 및 현상하여, 제3 전극 파트(123)가 형성될 영역을 노출하는 개구부(OR)를 형성한다. 이때, 하나의 제1 마스크(M1)에 1개의 개구부(OR)만이 포함되는 것으로 도시하였으나, 한정되지 않는다. 예를 들어, 실시 예의 절연층(110)에는 길이 방향 또는 폭 방향으로 이격되는 복수의 관통 전극을 포함할 수 있고, 이에 따라 하나의 제1 마스크(M1)에는 이에 대응하게 복수의 개구부가 형성될 수 있다.
다음으로, 도 9를 참조하면, 실시 예에서는 상기 금속층(CB2)을 시드층으로 전해 도금을 진행하여, 상기 제1 마스크(M1)의 개구부(OR)를 채우는 제3 전극 파트(123)를 형성한다.
다음으로, 도 10을 참조하면, 실시 예에서는 상기 금속층(CB2) 상에 형성된 제1 마스크(M1)를 제거하는 공정을 진행할 수 있다.
다음으로, 도 11을 참조하면, 실시 예에서는 상기 금속층(CB2) 상에 상기 제3 전극 파트(123)를 덮는 절연층(110)의 제3 절연 파트(113)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제3 절연 파트(113)는 상기 제3 전극 파트(123)와 동일한 두께를 가질 수 있다. 예를 들어, 상기 제3 절연 파트(113)의 상면은 상기 제3 전극 파트(123)의 상면과 동일 평면 상에 위치할 수 있다. 이를 위해, 실시 예에서는 상기 금속층(CB2) 상에 상기 제3 전극 파트(123)의 상면을 덮는 절연층을 적층한 후, 연마 공정을 진행하여, 상기 제3 절연 파트(113)와 상기 제3 전극 파트(123)의 상면이 동일 평면 상에 위치하도록 하는 공정을 진행할 수 있다. 이에 따라, 실시 예에서는 상기 제3 절연 파트(113)와 상기 제3 전극 파트(123)의 두께를 동일 두께로 맞출 수 있다.
다음으로, 도 12를 참조하면, 실시 예에서는 상기 제3 절연 파트(113) 상에 제2 절연 파트(112)를 적층하는 공정을 진행할 수 있다. 이때, 상기 제2 절연 파트(112)의 적층 평탄도를 맞추기 위해, 상기 제2 절연 파트(112)의 표면에 동박층(미도시)이 형성될 수 있다.
다음으로, 도 13을 참조하면, 실시 예에서는 상기 제3 전극 파트(123)를 형성하는데 사용한 캐리어 절연층(CB1)을 분리하는 공정을 진행할 수 있다. 이때, 상기 캐리어 보드(CB)는 상기 캐리어 절연층(CB1)와 상기 금속층(CB2)의 용이한 분리를 위해, 상기 캐리어 절연층(CB1)과 상기 금속층(CB2) 사이에 이형 필름(미도시)을 더 포함할 수 있다.
다음으로, 도 14를 참조하면, 실시 예에서는 상기 제3 절연 파트(113)의 하면에 남아있는 상기 캐리어 보드(CB)의 금속층(CB2)을 에칭하여 제거하는 공정을 진행할 수 있다. 이에 따라, 상기 제3 절연 파트(113)의 하면 및 상기 제3 전극 파트(123)의 하면은 노출될 수 있다.
다음으로 도 15를 참조하면, 실시 예에서는 상기 제3 절연 파트(113)의 하면에 제1 절연 파트(111)를 적층하는 공정을 진행할 수 있다.
다음으로, 도 16을 참조하면, 실시 예에서는 상기 제1 절연 파트(111)를 가공하여, 상기 제1 절연 파트(111)를 관통하는 관통 홀(TH)의 제1 홀 파트(TH1)를 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제2 절연 파트(112)를 가공하여 상기 제2 절연 파트(112)를 관통하는 관통 홀(TH)의 제2 홀 파트(TH2)를 형성하는 공정을 진행할 수 있다.
다음으로, 도 17을 참조하면, 상기 제1 절연 파트(111)의 하면 및 상기 제1 홀 파트(TH1)의 내벽에 제1 시드층(121-1)을 형성하고, 상기 제2 절연 파트(112)의 상면 및 상기 제2 홀 파트(TH2)의 내벽에 제2 시드층(122-1)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 18을 참조하면, 실시 예에서는 상기 제1 시드층(121-1)의 하면에 제2 마스크(M2)를 형성하고, 상기 제2 시드층(122-1)의 상면에 제3 마스크(M3)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 마스크(M2)는 상기 제1 시드층(121-1)의 하면 중 제1 패턴층(130)이 배치될 영역과, 제1 전극 파트(121)가 배치될 영역을 노출하는 개구부를 포함할 수 있다. 또한, 상기 제3 마스크(M3)는 상기 제2 시드층(122-1)의 상면 중 제2 패턴층(140)이 배치될 영역과 제2 전극 파트(122)가 배치될 영역을 노출하는 개구부를 포함할 수 있다.
다음으로, 도 19를 참조하면, 실시 예에서는 상기 제1 시드층(121-1)을 이용하여 전해 도금을 진행하여, 상기 제1 전극 파트(121) 및 제1 패턴층(130)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 제2 시드층(122-1)을 이용하여 전해 도금을 진행하여 제2 전극 파트(122) 및 제2 패턴층(140)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 20을 참조하면, 실시 예에서는 제2 마스크(M2) 및 제3 마스크(M3)를 제거하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제1 시드층(121-1) 및 제2 시드층(122-1)을 제거하는 공정을 진행할 수 있다. 이에 따라, 실시 예에서의 상기 제1 전극 파트(121) 및 제2 전극 파트(122)는 상기 제3 전극 파트(123)와 다른 층 구조를 가질 수 있다. 예를 들어, 상기 제3 전극 파트(123)은 도금 공정이 진행된 후 시드층이 완전히 제거됨에 따라, 전해 도금층만을 포함할 수 있다. 이와 다르게, 제1 전극 파트(121) 및 제2 전극 파트(122)는 시드층의 일부가 남아 있는 구조를 가지며, 이에 따라 시드층 및 전해 도금층을 포함하는 2층 구조를 가질 수 있다.
실시 예에서는 일정 두께 이상(예를 들어, 300㎛ 이상)의 코어층인 절연층에 관통 전극을 형성하는 경우, 상기 절연층을 복수의 절연 파트(예를 들어, 제1 내지 제3 절연 파트)로 구분하고, 그에 따라 상기 각각의 절연 파트를 관통하는 전극 파트(예를 들어, 제1 내지 제3 전극 파트)를 형성한다. 이후, 실시 예에서는 관통 전극을 구성하는 제3 전극 파트를 포스트 도금 공정을 통해 우선 형성한 후, 상기 제3 전극 파트의 하부 및 상부에 각각 제1 전극 파트 및 제2 전극 파트를 형성하여 최종적인 관통 전극을 형성한다. 이에 따라, 실시 예에서는 상기 관통 전극에 보이드나 딤플과 같은 문제가 발생하는 것을 방지하여, 관통 전극의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있도록 한다.
또한, 실시 예에서는 관통 전극을 구성하는 복수의 전극 파트 중 중앙에 배치된 제3 전극 파트는 포스트 도금 공정을 통해 형성되며, 이에 따라 상면 및 하면의 폭이 실질적으로 동일한 형상을 갖는다. 이에 따라, 실시 예에서는 비교 예에서의 모래시계 형상을 가지는 관통 전극 대비, 관통 전극의 면적을 증가시킬 수 있고, 이에 따른 상기 관통 전극의 기능에 따른 효과를 극대화할 수 있다. 예를 들어, 상기 관통 전극이 신호 차폐 기능을 하는 경우, 상기 신호 차폐 효과를 더욱 향상시킬 수 있다. 예를 들어, 상기 관통 전극이 방열 기능을 하는 경우, 방열 특성을 더욱 향상시킬 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (16)

  1. 상면 및 하면을 포함하는 절연층; 및
    상기 절연층의 상면과 하면을 관통하는 관통 전극을 포함하고,
    상기 관통 전극은,
    상기 절연층의 하면에 인접하게 배치되고, 상기 절연층의 상면을 향할수록 폭이 점진적으로 감소하도록 제1 경사를 갖는 제1 전극 파트;
    상기 제1 전극 파트 상에 배치되고, 상기 절연층의 상면을 향할수록 폭이 점진적으로 증가하도록 제2 경사를 갖는 제2 전극 파트; 및
    상기 제1 전극 파트와 상기 제2 전극 파트 사이에 배치되고, 상기 제1 및 제2 경사와 다른 제3 경사를 갖는 제3 전극 파트를 포함하고,
    상기 제1 전극 파트 중 상기 제3 전극 파트와 가장 인접한 부분의 폭은 상기 제3 전극 파트의 폭보다 작고,
    상기 제2 전극 파트 중 상기 제3 전극 파트와 가장 인접한 부분의 폭은 상기 제3 전극 파트의 폭보다 작은,
    회로 기판.
  2. 상면과 하면, 및 상기 상면과 상기 하면을 관통하는 관통 홀을 포함하는 절연층을 포함하고,
    상기 관통 홀은,
    상기 절연층의 하면에 인접하게 배치되고, 상기 절연층의 상면을 향할수록 폭이 점진적으로 감소하도록 제1 경사를 갖는 제1 홀 파트;
    상기 제1 홀 파트 상에 배치되고, 상기 상면을 향할수록 폭이 점진적으로 증가하도록 제2 경사를 갖는 제2 홀 파트; 및
    상기 제1 홀 파트와 상기 제2 홀 파트 사이에 배치되고, 상기 제1 및 제2 경사와 다른 제3 경사를 갖는 제3 홀 파트를 포함하고,
    상기 제1 홀 파트 중 상기 제3 홀 파트와 가장 인접한 부분의 폭은 상기 제3홀 파트의 폭보다 작고,
    상기 제2 홀 파트 중 상기 제3 홀 파트와 가장 인접한 부분의 폭은 상기 제3홀 파트의 폭보다 작은,
    회로 기판.
  3. 제2항에 있어서,
    상기 회로 기판은,
    상기 절연층을 관통하며, 상기 관통 홀에 대응하는 관통 전극을 포함하고,
    상기 관통 전극은,
    상기 제1 홀 파트에 대응하는 제1 전극 파트와,
    상기 제2 홀 파트에 대응하는 제2 전극 파트와,
    상기 제3 홀 파트에 대응하는 제3 전극 파트를 포함하는,
    회로 기판.
  4. 제1항 또는 제3항에 있어서,
    상기 절연층의 하면에 배치되고, 상기 제1 전극 파트와 연결되는 제1 패드; 및
    상기 절연층의 상면에 배치되고, 상기 제2 전극 파트와 연결되는 제2 패드를 포함하는,
    회로 기판.
  5. 제4항에 있어서,
    상기 제1 전극 파트 중 상기 제1 패드와 가장 인접한 부분의 폭은 상기 제1 패드의 폭보다 작고,
    상기 제2 전극 파트 중 상기 제2 패드와 가장 인접한 부분의 폭은 상기 제2 패드의 폭보다 작은,
    회로 기판.
  6. 제1항 또는 제3항에 있어서,
    상기 제3 전극 파트의 상면의 폭은,
    상기 제3 전극 파트의 하면의 폭의 95% 내지 105% 사이의 범위를 만족하는,
    회로 기판.
  7. 제1항 또는 제3항에 있어서,
    상기 제3 경사는,
    상기 절연층의 상기 상면 또는 상기 하면에 대해 수직인,
    회로 기판.
  8. 제1항 또는 제3항에 있어서,
    상기 제1 전극 파트와 상기 제2 전극 파트는,
    상기 제3 전극 파트를 중심으로 상호 대칭 형상을 가지는,
    회로 기판.
  9. 제1항 또는 제3항에 있어서,
    상기 제1 경사 및 상기 제2 경사는 서로 다른 방향으로 기울어진,
    회로 기판.
  10. 제1항 또는 제3항에 있어서,
    상기 절연층의 두께는 300㎛ 이상인,
    회로 기판.
  11. 제1항 또는 제3항에 있어서,
    상기 절연층은,
    상기 제1 전극 파트가 배치되는 제1 절연 파트와,
    상기 제2 전극 파트가 배치되는 제2 절연 파트와,
    상기 제3 전극 파트가 배치되는 제3 절연 파트를 포함하는,
    회로 기판.
  12. 제11항에 있어서,
    상기 제1 내지 제3 절연 파트는 서로 동일한 절연 물질을 포함하는,
    회로 기판.
  13. 제12항에 있어서,
    상기 절연 물질은 프리프레그를 포함하는,
    회로 기판.
  14. 제11항에 있어서,
    상기 제1 절연 파트 및 상기 제2 절연 파트 각각의 두께는,
    상기 제3 절연 파트의 두께의 35% 내지 65% 사이의 범위를 가지는,
    회로 기판.
  15. 제1항 또는 제3항에 있어서,
    상기 제1 전극 파트는 하면의 폭이 상면의 폭보다 큰 사다리꼴 형상을 가지고,
    상기 제2 전극 파트는 하면의 폭이 상면의 폭보다 작은 사다리꼴 형상을 가지며,
    상기 제3 전극 파트는 하면의 폭과 상면의 폭이 동일한 직사각형 형상을 가지는,
    회로 기판.
  16. 실장 패드를 포함하는 회로 기판;
    상기 회로 기판의 상기 실장 패드 상에 배치되는 접속부;
    상기 접속부 상에 배치되는 칩; 및
    상기 칩을 몰딩하는 몰딩층을 포함하고,
    상기 회로 기판은,
    상면 및 하면을 포함하는 절연층; 및
    상기 절연층의 상면과 하면을 관통하는 관통 전극을 포함하고,
    상기 관통 전극은,
    상기 절연층의 하면에 인접하게 배치되고, 상기 절연층의 상면을 향할수록 폭이 점진적으로 감소하도록 제1 경사를 갖는 제1 전극 파트;
    상기 제1 전극 파트 상에 배치되고, 상기 절연층의 상면을 향할수록 폭이 점진적으로 증가하도록 제2 경사를 갖는 제2 전극 파트; 및
    상기 제1 전극 파트와 상기 제2 전극 파트 사이에 배치되고, 상기 제1 및 제2 경사와 다른 제3 경사를 갖는 제3 전극 파트를 포함하고,
    상기 제1 전극 파트 중 상기 제3 전극 파트와 가장 인접한 부분의 폭은 상기 제3 전극 파트의 폭보다 작고,
    상기 제2 전극 파트 중 상기 제3 전극 파트와 가장 인접한 부분의 폭은 상기 제3 전극 파트의 폭보다 작으며,
    상기 칩은 폭 방향으로 상호 이격되어 배치되는 제1 칩 및 제2 칩을 포함하고,
    상기 제1 칩은 센트랄 프로세서(CPU)에 대응하고,
    상기 제2 칩은 그래픽 프로세서(GPU)에 대응하는,
    패키지 기판.
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