KR20220154555A - 회로기판 및 이를 포함하는 패키지 기판 - Google Patents

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Abstract

실시 예에 따른 회로 기판은 제1 영역 및 제2 영역을 포함하는 제1 절연층; 상기 제1 절연층의 상기 제1 영역 및 상기 제2 영역의 상면에 배치된 제1 회로 패턴; 및 상기 제1 절연층의 상기 제1 영역에 배치되고, 상기 제1 회로 패턴의 상면을 노출하는 개구부를 포함하는 제1 보호층을 포함하고, 상기 제1 회로 패턴은, 상기 제1 절연층의 상기 제1 영역의 상면에 배치된 제1 패드; 및 상기 제1 절연층의 상기 제2 영역의 상면에 배치된 제2 패드를 포함하고, 상기 제2 패드의 상면에는 홈이 형성된다.

Description

회로기판 및 이를 포함하는 패키지 기판{CIRCUIT BOARD AND PACKAGE SUBSTRATE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에, 원하는 성능을 얻는데 한계가 있다.
일반적인 패키지 기판은 프로세서 칩이 배치된 프로세서 패키지와, 메모리 칩이 부착된 메모리 패키지가 하나로 연결된 형태를 가진다. 이러한 패키지 기판은 프로세서 칩과 메모리 칩을 하나의 통합 패키지로 제조함으로써, 칩의 실장 면적을 줄이고, 짧은 패스를 통해 고속 신호이 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 패키지 기판은 모바일 기기 등에 많이 적용되고 있다.
한편, 최근 들어 모바일 기기와 같은 전자기기의 고사양화, HBM(High Bandwidth Memory) 채용 등으로, 패키지의 사이즈가 커지고 있다.
또한, 애플리케이션 프로세서에서 요구되는 기능들이 증가함에 따라, 기능별로 이를 별개로 프로세서 칩으로 구성하고, 이 프로세서 칩들을 실장할 수 있는 회로기판이 요구되고 있다. 이때, 상기 애플리케이션 프로세서에 대해, 기능별로 이를 2개의 프로세서 칩으로 분리한 경우에도, 각각의 프로세서 칩에 구비된 단자(Input/Output)의 수가 증가하고 있다. 이때, 비교 예에서와 같이 하나의 애플리케이션 프로세서 칩에서 모든 기능을 처리하는 경우와는 다르게, 상기 프로세서 칩을 적어도 2개로 분리한 경우, 각각의 프로세서 칩들은 상호 간의 신호를 교환하기 위해 상호 전기적으로 연결되어야 한다.
이때, 상기 각각의 프로세서 칩들 사이의 이격 간격이 큰 경우, 실시 예와 같은 미세 패턴이 요구되지 않을 수 있다. 그러나, 상기 각각의 프로세서 칩들 사이의 이격 간격이 크면, 상호 간의 신호 교환을 위한 통신 속도가 감소할 수 있다. 그리고, 상기 각각의 프로세서 칩들 사이의 이격 간격이 크면, 통신을 위해 필요한 소비 전력이 증가하게 된다. 또한, 각각의 프로세서 칩들 사이의 이격 간격이 크면, 각각의 프로세서 칩들 사이를 연결하는 트레이스의 길이도 증가하게 되고, 이에 따른 노이즈에 취약하여 신호 전송 손실이 증가하는 문제가 있다.
따라서, 상기와 같이 제한된 공간 내에서, 제1 프로세서 칩과 제2 프로세서 칩들 사이의 배선을 모두 연결하기 위해서는, 상기 설명한 바와 같이 특정 선폭 및 특정 간격 이하의 회로 패턴의 미세화가 요구된다.
또한, 종래에는 상기 제1 프로세서 칩과 제2 프로세서 칩 사이의 연결 배선이 X개였다. 그리고, 상기 연결 배선이 X개인 경우에는 상기와 같은 제한된 공간 내에서, 회로 패턴의 미세화 수준이 실시 예와 다를 수 있다.
반면에, 최근 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로, 상기 제1 프로세서 칩 및 상기 제2 프로세서 칩 내에서의 단자의 개수가 점차 증가하고 있는 추세이다. 이에 따라, 최근에는 제1 프로세서 칩과 제2 프로세서 칩 사이의 연결 배선은 종래의 2배 이상(2X) 또는 3배 이상(3X) 또는 10배 이상(10X)일 수 있다.
이에 따라, 하나의 회로 기판에 상기 제1 프로세서 칩과 제2 프로세서 칩 사이의 간격을 최소화하면서 실장하고, 제한된 공간 내에서 상기 제1 프로세서 칩과 상기 제2 프로세서 칩을 서로 연결하기 위해서는, 회로 기판에 포함된 회로 패턴의 미세화가 요구된다. 그리고, 상기 미세화된 회로 패턴은 솔더 볼과 같은 접속부가 배치되는 패드를 포함한다.
그러나, 종래의 회로 기판에는 상기 패드 상에 솔더 볼을 배치하는 과정에서, 상기 솔더 볼의 흘러 넘침과 같은 문제가 발생하고 있으며, 이에 따른 쇼트 등과 신뢰성 문제가 발생하고 있다.
실시 예에서는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
또한, 실시 예에서는 회로 패턴의 미세화 구현이 가능하면서, 솔더 볼과 같은 접속부의 흘러 넘침을 방지할 수 있는 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 영역 및 제2 영역을 포함하는 제1 절연층; 상기 제1 절연층의 상기 제1 영역 및 상기 제2 영역의 상면에 배치된 제1 회로 패턴; 및 상기 제1 절연층의 상기 제1 영역에 배치되고, 상기 제1 회로 패턴의 상면을 노출하는 개구부를 포함하는 제1 보호층을 포함하고, 상기 제1 회로 패턴은, 상기 제1 절연층의 상기 제1 영역의 상면에 배치된 제1 패드; 및 상기 제1 절연층의 상기 제2 영역의 상면에 배치된 제2 패드를 포함하고, 상기 제2 패드의 상면에는 홈이 형성된다.
또한, 상기 제1 회로 패턴은, 상기 제1 절연층의 상면에 매립된 ETS(Embedded Trace Substrate) 구조를 가진다.
또한, 상기 제1 패드는 제1 형상을 가지고, 상기 제2 패드는 상기 제1 형상과 다른 제2 형상을 가진다.
또한, 상기 제1 패드의 상면에는, 상기 제2 패드에 대응하는 홈이 형성된다.
또한, 상기 제1 절연층의 상면은, 상기 제1 패드의 상면 및 상기 제2 패드의 상면보다 높게 위치한다.
또한, 상기 제1 회로 패턴은, 상기 제1 절연층의 상기 제1 영역 및 상기 제2 영역에 배치되고, 상기 제1 패드 및 상기 제2 패드 중 적어도 하나와 연결되는 트레이스를 포함한다.
또한, 상기 홈은, 상기 제2 패드의 폭의 30% 내지 90%의 범위의 폭을 가진다.
또한, 상기 홈은 10㎛ 내지 70㎛의 범위의 폭을 가진다.
또한, 상기 홈의 깊이는, 상기 제1 패드의 깊이의 20% 내지 90%의 범위를 만족한다.
또한, 상기 제1 절연층의 상면과 상기 제1 회로 패턴의 상면 사이의 단차는 1㎛ 내지 8㎛ 사이의 범위를 만족한다.
또한, 상기 제1 절연층의 하면에 배치된 제2 절연층; 및 상기 제1 절연층의 하면과 상기 제2 절연층의 상면 사이에 배치되는 제2 회로 패턴을 포함하고, 상기 제1 회로 패턴의 10점 평균 표면 거칠기(Rz)는, 상기 제2 회로 패턴의 10점 평균 표면 거칠기(Rz)와 다르다.
또한, 상기 제1 회로 패턴의 10점 평균 표면 거칠기(Rz)는, 상기 제2 회로 패턴의 10점 평균 표면 거칠기(Rz)보다 작다.
또한, 상기 제1 회로 패턴의 10점 평균 표면 거칠기(Rz)는, 0.01㎛ 내지 0.5㎛ 사이의 범위를 가진다.
한편, 실시 예에 따른 패키지 기판은 제1 영역 및 제2 영역을 포함하는 제1 절연층; 상기 제1 절연층의 상기 제1 영역에 배치된 제1 패드와, 상기 제2 영역의 상면에 배치되고 상면에 홈이 형성된 제2 패드를 포함하는 제1 회로 패턴; 상기 제1 절연층의 상기 제1 영역에 배치되고, 상기 제1 회로 패턴의 상면을 노출하는 개구부를 포함하는 제1 보호층; 상기 제1 패드 및 상기 제2 패드 상에 배치된 접속부; 상기 접속부 상에 배치되는 칩; 및 상기 제1 절연층 및 상기 제1 보호층 상에 배치되고, 상기 칩을 몰딩하는 몰딩층을 포함한다.
또한, 상기 칩은 폭 방향으로 상호 이격되어 배치되는 제1 칩 및 제2 칩을 포함하고, 상기 제1 칩은 센트랄 프로세서(CPU)에 대응하고, 상기 제2 칩은 그래픽 프로세서(GPU)에 대응한다.
실시 예의 회로 기판은 제1 최외측에 배치된 제1 절연층 및 상기 제1 절연층의 상면에 매립된 제1 회로 패턴을 포함한다. 이때, 상기 제1 절연층은 제1 보호층이 배치되는 제1 영역과, 상기 제1 영역 이외의 제2 영역을 포함한다. 또한, 상기 제1 회로 패턴은 상기 제1 절연층의 상기 제1 영역 상에 배치되는 제1 패드 및 상기 제2 영역 상에 배치되는 제2 패드를 포함한다. 그리고, 실시 예에서의 상기 제2 패드의 상면에는 하측 방향으로 함몰된 홈이 형성될 수 있다. 그리고, 상기 제2 패드에 형성된 홈은, 추후 패키지 공정에서 상기 제2 패드 상에 배치되는 솔더 볼과 같은 접속부의 흘러 넘침을 방지하는 댐 역할을 할 수 있다. 상기와 같이, 실시 예에서는 상기 제2 패드 상에 상기 접속부의 흘러 넘침을 방지하는 홈을 형성함으로써, 상기 접속부가 상기 제2 패드 상에 안정적으로 형성될 수 있도록 하고, 이에 따른 상기 접속부가 흘러 넘침에 따른 신뢰성 문제를 해결할 수 있다. 예를 들어, 실시 예에서는 상기 접속부가 흘러 넘침에 따라 이웃하는 회로 기판과 접촉하는 전기적 신뢰성 문제를 해결할 수 있다.
또한, 실시 예에서는 상기 제2 패드 뿐 아니라, 상기 제1 패드에도 홈을 형성할 수 있다. 즉, 상기 제2 패드와 마찬가지로, 상기 제1 패드 상에도 솔더 볼과 같은 접속부가 배치된다. 이때, 상기 홈이 상기 제2 패드에만 형성되는 경우, 상기 제1 패드에 배치되는 접속부와 상기 제2 패드에 배치된 접속부 사이에 단차가 발생할 수 있다. 그리고, 상기 발생한 단차에 의해, 상기 접속부 상에 실장되는 칩이 기울어지는 문제가 발생할 수 있다. 이에 따라, 실시 예에서는 상기 제1 패드에도 홈을 형성함으로써, 상기와 같은 단차를 제거할 수 있으며, 이에 따른 상기 칩의 실장 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기 제1 절연층의 상면과 상기 제1 회로 패턴의 상면이 단차를 가지도록 한다. 예를 들어, 실시 예에서는 상기 제1 절연층의 상면보다 상기 제1 회로 패턴의 상면이 낮게 위치하도록 한다. 이에 따라, 실시 예에서는 상기 제1 절연층의 일부도 상기 접속부의 흘러 넘침을 방지하는 댐 역할을 할 수 있도록 하며, 이에 따른 신뢰성을 더욱 향상시킬 수 있다. 나아가, 실시 예에서는 상기와 같은 보호층이 배치되지 않은 제2 영역에서의 트레이스를 안정적으로 보호할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
도 1은 비교 예의 회로 기판을 나타낸 도면이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 3은 도 2의 최외측의 제1 회로 패턴을 설명하기 위한 확대도이다.
도 4는 도 2의 최외측의 제1 회로 패턴을 설명하기 위한 평면도이다.
도 5는 도 2의 회로 패턴의 층 구조를 설명하기 위한 도면이다.
도 6은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 7은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 8은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 9 내지 도 24는 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-비교 예-
이하에서는 본 실시 예의 설명에 앞서, 본 실시 예와 비교되는 비교 예의 회로 기판에 대해 설명하기로 한다.
도 1은 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 1을 참조하면, 비교 예의 회로 기판은 ETS(Embedded Trace Substrate) 공법으로 제조된다.
이에 따라, 비교 예의 회로 기판에서, 제1 및 제2 최외측에 배치된 회로 패턴 중 적어도 하나는 절연층 내에 매립된 구조를 가지게 된다.
예를 들어, 비교 예의 회로 기판은 절연층(10)을 포함한다.
상기 절연층(10)는 복수의 적층 구조를 가지거나, 단층 구조를 가지게 된다. 상기 절연층(10)의 표면에는 회로 패턴이 배치된다.
즉, 비교 예의 회로 기판은 절연층(10)의 일면에 배치된 제1 회로 패턴(20) 및 상기 절연층(10)의 상기 일면과 반대되는 타면에 배치된 제2 회로 패턴(30)을 포함한다.
상기 제1 회로 패턴(20)은 상기 절연층(10)의 제1 최외측 회로 패턴이다. 예를 들어, 제1 회로 패턴(20)은 상기 절연층(10)의 최상측에 배치된 회로 패턴이다.
또한, 상기 제2 회로 패턴(30)은 상기 절연층(10)의 제2 최외측 회로 패턴이다. 예를 들어, 제2 회로 패턴(30)은 상기 절연층(10)의 최하측에 배치된 회로 패턴이다.
이때, 비교 예의 회로 기판은 상기 제1 회로 패턴(20) 및 제2 회로 패턴(30) 중 어느 하나가 절연층(10)에 매립된 구조를 가진다.
구체적으로, 제1 회로 패턴(20)은 상기 절연층(10)의 일면에 매립된 구조를 가진다. 그리고, 제2 회로 패턴(30)은 상기 절연층(10)의 타면으로부터 돌출된 구조를 가진다.
이때, 상기 절연층(10)의 일면에는 보호층(50)이 배치된다. 일 예로, 상기 보호층(50)은 솔더 레지스트이다.
여기에서, 비교 예의 회로 기판에서, 절연층(10)은 복수의 영역으로 구분된다. 예를 들어, 상기 절연층(10)은 상기 보호층(50)이 배치되는 제1 영역(R1)과 상기 제1 영역(R1) 이외의 제2 영역(R2)을 포함한다.
그리고, 상기 제1 회로 패턴(20)은 상기 제1 영역(R1) 및 제2 영역(R2)에 각각 배치된다. 예를 들어, 제1 회로 패턴(20)은 상기 제1 영역(R1)에 배치된 제1 패드(미도시)와, 상기 제2 영역(R2)에 배치된 제2 패드(미도시)를 포함한다.
이때, 상기 제1 패드 및 상기 제2 패드는 칩이 실장되는 실장 패드를 의미한다. 즉, 일반적인 회로 기판에서, 실장 패드는 상기 보호층(50)이 배치되는 제1 영역(R1)뿐 아니라, 상기 보호층(50)이 배치되지 않는 제2 영역(R2)에도 배치된다.
그리고, 칩 실장을 위해, 상기 제1 패드 및 상기 제2 패드의 상면에는 접속부(60)가 배치된다. 예를 들어, 상기 접속부(60)는 솔더 볼이다.
여기에서, 상기 제1 패드는 상기 보호층(50)의 개구부(미도시)를 통해 상면이 노출된다. 이에 따라, 상기 제1 패드 위에 배치되는 접속부(60)는 상기 보호층(50)의 개구부 내에 배치된다. 따라서, 상기 보호층(50)은 제1 패드 위에 배치되는 접속부(60)의 흘러 넘침을 방지하는 댐 역할을 할 수 있다.
그러나, 제2 영역(R2)에는 상기와 같은 보호층(50)이 배치되지 않으며, 이에 따라 상기 제2 패드 상에 배치되는 접속부(60)는 상기 제1 패드 상에 배치되는 접속부와는 다르게 댐 역할을 하는 구성이 존재하지 않는다.
이에 따라, 상기 제2 패드 상에 상기 접속부(60)를 배치한 상태에서, 칩 실장을 위해 일정 압력을 가하는 경우, 상기 접속부(60)가 흘러 넘치는 문제가 발생한다. 그리고, 상기 흘러 넘친 접속부는 이웃하는 회로 패턴과 연결되는 쇼트 영역(A)을 발생시키게 된다.
또한, 상기와 같은 문제를 해결하기 위해, 상기 제2 패드 위에 배치되는 접속부(60)의 볼륨을 감소시키고 있다. 그리고, 상기 접속부(60)의 볼륨을 감소시키는 경우, 상기 접속부(60)의 양이 충분하지 않음에 따라 칩과 상기 제2 패드가 서로 전기적으로 연결되지 못하는 연결 불량을 발생시키게 된다. 또한, 상기와 같이 접속부(60)의 볼륨을 감소시키는 경우, 상기 제1 패드에 배치된 접속부와 상기 제2 패드에 배치된 접속부 사이에 단차가 생기고, 이에 따라 칩이 기울어진 상태로 실장되는 신뢰성 문제가 발생한다.
이에 따라, 실시 예에서는 최외측 회로 패턴의 패드 상에 배치되는 접속부의 흘러 넘침을 방지할 수 있는 회로 기판을 제공하고자 한다. 나아가, 실시 예에서는 보호층이 배치되지 않는 영역에 배치된 최외측 회로 패턴의 패드에, 접속부의 흘러 넘침을 방지할 수 있는 댐 역할을 하는 홈을 형성하여 회로기판의 신뢰성을 향상시킬 수 있도록 한다.
이하에서는 실시 예에 따른 회로 기판 및 이의 패키지 기판에 대해 구체적으로 설명하기로 한다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 회로 기판에 칩을 실장된 구조를 가지는 패키지 기판은 전자 디바이스에 포함될 수 있다.
이때, 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
그리고, 실시 예에서는 상기 전자 디바이스의 메인 보드와 연결되는 패키지 기판의 두께를 감소하면서, 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 패키지 기판을 제공한다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판 및 이를 포함하는 패키지 기판에 대해 설명하기로 한다.
- 회로 기판 -
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 3은 도 2의 최외측의 제1 회로 패턴을 설명하기 위한 확대도이며, 도 4는 도 2의 최외측의 제1 회로 패턴을 설명하기 위한 평면도이고, 도 5는 도 2의 회로 패턴의 층 구조를 설명하기 위한 도면이다.
이하에서는 도 2 내지 도 5룰 참조하여 제1 실시 예에 따른 회로 기판에 대해 구체적으로 설명하기로 한다.
실시 예의 회로 기판은 적어도 1개의 칩이 실장될 수 있도록 하는 실장 공간을 제공한다. 실시 예의 상기 회로 기판에 실장되는 칩은, 1개일 수 있으며, 이와 다르게 2개일 수 있으며, 이와 다르게 3개 이상일 수 있다. 예를 들어, 회로 기판에는 1개의 프로세서 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩이 실장될 수 있으며, 이와 다르게 1개의 프로세서 칩과 함께 1개의 메모리 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩과 적어도 1개의 메모리 칩이 실장될 수 있다.
회로 기판은 절연층(110)을 포함한다. 상기 절연층(110)은 적어도 1층 이상의 구조를 가진다. 이때, 도 2에서는 상기 회로 기판이 절연층(110)의 층수를 기준으로 3층 구조를 가지는 것으로 도시하였으나 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판은 절연층(110)의 층수를 기준으로 2층 이하의 적층 구조를 가질 수 있고, 이와 다르게 4층 이상의 적층 구조를 가질 수 있을 것이다.
다만, 이하에서는 설명의 편의를 위해, 상기 회로 기판이 절연층(110)의 층수를 기준으로 3층 구조를 가지는 것으로 하여 설명하기로 한다.
상기 절연층(110)은 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(110)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
상기 절연층(110)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 절연층(110)의 수지는 나프탈렌(naphthalene)기를 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.
한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.
다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(110)은 다른 절연물질을 포함할 수 있을 것이다.
예를 들어, 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다. 예를 들어, 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다. 예를 들어, 상기 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(110)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.
상기 절연층(110)은 최상측에서부터 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다.
상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 각각 10㎛ 내지 100㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 15㎛ 내지 80㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 각각 20㎛ 내지 50㎛의 범위의 두께를 가질 수 있다.
이때, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 두께는, 서로 다른 층에 배치된 회로패턴들 사이의 두께 방향으로의 거리에 대응할 수 있다.
예를 들어, 제1 절연층(111)의 두께는, 제1 회로 패턴(121)의 하면과 제2 회로 패턴(122)의 상면 사이의 직선 거리를 의미할 수 있다. 예를 들어, 제2 절연층(112)의 두께는 제2 회로 패턴(122)의 하면과 제3 회로 패턴(123) 사이의 직선 거리를 의미할 수 있다. 예를 들어, 제3 절연층(113)의 두께는 제3 회로 패턴(123)의 하면과 제4 회로 패턴(124) 사이의 직선 거리를 의미할 수 있다.
한편, 상기 제1 절연층(111)은 실시 예의 회로 기판에서 제1 최외측에 배치된 제1 최외측 절연층일 수 있다. 예를 들어, 제1 절연층(111)은 회로 기판의 최상측에 배치된 최상측 절연층일 수 있다.
또한, 상기 제3 절연층(113)은 실시 예의 회로 기판에서, 상기 제1 절연층(111)과 반대되는 제2 최외측에 배치된 제2 최외측 절연층일 수 있다. 예를 들어, 상기 제2 절연층(112)은 회로 기판의 최하측에 배치된 최하측 절연층일 수 있다.
또한, 상기 제2 절연층(112)은 상기 제1 최외측 절연층과 제2 최외측 절연층 사이에 배치된 내측 절연층일 수 있다. 이때, 상기 회로 기판이 4층 이상의 층 구조를 가지는 경우, 상기 내측 절연층은 2층 이상의 층 구조를 가질 수 있다.
상기 절연층(110)의 표면에는 회로 패턴이 배치된다.
예를 들어, 상기 제1 절연층(111)의 상면에는 제1 회로 패턴(121)이 배치된다. 예를 들어, 상기 제1 절연층(111)의 하면 또는 제2 절연층(112)의 상면에는 제2 회로 패턴(122)이 배치된다. 예를 들어, 상기 제2 절연층(112)의 하면 또는 제3 절연층(113)의 상면에는 제3 회로 패턴(123)이 배치된다. 예를 들어, 상기 제3 절연층(113)의 하면에는 제4 회로 패턴(124)이 배치된다.
실시 예에서, 회로 기판은 ETS(Embedded Trace Substrate) 공법을 이용하여 제조될 수 있다. 이에 따라, 상기 회로 기판에 포함된 복수의 회로 패턴들 중 적어도 하나는 ETS 구조를 가질 수 있다. 예를 들어, 상기 회로 기판의 각 층에 배치된 회로 패턴들 중 적어도 한 층에 배치된 회로 패턴은 절연층의 표면 내에 매립된 구조를 가질 수 있다. 예를 들어, 실시 예에서, 제1 최외측 절연층의 상면에 배치된 회로 패턴은 ETS 구조를 가질 수 있다. 예를 들어, 실시 예에서 제1 절연층(111)의 상면에 배치된 제1 회로 패턴(121)은 ETS 구조를 가질 수 있다.
이에 따라, 상기 제1 회로 패턴(121)은 상기 제1 절연층(111)의 상면에 매립된 구조를 가질 수 있다. 그리고, 실시 예에서, 상기 제1 회로 패턴(121)을 제외한 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)은, 상기 절연층(110)의 표면으로부터 돌출된 구조를 가질 수 있다.
예를 들어, 제1 회로 패턴(121)은 상기 제1 절연층(111)의 상면에 매립된 구조를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 상면은 상기 회로 기판의 제1 최외측에 배치된 회로 패턴일 수 있다. 이에 따라, 상기 제1 회로 패턴(121)은 상기 회로 기판의 제1 최외측으로 노출될 수 있다. 상기 제1 회로 패턴(121)은 상기 제1 절연층(111)에 둘러싸일 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 측면 및 하면은 은 상기 제1 절연층(111)에 둘러싸일 수 있다.
한편, 제1 실시 예에서, 상기 제1 회로 패턴(121)의 상면은 상기 제1 절연층(111)의 상면과 동일 평면 상에 낮게 위치할 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 상면은 상기 제1 절연층(111)의 상면과 동일 평면 상에 위치할 수 있다.
이때, 상기 제1 회로 패턴(121)은 복수의 패드를 포함할 수 있다. 예를 들어, 상기 제1 회로 패턴(121)은 제1 패드(121-1) 및 제2 패드(121-2)를 포함할 수 있다. 상기 제1 패드(121-1) 및 제2 패드(121-2)는 실장 패드일 수 있다. 예를 들어, 상기 제1 패드(121-1) 및 제2 패드(121-2)는 칩이 실장되는 부분일 수 있다. 예를 들어, 상기 제1 패드(121-1) 및 제2 패드(121-2)는 솔더 볼과 같은 접속부가 배치되는 부분일 수 있다.
예를 들어, 상기 제1 패드(121-1)의 상면은 상기 제2 패드(121-2)의 상면의 일부와 동일 평면 상에 위치할 수 있다. 예를 들어, 상기 제1 패드(121-1)의 상면은 상기 제2 패드(121-2)의 상면의 다른 일부와 다른 평면 상에 위치할 수 있다. 예를 들어, 상기 제1 패드(121-1)의 상면은 상기 제2 패드(121-2)의 상면의 다른 일부보다 높게 위치할 수 있다. 예를 들어, 상기 제2 패드(121-2)의 상면의 일부는 상기 제2 패드(121-2)의 상면의 다른 일부보다 높게 위치할 수 있다. 예를 들어, 상기 제2 패드(121-2)의 상면은 단차를 가질 수 있다. 예를 들어, 상기 제2 패드(121-2)의 상면에는 하측 방향으로 함몰된 오목부를 포함할 수 있다. 바람직하게, 상기 제2 패드(121-2)의 상면에는 홈(121-2R)이 형성될 수 있다. 그리고, 상기 제2 패드(121-2)의 상면의 일부는 상기 홈(121-2R)이 형성되지 않은 부분을 의미할 수 있고, 상기 제2 패드(121-2)의 상면의 다른 일부는 상기 홈(121-2R)의 바닥면을 의미할 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
제2 회로 패턴(122)은 상기 제1 절연층(111)의 하면으로부터 하측 방향으로 돌출된 구조를 가질 수 있다. 예를 들어, 제2 회로 패턴(122)은 상기 제2 절연층(112)의 상면에 매립된 구조를 가질 수 있다. 상기 제2 회로 패턴(122)의 측면 및 하면은 상기 제2 절연층(112)으로 둘러싸일 수 있다.
예를 들어, 제3 회로 패턴(123)은 상기 제2 절연층(112)의 하면으로부터 하측 방향으로 돌출된 구조를 가질 수 있다. 예를 들어, 제3 회로 패턴(123)은 상기 제3 절연층(113)의 상면에 매립된 구조를 가질 수 있다. 상기 제3 회로 패턴(123)의 측면 및 하면은 상기 제3 절연층(113)으로 둘러싸일 수 있다.
예를 들어, 제4 회로 패턴(124)은 상기 제3 절연층(113)의 하면으로부터 하측 방향으로 돌출된 구조를 가질 수 있다. 예를 들어, 제4 회로 패턴(124)은 회로 기판의 제2 최외측에 배치된 회로 패턴일 수 있다. 이에 따라, 상기 제4 회로 패턴(124)의 하면은 상기 회로 패턴(121)의 제2 최외측으로 노출될 수 있다.
한편, 실시 예의 상기 제1 회로 패턴(121)을 포함한 회로 패턴들은 트레이스 및 패드를 포함할 수 있다. 예를 들어, 회로 기판의 제1 및 제2 최외측에 배치된 제1 회로 패턴(121) 및 제4 회로 패턴(124)은 칩이 실장되는 실장 패드 또는 외부 기판과 연결되는 단자 패드를 포함할 수 있다. 또한, 상기 제1 회로 패턴(121) 및 제4 회로 패턴(124)은 상기 실장 패드 또는 단자 패드와 연결되는 기다란 배선인 트레이스를 포함할 수 있다.
상기와 같은 회로 패턴들은, 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 회로 패턴들은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)은 각각 5㎛ 내지 20㎛의 범위의 두께(T1)를 가질 수 있다. 예를 들어, 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)은 각각 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)은 각각 7㎛ 내지 16㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)의 각각의 두께가 5㎛ 미만인 경우에는 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)의 각각의 두께가 5㎛ 미만인 경우에는 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)의 각각의 두께가 20㎛를 초과하는 경우에는 상기 회로 패턴들의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.
한편, 실시 예의 제1 회로 패턴(121)은 미세 패턴일 수 있다. 또한, 이에 대응하게, 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)도 미세 패턴일 수 있다. 다만, 실시 예에서의 제1 회로 패턴(121)은 패키지 기판에서, 칩이 실장되는 칩 실장부를 포함한다. 그리고, 상기 제1 회로 패턴(121)은 적어도 하나의 애플리케이션 프로세서 칩이 실장되는 실장 패드를 포함할 수 있다. 예를 들어, 상기 제1 회로 패턴(121)은 적어도 2개의 애플리케이션 프로세서 칩이 실장되는 실장 패드를 포함할 수 있다. 이에 따라, 상기 제1 회로 패턴(121)은 미세 패턴을 포함할 수 있다. 다만, 이하에서 설명되는 제1 회로 패턴(121)에 대한 특징은 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)에도 동일하게 적용될 수 있을 것이나, 설명의 편의를 위해 제1 회로 패턴(121)에 대해서만 설명하기로 한다.
상기 제1 회로 패턴(121)에 대해 구체적으로 설명하면 다음과 같다.
상기 제1 회로 패턴(121)은 상기 설명한 바와 같이 제1 패드(121-1) 및 제2 패드(121-2)를 포함한다. 또한, 상기 제1 회로 패턴(121)은 트레이스(121-3)를 포함한다. 상기 트레이스(121-3)는 상기 제1 패드(121-1) 및/또는 제2 패드(121-2)와 연결되고, 그에 따라 전기 신호를 전달하는 기다란 배선을 의미할 수 있다.
이때, 상기 제1 패드(121-1) 및 제2 패드(121-2)는 실질적으로 동일한 기능을 하지만, 상기 제1 절연층(111)의 상면에서 서로 다른 영역에 배치됨에 따라 구분된 것이다.
구체적으로, 상기 제1 절연층(111)은 복수의 영역을 포함할 수 있다.
예를 들어, 상기 제1 절연층(111)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 제1 영역(R1)과 제2 영역(R2)은 상기 제1 절연층(111)의 상면에 배치되는 제1 보호층(140)에 의해 구분될 수 있다.
예를 들어, 상기 제1 영역(R1)은 상기 제1 보호층(140)이 배치되는 영역을 의미할 수 있다. 예를 들어, 상기 제2 영역(R2)은 상기 제1 영역(R1) 이외의 영역을 의미할 수 있다. 예를 들어, 상기 제2 영역(R2)은 상기 제1 보호층(140)이 배치되지 않는 영역을 의미할 수 있다. 다른 표현으로, 상기 제1 영역(R1)은 제1 보호층(140)이 배치되는 SR(Solder Resist) 마스킹 영역을 의미할 수 있다. 그리고, 상기 제2 영역(R2)은 상기 제1 보호층(140)이 배치되지 않는 Non-SR 영역을 의미할 수 있다.
즉, 일반적인 회로 기판의 최외측(예를 들어, 최외측 절연층의 표면)에는 솔더 레지스트가 배치되는 제1 영역(R1)과 상기 제1 영역(R1) 이외의 제2 영역을 포함한다.
그리고, 상기 제1 회로 패턴(121)의 제1 패드(121-1)는 상기 제1 영역(R1)에 배치된 패턴을 의미할 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 제1 패드(121-1)는 상기 제1 영역(R1)에 배치된 실장 패드를 의미할 수 있다.
또한, 상기 제1 회로 패턴(121)의 제2 패드(121-2)는 상기 제2 영역에 배치된 패턴을 의미할 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 제2 패드(121-2)는 상기 제2 영역(R2)에 배치된 실장 패드를 의미할 수 있다.
또한, 상기 제1 회로 패턴(121)의 트레이스(121-3)는 상기 제1 패드(121-1) 또는/및 제2 패드(121-2)와 연결되는 신호 라인을 의미할 수 있다. 상기 제1 회로 패턴(121)의 트레이스(121-3)는 상기 제1 영역(R1)에 배치될 수 있고, 상기 제2 영역(R2)에 배치될 수 있다. 바람직하게, 상기 제1 회로 패턴(121)의 트레이스(121-3)는 상기 제1 영역(R1) 및 제2 영역(R2)에 모두 배치될 수 있다.
상기 제1 회로 패턴(121)의 제1 패드(121-1)의 폭(W1)은 50㎛ 내지 130㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 제1 패드(121-1)의 폭(W1)은 60㎛ 내지 115㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 제1 패드(121-1)의 폭(W1)은 70㎛ 내지 110㎛ 사이의 범위의 폭을 만족할 수 있다.이때, 상기 폭(W1)은 상기 회로 기판의 평면에서, 상기 제1 패드(121-1)의 폭 방향으로의 폭, 길이 방향으로의 폭 및 상기 폭 방향과 길이 방향 사이의 대각 방향의 폭 중 어느 하나를 의미할 수 있다. 바람직하게, 상기 제1 회로 패턴(121)의 제1 패드(121-1)는 제1 형상을 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 제1 패드(121-1)는 원형 형상을 가질 수 있다. 이에 따라, 상기 제1 회로 패턴(121)의 상기 제1 패드(121-1)는 폭 방향으로의 폭, 길이 방향으로의 폭 및 대각 방향으로의 폭이 실질적으로 동일할 수 있다.
한편, 상기 제1 회로 패턴(121)의 제2 패드(121-2)의 폭(W2)은 상기 제1 패드(121-1)의 폭(W1)과 다를 수 있다. 상기 제2 패드(121-2)의 폭(W2)은 길이 방향으로의 폭 또는 폭 방향으로의 폭을 의미할 수 있다. 바람직하게, 상기 제2 패드(121-2)는 제2 형상을 가질 수 있다. 예를 들어, 상기 제2 패드(121-2)는 상기 제1 패드(121-1)가 가지는 제1 형상과 다른 제2 형상을 가질 수 있다. 일 예로, 상기 제2 패드(121-2)는 타원 형상을 가질 수 있다.
이에 따라, 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)은 20㎛ 내지 80㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)은 25㎛ 내지 75㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)은 30㎛ 내지 60㎛ 사이의 범위를 만족할 수 있다.
또한, 상기 제2 패드(121-2)의 제2 방향으로의 폭(W7)은 50㎛ 내지 130㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 패드(121-2)의 제2방향으로의 폭(W7)은 60㎛ 내지 115㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제2 패드(121-2)의 제2 방향으로의 폭(W7)은 70㎛ 내지 110㎛ 사이의 범위를 만족할 수 있다.
상기와 같이, 실시 예에서는 상기 제1 보호층(140)이 배치되지 않는 제2 영역(R2)에서의 제2 패드(121-2)의 형상을 타원형으로 하여, 상기 제2 영역(R2)에서의 회로 밀집도를 향상시킬 수 있도록 한다. 나아가, 상기 제2 영역(R2)에는 제1 보호층(140)이 배치되지 않으며, 이에 따라 상기 제2 영역(R2)에 배치된 트레이스(121-3)에 데미지가 갈 수 있다. 이때, 실시 예에서는 상기 제2 패드(121-2)의 형상을 타원 형으로 하여, 상기와 같이 제2 방향으로의 폭이 제1 방향으로 폭보다 좁도록 한다. 이를 통해, 실시 예에서는 상기와 같은 제2 방향으로의 상기 제2 패드(121-2)와 트레이스(121-3) 사이의 간격을 더욱 확보할 수 있으며, 이에 따른 상기 트레이스(121-3)의 손상을 최소화할 수 있다.
상기 제1 회로 패턴(121)의 트레이스(121-3)의 선폭(W3)은 7㎛ 이하일 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 트레이스(121-3)의 선폭(W3)은 6㎛ 이하일 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 트레이스(121-3)의 선폭(W3)은 5㎛ 이하일 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 트레이스(121-3)의 선폭(W3)은 1㎛ 내지 7㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 트레이스(121-3)의 선폭(W3)은 1.5㎛ 내지 6.5㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 트레이스(121-3)의 선폭(W3)은 2㎛ 내지 6㎛ 사이의 범위를 가질 수 있다.
또한, 상기 제1 회로 패턴(121)의 트레이스(121-3)는 특정 간격(W4)을 가질 수 있다. 상기 간격(W4)은 상기 트레이스(121-3)와 제1 패드(121-1) 또는, 상기 트레이스(121-3)와 제2 패드(121-2) 사이의 간격을 의미할 수 있다. 또한, 상기 간격(W4)은 복수의 트레이스들 사이의 간격을 의미할 수 있다.
상기 트레이스(121-3)의 간격(W4)은 7㎛ 이하일 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 상기 트레이스(121-3)의 간격(W4)은 6㎛이하일 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 상기 트레이스(121-3)의 간격(W4)은 5㎛이하일 수 있다. 예를 들어, 제1 회로 패턴(121)의 상기 트레이스(121-3)의 간격(W4)은 1㎛ 내지 7㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 상기 트레이스(121-3)의 간격(W4)은 1.5㎛ 내지 6.5㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 상기 트레이스(121-3)의 간격(W4)은 2㎛ 내지 6㎛ 사이의 범위를 가질 수 있다.
다만, 실시 예에서의 제1 회로 패턴(121)은 상기 선폭(W3)이 상기 간격(W4)이 클 수 있다. 예를 들어, 상기 제1 회로 패턴(121)의 트레이스(121-3)는 7㎛ 이하를 가진다. 이때, 일반적인 회로 기판에서, 상기 기재된 범위에서, 상기 트레이스(121-3)의 선폭을 더 줄이는 데에는 한계가 있다. 이에 따라, 제한된 공간 내에서 제1 회로 패턴(121)의 밀집도를 높이기 위해서는, 상기 제1 회로 패턴(121)의 트레이스(121-3)의 선폭보다는 상기 트레이스(121-3)들 사이의 간격을 줄이는 것이 중요하다. 이때, 실시 예에서는 상기 제1 회로 패턴(121)의 트레이스(121-3)의 간격(W4)이 상기 트레이스(121-3)의 선폭(W3)보다 작도록 한다. 이에 따라, 실시 예에서는 상기 트레이스(121-3)의 선폭을 일정 수준 유지한 상태에서도, 제한된 공간 내에서의 제1 트레이스(121-3)의 밀집도를 높일 수 있으며, 이에 따른 회로 기판의 전체적인 부피를 줄일 수 있다. 이때, 상기와 같이, 트레이스(121-3)의 간격(W4)이 선폭(W3)보다 작은 것은, 이하에서 설명되는 회로 기판의 제조 방법에서의 특징에 의해 달성될 수 있다.
즉, 실시 예에서는 제1 회로 패턴(121)을 형성하는 과정에서, 상기 제1 회로 패턴(121)의 미세화를 위한 추가적인 공정을 진행한다. 예를 들어, 상기 제1 회로 패턴(121)은 드라이 필름과 같은 마스크의 개구부 내에 전해 도금을 진행하는 것에 의해 달성될 수 있다. 이때, 상기 트레이스(121-3)의 간격(W4)이 일정 수준 이상으로 낮아지는 경우, 상기 드라이 필름과 시드층(추후 설명) 사이의 접촉 면적이 감소하고, 이에 따라 상기 드라이 필름이 상기 시드층으로부터 탈락되는 문제가 발생한다. 따라서, 종래에서는 상기 드라이 필름과 상기 시드층 사이의 밀착력 문제로 인해, 상기 트레이스(121-3)의 간격(W4)을 일정 수준 이상으로 확보해야만 했다. 즉, 상기 트레이스(121-3)의 간격(W4)은 상기 드라이 필름과 상기 시드층 사이의 접촉 면적에 대응되며, 이에 따라, 종래에서는 상기 접촉 면적을 증가시키기 위해 상기 간격(W4)을 증가시켜야만 했다. 이와 다르게, 실시 예에서는 상기 간격(W4)이 상기 선폭(W3)보다 작도록 하면서, 상기 드라이 필름을 큐어링 하는 과정을 추가로 진행함으로써, 상기 드라이 필름과 상기 시드층 사이의 밀착력을 향상시킬 수 있도록 한다. 다시 말해서, 실시 예에서는 상기 간격(W4)이 선폭(W3)보다 작은 범위를 가져도, 상기 드라이 필름이 큐어링 과정을 통해 상기 시드층과의 밀착력이 확보될 수 있으며, 이에 따른 상기 드라이 필름이 상기 시드층으로부터 탈락되는 신뢰성 문제를 해결할 수 있다.
상기와 같이 실시 예에서의 제1 회로 패턴(121)은 트레이스(121-3)를 포함하고, 상기 트레이스(121-3)는 7㎛ 이하의 선폭(W3) 및 7㎛ 이하의 간격(W4)을 가진다. 이때, 상기 제1 회로 패턴(121)의 간격(W4)은 상기 제1 회로 패턴(121)의 선폭(W3)보다 작도록 한다. 이에 따라, 실시 예에서는 상기 제1 회로 패턴(121)의 신뢰성을 확보하면서, 상기 제1 회로 패턴(121)의 미세화가 가능하며, 이에 따라 제한된 공간 내에서의 제1 회로 패턴(121)의 밀집도를 향상시킬 수 있다. 나아가, 실시 예에서는 상기 제1 회로 패턴(121)의 미세화가 달성됨에 따라, 상기 제1 회로 패턴(121) 상에 적어도 2개 이상의 애플리케이션 프로세서 칩의 실장이 가능하며, 이에 따른 패키지 기판의 전체적인 부피를 감소시킬 수 있다.
한편, 상기 제1 회로 패턴(121)의 제2 패드(121-2)는 홈(121-2R)을 포함할 수 있다. 상기 홈(121-2R)은 상기 제2 패드(121-2)의 상면의 일부를 제거하는 것에 의해 형성될 수 있다. 예를 들어, 상기 제2 패드(121-2)의 상면에는 하측 방향으로 함몰된 홈(121-2R)이 형성될 수 있다. 그리고, 상기 홈(121-2R)은 패키지 기판에서, 솔더 볼과 같은 접속부의 흘러 넘침을 방지할 수 있다. 예를 들어, 상기 홈(121-2R)은 상기 제2 패드(121-2) 상에 배치된 솔더 볼과 같은 접속부를 가두는 댐 역할을 할 수 있으며, 이에 따라 상기 솔더 볼의 리플로우 과정에서, 상기 솔더 볼이 주변으로 흘러 넘치는 문제를 해결할 수 있다.
즉, 상기와 같이, 실시 예에서는 상기 제1 회로 패턴(121)의 제2 패드(121-2)는 상기 제1 보호층(140)이 형성되지 않는 제2 영역(R2)에 형성된다.
이때, 상기 제1 보호층(140)은 개구부를 포함한다.
예를 들어, 상기 제1 영역(R1)은 상기 제1 보호층(140)이 배치된 제1-1 영역(R1-1)과, 상기 제1 보호층(140)의 개구부에 대응하는 제1-2 영역(R1-2)을 포함할 수 있다. 그리고, 상기 제1 회로 패턴(121)의 제1 패드(121-1)는 상기 제1-1 영역(R1-1)에 일부 배치되고, 나머지 일부는 상기 제1-2 영역(R1-2)에 배치될 수 있다. 즉, 상기 제1 회로 패턴(121)의 제1 패드(121-1)의 상면의 일부는 상기 제1-1 영역(R1-1)에 배치됨에 따라 상기 제1 보호층(140)에 의해 덮일 수 있다. 또한, 상기 제1 회로 패턴(121)의 제1 패드(121-1)의 상면의 나머지 일부는 상기 제1-2 영역(R1-2)에 배치됨에 따라, 상기 제1 보호층(140)의 개구부를 통해 노출될 수 있다.
상기 제1 보호층(140)의 개구부의 폭(W6)은 상기 제2 패드(121-1)의 폭(W1)의 70% 내지 95%일 수 있다. 상기 제1 보호층(140)의 개구부의 폭(W6)은 상기 제2 패드(121-1)의 폭(W1)의 75% 내지 92%일 수 있다. 상기 제1 보호층(140)의 개구부의 폭(W6)은 상기 제2 패드(121-1)의 폭(W1)의 80% 내지 90%일 수 있다.
그리고, 상기 제1 패드(121-1) 상에 솔더 볼과 같은 접속부를 배치하는 경우, 상기 솔더 볼은 상기 제1 보호층(140)의 개구부 내에 안정적으로 안착될 수 있다. 예를 들어, 상기 제1 보호층(140)은 상기 제1 패드(121-1) 상에 배치되는 솔더 볼과 같은 접속부의 흘러 넘침을 방지하는 댐 역할을 할 수 있다.
이에 따라, 상기 제1 영역(R1)에 배치된 상기 제1 패드(121-1)에 대한 신뢰성 이슈는 존재하지 않는다.
이에 반하여, 상기 제2 영역(R2)에는 상기와 같은 댐 역할을 하는 제1 보호층(140)이 배치되지 않는다. 이에 따라, 상기 제2 영역(R2)에 배치된 제2 패드(121-2) 상에 솔더 볼과 같은 접속부가 배치되는 경우, 상기 접속부의 주위를 가두는 역할을 하는 구성이 존재하지 않음에 따라 상기 접속부가 흘러 넘치는 문제가 발생할 수 있다.
이에 따라, 실시 예에서는 상기 제2 영역(R2)에 배치된 제2 패드(121-2)의 상면의 일부를 가공하여 홈(121-2R)을 형성한다. 그리고, 상기 홈(121-2R)은 상기 제2 패드(121-2) 상에 배치되는 솔더 볼과 같은 접속부를 가두는 댐 역할을 할 수 있다. 이에 따라, 실시 예에서는 상기 제1 보호층(140)이 배치되지 않는 영역에서, 상기 솔더 볼과 같은 접속부가 흘러 넘치는 문제를 해결할 수 있다.
상기 홈(121-2R)은 상기 제2 패드(121-2)의 제1방향으로의 폭(W2)의 30% 내지 90%의 폭(W5)을 가질 수 있다. 예를 들어, 상기 홈(121-2R)은 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)의 35% 내지 85%의 폭(W5)을 가질 수 있다. 예를 들어, 상기 홈(121-2R)은 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)의 40% 내지 80%의 폭(W5)을 가질 수 있다. 예를 들어, 상기 홈(121-2R)의 폭(W5)은 10㎛ 내지 70㎛의 범위를 만족할 수 있다. 예를 들어, 홈(121-2R)의 폭(W5)은 15㎛ 내지 65㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 홈(121-2R)의 폭(W5)은 20㎛ 내지 50㎛ 사이의 범위를 만족할 수 있다.
상기 홈(121-2R)의 폭(W5)이 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)의 30%보다 작거나, 10㎛보다 작은 경우, 상기 홈(121-2R)에 의해 상기 제2 패드(121-2) 상에 배치되는 솔더 볼과 같은 접속부가 안정적으로 가두어지지 않는 문제가 발생할 수 있다. 예를 들어, 상기 홈(121-2R)의 폭(W5)이 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)의 30%보다 작거나, 10㎛보다 작은 경우, 상기 홈(121-2R)이 상기 제2 패드(121-2) 상에 배치되는 솔더 볼과 같은 접속부를 가두는 댐 역할이 제대로 구현되기 어려울 수 있다.
상기 홈(121-2R)의 폭(W5)이 상기 제2 패드(121-2)의 제1 방향으로의 폭(W2)의 90%보다 크거나, 70㎛보다 큰 경우, 상기 제2 패드(121-2)의 전체 영역에서의 두께가 줄어들어, 상기 제2 패드(121-2)의 저항이 증가하고, 이에 따른 신호 전송 손실이 증가하는 문제가 발생할 수 있다.
한편, 상기 홈(121-2R)은 상기 제2 패드(121-2)에 일정 깊이(T2)를 가지고 형성될 수 있다. 이때, 상기 홈(121-2R)의 깊이(T2)는 상기 제2 패드(121-2)의 두께(T1)의 20% 내지 90%를 만족할 수 있다. 예를 들어, 상기 홈(121-2R)의 깊이(T2)는 상기 제2 패드(121-2)의 두께(T1)의 25% 내지 85%를 만족할 수 있다. 예를 들어, 상기 홈(121-2R)의 깊이(T2)는 상기 제2 패드(121-2)의 두께(T1)의 30% 내지 80%를 만족할 수 있다.
이때, 상기 홈(121-2R)의 깊이(T2)가 상기 제2 패드(121-2)의 두께(T1)의 20%보다 작으면, 상기 홈(121-2R)이 댐 역할을 제대로 수행하지 못하는 문제가 발생할 수 있다. 예를 들어, 상기 홈(121-2R)의 깊이(T2)가 상기 제2 패드(121-2)의 두께(T1)의 90%보다 크면, 상기 홈(121-2R)에 의해 상기 제2 패드(121-2)가 단선되는 문제가 발생할 수 있다. 예를 들어, 상기 홈(121-2R)의 깊이(T2)가 상기 제2 패드(121-2)의 두께(T1)의 90%보다 크면, 상기 홈(121-2R)이 상기 제2 패드(121-2)를 관통하는 문제가 발생할 수 있고, 이에 따른 상기 제2 패드(121-2)의 기능이 정상적으로 구현되기 어려울 수 있다.
실시 예의 회로 기판은 비아를 포함한다.
상기 비아는 실시 예의 회로 기판에 포함된 절연층(110)을 관통하며, 이에 따라 서로 다른 층에 배치된 회로 패턴들 사이를 전기적으로 연결할 수 있다. 이때, 상기 비아는 1개의 절연층만을 관통하며 형성될 수 있으며, 이와 다르게 적어도 2개 이상의 절연층을 공통으로 관통하며 형성될 수 있다.
예를 들어, 회로 기판은 제1 비아(131)를 포함한다. 상기 제1 비아(131)는 상기 제1 절연층(111)을 관통하며 형성될 수 있다. 상기 제1 비아(131)는 상기 제1 회로 패턴(121)과 상기 제2 회로 패턴(122) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제1 비아(131)의 상면은 상기 제1 회로 패턴(121)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제1 비아(131)의 하면은 상기 제2 회로 패턴(122)의 상면과 직접 연결될 수 있다. 그리고, 상기 제1 회로 패턴(121) 및 상기 제2 회로 패턴(122)은 상기 제1 비아(131)를 통해 상호 전기적으로 연결되어 신호를 전달할 수 있다.
예를 들어, 회로 기판은 제2 비아(132)를 포함한다. 상기 제2 비아(132)는 제2 절연층(112)을 관통하며 형성될 수 있다. 상기 제2 비아(132)는 상기 제2 회로 패턴(122)과 상기 제3 회로 패턴(123) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제2 비아(132)의 상면은 상기 제2 회로 패턴(122)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제2 비아(132)의 하면은 상기 제3 회로 패턴(123)의 상면과 직접 연결될 수 있다. 이에 따라, 상기 제2 회로 패턴(122)과 상기 제3 회로 패턴(123)은 상기 제2 비아(132)를 통해 상호 직접 전기적으로 연결되어 신호를 전달할 수 있다.
예를 들어, 회로 기판은 제3 비아(133)를 포함한다. 상기 제3 비아(133)는 제3 절연층(113)을 관통하며 형성될 수 있다. 상기 제3 비아(133)는 상기 제3 회로 패턴(123)과 상기 제4 회로 패턴(124)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제3 비아(133)의 상면은 상기 제3 회로 패턴(123)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제3 비아(133)의 하면은 상기 제4 회로 패턴(124)의 상면과 직접 연결될 수 있다. 이에 따라, 상기 제3 회로 패턴(123)과 상기 제4 회로 패턴(124)은 상호 전기적으로 연결되어 신호를 전달할 수 있다.
상기와 같은 제1 비아(131), 제2 비아(132) 및 제3 비아(133)를 포함하는 회로 기판의 비아는 상기 절연층(110)을 관통하는 비아 홀을 형성하고, 상기 형성된 비아 홀 내부를 전도성 물질로 충진하는 것에 의해 형성될 수 있다.
상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 실시 예의 비아를 형성할 수 있다. 상기 비아를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 실시 예의 회로 기판은 제1 보호층(140) 및 제2 보호층(150)을 포함할 수 있다. 상기 제1 보호층(140) 및 제2 보호층(150)은 상기 회로 패턴(121)의 최외측에 배치될 수 있다.
예를 들어, 제1 보호층(140)은 회로기판의 제1 최외측 또는 최상측에 배치될 수 있다. 예를 들어, 상기 제1 보호층(140)은 제1 절연층(111)의 상면에 배치될 수 있다. 예를 들어, 상기 제2 보호층(150)은 회로 기판의 제2 최외측 또는 최하측에 배치될 수 있다. 예를 들어, 상기 제2 보호층(150)은 제3 절연층(113)의 하면에 배치될 수 있다.
상기 제2 보호층(150)은 적어도 1개의 개구부(미도시)를 포함할 수 있다.
예를 들어, 상기 제2 보호층(150)은 상기 제4 회로 패턴(124)의 하면을 노출하는 개구부를 가질 수 있다. 예를 들어, 상기 제2 보호층(150)은 상기 제4 회로 패턴(124)의 하면 중 추후 솔더 볼이 배치된 영역(예를 들어, 외부 기판과 연결되는 단자 패드 부분)을 노출하는 개구부를 가질 수 있다.
이때, 도면 상에는 도시하지 않았지만, 상기 제2 보호층(150)의 개구부를 통해 노출된 제4 회로 패턴(124)의 하면에는 표면 처리층(미도시)이 배치될 수 있다. 상기 표면 처리층은 상기 제2 보호층(150)을 통해 노출된 제4 회로 패턴(124)의 부식 및 산호를 방지하면서 솔더링 특성을 향상시키기 위해 형성될 수 있다.
상기 표면 처리층은 OSP(Organic Solderability Preservative) 층일 수 있다. 예를 들어, 상기 표면 처리층은 상기 제4 회로 패턴(124)의 하면에 코팅된 벤지미다졸(Benzimidazole)과 같은 유기물로 형성된 유기층일 수 있다.
다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 표면 처리층은 도금층일 수 있다. 예를 들어, 상기 표면 처리층은 니켈(Ni) 도금층, 팔라듐(Pd) 도금층 및 금(Au) 도금층 중 적으도 하나를 포함할 수 있다. 또한, 상기 표면 처리층은 제1 보호층(140)을 통해 노출되거나, 상기 제1 보호층(140)이 배치되지 않은 제1 회로 패턴(121)의 상면에도 형성될 수 있을 것이다.
한편, 실시 예에서의 회로 기판에서 회로 패턴에는 일정 수준의 표면 거칠기가 부여될 수 있다.
이때, 실시 예에서, 상기 제1 회로 패턴(121)의 표면 거칠기는 상기 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)의 표면 거칠기와 다를 수 있다. 예를 들어, 실시 예에서의 상기 제1 회로 패턴(121)은 미세 패턴을 포함한다. 예를 들어, 실시 예에서의 상기 제1 회로 패턴(121)은 칩과 연결되는 칩 실장부를 포함하고, 이에 따라 제한된 공간 내에서 칩과의 연결을 위해 미세화가 요구된다. 또한, 상기 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)도 미세화가 요구되기는 하지만, 상기 제1 회로 패턴(121)만큼 미세화가 요구되지는 않는다.
이에 따라, 실시 예에서는 절연층과 회로 패턴의 접착력 향상을 위해 진행되는 전처리 공정에서, 회로 패턴별로 서로 다른 전처리 조건을 적용한다.
예를 들어, 상기 제1 회로 패턴(121)은 미세 패턴을 포함하며, 이에 따라 상기 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)보다는 낮은 전처리 조건을 적용하여 전처리를 진행한다. 예를 들어, 상기 제1 회로 패턴(121)에서도 상기 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)과 동일한 전처리 조건을 진행하는 경우, 미세 회로 패턴의 무너짐과 같은 신뢰성 문제가 발생할 수 있다. 따라서, 실시 예에서는 상기 제1 회로 패턴(121)의 표면 거칠기가 상기 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)의 표면 거칠기보다 작도록 한다.
예를 들어, 상기 제1 회로 패턴(121)의 10점 평균 표면 거칠기(Rz)는 0.01㎛ 내지 0.5㎛ 사이의 범위를 가지도록 한다. 또한, 상기 제2 회로 패턴(122), 상기 제3 회로 패턴(123) 및 상기 제4 회로 패턴(124)은 상기 제1 회로 패턴(121)보다 큰 10점 평균 표면 거칠기(Rz)를 가지도록 한다.
상기 제1 회로 패턴(121)의 10점 평균 표면 거칠기(Rz)가 0.01㎛보다 작은 경우, 상기 제1 회로 패턴(121)과 상기 제1 절연층(111) 사이의 접착력이 감소하고, 이에 따라 상기 제1 절연층(111)으로부터 상기 제1 회로 패턴(121)이 탈락되는 문제가 발생할 수 있다. 상기 제1 회로 패턴(121)의 10점 평균 표면 거칠기(Rz)가 0.5㎛보다 큰 경우, 상기 제1 회로 패턴(121)의 표면에서의 스킨 이펙트가 증가함에 따라, 신호 전송 손실이 증가할 수 있다.
한편, 실시 예에서, 회로 패턴 및 비아들은 복수의 층 구조를 가질 수 있다. 다만, 실시 예에서, 회로 패턴 중 제1 회로 패턴(121)은 ETS 구조를 가지며, 이에 따라 ETS 구조를 가지는 제1 회로 패턴(121)은 다른 회로 패턴이나 비아들과 다른 층 구조를 가질 수 있다.
예를 들어, 상기 제1 회로 패턴(121)은 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)과 다른 층 구조를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(121)은 상기 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)의 층수보다 작은 층수를 가질 수 있다.
예를 들어, 상기 제1 회로 패턴(121)은 전해 도금층만을 포함할 수 있다. 이와 다르게, 상기 제2 회로 패턴(122), 제3 회로 패턴(123) 및 제4 회로 패턴(124)은 각각 시드층 및 전해 도금층을 포함할 수 있다. 예를 들어, 상기 제2 회로 패턴(122)은 시드층(122-1) 및 전해 도금층(122-2)을 포함할 수 있다. 예를 들어, 제3 회로 패턴(123)은 시드층(123-1) 및 전해 도금층(123-2)을 포함할 수 있다. 예를 들어, 제4 회로 패턴(124)은 시드층(124-1) 및 전해 도금층(124)을 포함할 수 있다. 또한, 이에 대응하게, 회로 기판에 포함된 비아는 시드층 및 전해 도금층을 포함할 수 있다. 예를 들어, 제1 비아(131)는 시드층(131-1) 및 전해 도금층(131-2)을 포함할 수 있다. 예를 들어, 제2 비아(132)는 시드층(132-1) 및 전해 도금층(132-2)을 포함할 수 있다. 예를 들어, 제3 비아(133)는 시드층(133-1) 및 전해 도금층(133-2)을 포함할 수 있다.
-변형 예-
도 6는 도 2의 회로 기판의 변형 예를 나타낸 도면이다.
도 6를 참조하면, 회로 기판은 절연층, 회로 패턴, 비아 및 보호층을 포함할 수 있다.
이때, 도 6의 회로 기판에서, 도 2의 회로 기판과 상이한 부분은 제1 패드(121-1)에 있다.
즉, 도 2의 회로 기판에서, 상기 제1 패드(121-1)에는 홈이 형성되지 않았다. 예를 들어, 상기 제1 패드(121-1)는 제1 보호층(140)이 배치되는 영역에 형성되고, 이에 따라 상기 제1 보호층(140)이 댐 역할을 하기 때문에 별도의 홈 형상이 불필요했다.
이와 다르게, 이의 변형 예에서는 상기 제1 패드(121-1)의 상면에도 상기 제2 패드(121-2)의 상면에 형성된 홈과 같은 홈(121-1R)을 형성하도록 한다.
즉, 도 2에서와 같이, 제2 패드(121-2)의 상면에만 홈을 형성하는 경우, 상기 제1 패드(121-1) 상에 배치되는 접속부와, 제2 패드(121-2) 상에 배치되는 접속부 사이의 높이 차(예를 들어, 단차)가 발생할 수 있다. 예를 들어, 상기 제2 패드(121-2) 상에 배치되는 접속부의 일부는 상기 제2 패드(121-2)에 형성된 홈을 채운다. 이에 따라, 상기 제2 패드(121-2) 상에 배치되는 접속부의 높이는, 상기 제1 패드(121-1) 상에 배치되는 접속부의 높이보다 낮을 수 있다.
이에 따라, 이의 변형 예에서는 상기와 같은 문제를 해결하기 위해, 상기 제1 패드(121-1)에도, 상기 제2 패드(121-2)에 대응하는 홈(121-1R)을 형성하도록 한다.
따라서, 도 5에 따르면, 상기 제1 패드(121-1)와 제2 패드(121-2)에 각각 홈이 형성되는 구조를 가짐에 따라, 상기 제1 패드(121-1) 상에 배치되는 접속부와 상기 제2 패드(121-2) 상에 배치되는 접속부의 높이 차이를 해결할 수 있고, 이에 따른 칩 실장 신뢰성을 향상시킬 수 있다.
도 7은 도 2의 회로 기판의 다른 변형 예를 나타낸 도면이다.
도 7를 참조하면, 회로 기판은 절연층, 회로 패턴, 비아 및 보호층을 포함할 수 있다.
이때, 도 7의 회로 기판에서, 도 2의 회로 기판과 상이한 부분은 제1 회로 패턴(121a)에 있다.
예를 들어, 도 2에서의 제1 회로 패턴(121)의 상면은 제1 절연층(111)의 상면과 동일 평면 상에 배치되었다.
이와 다르게, 도 7에서의 상기 제1 회로 패턴(121a)과 상기 제1 절연층(111) 사이에는 단차가 형성될 수 있다. 예를 들어, 상기 제1 절연층(111)에는 리세스가 형성될 수 있고, 상기 제1 회로 패턴(121a)은 상기 제1 절연층(111)의 리세스 내에 배치될 수 있다. 이때, 상기 제1 회로 패턴(121a)은 상기 리세스의 깊이보다 작은 두께를 가질 수 있다. 이에 따라, 상기 제1 회로 패턴(121a)의 상면은 상기 제1 절연층(111)의 상면보다 낮게 위치할 수 있다.
이에 따라, 실시 예에서는 상기 제1 절연층(111)의 일부가 상기 제1 회로 패턴(121a)을 구성하는 제2 패드(121-2) 상에서의 댐 역할을 하도록 하고, 이에 따른 신뢰성을 더욱 향상시킬 수 있다. 나아가, 실시 예에서는 상기 제2 영역(R2)에 베치되는 제1 회로 패턴(121a)의 트레이스를 포함한다. 이때, 상기 트레이스는 미세 패턴일 수 있다. 그리고, 상기 트레이스가 제1 절연층(111)의 표면과 동일 평면 상에 배치되는 경우, 다양한 환경에서 상기 트레이스의 손상이 발생할 수 있다. 이에 따라, 실시 예에서는 상기 제1 절연층(111)과 상기 제1 회로 패턴(121a) 사이에 단차를 두어, 상기 제1 회로 패턴(121a)이 안정적으로 보호될 수 있도록 한다.
한편, 상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴(121a)의 상면 사이의 단차는 1㎛ 내지 8㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴(121a)의 상면 사이의 단차는 2㎛ 내지 7㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴(121a)의 상면 사이의 단차는 3㎛ 내지 6㎛ 사이의 범위를 가질 수 있다.
상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴(121a) 사이의 단차가 1㎛보다 작으면, 상기 제1 절연층(111)의 리세스가 상기와 같은 댐 역할을 제대로 수행하지 못할 수 있다. 또한, 상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴(121a)의 사이의 단차가 1㎛보다 작으면, 상기 제2 영역(R2)에 배치된 트레이스가 안정적으로 보호되지 않을 수 있다. 또한, 상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴(121a) 사이의 단차가 8㎛보다 크면, 상기 단차만큼의 회로 기판의 두께가 증가하는 문제가 있을 수 있다. 또한, 상기 제1 절연층(111)의 상면과 상기 제1 회로 패턴(121a)의 상면 사이의 단차가 8㎛보다 크면, 상기 단차 만큼 최초 형성되는 상기 제1 회로 패턴(121a)의 두께를 증가시켜야 하며, 이에 따른 제조 공정이 복잡해지거나, 제조 비용이 증가하는 문제가 있다.
실시 예의 회로 기판은 제1 최외측에 배치된 제1 절연층 및 상기 제1 절연층의 상면에 매립된 제1 회로 패턴을 포함한다. 이때, 상기 제1 절연층은 제1 보호층이 배치되는 제1 영역과, 상기 제1 영역 이외의 제2 영역을 포함한다. 또한, 상기 제1 회로 패턴은 상기 제1 절연층의 상기 제1 영역 상에 배치되는 제1 패드 및 상기 제2 영역 상에 배치되는 제2 패드를 포함한다. 그리고, 실시 예에서의 상기 제2 패드의 상면에는 하측 방향으로 함몰된 홈이 형성될 수 있다. 그리고, 상기 제2 패드에 형성된 홈은, 추후 패키지 공정에서 상기 제2 패드 상에 배치되는 솔더 볼과 같은 접속부의 흘러 넘침을 방지하는 댐 역할을 할 수 있다. 상기와 같이, 실시 예에서는 상기 제2 패드 상에 상기 접속부의 흘러 넘침을 방지하는 홈을 형성함으로써, 상기 접속부가 상기 제2 패드 상에 안정적으로 형성될 수 있도록 하고, 이에 따른 상기 접속부가 흘러 넘침에 따른 신뢰성 문제를 해결할 수 있다. 예를 들어, 실시 예에서는 상기 접속부가 흘러 넘침에 따라 이웃하는 회로 기판과 접촉하는 전기적 신뢰성 문제를 해결할 수 있다.
또한, 실시 예에서는 상기 제2 패드 뿐 아니라, 상기 제1 패드에도 홈을 형성할 수 있다. 즉, 상기 제2 패드와 마찬가지로, 상기 제1 패드 상에도 솔더 볼과 같은 접속부가 배치된다. 이때, 상기 홈이 상기 제2 패드에만 형성되는 경우, 상기 제1 패드에 배치되는 접속부와 상기 제2 패드에 배치된 접속부 사이에 단차가 발생할 수 있다. 그리고, 상기 발생한 단차에 의해, 상기 접속부 상에 실장되는 칩이 기울어지는 문제가 발생할 수 있다. 이에 따라, 실시 예에서는 상기 제1 패드에도 홈을 형성함으로써, 상기와 같은 단차를 제거할 수 있으며, 이에 따른 상기 칩의 실장 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기 제1 절연층의 상면과 상기 제1 회로 패턴의 상면이 단차를 가지도록 한다. 예를 들어, 실시 예에서는 상기 제1 절연층의 상면보다 상기 제1 회로 패턴의 상면이 낮게 위치하도록 한다. 이에 따라, 실시 예에서는 상기 제1 절연층의 일부도 상기 접속부의 흘러 넘침을 방지하는 댐 역할을 할 수 있도록 하며, 이에 따른 신뢰성을 더욱 향상시킬 수 있다. 나아가, 실시 예에서는 상기와 같은 보호층이 배치되지 않은 제2 영역에서의 트레이스를 안정적으로 보호할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
-패키지 기판-
도 8은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 8을 참조하면, 실시 예의 패키지 기판은 도 2, 도 6 및 도 7 중 어느 하나에 도시된 회로 기판, 상기 회로 기판 상에 실장되는 적어도 하나의 칩과, 상기 칩을 몰딩하는 몰딩층과, 상기 칩이나 외부 기판과의 결합을 위한 접속부를 포함한다.
이하에서는 도 2의 회로 기판을 포함하는 패키지 기판에 대해 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 도 6 또는 도 7의 회로 기판을 포함하는 패키지 기판을 제공할 수도 있을 것이다. 한편, 도 7의 설명에서, 상기 제1 패드(121-1)에는 홈이 형성되지 않은 것으로 설명하였으나, 도 6에서와 같이, 도 7의 제1 패드(121-1)에도 홈이 형성될 수 있을 것이다.
예를 들어, 패키지 기판(200)은 상기 회로 기판의 최외측에 배치된 제1 회로 패턴(121) 상에 배치된 접속부(210)를 포함한다. 상기 접속부(210)는 상기 회로 기판의 제1 패드(121-1) 및 제2 패드(121-2) 상에 배치될 수 있다. 예를 들어, 상기 접속부(210)는 상기 제1 패드(121-1) 상에 배치되는 제1 접속부(211) 및 제2 패드(121-2) 상에 배치되는 제2 접속부(212)를 포함할 수 있다.
제1 접속부(211) 및 제2 접속부(212)는 육면체 형상을 가질 수 있다. 예를 들어, 상기 제1 접속부(211) 및 제2 접속부(212)의 단면은 사각형 형상을 포함할 수 있다. 상기 제1 접속부(211) 및 제2 접속부(212)의 단면은 직사각형 또는 정사각형을 포함할 수 있다. 예를 들어, 상기 제1 접속부(211) 및 제2 접속부(212)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(211) 및 제2 접속부(212)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(211) 및 제2 접속부(212)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접속부(211) 및 제2 접속부(212)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 제1 접속부(211) 및 제2 접속부(212)는 솔더볼일 수 있으나, 이에 한정되는 것은 아니다.
한편, 실시 예에서는 상기 접속부(210) 상에 배치되는 칩(220)을 포함할 수 있다. 상기 칩(220)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(220)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 상기 칩(220)의 단자(230)는 상기 접속부(210)를 통해 상기 제1 회로 패턴(121)의 제1 패드(121-1) 및 제2 패드(121-2)와 연결될 수 있다.
또한, 도면 상에는 도시되지 않았지만, 실시 예의 패키지 기판은 추가 칩을 더 포함할 수 있다. 예를 들어, 실시 예에서는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 2개의 칩이 상기 회로 기판 상에 일정 간격을 두고 각각 배치될 수 있다. 예를 들어, 실시 예에서의 칩(220)은 센트랄 프로세서 칩 및 그래픽 프로세서 칩을 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 복수의 칩은 상기 회로 기판 상에서 상호 일정 간격 이격될 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 150㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 120㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 100㎛ 이하일 수 있다.
바람직하게, 상기 복수의 칩 사이의 이격 간격은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 상기 복수의 칩 사이의 이격 간격이 60㎛보다 작으면, 상기 복수의 칩의 상호 간의 간섭에 의해, 동작 신뢰성에 문제가 발생할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 상기 복수의 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 패키지 기판(200)의 부피가 커질 수 있다.
상기 패키지 기판(200)은 몰딩층(240)을 포함할 수 있다. 상기 몰딩층(240)은 상기 칩(220)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(240)은 상기 실장된 칩(220)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
상기 몰딩층(240)은 상기 제1 보호층(140) 상에 배치되는 제1 부분과, 상기 제1 절연층(111) 상에 배치되는 제2 부분을 포함할 수 있다.
이때, 상기 몰딩층(240)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(240)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(240)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(240)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(250)이 저유전율을 가지도록 하여, 상기 칩(220)에서 발생하는 열에 대한 방열 특성을 높일 수 있도록 한다.
한편, 패키지 기판(200)은 상기 회로 기판의 최하측에 배치된 접속부(250)를 포함할 수 있다. 상기 접속부(250)는 상기 제2 보호층(150)을 통해 노출된 상기 제4 회로 패턴(124)의 하면에 배치될 수 있다.
-제조 방법-
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다. 구체적으로, 이하에서는 도 2에 도시된 회로 기판의 제조 방법을 공정순으로 설명하기로 한다. 다만, 이하의 제조 방법을 통해 도 6 및 도 7에 도시된 회로 기판을 제조할 수 있다.
도 9 내지 도 24은 도 2에 도시된 회로 기판의 제조 방법을 공정순으로 나타낸 도면이다.
도 9를 참조하면, 실시 예에서는 ETS 공법으로 회로 기판을 제조하기 위한 기초 자재를 준비할 수 있다.
예를 들어, 실시 예에서는 캐리어 절연층(311) 및 상기 캐리어 절연층(311)의 적어도 일면에 금속층(312)이 배치된 캐리어 보드(310)를 준비할 수 있다. 이때, 상기 금속층(312)은 상기 캐리어 절연층(311)의 제1면 및 제2면 중 어느 하나의 면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다. 예를 들어, 상기 금속층(312)은 캐리어 절연층(311)의 일면에만 배치되고, 그에 따라 상기 일면에서만 회로 기판의 제조를 위한 ETS 공정을 진행할 수 있다. 이와 다르게, 상기 금속층(312)은 상기 캐리어 절연층(311)의 양면에 모두 배치될 수 있고, 그에 따라 상기 캐리어 보드(311)의 양면에서 회로 기판의 제조를 위한 ETS 공정을 동시에 진행할 수 있다. 이와 같은 경우, 한번에 2개의 회로 기판을 제조할 수 있다.
상기 금속층(312)은 상기 캐리어 절연층(311)에 무전해 도금을 하여 형성될 수 있다. 이와 다르게, 상기 캐리어 절연층(311) 및 금속층(312)은 CCL(Copper Clad Laminate)일 수 있다.
다음으로, 도 10을 참조하면, 실시 예에서는 상기 금속층(312) 상에 제1 드라이 필름(320)을 형성한다. 이때, 상기 제1 드라이 필름(320)은 상기 금속층(312)의 전체를 덮으며 배치될 수 있다. 다음으로, 실시 예에서는 상기 형성된 제1 드라이 필름(320)을 노광 및 현상할 수 있다.
구체적으로, 실시 예에서는 상기 제1 드라이 필름(320)을 노광 및 현상하여, 상기 금속층(312)의 표면을 노출하는 개구부(321)를 형성하는 공정을 진행할 수 있다.
상기 개구부(321)는 상기 금속층(312)의 표면에서, 제1 회로 패턴(121)이 형성될 영역에 대응하게 형성될 수 있다.
이때, 실시 예에서는 상기 노광 및 현상을 통해 개구부(321)가 형성된 제1 드라이 필름(320)을 경화시키는 공정을 진행할 수 있다.
상기 제1 드라이 필름(320)의 경화는, 자외선을 이용한 경화와 적외선을 이용한 경화를 포함할 수 있다.
예를 들어, 실시 예에서는 상기 제1 드라이 필름(320)을 5mV 내지 100mV 사이의 범위의 자외선을 이용하여 경화시킬 수 있다. 이와 다르게, 실시 예에서는 상기 제1 드라이 필름(320)을 적외선 열 경화(curing)할 수 있다.
상기와 같이, 실시 예에서는 상기 제1 드라이 필름(320)을 경화하는 공정을 추가로 진행함으로써, 상기 금속층(312)과 상기 제1 드라이 필름(320) 사이의 접합력을 향상시킬 수 있다. 이에 따라, 실시 예에서는 상기 제1 드라이 필름(320)과 상기 금속층(312)의 접합력 향상에 따라, 상기 개구부(321)에 형성되는 제1 회로 패턴(121)의 미세화가 가능하다. 예를 들어, 실시 예에서는 상기 제1 드라이 필름(320)을 경화하는 공정을 추가로 진행하는 것에 의해, 상기 제1 회로 패턴(121)의 트레이스(121-3)의 선폭(W1) 및 간격(W2)을 줄일 수 있다. 나아가, 실시 예에서는 상기 제1 드라이 필름(320)을 경화하는 공정을 추가로 진행하는 것에 의해, 상기 제1 회로 패턴(121)의 트레이스(121-3)의 선폭(W1)보다 상기 간격(W2)을 더 작게 형성하는 것이 가능하다.
다음으로, 도 11을 참조하면, 실시 예에서는 상기 금속층(312)을 시드층으로, 상기 경화된 제1 드라이 필름(320A)의 개구부(321) 내에 도금층을 형성하여, 제1 회로 패턴(121)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 12를 참조하면, 실시 예에서는 상기 제1 회로 패턴(121A)이 형성되면, 상기 제1 드라이 필름(320A)을 제거하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 상기 제1 회로 패턴(121)을 전처리하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 회로 패턴(121)을 전처리 하여, 상기 제1 회로 패턴(121)의 표면에 일정 수준 이상의 표면 거칠기를 부여할 수 있다. 예를 들어, 실시 예에서는 상기 제1 회로 패턴(121)을 전처리하여, 0.01㎛ 내지 0.5㎛ 사이의 범위의 10점 평균 표면 거칠기(Rz)를 가지는 제1 회로 패턴(121)을 형성할 수 있다.
다음으로, 실시 예에서는 도 13에 도시된 바와 같이, 상기 금속층(312) 상에, 상기 제1 회로 패턴(121)을 덮는 제1 절연층(111)을 형성할 수 있다.
다음으로, 도 14를 참조하면 실시 예에서는 상기 제1 절연층(111)에 비아 홀(VH)을 형성하는 공정을 진행할 수 있다. 상기 비아 홀(VH)은 레이저 가공에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 도 15를 참조하면, 실시 예에서는 제1 비아(131) 및 제2 회로 패턴(122)을 형성하는 공정을 진행할 수 있다.
구체적으로, 실시 예에서는 상기 제1 절연층(111)의 하면 및 상기 비아 홀(VH)의 내벽이 시드층을 형성하고, 상기 시드층을 이용하여 전해 도금을 진행하여 상기 제2 회로 패턴(122)과 상기 제1 비아(131)를 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 16에 도시된 바와 같이, 도 13 내지 도 15에 도시된 공정을 반복 진행하여, 적층 공정을 진행할 수 있다.
구체적으로, 실시 예에서는 상기 제1 절연층(111)의 하면에, 상기 제2 회로 패턴(122)을 덮는 제2 절연층(112)을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예에서는 상기 제2 절연층(112)을 관통하는 제2 비아(132) 및 상기 제2 절연층(112)의 하면에 돌출된 제3 회로 패턴(123)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 17에 도시된 바와 같이, 도 16에 도시된 공정을 반복 진행하여, 추가 적층 공정을 진행할 수 있다.
구체적으로, 실시 예에서는 상기 제2 절연층(112)의 하면에 상기 제3 회로 패턴(123)을 덮는 제3 절연층(113)을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예에서는 상기 제3 절연층(113)을 관통하는 제3 비아(133) 및 상기 제3 절연층(113)의 하면에 돌출된 제4 회로 패턴(124)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 18에 도시된 바와 같이, 실시 예에서는 상기와 같이 제조된 회로 기판에서, 캐리어 보드를 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 캐리어 보드(310)에서, 캐리어 절연층(311)과 금속층(312)을 서로 분리하는 공정을 진행할 수 있다.
다음으로, 도 19에 도시된 바와 같이, 실시 예에서는 상기 회로 기판의 제1 절연층(111)의 상면에 남아있는 금속층(312)을 에칭하여 제거하는 공정을 진행할 수 있다. 이를 통해, 실시 예에서는 상기 회로 기판의 최상측에 배치된 제1 절연층(111)의 상면이 노출될 수 있다.
이때, 상기 금속층(312)의 에칭 조건을 변경하여, 도 2의 회로 기판을 제조 할 수 있고, 이와 다르게 도 7의 회로 기판을 제조할 수 있다.
예를 들어, 상기 금속층(312)의 에칭 조건에 따라, 상기 금속층(312)만을 선택적으로 제거하도록 할 수 있고, 이에 따라 제1 회로 패턴(121)의 상면은 상기 제1 절연층(111)의 상면과 동일 평면 상에 위치할 수 있다.
이와 다르게, 도 20에 도시된 바와 같이, 상기 금속층(312)의 에칭 조건에 따라, 상기 금속층(312)과 함께 상기 제1 회로 패턴(121a)의 일부도 함께 제거하여, 도 7에서와 같이, 상기 제1 절연층(111)과 단차를 가지는 제1 회로 패턴(121a)을 형성할 수도 있을 것이다.
다음으로, 도 21에 도시된 바와 같이, 제1 절연층(111)의 상면에 제1 보호 필름(331)을 형성하고, 상기 제3 절연층(113)의 하면에 제2 보호 필름(332)을 형성할 수 있다.
이후, 실시 예에서는 상기 제1 보호 필름(331)에 개구부(331a)를 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 제2 영역(R2)에 배치된 제2 패드(121-2)의 상면의 일부를 노출하는 개구부(331a)를 형성할 수 있다.
다음으로, 도 22에 도시된 바와 같이, 실시 예에서는 상기 개구부(331a)를 통해 노출된 제2 패드(121-2)의 상면을 레이저 가공하여, 홈(121-2R)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 23에 도시된 바와 같이, 실시 예에서는 상기 제1 보호 필름(331) 및 제2 보호 필름(332)을 제거하는 공정을 진행할 수 있다.
다음으로, 도 24에 도시된 바와 같이, 실시 예에서는 상기 제1 절연층(111)의 상면의 제1 영역(R1)에 개구부를 가지는 제1 보호층(140)을 형성할 수 있다. 또한, 실시 예에서는 제3 절연층(113)의 하면에 개구부를 가지는 제2 보호층(150)을 형성하는 공정을 진행할 수 있다.
실시 예의 회로 기판은 제1 최외측에 배치된 제1 절연층 및 상기 제1 절연층의 상면에 매립된 제1 회로 패턴을 포함한다. 이때, 상기 제1 절연층은 제1 보호층이 배치되는 제1 영역과, 상기 제1 영역 이외의 제2 영역을 포함한다. 또한, 상기 제1 회로 패턴은 상기 제1 절연층의 상기 제1 영역 상에 배치되는 제1 패드 및 상기 제2 영역 상에 배치되는 제2 패드를 포함한다. 그리고, 실시 예에서의 상기 제2 패드의 상면에는 하측 방향으로 함몰된 홈이 형성될 수 있다. 그리고, 상기 제2 패드에 형성된 홈은, 추후 패키지 공정에서 상기 제2 패드 상에 배치되는 솔더 볼과 같은 접속부의 흘러 넘침을 방지하는 댐 역할을 할 수 있다. 상기와 같이, 실시 예에서는 상기 제2 패드 상에 상기 접속부의 흘러 넘침을 방지하는 홈을 형성함으로써, 상기 접속부가 상기 제2 패드 상에 안정적으로 형성될 수 있도록 하고, 이에 따른 상기 접속부가 흘러 넘침에 따른 신뢰성 문제를 해결할 수 있다. 예를 들어, 실시 예에서는 상기 접속부가 흘러 넘침에 따라 이웃하는 회로 기판과 접촉하는 전기적 신뢰성 문제를 해결할 수 있다.
또한, 실시 예에서는 상기 제2 패드 뿐 아니라, 상기 제1 패드에도 홈을 형성할 수 있다. 즉, 상기 제2 패드와 마찬가지로, 상기 제1 패드 상에도 솔더 볼과 같은 접속부가 배치된다. 이때, 상기 홈이 상기 제2 패드에만 형성되는 경우, 상기 제1 패드에 배치되는 접속부와 상기 제2 패드에 배치된 접속부 사이에 단차가 발생할 수 있다. 그리고, 상기 발생한 단차에 의해, 상기 접속부 상에 실장되는 칩이 기울어지는 문제가 발생할 수 있다. 이에 따라, 실시 예에서는 상기 제1 패드에도 홈을 형성함으로써, 상기와 같은 단차를 제거할 수 있으며, 이에 따른 상기 칩의 실장 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기 제1 절연층의 상면과 상기 제1 회로 패턴의 상면이 단차를 가지도록 한다. 예를 들어, 실시 예에서는 상기 제1 절연층의 상면보다 상기 제1 회로 패턴의 상면이 낮게 위치하도록 한다. 이에 따라, 실시 예에서는 상기 제1 절연층의 일부도 상기 접속부의 흘러 넘침을 방지하는 댐 역할을 할 수 있도록 하며, 이에 따른 신뢰성을 더욱 향상시킬 수 있다. 나아가, 실시 예에서는 상기와 같은 보호층이 배치되지 않은 제2 영역에서의 트레이스를 안정적으로 보호할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 제1 영역 및 제2 영역을 포함하는 제1 절연층;
    상기 제1 절연층의 상기 제1 영역 및 상기 제2 영역의 상면에 배치된 제1 회로 패턴; 및
    상기 제1 절연층의 상기 제1 영역에 배치되고, 상기 제1 회로 패턴의 상면을 노출하는 개구부를 포함하는 제1 보호층을 포함하고,
    상기 제1 회로 패턴은,
    상기 제1 절연층의 상기 제1 영역의 상면에 배치된 제1 패드; 및
    상기 제1 절연층의 상기 제2 영역의 상면에 배치된 제2 패드를 포함하고,
    상기 제2 패드의 상면에는 홈이 형성된,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 회로 패턴은,
    상기 제1 절연층의 상면에 매립된 ETS(Embedded Trace Substrate) 구조를 가지는,
    회로 기판.
  3. 제1항에 있어서,
    상기 제1 패드는 제1 형상을 가지고,
    상기 제2 패드는 상기 제1 형상과 다른 제2 형상을 가진,
    회로 기판.
  4. 제1항에 있어서,
    상기 제1 패드의 상면에는,
    상기 제2 패드에 대응하는 홈이 형성된,
    회로 기판.
  5. 제1항에 있어서,
    상기 제1 절연층의 상면은,
    상기 제1 패드의 상면 및 상기 제2 패드의 상면보다 높게 위치하는,
    회로 기판.
  6. 제1항에 있어서,
    상기 제1 회로 패턴은,
    상기 제1 절연층의 상기 제1 영역 및 상기 제2 영역에 배치되고, 상기 제1 패드 및 상기 제2 패드 중 적어도 하나와 연결되는 트레이스를 포함하는,
    회로 기판.
  7. 제1항에 있어서,
    상기 홈은,
    상기 제2 패드의 폭의 30% 내지 90%의 범위의 폭을 가지는,
    회로 기판.
  8. 제1항에 있어서,
    상기 홈은 10㎛ 내지 70㎛의 범위의 폭을 가지는,
    회로 기판.
  9. 제1항에 있어서,
    상기 홈의 깊이는,
    상기 제1 패드의 깊이의 20% 내지 90%의 범위를 만족하는,
    회로 기판.
  10. 제5항에 있어서,
    상기 제1 절연층의 상면과 상기 제1 회로 패턴의 상면 사이의 단차는 1㎛ 내지 8㎛ 사이의 범위를 만족하는,
    회로 기판.
  11. 제1항에 있어서,
    상기 제1 절연층의 하면에 배치된 제2 절연층; 및
    상기 제1 절연층의 하면과 상기 제2 절연층의 상면 사이에 배치되는 제2 회로 패턴을 포함하고,
    상기 제1 회로 패턴의 10점 평균 표면 거칠기(Rz)는,
    상기 제2 회로 패턴의 10점 평균 표면 거칠기(Rz)와 다른,
    회로 기판.
  12. 제11항에 있어서,
    상기 제1 회로 패턴의 10점 평균 표면 거칠기(Rz)는,
    상기 제2 회로 패턴의 10점 평균 표면 거칠기(Rz)보다 작은,
    회로 기판.
  13. 제12항에 있어서,
    상기 제1 회로 패턴의 10점 평균 표면 거칠기(Rz)는,
    0.01㎛ 내지 0.5㎛ 사이의 범위를 가지는,
    회로 기판.
  14. 제1 영역 및 제2 영역을 포함하는 제1 절연층;
    상기 제1 절연층의 상기 제1 영역에 배치된 제1 패드와, 상기 제2 영역의 상면에 배치되고 상면에 홈이 형성된 제2 패드를 포함하는 제1 회로 패턴;
    상기 제1 절연층의 상기 제1 영역에 배치되고, 상기 제1 회로 패턴의 상면을 노출하는 개구부를 포함하는 제1 보호층;
    상기 제1 패드 및 상기 제2 패드 상에 배치된 접속부;
    상기 접속부 상에 배치되는 칩; 및
    상기 제1 절연층 및 상기 제1 보호층 상에 배치되고, 상기 칩을 몰딩하는 몰딩층을 포함하는,
    패키지 기판.
  15. 제14항에 있어서,
    상기 칩은 폭 방향으로 상호 이격되어 배치되는 제1 칩 및 제2 칩을 포함하고,
    상기 제1 칩은 센트랄 프로세서(CPU)에 대응하고,
    상기 제2 칩은 그래픽 프로세서(GPU)에 대응하는,
    패키지 기판.
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