KR20230019650A

KR20230019650A - 회로기판

Info

Publication number: KR20230019650A
Application number: KR1020210101422A
Authority: KR
Inventors: 권명재; 남상혁; 이상현
Original assignee: 엘지이노텍 주식회사
Priority date: 2021-08-02
Filing date: 2021-08-02
Publication date: 2023-02-09
Also published as: WO2023014039A1; CN118056474A

Abstract

실시 예에 따른 회로 기판은 상면 및 하면을 포함하는 절연층; 상기 절연층의 상면에 배치된 제1 회로 패턴층; 상기 제1 회로 패턴층 상에 배치되고, 상기 절연층보다 좁은 폭을 갖는 제1 보호층; 상기 절연층의 하면에 배치된 제2 회로 패턴층; 상기 제2 회로 패턴층 상에 배치되고, 상기 절연층보다 좁은 폭을 갖는 제2 보호층을 포함하고, 상기 절연층의 상면은, 상기 제1 보호층과 수직으로 중첩된 제1 상부 영역, 및 상기 제1 상부 영역을 제외한 제2 상부 영역을 포함하고, 상기 절연층의 하면은, 상기 제2 보호층과 수직으로 중첩된 제1 하부 영역, 및 상기 제2 하부 영역을 제외한 제2 하부 영역을 포함하고, 상기 제2 상부 영역의 일부와 상기 제2 하부 영역의 일부는 수직으로 중첩된다.

Description

회로기판{CIRCUIT BOARD}

실시 예는 회로 기판에 관한 것으로, 특히 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.

전자 부품의 소형화, 경량화, 집적화가 가속되면서, 회로의 선폭이 미세화되고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.

회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 엠에스에이피(MSAP; modified semi-additive process) 등이 제안되었다.

이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.

이러한 회로 기판의 제조 과정에서, 회로기판이 열처리 되는 공정을 거치면서 휨(warpage)이 발생할 수 있다. 또한, 전자 제품의 소형, 박형화에 따라 회로 기판도 박판화되고 있고, 상기 회로 기판의 박판화가 진행될수록 휨에 따른 불량률이 증가하고 있다. 여기에서, 휨 발생 원인은 절연재와 금속 회로 기판의 열팽창계수(CTE) 차이, 탄성계수의 차이 등 다양하다.

더군다나, 상기와 같은 ETS 공법으로 제조된 회로 기판은 캐리어 부재를 중심으로, 이의 일측에서 순차적인 적층 공정을 진행함에 따라 제조된다.

이에 따라, 상기 ETS 공법으로 제조된 회로 기판은 최상측 및 최하측에 배치된 회로 패턴층이 비대칭 구조를 가진다.

예를 들어, 최상측 회로 패턴층은 상기 절연층 내에 매립된 구조를 가진다. 이와 다르게, 최하측 회로 패턴층은 상기 절연층의 하면 아래로 돌출된 구조를 가진다.

그리고, 상기와 같은 비대칭 구조를 가지는 회로 기판에서는, 상기 휨 발생 정도가 더욱 심한 문제가 있다. 예를 들어, 상기와 같은 비대칭 구조를 가지는 회로 기판에서는 매립 패턴이 상측에 배치된 경우, 크라잉 방향(예를 들어, ∩)으로 휨이 발생하는 문제가 있다.

이에 따라, 비대칭 구조를 가지는 ETS 공법으로 제조된 회로 기판의 gnlamdf 최소화할 수 있는 방안이 요구되고 있다.

실시 예에서는 휨 발생이 최소화된 구조를 가지는 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

또한, 실시 예에서는 절연층의 상부에 배치되는 제1 보호층의 개구율과, 절연층의 하부에 배치되는 제2 보호층의 개구율이 서로 다른 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

또한, 실시 예에서는 절연층의 상면의 적어도 일부가 제1 보호층의 개구부와 수직으로 중첩된 구조를 가진 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

또한, 실시 예에서는 절연층의 하면의 적어도 일부가 제2 보호층의 개구부와 수직으로 중첩된 구조를 가진 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

또한, 실시 예에서는 절연층의 상면에 배치된 제1 보호층의 폭과 절연층의 하면에 배치된 제2 보호층의 폭이 서로 다른 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

또한, 상기 제2 상부 영역은 상기 절연층의 상면 중 상기 절연층의 최외측단과 인접한 영역이고, 상기 제2 하부 영역은 상기 절연층의 하면 중 상기 절연층의 최외측단과 인접한 영역이다.

또한, 상기 제1 상부 영역은, 상기 절연층의 상면의 중앙 영역이고, 상기 제2 상부 영역은 상기 절연층의 상면의 가장자리 영역이며, 상기 제1 하부 영역은, 상기 절연층의 하면의 중앙 영역이고, 상기 제2 하부 영역은 상기 절연층의 하면의 가장자리 영역이다.

또한, 상기 제2 하부 영역은, 상기 제1 상부 영역과 수직으로 중첩되는 제2-1 영역과, 상기 제2-1 영역을 제외한 제2-2 영역을 포함한다.

또한, 상기 제2 상부 영역은, 상기 절연층의 하면의 상기 제2-2 영역과 수직으로 중첩된다.

또한, 상기 절연층의 상면의 제2 상부 영역에는 상기 절연층의 하면을 향하여 오목한 리세스를 포함한다.

또한, 상기 리세스는 상기 제1 회로 패턴층과 동일한 폭을 가진다.

또한, 상기 제1 회로 패턴층의 적어도 일부는 상기 절연층에 매립된다.

또한, 상기 제2 회로 패턴층은 상기 절연층의 하면 아래로 돌출된다.

또한, 상기 제1 회로 패턴층의 상면의 적어도 일부는 상기 제1 보호층과 수직으로 중첩되고, 상기 제1 회로 패턴층의 측면의 적어도 일부는 상기 절연층으로 덮인다.

한편, 실시 예에 따른 회로 기판은 상면 및 하면을 포함하는 절연층; 상기 절연층의 상면에 배치된 제1 회로 패턴층; 상기 절연층의 상면 및 상기 제1 회로 패턴층의 상면에 배치된 제1 보호층; 상기 절연층의 하면에 배치된 제2 회로 패턴층; 및 상기 절연층의 하면 및 상기 제2 회로 패턴층의 하면에 배치된 제2 보호층을 포함하고, 상기 절연층의 하면은, 상기 제2 보호층과 수직으로 중첩된 제1 하부 영역, 및 상기 절연층의 최외측단과 인접하고, 상기 제2 하부 영역을 제외한 제2 하부 영역을 포함하고, 상기 제2 하부 영역은 상기 제1 보호층과 수직으로 중첩된다.

또한, 상기 제2 하부 영역은, 상기 절연층의 하면 중 상기 절연층의 최외측단과 가장 인접한 가장 자리 영역이다.

또한, 상기 제1 회로 패턴층 중 적어도 하나는, 상기 제2 하부 영역과 수직으로 중첩된다.

또한, 상기 제2 하부 영역과 수직으로 중첩된 제1 회로 패턴층의 측면은, 상기 절연층의 최외측단과 동일 수직선 상에 위치한다.

또한, 상기 제1 회로 패턴층의 적어도 일부는 상기 절연층에 매립되고, 상기 제2 회로 패턴층은 상기 절연층의 하면 아래로 돌출된다.

실시 예에서의 회로 기판은 휨 특성을 개선할 수 있다.

구체적으로, 회로 기판은 절연층의 상면에 배치되는 제1 보호층 및 절연층의 하면에 배치되는 제2 보호층을 포함한다. 그리고, 절연층의 상면은 제1 보호층과 수직으로 중첩되는 제1 상부 영역 및 상기 제1 상부 영역을 제외한 제2 상부 영역을 포함한다. 이에 대응하게 절연층의 하면은 제2 보호층과 수직으로 중첩되는 제1 하부 영역 및 상기 제1 하부 영역을 제외한 제2 하부 영역을 포함한다. 이때, 상기 제2 상부 영역의 적어도 일부는 제2 하부 영역의 적어도 일부와 수직으로 중첩될 수 있다. 나아가, 상기 제2 상부 영역은 상기 절연층의 상면 중 상기 절연층의 최외측단과 인접한 가장자리 영역이고, 상기 제2 하부 영역은 상기 절연층의 하면 중 상기 최외측단과 인접한 가장자리 영역이다. 이에 따라, 실시 예에서는 상기 절연층의 가장자리 영역에서의 제1 보호층 및 제2 보호층의 경화에 의한 수축을 줄일 수 있고, 이에 따라 상기 회로 기판의 휨 특성을 개선할 수 있다.

나아가, 실시 예에서의 상기 절연층의 제2 하부 영역은 상기 절연층의 제1 상부 영역과 중첩되는 제2-1 영역과, 상기 제2-1 영역을 제외한 제2-2 영역을 포함한다. 즉, 실시 예에서의 제2 보호층의 볼륨은 상기 제1 보호층의 볼륨 대비 상기 제2-2 영역의 면적만큼 낮을 수 있다. 이에 따라, 상기 제1 보호층에 의한 상기 절연층의 제2 상부 영역에서의 경화 수축율이 상기 제2 보호층에 의한 절연층의 제2 하부 영역에서의 경화 수축율보다 클 수 있다. 따라서, 실시 예에서의 회로 기판은 상기 제1 보호층에 의한 경화 수축율에 의해, 상측 방향으로의 휨이 발생할 수 있다. 이때, 일반적인 ETS 구조에서의 회로 기판은 하측 방항에 대응하는 크라잉 방향으로 휨이 발생한다. 이에 따라, 실시 예에서는 상기 크라잉 방향으로의 휨 발생을 억제하거나, 상기 회로 기판의 휨 방향을 스마일 방향으로 쉬프트 시킬 수 있으며, 이에 따른 회로 기판의 휨 특성을 개선할 수 있다.

도 1은 비교 예의 회로 기판을 나타낸 도면이다.
도 2a는 실시 예에 따른 회로 기판의 제조를 위한 판넬을 나타낸 도면이다.
도 2b는 도 2a의 판넬 단위에서 회로 기판의 제조 공정을 설명하기 위한 도면이다.
도 3은 제1 실시 예에 따른 회로 기판의 단면도이다.
도 4a는 도 3의 회로 기판을 상측 방향에서 바라본 평면도이다.
도 4b는 도 3의 회로 기판을 하측 방향에서 바라본 평면도이다.
도 5a 내지 도 5i은 제1 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 6은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 7a 및 도 7b는 도 6의 구조를 설명하기 위한 도면이다.
도 8은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 9는 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예의 설명에 앞서, 비교 예에 대해 설명하기로 한다.

도 1은 비교 예의 회로 기판을 나타낸 도면이다.

도 1의 (a)를 참조하면 비교 예에서는 회로 패턴의 미세화를 위해 ETS(Embedded Trace Substrate) 공법으로 회로 기판을 제조하고 있다.

ETS 공법은 미세 패턴이 절연층 속에 매립하는 구조를 가지며, 이에 따라 상기 미세 패턴의 안정적인 보호가 가능하다. 또한, ETS 공법은 동박층을 식각하여 회로 패턴을 형성하는 대신에, 시드층을 이용하여 회로 패턴을 전해 도금으로 형성하기 때문에, 식각으로 인한 회로 패턴의 형상 변화가 없으며, 이에 따라 회로 패턴을 미세화할 수 있다.

비교 예에서의 ETS 공법은 캐리어 보드 또는 지지 부재의 일측에서 도금 공정을 진행하여 미세한 회로 패턴을 형성하여 진행된다.

예를 들어, 비교 예의 회로 기판(1)은 절연층(10), 제1 회로 패턴층(20), 제2 회로 패턴층(30), 제1 보호층(40) 및 제2 보호층(50)을 포함한다.

제1 회로 패턴층(20)은 절연층(10)의 상면에 배치된다. 예를 들어, 제1 회로 패턴층(20)은 절연층(10) 내에 매립된다. 즉, 제1 회로 패턴층(20)의 측면 및 하면은 상기 절연층(10)에 의해 덮일 수 있다.

제2 회로 패턴층(30)은 절연층(10)의 하면에 배치된다. 예를 들어, 제2 회로 패턴층(30)은 상기 절연층(10)의 하면 아래로 돌출된다.

절연층(10) 내에는 관통 전극(60)이 배치된다. 관통 전극(60)은 절연층(10)을 관통한다. 관통 전극(60)은 절연층(10)의 상면에 배치된 제1 회로 패턴층(20)과, 절연층(10)의 하면에 배치된 제2 회로 패턴층(30) 사이를 연결할 수 있다.

절연층(10)의 상면 및 제1 회로 패턴층(20)의 상면에는 제1 보호층(40)이 배치된다, 상기 제1 보호층(40)은 솔더 레지스트일 수 있다.

절연층(10)의 하면 및 제2 회로 패턴층(30)의 하면에는 제2 보호층(50)이 배치된다, 상기 제2 보호층(50)은 솔더 레지스트일 수 있다.

이때, 상기와 같은 ETS 공법으로 제조된 회로 기판(1)은 제1 회로 패턴층(20)과 제2 회로 패턴층(30)의 비대칭 구조로 인해, 휨 특성이 저하되는 문제가 있다.

그리고, 상기와 같은 회로 기판(1)의 휨 특성의 저하는 회로 기판의 제조 공정에서도 신뢰성 문제를 야기시키지만, 회로 기판의 제조가 완료된 이후, 제품에 어셈블리 과정에서도 편평도를 저하시키거나 고온 어셈블리 공정에서 휨 특성이 저하되는 문제가 있다.

예를 들어, 도 1의 (b)에서와 같이 ETS 구조의 회로 기판에서는, 매립된 패턴인 제1 회로 패턴층(20)이 배치된 방향으로 볼록한 크라잉(crying) 휨이 발생하고, 이는 상기 설명한 바와 같은 다양한 신뢰성 문제를 야기시킨다.

한편, 상기와 같은 회로 기판은 판넬 단위로 제조될 수 있다.

도 2a는 실시 예에 따른 회로 기판의 제조를 위한 판넬을 나타낸 도면이고, 도 2b는 도 2a의 판넬 단위에서 회로 기판의 제조 공정을 설명하기 위한 도면이다.

도 2a 및 도 2b를 참조하면, 회로 기판은 판넬 단위로 제조된다.

또한, 판넬 단위로 제조된 회로 기판에서의 소자 실장 공정이나 소자 몰딩 공정은 상기 판넬을 구성하는 스트립 단위로 진행된다.

그리고, 스트립 단위로 회로 기판의 제조가 완료되면, 상기 스트립을 구성하는 다수의 유닛을 각각 쏘잉(sawing)할 수 있다.

구체적으로, 도 2a를 참조하면, 일반적인 회로기판을 제조하기 위한 기초자재는 동박 적층판(CCL) 형태의 판넬(100)일 수 있다.

상기 판넬(100)의 가로 방향의 폭은 415mm 내지 430mm일 수 있다. 또한, 상기 판넬(100)의 세로 방향의 폭은 510mm 내지 550mm일 수 있다. 여기에서, 상기 판넬(100)의 가로 방향의 폭은 단축 방향의 폭일 수 있고, 세로 방향의 폭은 장축 방향의 폭일 수 있다.

이때, 상기 판넬(100)은 복수의 스트립(200)으로 구분될 수 있다. 다시 말해서, 판넬(100)은 복수의 스트립(200)의 집합으로 이루어질 수 있다. 상기 복수의 스트립(200)은 상기 판넬(100) 내에서 가로 방향 및 세로 방향으로 각각 일정 간격 이격될 수 있다. 예를 들어, 하나의 판넬(100)은 16개의 스트립(200)으로 구분될 수 있다. 즉, 하나의 판넬(100)은 가로 방향으로 2개의 영역으로 구분되고, 세로 방향으로 8개의 영역으로 구분될 수 있다.

한편, 각각의 스트립(200)은 복수의 유닛(300)을 포함할 수 있다. 예를 들어, 하나의 스트립(200)은 1,275개의 유닛(300)을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 하나의 스트립(200)에 포함되는 유닛(300)의 수는 공정 능력에 따라 감소하거나 증가할 수 있을 것이다.

이때, 각각의 유닛(300)은 가로 방향의 폭이 약 3mm일 수 있고, 세로 방향의 폭이 약 2mm일 수 있다. 한편, 상기 각각의 유닛(300)은 실시 예의 회로 기판을 의미할 수 있다.

다시 말해서, 하나의 스트립(200)은 1,275개의 유닛(300)을 포함하고, 판넬(100)은 16개의 스트립(200)을 포함한다. 이에 따라, 하나의 판넬(100) 내에는 16개의 스트립(200)과, 20,400개의 유닛(300)을 포함할 수 있다.

예를 들어, 도 2a에서와 같은 판넬(100) 단위로 회로 기판을 제조하는 경우, 한번에 20,400개의 회로 기판을 동시에 제조할 수 있다.

그리고, 상기 판넬(100) 단위로 회로 기판을 제조하는 경우, 도 2b에서와 같이, 각각의 스트립(200)은 유닛(300)이 배치되는 유닛 영역(300A, 300B, 300C, 300D) 및 상기 유닛 영역(300A, 300B, 300C, 300D) 사이의 더미 영역(DR)을 포함한다. 그리고, 각각의 유닛에 대한 제조가 완료되면, 상기 더미 영역(DR)에서, 각각의 유닛 영역(300A, 300B, 300C, 300D)을 구분하는 쏘잉 라인(SL, sawing line)을 기준으로 각각의 유닛 영역(300A, 300B, 300C, 300D)을 쏘잉하는 과정을 거치게 된다.

에를 들어, 하나의 유닛 영역(300A)의 회로 기판을 기준으로 보았을 때, 스트립(200) 단위에서의 유닛 제조가 완료되면, 상기 유닛 영역(300A)을 둘러싸는 쏘잉 라인(SL1, SL2)을 기준으로 쏘잉이 진행되어, 스트립(200)에서 각각의 유닛 영역에 대응하는 회로 기판을 분리할 수 있다.

이때, 본원에서는 상기 회로 기판의 제조 공정 중에, 상기 쏘잉 라인(SL1, SL2)과 인접한 유닛 영역에, 솔더 레지스트와 같은 보호층의 개구부가 위치하도록 한다. 바람직하게, 실시 예에서는 상기 쏘잉 라인(SL1, SL2)과 인접한 유닛 영역에서의 절연층의 상면 및 하면 중 적어도 하나의 수직으로 중첩되는 개구부를 포함한 보호층이 형성되도록 한다.

나아가, 실시 예에서는 상기 절연층의 상면에 배치되는 보호층의 개구부의 사이즈와, 절연층의 하면에 배치되는 보호층의 개구부의 사이즈를 다르게 적용하여, 상기 회로 기판의 휨 특성을 향상시킬 수 있도록 한다. 예를 들어, 실시 예에서는 비교 예에서와 같은 크라잉 방향(예를 들어, ∩) 로 휨이 발생하는 것을 스마일 방향(예를 들어, ∪)로 쉬프트시킴으로써, 휨 특성을 향상시킬 수 있도록 한다.

예를 들어, 실시 예에서는 상기와 같은 크라잉 방향으로의 휨 발생에 대해, 절연층의 상부 및 하부에 각각 배치되는 솔더 레지스트와 같은 보호층의 경화에 의한 회로 기판의 수축 정도를 제어하여, 이를 스마일 방향으로 쉬프트시킬 수 있도록 한다.

이를 위해, 실시 예에서는 절연층의 하면에 배치되는 보호층의 볼륨을 조절하는 것에 의해 달성될 수 있다. 예를 들어, 절연층의 하면 중 상기 쏘잉 라인(SL1, SL2)과 인접한 영역에는 보호층이 배치되지 않도록 하여, 상기 쏘잉 라인과 인접한 영역에서의 경화 수축을 최소화하고, 이에 따라 상기 회로 기판에 스마일 방향으로 휨이 발생하도록 한다.

이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.

이하에서는 실시 예에 따른 회로 기판 및 이를 포함하는 패키지 기판에 대해 구체적으로 설명하기로 한다.

-전자 디바이스-

실시 예의 설명에 앞서, 실시 예의 회로 기판에 칩을 실장된 구조를 가지는 패키지 기판은 전자 디바이스에 포함될 수 있다.

이때, 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.

그리고, 실시 예에서는 상기 전자 디바이스의 메인 보드와 연결되는 패키지 기판의 두께를 감소하면서, 하나의 기판에 서로 다른 종류의 2개 이상의 칩을 실장할 수 있는 패키지 기판을 제공한다.

이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.

- 제1 실시 예의 회로 기판 -

도 3은 제1 실시 예에 따른 회로 기판의 단면도이고, 도 4a는 도 3의 회로 기판을 상측 방향에서 바라본 평면도이고, 도 4b는 도 3의 회로 기판을 하측 방향에서 바라본 평면도이다.

바람직하게, 도 3은 도 2b에서, 하나의 유닛 영을에 포함된 회로 기판을 B-B' 방향으로 절단한 단면도이다. 그리고, 도 4a는 도 3에서 제1 보호층이 제거된 상태의 회로 기판을 상측에서 바라본 평면도이고, 도4b는 도 3에서 제2 보호층이 제거된 상태의 회로 기판을 하측에서 바라본 평면도이다.

이하에서는 도 3, 도 4a 및 도 4b를 참조하여 실시 예에 따른 회로 기판에 대해 구체적으로 설명하기로 한다.

실시 예의 회로 기판은 적어도 1개의 칩이 실장될 수 있도록 하는 실장 공간을 제공한다. 실시 예의 상기 회로 기판에 실장되는 칩은, 1개일 수 있으며, 이와 다르게 2개일 수 있으며, 이와 다르게 3개 이상일 수 있다. 예를 들어, 회로 기판에는 1개의 프로세서 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩이 실장될 수 있으며, 이와 다르게 1개의 프로세서 칩과 함께 1개의 메모리 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩과 적어도 1개의 메모리 칩이 실장될 수 있다.

회로 기판은 절연층(310)을 포함한다. 상기 절연층(310)은 적어도 1층 이상의 구조를 가진다. 이때, 도 3에서는 상기 회로 기판이 절연층(310)의 층수를 기준으로 1층 구조를 가지는 것으로 도시하였으나 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판은 절연층(310)의 층수를 기준으로 2층 이상의 적층 구조를 가질 수 있다.

다만, 실시 예에서는 설명의 편의를 위해, 절연층의 층 수를 기준으로, 회로 기판이 1층으로 구성되는 것으로 하여 설명하기로 한다.

한편, 상기 회로 기판이 절연층의 층수를 기준으로 복수의 층 구조를 가지는 경우, 이하에서 설명되는 절연층(310)의 상면은 최상측에 배치된 절연층의 상면을 의미하는 것일 수 있다. 또한, 회로 기판의 절연층의 층수를 기준으로 복수의 층 구조를 가지는 경우, 이하에서 설명되는 절연층(310)의 하면은 최하측에 배치된 저연층의 하면을 의미하는 것일 수 있다. 또한, 회로 기판의 절연층의 층수를 기준으로 복수의 층 구조를 가지는 경우, 이하에서 설명되는 제1 회로 패턴층(320)은 최상측 절연층의 상면에 배치된 최상측 회로 패턴층을 의미할 수 있다. 또한, 회로 기판의 절연층의 층수를 기준으로 복수의 층 구조를 가지는 경우, 이하에서 설명되는 제2 회로 패턴층(330)은 최하측 절연층의 하면에 배치된 최하측 회로 패턴층을 의미할 수 있다.

상기 절연층(310)은 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(310)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.

상기 절연층(310)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 절연층(310)의 수지는 나프탈렌(naphthalene)기를 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.

한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.

다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(310)은 다른 절연물질을 포함할 수 있을 것이다.

예를 들어, 절연층(310)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(310)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(310)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다. 예를 들어, 절연층(310)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(310)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다. 예를 들어, 상기 절연층(310)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(310)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.

상기 절연층(310)은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 절연층(310)은 각각 12㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 상기 절연층(310)의 두께가 5㎛ 미만이면, 회로 기판에 포함된 회로 패턴이 안정적으로 보호되지 않을 수 있다. 상기 절연층(310)의 두께가 80㎛를 초과하면, 회로 기판의 전체적인 두께가 증가할 수 있다. 또한, 상기 절연층(310)의 두께가 80㎛를 초과하면, 이에 대응하게 회로 패턴이나 비아의 두께도 증가하고, 이에 따른 회로 패턴을 통해 전달되는 신호의 손실이 증가할 수 있다.

이때, 상기 절연층(310)의 두께는, 서로 다른 층에 배치된 회로패턴들 사이의 두께 방향으로의 거리에 대응할 수 있다. 예를 들어, 상기 절연층(310)의 두께는 상기 제1 회로 패턴층(320)의 하면에서 제2 회로 패턴층(330)의 상면까지의 수직 거리를 의미할 수 있다.

상기 절연층(310)의 표면에는 회로 패턴이 배치된다.

예를 들어, 상기 절연층(310)의 상면에는 제1 회로 패턴층(320)이 배치될 수 있다. 예를 들어, 상기 절연층(310)의 하면에는 제2 회로 패턴층(330)이 배치될 수 있다.

실시 예에서, 회로 기판은 ETS(Embedded Trace Substrate) 공법을 이용하여 제조될 수 있다. 이에 따라, 상기 회로 기판에 포함된 복수의 회로 패턴들 중 적어도 하나는 ETS 구조를 가질 수 있다. 여기에서, ETS 구조를 가진다는 것은, 최외곽에 배치된 최외곽 회로 패턴이 최외곽 절연층에 매립된 구조를 가짐을 의미할 수 있다. 이를 다르게 표현하면, ETS 구조에서는, 회로 기판의 최상측에 배치된 최상측 절연층의 상면에는 하면을 향하여 오목한 캐비티가 형성되고, 그에 따라 회로 기판의 최상측에 배치되는 회로 패턴은 상기 최상측 절연층의 캐비티에 배치된 구조를 가진다는 것을 의미할 수 있다.

예를 들어, 상기 회로 기판의 각 층에 배치된 회로 패턴들 중 적어도 한 층에 배치된 회로 패턴은 절연층에 매립된 구조를 가질 수 있다. 예를 들어, 실시 예에서, 제1 최상측 절연층의 상면에 배치된 회로 패턴은 ETS 구조를 가질 수 있다. 예를 들어, 실시 예에서 절연층(310)의 상면에 배치된 제1 회로 패턴층(320)은 ETS 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 회로 기판의 배치 방향에 따라, 회로 기판의 최하측에 배치된 회로 패턴이 ETS 구조를 가질 수도 있을 것이다. 이하에서는 실시 예의 설명의 편의를 위해, 회로 기판의 최상측에 배치된 회로 패턴이 ETS 구조를 가지는 것으로 하여 설명하기로 한다.

상기 제1 회로 패턴층(320)은 상기 절연층(310)에 매립된 구조를 가질 수 있다. 예를 들어 상기 제1 회로 패턴층(320)의 일부 영역은 상기 절연층(310)에 매립된 구조를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(320)의 전체 영역은 상기 절연층(310)에 매립된 구조를 가질 수 있다.

여기에서, 상기 제1 회로 패턴층(320)이 상기 절연층(310)에 매립된 구조를 가진다는 것은, 상기 제1 회로 패턴층(320)의 측면의 적어도 일부가 상기 절연층(310)으로 덮인다는 것을 의미할 수 있다.

또한, 상기 제1 회로 패턴층(320)이 ETS 구조를 가진다는 것은 상기 제1 회로 패턴층(320)의 상면과 상기 절연층(310)의 상면이 수직으로 중첩되지 않는다는 것을 의미할 수 있다. 한편, 상기 제1 회로 패턴층(320)의 하면은 상기 절연층(310)에 의해 덮일 수 있다.

한편, 제2 회로 패턴층(330)은 절연층(310)의 하면에 배치될 수 있다. 상기 제2 회로 패턴층(330)은 상기 절연층(310) 아래로 돌출될 수 있다.

상기와 같은 회로 패턴층들은, 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 회로 패턴들은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 제1 회로 패턴층(320) 및 제2 회로 패턴층(330)은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

상기 제1 회로 패턴층(320) 및 제2 회로 패턴층(330)은 5㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 제1 회로 패턴층(320) 및 제2 회로 패턴층(330)은 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(320) 및 제2 회로 패턴층(330)은 7㎛ 내지 16㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(320) 및 제2 회로 패턴층(330)의 두께가 5㎛ 미만인 경우에는 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴층(320) 및 제2 회로 패턴층(330)의 두께가 5㎛ 미만인 경우에는 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제1 회로 패턴층(320) 및 제2 회로 패턴층(330)의 두께가 20㎛를 초과하는 경우에는 상기 회로 패턴들의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.

실시 예의 회로 기판은 관통 전극(340)을 포함한다.

상기 관통 전극(340)은 회로 기판에 포함된 절연층(310)을 관통하며, 이에 따라 서로 다른 층에 배치된 회로 패턴들 사이를 전기적으로 연결할 수 있다.

상기 관통 전극(340)은 상기 제1 회로 패턴층(320)과 제2 회로 패턴층(330) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 관통 전극(340)의 상면은 상기 제1 회로 패턴층(320) 중 적어도 하나의 하면과 직접 연결되고, 상기 관통 전극(340)의 하면은 상기 제2 회로 패턴층(330) 중 적어도 하나의 상면과 직접 연결될 수 있다.

이때, 상기 관통 전극(340)은 상기 절연층(310)의 상면에서 상기 절연층(310)의 하면으로 갈수록 폭이 점차 증가하는 경사를 가질 수 있다. 즉, 상기 관통 전극(340)은 ETS 공법으로 제조되며, 이에 따라, 상기 절연층(310)의 하면에서 레이저 공정이 진행됨에 따라 형성된 관통 홀 내부를 충진하며 형성된다. 따라서, 상기 관통 전극(340)은 상면의 폭이 하면의 폭보다 좁은 사다리꼴 형상을 가질 수 있다.

이때, 상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.

한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.

또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.

상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO₂ 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO₂ 레이저는 절연층만 가공할 수 있는 레이저이다.

상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 실시 예의 관통 전극(340)을 형성할 수 있다. 상기 관통 전극(340)을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

한편, 실시 예의 회로 기판은 제1 보호층(350) 및 제2 보호층(360)을 포함할 수 있다. 상기 제1 보호층(350) 및 제2 보호층(360)은 회로 기판의 최상측 및 최하측에 각각 배치될 수 있다.

상기 제1 보호층(350)은 회로 기판의 최상측에 배치된 최상측 절연층의 상면에 배치될 수 있다. 예를 들어, 상기 제1 보호층(350)은 절연층(310)의 상면에 배치될 수 있다.

예를 들어, 상기 제2 보호층(360)은 회로 기판의 최하측에 배치된 최하측 절연층의 하면에 배치될 수 있다. 예를 들어, 상기 제2 보호층(360)은 절연층(310)의 하면에 배치될 수 있다.

상기 제1 보호층(350)은 개구부를 포함할 수 있다. 상기 제1 보호층(350)의 개구부는 상기 절연층(310)의 상면과 수직으로 중첩될 수 있고, 상기 제1 회로 패턴층(320) 중 적어도 하나의 상면과 수직으로 중첩될 수 있다. 이때, 도면 상에서, 상기 제1 보호층(350)의 개구부 중 제1 회로 패턴층(320)과 수직으로 중첩되는 개구부에 대해서는 도시하지 않았다. 다만, 제1 보호층(350)은 제1 회로 패턴층(320)의 패드부(미도시)의 상면과 수직으로 중첩되는 개구부를 더 포함할 수도 있을 것이다.

한편, 제1 실시 예에서의 제1 보호층(350)은 절연층(310)의 상면과 수직으로 중첩되면서, 상기 제1 회로 패턴층(320)의 상면과는 수직으로 중첩되지 않는 제1 개구부(OR1)를 포함할 수 있다.

또한, 제2 보호층(360)은 개구부를 포함할 수 있다. 상기 제2 보호층(360)은 절연층(310)의 하면과 수직으로 중첩될 수 있고, 상기 제2 회로 패턴층(330) 중 적어도 하나의 하면과 수직으로 중첩될 수 있다. 이때, 도면 상에서, 상기 제2 보호층(360)의 개구부 중 제2 회로 패턴층(330)과 수직으로 중첩되는 개구부에 대해서는 도시하지 않았다. 다만, 제2 보호층(360)은 제2 회로 패턴층(330)의 패드부(미도시)의 하면과 수직으로 중첩되는 개구부를 더 포함할 수도 있을 것이다.

한편, 제1 실시 예에서의 제2 보호층(360)은 절연층(310)의 하면과 수직으로 중첩되면서, 상기 제2 회로 패턴층(330)의 하면과는 수직으로 중첩되지 않는 제2 개구부(OR2)를 포함할 수 있다.

이때, 상기 제1 보호층(350)의 폭은 상기 절연층(310)의 폭보다 좁을 수 있다. 예를 들어, 상기 제1 보호층(350)은 상기 절연층(310)의 폭 대비, 상기 제1 개구부(OR1) 폭만큼 좁은 폭을 가질 수 있다.

또한, 상기 제2 보호층(360)의 폭은 상기 절연층(310)의 폭보다 좁을 수 있다. 예를 들어, 상기 제2 보호층(360)은 상기 절연층(310)의 폭 대비, 상기 제2 개구부(OR2)의 폭만큼 좁은 폭을 가질 수 있다.

예를 들어, 상기 절연층(310)의 상면(310T)은 상기 제1 보호층(350)과 수직으로 중첩된 제1 상부 영역(RT1)과, 상기 제1 상부 영역(RT1) 이외의 제2 상부 영역(RT2)을 포함할 수 있다. 예를 들어, 상기 절연층(310)의 상면(310T)은 상기 제1 보호층(350)과 수직으로 중첩된 제1 상부 영역(RT1)을 포함할 수 있다. 예를 들어, 절연층(310)의 상면(310T)은 상기 제1 보호층(350)의 제1 개구부(OR1)와 수직으로 중첩된 제2 상부 영역(RT2)을 포함할 수 있다.

이때, 상기 제1 상부 영역(RT1)은 상기 제2 상부 영역(RT2) 대비 상기 절연층(310)의 최외측단(SL1, SL2)에 인접할 수 있다. 예를 들어, 상기 제2 상부 영역(RT2)은 상기 절연층(310)의 상면(310T) 중 상기 절연층(310)의 최외측단(SL1, SL2)에 인접한 영역일 수 있다. 이는, 상기 제1 보호층(350)의 제1 개구부(OR1)는 상기 절연층(310)의 상면(310T) 중 상기 절연층(310)의 최외측단(SL1, SL2)과 인접한 영역과 수직으로 중첩됨을 의미할 수 있다.

예를 들어, 상기 제2 상부 영역(RT2)은 상기 절연층(310)의 상면(310T) 중 상기 최외측단(SL1, SL2)과 인접한 가장자리 영역 또는 외곽 영역일 수 있다. 그리고, 상기 제1 상부 영역(RT1)은 상기 제2 상부 영역(RT2)을 제외한, 상기 절연층(310)의 상면의 중앙 영역일 수 있다.

한편, 상기 절연층(310)의 하면(310B)은 상기 제2 보호층(360)과 수직으로 중첩된 제1 하부 영역(RB1)과, 상기 제1 하부 영역(RB1) 이외의 제2 하부 영역(RB2)을 포함할 수 있다. 예를 들어, 상기 절연층(310)의 하면(310B)은 상기 제2 보호층(360)과 수직으로 중첩된 제1 하부 영역(RB1)을 포함할 수 있다. 예를 들어, 절연층(310)의 하면(310B)은 상기 제2 보호층(360)의 제2 개구부(OR2)와 수직으로 중첩된 제2 하부 영역(RB2)을 포함할 수 있다.

이때, 상기 제1 하부 영역(RB1)은 상기 제2 하부 영역(RB2) 대비 상기 절연층(310)의 최외측단(SL1, SL2)에 인접할 수 있다. 예를 들어, 상기 제2 하부 영역(RB2)은 상기 절연층(310)의 하면(310B) 중 상기 절연층(310)의 최외측단(SL1, SL2)에 인접한 영역일 수 있다. 이는, 상기 제2 보호층(360)의 제2 개구부(OR2)는 상기 절연층(310)의 하면(310B) 중 상기 절연층(310)의 최외측단(SL1, SL2)과 인접한 영역과 수직으로 중첩됨을 의미할 수 있다.

예를 들어, 제2 하부 영역(RB2)은 상기 절연층(310)의 하면(310B) 중 상기 절연층(310)의 최외측단(SL1, SL2)과 인접한 가장자리 영역 또는 외곽 영역일 수 있다. 그리고, 상기 제1 하부 영역(RB1)은 상기 제2 하부 영역(RB2)을 제외한 상기 절연층(310)의 하면(310B)의 중앙 영역일 수 있다.

이때, 실시 예에서의 상기 절연층(310)의 상면(310T)의 제2 상부 영역(RT2)의 일부는 상기 절연층(310)의 하면(310B)의 제2 하부 영역(RB2)의 일부와 수직으로 중첩될 수 있다. 이는, 상기 절연층(310)에서, 상면의 일부 및 상기 상면의 일부와 수직으로 중첩된 하면의 일부 영역에는 제1 보호층(350) 및 제2 보호층(360)이 모두 배치되어 있지 않음을 의미할 수 있다. 그리고, 상기 상면의 일부 및 하면의 일부는 각각 상기 제2 상부 영역(RT2) 및 제2 하부 영역(RB2)이다. 예를 들어, 상기 절연층(310)의 최외측단(SL1, SL2)과 인접한 상면(310T)의 일부 영역 및 상기 최외측단(SL1, SL2)과 인접한 하면(310B)의 일부 영역은 각각 제1 보호층(350)의 제1 개구부(OR1) 및 제2 보호층(360)의 제2 개구부(OR2)와 수직으로 중첩될 수 있다.

상기와 같이, 실시 예에서는 상기 절연층(310)의 최외측단(SL1, SL2)과 인접한 절연층(310)의 상면(310T)의 제2 상부 영역(RT2)은 상기 제1 보호층(350)과 수직으로 중첩되지 않도록 한다. 나아가, 실시 예에서는 상기 절연층(310)의 최외측단(SL1, SL2)과 인접한 절연층(310)의 하면(310B)의 제2 하부 영역(RB2)은 상기 제2 보호층(360)가 수직으로 중첩되지 않도록 한다.

이에 따라, 실시 예에서는 회로 기판의 제조 공정에서, 상기 제2 상부 영역(RT2) 및 상기 제2 하부 영역(RB2)에서, 상기 제1 보호층(350) 및 제2 보호층(360)의 경화에 따른 수축이 이루어지지 않도록 한다. 이에 따라, 실시 예에서는 상기 제2 상부 영역(RT2) 및 제2 하부 영역(RB2)에서의 제1 보호층(350) 및 제2 보호층(360)의 경화 수축에 따라 발생하는 휨 발생을 최소화할 수 있다.

나아가, 실시 예에서는 상기 제2 상부 영역(RT2)과 상기 제2 하부 영역(RB2)의 면적을 다르게 하여 이에 따른 회로 기판의 휨이 특정 방향으로 발생하도록 한다. 예를 들어, 실시 예에서는 제1 보호층(350)의 제1 개구부(OR1)의 면적 및 상기 제2 보호층(360)의 제2 개구부(OR2)의 면적을 달리하여, 상기 회로 기판의 휨이 특정 방향으로 발생하도록 한다. 예를 들어, 상기 실시 예에서는 상기 제1 보호층(350)의 볼륨과 제2 보호층(360)의 볼륨을 서로 다르게 하여, 상기 회로 기판의 휨이 특정 방향으로 발생하도록 한다.

구체적으로, 실시 예에서는 상기 제2 상부 영역(RT2)의 면적이 상기 제2 하부 영역의 면적보다 작도록 한다. 예를 들어, 실시 예에서는 상기 제1 보호층(350)의 제1 개구부(OR1)의 면적이 상기 제2 보호층(360)의 제2 개구부(OR2)의 면적보다 작도록 한다. 예를 들어, 실시 예에서는 상기 제1 보호층(350)의 볼륨이 상기 제2 보호층(360)의 볼륨보다 크도록 한다.

이에 따라, 실시 예에서는, 상기 제2 보호층(360)에 의한, 상기 제2 하부 영역(RB2)에서의 경화 수축율보다 상기 제1 보호층(350)에 의한 상기 제2 상부 영역(RT2)에서의 경화 수축율이 더 크도록 한다.

그리고, 상기 제1 보호층(350)에 의한 상기 제2 상부 영역(RT2)에서의 경화 수축율이 더 큼에 따라, 실시 예에서는 상기 절연층(310)의 제2 상부 영역(RT2) 및 상기 제2 하부 영역(RB2)이 상기 경화 수축율이 더 큰 제2 상부 영역(RT2)의 상측 방향으로 휘어질 수 있도록 한다. 이때, 비교 예에서와 같이 일반적인 ETS 구조의 회로 기판은 크라잉 방향으로 휨이 발생한다. 그리고, 실시 예에서는 상기와 같은 경화 수축율의 조절을 통해, 상기 회로 기판이 스마일 방향으로 휘어질 수 있도록 하여, 이에 따른 회로 기판의 평탄도를 향상시킬 수 있도록 한다.

구체적으로, 절연층(310)의 하면(310B)의 제2 하부 영역(RB2)은 복수의 영역으로 구분될 수 있다.

예를 들어, 상기 절연층(310)의 하면(310B)의 제2 하부 영역(RB2)은 상기 절연층(310)의 상면(310T)의 제1 상부 영역(RT1)과 중첩되는 제2-1 하부 영역(RB2-1)과, 제2-1 하부 영역(RB2-1)를 제외한 제2-2 하부 영역(RB2-2)을 포함할 수 있다. 그리고, 상기 제2-2 하부 영역(RB2-2)은 상기 제2-1 하부 영역(RB2-1)보다 상기 절연층(310)의 최외측단(SL1, SL2)에 인접할 수 있다.

예를 들어, 상기 제2-2 하부 영역(RB2-2)은 상기 절연층(310)의 상면(310T)의 제2 상부 영역(RT2)과 수직으로 중첩될 수 있다.이에 따라, 실시 예에서는 상기 제2 하부 영역(RB2)이 상기 제1 상부 영역(RT2)보다 상기 제2-1 하부 영역(RB2-1)만큼 더 큰 폭을 가지도록 할 수 있다. 예를 들어, 상기 제2 보호층(360)의 제2 개구부(OR2)는 상기 제1 보호층(350)의 제1 개구부(OR1)보다 상기 제2-1 하부 영역(RB2-1)의 폭만큼 큰 폭을 가질 수 있다.

실시 예에서의 회로 기판은 휨 특성을 개선할 수 있다.

-패키지 기판-

한편, 실시 예에 따른 회로 기판에는 적어도 하나의 칩이 실장될 수 있고, 이를 통해 패키지 기판으로 제공될 수 있다.

예를 들어, 실시 예의 패키지 기판은 도 3의 회로 기판 상에 실장되는 적어도 하나의 칩과, 상기 칩을 몰딩하는 몰딩층과, 상기 칩이나 외부 기판과의 결합을 위한 접속부를 포함한다.

예를 들어, 패키지 기판은 상기 회로 기판의 최상측에 배치된 제1 회로 패턴층(320) 상에 배치되는 제1 접속부(미도시)를 포함한다. 상기 제1 접속부는 솔더볼일 수 있다.

그리고, 상기 솔더 볼 상에는 칩이 실장될 수 있다. 이때, 상기 칩은 프로세서 칩일 수 있다. 예를 들어, 상기 칩은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다.

이때, 실시 예의 회로 기판에는 적어도 2개의 칩이 실장될 수 있다. 실시 예에서는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 2개의 칩이 상기 회로 기판 상에 일정 간격을 두고 각각 배치될 수 있다. 예를 들어, 실시 예에서의 패키지 기판에는 센트랄 프로세서 칩 및 그래픽 프로세서 칩을 포함할 수 있으나, 이에 한정되는 것은 아니다.

한편, 상기 복수의 칩은 상기 회로 기판 상에서 상호 일정 간격 이격될 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 150㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 120㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 100㎛ 이하일 수 있다.

바람직하게, 상기 복수의 칩 사이의 이격 간격은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 상기 복수의 칩 사이의 이격 간격이 60㎛보다 작으면, 상기 복수의 칩의 상호 간의 간섭에 의해, 동작 신뢰성에 문제가 발생할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 상기 복수의 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 패키지 기판의 부피가 커질 수 있다.

- 회로 기판의 제조 방법 -

이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.

실시 예의 회로 기판은 스트립 단위로 제조될 수 있다. 예를 들어, 실시 예의 회로 기판은 판넬 단위로 제조될 수 있다.

이하에서는 설명의 편의를 위해, 판넬의 스트립 영역에서, 특정 유닛 영역을중심으로 설명하기로 한다.

도 5a 내지 도 5i은 제1 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.

실시 예에서는 판넬 단위, 나아가 스트립 단위로 복수의 회로 기판(예를 들어, 복수의 유닛)의 제조가 동시에 진행될 수 있다.

도 5a를 참조하면, 실시 예에서는 상기 회로 기판의 제조를 위한 캐리어 보드를 준비한다.

상기 캐리어 보드는 캐리어 절연층(CB1) 및 상기 캐리어 절연층(CB1) 상에 배치되는 캐리어 동박층(CB2)을 포함한다.

이때, 상기 캐리어 동박층(CB2)은 상기 캐리어 절연층(CB1)의 상면 및 하면 중 적어도 하나의 표면에 배치될 수 있다. 일 예로, 상기 캐리어 동박층(CB2)은 상기 캐리어 절연층(CB1)의 일면에만 배치될 수 있다. 다른 일례로, 상기 캐리어 동박층(CB2)은 상기 캐리어 절연층(CB1)의 양면에 모두 배치될 수 있다.

그리고, 상기 캐리어 동박층(CB2)이 상기 캐리어 절연층(CB1)의 양면에 모두 배치되는 경우, 상기 캐리어 절연층(CB1)의 양면에서 동시에 회로 기판의 제조 공정을 진행할 수 있다.

다만, 실시 예에서는 설명의 편의를 위해, 상기 캐리어 보드의 하측에서만 회로 기판의 제조 공정이 진행되는 것으로 하여 설명하기로 한다.

이때, 상기 캐리어 절연층(CB1) 및 상기 캐리어 동박층(CB2)은 CCL(Copper Clad Laminate)일 수 있다.

다음으로, 실시 예에서는 도 5b에 도시된 바와 같이, 상기 캐리어 동박층(CB2)의 하면에 회로 패턴을 형성하는 공정을 진행할 수 있다.

이때, 캐리어 동박층(CB2)의 하면은 복수의 영역으로 구분될 수 있다. 예를 들어, 상기 캐리어 동박층(CB2)의 하면은, 쏘잉 라인을 기준으로 유효 영역에 대응하는 유닛 영역(UR)과, 상기 유닛 영역(UR) 이외의 더미 영역(DR)을 포함한다.

그리고, 실시 예에서는 상기 캐리어 동박층(CB2)의 유닛 영역(UR)의 하면에 제1 회로 패턴층(320)을 형성하는 공정을 진행할 수 있다.

다음으로, 실시 예에서는 도 5c에 도시된 바와 같이, 상기 캐리어 동박층(CB2)의 하면 및 상기 제1 회로 패턴층(320)의 하면에 절연층(310)을 적층하는 공정을 진행할 수 있다. 이때, 상기 절연층(310)은 상기 캐리어 동박층(CB2)의 유닛 영역(UR)의 하면뿐 아니라, 더미 영역(DR)의 하면에도 형성될 수 있다.

다음으로, 실시 예에서는 도 5d에 도시된 바와 같이, 상기 절연층(310)을 관통하는 관통 홀(VH)을 형성하는 공정을 진행할 수 있다. 상기 관통 홀(VH)은 레이저 공정을 통해 형성될 수 있으나, 이에 한정되는 것은 아니다.

또한, 상기 관통 홀(VH)은 상기 절연층(310)을 관통하며, 상기 제1 회로 패턴층(320) 중 적어도 하나의 하면과 수직으로 중첩될 수 있다.

다음으로, 도 5e에 도시된 바와 같이, 실시 예에서는 상기 관통 홀(VH)을 채우는 관통 전극(340) 및 상기 절연층(310)의 하면에 제2 회로 패턴층(330)을 형성하는 공정을 진행할 수 있다.

다음으로, 도 5f에 도시된 바와 같이, 실시 예에서는 상기 캐리어 절연층(CB1) 및 상기 캐리어 동박층(CB2)을 제거하는 공정을 진행할 수 있다. 이를 통해, 절연층(310)의 상면 및 제1 회로 패턴층(320)의 상면이 노출될 수 있다. 이때, 상기 절연층(310)의 상면 및 하면은 유닛 영역(UR) 및 더미 영역(DR)을 포함한다.

다음으로, 실시 예에서는 도 5g 에 도시된 바와 같이, 상기 절연층(310)의 상면(310T)에 제1 보호층(350)을 형성하고, 상기 절연층(310)의 하면에 제2 보호층(360)을 형성하는 공정을 진행할 수 있다.

이때, 상기 제1 보호층(350)은 상기 절연층(310)의 유닛 영역(UR)에서의 상면 중 일부 영역 상에 형성될 수 있다. 이를 위해 상기 제1 보호층(350)은 제1 개구부(OR1)를 포함할 수 있다. 예를 들어, 상기 절연층(310)의 상면(310T)은 상기 제1 보호층(350)과 수직으로 중첩된 제1 상부 영역(RT1)과, 상기 제1 상부 영역(RT1) 이외의 제2 상부 영역(RT2)을 포함할 수 있다. 예를 들어, 상기 절연층(310)의 상면(310T)은 상기 제1 보호층(350)과 수직으로 중첩된 제1 상부 영역(RT1)을 포함할 수 있다. 예를 들어, 절연층(310)의 상면(310T)은 상기 제1 보호층(350)의 제1 개구부(OR1)와 수직으로 중첩된 제2 상부 영역(RT2)을 포함할 수 있다.

이때, 상기 제1 상부 영역(RT1)은 상기 제2 상부 영역(RT2) 대비 상기 절연층(310)의 최외측단(SL1, SL2)인 더미 영역(DR)에 인접할 수 있다.

이에 대응하게, 제2 보호층(360)도 상기 절연층(310)의 유닛 영역(UR)에서의 하면 중 일부 영역 상에 형성될 수 있다. 이를 위해, 제2 보호층(360)은 제2 개구부(OR2)를 포함할 수 있다. 예를 들어, 상기 절연층(310)의 하면(310B)은 상기 제2 보호층(360)과 수직으로 중첩된 제1 하부 영역(RB1)과, 상기 제1 하부 영역(RB1) 이외의 제2 하부 영역(RB2)을 포함할 수 있다. 예를 들어, 상기 절연층(310)의 하면(310B)은 상기 제2 보호층(360)과 수직으로 중첩된 제1 하부 영역(RB1)을 포함할 수 있다. 예를 들어, 절연층(310)의 하면(310B)은 상기 제2 보호층(360)의 제2 개구부(OR2)와 수직으로 중첩된 제2 하부 영역(RB2)을 포함할 수 있다.

그리고, 상기 절연층(310)의 상면(310T)의 제2 상부 영역(RT2)의 일부는 상기 절연층(310)의 하면(310B)의 제2 하부 영역(RB2)의 일부와 수직으로 중첩될 수 있다.

다음으로, 실시 예에서는 도 5h 및 도 5i에 도시된 바와 같이, 상기 더미 영역(DR)의 쏘잉 라인(SL1, SL2)을 중심으로 쏘잉 공정을 진행하여 상기 유닛 영역(UR)의 회로 기판을 분리할 수 있다.

실시 예에서의 회로 기판은 휨 특성을 개선할 수 있다.

- 제2 실시 예의 회로 기판 -

도 6은 제2 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 7a 및 도 7b는 도 6의 구조를 설명하기 위한 도면이다.

도 6, 도 7a 및 도 7b를 참조하면, 제2 실시 예에 따른 회로 기판(300A)은 절연층(310A), 제1 회로 패턴층(320), 제2 회로 패턴층(330), 관통 전극(340), 제1 보호층(350) 및 제2 보호층(360)을 포함한다.

이때, 제2 실시 예의 회로 기판(300A)에서, 절연층(310A)을 제외한 다른 부분은 도 3의 제1 실시 예에 따른 회로 기판(300)과 실질적으로 동일하며, 이에 따라 중복되는 부분의 설명은 생략하기로 한다.

제2 실시 예의 회로 기판(300A)의 절연층(310A)의 상면(310T)은 상기 제1 보호층(350)과 수직으로 중첩된 제1 상부 영역(RT1)과, 상기 제1 상부 영역(RT1) 이외의 제2 상부 영역(RT2)을 포함할 수 있다. 예를 들어, 상기 절연층(310A)의 상면(310T)은 상기 제1 보호층(350)과 수직으로 중첩된 제1 상부 영역(RT1)을 포함할 수 있다. 예를 들어, 절연층(310A)의 상면(310T)은 상기 제1 보호층(350)의 제1 개구부(OR1)와 수직으로 중첩된 제2 상부 영역(RT2)을 포함할 수 있다.

예를 들어, 상기 제2 상부 영역(RT2)은 상기 절연층(310A)의 상면(310T) 중 상기 최외측단(SL1, SL2)과 인접한 가장자리 영역 또는 외곽 영역일 수 있다. 그리고, 상기 제1 상부 영역(RT1)은 상기 제2 상부 영역(RT2)을 제외한, 상기 절연층(310A)의 상면의 중앙 영역일 수 있다.

한편, 상기 절연층(310A)의 하면(310B)은 상기 제2 보호층(360)과 수직으로 중첩된 제1 하부 영역(RB1)과, 상기 제1 하부 영역(RB1) 이외의 제2 하부 영역(RB2)을 포함할 수 있다. 예를 들어, 상기 절연층(310A)의 하면(310B)은 상기 제2 보호층(360)과 수직으로 중첩된 제1 하부 영역(RB1)을 포함할 수 있다. 예를 들어, 절연층(310A)의 하면(310B)은 상기 제2 보호층(360)의 제2 개구부(OR2)와 수직으로 중첩된 제2 하부 영역(RB2)을 포함할 수 있다.

이때, 상기 제1 하부 영역(RB1)은 상기 제2 하부 영역(RB2) 대비 상기 절연층(310A)의 최외측단(SL1, SL2)에 인접할 수 있다. 예를 들어, 상기 제2 하부 영역(RB2)은 상기 절연층(310A)의 하면(310B) 중 상기 절연층(310A)의 최외측단(SL1, SL2)에 인접한 영역일 수 있다. 이는, 상기 제2 보호층(360)의 제2 개구부(OR2)는 상기 절연층(310A)의 하면(310B) 중 상기 절연층(310A)의 최외측단(SL1, SL2)과 인접한 영역과 수직으로 중첩됨을 의미할 수 있다.

또한, 상기 절연층(310A)의 하면(310B)의 제2 하부 영역(RB2)은 상기 절연층(310A)의 상면(310T)의 제1 상부 영역(RT1)과 중첩되는 제2-1 하부 영역(RB2-1)과, 제2-1 하부 영역(RB2-1)를 제외한 제2-2 하부 영역(RB2-2)을 포함할 수 있다. 그리고, 상기 제2-2 하부 영역(RB2-2)은 상기 제2-1 하부 영역(RB2-1)보다 상기 절연층(310A)의 최외측단(SL1, SL2)에 인접할 수 있다.

예를 들어, 상기 제2-2 하부 영역(RB2-2)은 상기 절연층(310A)310A)면(310T)의 제2 상부 영역(RT2)과 수직으로 중첩될 수 있다.이에 따라, 실시 예에서는 상기 제2 하부 영역(RB2)이 상기 제1 상부 영역(RT2)보다 상기 제2-1 하부 영역(RB2-1)만큼 더 큰 폭을 가지도록 할 수 있다. 예를 들어, 상기 제2 보호층(360)의 제2 개구부(OR2)는 상기 제1 보호층(350)의 제1 개구부(OR1)보다 상기 제2-1 하부 영역(RB2-1)의 폭만큼 큰 폭을 가질 수 있다.

한편, 상기 절연층(310A)의 상면에는 적어도 하나의 리세스(RP)가 형성될 수 있다. 예를 들어, 상기 절연층(310A)의 상면의 제2 상부 영역(RT2)에는 리세스(RP)가 형성될 수 있다. 상기 리세스(RP)는 상기 제1 회로 패턴층(320)에 대응하는 형상을 가질 수 있다.

구체적으로, 제2 실시 예에서는 상기 제1 보호층(350)의 제1 개구부(OR1)와 수직으로 중첩된 절연층(310A)의 상면에는 상기 제1 회로 패턴층(320)이 제거된 리세스(RP)가 형성될 수 있다.

예를 들어, 제2 실시 예의 회로 기판의 제1 회로 패턴층(320)의 형성 공정에서, 절연층(310A)의 상면의 제2 상부 영역(RT2)에도 제1 회로 패턴층(320)의 일부가 형성될 수 있다.

그리고, 회로 기판이 최종 제조된 이후에, 상기 제2 상부 영역(RT2)에는 상기 제1 보호층(350)이 배치되지 않음에 따라, 상기 제2 상부 영역(RT2)에 배치된 제1 회로 패턴층(320)은 상기 제1 보호층(350)에 의해 보호되지 않을 수 있다. 이때, 상기 제1 보호층(350)과 수직으로 중첩되지 않은 상기 절연층(310A)의 상면의 제2 상부 영역(RT2)에 제1 회로 패턴층(320)이 배치된 경우, 상기 회로 기판의 어셈블리 공정에서 쇼트와 같은 전기적 신뢰성 문제가 발생할 수 있다.

이에 따라, 제2 실시 예에서는 상기 절연층(310A)의 상면(310T)의 제2 상부 영역(RT2)에 배치된 제1 회로 패턴층(320)을 에칭하여 제거하는 공정을 추가로 진행할 수 있으며, 이에 따라 상기 제2 상부 영역(RT2)에는 상기 제1 회로 패턴층(320)이 제거된 리세스(RP)가 형성될 수 있다.

이때, 상기 리세스(RP)는 상기 제1 회로 패턴층(320)의 폭과 동일한 폭을 가질 수 있다. 또한, 상기 리세스(RP)의 깊이는 상기 제1 회로 패턴층(320)의 두께와 동일할 수 있다. 예를 들어, 상기 리세스(RP)의 바닥면은 상기 제1 회로 패턴층(320)의 하면과 동일 평면 상에 위치할 수 있다.

상기 리세스(RP)에 대해 구체적으로 설명하면 다음과 같다.

도 7a 및 도 7b에서와 같이, 실시 예에서는 도 5b의 제1 회로 패턴층(320)의 형성 공정에서, 유닛 영역(UR) 및 더미 영역(DR)과 수직으로 오버랩되는 더미 패턴(320D)을 형성할 수 있다.

상기 더미 패턴(320D)은 상기 캐리어 동박층(CB2)의 하면 및 상기 제1 회로 패턴층(320)의 하면에 절연층(310)을 적층하는 공정에서의 신뢰성을 향상시키기 위한 것일 수 있다. 예를 들어, 상기 캐리어 동박층(CB2)의 하면에 형성된 제1 회로 패턴층(320)은 상기 더미 영역(DR)에 인접할 수록 밀도가 낮아질 수 있다. 예를 들어, 상기 캐리어 동박층(CB2)의 하면 중 상기 더미 영역(DR)에 인접한 유닛 영역(UR)에는 제1 회로 패턴층(320)이 형성되지 않을 수 있다. 이에 따라, 상기 제1 회로 패턴층(320)이 밀집되어 형성된 부분과, 이를 제외한 부분에서의 상기 절연층(310)의 적층 두께가 달라질 수 있다. 또한, 상기 제1 회로 패턴층(320)의 밀도가 낮은 부분에서는, 상기 절연층(310) 내에 빈 공간인 보이드가 포함될 수 있다. 그리고, 상기 보이드는 상기 절연층(310)의 강도를 감소시키는 요인으로 작용하며, 절연층(310)의 평탄도를 저하시키는 요인으로 작용할 수 있다.

이에 따라, 실시 예에서는 상기와 같이 더미 영역(DR) 및 상기 더미 영역(DR)에 인접한 영역에 더미 패턴(320D)을 형성한 상태에서, 회로 기판의 제조 공정을 진행할 수 있다.

이때, 상기 더미 패턴(320D)은 상기 절연층의 상면 중 상기 제1 보호층(350)과 수직으로 중첩되지 않는 제2 상부 영역(RT2)에 형성된다. 이에 따라, 상기 제1 보호층(350)이 형성된 이후에, 상기 더미 패턴(320D)은 에칭에 의해 제거될 수 있으며, 이에 따라 리세스(RP)로 남을 수 있다.

따라서, 제2 실시 예에 따른 회로 기판에 포함된 리세스(RP)는 상기 회로 기판의 제조 공정에서, 상기 유닛 영역(UR)의 가장자리 영역과 상기 더미 영역(DR)에 형성된 더미 패턴(320)이 제거된 부분을 의미할 수 있다.

상기 리세스(RP)의 폭은 상기 제1 회로 패턴층(320)의 폭과 동일할 수 있다. 예를 들어, 상기 리세스(RP)의 폭은 상기 제1 회로 패턴층(320)의 트레이스의 폭과 동일할 수 있다.

이와 다르게, 상기 리세스(RP)의 폭은 상기 제1 회로 패턴층(320)의 폭보다 클 수 있다. 이는 상기 절연층의 적층 공정에서, 상기 더미 패턴이 형성된 부분에서의 적층 신뢰성(예를 들어, 보이드 제거 및 평탄도 향상)을 더욱 높이기 위해, 상기 더미 패턴(320D)의 폭을 상기 제1 회로 패턴층(320)의 폭보다 크게 할 수 있다. 이에 따라, 실시 예에서의 상기 리세스(RP)의 폭은 상기 제1 회로 패턴층(320)의 폭보다 클 수 있다. 예를 들어, 상기 리세스(RP)는 상기 제1 회로 패턴층(320)과 단차를 가질 수 있다.

- 제3 실시 예의 회로 기판 -

도 8은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 8을 참조하면, 제3 실시 예에 따른 회로 기판(300B)은 절연층(310), 제1 회로 패턴층(320), 제2 회로 패턴층(330), 관통 전극(340), 제1 보호층(350B) 및 제2 보호층(360)을 포함한다.

이때, 제3 실시 예의 회로 기판(300B)에서, 제1 보호층(350B)을 제외한 다른 부분은 도 3의 제1 실시 예에 따른 회로 기판(300)과 실질적으로 동일하며, 이에 따라 중복되는 부분의 설명은 생략하기로 한다.

제3 실시 예의 회로 기판(300B)의 제1 보호층(350B)은 상기 절연층(310)의 상면과 수직으로 중첩될 수 있다.

이에 따라, 절연층(310)의 상면(310T)은 상기 제1 보호층(350B)과 수직으로 중첩된 제1 상부 영역(RT1)만을 포함할 수 있다.

그리고, 상기 절연층(310)의 하면(310B)은 상기 제2 보호층(360)과 수직으로 중첩된 제1 하부 영역(RB1)과, 상기 제1 하부 영역(RB1) 이외의 제2 하부 영역(RB2)을 포함할 수 있다. 예를 들어, 상기 절연층(310A)의 하면(310B)은 상기 제2 보호층(360)과 수직으로 중첩된 제1 하부 영역(RB1)을 포함할 수 있다. 예를 들어, 절연층(310A)의 하면(310B)은 상기 제2 보호층(360)의 제2 개구부(OR2)와 수직으로 중첩된 제2 하부 영역(RB2)을 포함할 수 있다.

이때, 상기 제1 하부 영역(RB1)은 상기 제2 하부 영역(RB2) 대비 상기 절연층(310A)의 최외측단(SL1, SL2)에 인접할 수 있다. 예를 들어, 상기 제2 하부 영역(RB2)은 상기 절연층(310)의 하면(310B) 중 상기 절연층(310)의 최외측단(SL1, SL2)에 인접한 영역일 수 있다. 이는, 상기 제2 보호층(360)의 제2 개구부(OR2)는 상기 절연층(310)의 하면(310B) 중 상기 절연층(310)의 최외측단(SL1, SL2)과 인접한 영역과 수직으로 중첩됨을 의미할 수 있다.

또한, 상기 절연층(310)의 하면(310B)의 제2 하부 영역(RB2)은 상기 절연층(310)의 상면(310T)의 제1 상부 영역(RT1)과 중첩될 수 있다. 예를 들어, 상기 절연층(310)의 하면(310B)의 제2 하부 영역(RB2)은 모두 상기 절연층(310)의 상부 영역(RT1)의 제1 상부 영역(RT1)과 중첩될 수 있다.

즉, 제3 실시 예에서는 상기 제1 보호층(350B)의 볼륨은 비교 예와 동일하게 유지한 상태에서, 제2 보호층(360)의 볼륨을 줄여, 이에 따른 상기 회로 기판의 휨 특성을 향상시킬 수 있도록 한다.

- 제4 실시 예의 회로 기판 -

도 9는 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 9를 참조하면, 제4 실시 예에 따른 회로 기판(300C)은 절연층(310), 제1 회로 패턴층(320C), 제2 회로 패턴층(330), 관통 전극(340), 제1 보호층(350C) 및 제2 보호층(360)을 포함한다.

이때, 제4 실시 예의 회로 기판(300C)에서, 제1 회로 패턴층(320C)을 제외한 다른 부분은 실질적으로 도 7의 제3 실시 예에 따른 회로 기판(300B)과 동일하며, 이에 따라 중복되는 부분의 설명은 생략하기로 한다.

제4 실시 예의 회로 기판(300C)의 제1 회로 패턴층(320C)의 적어도 하나는 상기 절연층(310)의 하면(310B)의 제2 하부 영역(RB2)과 수직으로 중첩된다.

이때, 제2 실시 예에서는 상기 절연층(310)의 하면(310B)의 제2 하부 영역(RT2)과 수직으로 중첩되는 제1 회로 패턴층(320C)은 쇼트와 같은 전기적 신뢰성 문제로 인해 제거되고, 이에 따른 리세스(RP)를 포함하였다.

이와 다르게, 제4 실시 예에서는 상기 절연층(310)의 상면(310T)은 제1 상부 영역(RT1)만을 포함하며, 이에 따라 절연층(310)의 상면(310T)의 가장자리 영역도 제1 보호층(350C)과 수직으로 중첩된다.

이에 따라, 제4 실시 예에서의 제1 회로 패턴층(320C)의 적어도 하나는 상기 절연층(310)의 하면(310B)의 제2 하부 영역(RB2)과 수직으로 중첩될 수 있다.

나아가, 상기 제1 회로 패턴층(320C) 중 적어도 하나는 상기 절연층(310)의 최외측단(SL1, SL2)과 수직으로 중첩될 수 있다. 예를 들어, 상기 제1 회로 패턴층(320C) 중 적어도 하나의 측면은 상기 절연층(310)의 최외측단(SL1, SL2)과 동일 수직선 상에 위치할 수 있다. 예를 들어, 상기 제1 회로 패턴층(320C) 중 적어도 하나의 측면은 상기 절연층(310)의 최외측단(SL1, SL2)으로 노출될 수 있다.

예를 들어, 도 7a 및 도 7b에서 설명한 바와 같이, 상기 회로 기판의 형성 공정에서, 상기 유닛 영역(UR) 및 상기 더미 영역(DR)에는 더미 패턴(320D)이 형성된다. 이때, 도 6에서와 같이, 최종 회로 기판에서, 상기 더미 패턴(320D) 상에 제1 보호층이 배치되지 않은 경우, 상기 더미 패턴(320D)은 에칭에 의해 제거됨에 따라 리세스(RP)로 남는다.

이와 다르게, 도 9에서와 같이, 상기 더미 패턴(320D)이 제1 보호층에 의해 덮이는 경우, 상기 더미 패턴(320D)은 제거되지 않을 수 있으며, 이에 따라 상기 절연층(310)의 최외측단(SL1, SL2)으로 노출될 수 있다.

실시 예에서의 회로 기판은 휨 특성을 개선할 수 있다.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

상면 및 하면을 포함하는 절연층;
상기 절연층의 상면에 배치된 제1 회로 패턴층;
상기 제1 회로 패턴층 상에 배치되고, 상기 절연층보다 좁은 폭을 갖는 제1 보호층;
상기 절연층의 하면에 배치된 제2 회로 패턴층;
상기 제2 회로 패턴층 상에 배치되고, 상기 절연층보다 좁은 폭을 갖는 제2 보호층을 포함하고,
상기 절연층의 상면은,
상기 제1 보호층과 수직으로 중첩된 제1 상부 영역, 및 상기 제1 상부 영역을 제외한 제2 상부 영역을 포함하고,
상기 절연층의 하면은,
상기 제2 보호층과 수직으로 중첩된 제1 하부 영역, 및 상기 제2 하부 영역을 제외한 제2 하부 영역을 포함하고,
상기 제2 상부 영역의 일부와 상기 제2 하부 영역의 일부는 수직으로 중첩된, 회로 기판.
제1항에 있어서,
상기 제2 상부 영역은 상기 절연층의 상면 중 상기 절연층의 최외측단과 인접한 영역이고,
상기 제2 하부 영역은 상기 절연층의 하면 중 상기 절연층의 최외측단과 인접한 영역인, 회로 기판.
제1항에 있어서,
상기 제1 상부 영역은, 상기 절연층의 상면의 중앙 영역이고,
상기 제2 상부 영역은 상기 절연층의 상면의 가장자리 영역이며,
상기 제1 하부 영역은, 상기 절연층의 하면의 중앙 영역이고,
상기 제2 하부 영역은 상기 절연층의 하면의 가장자리 영역인, 회로 기판.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제2 하부 영역은,
상기 제1 상부 영역과 수직으로 중첩되는 제2-1 영역과,
상기 제2-1 영역을 제외한 제2-2 영역을 포함하는, 회로 기판.
제4항에 있어서,
상기 제2 상부 영역은,
상기 절연층의 하면의 상기 제2-2 영역과 수직으로 중첩되는, 회로 기판.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 절연층의 상면의 제2 상부 영역에는 상기 절연층의 하면을 향하여 오목한 리세스를 포함하는, 회로 기판.
제6항에 있어서,
상기 리세스는 상기 제1 회로 패턴층과 동일한 폭을 가지는, 회로 기판.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제1 회로 패턴층의 적어도 일부는 상기 절연층에 매립된, 회로 기판.
제8항에 있어서,
상기 제2 회로 패턴층은 상기 절연층의 하면 아래로 돌출된, 회로 기판.
제8항에 있어서,
상기 제1 회로 패턴층의 상면의 적어도 일부는 상기 제1 보호층과 수직으로 중첩되고,
상기 제1 회로 패턴층의 측면의 적어도 일부는 상기 절연층으로 덮이는, 회로 기판.
상면 및 하면을 포함하는 절연층;
상기 절연층의 상면에 배치된 제1 회로 패턴층;
상기 절연층의 상면 및 상기 제1 회로 패턴층의 상면에 배치된 제1 보호층;
상기 절연층의 하면에 배치된 제2 회로 패턴층; 및
상기 절연층의 하면 및 상기 제2 회로 패턴층의 하면에 배치된 제2 보호층을 포함하고,
상기 절연층의 하면은,
상기 제2 보호층과 수직으로 중첩된 제1 하부 영역, 및
상기 절연층의 최외측단과 인접하고, 상기 제2 하부 영역을 제외한 제2 하부 영역을 포함하고,
상기 제2 하부 영역은 상기 제1 보호층과 수직으로 중첩되는, 회로 기판.
제11항에 있어서,
상기 제2 하부 영역은,
상기 절연층의 하면 중 상기 절연층의 최외측단과 가장 인접한 가장 자리 영역인, 회로 기판.
제11항에 있어서,
상기 제1 회로 패턴층 중 적어도 하나는, 상기 제2 하부 영역과 수직으로 중첩되는, 회로 기판.
제13항에 있어서,
상기 제2 하부 영역과 수직으로 중첩된 제1 회로 패턴층의 측면은,
상기 절연층의 최외측단과 동일 수직선 상에 위치하는, 회로 기판.
제11항 내지 제14항 중 어느 한 항에 있어서,
상기 제1 회로 패턴층의 적어도 일부는 상기 절연층에 매립되고,
상기 제2 회로 패턴층은 상기 절연층의 하면 아래로 돌출된, 회로 기판.
제15항에 있어서,
상기 제1 회로 패턴층의 상면의 적어도 일부는 상기 제1 보호층과 수직으로 중첩되고,
상기 제1 회로 패턴층의 측면의 적어도 일부는 상기 절연층으로 덮이는, 회로 기판.