KR20230080184A - 회로기판 및 이를 포함하는 패키지 기판 - Google Patents

회로기판 및 이를 포함하는 패키지 기판 Download PDF

Info

Publication number
KR20230080184A
KR20230080184A KR1020210167672A KR20210167672A KR20230080184A KR 20230080184 A KR20230080184 A KR 20230080184A KR 1020210167672 A KR1020210167672 A KR 1020210167672A KR 20210167672 A KR20210167672 A KR 20210167672A KR 20230080184 A KR20230080184 A KR 20230080184A
Authority
KR
South Korea
Prior art keywords
insulating layer
cavity
circuit board
layer
disposed
Prior art date
Application number
KR1020210167672A
Other languages
English (en)
Inventor
이동건
유석종
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020210167672A priority Critical patent/KR20230080184A/ko
Priority to PCT/KR2022/019069 priority patent/WO2023096458A1/ko
Publication of KR20230080184A publication Critical patent/KR20230080184A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/0366—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement reinforced, e.g. by fibres, fabrics
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및 상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치되고, 제1 캐비티를 포함하는 제2 절연층을 포함하고, 상기 제2 절연층은, 상기 제1 절연층을 향할수록 폭이 감소하는 상기 제1 캐비티의 제1 경사면을 포함하고, 상기 제1 경사면은, 상기 제1 캐비티의 일측에서 상기 제2 절연층의 상면에 인접하게 위치한 제1 단부와, 상기 제1 캐비티의 상기 일측에서 상기 제2 절연층의 하면에 인접하게 위치한 제2 단부를 포함하고, 상기 제1 단부와 상기 제2 단부 사이의 수평 거리는 0.1㎛ 내지 25㎛ 범위를 만족한다.

Description

회로기판 및 이를 포함하는 패키지 기판{CIRCUIT BOARD AND PACKAGE SUBSTRATE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에, 원하는 성능을 얻는데 한계가 있다.
일반적인 패키지 기판은 프로세서 칩이 배치된 프로세서 패키지와, 메모리 칩이 부착된 메모리 패키지가 하나로 연결된 형태를 가진다. 이러한 패키지 기판은 프로세서 칩과 메모리 칩을 하나의 통합 패키지로 제조함으로써, 칩의 실장 면적을 줄이고, 짧은 패스를 통해 고속 신호이 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 패키지 기판은 모바일 기기 등에 많이 적용되고 있다.
한편, 최근 들어 모바일 기기와 같은 전자기기의 고사양화, HBM(High Bandwidth Memory) 채용 등으로, 패키지의 사이즈가 커지고 있으며, 이에 따른 인터포져를 포함한 패키지 기판이 주로 사용되고 있다. 이때, 상기 인터포져는 실리콘 기판으로 구성된다.
그러나, 실리콘 기판과 같은 인터포져의 경우, 인터포져를 제조하기 위한 재료적인 비용이 클 뿐만 아니라, TSV(Through Silicon Via) 형성이 복잡하고 비용도 크다는 문제점이 있다.
또한, 종래에는 패키지 기판으로 실리콘계 인터커넥트 브리지를 포함하는 기판이 사용되고 있다. 다만, 실리콘계 인터커넥트 브리지의 경우, 브리지의 실리콘 재료와 기판의 올가닉 재료 간의 CTE(Coefficient of Thermal Expansion) 미스매치에 의한 신뢰성 이슈가 존재하며, 파워 인테그리티(Power Integrity) 특성이 저하되는 문제가 있다.
실시 예에서는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공할 수 있도록 한다.
또한, 실시 예에서는 슬림화된 구조를 가지는 회로 기판 및 이를 포함하는 패키지 기판을 제공할 수 있도록 한다.
또한, 실시 예에서는 최적의 물리적 신뢰성 및 전기적 신뢰성을 가진 캐비티를 포함하는 회로 기판 및 이를 포함하는 패키지 기판을 제공할 수 있도록 한다.
또한, 실시 예에서는 소자와 연결되는 신호 연결 라인의 길이를 최소화할 수 있는 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및 상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치되고, 제1 캐비티를 포함하는 제2 절연층을 포함하고, 상기 제2 절연층은, 상기 제1 절연층을 향할수록 폭이 감소하는 상기 제1 캐비티의 제1 경사면을 포함하고, 상기 제1 경사면은, 상기 제1 캐비티의 일측에서 상기 제2 절연층의 상면에 인접한 제1 단부와, 상기 제1 캐비티의 상기 일측에서 상기 제2 절연층의 하면에 인접한 제2 단부를 포함하고, 상기 제1 단부와 상기 제2 단부 사이의 수평 거리는 0.1㎛ 내지 25㎛ 범위를 만족한다.
또한, 상기 회로 기판은 상기 제2 절연층 상에 배치되고, 상기 제1 캐비티와 수직으로 중첩되는 관통 홀을 포함하는 보호층을 포함한다.
또한, 상기 보호층의 관통 홀의 폭은, 상기 제1 캐비티의 전체 영역 중 상기 제2 절연층의 상면과 인접한 영역에서의 폭보다 크다.
또한, 상기 제2 절연층은, 상기 제1 경사면의 상기 제1 단부와 인접하고, 상기 보호층의 관통 홀과 수직으로 중첩되는 제1 상면을 포함하고, 상기 제1 상면의 폭은 상기 제1 단부 및 상기 제1 단부와 인접한 상기 보호층의 관통 홀의 내벽 사이의 수평거리이고, 50㎛ 내지 80㎛ 범위를 만족한다.
또한, 상기 회로 기판은 상기 제2 절연층 상에 배치된 제2 회로 패턴층을 포함하고, 상기 제2 회로 패턴층 중 상기 제1 단부와 가장 인접하게 배치된 패턴은, 상기 제1 단부로부터 55㎛ 내지 95㎛ 범위의 간격만큼 이격된다.
또한, 상기 제2 절연층은, 상기 제1 캐비티와 수평 방향으로 이격되고, 상기 제1 절연층을 향할수록 폭이 감소하는 제2 경사면의 제2 캐비티를 포함하고, 상기 제2 경사면은, 상기 제2 절연층의 상면 및 상기 제1 경사면의 상기 제1 단부에 인접한 제3 단부를 포함하고, 상기 제1 단부와 상기 제3 단부 사이의 간격은 100㎛ 내지 150㎛ 범위를 만족한다.
또한, 상기 제1 절연층은 프리프레그를 포함하고, 상기 제2 절연층은 PID(Photoimageable dielectics)를 포함한다.
또한, 상기 제1 절연층은 프리프레그를 포함하고, 상기 제2 절연층은 ABF(Ajinomoto build-up film) 또는 RCC(Resin Coated Copper)를 포함한다.
또한, 상기 제1 회로 패턴층은, 상기 제1 캐비티와 수직으로 중첩되고, 칩이 실장되는 제1 패드부; 및 상기 제1 패드부와 연결되는 연결부를 포함하고, 상기 연결부는, 상기 제1 캐비티의 상기 제1 경사면과 수직으로 중첩되고, 상면이 상기 제2 절연층에 접하는 제1 부분; 및 상기 제1 부분으로부터 연장되고, 상면이 상기 제2 절연층에 접하지 않는 제2 부분을 포함한다.
또한, 상기 제1 회로 패턴층은, 상기 제1 캐비티와 수직으로 중첩되지 않고, 상면이 상기 제2 절연층에 접하는 제2 패드부를 포함하고, 상기 연결부의 상기 제1 부분은 상기 제2 패드부와 직접 연결되고, 상기 연결부의 상기 제2 부분은 상기 제2 패드부와 직접 연결된다.
또한, 상기 제1 절연층 및 상기 제2 절연층은 동일한 제1 절연 물질을 포함하고, 상기 제1 절연 물질은 PID(Photoimageable dielectics)를 포함하고, 상기 제1 캐비티의 바닥면은, 상기 제1 회로 패턴층의 하면보다 높게 위치하고, 상기 제1 회로 패턴층의 상면보다 낮게 위치한다.
또한, 상기 회로 기판은 상기 제2 절연층 아래에 배치된 제3 절연층을 포함하고, 상기 제3 절연층은 상기 제1 및 제2 절연층과 다른 제2 절연물질을 포함하고, 상기 제2 절연물질은 프리프레그를 포함한다.
한편, 실시 예에 따른 패키지 기판은 제1 캐비티를 포함하는 제1 회로 기판; 및 상기 제1 캐비티와 수직으로 중첩되는 제2 캐비티를 포함하고, 상기 제1 회로 기판 상에 결합되는 제2 회로 기판;을 포함하고, 상기 제1 회로 기판은, 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치되고, 제1 캐비티를 포함하는 제2 절연층; 및 상기 제2 절연층 상에 배치된 제2 회로 패턴층; 상기 제1 회로 패턴층 중 상기 제1 캐비티와 수직으로 중첩된 제1 회로 패턴층 상에 배치되는 제1 도전성 결합부; 상기 제1 도전성 결합부 상에 배치된 프로세서 칩; 상기 제2 회로 패턴층 상에 배치되고, 상기 제2 회로 기판과 결합되는 제2 도전성 결합부를 포함하고, 상기 제2 절연층은, 상기 제1 절연층을 향할수록 폭이 감소하는 상기 제1 캐비티의 제1 경사면을 포함하고, 상기 제1 경사면은, 상기 제1 캐비티의 일측에서 상기 제2 절연층의 상면에 인접한 제1 단부와, 상기 제1 캐비티의 상기 일측에서 상기 제2 절연층의 하면에 인접한 제2 단부를 포함하고, 상기 제1 단부와 상기 제2 단부 사이의 수평 거리는 0.1㎛ 내지 25㎛ 범위를 만족한다.
또한, 상기 제1 회로 기판은, 상기 제2 절연층 상에 배치되고, 상기 제1 캐비티와 수직으로 중첩되는 관통 홀을 포함하는 보호층을 포함하고, 상기 보호층의 관통 홀의 폭은, 상기 제1 캐비티의 전체 영역 중 상기 제2 절연층의 상면과 인접한 영역에서의 폭보다 크며, 상기 제2 절연층은 상기 제1 경사면의 상기 제1 단부와 인접하고, 상기 보호층의 관통 홀과 수직으로 중첩되는 제1 상면을 포함하고, 상기 제1 상면의 폭은 상기 제1 단부 및 상기 제1 단부와 인접한 상기 보호층의 관통 홀의 내벽 사이의 수평 거리이고, 50㎛ 내지 80㎛ 범위를 만족한다.
또한, 상기 제2 회로 패턴층 중 상기 제1 단부와 가장 인접하게 배치된 패턴은, 상기 제1 단부로부터 55㎛ 내지 95㎛ 범위의 간격만큼 이격된다.
또한, 상기 프로세서 칩의 적어도 일부는 상기 제2 캐비티 내에 배치되고, 상기 프로세서 칩의 최상단은, 상기 제2 도전성 결합부의 최상단보다 높게 위치한다.
또한, 상기 패키지 기판은 상기 제2 회로 기판 상에 배치되는 제3 회로 기판을 포함하고, 상기 제3 회로 기판은 메모리 칩을 포함하며, 상기 제2 회로 기판은, 상기 제1 회로 기판과 상기 제3 회로 기판 사이를 연결하는 인터포져 기판이다.
또한, 상기 패키지 기판은 상기 제2 회로 기판에 실장된 메모리 칩을 포함하고, 상기 제2 회로 기판은 상기 제1 회로 기판과 연결되는 메모리 기판이다.
또한, 상기 제1 캐비티는 길이 방향 또는 폭 방향으로 이격되는 제1-1 캐비티 및 제1-2 캐비티를 포함하고, 상기 프로세서 칩은, 상기 제1-1 캐비티 내에 배치되는 제1 프로세서 칩과, 상기 제1-2 캐비티 내에 배치되는 제2 프로세서 칩을 포함하고, 상기 제1-1 캐비티 및 상기 제1-2 캐비티는 100㎛ 내지 150㎛ 범위의 간격만큼 이격된다.
나아가, 실시 예에서는 제1 절연층 및 제2 절연층을 포함한다. 이때, 상기 제2 절연층은 캐비티를 포함한다. 이때, 상기 캐비티를 포함하는 상기 제2 절연층의 경사면의 제1 단부와 제2 단부 사이의 폭을 관리한다. 또한, 실시 예에서는 상기 제2 절연층 상에 배치되는 상기 캐비티와 수직으로 중첩되는 관통 홀을 포함하는 보호층을 포함한다. 그리고 실시 예에서는 상기 보호층의 관통 홀과 수직으로 중첩되는 상기 제2 절연층의 상면 영역의 폭을 관리한다. 또한, 실시 예에서는 상기 제2 절연층 상에 배치되는 제2 회로 패턴층 중 상기 관통 홀과 가장 인접하게 배치된 인접 패턴과 상기 보호층의 측면 사이의 간격을 관리한다. 이를 통해, 실시 예에서는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시키면서, 회로 집적도를 향상시킬 수 있고, 이를 통해 회로 기판의 사이즈를 슬림화할 수 있다.
한편, 상기 제2 절연층은 감광성 물질을 포함한다. 이에 따라, 상기 캐비티는 상기 제2 절연층에 포토리소그래피 공정을 진행하는 것에 의해 형성할 수 있다. 이때, 실시 예에서는 스톱 레이어 없이도 상기 제1 절연층에 손상이 가지 않는 범위 내에서, 상기 제2 절연층에만 선택적으로 캐비티를 형성할 수 있다. 이때, 상기 제1 절연층과 제2 절연층 사이에는 제1 회로 패턴층이 배치된다. 상기 제1 회로 패턴층은 상기 캐비티와 수직으로 중첩된 제1 패드부와, 상기 캐비티와 수직으로 중첩되지 않는 제2 패드부를 포함한다. 그리고, 상기 제1 회로 패턴층은 상기 제1 패드부와 제2 패드부 사이를 직접 연결하는 연결부를 포함한다. 상기 연결부는 상기 제1 회로 패턴층의 트레이스를 의미할 수 있다. 상기 연결부의 일단은 상기 제1 패드부와 직접 연결될 수 있다. 또한, 상기 연결부의 타단은 상기 제2 패드부와 직접 연결될 수 있다.
이를 통해, 실시 예서는 상기 제1 패드부와 제2 패드부가 상기 연결부를 통해 상호 직접 연결되는 구조를 가질 수 있고, 이에 따른 신호 전달 특성이나 동작 신뢰성을 향상시킬 수 있다.
예를 들어, 비교 예에서는 캐비티 형성을 위해 스톱 레이어가 필요하며, 이에 따라 실시 예와 같은 연결부를 형성할 수 없었다. 이에 따라 비교 예에서는 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 적어도 2개의 관통 전극이 필요하였다. 예를 들어, 비교 예에서는 상기 제1 패드부와 수직으로 중첩되는 제1 관통 전극, 상기 제2 패드부와 수직으로 중첩되는 제2 관통 전극을 이용하여 상기 제1 패드부와 제2 패드부 사이가 서로 연결되었다. 이에 따라, 비교 예에서는 실시 예 대비, 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 상기 제1 관통 전극 및 제2 관통 전극을 포함하는 신호 경로가 추가로 존재해야 하며, 이에 따라 상기 제1 패드부와 제2 패드부 사이의 신호 라인이 증가하는 문제가 있다.
이에 반하여, 실시 예에서는 상기 연결부를 이용하여 상기 제1 패드부(131) 및 제2 패드부 사이를 직접 연결할 수 있다. 이를 통해 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리를 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부와 제2 패드부 사이를 연결하기 위한 별도의 관통 전극이 불필요하며, 이에 따라 상기 관통 전극에 대응하는 공간에 추가적인 회로 패턴층의 배치가 가능하며, 이를 통한 회로 집적도를 향상시킬 수 있다.
또한, 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리가 상기 연결부의 거리에 대응한다. 이를 통해, 실시 예에서는 비교 예 대비, 상기 신호 전달 거리에서 적어도 2개의 관통 전극을 포함하는 경로에 대응하는 거리를 줄일 수 있으며, 이에 따라 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리를 최소화할 수 있다. 나아가 실시 예에서는 상기 제1 패드부 및 제2 패드부 사이의 신호 전달 거리를 줄임에 따라, 상기 신호 전달 거리에 비례하여 증가하는 노이즈 영향을 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 특성을 향상시킬 수 있으며, 나아가 상기 회로 기판의 동작 신뢰성을 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 2a는 도 1의 회로 기판에서 일부 구성이 제거된 평면도이다.
도 2b는 도 2a에서 제2 절연층이 배치된 상태에서의 제1 회로 패턴층을 나타낸 평면도이다.
도 3은 도 1의 회로 기판의 캐비티 영역을 확대한 확대도이다.
도 4a는 제1 비교 예의 캐비티를 포함하는 회로 기판의 단면도이다.
도 4b는 도 4a의 회로 기판의 평면도이다.
도 4c는 제2 비교 예의 캐비티를 포함하는 회로 기판의 단면도이다.
도 5는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 6은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 7은 제3 실시 예의 회로 기판에 대한 도 2b의 A-A' 방향으로의 단면도이다.
도 8은 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 9는 제5 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 10은 도 9의 회로 기판에서 일부 층이 제거된 평면도이다.
도 11은 실시 예에 따른 제1 패키지 기판을 나타낸 도면이다.
도 12는 실시 예에 따른 제2 패키지 기판을 나타낸 도면이다.
도 13은 실시 예에 따른 제3 패키지 기판을 나타낸 도면이다.
도 14는 실시 예에 따른 제4 패키지 기판을 나타낸 도면이다.
도 15a 내지 도 15j는 도 2에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-전자 디바이스 -
실시 예의 설명에 앞서, 실시 예의 패키지 기판을 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
그리고, 실시 예에서는 상기 전자 디바이스의 메인 보드와 연결되는 패키지 기판의 두께를 감소하면서, 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 패키지 기판을 제공한다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
실시 예
이하에서는 실시 예에 따른 회로 기판 및 상기 회로 기판을 포함하는 패키지 기판에 대해 구체적으로 설명하기로 한다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 2a는 도 1의 회로 기판에서 일부 구성이 제거된 평면도이고, 도 2b는 도 2a에서 제2 절연층이 배치된 상태에서의 제1 회로 패턴층을 나타낸 평면도이며, 도 3은 도 1의 회로 기판의 캐비티 영역을 확대한 확대도이다. 또한, 도 4a는 제1 비교 예의 캐비티를 포함하는 회로 기판의 단면도이고, 도 4b는 도 4a의 회로 기판의 평면도이며, 도 4c는 제2 비교 예의 캐비티를 포함하는 회로 기판의 단면도이다.
이하에서는 도 1 내지 도 4c를 참조하여 실시 예에 따른 캐비티를 포함하는 회로 기판에 대해 구체적으로 설명하기로 한다.
실시 예의 회로 기판은 복수의 절연층을 포함한다. 여기에서, 복수의 절연층 각각은 단층 구조를 가질 수 있고, 이와 다르게 복수의 층으로 구성될 수 있다.
구체적으로, 회로 기판은 제1 절연층(110) 및 제2 절연층(120)을 포함한다.
상기 제1 절연층(110)은 도 2에 도시된 바와 같이 단층 구조를 가질 수 있고, 이와 다르게 복수의 층 구조를 가질 수 있다.
또한, 제2 절연층(120)은 상기 제1 절연층(110) 상에 배치된다. 상기 제2 절연층(120)은 단층 구조를 가질 수 있고, 이와 다르게 복수의 층 구조를 가질 수 있다.
제1 실시 예에서, 상기 제1 절연층(110)과 제2 절연층(120)은 서로 다른 절연물질을 포함할 수 있다.
예를 들어, 제1 절연층(110)은 제1 절연 물질을 포함할 수 있고, 제2 절연층(120)은 상기 제1 절연층(110)과 다른 제2 절연 물질을 포함할 수 있다.
예를 들어, 상기 제1 절연층(110)을 구성하는 제1 절연 물질은 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 절연층(110)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
상기 제1 절연층(110)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 제1 절연층(110)의 수지는 나프탈렌(naphthalene)기를 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.
한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.
상기 제2 절연층(120)을 구성하는 제2 절연 물질은 상기 제1 절연물질과 다르다. 예를 들어, 상기 제2 절연층(120)은 감광성 물질을 포함할 수 있다. 일 예로, 상기 제2 절연층(120)을 구성하는 제2 절연 물질은 PID(Photo Imagable Dielectric))를 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제2 절연층(120)을 구성하는 제2 절연 물질은, 포토리소그래피(Photolithography) 공정을 통해 관통전극의 형상을 위한 관통 홀(미도시)이나, 소자 실장을 위한 캐비티를 형성할 수 있는 감광성 물질이라면, 모두 이에 포함될 수 있을 것이다.
상기 제1 절연층(110) 및 제2 절연층(120)은 각각 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(110) 및 제2 절연층(120)은 각각 15㎛ 내지 55㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(110) 및 제2 절연층(120)은 각각 20㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 상기 제1 절연층(110) 및 제2 절연층(120)의 두께가 10㎛ 미만이면, 회로 기판에 포함된 회로 패턴층이 안정적으로 보호되지 않을 수 있다. 상기 제1 절연층(110) 및 제2 절연층(120)의 각각의 두께가 60㎛를 초과하면, 회로 기판의 전체적인 두께가 증가할 수 있다. 또한, 상기 제1 절연층(110) 및 제2 절연층(120)의 각각의 두께가 60㎛를 초과하면, 이에 대응하게 회로 패턴층이나 관통 전극의 두께도 증가하고, 이에 따른 회로 패턴을 통해 전달되는 신호의 손실이 증가할 수 있다.
이때, 제1 절연층(110) 및 제2 절연층(120)의 두께는 서로 다른 층에 배치된 회로패턴층들 사이의 두께 방향으로의 거리에 대응할 수 있다.
예를 들어, 제1 절연층(110)의 두께는 제1 회로 패턴층(130)의 하면과 제3 회로 패턴층(150)의 상면 사이의 수직 거리를 의미할 수 있다. 예를 들어, 제2 절연층(120)의 두께는 제1 회로 패턴층(130)의 상면과 제2 회로 패턴층(140)의 하면 사이의 두께 방향으로의 수직 직선 거리를 의미할 수 있다.
상기 제1 절연층(110)은 회로 기판에서, 최상측에 인접하게 배치된 최상측 절연층을 의미할 수 있다. 또한, 제2 절연층(120)은 회로 기판에서, 최하측에 인접하게 배치된 최하측 절연층을 의미할 수 있다.
제1 절연층(110) 및 제2 절연층(120)의 표면에는 회로 패턴층이 배치된다.
예를 들어, 제1 절연층(110)의 상면과 제2 절연층(120)의 하면 사이에는 제1 회로 패턴층(130)이 배치될 수 있다. 예를 들어, 제2 절연층(120)의 상면에는 제2 회로 패턴층(140)이 배치될 수 있다. 예를 들어, 제1 절연층(110)의 하면에는 제3 회로 패턴층(150)이 배치될 수 있다.
제1 회로 패턴층(130)은 상기 제1 절연층(110) 내에 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴층(130)의 적어도 일부는 상기 제1 절연층(110) 내에 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴층(130)의 측면의 적어도 일부는 상기 제1 절연층(110)으로 덮일 수 있다.
상기 제2 회로 패턴층(140)은 상기 제2 절연층(120)의 상면 위로 돌출될 수 있다. 상기 제2 회로 패턴층(140)은 회로 기판의 최상측에 배치된 최상측 회로 패턴층을 의미할 수 있다.
제3 회로 패턴층(150)은 상기 제1 절연층(110)의 하면 아래로 돌출될 수 있다. 상기 제3 회로 패턴층(150)은 회로 기판의 최하측에 배치된 최하측 회로 패턴층을 의미할 수 있다.
상기 제1 회로 패턴층(130), 제2 회로 패턴층(140), 및 제3 회로 패턴층(150)은 각각 기능에 따라 패드 및 트레이스를 포함할 수 있다. 상기 패드는 소자나 칩이 실장되는 실장 패드나 외부 기판과 연결되는 단자 패드일 수 있다. 상기 트레이스는 복수의 패드 사이를 연결하는 기다란 신호 배선 라인일 수 있다. 상기 트레이스는 상기 패드보다 작은 폭을 가지는 미세 패턴이다. 예를 들어, 실시 예에서의 복수의 트레이스들 사이의 간격은 2㎛ 내지 15㎛의 범위를 가지고, 각각의 트레이스의 선폭이 2㎛ 내지 15㎛의 범위를 가질 수 있다. 그리고, 제1 회로 패턴층(130)의 패드는 이하에서 설명되는 제1 패턴부 및 제2 패턴부에 대응할 수 있다. 또한, 상기 제1 회로 패턴층(130)의 트레이스는 이하에서 설명되는 연결부를 의미할 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
상기와 같은 회로 패턴층들은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 회로 패턴층들은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)은 각각 5㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)은 각각 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)은 각각 7㎛ 내지 16㎛의 범위의 두께를 가질 수 있다.
상기 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)의 각각의 두께가 5㎛ 미만인 경우에는 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)의 각각의 두께가 5㎛ 미만인 경우에는 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)의 각각의 두께가 20㎛를 초과하는 경우에는 상기 회로 패턴들의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.
상기 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
실시 예의 회로 기판은 관통 전극을 포함한다. 상기 관통 전극은 서로 다른 층에 배치된 회로 패턴층들을 서로 전기적으로 연결하는 기능을 할 수 있다. 상기 관통 전극은 '비아'라고도 칭할 수 있다.
상기 관통 전극은 회로 기판에 포함된 제1 절연층(110) 및 제2 절연층(120)을 관통하며, 이에 따라 서로 다른 층에 배치된 회로 패턴들 사이를 전기적으로 연결할 수 있다. 이때, 상기 관통 전극은 1개의 절연층만을 관통하며 형성될 수 있으며, 이와 다르게 적어도 2개 이상의 절연층을 공통으로 관통하며 형성될 수 있다.
예를 들어, 회로 기판은 제1 관통 전극(V1)을 포함한다. 상기 제1 관통 전극(V1)은 상기 제1 절연층(110)을 관통하며 형성될 수 있다. 상기 제1 관통 전극(V1)은 상기 제1 회로 패턴층(130)과 제3 회로 패턴층(150) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제1 관통 전극(V1)의 상면은 상기 제1 회로 패턴층(130)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제1 관통 전극(V1)의 하면은 상기 제3 회로 패턴층(150)과 직접 연결될 수 있다.
이에 따라, 상기 제1 회로 패턴층(130) 및 제3 회로 패턴층(150)은 상기 제1 관통 전극(V1)을 통해 상호 전기적으로 연결되어 신호를 전달할 수 있다.
예를 들어, 회로 기판은 제2 관통 전극(V2)을 포함한다. 상기 제2 관통 전극(V2)은 제2 절연층(120)을 관통하며 형성될 수 있다. 상기 제2 관통 전극(V2)은 상기 제1 회로 패턴층(130) 및 제2 회로 패턴층(140) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제2 관통 전극(V2)의 하면은 상기 제1 회로 패턴층(130)과 직접 연결될 수 있다. 예를 들어, 상기 제2 관통 전극(V2)의 상면은 제2 회로 패턴층(140)과 직접 연결될 수 있다. 이에 따라, 상기 제1 회로 패턴층(130)과 제2 회로 패턴층(140)은 상기 제2 관통 전극(V2)을 통해 상호 직접 전기적으로 연결되어 신호를 전달할 수 있다.
상기 제1 관통 전극(V1) 및 제2 관통 전극(V2)은 상기 제1 절연층(110) 및 제2 절연층(120)을 관통하는 관통 홀을 형성하고, 상기 형성된 관통 홀 내부를 전도성 물질로 충진하는 것에 의해 형성될 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 제1 관통 전극(V1) 및 제2 관통 전극(V2)을 형성할 수 있다. 상기 제1 관통 전극(V1) 및 제2 관통 전극(V2)을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 실시 예의 회로 기판은 제1 보호층(160) 및 제2 보호층(170)을 포함할 수 있다. 상기 제1 보호층(160) 및 제2 보호층(170)은 회로 기판의 최외측에 배치될 수 있다.
예를 들어, 제1 보호층(160)은 회로 기판의 제1 최외곽 또는 최하측에 배치될 수 있다. 예를 들어, 제1 보호층(160)은 제1 절연층(110)의 하면에 배치될 수 있다.
예를 들어, 제2 보호층(170)은 회로 기판의 제2 최외곽 또는 최상측에 배치될 수 있다. 예를 들어, 제2 보호층(170)은 제2 절연층(120)의 상면에 배치될 수 있다.
상기 제1 보호층(160)은 적어도 하나의 개구부(미도시)를 포함할 수 있다. 예를 들어, 상기 제1 보호층(160)은 제3 회로 패턴층(150) 중 적어도 하나와 수직으로 중첩되는 개구부를 포함할 수 있다. 예를 들어, 상기 제1 보호층(160)은 외부 기판과의 연결을 위한 도전성 결합부가 배치될 제3 회로 패턴층(150)의 단자 패드(미도시)와 수직으로 중첩되는 개구부를 포함할 수 있다.
상기 제2 보호층(170)은 적어도 하나의 개구부(미도시)를 포함할 수 있다. 예를 들어, 제2 보호층(170)은 제2 회로 패턴층(140) 중 적어도 하나와 수직으로 중첩되는 개구부를 포함할 수 있다. 예를 들어, 제2 보호층(170)은 메모리 기판 또는 인터포져 기판과의 연결을 위한 도전성 결합부가 배치될 제2 회로 패턴층(140)의 단자 패드(미도시)와 수직으로 중첩되는 개구부를 포함할 수 있다. 또한, 상기 제2 보호층(170)은 상기 제2 절연층(120)의 캐비티(121)와 수직으로 중첩되는 관통 홀(171)을 포함할 수 있다.
상기 제1 보호층(160) 및 제2 보호층(170)은 절연성 물질을 포함할 수 있다. 상기 제1 보호층(160) 및 제2 보호층(170)은 절연층들의 표면 및 회로패턴층들의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 제1 보호층(160) 및 제2 보호층(170)은 레지스트(resist)층일 수 있다. 예를 들어, 제1 보호층(160) 및 제2 보호층(170)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(160) 및 제2 보호층(170)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 제1 보호층(160) 및 제2 보호층(170)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(160) 및 제2 보호층(170)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(160) 및 제2 보호층(170)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(160) 및 제2 보호층(170)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(160) 및 제2 보호층(170)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(160) 및 제2 보호층(170)의 두께가 20㎛ 초과인 경우에는 회로기판의 두께가 증가할 수 있다. 상기 제1 보호층(160) 및 제2 보호층(170)의 두께가 1㎛ 미만인 경우에는 회로기판에 포함된 회로 패턴층들이 안정적으로 보호되지 않음에 따른 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
이때, 도면 상에는 도시하지 않았지만, 상기 제1 보호층(160) 및 제2 보호층(170)의 개구부 중 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)과 수직으로 중첩되는 개구부 내에는 표면 처리층(미도시)이 배치될 수 있다. 상기 표면 처리층은 상기 제1 보호층(160)의 개구부와 수직으로 중첩된 제3 회로 패턴층(150) 및 상기 제2 보호층(170)의 개구부와 수직으로 중첩된 제2 회로 패턴층(140)의 표면의 부식 및 산화를 방지하면서 솔더링 특성을 향상시키기 위해 형성될 수 있다.
상기 표면 처리층은 OSP(Organic Solderability Preservative) 층일 수 있다. 예를 들어, 상기 표면 처리층은 벤지미다졸(Benzimidazole)과 같은 유기물로 형성된 유기층일 수 있다.
다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 표면 처리층은 도금층일 수 있다. 예를 들어, 상기 표면 처리층은 니켈(Ni) 도금층, 팔라듐(Pd) 도금층 및 금(Au) 도금층 중 적으도 하나를 포함할 수 있다.
한편, 실시 예에서 제2 절연층(120)은 캐비티(121)를 포함할 수 있다. 상기 캐비티(121)는 상기 제2 절연층(120)의 상면 및 하면을 관통할 수 있다. 상기 캐비티(121)는 상기 제1 절연층(110)의 상면에 배치된 제1 회로 패턴층(130)과 수직으로 중첩될 수 있다.
제1 실시 예에서의 상기 캐비티(121)는 포토리소그래피 공정을 통해 형성될 수 있다. 예를 들어, 캐비티(121)는 상기 제2 절연층(120)의 노광 및 현상 공정을 통해 형성될 수 있다.
이에 따라, 실시 예에서는 캐비티(121)의 형성을 위해 필요한 스톱 레이어를 제거할 수 있다. 예를 들어, 비교 예에서는 레이저 공정을 통해 캐비티를 형성하고 있으며, 이에 따라 상기 캐비티 형성을 위한 스톱 레이어가 필요하다.
예를 들어, 비교 예에 대해 우선 설명하면, 도 4a에서와 같이 제1 비교 예에 따른 회로 기판은 캐비티(C)를 포함한다. 제1 비교 예에 따른 회로 기판은 복수의 절연층 중 적어도 하나의 절연층을 관통하는 구조를 가지며 캐비티(C)가 형성된다.
구체적으로, 제1 비교 예의 회로 기판은 제1 절연층(10a) 및 상기 제1 절연층(10a) 위에 배치된 제2 절연층(20a)을 포함한다. 그리고, 상기 캐비티(C)는 상기 제2 절연층(20a)을 관통하며 형성된다. 또한, 회로 기판은 절연층의 표면에 배치된 회로 패턴층을 포함한다. 예를 들어, 회로 기판은 제1 절연층(10a)의 상면에 배치된 제1 회로 패턴층(30a)을 포함한다. 또한, 회로 기판은 제1 절연층(10a)의 하면에 배치된 제2 회로 패턴층(40a)을 포함한다. 또한, 회로 기판은 제2 절연층(20a)의 상면에 배치된 제3 회로 패턴층(50a)을 포함한다. 또한, 회로 기판은 상기 제1 절연층(10a)을 관통하는 관통 전극(60a)을 포함한다. 상기 관통 전극(60a)은 상기 제1 절연층(10a)의 상면에 배치된 제1 회로 패턴층(30a)과 하면에 배치된 제2 회로 패턴층(40a) 사이를 전기적으로 연결한다.
상기 제1 절연층(10a)의 상면은 상기 캐비티(C)와 수직으로 중첩된 제1 영역(R1) 및 상기 제1 영역을 제외한 제2 영역(R2)을 포함한다. 그리고, 상기 제1 회로 패턴층(30a)은 상기 제1 절연층(10)의 제1 영역 및 제2 영역에 각각 배치될 수 있다.
이때, 제1 비교 예에서는 스톱 레이어(미도시)를 이용하여 상기 제2 절연층(20a)을 관통하는 캐비티(C)를 형성할 수 있다.
이에 따라, 상기 제1 회로 패턴층(30a)은 상기 제1 절연층(10a)의 상면의 제1 영역에 배치된 패드부(32a)와, 상기 제1 절연층(10a)의 상면의 제2 영역에 배치되는 스톱 패턴(34a)을 포함한다. 상기 스톱 패턴(34a)은 상기 제1 절연층(10)의 상면의 제1 영역과 제2 영역의 경계영역에 배치될 수 있다. 예를 들어, 상기 스톱 패턴(34a)은 상기 제1 절연층(10a)의 상면의 제2 영역에 배치되며, 측면이 상기 캐비티(C)의 내벽의 일부를 구성할 수 있다. 예를 들어, 제1 비교 예의 캐비티(C)는 제2 절연층(20a)을 포함하는 제1 내벽과, 상기 스톱 패턴(34a)을 포함하는 제2 내벽을 포함할 수 있다.
이때, 도 4b에서와 같이, 제1 비교 예에서는 상기 스톱 패턴(34a)이 상기 제1 절연층(10a)의 상면에서, 상기 제1 영역과 제2 영역의 경계 영역을 둘러싸며 배치된다. 이에 따라, 제1 비교 예에서는 상기 캐비티(C)를 형성하기 위해 스톱 레이어를 형성하는 공정 및 상기 스톱 레이어를 제거하여 상기 스톱 패턴(34a)을 형성하는 공정을 포함하며, 이에 따른 제조 공정이 복잡해지는 문제가 있다. 또한, 제1 비교 예에서는 상기 스톱 레이어를 제거하는 에칭 공정에서, 상기 제1 회로 패턴층(30a)의 패드부(32a)의 일부도 함께 에칭되는 문제가 있으며, 이에 따른 상기 패드부(32a)의 변형이 발생하는 문제가 있다. 또한, 제1 비교 예에서는 상기 패드부(32a)의 변형 시에, 상기 패드부(32a) 상에 솔더 볼과 같은 접속부가 안정적으로 안착되지 못하는 신뢰성 문제가 발생할 수 있다.
또한, 제1 비교 예에서, 상기 제1 절연층(10a)의 상면의 제1 영역에는 패드부(32a)는 상기 제1 절연층(10a)의 상면의 제2 영역에 배치된 다른 패턴부(36a)들과 직접 연결되지 못하는 문제가 있다. 예를 들어, 제1 비교 예에서는 상기 캐비티(C)에 대응하는 경계 영역에 스톱 패턴(34a)이 배치된다. 이에 따라 패드부(32a)와 상기 패턴부(36) 사이를 연결하는 트레이스(T)와 같은 연결부가 존재하는 경우, 상기 트레이스(T)는 상기 스톱 패턴(34a)과 전기적으로 접촉하게 되며, 이에 따른 전기적 신뢰성 문제가 발생할 수 있다. 예를 들어, 제1 비교 예에서, 상기 트레이스(T)가 적어도 2개 이상 존재하는 경우, 상기 트레이스(T)들은 상기 스톱 패턴(34a)에 의해 서로 전기적으로 연결되는 문제가 발생할 수 있고, 이에 따라 서로 전기적으로 분리되어야 하는 패드부들이 상기 스톱 패턴(34a)에 의해 서로 전기적으로 연결됨에 따른 쇼트 문제가 발생할 수 있다.
이에 따라, 제1 비교 예에서 상기 패드부(32a)와 상기 패턴부(36a)는 트레이스를 통해 서로 직접 연결되는 구조가 아닌, 관통 전극(60a)을 통해 연결되는 구조를 가진다. 따라서, 제1 비교 예에서는 상기 패드부(32a)와 상기 패턴부(36a)가 상기 제1 절연층(10a)의 상면에서 서로 직접 연결되는 구조를 가지지 못하기 때문에, 이들 사이의 신호 전송 라인의 길이가 길어지는 문제가 있고, 상기 신호 전송 라인의 길이가 길어짐에 따라 노이즈에 취약하여 신호 전송 손실이 증가하는 문제가 있다.
또한, 도 4c에서와 같이, 제2 비교 예에서는 상기 스톱 레이어와 상기 캐비티(C)의 폭을 서로 동일하게 하여, 상기 회로 기판에 스톱 패턴(34a)이 남지 않도록 하고 있다. 그러나, 레이저 공정에서의 공정 오차로 인해, 실질적으로 상기 스톱 레이어의 폭에 대응하게 상기 캐비티(C)를 형성하는 것은 쉽지 않으며, 상기 스톱 레이어의 폭이 상기 캐비티(C)의 폭보다 큰 경우, 도 4a와 같은 스톱 패턴(34a)의 일부가 남는 문제가 있다. 또한, 제2 비교 예에서, 상기 스톱 레이어의 폭이 상기 캐비티(C)의 폭보다 작은 경우, 상기 캐비티(C)가 상기 스톱 레이어가 배치되지 않은 영역에도 형성되며, 이에 따라 상기 제1 절연층(10a)의 상면에 패임부(10r)가 형성되는 문제가 있다. 그리고, 상기 패임부(10r)는, 상기 제1 절연층(10a)의 하면에 배치된 제2 회로 패턴층(40a)에 데미지가 발생하는 문제가 있으며, 이에 따른 전기적 신뢰성 또는 물리적 신뢰성 문제가 발생할 수 있다.
이에 반하여 실시 예에서는, 상기와 같이 제2 절연층(120)을 감광성 물질로 구성하고, 이에 따라 레이저 공정이 아닌 포토리소그래피 공정을 통해 상기 제2 절연층(120)을 관통하는 캐비티(121)를 형성한다.
이에 따라, 실시 예에서는 상기 제1 회로 패턴층(130)에서, 상기 캐비티(121)와 수직으로 중첩되는 패턴부와, 상기 캐비티(121)와 수직으로 중첩되지 않는 패턴부 사이는 상호 직접 연결될 수 있다.
예를 들어, 도 2a를 참조하면, 실시 예에서의 제1 절연층(110)의 상면은, 상기 캐비티(121)와 수직으로 중첩되는 제1 영역(R1) 및 상기 제1 영역(R1)을 제외한 제2 영역(R2)을 포함할 수 있다.
상기 제1 영역(R1)은 상기 캐비티(121)와 수직으로 중첩되며, 이에 따라 실시 예의 회로 기판상에 실장될 소자가 배치되는 소자 배치 영역을 의미할 수 있다.
상기 제2 영역(R2)은 상기 캐비티(121)와 수직으로 중첩되지 않는다. 이에 따라, 상기 제1 절연층(110)의 제2 영역(R2) 및 상기 제2 영역(R2) 상에 배치되는 상기 제1 회로 패턴층(130)은 상기 제2 절연층(120)으로 덮일 수 있다.
이때, 실시 예에서의 제1 회로 패턴층(130)은 상기 제1 절연층(110)의 제1 영역(R1) 및 제2 영역(R2) 상에 각각 배치될 수 있다.
예를 들어, 상기 제1 회로 패턴층(130)은 상기 제1 절연층(110)의 제1 영역(R1)에 배치되는 제1 패드부(131)를 포함할 수 있다. 예를 들어, 상기 제1 패드부(131)는 상기 제1 회로 패턴층(130) 중 소자가 실장될 실장 패드를 의미할 수 있다. 예를 들어, 상기 제1 패드부(131)는 상기 캐비티(121)와 수직으로 중첩되며, 이에 따라 상기 캐비티(121) 내에 배치될 수 있다.
실시 예의 제1 회로 패턴층(130)은 제1 절연층(110)의 제2 영역(R2)에 배치되는 제2 패드부(133)를 포함할 수 있다. 상기 제2 패드부(133)는 상기 제1 절연층(110)의 제2 영역(R2)에 배치되고, 그에 따라 상면이 상기 제2 절연층(120)에 의해 덮일 수 있다.
상기 제2 패드부(133)는 비아 패드를 의미할 수 있다. 예를 들어, 상기 제2 패드부(133)는 상기 캐비티(121)와 수직으로 중첩되지 않는다.
이때, 제1 및 제2 비교 예에서는 상기 제1 패드부(131) 및 제2 패드부(133)가 서로 직접 연결되는 구조를 가지지 못했다. 예를 들어, 제1 및 제2 비교 예에서는, 상기 제1 패드부(131) 및 제2 패드부(133)가 상기 제1 회로 패턴층(130)의 트레이스를 통해 서로 직접 연결되는 구조를 가지지 못했다. 이는, 도 4a 내지 도 4c에서 설명한 바와 같이, 레이저를 이용하여 캐비티를 형성하는 경우, 상기 캐비티의 경사면과 수직으로 중첩되는 영역에는 스톱 패턴이 배치되기 때문이다. 예를 들어, 비교 예에서는 상기 캐비티의 경사면과 수직으로 중첩되는 모든 영역에 스톱 패턴이 배치된다. 이에 따라, 비교 예에서는 상기 스톱 패턴에 의해 상기 제1 패드부와 제2 패드부 사이를 상호 직접 연결하는 트레이스가 배치될 수 없는 구조이다.
이에 반하여, 실시 예에서는 감광성 물질로 구성된 제2 절연층(120)에 포토리소그래피 공정을 이용하여 캐비티(121)를 형성한다. 이에 따라, 실시 예에서는 상기 제2 절연층(120)에 캐비티(121)를 형성하기 위해 필요한 스톱 레이어를 제거할 수 있다. 이에 따라, 실시 예에서는 상기 제1 패드부(131)와 제2 패드부(133) 사이를 직접 연결하는 연결부(132)를 포함할 수 있다.
상기 연결부(132)는 상기 제1 회로 패턴층(130)의 트레이스를 의미할 수 있다.
이에 따라, 상기 연결부(132)는 상기 제1 패드부(131)의 폭이나, 상기 제2 패드부(133)의 폭보다 작은 폭을 가질 수 있다.
상기 연결부(132)의 일단은 상기 제1 패드부(131)와 직접 연결될 수 있다. 또한, 상기 연결부(132)의 타단은 상기 제2 패드부(133)와 직접 연결될 수 있다.
이를 통해, 실시 예서는 상기 제1 패드부(131)와 제2 패드부(133)가 상기 연결부(132)를 통해 상호 직접 연결되는 구조를 가질 수 있다.
예를 들어, 비교 예에서는 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 적어도 2개의 관통 전극이 필요하였다. 예를 들어, 비교 예에서는 상기 제1 패드부와 수직으로 중첩되는 제1 관통 전극, 상기 제2 패드부와 수직으로 중첩되는 제2 관통 전극을 이용하여 상기 제1 패드부와 제2 패드부 사이가 서로 연결되었다. 이에 따라, 비교 예에서는 실시 예 대비, 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 상기 제1 관통 전극 및 제2 관통 전극을 포함하는 신호 경로가 추가로 존재해야 하며, 이에 따라 상기 제1 패드부와 제2 패드부 사이의 신호 라인이 증가하는 문제가 있다.
이에 반하여, 실시 예에서는 상기 연결부(132)를 이용하여 상기 제1 패드부(131) 및 제2 패드부(133) 사이를 직접 연결할 수 있다. 이를 통해 실시 예에서는 상기 제1 패드부(131)와 제2 패드부(133) 사이의 신호 전달 거리를 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부(131)와 제2 패드부(133) 사이를 연결하기 위한 별도의 관통 전극이 불필요하며, 이에 따라 상기 관통 전극에 대응하는 공간에 추가적인 회로 패턴층의 배치가 가능하며, 이를 통한 회로 집적도를 향상시킬 수 있다.
또한, 실시 예에서는 상기 제1 패드부(131)와 제2 패드부(133) 사이의 신호 전달 거리가 상기 연결부(132)의 거리에 대응한다. 이를 통해, 실시 예에서는 비교 예 대비, 상기 신호 전달 거리에서 적어도 2개의 관통 전극을 포함하는 경로에 대응하는 거리를 줄일 수 있으며, 이에 따라 상기 제1 패드부(131)와 제2 패드부(133) 사이의 신호 전달 거리를 최소화할 수 있다. 나아가 실시 예에서는 상기 제1 패드부(131) 및 제2 패드부(133) 사이의 신호 전달 거리를 줄임에 따라, 상기 신호 전달 거리에 비례하여 증가하는 노이즈 영향을 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부(131)와 제2 패드부(133) 사이의 신호 전달 특성을 향상시킬 수 있으며, 나아가 상기 회로 기판의 동작 신뢰성을 향상시킬 수 있다.
한편, 상기 연결부(132)는 복수의 부분으로 구분될 수 있다. 이때, 상기 연결부(132)가 복수의 부분으로 구분된다는 것은 배치 영역에 따른 구분일 뿐, 하나의 연결부가 서로 분리된 복수의 부분으로 구분되는 것을 의미하지 않는다.
예를 들어, 상기 연결부(132)는 상기 제1 패드부(131)에 인접하게 배치된 제1 부분(132-1)을 포함할 수 있다.
상기 연결부(132)의 제1 부분(132-1)의 일단은 상기 제1 패드부(131)와 직접 연결될 수 있다. 상기 연결부(132)의 제1 부분(132-1)은 상기 캐비티(121)와 수직으로 중첩될 수 있다.
또한, 상기 연결부(132)는 상기 제2 패드부(133)에 인접하게 배치된 제2 부분(132-2)을 포함할 수 있다.
상기 연결부(132)의 제2 부분(132-2)은 상기 제1 부분(132-1)의 타단과 연결되며, 일단이 상기 제2 패드부(133)와 직접 연결될 수 있다. 상기 연결부(132)의 제2 부분(132-2)은 상기 제2 절연층(120)으로 덮일 수 있다.
상기 연결부(132)의 적어도 일부는 상기 캐비티(121)를 포함하는 제2 절연층(120)의 경사면(121S)과 수직으로 중첩될 수 있다. 예를 들어, 상기 연결부(132)의 제1 부분(132-1)과 제2 부분(132-2) 사이의 경계부는 상기 캐비티(121)를 포함하는 제2 절연층(120)의 캐비티(121)의 경사면(121S)과 수직으로 중첩될 수 있다.
즉, 상기 캐비티(121)는 상기 제1 절연층(110)의 상면을 향하여 폭이 점진적으로 감소하는 경사면(121S)을 포함할 수 있다. 그리고, 상기 캐비티(121)를 포함하는 제2 절연층(120)의 경사면(121S)은 상기 연결부(132)의 적어도 일부와 수직으로 중첩될 수 있다.
이때, 비교 예에서도, 상기 캐비티의 경사면과 수직으로 중첩되는 패턴층이 존재하기는 하나, 비교 예에서의 패턴층은 제1 패드부나 제2 패드부와 전기적으로 분리(또는 절연)된 더미 패턴(예를 들어, 스톱 패턴)이다. 이에 반하여, 실시 예에서의 캐비티와 수직으로 중첩되는 연결부(132)는 더미 패턴이 아니라, 상기 제1 패드부(131)와 제2 패드부(133) 사이를 직접 연결하는 배선층이다.
나아가, 비교 예에서는 상기 패턴층은 상기 캐비티의 경사면의 전체와 수직으로 중첩된다. 구체적으로 비교 예에서는 상기 경사면과 수직으로 중첩되는 모든 영역에 상기 패턴층이 배치된다.
이에 반하여, 실시 예에서의 연결부(132)는 상기 경사면(121S)과 수직으로 중첩되는 영역 중 일부 영역에만 배치될 수 있다.
예를 들어, 도 2a 및 도 2b에서와 같이 상기 제1 패드부(131)는 복수의 제1 패드들을 포함한다. 그리고, 상기 제2 패드부(133)는 복수의 제2 패드들을 포함한다. 또한, 상기 연결부(132)는 복수의 제1 패드들과 복수의 제2 패드들을 각각 연결하는 복수의 연결부를 포함한다. 그리고, 상기 복수의 연결부들은 서로 일정 간격 이격될 수 있다. 이를 통해, 실시 예에서의 상기 캐비티(121)를 포함하는 제2 절연층(120)의 경사면(121S)의 일부는 상기 제1 회로 패턴층(130)의 상기 연결부(132)와 수직으로 중첩되고, 나머지 적어도 일부는 상기 제1 회로 패턴층(130)과 수직으로 중첩되지 않을 수 있다.
한편, 실시 예에서 상기와 같은 연결부(132)를 구성할 수 있는 이유는, 상기와 같이 제2 절연층(120)을 감광성 물질로 구성하고, 이에 따라 포토리소그래피 공정을 통해 상기 제2 절연층(120)에 캐비티(121)를 형성하기 때문이다. 이때, 상기 제1 절연층(110)은 상기 제2 절연층(120)과 다른 절연물질을 포함한다. 이에 따라, 상기 제2 절연층(120)에 캐비티(121)를 형성하기 위한 포토리소그래피 공정에서, 상기 제1 절연층(110)은 제거되지 않는다. 이에 따라 실시 예에서는 상기 제2 절연층(120)만을 관통하는 캐비티(121)를 형성할 수 있다.
실시 예에서는 제1 절연층 및 제2 절연층을 포함한다. 이때, 상기 제2 절연층은 캐비티를 포함한다. 그리고, 상기 제2 절연층은 감광성 물질을 포함한다. 이에 따라, 상기 캐비티는 상기 제2 절연층에 포토리소그래피 공정을 진행하는 것에 의해 형성할 수 있다. 이때, 실시 예에서는 스톱 레이어 없이도 상기 제1 절연층에 손상이 가지 않는 범위 내에서, 상기 제2 절연층에만 선택적으로 캐비티를 형성할 수 있다. 이때, 상기 제1 절연층과 제2 절연층 사이에는 제1 회로 패턴층이 배치된다. 상기 제1 회로 패턴층은 상기 캐비티와 수직으로 중첩된 제1 패드부와, 상기 캐비티와 수직으로 중첩되지 않는 제2 패드부를 포함한다. 그리고, 상기 제1 회로 패턴층은 상기 제1 패드부와 제2 패드부 사이를 직접 연결하는 연결부를 포함한다. 상기 연결부는 상기 제1 회로 패턴층의 트레이스를 의미할 수 있다. 상기 연결부의 일단은 상기 제1 패드부와 직접 연결될 수 있다. 또한, 상기 연결부의 타단은 상기 제2 패드부와 직접 연결될 수 있다.
이를 통해, 실시 예서는 상기 제1 패드부와 제2 패드부가 상기 연결부를 통해 상호 직접 연결되는 구조를 가질 수 있고, 이에 따른 신호 전달 특성이나 동작 신뢰성을 향상시킬 수 있다.
예를 들어, 비교 예에서는 캐비티 형성을 위해 스톱 레이어가 필요하며, 이에 따라 실시 예와 같은 연결부를 형성할 수 없었다. 이에 따라 비교 예에서는 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 적어도 2개의 관통 전극이 필요하였다. 예를 들어, 비교 예에서는 상기 제1 패드부와 수직으로 중첩되는 제1 관통 전극, 상기 제2 패드부와 수직으로 중첩되는 제2 관통 전극을 이용하여 상기 제1 패드부와 제2 패드부 사이가 서로 연결되었다. 이에 따라, 비교 예에서는 실시 예 대비, 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 상기 제1 관통 전극 및 제2 관통 전극을 포함하는 신호 경로가 추가로 존재해야 하며, 이에 따라 상기 제1 패드부와 제2 패드부 사이의 신호 라인이 증가하는 문제가 있다.
이에 반하여, 실시 예에서는 상기 연결부를 이용하여 상기 제1 패드부(131) 및 제2 패드부 사이를 직접 연결할 수 있다. 이를 통해 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리를 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부와 제2 패드부 사이를 연결하기 위한 별도의 관통 전극이 불필요하며, 이에 따라 상기 관통 전극에 대응하는 공간에 추가적인 회로 패턴층의 배치가 가능하며, 이를 통한 회로 집적도를 향상시킬 수 있다.
또한, 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리가 상기 연결부의 거리에 대응한다. 이를 통해, 실시 예에서는 비교 예 대비, 상기 신호 전달 거리에서 적어도 2개의 관통 전극을 포함하는 경로에 대응하는 거리를 줄일 수 있으며, 이에 따라 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리를 최소화할 수 있다. 나아가 실시 예에서는 상기 제1 패드부 및 제2 패드부 사이의 신호 전달 거리를 줄임에 따라, 상기 신호 전달 거리에 비례하여 증가하는 노이즈 영향을 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 특성을 향상시킬 수 있으며, 나아가 상기 회로 기판의 동작 신뢰성을 향상시킬 수 있다.
한편, 실시 예에서는 상기 제2 절연층(120)의 경사면(121S)의 기울기와, 상기 제2 보호층(170)의 배치 구조를 관리하도록 한다.
실시 예에서는 상기 제2 절연층(120)의 경사면(121S)이 실질적으로 90도에 가깝도록 하여, 상기 경사면(121S)이 90도보다 커짐에 따라 회로 기판의 수평 방향으로의 사이즈가 증가하는 문제를 해결할 수 있도록 한다. 실시 예에서는 상기 제2 절연층(120)이 감광성 물질을 포함하고, 이에 따라 상기 경사면(121S)이 실질적으로 90도에 가깝도록 할 수 있다. 다만, 상기 경사면(121S)이 정확히 90도를 가지도록 하기는 어려울 수 있다. 또한, 상기 경사면(121S)을 90도로 맞추기 위한 캐비티(121) 형성을 위한 공정 조건을 설정하였다 하더라도, 공정 편차 등으로 인해 상기 경사면(121S)은 90도보다 큰 값을 가질 수 있다. 또한, 상기 공정 편차로 인해, 상기 경사면(121S)이 90도보다 작은 값을 가지는 경우, 상기 캐비티(121) 내에 칩과 같은 소자가 기울어진 상태로 배치되는 등의 신뢰성 문제가 발생할 수 있다.
따라서, 실시 예에서는 상기 캐비티(121)를 포함하는 제2 절연층(120)이 상기 제2 절연층(120)의 하면에서 상면을 향할수록 폭이 점진적으로 감소하는 경사면(121S)을 가지도록 한다.
이때, 상기 경사면(121S)은 상기 제2 절연층(120)의 상면에 인접한 제1 단부(121S1)과, 상기 제2 절연층(120)의 하면에 인접한 제2 단부(121S2)를 포함한다. 이때, 실시 예에서는 상기 제2 절연층(120)의 경사면(121S)의 제1 단부(121S1)와 제2 단부(121S2) 사이의 폭을 관리한다. 예를 들어, 실시 예에서는 상기 제2 절연층(120)의 경사면(121S)의 경사가 실질적으로 90도에 가깝도록 관리한다. 이때, 상기 제1 단부(121S1)와 상기 제2 단부(121S2)는 실시 예의 회로 기판의 수직 단면을 기준으로 형성되며, 서로 연결되는 경사면의 상단부 및 하단부를 의미할 수 있다. 예를 들어, 상기 제1 단부(121S1)는 상기 캐비티(121)의 일측에서 상기 제2 절연층(120)의 상면에 인접한 단부를 의미할 수 있다. 그리고, 상기 제2 단부(121S2)는 상기 캐비티(121)의 상기 일측에서 상기 제2 절연층(120)의 하면에 인접한 단부일 수 있다. 그리고, 수직 단면을 기준으로 상기 제1 단부(121S1)와 제2 단부(121S2)는 서로 연결될 수 있다.
실시 예에서의 상기 제2 절연층(120)의 경사면(121S)의 제1 단부(121S1)와 제2 단부(121S2) 사이의 폭(W1)은 0.1㎛ 내지 25㎛ 사이의 범위를 만족하도록 한다. 예를 들어, 실시 예에서의 상기 제2 절연층(120)의 경사면(121S)의 제1 단부(121S1)와 상기 제2 단부(121S2) 사이의 폭(W1)은 0.2㎛ 내지 23㎛ 사이의 범위를 만족하도록 한다. 예를 들어, 실시 예에서의 상기 제2 절연층(120)의 경사면(121S)의 제1 단부(121S1)와 제2 단부(121S2) 사이의 폭(W1)은 0.5㎛ 내지 20㎛ 사이의 범위를 만족하도록 한다.
상기 제1 단부(121S1)와 제2 단부(121S2) 사이의 폭(W1)은, 상기 제1 단부(121S1)와 상기 제2 단부(121S2) 사이를 연결하는 가상의 수평선에 대한 수평 거리를 의미할 수 있다.
이때, 상기 제1 단부(121S1)와 상기 제2 단부(121S2) 사이의 폭(W1)이 0.1㎛보다 작으면, 상기 캐비티(121)를 형성하는 공정에서의 편차로 인해, 상기 제2 절의 경사면(121S)이 하면에서 상면을 향할수록 폭이 감소하는 경사를 가질 수 있다. 그리고, 상기 경사면(121S)이 하면에서 상면을 향할수록 폭이 감사하는 경사를 가지는 경우, 상기 캐비티(121) 내에 칩을 실장하는 과정에서, 상기 칩의 위치 틀어짐이 발생할 수 있다. 또한, 상기 제1 단부(121S1)와 상기 제2 단부(121S2) 사이의 폭(W1)이 25㎛보다 크면, 상기 캐비티(121) 내에 배치되는 칩의 사이즈 대비 상기 캐비티(121)의 사이즈가 커지는 문제가 있고, 이를 통해 회로 집적도가 감소하거나, 회로 기판의 수평 방향으로의 사이즈가 증가하는 문제가 있다. 이에 따라, 실시 예에서는 상기 캐비티(121)를 포함하는 상기 제2 절연층(120)의 제1단부(121S1)와 제2 단부(121S2) 사이의 폭(W1)이 0.1㎛ 내지 25㎛ 사이의 범위를 가지도록 한다.
한편, 상기 설명한 바와 같이 상기 제2 보호층(170)은 상기 캐비티(121)와 수직으로 중첩되는 관통 홀(171)을 포함한다. 이때, 상기 관통 홀(171)은 상기 캐비티(121)의 폭보다 큰 폭을 가질 수 있다. 바람직하게, 상기 관통 홀(171)은 상기 캐비티(121)의 전체 영역 중 상기 제2 절연층(120)의 상면과 인접한 영역에서의 폭보다 클 수 있다.
이에 따라, 상기 제2 절연층(120)의 상면 중 적어도 일부는 상기 제2 보호층(170)으로 덮이지 않을 수 있다. 예를 들어, 상기 제2 절연층(120)의 상면 중 상기 캐비티(121)의 경사면(121S)의 제1 단부(121S1)와 인접한 영역은 상기 제2 보호층(170)의 관통 홀(171)과 수직으로 중첩될 수 있다.
예를 들어, 상기 제2 절연층(120)은 상기 경사면(121S)의 제1 단부(121S1)와 인접하면서, 상기 제2 보호층(170)의 관통 홀(171)과 수직으로 중첩되는 상면 영역(120T1)을 포함할 수 있다.
이때, 실시 예에서는 상기 제2 절연층(120)의 상기 상면 영역(120T1)의 폭을 관리하도록 한다. 이때, 상기 상면 영역(120T1)의 폭이 기준 범위보다 작으면, 상기 제2 보호층(170)의 적어도 일부가 상기 캐비티(121)를 채우는 문제가 발생할 수 있다. 또한, 상기 상면 영역(120T1)의 폭이 기준 범위보다 크면, 상기 제2 보호층(170)에 의해 덮이지 않는 상기 제2 절연층(120)의 노출 영역의 면적이 증가하고, 이에 따라 다양한 요인으로부터 제2 절연층(120)의 상면이 손상되는 문제가 발생할 수 있다. 또한, 상기 상면 영역(120T1)은 회로 기판에서 데드 영역(회로 패턴층이 배치되지 않는 영역)으로 기능할 수 있다. 이때, 상기 상면 영역(120T1)의 폭이 증가하는 경우, 이에 따른 상기 데드 영역의 폭이 증가함을 의미하고, 이에 따라 회로 집적도가 감소하거나, 회로 기판의 사이즈가 증가하는 문제가 있다.
이에 따라, 실시 예에서의 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)이 50㎛ 내지 80㎛ 사이의 범위를 만족하도록 한다. 예를 들어, 실시 예에서의 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)은 55㎛ 내지 75㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 실시 예에서의 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)은 60㎛ 내지 70㎛ 사이의 범위를 만족할 수 있다.
한편, 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)은 상기 제2 보호층(170)의 측면(170S)과 상기 경사면(121S)의 제1 단부(121S1) 사이의 수평 거리를 의미할 수 있다. 예를 들어, 상기 제2 보호층(170)은 상기 관통 홀(171)에 의해 형성되며, 상기 제2 절연층(120)의 상기 제1 단부(121S1)와 인접하게 배치된 측면(170S)을 포함한다. 이에 따라, 상기 측면(170S)은 상기 관통 홀(171)을 통해 형성되는 상기 제2 보호층(170)의 경사면을 의미할 수 있다. 예를 들어, 상기 측면(170S)은 상기 제2 보호층(170)의 상기 관통 홀(171)의 내벽을 의미할 수 있다. 그리고, 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)은 상기 제2 보호층(170)의 상기 측면(170)과 상기 제2 절연층(120)의 경사면(121S)의 제1 단부(121S1) 사이의 수평 거리를 의미할 수 있다.
한편, 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)이 50㎛보다 작으면, 상기 제2 보호층(170)에 관통 홀(171)을 형성하는 SRO(Solder resist opening) 공정에서의 공정 편차로 인해, 상기 제2 보호층(170)의 적어도 일부가 상기 제2 캐비티(121)와 수직으로 중첩되는 문제가 발생할 수 있다. 예를 들어, 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)이 50㎛보다 작으면, 상기 캐비티(121)의 적어도 일부가 상기 제2 보호층(170)으로 덮이는 문제가 발생할 수 있고, 이에 따라 칩 실장 공정에서의 신뢰성이 저하될 수 있다. 또한, 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)이 80㎛보다 크면, 상기 상면 영역(120T1)에 의한 데드 영역의 폭이 증가하고, 이에 따라 회로 집적도가 감소하거나, 회로 기판의 사이즈가 증가하는 문제가 발생할 수 있다.
한편, 상기 제2 절연층(120) 상에는 제2 회로 패턴층(140)이 배치되며, 상기 제2 회로 패턴층(140)은 상기 제2 절연층(120)의 경사면(121S)의 제1단부(121S1)와 이격되면서, 상기 제2 절연층(120)의 상기 상면 영역(120T1)과 수직으로 중첩되지 않는다.
예를 들어, 상기 제2 회로 패턴층(140) 중 상기 경사면(121S)의 제1단부(121S1)와 가장 인접하게 배치된 인접 패턴을 포함한다. 그리고, 상기 인접 패턴은 상기 제2 절연층(120)의 상기 경사면(121S)의 상기 제1 단부(121S1)와 일정 간격 이격될 수 있다.
예를 들어, 상기 제2 회로 패턴층(140) 중 상기 제2 보호층(170)의 측면(170S)과 가장 인접하게 배치된 패턴은 상기 제2 보호층(170)의 측면(170S)과 제1 간격(W3)만큼 이격될 수 있다. 상기 제1 간격(W3)은 상기 제2 보호층(170)의 측면(170S) 및 이와 가장 인접한 인접 패턴의 측면 사이의 수평 거리를 의미할 수 있다.
상기 인접 패턴과 상기 제2 보호층(170)의 측면(170S)과 사이의 제1 간격(W3)은 55㎛ 내지 95㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 인접 패턴과 상기 제2 보호층(170)의 측면(170S) 사이의 제1 간격(W3)은 60㎛ 내지 90㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 인접 패턴과 상기 제2 보호층(170)의 측면(170S)과 사이의 제1 간격(W3)은 65㎛ 내지 85㎛ 사이의 범위를 만족할 수 있다.
이때, 상기 인접 패턴과 상기 제2 보호층(170)의 측면(170S) 사이의 제1 간격(W3)이 55㎛보다 작으면, 상기 인접 패턴이 상기 제2 보호층(170)의 관통 홀(171)과 수직으로 중첩되는 문제가 발생할 수 있고, 이를 통해 상기 인접 패턴의 상면이 상기 제2 보호층(170)으로 덮이지 않는 문제가 발생할 수 있다. 그리고, 상기 인접 패턴의 상면이 상기 제2 보호층(170)으로 덮이지 않는 경우, 다양한 요인으로부터 상기 인접 패턴의 상면이 손상되는 문제가 발생할 수 있다. 그리고, 상기 인접 패턴의 상면이 손상되면, 상기 인접 패턴의 표면 거칠기가 증가할 수 있고, 이를 통해 스킨 이펙트에 의한 신호 전송 손실이 증가할 수 있다. 또한, 상기 인접 패턴의 상면이 손상되면, 상기 인접 패턴이 신호 배선으로의 기능을 정상적으로 수행하지 못하는 문제가 발생할 수 있고, 이를 통해 전기적 신뢰성 문제가 발생할 수 있다.
한편, 상기 인접 패턴과 상기 제2 보호층(170)의 측면(170S) 사이의 제1 간격(W3)이 95㎛보다 크면, 회로 집적도가 감소하고, 이에 따른 회로 기판의 사이즈가 증가하는 문제가 발생할 수 있다. 즉, 상기 제1 간격(W3)은 제2 회로 패턴층(140)이 배치되지 않는 데드 영역의 간격에 대응할 수 있다. 그리고, 상기 제1 간격(W3)이 증가할수록 상기 데드 영역의 면적이 증가하게 되고, 이에 따라 회로 집적도가 감소하거나, 상기 회로 기판의 사이즈가 증가하는 문제가 발생할 수 있다.
상기와 같이, 실시 예에서는 상기 캐비티(121)를 포함하는 상기 제2 절연층(120)의 경사면(121S)의 제1 단부(121S1)와 제2 단부(121S2) 사이의 폭(W1)을 관리한다. 또한, 실시 예에서는 상기 제2 보호층(170)의 관통 홀(171)과 수직으로 중첩되는 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)을 관리한다. 또한, 실시 예에서는 상기 제2 회로 패턴층(140) 중 상기 제2 보호층(170)의 측면(170S)과 가장 인접하게 배치된 인접 패턴과 상기 측면(170S) 사이의 간격을 관리한다. 이를 통해, 실시 예에서는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시키면서, 회로 집적도를 향상시킬 수 있고, 이를 통해 회로 기판의 사이즈를 슬림화할 수 있다.
나아가, 실시 예에서는 제1 절연층 및 제2 절연층을 포함한다. 이때, 상기 제2 절연층은 캐비티를 포함한다. 그리고, 상기 제2 절연층은 감광성 물질을 포함한다. 이에 따라, 상기 캐비티는 상기 제2 절연층에 포토리소그래피 공정을 진행하는 것에 의해 형성할 수 있다. 이때, 실시 예에서는 스톱 레이어 없이도 상기 제1 절연층에 손상이 가지 않는 범위 내에서, 상기 제2 절연층에만 선택적으로 캐비티를 형성할 수 있다. 이때, 상기 제1 절연층과 제2 절연층 사이에는 제1 회로 패턴층이 배치된다. 상기 제1 회로 패턴층은 상기 캐비티와 수직으로 중첩된 제1 패드부와, 상기 캐비티와 수직으로 중첩되지 않는 제2 패드부를 포함한다. 그리고, 상기 제1 회로 패턴층은 상기 제1 패드부와 제2 패드부 사이를 직접 연결하는 연결부를 포함한다. 상기 연결부는 상기 제1 회로 패턴층의 트레이스를 의미할 수 있다. 상기 연결부의 일단은 상기 제1 패드부와 직접 연결될 수 있다. 또한, 상기 연결부의 타단은 상기 제2 패드부와 직접 연결될 수 있다.
이를 통해, 실시 예서는 상기 제1 패드부와 제2 패드부가 상기 연결부를 통해 상호 직접 연결되는 구조를 가질 수 있고, 이에 따른 신호 전달 특성이나 동작 신뢰성을 향상시킬 수 있다.
예를 들어, 비교 예에서는 캐비티 형성을 위해 스톱 레이어가 필요하며, 이에 따라 실시 예와 같은 연결부를 형성할 수 없었다. 이에 따라 비교 예에서는 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 적어도 2개의 관통 전극이 필요하였다. 예를 들어, 비교 예에서는 상기 제1 패드부와 수직으로 중첩되는 제1 관통 전극, 상기 제2 패드부와 수직으로 중첩되는 제2 관통 전극을 이용하여 상기 제1 패드부와 제2 패드부 사이가 서로 연결되었다. 이에 따라, 비교 예에서는 실시 예 대비, 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 상기 제1 관통 전극 및 제2 관통 전극을 포함하는 신호 경로가 추가로 존재해야 하며, 이에 따라 상기 제1 패드부와 제2 패드부 사이의 신호 라인이 증가하는 문제가 있다.
이에 반하여, 실시 예에서는 상기 연결부를 이용하여 상기 제1 패드부(131) 및 제2 패드부 사이를 직접 연결할 수 있다. 이를 통해 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리를 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부와 제2 패드부 사이를 연결하기 위한 별도의 관통 전극이 불필요하며, 이에 따라 상기 관통 전극에 대응하는 공간에 추가적인 회로 패턴층의 배치가 가능하며, 이를 통한 회로 집적도를 향상시킬 수 있다.
또한, 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리가 상기 연결부의 거리에 대응한다. 이를 통해, 실시 예에서는 비교 예 대비, 상기 신호 전달 거리에서 적어도 2개의 관통 전극을 포함하는 경로에 대응하는 거리를 줄일 수 있으며, 이에 따라 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리를 최소화할 수 있다. 나아가 실시 예에서는 상기 제1 패드부 및 제2 패드부 사이의 신호 전달 거리를 줄임에 따라, 상기 신호 전달 거리에 비례하여 증가하는 노이즈 영향을 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 특성을 향상시킬 수 있으며, 나아가 상기 회로 기판의 동작 신뢰성을 향상시킬 수 있다.
도 5는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 5를 참조하면, 회로 기판은 도 1의 회로 기판에서, 제2 절연층(120)에 복수의 캐비티가 형성될 수 있따.
예를 들어, 상기 제2 절연층(120)에는 제1 캐비티(121) 및 상기 제1 캐비티와(121)와 수평 방향으로 이격되는 제2 캐비티(122)를 포함할 수 있다.
이때, 상기 제1 캐비티(121)와 상기 제2 캐비티(122)는 제2 간격(W4)만큼 이격될 수 있다.
예를 들어, 상기 제2 절연층(120)은 상기 제2 절연층(120)의 상면에 인접한 상기 제1 캐비티(121)의 제1 경사면(121S)의 제1 단부(121S1)를 포함한다. 또한, 상기 제2 절연층(120)의 상면에 인접하면서, 상기 제1 캐비티(121)의 상기 제1 단부(121S1)와 인접한 상기 제2 캐비티(122)의 제2 경사면의 제3 단부(122S1)를 포함한다. 그리고, 상기 제2 간격(W4)는 상기 제1 단부(121S1)와 상기 제3 단부(122S1) 사이의 수평 거리를 의미할 수 있다.
상기 제2 간격(W4)은 100㎛ 내지 150㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제2 간격(W4)은 105㎛ 내지 145㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제2 간격(W4)은 110㎛ 내지 150㎛ 사이의 범위를 만족할 수 있다.
상기 제2 간격(W4)이 100㎛보다 작으면, 상기 제2 절연층(120)의 상면 중 상기 제1 캐비티(121)와 상기 제2 캐비티(122) 사이 영역의 상면에 제2 회로 패턴층(140)을 배치할 공간이 마련되지 못하고, 이를 통해 회로 집적도가 감소하는 문제가 발생할 수 있다. 또한, 상기 제2 간격(W4)이 100㎛보다 작으면, 상기 제1 캐비티(121)와 상기 제2 캐비티(122)가 서로 연결되는 캐비티 가공성 문제가 발생할 수 있다. 또한, 상기 제2 간격(W4)이 100㎛보다 작으면, 상기 제1 캐비티(121) 내에 배치되는 제1 칩과, 상기 제2 캐비티(122) 내에 배치되는 제2 칩 사이의 거리가 감소하고, 이를 통해 상호 간의 신호 간섭에 따른 동작 특성이 저하될 수 있다.
한편, 상기 제2 간격(W4)이 150㎛보다 크면, 상기 제1 칩과 상기 제2 칩 사이의 거리가 증가하고, 이에 따라 상기 제1 칩과 제2 칩 사이를 연결하는 신호 라인의 길이가 증가할 수 있다. 그리고, 상기 신호 라인의 길이가 증가하는 경우, 신호 전송 손실이 증가하고, 이에 따른 신호 특성이 저하될 수 있다.
도 6은 제3 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 7은 제3 실시 예의 회로 기판에 대한 도 2b의 A-A' 방향으로의 단면도이다.
도 6 및 도 7을 참조하면, 제3 실시 예에 따른 회로 기판은 도 1의 제1 실시 예에 따른 회로 기판의 구조와 유사한 구조를 가지며, 단지 제1 절연층을 구성하는 절연물질과, 제1 회로 패턴층이 위치가 상이할 수 있다.
구체적으로, 제2 실시 예에 따른 회로 기판은 제1 절연층(210), 제2 절연층(220), 제1 회로 패턴층(230), 제2 회로 패턴층(240), 제3 회로 패턴층(250), 제1 관통 전극(V1), 제2 관통 전극(V2), 제1 보호층(260) 및 제2 보호층(270)을 포함할 수 있다.
제2 실시 예에서, 제1 절연층(210)은 상기 제2 절연층(220)과 동일한 절연물질을 포함할 수 있다.
예를 들어, 상기 제1 절연층(210)은 상기 제2 절연층(220)과 동일한 절연물질인 감광성 물질을 포함할 수 있다.
그리고, 실시 예에서는 복수의 층으로 구성되는 감광성 물질의 절연층 중 일부의 절연층을 가공하여 캐비티(221)를 형성하도록 한다.
이때, 상기 제1 절연층(210) 및 제2 절연층(220)이 동일 물질을 포함하는 경우, 상기 회로 기판은 ETS(Embedded Trace Substrate) 공법을 통해 제조될 수 있다.
이에 따라, 상기 제1 회로 패턴층(230)은 상기 제1 절연층(210)의 상면 위로 돌출될 수 있다.
이때, 실시 예에서, 상기 제1 절연층(210)과 제2 절연층(220)이 동일한 감광성 물질을 포함하고, 여기에서 상기 제2 절연층(220)만을 선택적으로 가공하여 캐비티(221)를 형성한다.
여기에서, 실시 예에서는 씨닝(thinning) 공법을 통해, 상기 제1 절연층(210) 및 제2 절연층(220) 중에서, 상기 제2 절연층(220)만을 선택적으로 가공하도록 한다. 상기 씨닝 공법은, 가공될 영역을 미노광 및 미경화하고, 그에 따라 상기 미노광 및 미경화된 영역의 두께를 줄이는 공법을 의미할 수 있다.
이때, 실시 예에서 상기 씨닝 공법을 이용하여, 상기 제1 절연층(210) 및 제2 절연층(220) 중에서, 상기 제2 절연층(220)만을 선택적으로 가공하기는 어렵다. 이에 따라, 실시 예에서는 상기 제2 절연층(220)에 캐비티(221)를 형성하는 공정에서, 상기 제2 절연층(220)의 전체를 관통하는 가공 공정을 진행하지 않고, 이의 일부만을 가공하도록 공정 조건 및 공정 시간을 조절한다.
이에 따라, 실시 예에서의 상기 제2 절연층(220)의 캐비티(221)의 바닥면은 상기 제1 회로 패턴층(230)의 하면보다 높게 위치할 수 있다.
예를 들어, 실시 예에서는 상기 캐비티(221)와 수직으로 중첩되는 영역에서의 제2 절연층(220)의 캐비티(221)의 바닥면은 상기 제1 회로 패턴층(230)의 하면보다는 높고, 상기 제1 회로 패턴층(230)의 상면보다는 낮게 위치한다.
예를 들어, 실시 예에서의 상기 제2 절연층(220)은 상기 캐비티(221)와 수직으로 중첩되며 지지 절연부(220B)를 포함할 수 있다. 그리고, 상기 지지 절연부(220B)의 상면은 상기 제2 절연층(220)의 캐비티(221)의 바닥면에 대응할 수 있다.
상기 지지 절연부(220B)는 상기 캐비티(221)와 수직으로 중첩되는 영역에서, 상기 제1 회로 패턴층(230)들 사이에 배치될 수 있다.
즉, 제3 실시 예에서는 제1 회로 패턴층(230)이 제1 절연층(210)의 상면 위로 돌출된 구조를 가진다. 그리고, 제2 절연층(220)의 캐비티(221)는 상기 제2 절연층(221)을 비관통하는 구조로 형성될 수 있다.
예를 들어, 상기 제1 회로 패턴층(230)은 상기 캐비티(221)와 수직으로 중첩되는 제1 패드부(231) 및 연결부(232)를 포함한다.
이때, 상기 제1 패드부(231) 및 연결부(232)는 각각 복수 개로 구성될 수 있다.
그리고, 도 6 및 도 7에 도시된 바와 같이 상기 지지 절연부(220B)는 복수의 제1 패드부들 사이, 복수의 연결부들 사이, 및 적어도 하나의 제1 패드부와 적어도 하나의 연결부 사이에 배치될 수 있다.
이때, 상기 지지 절연부(220B)는 상기 캐비티(221) 가공 공정에서, 제1 절연층(210)을 보호하는 기능을 할 수 있다.
또한, 상기 연결부(232)는 상기 제1 패드부(231)와 제2 패드부(233) 사이를 연결하는 미세 패턴인 트레이스에 대응한다. 이때, 상기 연결부(232)가 상기 제1 절연층(210)의 상면 위로 돌출된 구조에서, 상기 캐비티(221)와 수직으로 중첩되는 경우, 다양한 요인에 의해 상기 연결부(232)가 무너지는 물리적 신뢰성 문제가 발생할 수 있다. 이때, 실시 예에서는 상기 캐비티(221)와 수직으로 중첩되는 영역에 상기 제2 절연층(220)의 일부인 지지 절연부(220B)이 형성되도록 한다. 그리고, 상기 지지 절연부(220B)는 상기 제1 절연층(210)의 상면을 보호하는 기능 이외에, 상기 캐비티(221)와 수직으로 중첩된 제1 패드부(231) 및 연결부(232)를 보호하는 기능을 할 수 있다. 예를 들어, 상기 연결부(232)는 상기 캐비티(221)와 수직으로 중첩되는 영역에서 상기 지지 절연부(220B)에 의해 지지될 수 있으며, 이에 따라 무너짐과 같은 물리적 신뢰성 문제를 해결할 수 있다.
한편, 상기 지지 절연부(220B)의 두께는 상기 제1 회로 패턴층(230)의 두께의 20% 내지 95%의 사이의 범위를 가질 수 있다. 예를 들어, 지지 절연부(220B)의 두께는 상기 제1 회로 패턴층(230)의 두께의 25% 내지 90%의 사이의 범위를 가질 수 있다. 예를 들어, 지지 절연부(220B)의 두께는 상기 제1 회로 패턴층(230)의 두께의 30% 내지 85%의 두께를 가질 수 있다.
상기 지지 절연부(220B)의 두께가 상기 제1 회로 패턴층(230)의 두께의 20% 미만이면, 상기 캐비티(221)를 형성하는 공정에서의 편차로 인해, 상기 제1 절연층(210)에도 상기 캐비티(221)가 형성되는 문제가 발생할 수 있다. 상기 지지 절연부(220B)의 두께가 상기 제1 회로 패턴층(230)의 두께의 20% 미만이면, 상기 캐비티(221)와 수직으로 중첩되는 영역에서, 상기 연결부(232)가 안정적으로 지지되지 못하는 문제가 발생할 수 있고, 이를 통해 다양한 요인으로부터 상기 연결부가 무너지는 등의 물리적 신뢰성 문제가 발생할 수 있다.
상기 지지 절연부(220B)의 두께가 상기 제1 회로 패턴층(230)의 두께의 95%를 초과하면, 상기 캐비티(221)를 형성하는 공정에서의 편차로 인해, 상기 지지 절연부(220B)의 적어도 일부가 상기 제1 패드부(231)의 상면을 덮는 문제가 발생할 수 있고, 이에 따라 상기 제1 패드부(231) 상에 실장되는 소자와의 전기적 연결이 정상적으로 이루어지지 못하는 전기적 신뢰성 문제가 발생할 수 있다.
도 8은 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 8을 참조하면, 제4 실시 예에 따른 회로 기판은 도 6 및 도 7의 제3 실시 예에 따른 회로 기판의 구조와 유사한 구조를 가지며, 단지 제3 절연층을 추가로 포함하는 것에 있어 차이가 있다.
구체적으로, 제3 실시 예에 따른 회로 기판은 제1 절연층(310), 제2 절연층(320), 제3 절연층(380), 제1 회로 패턴층(330), 제2 회로 패턴층(340), 제3 회로 패턴층(350), 제4 회로 패턴층(390), 제1 관통 전극(V1), 제2 관통 전극(V2), 제3 관통 전극(V3), 제1 보호층(360) 및 제2 보호층(370)을 포함할 수 있다.
제3 실시 예에서, 제1 절연층(310)은 상기 제2 절연층(320)과 동일한 절연물질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(310)은 상기 제2 절연층(320)과 동일한 절연물질인 감광성 물질을 포함할 수 있다.
한편, 제3 절연층(380)은 제1 절연층(310)의 하면에 배치된다.
상기 제3 절연층(380)은 제1 절연층(310)과 다른 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연층(380)은 프리프레그를 포함할 수 있다. 구체적으로, 회로 기판에서, 절연층이 감광성 물질로만 구성되는 경우, 상기 회로 기판의 강성에 문제가 발생할 수 있고, 나아가 휨 특성이 저하될 수 있다. 이는, 상기 감광성 물질을 포함하는 절연층 내에는 유리 섬유와 같은 구성이 존재하지 않기 때문이다.
이에 따라, 실시 예에서는 상기 제1 절연층(310) 아래에 제3 절연층(380)을 추가로 배치하여 회로 기판의 강성을 향상시키면서, 휨 특성을 개선할 수 있도록 한다.
도 9는 제5 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 10은 도 9의 회로 기판에서 일부 층이 제거된 평면도이다.
도 9 및 도 10을 참조하면, 도 1의 제1 실시 예에 따른 회로 기판의 구조와 유사한 구조를 가지며, 단지 제2 절연층을 구성하는 물질에 차이가 있다.
구체적으로, 제5 실시 예에 따른 회로 기판은 제1 절연층(410), 제2 절연층(420), 제1 회로 패턴층(430), 제2 회로 패턴층(440), 제3 회로 패턴층(450), 제1 관통 전극(V1), 제2 관통 전극(V2), 제3 관통 전극(V3), 제1 보호층(460) 및 제2 보호층(470)을 포함할 수 있다.
제5 실시 예에서, 제2 절연층(420)은 유리 섬유를 포함하지 않는 절연 물질로 구성될 수 있다. 예를 들어, 상기 제2 절연층(420)은 ABF(Ajinomoto build-up film) 또는 RCC(Resin Coated Copper)를 포함할 수 있다. 이에 따라, 상기 제2 절연층(420)에 형성되는 캐비티(421)는 레이저 공정을 통해 형성될 수 있다. 다만, 제5 실시 예에서는 상기 제2 절연층(420)에 형성되는 캐비티(421)에 대해, 도 3에서 설명된 제1 폭(W1), 제2 폭(W2) 및 제1 간격(W3)을 만족하도록 한다.
한편, 상기 제1 회로 패턴층(430)은 제1 실시 예의 제1 회로 패턴층과 다른 구조를 가질 수 있다. 예를 들어, 제1 실시 예의 제1 회로 패턴층(130)은, 제1 패드부(131), 제2 패드부(133) 및 연결부(132)를 포함하였다.
이와 다르게, 제5 실시 예에서의 캐비티(421)는 레이저 공정을 통해 형성되며 이에 따라 상기 연결부를 포함하지 않을 수 있다. 예를 들어, 상기 제1 회로 패턴층(430)은 제1 패드부(431) 및 제2 패드부(433)를 포함한다. 또한, 상기 제1 회로 패턴층(430)은 상기 제1 패드부와 제2 패드부 사이의 제3 패드부(432)를 포함한다. 상기 제3 패드부(432)는 상기 제2 절연층(420)의 캐비티(421)의 경사면과 수직으로 중첩될 수 있다. 상기 제3 패드부(432)는 캐비티(421)를 형성하는 레이저 공정에서의 레이저 스토퍼(stopper)일 수 있다. 이에 따라, 도 10에 도시된 바와 같이, 상기 제3 패드부(432)는 상기 제1 영역(R1)과 제2 영역(R2) 사이의 경계 영역에 배치될 수 있다. 구체적으로, 상기 제3 패드부(432)는 상기 경계 영역을 둘러싸며 형성될 수 있다.
이하에서는 실시 예에 따른 패키지 기판에 대해 설명하기로 한다.
도 11은 실시 예에 따른 제1 패키지 기판을 나타낸 도면이다.
도 11을 참조하면, 제1 패키지 기판은 제1 회로 기판을 포함한다.
제1 회로 기판은 도 1, 도 5 내지 도 9에 도시된 회로 기판 중 어느 하나의 회로 기판을 의미할 수 있다. 이하에서는 상기 제1 회로 기판이 도 1에 도시된 회로 기판인 것으로 가정하여 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 회로 기판은 도 5 내지 도 9의 회로 기판 중 어느 하나의 회로 기판으로 구성될 수 있을 것이다.
제1 패키지 기판은 상기 제1 회로 기판의 제1 패드부(131) 상에 배치되는 제1 도전성 결합부(510)를 포함한다.
상기 제1 도전성 결합부(510)는 상기 제1 회로 기판의 복수의 제1 패드부(131) 상에 각각 배치될 수 있다.
상기 제1 도전성 결합부(510)는 구형 형상을 포함할 수 있다. 예를 들어, 제1 도전성 결합부(510)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 도전성 결합부(510)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 예를 들어, 제1 도전성 결합부(510)의 단면 형상은 일 측면에서 평면이고, 다른 일측면에서 곡면을 가질 수 있다. 상기 제1 도전성 결합부(510)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
실시 예에서는 상기 제1 도전성 결합부(510) 상에 배치되는 칩(520) 또는 소자(520)를 포함할 수 있다.
상기 칩(520)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(520)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어느 하나의 애플리케이션 프로세서(AP) 칩일 수 있다.
이때, 상기 칩(520)의 하면에는 단자(525)가 포함될 수 있고, 상기 단자(525)는 상기 제1 도전성 결합부(510)를 통해 상기 제1 회로 기판의 제1 패드부(131)와 전기적으로 연결될 수 있다.
한편, 실시 예의 패키지 기판은 하나의 회로 기판 상에 상호 일정 간격 이격되며 복수의 칩이 배치되도록 할 수 있다. 예를 들어, 상기 칩(520)은 상호 이격되는 제1 칩 및 제2 칩을 포함할 수 있다.
예를 들어, 제1 회로 기판은 도 5에 도시된 바와 같이 폭 방향 또는 길이 방향으로 이격되는 복수의 캐비티를 포함할 수 있다. 그리고, 상기 복수의 캐비티 내에는 상기 제1 칩 및 제2 칩이 각각 배치될 수 있다. 이때, 상기 제1 칩의 단자의 적어도 하나는 제2 칩의 단자의 적어도 하나와 직접 연결되어야 한다. 이때, 실시 예에서는 상기 캐비티 내에 배치되는 제1 패드부와 직접 연결되는 연결부를 포함한다. 그리고, 상기 연결부를 통해 상기 제1 칩의 단자와 제2 칩의 단자 사이를 직접 연결할 수 있다. 예를 들어, 상기 연결부는 상기 제1 칩이 배치되는 제1 캐비티와 수직으로 중첩되는 제1 부분과, 상기 제2 칩이 배치되는 제2 캐비티와 수직으로 중첩되는 제2 부분과, 상기 제1 부분과 제2 부분 사이를 연결하며 상기 제1 및 제2 캐비티와 수직으로 중첩되지 않는 제3 부분을 포함할 수 있다. 그리고, 실시 예에서는 상기 연결부의 구조를 이용하여 복수의 칩 사이를 관통 전극 없이 직접 연결할 수 있다.
그리고, 제1 칩 및 제2 칩은 서로 다른 종류의 어플리케이션 프로세서(AP) 칩일 수 있다.
한편, 제1 패키지 기판은 제1 보호층(170)의 개구부 내에 배치되는 제2 도전성 결합부(430)를 포함한다.
이때, 상기 제2 도전성 결합부(430)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
실시 예에서, 상기 제2 도전성 결합부(430)의 최상단은 상기 칩(420)의 최상단보다 낮게 위치할 수 있다.
예를 들어, 비교 예에서는 상기 제1 회로 기판 상에 제2 회로 기판을 결합하기 위해, 상기 제2 도전성 결합부를 사용하고, 이때의 제2 도전성 결합부는 상기 칩보다는 높게 위치하게 된다. 이는, 상기 제2 회로 기판의 결합 시에, 상기 제2 회로 기판에 의해 상기 칩(420)이 손상되는 것을 방지하기 위함이다.
이에 반하여, 실시 예에서의 제2 도전성 결합부(430)는 상기 칩(420)의 최상단보다 낮게 위치한다. 그리고, 실시 예에서는 상기 제2 도전성 결합부(430)가 상기 칩(420)보다 낮게 위치하여도, 상기 제2 도전성 결합부(430) 상에 제2 회로 기판을 결합하는 과정에서 상기 칩(420)이 손상되는 것을 방지할 수 있다.
한편, 실시 예에서는 상기 제1 보호층(160)의 개구부 내에 배치된 제3 도전성 결합부(440)를 포함한다. 상기 제3 도전성 결합부(440)는 상기 제1 패키지 기판과 외부 장치의 메인 보드(또는 마더보드)를 결합하기 위한 것일 수 있다.
도 12는 실시 예에 따른 제2 패키지 기판을 나타낸 도면이다.
도 12를 참조하면, 실시 예에 따른 제2 패키지 기판은 도 11의 제1 패키지 기판 상에 결합되는 제2 회로 기판(600)을 더 포함한다.
상기 제2 회로 기판(600)은 인터포져 기판일 수 있다.
상기 제2 회로 기판(600)은 복수의 절연층을 포함한다. 예를 들어, 제2 회로 기판(600)은 제1 절연층(610) 및 제2 절연층(620)을 포함할 수 있다.
또한, 상기 제2 회로 기판(600)은 제1 절연층(610) 및 제2 절연층(620)의 표면에 배치되는 회로 패턴층(630, 640, 650)을 포함할 수 있다. 상기 제2 회로 기판(600)의 회로 패턴층(630, 640, 650)은 상기 제1 회로 기판과 메모리 기판(미도시) 사이의 단자 규격에 맞게 형성될 수 있다. 예를 들어, 상기 제1 회로 기판의 제2 회로 패턴층들의 패드의 폭 또는 피치는, 상기 메모리 기판의 패드의 폭 또는 피치와 다를 수 있다. 그리고, 상기 제2 회로 기판(600)은 상기와 같은 차이를 가지는 제1 회로 기판과 메모리 기판 사이에 배치되어, 이들 사이를 전기적으로 연결할 수 있다.
한편, 상기 제2 회로 기판(600)은 제2 캐비티(611)를 포함할 수 있다. 이때, 상기 제2 회로 기판(600)의 제2 캐비티(611)는 상기 제1 회로 기판의 캐비티(121)와 수직으로 중첩될 수 있다. 예를 들어, 상기 제2 캐비티(611)는 상기 제1 회로 기판과 마주보는 제2 회로 기판(600)의 제1 절연층(610)을 관통하며 형성될 수 있다.
이때, 실시 예에서의 제1 회로 기판에 실장된 칩(520)의 적어도 일부는 상기 제2 회로 기판(600)의 제2 캐비티(611) 내에 배치될 수 있다. 이에 따라 실시 예에서는 상기 제2 캐비티(611)에 대응하는 깊이만큼, 상기 제2 도전성 결합부(630)가 가져야 하는 높이를 줄일 수 있고, 이에 따라 제2 패키지 기판의 전체적인 두께를 줄일 수 있다.
한편, 상기 제2 회로 기판(600)의 제1 절연층(610)은 프리프레그를 포함할 수 있고, 이와 다르게 감광성 물질의 PID를 포함할 수 있다. 그리고, 상기 제2 회로 기판(600)의 제1 절연층(610)이 프리프레그를 포함하는 경우, 상기 제2 캐비티(611)는 레이저 공정을 통해 형성될 수 있다. 또한, 상기 제2 회로 기판(600)의 제1 절연층(610)이 PID를 포함하는 경우, 상기 제2 캐비티(611)는 포토리소그래피 공정을 통해 형성될 수 있다.
이에 따라, 실시 예에서는 서로 다른 기판이 서로 연결되는 패키지 기판의 구조에서, 각각의 기판에 수직으로 중첩되는 캐비티가 형성되도록 한다. 그리고, 상기 패키지 기판에 실장되는 칩은 상기 서로 다른 기판에 각각 형성된 캐비티 내에 각각 배치될 수 있다. 예를 들어, 상기 칩의 일부는 제1 회로 기판에 형성된 제1 캐비티 내에 배치될 수 있고, 나머지 일부는 제2 회로 기판에 형성된 제2 캐비티 내에 배치될 수 있다. 이를 통해 실시 예에서는 패키지 기판의 전체적인 두께를 줄일 수 있다.
도 13은 실시 예에 따른 제3 패키지 기판을 나타낸 도면이다.
도 13을 참조하면, 제3 패키지 기판은 제2 패키지 기판에서, 메모리 기판이 추가로 결합된 구조를 가진다.
예를 들어, 메모리 기판은 절연층(710), 회로 패턴층(720, 730)을 포함한다.
그리고, 상기 메모리 기판의 절연층(710) 상에는 메모리 칩(740)이 부착될 수 있다. 이때, 상기 절연층(710)과 상기 메모리 칩(740) 사이에는 접착층(미도시)이 추가로 배치될 수 있다.
한편, 메모리 기판은 상기 회로 패턴층(720, 730)과 상기 메모리 칩(740)의 단자(745)를 전기적으로 연결하는 연결 부재(750)를 포함할 수 있다. 상기 연결 부재(750)는 와이어일 수 있으나, 이에 한정되는 것은 아니다.
도 14는 실시 예에 따른 제4 패키지 기판을 나타낸 도면이다.
도 14를 참조하면, 제4 패키지 기판은 도 11의 제1 패키지 기판상에 메모리 기판이 바로 결합된 구조를 가질 수 있다. 예를 들어, 실시 예에서는 상기 메모리 기판에서의 패드 규격을 상기 제1 회로 기판의 패드 규격에 대응하도록 하고, 이에 따라 상기 제1 회로 기판상에 제2 회로 기판인 메모리 기판을 바로 결합할 수 있도록 한다.
이를 위해, 상기 메모리 기판은 복수의 절연층을 포함할 수 있다. 상기 메모리 기판은 제1 절연층(810) 및 제2 절연층(820)을 포함할 수 있다.
또한, 상기 메모리 기판은 제1 절연층(810) 및 제2 절연층(820)의 표면에 배치되는 회로 패턴층(830, 840, 850)을 포함할 수 있다. 상기 메모리 기판은 회로 패턴층(830, 840, 850)은 상기 제1 회로 기판에 실장된 칩(520)과 상기 메모리 기판에 실장된 메모리 칩 사이를 연결할 수 있다.
한편, 상기 메모리 기판은 제2 캐비티를 포함할 수 있다. 이때, 상기 메모리 기판의 캐비티는 상기 제1 회로 기판의 캐비티(121)와 수직으로 중첩될 수 있다. 예를 들어, 상기 메모리 기판의 제2 캐비티는 상기 제1 회로 기판과 마주보는 메모리 기판은 제1 절연층(810)을 관통하며 형성될 수 있다.
이때, 실시 예에서의 제1 회로 기판에 실장된 칩(520)의 적어도 일부는 상기 메모리 기판의 제2 캐비티 내에 배치될 수 있다. 이에 따라 실시 예에서는 상기 제2 캐비티에 대응하는 깊이만큼, 상기 제2 도전성 결합부(530)가 가져야 하는 높이를 줄일 수 있고, 이에 따라 제4 패키지 기판의 전체적인 두께를 줄일 수 있다.
한편, 상기 메모리 기판의 제1 절연층(810)은 프리프레그를 포함할 수 있고, 이와 다르게 감광성 물질의 PID를 포함할 수 있다. 그리고, 상기 메모리 기판의 제1 절연층(810)이 프리프레그를 포함하는 경우, 상기 제2 캐비티는 레이저 공정을 통해 형성될 수 있다. 또한, 상기 메모리 기판의 제1 절연층(810)이 PID를 포함하는 경우, 상기 제2 캐비티는 포토리소그래피 공정을 통해 형성될 수 있다.
도 15a 내지 도 15j는 도 2에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하에서는 도 1의 회로 기판의 제조 방법에 대해서만 설명한다. 다만, 이와 같은 방법을 이용하여, 도 5 내지 도 9의 회로 기판을 제조할 수 있을 것이다.
도 15a를 참조하면, 실시 예에서는 회로 기판의 제조를 위한 기초 자재를 준비할 수 있다. 예를 들어, 실시 예에서는 캐리어 보드를 준비할 수 있다.
상기 캐리어 보드는 캐리어 절연층(CB1) 및 상기 캐리어 절연층(CB1)의 적어도 일면에 배치된 캐리어 금속층(CB2)을 포함할 수 있다. 상기 캐리어 금속층(CB2)은 상기 캐리어 절연층(CB1)의 표면 상에 무전해 도금을 하여 형성할 수 있다.
이와 다르게, 상기 캐리어 보드는 CCL(Copper Clad Laminate)일 수 있다.
다음으로, 도 15b에서와 같이, 실시 예에서는 상기 캐리어 금속층(CB2)의 하면에 드라이 필름(DF1)을 도포하는 공정을 진행할 수 있다. 그리고, 실시 예에서는 상기 드라이 필름(DF1)에 적어도 하나의 개구부를 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 드라이 필름(DF1) 상에, 상기 캐리어 금속층(CB2)의 하면 중 제1 회로 패턴층(130)이 형성될 영역과 수직으로 중첩된 개구부를 형성하는 공정을 진행할 수 있다.
이후, 실시 예에서는 상기 드라이 필름(DF1)의 개구부 내에 제1 회로 패턴층(130)을 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 캐리어 금속층(CB2)을 시드층으로 전해 도금을 진행하여 상기 드라이 필름(DF1)의 개구부 내를 채우는 제1 회로 패턴층(130)을 형성할 수 있다.
다음으로, 도 15c에 도시된 바와 같이, 실시 예에서는 상기 캐리어 금속층(CB2)의 하면 및 상기 제1 회로 패턴층(130)의 하면에 제1 절연층(110)을 형성하는 공정을 진행할 수 있다. 이때, 일 실시 예에서 상기 제1 절연층(110)은 프리프레그일 수 있다. 다음으로, 실시 예에서는 상기 제1 절연층(110)에 관통 홀(VH1)을 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 절연층(110)을 레이저 가공하여, 제1 관통 전극(V1)이 배치될 영역과 수직으로 중첩되는 제1 관통 홀(VH1)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 15d에 도시된 바와 같이, 실시 예에서는 상기 제1 관통 홀(VH1) 내부를 전도성 물질로 충진하여 제1 관통 전극(V1)을 형성하고, 상기 제1 절연층(110)의 하면에 제3 회로 패턴층(150)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 15e에 도시된 바와 같이, 상기 캐리어 보드를 제거하는 공정을 진행할 수 있다. 이를 위해, 실시 예에서는 상기 캐리어 보드에서, 상기 캐리어 절연층(CB1)을 캐리어 금속층(CB2)으로부터 분리하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 상기 캐리어 금속층(CB2)을 에칭하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 15f에 도시된 바와 같이, 상기 제1 절연층(110)의 상면 및 제1 회로 패턴층(130)의 상면에 제2 절연층(120)을 적층하는 공정을 진행할 수 있다. 상기 제2 절연층(120)은 감광성 물질을 포함할 수 있다.
다음으로, 실시 예에서는 도 15g에 도시된 바와 같이, 상기 제2 절연층(120)을 노광 및 경화하는 공정을 진행할 수 있다.
구체적으로, 실시 예에서는 상기 제2 절연층(120) 중 제2 관통 전극(V2)이 배치될 영역(NE1)과, 캐비티(121)가 형성될 영역(NE2)을 제외한 나머지 영역을 노광하고, 그에 따라 상기 노광된 영역을 경화하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 15h에 도시된 바와 같이, 상기 노광 및 경화가 진행되지 않은 영역(NE1, NE2)을 현상하여 제2 관통 홀(VH2) 및 캐비티(121)를 형성하는 공정을 진행할 수 있다. 상기 현상 공정은, 상기 노광되지 않은 영역에 대해, 테트라메틸암모늄하이드록시드(TMAH) 또는 트리메틸-2-하이드록시에틸암모늄하이드록사이드(콜린) 등이 함유된 유기 알칼리성 화합물을 이용하여 제거하는 공정일 수 있다.
이에 따라, 실시 예에서는 상기 제2 절연층(120)에 상기 제2 관통 홀(VH2) 및 캐비티(121)를 형성할 수 있다.
다음으로, 실시 예에서는 도 15i에 도시된 바와 같이, 상기 제2 관통 홀(VH2) 내부를 전도성 물질로 충진하여 제2 관통 전극(V2)을 형성하고, 상기 제2 절연층(120)의 상면에 제2 회로 패턴층(140)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 15j에 도시된 바와 같이, 제1 절연층(110)의 하면에 제1 보호층(160)을 형성하고, 상기 제2 절연층(120)의 상면에 제2 보호층(170)을 형성하는 공정을 진행할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (19)

  1. 제1 절연층;
    상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및
    상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치되고, 제1 캐비티를 포함하는 제2 절연층을 포함하고,
    상기 제2 절연층은,
    상기 제1 절연층을 향할수록 폭이 감소하는 상기 제1 캐비티의 제1 경사면을 포함하고,
    상기 제1 경사면은,
    상기 제1 캐비티의 일측에서, 상기 제2 절연층의 상면에 인접하게 위치한 제1 단부와,
    상기 제1 캐비티의 상기 일측에서, 상기 제2 절연층의 하면에 인접한 제2 단부를 포함하고,
    상기 제1 단부와 상기 제2 단부 사이의 수평 거리는 0.1㎛ 내지 25㎛ 범위를 만족하는,
    회로 기판.
  2. 제1항에 있어서,
    상기 제2 절연층 상에 배치되고, 상기 제1 캐비티와 수직으로 중첩되는 관통 홀을 포함하는 보호층을 포함하는,
    회로 기판.
  3. 제2항에 있어서,
    상기 보호층의 관통 홀의 폭은,
    상기 제1 캐비티의 전체 영역 중 상기 제2 절연층의 상면과 인접한 영역에서의 폭보다 큰,
    회로 기판.
  4. 제3항에 있어서,
    상기 제2 절연층은,
    상기 제1 경사면의 상기 제1 단부와 인접하고, 상기 보호층의 관통 홀과 수직으로 중첩되는 제1 상면을 포함하고,
    상기 제1 상면의 폭은 상기 제1 단부 및 상기 제1 단부와 인접한 상기 보호층의 관통홀의 내벽 사이의 수평 거리이고, 50㎛ 내지 80㎛ 범위를 만족하는,
    회로 기판.
  5. 제1항에 있어서,
    상기 제2 절연층 상에 배치된 제2 회로 패턴층을 포함하고,
    상기 제2 회로 패턴층 중 상기 제1 단부와 가장 인접하게 배치된 패턴은,
    상기 보호층의 관통 홀의 내벽으로부터 55㎛ 내지 95㎛ 범위의 간격만큼 이격된,
    회로 기판.
  6. 제1항에 있어서,
    상기 제2 절연층은,
    상기 제1 캐비티와 수평 방향으로 이격되고, 상기 제1 절연층을 향할수록 폭이 감소하는 제2 경사면의 제2 캐비티를 포함하고,
    상기 제2 경사면은, 상기 제2 절연층의 상면 및 상기 제1 경사면의 상기 제1 단부에 인접한 제3 단부를 포함하고,
    상기 제1 단부와 상기 제3 단부 사이의 간격은 100㎛ 내지 150㎛ 범위를 만족하는,
    회로 기판.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 절연층은 프리프레그를 포함하고,
    상기 제2 절연층은 PID(Photoimageable dielectics)를 포함하는,
    회로 기판.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 절연층은 프리프레그를 포함하고,
    상기 제2 절연층은 ABF(Ajinomoto build-up film) 또는 RCC(Resin Coated Copper)를 포함하는,
    회로 기판.
  9. 제1항에 있어서,
    상기 제1 회로 패턴층은,
    상기 제1 캐비티와 수직으로 중첩되고, 칩이 실장되는 제1 패드부; 및
    상기 제1 패드부와 연결되는 연결부를 포함하고,
    상기 연결부는,
    상기 제1 캐비티의 상기 제1 경사면과 수직으로 중첩되고, 상면이 상기 제2 절연층에 접하는 제1 부분; 및
    상기 제1 부분으로부터 연장되고, 상면이 상기 제2 절연층에 접하지 않는 제2 부분을 포함하는,
    회로 기판.
  10. 제1항에 있어서,
    상기 제1 회로 패턴층은,
    상기 제1 캐비티와 수직으로 중첩되지 않고, 상면이 상기 제2 절연층에 접하는 제2 패드부를 포함하고,
    상기 연결부의 상기 제1 부분은 상기 제2 패드부와 직접 연결되고,
    상기 연결부의 상기 제2 부분은 상기 제2 패드부와 직접 연결되는,
    회로 기판.
  11. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층은 동일한 제1 절연 물질을 포함하고,
    상기 제1 절연 물질은 PID(Photoimageable dielectics)를 포함하고,
    상기 제1 캐비티의 바닥면은,
    상기 제1 회로 패턴층의 하면보다 높게 위치하고, 상기 제1 회로 패턴층의 상면보다 낮게 위치하는,
    회로 기판.
  12. 제11항에 있어서,
    상기 제2 절연층 아래에 배치된 제3 절연층을 포함하고,
    상기 제3 절연층은 상기 제1 및 제2 절연층과 다른 제2 절연물질을 포함하고,
    상기 제2 절연물질은 프리프레그를 포함하는,
    회로 기판.
  13. 제1 캐비티를 포함하는 제1 회로 기판; 및
    상기 제1 캐비티와 수직으로 중첩되는 제2 캐비티를 포함하고, 상기 제1 회로 기판 상에 결합되는 제2 회로 기판;을 포함하고,
    상기 제1 회로 기판은,
    제1 절연층;
    상기 제1 절연층 상에 배치된 제1 회로 패턴층;
    상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치되고, 제1 캐비티를 포함하는 제2 절연층; 및
    상기 제2 절연층 상에 배치된 제2 회로 패턴층;
    상기 제1 회로 패턴층 중 상기 제1 캐비티와 수직으로 중첩된 제1 회로 패턴층 상에 배치되는 제1 도전성 결합부;
    상기 제1 도전성 결합부 상에 배치된 프로세서 칩;
    상기 제2 회로 패턴층 상에 배치되고, 상기 제2 회로 기판과 결합되는 제2 도전성 결합부를 포함하고,
    상기 제2 절연층은,
    상기 제1 절연층을 향할수록 폭이 감소하는 상기 제1 캐비티의 제1 경사면을 포함하고,
    상기 제1 경사면은,
    상기 제1 캐비티의 일측에서, 상기 제2 절연층의 상면에 인접한 제1 단부와,
    상기 제1 캐비티의 상기 일측에서, 상기 제2 절연층의 하면에 인접한 제2 단부를 포함하고,
    상기 제1 단부와 상기 제2 단부 사이의 수평 거리는 0.1㎛ 내지 25㎛ 범위를 만족하고,
    패키지 기판.
  14. 제13항에 있어서,
    상기 제1 회로 기판은,
    상기 제2 절연층 상에 배치되고, 상기 제1 캐비티와 수직으로 중첩되는 관통 홀을 포함하는 보호층을 포함하고,
    상기 보호층의 관통 홀의 폭은,
    상기 제1 캐비티의 전체 영역 중 상기 제2 절연층의 상면과 인접한 영역에서의 폭보다 크며,
    상기 제2 절연층은 상기 제1 경사면의 상기 제1 단부와 인접하고, 상기 보호층의 관통 홀과 수직으로 중첩되는 제1 상면을 포함하고,
    상기 제1 상면의 폭은 상기 제1 단부 및 상기 제1 단부와 인접한 상기 보호층의 관통 홀의 내벽 사이의 수평 거리이고, 50㎛ 내지 80㎛ 범위를 만족하는,
    패키지 기판.
  15. 제13항에 있어서,
    상기 제2 회로 패턴층 중 상기 제1 단부와 가장 인접하게 배치된 패턴은,
    상기 제1 단부로부터 55㎛ 내지 95㎛ 범위의 간격만큼 이격된,
    패키지 기판.
  16. 제13항에 있어서,
    상기 프로세서 칩의 적어도 일부는 상기 제2 캐비티 내에 배치되고,
    상기 프로세서 칩의 최상단은, 상기 제2 도전성 결합부의 최상단보다 높게 위치하는,
    패키지 기판.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서,
    상기 제2 회로 기판 상에 배치되는 제3 회로 기판을 포함하고,
    상기 제3 회로 기판은 메모리 칩을 포함하며,
    상기 제2 회로 기판은,
    상기 제1 회로 기판과 상기 제3 회로 기판 사이를 연결하는 인터포져 기판인,
    패키지 기판.
  18. 제13항 내지 제16항 중 어느 한 항에 있어서,
    상기 제2 회로 기판에 실장된 메모리 칩을 포함하고,
    상기 제2 회로 기판은 상기 제1 회로 기판과 연결되는 메모리 기판인,
    패키지 기판.
  19. 제13항 내지 제16항 중 어느 한 항에 있어서,
    상기 제1 캐비티는 길이 방향 또는 폭 방향으로 이격되는 제1-1 캐비티 및 제1-2 캐비티를 포함하고,
    상기 프로세서 칩은,
    상기 제1-1 캐비티 내에 배치되는 제1 프로세서 칩과,
    상기 제1-2 캐비티 내에 배치되는 제2 프로세서 칩을 포함하고,
    상기 제1-1 캐비티 및 상기 제1-2 캐비티는 100㎛ 내지 150㎛ 범위의 간격만큼 이격된,
    패키지 기판.
KR1020210167672A 2021-11-29 2021-11-29 회로기판 및 이를 포함하는 패키지 기판 KR20230080184A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210167672A KR20230080184A (ko) 2021-11-29 2021-11-29 회로기판 및 이를 포함하는 패키지 기판
PCT/KR2022/019069 WO2023096458A1 (ko) 2021-11-29 2022-11-29 회로기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210167672A KR20230080184A (ko) 2021-11-29 2021-11-29 회로기판 및 이를 포함하는 패키지 기판

Publications (1)

Publication Number Publication Date
KR20230080184A true KR20230080184A (ko) 2023-06-07

Family

ID=86540192

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210167672A KR20230080184A (ko) 2021-11-29 2021-11-29 회로기판 및 이를 포함하는 패키지 기판

Country Status (2)

Country Link
KR (1) KR20230080184A (ko)
WO (1) WO2023096458A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101709468B1 (ko) * 2015-06-19 2017-03-09 주식회사 심텍 Pop 구조용 인쇄회로기판, 그 제조 방법 및 이를 이용하는 소자 패키지
KR102469199B1 (ko) * 2015-12-08 2022-11-21 삼성전기주식회사 인쇄회로기판 및 이를 구비한 전자소자 패키지
KR101922884B1 (ko) * 2017-10-26 2018-11-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR102647325B1 (ko) * 2018-08-06 2024-03-14 엘지이노텍 주식회사 회로기판 및 이를 포함하는 반도체 패키지
KR20210000105A (ko) * 2019-06-24 2021-01-04 엘지이노텍 주식회사 인쇄회로기판, 패키지 기판 및 이의 제조 방법

Also Published As

Publication number Publication date
WO2023096458A1 (ko) 2023-06-01

Similar Documents

Publication Publication Date Title
EP2066160B1 (en) Wiring board and electronic component device
KR20230080184A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230040822A (ko) 회로기판 및 이를 포함하는 패키지 기판
US20240021524A1 (en) Semiconductor package
KR20220141661A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230111542A (ko) 반도체 패키지
KR20220135967A (ko) 회로기판 및 이를 포함하는 패키지 기판
EP4380325A1 (en) Circuit board and semiconductor package comprising same
KR20230128676A (ko) 반도체 패키지
KR20220138205A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230149984A (ko) 반도체 패키지
KR20220148007A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230075580A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20220154555A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20220135944A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230082266A (ko) 반도체 패키지
KR20230018921A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20220135958A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230105266A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20220135962A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230021475A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20240020913A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20220141643A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230018242A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20240036628A (ko) 반도체 패키지