KR20220135944A - 회로기판 및 이를 포함하는 패키지 기판 - Google Patents

회로기판 및 이를 포함하는 패키지 기판 Download PDF

Info

Publication number
KR20220135944A
KR20220135944A KR1020210042314A KR20210042314A KR20220135944A KR 20220135944 A KR20220135944 A KR 20220135944A KR 1020210042314 A KR1020210042314 A KR 1020210042314A KR 20210042314 A KR20210042314 A KR 20210042314A KR 20220135944 A KR20220135944 A KR 20220135944A
Authority
KR
South Korea
Prior art keywords
circuit pattern
pad
insulating layer
disposed
circuit board
Prior art date
Application number
KR1020210042314A
Other languages
English (en)
Inventor
권명재
남상혁
여기수
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020210042314A priority Critical patent/KR20220135944A/ko
Publication of KR20220135944A publication Critical patent/KR20220135944A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

실시 예에 따른 회로 기판은 절연층; 상기 절연층의 상면에 배치된 제1 회로 패턴; 상기 절연층의 상기 상면과 반대되는 하면에 배치된 제2 회로 패턴; 및 상기 절연층을 관통하며, 상기 제1 회로 패턴 및 상기 제2 회로 패턴과 전기적으로 연결되는 비아를 포함하고, 상기 제1 회로 패턴은, 상기 절연층의 상기 상면 내에 매립되고, 상기 비아의 상면은 상기 제1 회로 패턴의 하면보다 높게 위치하고, 상기 비아는, 제1 비아 및 상기 제1 비아와 폭 방향으로 이격된 제2 비아를 포함하고, 상기 제1 비아의 중심에서 상기 제2 비아의 중심까지의 거리에 대응하는 피치는, 100㎛ 이하이다.

Description

회로기판 및 이를 포함하는 패키지 기판 {CIRCUIT BOARD AND PACKAGE SUBSTRATE INCLUDING THE SAME}
실시 예는 회로 기판에 관한 것으로, 특히 이웃하는 복수의 패드 사이의 피치를 최소화할 수 있는 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에, 원하는 성능을 얻는데 한계가 있다.
일반적인 패키지 기판은 프로세서 칩이 배치된 프로세서 패키지와, 메모리 칩이 부착된 메모리 패키지가 하나로 연결된 형태를 가진다. 이러한 패키지 기판은 프로세서 칩과 메모리 칩을 하나의 통합 패키지로 제조함으로써, 칩의 실장 면적을 줄이고, 짧은 패스를 통해 고속 신호이 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 패키지 기판은 모바일 기기 등에 많이 적용되고 있다.
한편, 최근 들어 모바일 기기와 같은 전자기기의 고사양화, HBM(High Bandwidth Memory) 채용 등으로, 하나의 패키지 기판에 복수의 칩을 실장할 수 있는 회로 기판이 요구되고 있다.
그러나, 종래의 패키지용 회로 기판은, 칩이 실장되는 패드의 디자인 한계로 인해 사이즈에 제약이 있다. 예를 들어, 종래의 패키지용 회로 기판은 최소 비아의 사이즈, 상기 비아의 사이즈에 의한 패드의 사이즈, 그리고 복수의 패드 사이에 배치되는 트레이스의 사이즈, 나아가 상기 패드의 표면을 오픈하는 솔더 레지스트의 오픈 영역(SOR: Solder resist open region) 사이즈에 제약이 있다. 예를 들어, 종래의 패키지용 회로 기판에서, 칩 실장용 패드의 피치(pitch)는 100㎛를 초과하고 있다. 이에 따라, 종래의 패키지용 회로기판을 이용하면, 제한된 공간 내에 실장될 수 있는 칩의 수가 감소할 수 있다. 예를 들어, 종래에서는 상기와 같은 패드의 피치 한계로 인해 다수의 칩을 모두 실장하기 위해 회로 기판의 부피가 커지는 문제가 있다.
또한, 최근에는 감광성 물질(예를 들어, PID)을 사용하여 미세 피치를 구현한 회로 기판이 개발되고 있다. 그러나, 상기 감광성 물질로 제조된 회로 기판은 휨(warpage)에 취약하고, 프리프레그를 사용하여 제조된 회로 기판 대비 제조 단가가 높은 문제가 있다.
실시 예에서는 실장 패드의 피치를 최소화할 수 있는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
또한, 실시 예에서는 패드가 아닌 절연층을 관통하는 비아를 칩의 실장 패드로 사용할 수 있도록 한 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
또한, 실시 예에서는 프리프레그로 구성된 회로 기판에서, 최외측의 칩 실장 패드가 100㎛ 이하의 미세 피치를 가질 수 있도록 한 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 절연층; 상기 절연층의 상면에 배치된 제1 회로 패턴; 상기 절연층의 상기 상면과 반대되는 하면에 배치된 제2 회로 패턴; 및 상기 절연층을 관통하며, 상기 제1 회로 패턴 및 상기 제2 회로 패턴과 전기적으로 연결되는 비아를 포함하고, 상기 제1 회로 패턴은, 상기 절연층의 상기 상면 내에 매립되고, 상기 비아의 상면은 상기 제1 회로 패턴의 하면보다 높게 위치하고, 상기 비아는, 제1 비아 및 상기 제1 비아와 폭 방향으로 이격된 제2 비아를 포함하고, 상기 제1 비아의 중심에서 상기 제2 비아의 중심까지의 거리에 대응하는 피치는, 100㎛ 이하이다.
또한, 상기 제1 비아의 상면 및 상기 제2 비아의 상면은, 상기 제1 회로 패턴의 상면과 동일 평면 상에 위치한다.
또한, 상기 제1 비아 및 상기 제2 비아의 각각의 두께는, 상기 제1 회로 패턴의 하면에서 상기 제2 회로 패턴의 상면까지의 거리에 대응하는 상기 절연층의 두께보다 크다.
또한, 상기 제1 회로 패턴은 트레이스를 포함하고, 상기 제1 회로 패턴의 트레이스는, 상기 제1 비아의 측면과 상기 제2 비아의 측면 사이에 적어도 1개 이상 배치된다.
또한, 상기 제2 회로 패턴은, 상기 제1 비아와 연결되는 제1 패드; 및 상기 제2 비아와 연결되는 제2 패드를 포함하고, 상기 제1 회로 패턴의 트레이스는, 상기 제1 패드 및 상기 제2 패드 중 적어도 하나와 두께 방향으로 오버랩된다.
또한, 상기 제1 패드와 상기 제2 패드 사이의 간격은, 2㎛ 내지 30㎛의 범위를 가진다.
또한, 상기 제2 회로 패턴은 트레이스를 포함하고, 상기 제2 회로 패턴의 트레이스는, 상기 절연층의 하면에서, 상기 제2 회로 패턴의 상기 제1 패드 및 상기 제2 패드 사이의 영역을 제외한 영역에 배치된다.
또한, 상기 제1 비아 및 상기 제2 비아 각각은, 상면의 폭이 하면의 폭보다 작다.
또한, 상기 제1 비아, 상기 제2 비아 및 상기 제1 회로 패턴의 각각의 상면은 곡면을 포함한다.
또한, 상기 제1 비아, 상기 제2 비아 및 상기 제1 회로 패턴의 각각의 상면은 상기 절연층의 상면보다 낮게 위치한다.
또한, 상기 제1 비아 및 상기 제2 비아의 상면에 배치되는 제1 표면 처리층을 포함한다.
또한, 상기 제1 비아의 중심에서 상기 제2 비아의 중심까지의 거리에 대응하는 피치는, 90㎛ 이하이다.
또한, 상기 절연층은 복수 개의 층으로 구성되고, 상기 제1 비아 및 상기 제2 비아는, 상기 복수 개의 절연층 중 최외측에 배치된 제1 최외측 절연층 내에 배치되고, 상기 제1 회로 패턴은 상기 제1 최외측 절연층의 상면에 매립되고, 상기 제2 회로 패턴은 상기 제1 최외측 절연층의 하면에 배치된다.
또한, 상기 제1 회로 패턴은, 상기 제1 비아와 두께 방향으로 오버랩되는 제1 패드 및 상기 제2 비아와 두께 방향으로 오버랩되는 제2 패드를 포함하고, 상기 제1 패드의 폭은, 상기 제1 비아의 상면의 폭보다 작고, 상기 제2 패드의 폭은 상기 제2 비아의 상면의 폭보다 작다.
또한, 상기 제1 비아는, 상기 제1 회로 패턴의 상기 제1 패드의 측면을 둘러싸며 배치되고, 상기 제2 비아는, 상기 제1 회로 패턴의 상기 제1 패드의 측면을 둘러싸며 배치된다.
한편, 실시 예에 따른 패키지 기판은 절연층; 상기 절연층의 상면에 매립되어 배치된 제1 회로 패턴; 상기 절연층의 상기 상면과 반대되는 하면에 배치된 제2 회로 패턴; 상기 절연층을 관통하며 배치되고, 상기 제1 회로 패턴 및 상기 제2 회로 패턴과 전기적으로 연결되는 비아; 상기 비아의 상면에 배치되는 제1 표면 처리층; 상기 제1 표면 처리층의 상면에 배치되는 제1 접착부; 상기 제1 접착부 상에 배치되는 칩; 상기 절연층의 상면에 배치되고, 상기 칩을 몰딩하는 몰딩층을 포함하고, 상기 비아의 상면은 상기 제1 회로 패턴의 하면보다 높게 위치하고, 상기 비아는, 제1 비아 및 상기 제1 비아와 폭 방향으로 이격된 제2 비아를 포함하고, 상기 제1 비아의 중심에서 상기 제2 비아의 중심까지의 거리에 대응하는 피치는, 100㎛ 이하이다.
또한, 상기 절연층은 복수 개의 층으로 구성되고, 상기 제1 비아 및 상기 제2 비아는, 상기 복수 개의 절연층 중 최외측에 배치된 제1 최외측 절연층 내에 배치된다.
또한, 상기 칩은 폭 방향으로 상호 이격되어 배치되는 제1 칩 및 제2 칩을 포함하고, 상기 제1 칩은 센트랄 프로세서(CPU)에 대응하고, 상기 제2 칩은 그래픽 프로세서(GPU)에 대응한다.
실시 예에 따른 회로 기판은 칩이 실장되는 영역에 배치된 비아를 포함한다. 상기 비아는 제1 폭을 가지는 제1면과, 상기 제1폭보다 큰 제2 폭을 가지는 제2면을 포함한다. 그리고, 실시 예에서는 상기 비아의 제1면에 추가적인 패드를 형성하지 않고, 상기 비아의 제1면을 실장 패드로 이용하도록 한다. 이에 따라, 실시 예에서는 피치에 영향을 주는 실장 패드를 별도로 형성하지 않고, 상기 비아를 이용하기 때문에, 비교 예 대비 이웃하는 비아들의 중심 사이의 간격인 피치를 획기적으로 줄일 수 있다. 또한, 실시 예에서는 비교 예 대비 피치를 줄일 수 있음에 따라, 제한된 공간 내에 더 많은 칩을 실장시킬 수 있으며, 이에 따른 회로 기판의 부피, 나아가 패키지 기판의 부피를 감소시킬 수 있다.
또한, 실시 예에서는 상기와 같이 피치가 감소함에 따라, 상기 회로 기판에 실장되는 칩의 단자 사이를 연결하는 전송 라인의 길이를 줄일 수 있으며, 이에 따른 신호 전송 손실을 최소화하여 통신 성능을 향상시킬 수 있다.
또한, 실시 예에서는 비아의 제1면을 칩 실장을 위한 칩 실장 패드로 이용하면서, 상기 비아의 제1면 내에 제1 회로 패턴의 패드가 매립되도록 한다. 이에 따라, 실시 예에서는 상기 비아를 형성하는 제조 공정의 용이성 및 신뢰성이 향상될 수 있다. 예를 들어, 제2 실시 예에 따르면, 상기 제1 회로 패턴의 패드를 이용하여 상기 비아가 배치될 위치를 정확히 확인할 수 있으며, 이에 따른 비아의 형성 위치에 대한 정확도를 향상시킬 수 있다. 나아가, 실시 예에서는 상기 제1 회로 패턴의 패드가 상기 비아의 일부를 구성함에 따라, 상기 비아의 형성 시에 발생할 수 있는 딤플 문제를 해결할 수 있으며, 이에 따른 상기 비아의 신뢰성을 향상시킬 수 있다.
도 1a는 제1 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 1b는 제2 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 1c는 제1 비교 예 및 제2 비교 예에서 실장 패드의 평면도이다.
도 1d는 제1 및 제2 비교 예의 패드의 피치를 설명하기 위한 도면이다.
도 2a는 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 2b는 도 2a에서 실장 패드로 이용되는 비아의 피치를 설명하기 위한 도면이다.
도 3은 제1 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 4a는 제2 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 4b는 도 4a에서, 실장 패드로 이용되는 비아의 피치를 설명하기 위한 도면이다.
도 5는 제3 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 6a는 실시 예에 따른 회로 기판의 변형 예를 나타낸 도면이다.
도 6b는 도 6a에 대응하는 실제 제품에서의 트레이스를 나타내는 SAM 도면이다.
도 7a 내지 도 7i는 도 2a에 도시된 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 8은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 9a 내지 도 9e는 도 8에 도시된 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 10은 제2 실시 예의 변형 예의 회로 기판을 나타낸 도면이다.
도 11은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
- 비교 예 -
실시 예의 설명에 앞서, 본원의 실시 예의 회로 기판과 비교되는 비교 예에 대해 설명하기로 한다.
도 1a는 제1 비교 예에 따른 회로 기판을 나타낸 도면이고, 도1b는 제2 비교 예에 따른 회로 기판을 나타낸 도면이고, 도 1c는 제1 비교 예 및 제2 비교 예에서 실장 패드의 평면도이고, 도 1d는 제1 및 제2 비교 예의 패드의 피치를 설명하기 위한 도면이다.
도 1a 내지 도 1d를 참조하여 비교 예에 따른 회로 기판의 패드의 피치 한계에 대해 설명하기로 한다.
도 1a 및 도 1d를 참조하면, 제1 비교 예 및 제2 비교 예에서는 비아 및 패드의 디자인 한계로 인해, 이웃하는 패드 사이의 피치가 100㎛를 초과한다. 제1 및 제2 비교 예에서의 회로 기판은 ETS(Embedded Trace Substrate) 구조를 가진다.
제1 및 제2 비교 예에 따른 회로 기판은, 절연층(10), 제1 회로 패턴(20), 제2 회로 패턴(30), 비아(40), 제1 보호층(50), 제2 보호층(60)을 포함한다.
절연층(10)은 프리프레그를 포함한다. 예를 들어, 절연층(10)은 수지 및 상기 수지 내에 강화 섬유를 포함한다.
제1 회로 패턴(20)은 절연층(10)의 제1면에 배치된다.
또한, 제2 회로 패턴(30)은 절연층(10)의 제2면에 배치된다. 이때, 상기 제1 회로 패턴(20) 및 제2 회로 패턴(30) 중 어느 하나는 절연층(10)의 표면 내에 매립된 ETS 구조를 가진다.
즉, 제1 회로 패턴(20)은 절연층(10)의 제1면에 매립된 ETS 패턴이다.
또한, 제2 회로 패턴(30)은 절연층(10)의 제2면으로부터 돌출된 구조를 가진다.
제1 회로 패턴(20) 및 제2 회로 패턴(30)은 각각 패드 및 트레이스를 포함한다. 상기 패드는 비아와 연결되면서, 칩이 실장되거나, 외부기판의 메인보드와 연결되는 접착부(미도시)가 배치되는 부분이다. 상기 트레이스는 상기 패드로부터 길게 연장되는 신호 라인이다.
비아(40)는 절연층(10)을 관통하며 배치된다. 비아(40)는 일단이 상기 제1 회로 패턴(20)과 연결되고, 상기 일단과 반대되는 타단이 상기 제2 회로 패턴(30)과 연결된다.
제1 보호층(50) 및 제2 보호층(60)은 상기 절연층(10)의 제1면 및 제2면에 각각 배치된다. 제1 보호층(50)은 절연층(10)의 제1면에 배치되고, 제1 회로 패턴(20)의 표면의 적어도 일부를 노출하는 개구부를 가진다. 또한, 제2 보호층(60)은 절연층(10)의 제2면에 배치되고, 상기 제2 회로 패턴(30)의 표면의 적어도 일부를 노출하는 개구부를 가진다.
이때, 상기 제1 회로 패턴(20) 및 제2 회로 패턴(30) 중 하나는 칩이 실장되는 실장부를 포함하고, 다른 하나는 외부 기판의 메인 보드와 연결되는 단자부를 포함한다. 예를 들어, 상기 제1 회로 패턴(20) 및 제2 회로 패턴(30) 중 하나는 칩이 실장되는 실장 패드로 이용되고, 다른 하나는 메인 보드와 연결되는 단자 패드로 이용된다.
구체적으로, 도 1a의 제1 비교 예의 회로 기판은, 상기 제3 회로 패턴(30)을 상기 실장 패드로 이용한 것이고, 도 1b의 제2 비교 예의 회로 기판은 상기 제2 회로 패턴(20)을 상기 실장 패드로 이용한 것이다.
이때, 제1 및 제2 비교 예에서는 비아의 사이즈에 따른 실장 패드의 사이즈에 한계가 있으며, 이로 인해 이웃하는 실장 패드의 중심 사이의 거리인 피치가 100㎛를 초과하고 있다.
즉, 절연층(10)은 프리프레그로 형성된다. 이에 따라, 상기 절연층(10)에 비아 홀을 형성하기 위해서는 레이저 가공을 진행해야 한다. 이때, 일반적인 레이저 가공의 특성 상, 상기 비아(40)는 일정 수준 이상의 사이즈를 가지게 된다.
예를 들어, 상기 비아(40)는 레이저 가공에 의해 형성된 비아 홀 내부를 채우는 것에 의해, 제1면의 폭과 제2면의 폭이 다르다. 예를 들어, 상기 비아(40)의 제1면의 폭(w2)은 제2면의 폭(w1)보다 작다. 그리고, 제1 비교 예는 상대적으로 폭이 넓은, 비아(40)의 제2면과 연결된 제2 회로 패턴(30)을 실장 패드로 이용한다. 그리고, 제2 비교 예는 상대적으로 폭이 좁은, 비아(40)의 제1면과 연결된 제1 회로 패턴(20)을 실장 패드로 이용한다.
상기 비아(40)의 제2면의 폭(w1)은 레이저 공정의 한계로 인해, 최소 45㎛ 이상을 가진다. 또한, 상기 비아(40)의 제1면의 폭(w2)은 상기 제2면의 폭(w1)의 80% 수준인 40㎛ 이상을 가진다.
또한, 상기 비아(40)의 제2면과 직접 접촉하는 제2 회로 패턴(30)의 패드의 폭(w3)은 최소 70㎛ 이상을 가진다. 즉, 상기 제2 회로 패턴(30)의 패드는 상기 비아(40)의 제2면의 폭(w1)보다 일정 수준 이상의 폭을 가진다. 또한, 상기 비아(40)의 제1면과 직접 접촉하는 제1 회로 패턴(20)의 패드의 폭(w4)은 최소 67㎛ 이상을 가진다. 즉, 상기 제1 회로 패턴(20)의 패드는 상기 비아(40)의 제1면의 폭(w2)보다 일정 수준 이상의 폭을 가진다.
이에 따라, 상기 제2 회로 패턴(30)의 패드에서, 이웃하는 패드와의 피치에 영향을 주는 부분의 폭(w5=(w3-w1)/2)은 최소 12.5㎛ 수준이다. 즉, 상기 비아(40)의 제2면의 일단에서, 상기 제2 회로 패턴(30)의 패드의 일단까지의 폭 방향으로의 수평 직선 거리(w5)는 최소 12.5㎛ 수준이다. 이에 따라, 상기 제1 회로 패턴(20)의 패드에서, 이웃하는 패드와의 피치에 영향을 주는 부분의 폭(w6=(w4-w2)/2)은 최소 13.5㎛ 수준이다. 즉, 상기 비아(40)의 제1면의 일단에서, 상기 제1 회로 패턴(20)의 패드의 일단까지의 폭 방향으로의 수평 직선 거리(w5)는 최소 12.5㎛ 수준이다. 또한, 상기 비아(40)의 제2면의 일단에서, 상기 제1 회로 패턴(20)의 패드의 일단까지의 폭 방향으로의 수평 직선 거리(w7=(w4-w1)/2)는 최소 11㎛ 수준이다.
이에 따라, 상기 제2 회로 패턴(30)을 실장 패드로 이용하는 경우, 이웃하는 실장 패드 사이의 간격이 최소 8㎛를 가짐에 따라, 78㎛ 정도의 피치를 가진다.
또한, 제1 회로 패턴(20)을 실장 패드로 이용하는 경우, 상기 이웃하는 실장 패드 사이의 간격을 고려함에 따라, 75㎛ 정도의 피치를 가질 수 있다.
그러나, 최근 고사양화에 따라, 상기 이웃하는 실장 패드 사이에는 적어도 1개의 트레이스가 존재하며, 상기 패치는 상기 트레이스에 의해 증가하게 된다.
즉, 제1 회로 패턴(20) 및 제2 회로 패턴(30) 중 어느 하나를 패드로 이용하는 경우, 도 1c에서와 같이 제1 패드(PAD1)와 제2 패드(PAD2) 사이에는 적어도 하나의 트레이스(TRACE)가 위치해야 한다.
예를 들어, 상기 제2 회로 패턴(30)을 실장 패드로 이용하는 경우, 이웃하는 패드 사이에는 적어도 하나의 트레이스(31)가 존재한다. 상기 트레이스(31)는 상기 제2 회로 패턴(30)의 패드와 패드 사이를 연결하는 신호 라인이다. 이때, 상기 트레이스(31)는 최소 7㎛ 이상의 선폭(w8)을 가지고, 최소 8㎛의 이격 간격(w9)을 가진다.
또한, 상기 제1 회로 패턴(20)을 패드로 이용하는 경우, 이웃하는 패드 사이에는 적어도 하나의 트레이스(21)가 존재한다. 상기 트레이스(21)는 상기 제1 회로 패턴(20)의 패드와 패드 사이를 연결하는 신호 라인이다. 이때, 상기 트레이스(21)는 최소 7㎛ 이상의 선폭(w8')을 가지고, 최소 8㎛의 이격 간격(w9')을 가진다.
이에 따라, 도 1d의 (a)에서와 같이, 제2 회로 패턴(30)을 실장 패드로 이용하는 경우, 제1 패드(PAD1)와 제2 패드(PAD2)의 폭, 상기 트레이스(31)의 선폭 및 이들 사이의 간격을 고려해야 함에 따라, 제1 패드(PAD1)와 제2 패드(PAD2) 사이의 피치(p1)는 110㎛를 초과하게 된다.
또한, 도 1d의 (b)에서와 같이, 상기 제1 회로 패턴(20)을 실장 패드로 이용하는 경우, 제1 패드(PAD1)와 제2 패드(PAD2)의 폭, 상기 트레이스(31)의 선폭 및 이들 사이의 간격을 고려해야 함에 따라, 제1 패드(PAD1)와 제2 패드(PAD2) 사이의 피치(p2)는 100㎛를 초과하게 된다.
상기와 같이, 비교 예에서는 제1 패드(PAD1)의 중심과 제2 패드(PAD2)의 중심 사이의 피치가 최소 100㎛를 초과하게 되며, 이에 따른 제한된 공간 내에서 다수의 칩을 실장하기가 어려울 수 있다. 예를 들어, 상기 피치가 증가함에 따라 상기 칩을 실장하는데 필요한 회로 기판의 폭 방향으로의 폭이 증가하는 문제가 있다. 또한, 상기 피치가 증가한다는 것은 이웃하는 패드 사이의 신호 전송 라인이 증가한다는 것을 의미하며, 상기 신호 전송 라인이 증가함에 따른 신호 전송 손실이 증가하는 문제가 있다.
또한, 최근 전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 연구되고 있으며, 이에 따라 회로 패턴의 미세화가 요구되고 있다. 그러나, 비교 예의 회로 기판을 이용한 패키지 기판의 경우, 패드의 피치의 미세화에 한계가 있다. 또한, 최근 들어 애플리케이션 프로세서(AP: Application Processor)에서 처리되는 기능들의 증가에 따라, 이를 하나의 칩으로 구현하기 어려워지고 있다. 그러나, 비교 예에서 제공되는 회로 기판을 이용해서는 제한된 공간 내에, 서로 다른 기능을 하는 2개의 애플리케이션 프로세서(AP)를 실장하는데 어려움이 있다.
실시 예는 이러한 비교 예의 문제점을 해결하기 위한 것으로, 실장 패드의 피치를 100㎛이하, 바람직하게 90㎛ 이하, 더욱 바람직하게 80㎛ 이하로 축소할 수 있도록 한다. 나아가, 실시 예에서는 상기 피치의 축소에 따라 하나의 회로 기판에 복수의 칩의 실장이 가능하도록 한다. 예를 들어, 실시 예에서는 하나의 회로 기판에 서로 다른 기능을 하는 복수의 프로세서 칩이나, 메모리 칩을 모두 실장할 수 있는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공할 수 있도록 한다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 패키지 기판을 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
그리고, 실시 예에서는 패드의 피치를 미세화할 수 있도록 하고, 상기 피치의 미세화에 따라 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 회로 기판 및 패키지 기판을 제공한다. 나아가, 실시 예에서는 비교 예보다 작은 피치를 가지는 실장 패드 사이에 비교 예보다 더 많은 트레이스를 배치할 수 있도록 한 회로 기판 및 패키지 기판을 제공한다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
-제1 실시 예-
이하에서는 실시 예에 따른 회로 기판 및 이를 포함하는 패키지 기판에 대해 설명하기로 한다.
도 2a는 제1 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 2b는 도 2a에서 실장 패드로 이용되는 비아의 피치를 설명하기 위한 도면이다.
도 2a를 참조하면, 회로 기판(100)은 적어도 1개의 칩이 실장될 수 있도록 하는 실장 공간을 제공한다. 상기 회로 기판(100)에 실장되는 칩은, 1개일 수 있으며, 이와 다르게 2개일 수 있으며, 이와 다르게 3개 이상일 수 있다. 예를 들어, 회로 기판(100)에는 1개의 프로세서 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩이 실장될 수 있으며, 이와 다르게 1개의 프로세서 칩과 함께 1개의 메모리 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩과 적어도 1개의 메모리 칩이 실장될 수 있다.
회로 기판(100)은 절연층(110)을 포함한다. 상기 절연층(110)은 적어도 1층 이상의 구조를 가진다. 이때, 도 2a에서는 상기 회로 기판(100)이 절연층(110)의 층수를 기준으로 1층 구조를 가지는 것으로 도시하였으나 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판(100)은 절연층(110)의 층수를 기준으로 2층 이상의 적층 구조를 가질 수 있다. 다만, 이하에서는 상기 회로 기판(100)이 절연층(110)의 층수를 기준으로 1층 구조를 가지는 것으로 하여 설명하기로 한다.
상기 절연층(110)은 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(110)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
상기 절연층(110)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 절연층(110)의 수지는 나프탈렌(naphthalene)기를 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.
한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.
상기 절연층(110)은 10㎛ 내지 60㎛의 범위의 두께(T1)를 가질 수 있다. 예를 들어, 상기 절연층(110)은 15㎛ 내지 55㎛의 범위의 두께(T1)를 가질 수 있다. 예를 들어, 상기 절연층(110)은 20㎛ 내지 50㎛의 범위의 두께(T1)를 가질 수 있다. 상기 절연층(110)의 두께(T1)는 이의 표면에 각각 배치되는 회로 패턴들 사이의 거리를 의미할 수 있다. 예를 들어, 절연층(110)의 두께(T1)는 이하에서 설명되는 제1 회로 패턴(120)의 제2면 또는 하면과, 제2 회로 패턴(130)의 제1면 또는 상면 사이의 직선 거리를 의미할 수 있다.
상기 절연층(110)의 제1면에는 제1 회로 패턴(120)이 배치된다. 또한, 상기 절연층(110)의 제2면에는 제2 회로 패턴(130)이 배치된다. 이때, 상기 회로 기판(100)은 ETS(Embedded Trace Substrate) 공법을 이용하여 제조될 수 있다. 이에 따라, 상기 회로 기판(100)에 포함된 제1 회로 패턴(120) 및 제2 회로 패턴(130) 중 어느 하나는 ETS 구조를 가질 수 있다. 예를 들어, 실시 예에서 상기 제1 회로 패턴(120) 및 제2 회로 패턴(130) 중 어느 하나는 절연층(110)의 표면 내에 매립된 구조를 가질 수 있고, 다른 하나는 상기 절연층(110)의 표면으로부터 돌출된 구조를 가질 수 있다.
실시 예에서는 상기 제1 회로 패턴(120)이 ETS 구조에 대응하는 매립 구조를 가지고, 상기 제2 회로 패턴(130)이 돌출 구조를 가지는 것으로 하여 설명하기로 한다.
상기 제1 회로 패턴(120)은 상기 절연층(110)의 제1면에 배치된다. 상기 제1면은 상기 절연층(110)의 상면일 수 있다. 상기 제1 회로 패턴(120)은 상기 절연층(110)의 제1면에 매립된 구조를 가질 수 있다.
상기 제1 회로 패턴(120)은 트레이스(121)를 포함할 수 있다. 이때, 상기 제1 회로 패턴(120)의 트레이스(121)는 이후에 설명될 비아(140)와 실질적으로 동일 평면 상에 위치할 수 있다. 예를 들어, 상기 제1 회로 패턴(120)는 비아(140)의 상면에 배치되는 것이 아니라, 상기 비아(140)의 측부에 배치될 수 있다. 즉, 일반적인 회로 패턴은 패드 및 트레이스를 포함한다. 그리고, 패드는 비아의 상면에 배치되고, 트레이스는 상기 패드의 측부에 배치된다. 이에 따라, 일반적인 트레이스는 비아보다 높게 위치하게 된다.
이에 반하여, 실시 예에서는 비아(140)를 칩 실장을 위한 실장 패드로 이용한다. 이에 따라, 실시 예에서의 상기 제1 회로 패턴(120)은 칩 실장을 위한 실장 패드를 포함하지 않을 수 있다.
이에 따라, 제1 회로 패턴(120)의 제1면 또는 상면은 비아(140)의 제1면 또는 상면과 동일 평면 상에 위치할 수 있다. 즉, 일반적인 제1 회로 패턴의 하면은 비아의 상면과 동일 평면 상에 위치하게 된다. 이에 반하여, 실시 예에서는 비아(140)를 실장 패드로 이용하도록 하고, 이에 따라, 상기 제1 회로 패턴(120)의 상면과 상기 비아(140)의 상면이 동일 평면 상에 위치할 수 있다.
상기 제1 회로 패턴(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 회로 패턴(120)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴(120)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴(120)은 5㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)은 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴(120)은 7㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴(120)의 두께가 5㎛ 미만인 경우에는 상기 제1 회로 패턴(120)의 저항이 증가할 수 있다. 상기 제1 회로 패턴(120)의 두께가 20㎛를 초과하는 경우에는 상기 제1 회로 패턴(120)을 구성하는 트레이스(121)의 선폭이 증가하고, 이에 따른 회로 기판(100)의 전체적인 부피가 증가할 수 있다.
상기 제1 회로 패턴(120)의 트레이스(121)는 특정 선폭(W6)과 특정 간격(W7)을 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스(121)의 선폭(W6)은 6㎛ 내지 20㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스(121)의 선폭(W6)은 7㎛ 내지 15㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스(121)의 선폭(W6)은 8㎛ 내지 12㎛의 범위를 가질 수 있다. 또한, 상기 제1 회로 패턴(120)의 트레이스들의 간격(W7)은 6㎛ 내지 20㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스들의 간격(W7)은 7㎛ 내지 15㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스들의 간격(W7)은 8㎛ 내지 12㎛의 범위를 가질 수 있다. 여기에서, 상기 간격(W7)은 제1 회로 패턴(120)을 구성하는 복수의 트레이스들 사이의 이격 간격을 의미할 수 있다. 또한, 상기 간격(W7)은 상기 제1 회로 패턴(120)을 구성하는 트레이스(121)와, 실시 예에서 실장 패드로 이용되는 비아(140) 사이의 간격을 의미할 수 있다.
상기 제1 회로 패턴(120)의 트레이스(121)는 실장 패드로 이용되는 복수의 비아(140) 사이에 적어도 1개가 위치할 수 있다. 즉, 실시 예에서, 복수의 비아(140)는 실장 패드로 된다. 이때, 상기 실장 패드들 사이는 상호 전기적으로 연결될 수 있다. 예를 들어, 상기 실장 패드들 사이에는 적어도 1개의 트레이스가 위치할 수 있다. 즉, 도 1c에서와 같이 트레이스는 이웃하는 패드들 사이 또는 상기 이웃하는 패드들 사이에 배치되어 이와는 다른 패드 사이를 연결할 수 있다. 다만, 도 1c에서의 트레이스는 제1 회로 패턴(20) 또는 제2 회로 패턴(30)의 패드와 연결되는 반면에, 실시 예에서의 트레이스(121)는 비아(140)가 패드로 이용되기 때문에, 비아(140)의 측면과 연결될 수 있다.
제2 회로 패턴(130)은 절연층(110)의 제2면 또는 하면에 배치될 수 있다. 예를 들어, 상기 제2 회로 패턴(130)은 상기 절연층(110)의 표면에서, 상기 제1 회로 패턴(120)이 배치되는 면의 반대면에 배치될 수 있다. 다만, 상기 제1 회로 패턴(120)은 상기 절연층(110)의 제1면 또는 상면 내에 매립되는 ETS 구조를 가지는 반면에, 상기 제2 회로 패턴(130)은 상기 절연층(110)의 제2면 또는 하면 아래로 돌출되는 구조를 가진다.
상기 제2 회로 패턴(130)은 비아(140)와 연결될 수 있다.
상기 제2 회로 패턴(130)은 패드 및 트레이스를 포함할 수 있다. 예를 들어, 제2 회로 패턴(130)은 비아(140)와 연결되는 패드(131, 132)를 포함할 수 있다. 또한, 상기 제2 회로 패턴(130)은 상기 패드(131, 132)와 연결되는 트레이스(미도시)를 포함할 수 있다.
상기 제2 회로 패턴(130)의 패드(131, 132)는 전자 디바이스의 메인 보드와 연결되는 단자부로 기능할 수 있다. 예를 들어, 제2 회로 패턴(130)의 패드(131, 132)는 전자 디바이스의 메인보드와 연결되기 위해, 솔더 볼이 배치되는 단자 패드일 수 있다.
상기 제2 회로 패턴(130)의 패드(131, 132)는 비아(140)의 제2면 또는 하면과 연결될 수 있다. 구체적으로, 제2 회로 패턴(130)의 패드(131, 132)의 제1면 또는 상면은 비아(140)의 제2면 또는 하면과 직접 접촉할 수 있다. 상기 제2 회로 패턴(130)의 트레이스는 상기 패드(131, 132)의 사이에 배치되지 않을 수 있다. 즉, 실시 예에서, 상기 제2 회로 패턴(130)은 패드(131, 132) 및 트레이스를 포함하기는 하나, 상기 제2 회로 패턴(130)의 트레이스는 상기 절연층(110)의 제2면 또는 하면에서, 상기 패드(131, 132)의 사이 영역을 회피하여 배치될 수 있다. 이에 따라, 실시 예에서는 상기 제2 회로 패턴(130)의 패드(131, 132) 사이의 간격을 최소화할 수 있고, 이에 따른 회로 기판의 실장 패드의 피치(명확하게는, 비아의 피치)를 최소화할 수 있다. 예를 들어, 실시 예에서는 상기 제2 회로 패턴(130)의 패드(131, 132) 사이에 트레이스를 배치하지 않음에 따라, 실장 패드로 기능하는 비아(140) 사이의 피치를 100㎛ 이하, 나아가 90㎛ 이하, 더 나아가 80㎛ 이하로 할 수 있다.
상기 제2 회로 패턴(130)의 패드(131, 132) 사이의 간격(W4)은 30㎛ 이하일 수 있다. 예를 들어, 제2 회로 패턴(130)의 패드(131, 132) 사이의 간격(W4)은 20㎛ 이하일 수 있다. 예를 들어, 상기 제2 회로 패턴(130)의 패드(131, 132) 사이의 간격(W4)은 10㎛ 이하일 수 있다. 예를 들어, 상기 제2 회로 패턴(130)의 패드(131, 132) 사이의 간격(W4)은 7㎛ 이하일 수 있다. 예를 들어, 제2 회로 패턴(130)의 패드(131, 132) 사이의 간격은 5㎛ 이하일 수 있다. 예를 들어, 제2 회로 패턴(130)의 패드(131, 132) 사이의 간격은 2㎛ 이상일 수 있다.
구체적으로, 상기 제2 회로 패턴(130)의 패드(131, 132) 사이의 간격(W4)은 2㎛ 내지 30㎛의 범위를 가질 수 있다. 예를 들어, 제2 회로 패턴(130)의 패드(131, 132) 사이의 간격(W4)은 2.5㎛ 내지 20㎛의 범위를 가질 수 있다. 예를 들어, 제2 회로 패턴(130)의 패드(131, 132) 사이의 간격은 2.5㎛ 내지 7㎛의 범위를 가질 수 있다. 바람직하게, 상기 제2 회로 패턴(130)의 패드(131, 132)의 간격은 상기 제1 회로 패턴(120)의 트레이스(121) 또는 제2 회로 패턴(130)의 트레이스의 선폭 또는 간격보다 작을 수 있다.
상기 제2 회로 패턴(130)의 패드(131, 132)의 간격(W4)이 2㎛ 미만이면, 상기 패드(131, 132) 사이가 서로 연결되는 신뢰성 문제가 발생할 수 있다. 상기 제2 회로 패턴(130)의 패드(131, 132)의 간격(W4)이 2㎛ 미만이면, 상기 패드(131, 132) 사이의 신호 간섭에 따른 통신 성능에 문제가 발생할 수 있다. 상기 제2 회로 패턴(130)의 간격(W4)이 30㎛보다 크면, 상기 패드(131, 132)에 의한 비아(140)의 피치를 100㎛ 이하로 맞추기 어려울 수 있다. 즉, 상기 제2 회로 패턴(130)의 간격(W4)이 30㎛보다 크면, 상기 비아(140)의 피치 증가에 따른 전체적인 회로 기판(100)의 부피가 증가할 수 있다.
상기 제2 회로 패턴(130)의 패드(131, 132)는 두께 방향(또는 수직 방향 또는 3차원 좌표계에서 z축 방향)으로 상기 제1 회로 패턴(120)의 트레이스(121)와 오버랩될 수 있다.
즉, 상기 제2 회로 패턴(130)은 폭 방향(또는 수평 방향 또는 3차원 좌표계에서 x축, y축 및 이들 사이의 대각축 방향)으로 이격되는 제1 패드(131) 및 제2 패드(132)를 포함한다.
그리고, 실시 예에서, 제2 회로 패턴(130)의 제1 패드(131)와 제2 패드(132) 사이에는 제2 회로 패턴(130)의 트레이스가 배치되지 않는다. 그리고, 실시 예에서, 상기 제2 회로 패턴(130)의 제1 패드(131)와 제2 패드(132) 사이의 간격을 최소화하여, 이에 따른 비아(140)의 피치가 100㎛ 이하가 되도록 한다. 이때, 상기와 같이 제2 회로 패턴(130)의 제1 패드(131)와 제2 패드(132) 사이의 간격이 상기 트레이스(121)의 선폭 또는 간격보다 작도록 하며, 이에 따라 상기 제1 회로 패턴(120)의 트레이스(121)의 적어도 일부는 상기 제1 패드(131) 또는 제2 패드(132)와 두께 방향으로 오버랩될 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스(121)의 적어도 일부는 상기 제1 패드(131)와 두께 방향으로 오버랩될 수 있다. 또한, 상기 제1 회로 패턴(120)의 트레이스(121)의 적어도 일부는 상기 제2 패드(132)와 두께 방향으로 오버랩될 수 있다. 또한, 상기 제1 회로 패턴(120)의 트레이스(121)의 적어도 일부는 상기 제1 패드(131)와 두께 방향으로 오버랩되고, 다른 일부는 상기 제2 패드(132)와 두께 방향으로 오버랩될 수 있다.
상기 제2 회로 패턴(130)의 제1 패드(131) 및 제2 패드(132)의 폭은 서로 대응될 수 있다. 예를 들어, 제1 패드(131) 및 제2 패드(132)의 폭(W3)은 60㎛ 내지 80㎛일 수 있다. 예를 들어, 제1 패드(131) 및 제2 패드(132)의 폭(W3)은 65㎛ 내지 75㎛일 수 있다. 예를 들어, 제1 패드(131) 및 제2 패드(132)의 폭(W3)은 67㎛ 내지 73㎛일 수 있다.
실시 예에서 회로 기판(100)은 절연층(110)을 관통하는 비아(140)를 포함한다. 상기 비아(140)는 제1면이 절연층(110)의 제1면으로 노출될 수 있다. 이는, 상기 비아(140)의 제1면에 제1 회로 패턴(120)이 배치되지 않음을 의미할 수 있다. 상기 비아(140)는 측면을 통해 제1 회로 패턴(120)과 연결될 수 있다. 예를 들어, 비아(140)의 측면은 상기 제1 회로 패턴(120)의 트레이스(121)의 측면과 직접 연결될 수 있다.
상기 비아(140)는 절연층(110)을 관통하는 비아 홀(미도시)을 형성하고, 상기 형성된 비아 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 비아(140)를 형성할 수 있다. 상기 비아(140)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
상기 비아(140)의 두께(T2)는 절연층(110)의 두께(T1)보다 클 수 있다. 바람직하게, 상기 비아(140)의 두께(T2)는 상기 절연층(110)의 두께(T1)와 상기 제1 회로 패턴(120)의 두께를 합한 것에 대응할 수 있다. 예를 들어, 비교 예에서의 비아의 두께는 회로 패턴의 두께에 대응되었다. 이에 반하여, 실시 예에서의 비아(140)의 두께(T2)는 절연층(110)의 두께(T1)보다 클 수 있다.
상기 비아(140)는 제1면 및 제2면을 포함한다. 예를 들어, 상기 비아(140)의 제1면은 상면일 수 있고, 비아(140)의 제2면은 하면일 수 있다.
상기 비아(140)의 제1면은 상기 제1 회로 패턴(120)의 제1면과 동일 평면 상에 위치할 수 있다. 상기 비아(140)의 제2면은 제2 회로 패턴(130)의 패드(131, 132)의 상면과 직접 접촉할 수 있다.
상기 비아(140)의 측면의 적어도 일부는 상기 제1 회로 패턴(120)과 직접 접촉할 수 있다. 예를 들어, 상기 비아(140)의 측면의 적어도 일부는 상기 제1 회로 패턴(120)의 트레이스(121)의 측면과 직접 접촉할 수 있다.
상기 비아(140)는 제1면의 폭(W1)이 제2면의 폭(W2)보다 작을 수 있다. 예를 들어, 상기 비아(140)는 제1면 및 제2면의 폭이 서로 다른 사다리꼴 형상을 가질 수 있다. 그리고, 실시 예에서는 상기 비아(140)의 제1면 및 제2면에서 상대적으로 폭이 작은 부분을 칩 실장을 위한 실장 패드로 이용한다. 예를 들어, 비아(140)는 상기와 같이 사다리꼴 형상을 가짐에 따라, 이웃하는 비아들 사이의 간격은 제1면측(또는 상측) 및 제2면측(또는 하측)에서 서로 다를 수 있다.
예를 들어, 비아(140)는 서로 이웃하는 제1 비아(141) 및 제2 비아(142)를 포함한다. 이때, 제1 비아(141) 및 제2 비아(142)의 이격 간격은 상측 및 하측에서 서로 다를 수 있다. 예를 들어, 상기 제1 비아(141) 및 제2 비아(142) 각각은 제1면의 폭이 제2 면의 폭보다 작다. 이에 따라, 상기 제1 비아(141) 및 제2 비아(142)의 제1면측에서의 이격 간격은 제2면측에서의 이격 간격보다 크다. 즉, 상기 제1 비아(141)와 제2 비아(142) 사이의 이격 간격은 상기 제1면측에서 가장 크고, 상기 제2면측으로 갈수록 점차 작아질 수 있다.
이에 따라, 실시 예에서는 상대적으로 폭이 작은 제1 비아(141) 및 제2 비아(142)의 제1면을 실장 패드로 활용하도록 한다. 이에 따라, 실시 예에서는 상기 제1 비아(141)와 제2 비아(142)의 제2면을 실장 패드로 이용하는 것과 비교하여, 상기 제1 비아(141)와 제2 비아(142) 사이의 공간을 증가시킬 수 있으며, 이에 따라 상기 제1 비아(141)와 제2 비아(142) 사이에 배치될 수 있는 제1 회로 패턴(120)의 트레이스(121)들 사이의 간격을 증가시킬 수 있거나, 트레이스(121)의 수를 증가시킬 수 있다.
상기 제1 비아(141) 및 제2 비아(142)의 사이즈는 상호 대응될 수 있다. 예를 들어, 제1 비아(141) 및 제2 비아(142)의 제1면의 폭(W1)은 20㎛ 내지 40㎛ 일 수 있다. 예를 들어, 제1 비아(141) 및 제2 비아(142)의 제1면의 폭(W1)은 22㎛ 내지 37㎛일 수 있다. 예를 들어, 제1 비아(141) 및 제2 비아(142)의 제1면의 폭(W1)은 25㎛ 내지 35㎛일 수 있다.
상기 제1 비아(141) 및 제2 비아(142)의 제1면의 폭(W1)은 20㎛ 이하로 구현하기 어려울 수 있다. 즉, 상기 제1 비아(141) 및 제2 비아(142)는 프리프레그로 형성된 절연층(110) 내에 레이저를 이용하여 비아 홀을 형성하고, 상기 형성된 비아 홀 내부를 금속 물질로 충진하는 것에 의해 형성된다. 이때, 상기 레이저를 이용하여 비아 홀의 제1 면의 폭을 20㎛ 이하로 형성하기 어려울 수 있다. 예를 들어, 상기 제1 비아(141) 및 제2 비아(142)의 제1면의 폭(W1)이 40㎛를 초과하면, 비아들 사이의 피치가 증가할 수 있다.
이와 다르게, 제1 비아(141) 및 제2 비아(142)의 제2면의 폭(W2)은 25㎛ 내지 55㎛ 일 수 있다. 예를 들어, 제1 비아(141) 및 제2 비아(142)의 제2면의 폭(W2)은 27㎛ 내지 50㎛일 수 있다. 예를 들어, 제1 비아(141) 및 제2 비아(142)의 제2면의 폭(W2)은 30㎛ 내지 47㎛일 수 있다.
즉, 일반적인 실장 패드의 피치는 비아의 폭 및 상기 비아의 폭보다 큰 폭을 가지는 실장 패드의 폭이 의해 결정된다. 또한, 상기 실장 패드들 사이에는 적어도 1개의 트레이스가 배치되어야 하며, 이에 따라 상기 실장 패드의 폭 및 상기 트레이스의 폭에 의해 비교 예에서는 상기 실장 패드의 피치가 100㎛를 초과하였다. 이와 다르게, 실시 예에서는 칩의 실장을 위한 실장 패드를 별도로 형성하지 않고, 비아의 일부를 실장 패드로 이용한다. 이에 따라, 실시 예에서는 상기 비아 자체가 실장 패드로 활용되기 때문에, 상기 실장 패드의 피치는 상기 비아의 폭만을 고려하면 되며, 이에 따라 비교 예 대비 실장 패드의 피치를 줄일 수 있다.
다시 말해서, 도 2a에 도시된 제1 회로 패턴(120), 제2 회로 패턴(130) 및 비아(140)의 구조를 정리하면 다음과 같다.
실시 예에서, 비아(140)는 폭 방향으로 이격되는 제1 비아(141) 및 제2 비아(142)를 포함한다. 이때, 상기 제1 비아(141) 및 제2 비아(142) 각각은 절연층(110)의 두께보다 큰 두께를 가진다. 예를 들어, 상기 제1 비아(141) 및 제2 비아(142) 각각은 절연층(110)의 두께에 제1 회로 패턴(120)의 두께를 합한 두께를 가질 수 있다. 상기 제1 비아(141) 및 제2 비아(142)의 제1면 또는 상면은 제1 회로 기판(100)의 제1면 또는 상면과 동일 평면 상에 위치할 수 있다. 상기 제1 비아(141) 및 제2 비아(142)는 측면을 통해 제1 회로 패턴(120)과 연결될 수 있다. 즉, 상기 제1 비아(141) 및 제2 비아(142)의 측면은 제1 회로 패턴(120)의 측면과 연결될 수 있다.
즉, 상기 제1 회로 패턴(120)는 상기 제1 비아(141) 및 제2 비아(142) 사이에 배치되는 적어도 1개의 트레이스(121)를 포함할 수 있다. 이에 따라, 상기 트레이스(121)의 일측면은 상기 제1 비아(141)의 측면과 직접 마주보며 배치될 수 있다. 또한, 트레이스(121)의 다른 일측면은 상기 제2 비아(142)의 측면과 직접 마주보며 배치될 수 있다.
그리고, 제2 회로 패턴(130)은 상기 제1 비아(141)와 연결되는 제1 패드(131) 및 상기 제2 비아(142)와 연결되는 제2 패드(132)를 포함한다. 이때, 상기 제2 회로 패턴(130)은 트레이스를 포함하기는 하나, 상기 제1 패드(131)와 제2 패드(132)의 사이의 영역을 회피하며 배치될 수 있다. 이에 따라, 실시 예에서는 상기 제1 패드(131)와 제2 패드(132) 사이의 간격을 최소화할 수 있다. 일반적인 비교 예의 회로 기판의 구조에서, 상기 제1 패드 및 제2 패드는 두께 방향으로, 상기 제1 회로 패턴의 트레이스와 오버랩되지 않는다. 예를 들어, 비교 예에서, 상기 제1 패드 및 제2 패드는 두께 방향으로, 상기 제1 회로 패턴의 패드들과 연결된다. 이에 반하여, 실시 예에서는 상기 제1 회로 패턴(120)의 실장 패드를 제거하고, 제1 비아(141) 및 제2 비아(142)를 실장 패드로 이용하기 때문에, 비교 예에서, 실장 패드가 배치되었던 영역에 더 많은 트레이스를 배치할 수 있다. 따라서, 실시 예에서, 상기 제1 회로 패턴(120)의 트레이스(121)는 두께 방향으로 상기 제2 회로 패턴(130)의 제1 패드(131) 및 제2 패드(132) 중 적어도 하나와 오버랩될 수 있다.
상기와 같은 구조에 의해, 실시 예에서는 제1 비아(141) 및 제2 비아(142) 자체를 실장 패드로 이용함에 따라, 실장 패드의 피치를 감소시킬 수 있다.
절연층(110)의 제1면에는 제1 보호층(150)이 배치되고, 절연층(110)의 제2면에는 제2 보호층(155)이 배치된다.
상기 제1 보호층(150) 및 상기 제2 보호층(155)은 솔더 레지스트일 수 있다. 상기 제1 보호층(150) 및 상기 제2 보호층(155)은 적어도 1개의 개구부를 포함할 수 있다.
상기 제1 보호층(150)의 개구부의 폭(W8)은 상기 비아(140)의 제1면의 폭(W1)보다 클 수 있다. 즉, 상기 제1 회로 패턴(120)의 개구부는 상기 비아(140)의 제1면보다 큰 폭을 가지며, 이에 따라 상기 비아(140)의 제1면의 전체를 노출할 수 있다. 다만, 이는 일 실시 예에 불과할 뿐, 상기 제1 보호층(150)의 개구부의 폭(W8)은 상기 비아(141)의 제1면의 폭보다 작을 수 있으며, 이에 따라 상기 비아(141)의 제1면의 적어도 일부는 상기 제1 보호층(150)에 의해 덮일 수 있다.
제2 보호층(155)의 개구부의 폭은 상기 제2 회로 패턴(130)의 제1 패드(131) 및 제2 패드(132)의 폭(W3)보다 작을 수 있다. 이에 따라, 상기 제2 회로 패턴(130)의 제1 패드(131) 및 제2 패드(132)의 제2면 또는 하면 중 적어도 일부는 상기 제2 보호층(155)에 의해 덮일 수 있다. 다만, 이는 일 실시 예에 불과할 뿐, 상기 제2 보호층(155)의 개구부의 폭은 상기 제2 회로 패턴(130)의 제1 패드(131) 및 제2 패드(132)의 폭보다 클 수 있고, 이에 따라 상기 제1 패드(131) 및 제2 패드(132)의 제2면 또는 하면의 전체 영역은 상기 제2 보호층(155)의 개구부를 통해 노출될 수 있다.
실시 예에서, 회로 기판(100)은 표면 처리층을 포함한다. 상기 표면 처리층은 패드의 부식 및 산화를 방지하면서, 솔더성을 높이기 위해 형성될 수 있다. 이때, 상기 표면 처리층은 일반적으로, 제1 회로 패턴 및 제2 회로 패턴 상에 배치된다. 반면, 실시 예에서, 제1 회로 패턴은 실장 패드를 포함하지 않고, 비아가 실장 패드로 기능한다. 이에 따라, 실시 예에서는 비아 상에 표면 처리층이 배치될 수 있다.
예를 들어, 제1 보호층(150)의 개구부를 통해 노출된 비아(140)의 제1 면 상에는 제1 표면 처리층(160)이 배치될 수 있다.
상기 제1 표면 처리층(160)은 OSP(Organic Solderability Preservative) 층일 수 있다. 바람직하게, 상기 제1 표면 처리층(160)은 상기 비아(140)의 제1면 상에 코팅된 벤지미다졸(Benzimidazole)과 같은 유기물로 형성된 유기층일 수 있다.
이와 다르게, 상기 제1 표면 처리층(160)은 도금층일 수 있다. 예를 들어, 상기 제1 표면 처리층(160)은 상기 비아(140)의 제1면에 무전해 도금된 금(Au) 도금층을 포함할 수 있다. 예를 들어, 상기 제1 표면 처리층(160)은 상기 비아(140)의 제1면에 무전해 도금된 니켈(Ni) 도금층과, 상기 니켈 도금층에 무전해 도금된 금(Au) 도금층을 포함할 수 있다. 예를 들어, 상기 제1 표면 처리층(160)은 상기 비아(140)의 제1면에 무전해 도금된 니켈(Ni) 도금층과, 상기 니켈 도금층에 무전해 도금된 팔라듐(Pd) 도금층과, 상기 팔라듐 도금층에 무전해 도금된 금(Au) 도금층을 포함할 수 있다.
일 실시 예에서, 상기 제1 표면 처리층(160)은 상기 비아(140)의 제1면의 폭에 대응하는 폭을 가질 수 있다. 즉, 상기와 같이 제1 표면 처리층(160)은 무전해 도금에 의해, 상기 비아(140)의 제1면에만 선택적으로 형성될 수 있다. 따라서, 일 실시 예에서, 상기 제1 표면 처리층(160)의 폭은 상기 비아(140)의 제1면의 폭(W1)에 대응할 수 있다.
이에 대응하게, 제2 표면 처리층(170)은 상기 제1 패드(131) 및 제2 패드(132)의 제2면 또는 하면에 배치된다. 상기 제2 표면 처리층(170)은 OSP(Organic Solderability Preservative) 층일 수 있다. 바람직하게, 상기 제2 표면 처리층(170)은 상기 제1 패드(131) 및 제2 패드(132)의 제2면 또는 하면 상에 코팅된 벤지미다졸(Benzimidazole)과 같은 유기물로 형성된 유기층일 수 있다.
이와 다르게, 상기 제2 표면 처리층(170)은 도금층일 수 있다. 예를 들어, 상기 제2 표면 처리층(170)은 무전해 도금된 금(Au) 도금층을 포함할 수 있다. 예를 들어, 상기 제2 표면 처리층(170)은 무전해 도금된 니켈(Ni) 도금층과, 상기 니켈 도금층에 무전해 도금된 금(Au) 도금층을 포함할 수 있다. 예를 들어, 상기 제2 표면 처리층(170)은 무전해 도금된 니켈(Ni) 도금층과, 상기 니켈 도금층에 무전해 도금된 팔라듐(Pd) 도금층과, 상기 팔라듐 도금층에 무전해 도금된 금(Au) 도금층을 포함할 수 있다.
도 2b를 참조하면, 실시 예에서의 비아(140)들 사이의 피치(P1)는 100㎛ 이하일 수 있다. 예를 들어, 실시 예에서의 비아(140)들 사이의 피치(P1)는 90㎛ 이하일 수 있다. 예를 들어, 실시 예에서의 비아(140)들 사이의 피치(P1)는 80㎛이하일 수 있다.
즉, 실시 예에서는 비아(140)의 표면 중 상대적으로 작은 폭을 가지는 제1면을 실장 패드로 이용한다. 이에 따라, 상호 이웃하는 복수의 비아들의 중심 사이의 간격인 피치(P1)를 비교 예 대비 줄일 수 있다.
즉, 실시 예에서는 비아(140)의 상부에 배치되는 추가적인 실장 패드를 제거한다. 그리고 실시 예에서는 비아(140)의 제2면과 접촉하는 제1 패드(131) 및 제2 패드(132) 사이의 간격을 최소화한다. 이때, 도 1b에서와 같은 비교 예에서도, 제2 회로 패턴(30)의 복수의 패드 사이의 간격을 최소화함에 따라 제1 회로 패턴(20)으로 구성되는 실장 패드의 피치를 줄일 수 있는 것처럼 보이나, 실질적으로 도 1b에서는 상기 제1 회로 패턴으로 구성되는 실장 패드의 피치를 100㎛ 이하로 줄이기 어렵다. 이는, 상기 제1 회로 패턴(20)으로 구성되는 실장 패드들 사이에 적어도 1개의 트레이스(21)가 배치되어야 한다. 이에 따라, 비교 예에서는 상기 제1 회로 패턴(20)으로 구성되는 실장 패드들의 폭, 그리고 이들 사이에 배치되는 트레이스(21)의 선폭 및 간격에 의해 상기, 상기 제2 회로 패턴(30)의 패드 사이의 간격을 30㎛ 이하로 줄이지 못하기 때문이다. 즉, 비교 예에서는 제2 회로 패턴의 제1 패드와 제2 패드의 사이의 간격을 30㎛ 이하로 줄이지 못하였으며, 이에 따라 제1 회로 패턴으로 구성되는 실장 패드들 사이의 피치는 100㎛를 초과하였다.
이에 반하여, 실시 예에서는, 비아(140)의 제1면을 실장패드로 활용한다. 이에 의해, 실시 예에서는 상기 제2 회로 패턴(130)의 제1 패드(131) 및 제2 패드(132) 사이의 간격을 30㎛ 이하로 줄이더라도(나아가, 2㎛까지 줄이더라도), 상기 복수의 비아들 사이의 공간에 적어도 1개의 트레이스(121)를 배치할 공간이 충분히 나오게 된다. 이에 따라, 실시 예에서는 비아(140)를 실장 패드로 활용하면서, 제2 회로 패턴(130)의 제1 패드(131) 및 제2 패드(132) 사이의 간격을 30㎛ 이하로 줄임에 따라, 비아(140)들의 중심 사이의 간격인 피치(P1)를 100㎛ 이하, 나아가 90㎛ 이하, 더 나아가, 80㎛이하까지 낮출 수 있다.
이하에서는, 도 2a에 도시된 제1 실시 예에 따른 회로 기판의 변형 예에 대해 설명하기로 한다.
-변형 예-
도 3은 제1 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 3은 도 2a 대비, 제1 보호층(150)의 개구부의 폭 및 이에 따른 제1 표면 처리층(160)의 폭에 차이가 있다.
제1 변형 예에 따른 회로 기판(100a)은 도 2a의 회로 기판에 대응하게, 절연층(110), 제1 회로 패턴(120), 제2 회로 패턴(130), 비아(140), 제2 보호층(155) 및 제2 표면 처리층(170)을 포함한다.
상기 회로 기판(100a)은 제1 보호층(150a)을 포함한다. 상기 제1 보호층(150a)은 절연층(110)의 제1면 또는 상면에 배치된다.
상기 제1 보호층(150a)은 상기 비아(140)의 제1면의 적어도 일부를 노출하는 개구부를 포함한다. 또한, 상기 제1 보호층(150a)은 상기 절연층(110)의 제1면에 매립된 제1 회로 패턴(120)의 트레이스(121)를 덮으며 배치될 수 있다.
이때, 상기 제1 보호층(150a)의 폭(W8')은 상기 비아(140)의 제1면의 폭(W1)보다 작을 수 있다. 예를 들어, 상기 제1 보호층(150a)은 상기 비아(140)의 제1면의 적어도 일부를 덮으며 배치될 수 있다.
그리고, 상기 제1 표면 처리층(160a)은 상기 제1 보호층(150a)의 개구부를 통해 노출된 상기 비아(140)의 제1면에 배치될 수 있다. 이에 따라, 상기 제1 표면 처리층(160a)은 상기 제1 보호층(150a)의 폭(W8')과 동일한 폭을 가질 수 있다. 예를 등러, 상기 제1 표면 처리층(160a)은 상기 제1 보호층(150a)의 개구부를 마스크로 하여 형성될 수 있으며, 이에 따라, 상기 제1 보호층(150a)의 개구부의 폭(W8')과 동일한 폭을 가지며 형성될 수 있다.
도 4a는 제2 변형 예에 따른 회로 기판을 나타낸 도면이고, 도 4b는 도 4a에서, 실장 패드로 이용되는 비아의 피치를 설명하기 위한 도면이다.
도 4a를 참조하면, 제2 변형 예에 따른 회로 기판(100b)은 도 2a 대비, 제1 회로 패턴(120)에 있어 차이가 있다.
예를 들어, 도 2a에서는 제1 비아(141) 및 제2 비아(142) 사이의 공간에, 제1 회로 패턴(120)의 트레이스(121)가 1개만 배치되었다. 이에 따라, 도 2a에서는 비교 예 대비, 실장 패드의 피치를 감소시킬 수 있음과 동시에, 동일 공간 내에서 트레이스와 실장 패드 사이의 간격을 증가시킬 수 있었다.
이와 다르게, 제2 변형 예에 따른 회로 기판(100b)은 제1 회로 패턴(120)을 포함한다. 이때, 상기 제1 회로 패턴(120)은 상기 제1 비아(141)의 측면 및 제2 비아(142)의 측면 사이에 배치되는 트레이스를 포함한다.
이때, 실시 예에서, 상기 제1 회로 패턴(120)은 상기 제1 비아(141) 및 상기 제2 비아(142) 사이에 적어도 2개의 트레이스가 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴(120)은 상기 제1 비아(141)의 측면으로부터 일정 간격(W7') 이격된 제1 트레이스(121a)와, 상기 제2 트레이스(121a)와 제2 비아(142)의 측면 사이 상호 일정 간격(W7') 이격된 제2 트레이스(121b)를 포함할 수 있다.
상기 제1 회로 패턴(120)의 복수의 트레이스(121a, 121b)는 특정 선폭(W6)과 특정 간격(W7')을 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스(121a, 121b)의 선폭(W6)은 6㎛ 내지 20㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스(121a, 121b)의 선폭(W6)은 7㎛ 내지 15㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스(121a, 121b)의 선폭(W6)은 8㎛ 내지 12㎛의 범위를 가질 수 있다. 또한, 상기 제1 회로 패턴(120)의 트레이스(121a, 121b)의 간격(W7')은 6㎛ 내지 20㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스(121a, 121b)의 간격(W7')은 7㎛ 내지 15㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스(121a, 121b)의 간격(W7')은 8㎛ 내지 12㎛의 범위를 가질 수 있다. 여기에서, 상기 간격(W7')은 제1 회로 패턴(120)을 구성하는 복수의 트레이스들 사이의 이격 간격을 의미할 수 있다. 또한, 상기 간격(W7')은 상기 제1 회로 패턴(120)을 구성하는 트레이스(121a, 121b)와, 실시 예에서 실장 패드로 이용되는 비아(140) 사이의 간격을 의미할 수 있다.
도 4b를 참조하면, 실시 예에서는 상기와 같이 실장 패드를 별도로 형성하지 않고, 제1 비아(141) 및 제2 비아(142)의 각각의 제1면을 이용하기 때문에, 비교 예와 같이 별도의 실장 패드가 형성되는 것 대비, 실장 패드의 피치를 줄일 수 있다. 나아가, 실시 예에서는 상기 실장 패드의 피치가 줄어드는 것과 동시에, 상기 실장 패드로 이용되는 제1 비아(141)와 제2 비아(142) 사이의 공간을 충분히 확보할 수 있다. 이에 따라, 실시 예에서는 상기 제1 비아(141)와 제2 비아(142) 사이의 공간에 1개의 트레이스가 아닌 적어도 2개의 트레이스가 배치될 수 있도록 할 수 있다. 이때, 실시 예에서는 상기 제1 비아(141) 및 제2 비아(142) 사이의 공간에 제1 트레이스(121a) 및 제2 트레이스(121b)가 배치되어도, 상기 복수의 비아들 사이의 피치(P1)가 100㎛ 이하, 나아가 90㎛ 이하, 더 나아가 80㎛ 이하가 되도록 할 수 있다.
도 5는 제3 변형 예에 따른 회로 기판을 나타낸 도면이다.
도 5를 참조하면, 회로 기판(100c)은 절연층의 층수를 기준으로 다층 구조를 가질 수 있다.
예를 들어, 도 2a에서의 회로 기판(100)은 절연층의 층수를 기준으로 1층 구조를 가졌다.
이에 반하여, 도 5에서와 같이 제3 변형 예에 따른 회로 기판(100c)은 다층구조를 가질 수 있다. 예를 들어, 회로 기판(100c)은 절연층의 층수를 기준으로 5층 구조를 가질 수 있다. 다만, 이는 일 실시 예에 불과할 뿐, 상기 회로 기판(100c)은 절연층의 층수를 기준으로 2층 내지 4층의 층수를 가질 수 있으며, 이와 다르게 6층 이상의 층수를 가질 수도 있을 것이다.
회로 기판(100c)은 절연층(110c)을 포함한다.
상기 절연층(110c)은 위에서부터 차례로 제1 절연층(111c), 제2 절연층(112c), 제3 절연층(113c), 제4 절연층(114c) 및 제5 절연층(115c)을 포함할 수 있다.
상기 제1 절연층(111c)은 상기 회로 기판(100c)에서 제1 최외측에 배치된 제1 최외측 절연층일 수 있다. 또한, 상기 제5 절연층(115c)은 회로 기판(100c)에서 상기 제1 최외측과 반대되는 제2 최외측에 배치된 제2 최외측 절연층일 수 있다.
또한, 제2 절연층(112c), 제3 절연층(113c) 및 제4 절연층(114c)은 회로 기판(100c)의 내측에 배치된 내측 절연층일 수 있다.
회로 기판(100c)은 절연층(110c)의 표면에 각각 배치된 회로 패턴을 포함한다.
예를 들어, 회로 기판(100c)은 제1 절연층(111c)의 제1면에 배치된 제1 회로 패턴(120), 제1 절연층(111c)의 제1면과 제2 절연층(112c)의 제2면 사이에 배치된 제2 회로 패턴(130)을 포함한다.
이때, 도 2a에 도시된 회로 기판(100)에서의 절연층(110)은 칩이 실장되는 칩 실장 영역과 가장 인접하게 배치된 절연층이다. 예를 들어, 회로 기판의 다층 구조를 가지는 경우, 도 2a에서의 절연층(110)은 제1 최외측 절연층이다. 따라서, 도 2a, 도 3 및 도 4a에 도시된 절연층, 제1 회로 패턴, 제2 회로 패턴 및 비아는, 도 5에서의 제1 최외측 절연층에 대응하는, 제1 절연층(111c), 상기 제1 절연층(111c)의 제1면에 배치된 제1 회로 패턴(120), 상기 제1 절연층(111c)의 제2면에 배치되는 제2 회로 패턴(130) 및 상기 제1 절연층(111c)을 관통하는 비아(140)에 대응할 수 있다.
다만, 도 2a에서의 제2 회로 패턴(130)의 제1 패드(131) 및 제2 패드(132)의 제2면에는 제2 표면 처리층(170)이 배치되었으나, 도 5와 같은 다층 구조에서, 상기 제2 표면 처리층(170)은 제2 최하측 절연층인 제5 절연층(115c)의 하면에 배치된 회로 패턴(182)의 하면에 배치될 수 있을 것이다. 또한, 도 2a에서 제2 보호층(155)은 절연층(110)의 하면에 배치되었으나, 도 5와 같은 다층 구조에서, 상기 제2 보호층(155)은 제2 최하측 절연층인 제5 절연층(115c)의 하면에 배치될 수 있을 것이다.
한편, 다층 구조에서의 회로 기판(100c)은, 절연층(110c)의 내측에 배치되는 회로 패턴(181, 182, 183)과, 각각의 절연층(110c)을 관통하는 비아(191, 192, 193, 194)를 더 포함할 수 있다.
여기에서, 다층 구조에서, 각각의 절연층(110c) 내에 배치된 비아들의 두께는 다를 수 있다.
즉, 제1 절연층(111c)에 배치된 비아(140)는 상기 설명한 바와 같이, 실장 패드의 기능까지 수행하며, 이에 따라 상기 제1 절연층(111c)이 가지는 두께보다 큰 두께를 가질 수 있다.
이에 반하여, 제2 절연층(112c), 제3 절연층(113c), 제4 절연층(114c) 및 제5 절연층(115c) 내에 각각 배치된 비아(191, 192, 193, 194)는 제2 절연층(112c), 제3 절연층(113c), 제4 절연층(114c) 및 제5 절연층(115c)의 각각의 두께와 동일할 수 있다.
도 6a는 실시 예에 따른 회로 기판의 변형 예를 나타낸 도면이고, 도 6b는 도 6a에 대응하는 실제 제품에서의 트레이스를 나타내는 SAM 도면이다.
도 6a 및 도 6b를 참조하면, 실시 예에의 제1 회로 패턴(120) 및 비아(140)는 ETS 공법으로 제조된다.
이에 따라, 회로 기판의 제조는, 상기 제1 회로 패턴(120)의 제1면과 상기 비아(140)의 제1면에 배치된 금속 시드층(미도시)에 의해 진행되며, 최종 제조 단계에서 상기 금속 시드층은 에칭에 의해 제거된다.
이때, 실시 예에서는 상기 금속 시드층의 에칭 시에, 상기 제1 회로 패턴(120) 및 상기 비아(140)의 적어도 일부도 함께 제거하도록 한다.
이에 따른 회로 기판(100d)은 절연층(110d), 제1 회로 패턴(120d), 제2 회로 패턴(130d), 비아(140d), 제1 보호층(150d), 제2 보호층(155d), 제1 표면 처리층(160d) 및 제2 표면 처리층(170d)을 포함한다.
이때, 절연층(110d), 제2 회로 패턴(130d), 제1 보호층(150d), 제2 보호층(155d) 및 제2 표면 처리층(170d)은 도 2a에서 설명된 회로 기판(100)과 실질적으로 동일하며, 이에 따라 이에 대한 상세한 설명은 생략하기로 한다.
제1 회로 패턴(120d)은 절연층(110d)의 제1면 또는 상면에 매립되어 배치된다. 이때, 상기 제1 회로 패턴(120d)은 상기 설명한 바와 같이 복수의 비아(140d)들 사이에 배치된 트레이스를 포함한다.
이때, 상기 제1 회로 패턴(120d)의 트레이스의 제1면 또는 상면은 상기 절연층(110d)의 제1면 또는 상면보다 낮게 위치할 수 있다. 예를 들어, 실시 예에서는 상기 금속 시드층의 제거 시에, 상기 제1 회로 패턴(120d)의 트레이스의 제1면 또는 상면의 적어도 일부도 함께 제거하여, 상기 제1 회로 패턴(120d)의 트레이스의 제1면 또는 상면이 상기 절연층(110d)의 제1면 또는 상면보다 낮게 위치하도록 한다.
상기 제1 회로 패턴(120d)의 트레이스의 제1면 또는 상면은 곡면을 포함할 수 있다. 예를 들어, 상기 제1 회로 패턴(120d)의 트레이스의 제1면 또는 상면은, 상기 금속 시드층의 애칭 시에, 에지 영역과 에지 이외의 영역에서의 애칭 차이에 의해, 곡면을 가질 수 있다. 이때, 상기 제1 회로 패턴(120d)의 트레이스의 제1면 또는 상면은 상측 방향으로 볼록한 곡면일 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 회로 패턴(120d)의 트레이스의 제1면 또는 상면은 하측 방향으로 오목한 곡면일 수 있다.
상기 비아(140d)의 제1면은 상기 제1 회로 패턴(120d)의 트레이스와 마찬가지로, 상기 금속 시드층의 제거 시에 함께 제거될 수 있다.
이에 따라, 상기 비아(140d)의 제1면 또는 상면은 상기 절연층(110d)의 제1면 또는 상면보다 낮게 위치할 수 있다.
상기 비아(140d)의 제1면 또는 상면은 곡면을 포함할 수 있다. 예를 들어, 상기 비아(140d)의 제1면 또는 상면은 상측 방향으로 볼록한 곡면을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 비아(140d)의 제1면 또는 상면은 하측 방향으로 오목한 곡면을 포함할 수도 있을 것이다.
제1 표면 처리층(160a)은 상기 비아(140d)의 제1면 또는 상면에 배치된다. 이에 따라, 상기 제1 표면 처리층(160a)은 상기 비아(140d)의 제1면 또는 상면의 곡면에 대응하게, 곡면을 포함할 수 있다.
이때, 상기 제1 표면 처리층(160a)은 상기 비아(140d)의 제1면 또는 상면에 배치되며, 이에 따라 제1 표면 처리층(160a)의 제2면 또는 하면은 절연층(110d)의 제1면 또는 상면보다 낮게 위치할 수 있다.
또한, 제1 보호층(150a)은 상기 절연층(110d)의 제1 면 또는 상면에 배치된다. 이때, 상기 제1 보호층(150a)은 상기 절연층(110d)의 제1면 또는 상면에 매립된 제1 회로 패턴(120d)을 덮으며 배치된다. 이때, 상기 제1 회로 패턴(120d)의 제1면 또는 상면은, 상기 절연층(110d)의 제1면 또는 상면보다 낮게 배치된다. 이에 따라, 상기 제1 보호층(150a)은 상기 제1 회로 패턴(120d)의 상기 제1면 또는 상면을 덮으며 배치되고, 이에 따라 상기 제1 보호층(150a)의 하면의 적어도 일부는 상기 절연층(110d)의 상면보다 낮게 위치할 수 있다.
즉, 도 6b에서와 같이, 절연층(A) 내에 배치된 금속층(B)을 포함하고, 상기 금속층(B)의 상부에 배치된 시드층의 에칭이 진행되는 경우, 실시 예에서는 상기 금속층(B)의 상면의 적어도 일부도 함께 에칭을 진행하도록 한다. 그리고, 상기 금속층(B)은 실시 예에서의 비아(140d)일 수 있고, 제1 회로 패턴(120d)의 트레이스일 수 있다.
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
이하의 설명은, 도 2a에 도시된 회로 기판에 대한 제조 방법이며, 이를 토대로 도 3, 도 4a, 도 5 및 도 6a에서와 같은 회로 기판을 제조할 수 있을 것이다.
도 7a 내지 도 7i는 도 2a에 도시된 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 7a를 참조하면, 실시 예에서는 ETS 공법으로 회로 기판을 제조하기 위한 기초 자재를 준비할 수 있다.
예를 들어, 실시 예에서는 캐리어 절연층(CB1) 및 상기 캐리어 절연층(CB1)의 적어도 일면에 금속층(CB2)이 배치된 캐리어 보드(CB)를 준비할 수 있다. 이때, 상기 금속층(CB2)은 상기 캐리어 절연층(CB1)의 제1면 및 제2면 중 어느 하나의 면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다. 예를 들어, 상기 금속층(CB2)은 캐리어 절연층(CB1)의 일면에만 배치되고, 그에 따라 상기 일면에서만 회로 기판의 제조를 위한 ETS 공정을 진행할 수 있다. 이와 다르게, 상기 금속층(CB2)은 상기 캐리어 절연층(CB1)의 양면에 모두 배치될 수 있고, 그에 따라 상기 캐리어 보드(CB)의 양면에서 회로 기판의 제조를 위한 ETS 공정을 동시에 진행할 수 있다. 이와 같은 경우, 한번에 2개의 회로 기판을 제조할 수 있다.
상기 금속층(CB2)은 상기 캐리어 절연층(CB1)에 무전해 도금을 하여 형성될 수 있다. 이와 다르게, 상기 캐리어 절연층(CB1) 및 금속층(CB2)은 CCL(Copper Clad Laminate)일 수 있다.
다음으로, 도 7b를 참조하면, 실시 예에서는 상기 금속층(CB2) 상에 제1 드라이 필름(DF1)을 형성한다. 이때, 상기 제1 드라이 필름(DF1)은 상기 금속층(CB2)의 전체를 덮으며 배치될 수 있다. 이후, 실시 예에서는 상기 제1 드라이 필름(DF1)을 노광 및 현상하여 개구부(미도시)를 형성할 수 있다. 이때, 상기 제1 드라이 필름(DF1)의 개구부는 제1 회로 패턴(120)이 형성될 영역을 노출할 수 있다. 이때, 일반적인 제1 드라이 필름(DF1)의 개구부는 실장 패드와 연결되는 비아와 두께 방향으로 오버랩되는 영역에도 형성된다. 이와 다르게, 실시 예에서는 상기 제1 회로 패턴(120)에 실장 패드가 포함되지 않고, 비아(140)를 실장 패드로 이용하기 때문에, 상기 제1 드라이 필름(DF1)의 개구부는 칩의 실장 패드로 이용되는 비아(140)의 두께 방향으로 오버랩되지 않을 수 있다.
이후, 실시 예에서는 상기 금속층(CB2)을 시드층으로 전해 도금을 진행하여, 상기 제1 드라이 필름(DF1)의 개구부를 채우는 제1 회로 패턴(120)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 7c를 참조하면, 실시 예에서는 상기 금속층(CB2) 상에 절연층(110)을 형성하는 공정을 진행할 수 있다. 상기 절연층(110)은 상기 설명한 바와 같이 프리프레그를 포함할 수 있다.
다음으로, 도 7d를 참조하면, 실시 예에서는 상기 절연층(110) 상에 레이저 마스크(RM)를 형성할 수 있다. 이때, 상기 레이저 마스크(RM)는 개구부를 포함한다. 예를 들어, 상기 레이저 마스크(RM)는 비아 홀(VH)이 형성될 영역을 노출하는 개구부를 포함할 수 있다. 이후, 실시 예에서는 상기 레이저 마스크(RM)의 개구부 내에 레이저 빔을 조사하여, 상기 절연층(110)을 관통하는 비아 홀(VH)을 형성할 수 있다.
이때, 일반적인 회로기판의 제조 공정에서, 레이저 스토퍼(stopper)로 회로 패턴(시드층을 이용하여 전해 도금된 전해 도금층)이 이용된다. 예를 들어, 비교 예에 따른 ETS 공정에서, 상기 비아 홀(VH)이 형성될 금속층(CB2) 상에는, 제1 회로 패턴의 패드가 위치한다. 그리고, 상기 제1 회로 패턴의 패드는 상기 레이저 공정에서 스토퍼로 이용될 수 있다.
이와 다르게, 실시 예에서는 상기 제1 회로 패턴(120)의 형성 시에, 비아(140)와 연결되는 패드를 형성하지 않는다. 이에 따라, 실시 예에서는 상기 비아 홀(VH)을 형성하는 공정에서, 상기 레이저 스토퍼로 상기 제1 회로 패턴(120)의 시드층인 금속층(CB2)이 이용될 수 있다. 이에 따라, 실시 예에서는 비교 예와는 다르게, 상기 비아 홀(VH)이 형성되는 과정에서, 상기 금속층(CB2)의 표면이 노출된다.
다음으로, 도 7e에 도시된 바와 같이, 실시 예에서는 상기 절연층(110) 상에 제2 드라이 필름(DF2)을 형성한다. 이때, 상기 제2 드라이 필름(DF2)은 상기 절연층(110) 상에 전체적으로 형성될 수 있다. 이후, 실시 예에서는 상기 제2 드라이 필름(DF2)을 노광 및 현상하여 개구부를 형성할 수 있다. 예를 들어, 상기 제2 드라이 필름(DF2)은 상기 형성된 비아 홀을 노출하는 개구부와, 제2 회로 패턴(130)이 형성될 영역을 노출하는 개구부를 포함할 수 있다. 이때, 실시 예에서는 도면 상에는 도시하지 않았지만, 상기 제2 드라이 필름(DF2)의 형성 전에, 상기 절연층(110)의 표면 및 상기 비아 홀(VH)의 내벽에 화학동도금층을 형성할 수 있다. 상기 화학동도금층은 제2 회로 패턴(130)을 전해 도금하여 형성하기 위한 시드층일 수 있다.
다음으로, 도 7f에 도시된 바와 같이, 실시 예에서는 상기 비아 홀(VH)의 내부 및 상기 제2 드라이 필름(DF2)의 개구부를 채우는 제2 회로 패턴(130)을 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 화학동도금층을 시드층으로 전해 도금을 진행하여, 상기 비아 홀(VH)의 내부 및 상기 제2 드라이 필름(DF2)의 개구부를 채우는 제2 회로 패턴(130)을 형성할 수 있다.
다음으로, 도 7g에 도시된 바와 같이, 실시 예에서는 상기 제2 드라이 필름(DF2)을 제거하는 공정을 진행할 수 있다. 이때, 실시 예에서는 도면 상에는 도시되지 않았지만, 상기 제2 회로 패턴(130)의 시드층으로 사용된 화학동도금층을 에칭하여 제거하는 공정을 추가로 진행할 수 있다.
이후, 실시 예에서는 상기 캐리어 보드(CB)를 중심으로, 이의 양측에서 진행된 회로 기판을 분리시킬 수 있다. 예를 들어, 실시 예에서는 상기 제2 회로 패턴(130)의 제조 공정이 완료되면, 상기 캐리어 절연층(CB1)을 분리하여 제거하는 공정을 진행할 수 있다.
이에 따라, 실시 예에서는 캐리어 보드(CB)를 중심으로 이의 양측에서 2개의 회로 기판이 동시에 제조될 수 있다. 한편, 상기와 같은 제조 공정은 회로기판이 절연층의 층수를 중심으로 1층 구조를 가지는 경우에 대한 설명이다. 다만, 상기 회로 기판이 절연층의 층수를 기준으로 2층 이상의 다층 구조를 가지는 경우, 도 7c 내지 도 7f의 공정을 추가로 진행하여 다층 기판을 제조할 수 있다.
다음으로, 도 7h에 도시된 바와 같이, 상기 제1 회로 패턴(120)을 제조하는데 사용한 시드층을 제거하는 공정을 진행할 수 있다. 예를 들어, 도 7f에 도시된 바와 같이, 캐리어 절연층(CB1)을 제거하여, 금속층(CB2)이 포함된 회로 기판을 분리하고, 상기 분리된 회로 기판에서 에칭 공정을 진행하여 상기 금속층(CB2)을 제거할 수 있다. 이때, 상기 금속층(CB2)의 에칭 공정 시에, 상기 금속층(CB2)만이 선택적으로 제거될 수 있다. 이와 같은 경우, 상기 비아(140)의 제1면, 제1 회로 패턴(120)의 트레이스의 제1면 및 절연층(110)의 제1면은 모두 동일 평면 상에 위치할 수 있다.
다만, 실질적으로 상기 금속층(CB2)의 에칭 시에, 상기 금속층(CB2)만을 선택적으로 제거하기가 어려우며, 나아가 상기 금속층(CB2)의 일부가 제거되지 않는 경우, 이웃하는 제1 회로 패턴(120)의 트레이스들 사이가 서로 연결되어 쇼트가 발생하는 문제가 있다. 따라서, 실시 예에서는 상기 금속층(CB2)의 에칭 시에 과에칭을 진행하여, 상기 금속층(CB2)과 함께 상기 비아(140)의 제1면의 적어도 일부 및 상기 제1 회로 패턴(120)의 트레이스의 제1면의 적어도 일부도 함께 제거되도록 할 수 있다. 이에 따라, 실시 예에서의 제1 회로 패턴(120)의 트레이스의 제1면 및 상기 비아(140)의 제1면은 상기 절연층(110)의 제1면보다 낮게 위치할 수 있다.
이후, 실시 예에서는 상기 절연층(110)의 제1면에 제1 보호층(150)을 형성하는 공정을 진행할 수 있다. 상기 제1 보호층(150)은 상기 절연층(110)의 제1면을 보호하면서, 상기 절연층(110)의 제1면에 매립된 제1 회로 패턴(120)의 트레이스의 제1면을 보호할 수 있다.
또한, 실시 예에서는 상기 절연층(110)의 제2면에 제2 보호층(155)을 형성하는 공정을 진행할 수 있다. 상기 제2 보호층(155)은 상기 절연층(110)의 제2면을 보호하면서, 상기 제2 회로 패턴(130)의 제2면의 적어도 일부를 노출하는 개구부를 포함할 수 있다.
다음으로, 도 7i에 도시된 바와 같이, 실시 예에서는 상기 비아(140)의 제1면에 제1 표면 처리층(160)을 형성하고, 상기 제2 보호층(155)의 개구부를 통해 노출된 제2 회로 패턴(130)의 제2면에 제2 표면 처리층(170)을 형성하는 공정을 진행할 수 있다. 상기 설명한 바와 같이, 상기 제1 표면 처리층(160a) 및 제2 표면 처리층(170)은 OSP 공정에 의해 진행될 수 있고, 이와 다르게 ENEPIG 공정에 의해 진행될 수도 있을 것이다.
-제2 실시 예-
도 8은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 8을 참조하면, 회로 기판(200)은 도 2a의 회로 기판(100)과 유사하며, 제1 회로 패턴 및 비아의 구성에 있어 상이하다.
도 2a를 참조하면, 회로 기판(100)에서의 실장 패드로 이용하는 부분의 전체는 비아(140)의 제1면으로 이루어졌다. 이와 다르게, 도 8에서와 같이, 회로 기판(200)에서 실장 패드로 이용되는 부분의 제1 부분은 제1 회로 패턴(220)의 패드(222)로 구성되고, 나머지 제2 부분은 비아(240)의 제1면으로 구성될 수 있다. 다만, 상기 비아(240)의 제1면의 폭(W2)은 실질적으로 도 2a에서의 비아(140)의 제1면의 폭과 동일하다.
즉, 회로 기판(200)은 절연층(210), 제1 회로 패턴(220), 제2 회로 패턴(230), 비아(240), 제1 보호층(250), 제2 보호층(260)을 포함할 수 있다.
여기에서, 절연층(210), 제2 회로 패턴(230), 제1 보호층(250) 및 제2 보호층(260)은 제1 실시 예의 회로 기판(100)에서, 절연층(110), 제2 회로 패턴(130), 제1 보호층(150) 및 제2 보호층(155)과 실질적으로 동일하며, 이에 따라 이에 대한 상세한 설명은 생략하기로 한다.
실시 예에서, 회로 기판(200)은 절연층(210)의 제1면 또는 상면에 매립된 ETS 구조를 가지는 제1 회로 패턴(220)을 포함한다. 이때, 제1 실시 예에서의 제1 회로 패턴(220)은 칩 실장을 위한 패드를 포함하지 않았으나, 제2 실시 예에서, 상기 제1 회로 패턴(220)은 칩 실장을 위한 패드를 포함할 수 있다.
예를 들어, 제1 회로 패턴(220)은 트레이스(221) 및 패드(222)를 포함한다.
상기 제1 회로 패턴(220)의 패드(222)는 제1 비아(241)와 연결되는 제1 패드(222-1)와, 제2 비아(242)와 연결되는 제2 패드(222-2)를 포함한다.
상기 제1 회로 패턴(220)의 제1 패드(222-1)는 두께 방향으로 제1 비아(241)와 오버랩되도록 배치될 수 있다. 이에 따라, 상기 제1 회로 패턴(220)의 제1 패드(222-1)는 상기 제1 비아(241)와 직접 접촉하며 배치될 수 있다.
다만, 상기 제1 회로 패턴(220)의 제1 패드(222-1)는 상기 제1 비아(241)의 제1면의 폭(W1)보다 작은 폭을 가질 수 있다. 이에 따라, 상기 제1 회로 패턴(220)의 제1 패드(222-1)는 상기 제1 비아(241)의 제1면 내에 매립된 구조를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(220)의 제1 패드(222-1)는 상기 제1 비아(241)로 둘러싸일 수 있다.
이에 따라, 상기 제1 패드(222-1)의 제1면 또는 상면은 상기 제1 비아(241)의 제1면 또는 상면과 동일 평면 상에 위치할 수 있다.
즉, 제1 실시 예와 같이 상기 제1 패드(222-1)를 형성하지 않은 상태에서, 비아(140)를 바로 형성하는 것도 가능하지만, 제2 실시 예에서와 같이 상기 제1 패드(222-1)를 형성한 상태에서, 상기 제1 실시 예의 비아(140)와 동일한 사이즈의 비아(240)를 형성하는 것도 가능하다. 상기 제1 패드(222-1)는 실시 예에 따른, 제1 비아(241)에 의한 실장 패드의 피치에 전혀 영향을 주지 않으면서, 제품 신뢰성을 높이기 위해 형성될 수 있다.
예를 들어, 제1 실시 예에서와 같이, 상기 제1 패드(222-1)가 형성되지 않은 상태에서 상기 비아 홀을 형성하는 경우, 상기 비아 홀이 형성될 위치를 정확히 선정하기 어려울 수 있고, 이에 따른 상기 비아 홀의 위치 틀어짐, 나아가 상기 비아의 위치 틀어짐이 발생할 수 있다. 이와 다르게, 제2 실시 예에서는 상기와 같이 제1 패드(222-1)를 형성한 상태에서, 비아 홀 및 제1 비아(241)를 형성하도록 하여, 상기 제1 패드(222-1)를 토대로 상기 제1 비아(241)의 위치를 정확히 정할 수 있고, 이에 따른 상기 제1 비아(241)의 신뢰성을 향상시킬 수 있다.
나아가, 상기 제1 패드(222-1)가 없는 상태에서, 비아 홀 내부를 도금으로 채우는 경우, 비아 홀의 사이즈에 따라 표면이 오목하게 들어가는 딤플(dimple) 현상이 발생할 수 있다. 이에 따라, 실시 예에서는 상기 비아 홀 내부에 상기 제1 패드(222-1)를 배치한 상태에서, 제1 비아(241)의 도금 공정을 진행함으로써, 상기 제1 패드(222-1)가 가지는 면적에 대응하게 상기 딤플 현상의 정도를 감소시킬 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
한편, 상기 제1 회로 패턴(220)의 제2 패드(222-2)는 상기 제1 패드(222-1)에 대응하는 구조를 가질 수 있다. 또한, 제2 비아(242)는 상기 제1 비아(241)에 대응하게, 상기 제2 패드(222-2)의 주위를 둘러싸며 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴(220)의 제2 패드(222-2)는 상기 제2 비아(242)의 제1면 또는 상면 내에 매립된 구조를 가질 수 있다.
또한, 제2 회로 패턴(230)은 제1 실시 예에서 설명한 바와 같이, 제1 비아(241)와 연결되는 제1 패드(231) 및 제2 비아(242)와 연결되는 제2 패드(232)를 포함한다.
한편, 실시 예에서, 상기 제1 표면 처리층(260)은 상기 제1 비아(241) 및 제2 비아(242)의 각각의 제1면 또는 상면뿐 아니라, 상기 제1 회로 패턴(220)의 제1 패드(222-1) 및 제2 패드(222-2)의 제1면 또는 상면에도 배치될 수 있다.
상기와 같이, 제2 실시 예에 따른 회로 기판은 비아의 제1면을 칩 실장을 위한 칩 실장 패드로 이용하면서, 상기 비아의 제1면 내에 제1 회로 패턴의 패드가 매립되도록 한다. 이에 따라, 실시 예에서는 상기 비아를 형성하는 제조 공정의 용이성 및 신뢰성이 향상될 수 있다. 예를 들어, 제2 실시 예에 따르면, 상기 제1 회로 패턴의 패드를 이용하여 상기 비아가 배치될 위치를 정확히 확인할 수 있으며, 이에 따른 비아의 형성 위치에 대한 정확도를 향상시킬 수 있다. 나아가, 실시 예에서는 상기 제1 회로 패턴의 패드가 상기 비아의 일부를 구성함에 따라, 상기 비아의 형성 시에 발생할 수 있는 딤플 문제를 해결할 수 있으며, 이에 따른 상기 비아의 신뢰성을 향상시킬 수 있다.
도 9a 내지 도 9e는 도 8에 도시된 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 9a를 참조하면, 실시 예에서는 ETS 공법으로 회로 기판을 제조하기 위한 기초 자재를 준비할 수 있다.
예를 들어, 실시 예에서는 캐리어 절연층(CB1) 및 상기 캐리어 절연층(CB1)의 적어도 일면에 금속층(CB2)이 배치된 캐리어 보드(CB)를 준비할 수 있다. 이때, 상기 금속층(CB2)은 상기 캐리어 절연층(CB1)의 제1면 및 제2면 중 어느 하나의 면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다. 예를 들어, 상기 금속층(CB2)은 캐리어 절연층(CB1)의 일면에만 배치되고, 그에 따라 상기 일면에서만 회로 기판의 제조를 위한 ETS 공정을 진행할 수 있다. 이와 다르게, 상기 금속층(CB2)은 상기 캐리어 절연층(CB1)의 양면에 모두 배치될 수 있고, 그에 따라 상기 캐리어 보드(CB)의 양면에서 회로 기판의 제조를 위한 ETS 공정을 동시에 진행할 수 있다. 이와 같은 경우, 한번에 2개의 회로 기판을 제조할 수 있다.
그리고, 상기 금속층(CB2) 상에 제1 드라이 필름(DF1)을 형성한다. 이때, 상기 제1 드라이 필름(DF1)은 상기 금속층(CB2)의 전체를 덮으며 배치될 수 있다. 이후, 실시 예에서는 상기 제1 드라이 필름(DF1)을 노광 및 현상하여 개구부(미도시)를 형성할 수 있다. 이때, 상기 제1 드라이 필름(DF1)의 개구부는 제1 회로 패턴(220)이 형성될 영역을 노출할 수 있다. 이때, 제2 실시 예에서의 제1 드라이 필름(DF1)의 개구부는 비아와 두께 방향으로 오버랩되는 영역에도 형성된다. 다만, 일반적으로, 비아와 두께 방향으로 오버랩되는 영역에 형성된 제1 드라이 필름의 개구부는, 상기 비아의 사이즈보다 큰 폭을 가지게 된다. 이와 다르게, 제2 실시 예에서, 상기 비아와 두께 방향으로 오버랩되는 영역에 형성된 제1 드라이 필름의 개구부는 상기 비아의 사이즈보다 작은 폭을 가질 수 있다.
이후, 실시 예에서는 상기 금속층(CB2)을 시드층으로 전해 도금을 진행하여, 상기 제1 드라이 필름(DF1)의 개구부를 채우는 제1 회로 패턴(220)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 회로 패턴(220)은 트레이스(221) 및 패드(222)를 포함할 수 있다.
다음으로, 도 9b를 참조하면, 실시 예에서는 상기 금속층(CB2) 상에 절연층(210)을 형성하는 공정을 진행할 수 있다. 상기 절연층(210)은 상기 설명한 바와 같이 프리프레그를 포함할 수 있다.
다음으로, 도 9c를 참조하면, 실시 예에서는 상기 절연층(210) 상에 레이저 마스크(RM)를 형성할 수 있다. 이때, 상기 레이저 마스크(RM)는 개구부를 포함한다. 예를 들어, 상기 레이저 마스크(RM)는 비아 홀(VH)이 형성될 영역을 노출하는 개구부를 포함할 수 있다. 이후, 실시 예에서는 상기 레이저 마스크(RM)의 개구부 내에 레이저 빔을 조사하여, 상기 절연층(210)을 관통하는 비아 홀(VH)을 형성할 수 있다.
이때, 일반적인 회로기판의 제조 공정에서, 레이저 스토퍼(stopper)로 회로 패턴(시드층을 이용하여 전해 도금된 전해 도금층)이 이용된다. 예를 들어, 비교 예에 따른 ETS 공정에서, 상기 비아 홀(VH)이 형성될 금속층(CB2) 상에는, 제1 회로 패턴의 패드가 위치한다. 그리고, 상기 제1 회로 패턴의 패드는 상기 레이저 공정에서 스토퍼로 이용될 수 있다.
이와 다르게, 실시 예에서는 상기 제1 회로 패턴(220)의 형성 시에, 비아(240)와 연결되는 패드(222)를 형성하기는 하나, 상기 패드(222)의 폭은 상기 비아(240)의 폭보다 작게 형성된다. 이에 따라, 실시 예에서는 레이저 스토퍼로, 일부에서는 상기 제1 회로 패턴(120)의 시드층인 금속층(CB2)을 이용하고, 나머지 일부 영역에서는 상기 제1 회로 패턴(220)의 패드(222)를 이용한다. 이에 따라, 실시 예에서, 상기 비아 홀(VH)이 형성됨에 따라, 상기 제1 회로 패턴(220)의 패드(222)뿐 아니라, 상기 금속층(CB2)의 일부도 노출될 수 있다.
다음으로, 도 9d에 도시된 바와 같이, 실시 예에서는 상기 절연층(210) 상에 제2 드라이 필름(DF2)을 형성한다. 이때, 상기 제2 드라이 필름(DF2)은 상기 절연층(210) 상에 전체적으로 형성될 수 있다. 이후, 실시 예에서는 상기 제2 드라이 필름(DF2)을 노광 및 현상하여 개구부를 형성할 수 있다. 예를 들어, 상기 제2 드라이 필름(DF2)은 상기 형성된 비아 홀을 노출하는 개구부와, 제2 회로 패턴(230)이 형성될 영역을 노출하는 개구부를 포함할 수 있다. 이때, 실시 예에서는 도면 상에는 도시하지 않았지만, 상기 제2 드라이 필름(DF2)의 형성 전에, 상기 절연층(210)의 표면 및 상기 비아 홀(VH)의 내벽에 화학동도금층을 형성할 수 있다. 상기 화학동도금층은 제2 회로 패턴(230)을 전해 도금하여 형성하기 위한 시드층일 수 있다.
이후, 실시 예에서는 상기 비아 홀(VH)의 내부 및 상기 제2 드라이 필름(DF2)의 개구부를 채우는 비아(240) 및 제2 회로 패턴(230)을 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 화학동도금층을 시드층으로 전해 도금을 진행하여, 상기 비아 홀(VH)의 내부 및 상기 제2 드라이 필름(DF2)의 개구부를 채우는 비아(240) 및 제2 회로 패턴(230)을 형성할 수 있다. 이때, 실시 예에서의 비아 홀(VH)은 상기 제1 회로 패턴(220)의 패드(222)보다 큰 폭을 가지며, 이에 따라 상기 비아(242)는 상기 패드(222)의 주위를 감싸며 형성될 수 있다. 예를 들어, 상기 비아(240)는 상기 패드(222)의 적어도 3개의 면을 감싸며 형성되고, 적어도 일부가 상기 금속층(CB2)과 접촉할 수 있다.
다음으로, 도 7g 내지 도 7i와 대응하는 공정을 진행함에 따라, 도 9e에 도시된 바와 같이 회로 기판을 제조할 수 있다.
상기와 같이 실시 예에서는 비아의 사이즈를 유지하면서, 상기 비아의 제1면의 내부에 제1 회로 패턴의 패드가 매립되도록 하여, 상기 비아의 신뢰성을 향상시킬 수 있도록 한다.
도 10은 제2 실시 예의 변형 예의 회로 기판을 나타낸 도면이다.
도 10을 참조하면, 회로 기판은 절연층(310), 제1 회로 패턴(320), 제2 회로 패턴(330), 비아(340), 제1 보호층(350), 제2 보호층(355), 제1 표면 처리층(360) 및 제2 표면 처리층(370)을 포함할 수 있다.
이때, 제2 실시 예에서, 제1 회로 패턴(220)의 패드(222)는 비아(240)의 제1면의 폭보다 작은 폭을 가졌으며, 이에 따라, 비아(240)가 상기 패드(222)를 둘러싸며 배치되었다.
이와 다르게, 이의 변형 예에서, 상기 제1 회로 패턴(320)의 패드(322)는 상기 비아(340)의 제1면의 폭과 동일한 폭을 가질 수 있다. 이에 따라, 변형 예에서는, 상기 제1 회로 패턴(320)의 패드(322)가 실장 패드로 기능하지만, 상기 패드(322)는 실질적으로 비아(340)의 제1면의 폭과 동일한 폭을 가짐에 따라, 이상에서 설명한 패드의 피치(P1)에는 영향을 주지 않는다.
즉, 제2 실시 예의 변형 예로, 비교 예와 동일하게 비아(340)가 절연층(310)의 두께와 동일한 두께를 가지도록 형성하고, 이의 제1면에 제1 회로 패턴(320)의 패드(322)를 형성한다. 이때, 상기 패드(322)는 비교 예에서와 같이 비아(340)의 제1면의 폭보다 크지 않은, 실질적으로 동일한 폭을 가진다. 이에 따라 실시 예에서는 실장 패드의 피치를 100㎛ 이하, 나아가 90㎛ 이하, 더 나아가 80㎛ 이하로 할 수 있다.
- 패키지 기판 -
도 11은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 11을 참조하면, 패키지 기판은 도 2a, 도 3, 도 4a, 도 5, 도 6a, 도 8, 및 도 9 중 어느 하나에 도시된 회로 기판을 포함할 수 있다. 다만, 패키지 기판은 다층 기판을 이용하여 칩을 실장하도록 하며, 이에 따라 도 5에 도시된 회로 기판을 포함하는 패키지 기판에 대해 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 상기 회로 기판은 다른 도면에 포함된 회로 기판을 포함할 수 있을 것이다.
패키지 기판은 회로 기판을 포함한다.
또한, 패키지 기판은 회로 기판(100c)의 실장 패드 상에 배치된 제1 접착부(410)를 포함한다. 바람직하게, 실시 예에서, 회로 기판(100c)은 제1 회로 패턴(120)에서, 패드를 포함하지 않으며, 이에 따라 상기 제1 접착부(410)는 비아(140)의 제1면 또는 상면에 배치될 수 있다. 바람직하게, 상기 제1 접착부(410)는 상기 비아(140)의 제1면 또는 상면에 배치된 제1 표면 처리층(160)에 배치될 수 있다.
상기 제1 접착부(410)는 일 예로 육면체 형상일 수 있다. 예를 들어, 상기 제1 접착부(410)의 단면은 사각형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접착부(410)의 단면은 직사각형 또는 정사각형 형상을 포함할 수 있다. 다른 일 예로, 상기 제1 접착부(410)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접착부(410)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 제1 접착부(410)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 일 예로, 상기 제1 접착부(410)의 단면 형상은 일 측면에서 평면이고, 상기 일 측면과 반대되는 타 측면에서 곡면일 것을 포함할 수 있다. 한편, 상기 제1 접착부(410)는 마이크로 볼일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 접착부(410) 상에는 칩(420)이 실장될 수 있다. 상기 제1 접착부(410) 상에는 단자(430)가 연결되는 칩(420)이 실장될 수 있다.
예를 들어, 상기 칩(420)은 구동 IC 칩(Drive IC chip)을 포함할 수 있다. 예를 들어, 상기 칩(420)은 구동 IC 칩(Drive IC chip) 이외의 소켓 또는 소자를 포함하는 다양한 칩을 의미할 수 있다. 예를 들어, 상기 칩(420)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 칩(420)은 전력관리 집적회로(PMIC: Power Management IC)일 수 있다. 예를 들어, 상기 칩(420)은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수 있다. 예를 들어, 상기 칩(420)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP) 칩이나, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩일 수 있다. 여기에서, 도면 상에는 패키지 기판에 1개의 칩만이 실장되는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판에는 상호 이격되며 복수의 칩이 실장될 수 있다. 상기 복수의 칩은 센트랄 프로세서(CPU)에 대응하는 제1 AP 칩과, 그래픽 프로세서(GPU)에 대응하는 제2 AP 칩을 포함할 수 있다.
상기 회로 기판 상에는 몰딩층(430)이 형성될 수 있다. 상기 몰딩층(430)은 상기 실장된 칩(420)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(230)은 상기 실장된 칩(420)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
한편, 회로 기판이 다층 구조를 가지는 경우, 각각의 절연층에 배치된 회로 패턴의 선폭이나 간격은 서로 다를 수 있다. 예를 들어, 칩과 가장 인접하게 배치된 회로 패턴이 가장 작은 선폭 및 간격을 가질 수 있고, 칩과 가장 멀리 배치된 회로 패턴이 가장 큰 선폭 및 간격을 가질 수 있다.
이에 따라, 실시 예에서의 상기 회로 기판(100c)에 포함된 비아들은 서로 다른 폭을 가질 수 있다.
예를 들어, 칩과 인접하게 배치된 절연층에 배치된 비아는 이상에서 설명한 비아(140)에 대응하는 폭을 가질 수 있다. 그리고, 다른 절연층에 배치된 비아는 상기 비아(140)와 멀어질수록 폭이 점차 증가할 수 있다. 예를 들어, 회로 기판에서 최하측에 배치된 비아가 가장 큰 폭을 가질 수 있다.
한편, 실시 예에서, 회로 기판의 최하측에 배치되고, 보호층의 개부를 통해 노출된 회로 패턴 상에는 제2 접착부(450)가 배치될 수 있다. 상기 제2 접착부(450)는 솔더 볼일 수 있다. 상기 제2 접착부(450)는 외부기판의 메인 보드와 연결될 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. 절연층;
    상기 절연층의 상면에 배치된 제1 회로 패턴;
    상기 절연층의 상기 상면과 반대되는 하면에 배치된 제2 회로 패턴; 및
    상기 절연층을 관통하며, 상기 제1 회로 패턴 및 상기 제2 회로 패턴과 전기적으로 연결되는 비아를 포함하고,
    상기 제1 회로 패턴은, 상기 절연층의 상기 상면 내에 매립되고,
    상기 비아의 상면은 상기 제1 회로 패턴의 하면보다 높게 위치하고,
    상기 비아는, 제1 비아 및 상기 제1 비아와 폭 방향으로 이격된 제2 비아를 포함하고,
    상기 제1 비아의 중심에서 상기 제2 비아의 중심까지의 거리에 대응하는 피치는, 100㎛ 이하인,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 비아의 상면 및 상기 제2 비아의 상면은,
    상기 제1 회로 패턴의 상면과 동일 평면 상에 위치하는,
    회로 기판.
  3. 제1항에 있어서,
    상기 제1 비아 및 상기 제2 비아의 각각의 두께는,
    상기 제1 회로 패턴의 하면에서 상기 제2 회로 패턴의 상면까지의 거리에 대응하는 상기 절연층의 두께보다 큰,
    회로 기판.
  4. 제1항에 있어서,
    상기 제1 회로 패턴은 트레이스를 포함하고,
    상기 제1 회로 패턴의 트레이스는, 상기 제1 비아의 측면과 상기 제2 비아의 측면 사이에 적어도 1개 이상 배치되는,
    회로 기판.
  5. 제4항에 있어서,
    상기 제2 회로 패턴은,
    상기 제1 비아와 연결되는 제1 패드; 및
    상기 제2 비아와 연결되는 제2 패드를 포함하고,
    상기 제1 회로 패턴의 트레이스는,
    상기 제1 패드 및 상기 제2 패드 중 적어도 하나와 두께 방향으로 오버랩되는,
    회로 기판.
  6. 제5항에 있어서,
    상기 제1 패드와 상기 제2 패드 사이의 간격은, 2㎛ 내지 30㎛의 범위를 가지는,
    회로 기판.
  7. 제5항에 있어서,
    상기 제2 회로 패턴은 트레이스를 포함하고,
    상기 제2 회로 패턴의 트레이스는, 상기 절연층의 하면에서, 상기 제2 회로 패턴의 상기 제1 패드 및 상기 제2 패드 사이의 영역을 제외한 영역에 배치되는,
    회로 기판.
  8. 제1항에 있어서,
    상기 제1 비아 및 상기 제2 비아 각각은,
    상면의 폭이 하면의 폭보다 작은,
    회로 기판.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 비아, 상기 제2 비아 및 상기 제1 회로 패턴의 각각의 상면은 곡면을 포함하는,
    회로 기판.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 비아, 상기 제2 비아 및 상기 제1 회로 패턴의 각각의 상면은 상기 절연층의 상면보다 낮게 위치하는,
    회로 기판.
  11. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 비아 및 상기 제2 비아의 상면에 배치되는 제1 표면 처리층을 포함하는,
    회로 기판.
  12. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 비아의 중심에서 상기 제2 비아의 중심까지의 거리에 대응하는 피치는, 90㎛ 이하인,
    회로 기판.
  13. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 절연층은 복수 개의 층으로 구성되고,
    상기 제1 비아 및 상기 제2 비아는, 상기 복수 개의 절연층 중 최외측에 배치된 제1 최외측 절연층 내에 배치되고,
    상기 제1 회로 패턴은 상기 제1 최외측 절연층의 상면에 매립되고,
    상기 제2 회로 패턴은 상기 제1 최외측 절연층의 하면에 배치되는,
    회로 기판.
  14. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 회로 패턴은,
    상기 제1 비아와 두께 방향으로 오버랩되는 제1 패드 및 상기 제2 비아와 두께 방향으로 오버랩되는 제2 패드를 포함하고,
    상기 제1 패드의 폭은, 상기 제1 비아의 상면의 폭보다 작고,
    상기 제2 패드의 폭은 상기 제2 비아의 상면의 폭보다 작은,
    회로 기판.
  15. 제14항에 있어서,
    상기 제1 비아는,
    상기 제1 회로 패턴의 상기 제1 패드의 측면을 둘러싸며 배치되고,
    상기 제2 비아는,
    상기 제1 회로 패턴의 상기 제1 패드의 측면을 둘러싸며 배치되는,
    회로 기판.
  16. 절연층;
    상기 절연층의 상면에 매립되어 배치된 제1 회로 패턴;
    상기 절연층의 상기 상면과 반대되는 하면에 배치된 제2 회로 패턴;
    상기 절연층을 관통하며 배치되고, 상기 제1 회로 패턴 및 상기 제2 회로 패턴과 전기적으로 연결되는 비아;
    상기 비아의 상면에 배치되는 제1 표면 처리층;
    상기 제1 표면 처리층의 상면에 배치되는 제1 접착부;
    상기 제1 접착부 상에 배치되는 칩;
    상기 절연층의 상면에 배치되고, 상기 칩을 몰딩하는 몰딩층을 포함하고,
    상기 비아의 상면은 상기 제1 회로 패턴의 하면보다 높게 위치하고,
    상기 비아는, 제1 비아 및 상기 제1 비아와 폭 방향으로 이격된 제2 비아를 포함하고,
    상기 제1 비아의 중심에서 상기 제2 비아의 중심까지의 거리에 대응하는 피치는, 100㎛ 이하인,
    패키지 기판.
  17. 제16항에 있어서,
    상기 절연층은 복수 개의 층으로 구성되고,
    상기 제1 비아 및 상기 제2 비아는, 상기 복수 개의 절연층 중 최외측에 배치된 제1 최외측 절연층 내에 배치되는,
    패키지 기판.
  18. 제16항에 있어서,
    상기 칩은 폭 방향으로 상호 이격되어 배치되는 제1 칩 및 제2 칩을 포함하고,
    상기 제1 칩은 센트랄 프로세서(CPU)에 대응하고,
    상기 제2 칩은 그래픽 프로세서(GPU)에 대응하는,
    패키지 기판.
KR1020210042314A 2021-03-31 2021-03-31 회로기판 및 이를 포함하는 패키지 기판 KR20220135944A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210042314A KR20220135944A (ko) 2021-03-31 2021-03-31 회로기판 및 이를 포함하는 패키지 기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210042314A KR20220135944A (ko) 2021-03-31 2021-03-31 회로기판 및 이를 포함하는 패키지 기판

Publications (1)

Publication Number Publication Date
KR20220135944A true KR20220135944A (ko) 2022-10-07

Family

ID=83595884

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210042314A KR20220135944A (ko) 2021-03-31 2021-03-31 회로기판 및 이를 포함하는 패키지 기판

Country Status (1)

Country Link
KR (1) KR20220135944A (ko)

Similar Documents

Publication Publication Date Title
US20170141044A1 (en) Wiring substrate and semiconductor device
JP2023530107A (ja) 回路基板
KR20210114196A (ko) 인쇄회로기판 및 이의 제조 방법
KR20220135944A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20220109642A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20220037713A (ko) 회로기판, 패키지 기판 및 이의 제조 방법
KR20220135967A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20220138205A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20210080833A (ko) 인쇄회로기판 및 이의 제조 방법
KR20210094873A (ko) 인쇄회로기판 및 이의 제조 방법
EP4380325A1 (en) Circuit board and semiconductor package comprising same
KR20220149230A (ko) 회로 기판 및 이를 포함하는 패키지 기판
EP4355038A1 (en) Circuit board and semiconductor package comprising same
US20240021524A1 (en) Semiconductor package
KR20220148007A (ko) 회로기판 및 이를 포함하는 패키지 기판
CN118044343A (zh) 电路板和包括该电路板半导体封装
KR20230040822A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230128676A (ko) 반도체 패키지
US20240063104A1 (en) Circuit board
KR20230080184A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230155288A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20230018242A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230149984A (ko) 반도체 패키지
KR20230021475A (ko) 회로기판 및 이를 포함하는 패키지 기판
KR20230105265A (ko) 회로 기판 및 이를 포함하는 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination