KR20240098231A - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20240098231A
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김상일
이동화
허선
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 제1 회로층; 상기 제1 회로층 상에 배치된 제1 절연층; 상기 제1 절연층 상에 배치된 제2 절연층; 및 상기 제2 절연층 상에 배치된 제2 회로층을 포함하고, 상기 제1 회로층의 배선 밀도, 상기 제1 절연층의 두께 및 상기 제1 절연층의 물성 중 적어도 하나는, 상기 제2 회로층의 배선 밀도, 상기 제2 절연층의 두께 및 상기 제2 절연층의 물성 중 적어도 하나와 다르며, 상기 제1 절연층 및 제2 절연층 중 어느 하나는, 제1 물성을 가진 제1층; 및 상기 제1물성과 다른 제2 물성을 가진 제2층을 포함한다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
실시 예는 회로 기판에 관한 것으로, 특히 휨 특성이 개선된 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
회로기판(Printed Circuit Board; PCB)은 소정의 전자부품을 전기적으로 연결하거나 또는 기계적으로 고정해주는 기능을 한다.
회로 기판은 페놀 수지 또는 에폭시 수지 등의 절연층 및 상기 절연층 상에 배치된 회로 패턴을 포함한다.
회로기판은 층수에 따라 절연층의 한쪽 면에만 배선 패턴이 배치된 단면 회로기판, 절연층의 양면에 배선 패턴이 배치된 양면 회로기판 및 다층 구조를 가진 배선 패턴이 배치된 다층 회로기판으로 분류될 수 있다.
회로기판은 제조 과정에서, 회로기판이 열처리 되는 공정을 거치면서 휨(warpage)이 발생할 수 있다. 특히, 회로 기판은 전자제품의 소형화 또는 박형화에 따라 박판화되고 있다. 또한, 회로 기판이 박판화될수록 휨의 정도가 커질 수 있고, 이로 인한 회로 기판의 불량률이 증가할 수 있다.
회로 기판의 휨은 회로 기판의 두께 방향으로의 중심을 기준으로 이의 상부층과 하부층이 서로 비대칭 구조를 가지는 것에 의해 발생할 수 있다. 여기에서 비대칭 구조는, 상기 상부층과 하부층에서의 절연층의 물성 차이, 절연층의 두께 차이, 회로 패턴의 두께 차이, 및 회로 패턴의 배선 밀도 차이를 의미할 수 있다. 상기 물성은 유전율, 열팽창계수, 유리전이온도, 모듈러스, 수축율, 유전 손실 등을 포함할 수 있다.
또한, 회로 기판의 휨이 발생할 경우, 회로 기판의 제조 공정에서의 층간 정합도가 감소할 수 있고, 이로 인한 회로 기판의 기계적 신뢰성 및/또는 전기적 신뢰성이 저하될 수 있다.
실시 예는 상하 비대칭 구조를 가진 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 서로 대응하는 상부 절연층 및 하부 절연층 중 어느 하나에 버퍼층이 포함된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 휨 특성이 개선된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 기계적 신뢰성 및/또는 전기적 신뢰성이 향상된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 회로층; 상기 제1 회로층 상에 배치된 제1 절연층; 상기 제1 절연층 상에 배치된 제2 절연층; 및 상기 제2 절연층 상에 배치된 제2 회로층을 포함하고, 상기 제1 회로층의 배선 밀도, 상기 제1 절연층의 두께 및 상기 제1 절연층의 물성 중 적어도 하나는, 상기 제2 회로층의 배선 밀도, 상기 제2 절연층의 두께 및 상기 제2 절연층의 물성 중 적어도 하나와 다르며, 상기 제1 절연층 및 제2 절연층 중 어느 하나는, 제1 물성을 가진 제1층; 및 상기 제1물성과 다른 제2 물성을 가진 제2층을 포함한다.
또한, 상기 제1 절연층 및 제2 절연층 중 어느 하나의 상기 제2층은, 상기 제1층보다 상기 제1 절연층 및 제2 절연층 중 다른 하나의 절연층에 인접하게 배치된다.
또한, 상기 제1 회로층의 배선 밀도는 상기 제2 회로층의 배선 밀도보다 작고, 상기 제1 절연층은 상기 제1층 및 상기 제2층을 포함하는 다층 구조를 가지고, 상기 제2 절연층은 단층 구조를 가진다.
또한, 상기 제1 절연층의 두께는 상기 제2 절연층의 두께보다 크고, 상기 제1 절연층은 상기 제1층 및 상기 제2층을 포함하는 다층 구조를 가지고, 상기 제2 절연층은 단층 구조를 가진다.
또한, 상기 제1 절연층의 유전율은 상기 제2 절연층의 유전율보다 크고, 상기 제1 절연층은 상기 제1층 및 상기 제2층을 포함하는 다층 구조를 가지고, 상기 제2 절연층은 단층 구조를 가진다.
또한, 상기 제1 절연층의 상기 제1층의 상기 제1 물성은 제1 유리 전이 온도를 포함하고, 상기 제1 절연층의 상기 제2층의 상기 제2 물성은 상기 제1 유리 전이 온도보다 작은 제2 유리 전이 온도를 포함한다.
또한, 상기 제2 유리 전이 온도는 상기 제1 유리 전이 온도의 60% 내지 95%의 범위를 만족한다.
또한, 상기 제1 절연층의 상기 제1층의 상기 제1 물성은 제1 모듈러스를 포함하고, 상기 제1 절연층의 상기 제2층의 상기 제2 물성은 상기 제1 모듈러스보다 작은 제2 모듈러스를 포함한다.
또한, 상기 제2 모듈러스는 상기 제1 모듈러스의 50% 내지 95%의 범위를 만족한다.
또한, 상기 제1 절연층의 상기 제1층의 상기 제1 물성은 제1 유전율 및 제1 열팽창계수 중 적어도 하나를 포함하고, 상기 제1 절연층의 상기 제2층의 상기 제2 물성은 상기 제1 유전율에 대응하는 제2 유전율 및 상기 제1 열팽창계수에 대응하는 제2 열팽창계수 중 적어도 하나를 포함하며, 상기 제1 유전율 및 상기 제1 열팽창계수 중 적어도 하나는 상기 제2 유전율 및 상기 제2 열팽창계수 중 적어도 하나의 93% 내지 107%의 범위를 만족한다.
또한, 상기 회로 기판은 상기 제1 절연층 및 상기 제2 절연층 사이에 배치된 제3 절연층을 더 포함하고, 상기 제3 절연층의 두께는 상기 제1 및 제2 절연층 각각의 두께보다 크고, 상기 제3 절연층은 코어층이다.
또한, 상기 제1 절연층의 상기 제1층, 상기 제1 절연층의 상기 제2층, 상기 제2 절연층 각각은 레진, 유리 섬유, 및 필러를 포함한다.
또한, 상기 회로 기판은 상기 제1 절연층의 상기 제1층 및 상기 제1 절연층의 상기 제2층을 공통으로 관통하는 제1 관통 전극; 및 상기 제1 절연층 및 상기 제3 절연층 사이에 배치된 제3 회로층을 더 포함하고, 상기 제1 관통 전극의 하면은 상기 제1 회로층에 연결되고, 상기 제1 관통 전극의 상면은 상기 제3 회로층에 연결된다.
또한, 상기 회로 기판은 상기 제1 절연층 하에 배치된 제4 절연층; 상기 제4 절연층 하에 배치된 제5 회로층; 상기 제3 절연층 상에 배치된 제5 절연층; 및 상기 제5 절연층 상에 배치된 제6 회로층을 포함하고, 상기 제5 회로층의 배선 밀도, 상기 제4 절연층의 두께 및 상기 제4 절연층의 물성 중 적어도 하나는, 상기 제6 회로층의 배선 밀도, 상기 제5 절연층의 두께 및 상기 제5 절연층의 물성 중 적어도 하나와 다르며, 상기 제5 절연층 및 제6 절연층 중 어느 하나는 서로 다른 물성을 가진 복수의 층으로 구성된다.
한편, 실시 예에 따른 반도체 패키지는 제1 회로층; 상기 제1 회로층 상에 배치된 제1 절연층; 상기 제1 절연층 상에 배치된 제2 절연층; 상기 제2 절연층 상에 배치된 제2 회로층; 상기 제2 회로층 상에 배치된 접속부; 및 상기 접속부 상에 배치된 반도체 소자를 포함하고, 상기 제1 절연층의 두께 및 상기 제1 절연층의 유전율 중 적어도 하나는, 상기 제2 절연층의 두께 및 상기 제2 절연층의 유전율 중 적어도 하나보다 크고, 상기 제1 절연층은, 제1 물성을 가진 제1층; 및 상기 제1층 상에 배치되고, 상기 제1물성과 다른 제2 물성을 가진 제2층을 포함하며, 상기 제2층의 유리 전이 온도 및 모듈러스 중 적어도 하나는, 상기 제1층의 유리 전이 온도 및 모듈러스 중 적어도 하나보다 작다.
또한, 상기 제1 절연층 및 상기 제1 회로층은, 외부로 송신 신호를 송신하거나 외부로부터 수신 신호를 수신하는 안테나 어레이층이고, 상기 제2 절연층 및 상기 제2 회로층은 상기 안테나 어레이층에 상기 송신 신호를 전달하거나, 상기 안테나 어레이층으로부터 상기 수신 신호를 수신하여 상기 반도체 소자에 제공하는 구동층이다.
실시 예는 회로 기판이 특정 방향으로 크게 휘어지는 것을 방지할 수 있고, 이에 따른 회로 기판의 전기적 신뢰성 및/또는 물리적 신뢰성을 향상시킬 수 있다.
구체적으로, 회로 기판은 제1 절연층 및 제1 회로층을 포함하는 하부층과, 제2 절연층 및 제2 회로층을 포함하는 상부층을 포함할 수 있다. 이때, 상기 상부층 및 하부층 각각에서의 요구 특성이 서로 다를 수 있다. 이에 의해, 상기 상부층과 하부층은 절연층의 물성 차이, 절연층의 두께 차이 및 회로층의 배선 밀도 차이 중 어느 하나를 가질 수 있다. 이를 통해, 실시 예는 상기 물성 차이, 두께 차이, 및 배선 밀도 차이에 따른 회로 기판의 휨 방향에 따라 상기 제1 절연층 및 제2 절연층 중 어느 하나에 버퍼층이 포함되도록 한다. 예를 들어, 상기 회로 기판의 양단이 하측 방향을 향하여 휘어지는 경우, 상기 버퍼층은 제1 절연층에 구비될 수 있다. 예를 들어, 상기 회로 기판의 양단이 상측 방향을 향하여 휘어지는 경우, 상기 버퍼층은 제2 절연층에 구비될 수 있다.
이를 통해, 실시 예는 상기 제1 절연층 및 제2 절연층 중 어느 하나의 절연층에 버퍼층이 구비되도록 할 수 있고, 이를 통해 상기 회로 기판이 특정 방향으로 휘어지는 것을 완화시킬 수 있다. 예를 들어, 제1 절연층은 제1층 및 상기 제1층 상에 배치되는 상기 버퍼층에 대응하는 제2층을 포함할 수 있다. 상기 제1 절연층의 제2층은 제1 절연층의 제1층 및 제2 절연층보다 낮은 모듈러스(Y's Modulus) 및 유리 전이 온도(Tg)를 가지고 있으며, 상기 제1 절연층의 제2층은 회로 기판의 제조 공정에서 응력이 시작되는 시점인 1차 적층 적층 영역에 배치될 수 있다. 이를 통해, 실시 예는 적층 초기에 형성되는 응력을 낮출 수 있고, 이에 따라 지속적인 적층 공정에서 발생하는 추가 응력을 완화시키는 역학을 할 수 있다.
나아가, 상기 제1 절연층의 제2층은 상대적으로 낮은 유리 전이 온도 및 모듈러스를 가지는 특성에 의해, 적층 고온 영역에서의 제1 절연층 내의 레진의 유동성을 높일 수 있다. 이를 통해 실시 예는 상기 제1 절연층의 제2층을 이용하여 온도가 낮아지는 영역에서의 응력 개시 시점을 늦출 수 있고, 이에 따라 상온에서 상기 회로 기판에 작용하는 응력을 감소시킬 수 있다.
따라서, 실시 예는 제1 절연층이 서로 다른 모듈러스(Y's Modulus) 및 유리 전이 온도(Tg)를 갖는 제1층과 제2층으로 구비되도록 하면서 제1층 및 제2층의 각각의 유전율 및 열팽창 계수가 서로 대응되도록 할 수 있다. 이를 통해, 실시 예는 상기 제1 절연층의 요구 특성을 만족하면서 회로 기판이 특정 방향으로 크게 휘어지는 것을 방지할 수 있다. 이를 통해, 실시 예는 회로 기판의 물리적 및/또는 전기적 신뢰성을 향상시킬 수 있고, 이를 포함하는 반도체 패키지에 실장된 반도체 소자가 안정적으로 동작하도록 할 수 있다. 이를 통해, 실시 예는 반도체 패키지가 적용되는 전자 제품 및/또는 서버의 동작 특성을 개선할 수 있고, 나아가 동작 신뢰성을 향상시킬 수 있다.
결론적으로, 실시 예의 회로 기판은 회로 기판의 중앙을 중심으로 이의 하부에 배치된 하부층 및 이의 상부에 배치된 상부층 중 어느 하나의 층에 상대적으로 낮은 모듈러스(Y's Modulus) 및 유리 전이 온도(Tg)를 가진 버퍼층을 배치할 수 있다. 상기 버퍼층은 상기 상부층과 하부층 사이의 물성 및 구조의 비대칭에 의해 발생하는 휨 특성을 제어할 수 있다. 이를 통해, 실시 예는 회로 기판의 제조 공정 중에서 상기 회로 기판이 가지는 내부 응력을 개선할 수 있고, 이에 따른 열적 변형에 따른 신뢰성을 개선할 수 있다.
도 1은 비교 예에 따른 회로기판을 나타낸 도면이다.
도 2는 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3 내지 6은 실시 예의 절연층 및 회로층의 조건에 따른 회로 기판의 휨 방향을 설명하기 위한 도면이다.
도 7은 실시 예에 따른 버퍼층의 위치를 설명하기 위한 도면이다.
도 8은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 9는 도 8의 회로 기판을 포함하는 반도체 패키지를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시 예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
또한, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽방향뿐만 아니라 아래쪽방향의 의미도 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
도 1은 비교 예에 따른 회로기판을 나타낸 도면이다.
도 1을 참조하면, 비교 예에 따른 회로 기판은 중앙층(10), 상부층(20) 및 하부층(30)을 포함한다.
상기 중앙층(10)은 회로 기판의 두께 방향으로의 적층 구조에서 중앙에 배치된 층을 의미한다. 중앙층(10)은 코어층을 의미한다.
상부층(20)은 중앙층(10) 상에 배치된다. 상부층(20)은 중앙층(10) 상에 배치된 상부 절연층(21)을 포함한다. 또한, 상부층(20)은 상부 절연층(21)과 중앙층(10) 사이에 배치된 제1 회로 패턴층(22) 및 상기 상부 절연층(21) 상에 배치된 제2 회로 패턴층(23)을 포함한다. 또한, 상부층(20)은 제2 회로 패턴층(23) 상에 배치된 상부 보호층(24)을 포함한다.
하부층(30)은 중앙층(10) 하에 배치된다. 하부층(30)은 중앙층(10) 하에 배치된 하부 절연층(31)을 포함한다. 또한, 하부층(30)은 하부 절연층(31)과 중앙층(10) 사이에 배치된 제3 회로 패턴층(32) 및 상기 하부 절연층(31) 하에 배치된 제4 회로 패턴층(33)을 포함한다. 또한, 하부층(30)은 제4 회로 패턴층(33) 하에 배치된 하부 보호층(34)을 포함한다.
이때, 상부층(20) 및 하부층(30)은 상기 중앙층(10)을 중심으로 상호 비대칭 구조를 가진다.
여기에서, 비대칭 구조는 상기 상부층(20)의 각층의 두께 또는 물성 중 적어도 하나가 상기 하부층(30)의 각층의 두께 또는 물성 중 적어도 하나와 다르다는 것을 의미한다.
구체적으로, 상부 절연층(21)과 하부 절연층(31)의 물성은 서로 다를 수 있다. 예를 들어, 상부 절연층(21)의 유전율, 열팽창계수, 유리전이온도, 모듈러스, 수축율, 유전 손실 중 적어도 하나는 하부 절연층(31)의 유전율, 열팽창계수, 유리전이온도, 모듈러스, 수축율, 유전 손실과 다를 수 있다.
또한, 상부 절연층(21)의 두께는 하부 절연층(31)의 두께와 다를 수 있다.
또한, 상부층(20)의 회로 패턴층(22, 23)의 배선 밀도는 하부층(30)의 회로 패턴층(32, 33)의 배선 밀도와 다를 수 있다.
또한, 상부층(20)의 회로 패턴층(22, 23)의 두께는 하부층(30)의 회로 패턴층(32, 33)의 두께와 다를 수 있다.
비교 예의 회로 기판은 상부층(20)과 하부층(30)의 비대칭 구조에 의해 특정 방향으로 크게 휘어지는 문제가 발생한다.
예를 들어, 상부 절연층(21)의 유전율이 하부 절연층(31)의 유전율보다 작을 경우, 비교 예의 회로 기판은 양측단이 하측 방향을 향하여 휘어지는 휨이 발생할 수 있다.
이때, 회로기판의 휨 현상이 발생하게 되면, 회로기판의 제조 공정에서 기계적 신뢰성 및/또는 전기적 신뢰성이 발생할 수 있다.
예를 들어, 회로기판이 특정 방향으로 크게 휘어지는 경우, 정확한 위치에 회로 패턴이나 관통 홀을 가공하지 못할 수 있고, 이로 인한 기계적 신뢰성 및/또는 전기적 신뢰성이 저하될 수 있다.
한편, 각 층의 재료 변경, 각 층의 회로 패턴층의 디자인 변경, 회로 패턴층과 절연층의 두께 변경, 또는 3층 구조에서 단층 또는 다층 구조로의 변경 등을 통해 회로 기판의 휨 발생을 방지할 수 있다.
다만, 회로 기판은 상기 회로 기판이 적용되는 제품에서 요구되는 특성을 만족하기 위한 소재, 각 층의 치수 스펙, 오차 범위 등에 기초하여 디자인이 결정되며, 이에 따라 상기 다양한 변수 중에서 휨 개선을 위해 변경해야 할 항목들은 상대적으로 제한적이다.
나아가, 각 층의 재료 변경, 각 층의 회로 패턴층의 디자인 변경, 회로 패턴층과 절연층의 두께 변경, 또는 층수 변경이 이루어지는 경우, 상기 회로 기판에서 요구되는 특성을 만족하지 못할 수 있다.
예를 들어, 상기 회로 기판이 안테나 기판에 적용될 경우, 상기 각층의 재료 및 수치 등과 같은 디자인은 안테나 특성을 고려하여 결정될 수 있다. 이때, 상기 휨의 발생을 방지하기 위해 상기 디자인을 변경할 경우, 상기 요구되는 안테나 특성을 만족하지 못할 수 있고, 이로 인해 안테나 동작이 정상적으로 수행되지 못하는 문제가 발생할 수 있다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 칩이 실장될 수 있다. 크게, 상기 반도체 패키지에는, 다양한 소자 또는 칩을 포함할 수 있다. 상기 소자 또는 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등을 포함할 수 있다.
또한, 상기 소자 또는 칩은 능동 소자 및 수동 소자를 포함할 수 있다.
상기 능동 소자는 신호 특성 중 비선형 부분을 적극적으로 이용한 소자를 의미한다. 그리고 수동 소자는 선형 및 비선형 신호 특성이 모두 존재하여도 비선형 신호 특성은 이용하지 않는 소자를 의미한다. 예를 들어, 능동 소자에는 트랜지스터, IC 반도체소자 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 상기 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행할 수 있다. 또한, 상기 칩은 와이파이(wi-fi)나 5G 통신 등에 이용 가능한 무선 통신 칩일 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
-회로 기판-
도 2는 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 2를 참조하면, 도 2를 참조하면, 회로 기판(100)은 적어도 1개의 반도체 소자가 부착될 수 있도록 한다. 또한, 실시 예의 회로 기판(100)은 전자 디바이스의 메인 보드에 부착될 수 있도록 한다. 상기 메인보드는 전자 디바이스의 마더보드를 의미할 수 있다.
또한, 상기 회로 기판(100)에 실장되는 반도체 소자는 1개일 수 있으며, 이와 다르게 2개 이상일 수 있다.
회로 기판(100)은 절연층(110)을 포함할 수 있다.
절연층(110)은 복수의 층 구조를 가질 수 있다.
예를 들어, 절연층(110)은 제1 절연층(111) 및 상기 제1 절연층(110) 상에 배치된 제2 절연층(112)을 포함할 수 있다.
이때, 실시 예의 회로 기판(100)은 코어 기판일 수 있다. 예를 들어, 절연층(110)은 제1 절연층(111) 및 제2 절연층(112) 사이에 배치되는 제3 절연층(113)을 포함할 수 있다. 제3 절연층(113)은 코어층일 수 있다.
따라서, 실시 예의 회로 기판(100)은 제3 절연층(113)의 양측에 두께 방향으로 제1 절연층(111) 및 제2 절연층(112)이 적층된 구조를 가질 수 있다.
이하에서는 실시 예의 회로 기판(100)이 코어 기판이고, 이에 따라 상기 제2 절연층(112)이 코어층인 것으로 하여 설명한다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예의 회로 기판(100)은 코어층을 포함하지 않는 코어리스 기판일 수 있다.
제3 절연층(113)은 코어층일 수 있고, 제1 절연층(111)은 제3 절연층(113) 하에 배치된 하부 절연층일 수 있고, 제2 절연층(112)은 제3 절연층(113) 상에 배치된 상부 절연층일 수 있다.
제1 절연층(111) 및 제2 절연층(112) 각각은 제3 절연층(113)과 다른 두께를 가질 수 있다. 예를 들어, 제1 절연층(111) 및 제2 절연층(112)은 제3 절연층(113)보다 작은 두께를 가질 수 있다.
제3 절연층(113)은 프리프레그를 포함할 수 있다. 예를 들어, 제3 절연층(113)은 회로 기판의 물리적 강도를 증가시켜 회로 기판의 휨(warpage) 특성을 향상시킬 수 있도록 한다. 상기 제3 절연층(113)은 유리 섬유 실(glass yarn)로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침된 구조를 가질 수 있다. 다만, 실시 예의 제3 절연층(113)은 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
구체적으로, 상기 제3 절연층(113)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 절연층(110)을 구성하는 수지는 나프탈렌(naphthalene)기가 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.
한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.
상기 제3 절연층(113)의 두께는 상기 제1 절연층(111) 및 제2 절연층(112) 각각의 두께의 1.5배 이상, 2배 이상, 3배 이상 또는 5배 이상일 수 있다.
예를 들어, 제3 절연층(113)의 두께는 100㎛ 내지 600㎛의 범위를 만족할 수 있다. 예를 들어, 제3 절연층(113)의 두께는 120㎛ 내지 550㎛의 범위를 만족할 수 있다. 예를 들어, 제3 절연층(113)의 두께는 150㎛ 내지 500㎛의 범위를 만족할 수 있다.
상기 제3 절연층(113)의 두께가 100㎛ 미만이면, 회로 기판의 휨 특성이 저하될 수 있다. 나아가, 반도체 패키지의 고성능화가 진행되면서, 회로 기판의 절연층의 층수도 증가하고 있다. 예를 들어, 회로 기판의 절연층의 층수는 10층 이상, 12층 이상, 16층 이상, 또는 20층 이상을 가질 수 있다. 그리고, 상기 회로 기판의 절연층의 층수가 증가할수록 상기 회로 기판이 휘어지는 것을 최소화해야 한다. 그리고 상기 제3 절연층(113)의 두께가 100㎛ 미만이면, 상기 회로 기판이 휘어지는 것을 방지하기 어렵고, 이에 따라 회로 기판의 품질이 저하될 수 있다. 예를 들어, 상기 회로 기판이 휘어지는 경우, 상기 회로 기판에 포함되는 관통 전극을 정확한 위치에 형성하기 어려울 수 있다. 또한, 상기 회로 기판이 휘어지는 경우, 상기 회로 기판상에 반도체 소자를 실장하는 공정에서의 반도체 소자의 위치가 틀어지는 등의 문제가 발생할 수 있다.
한편, 상기 제3 절연층(113)의 두께가 600㎛를 초과하면, 상기 회로 기판의 전체 두께가 증가하고, 이로 인해 반도체 패키지의 전체 두께가 증가할 수 있다. 즉, 상기 제3 절연층(113)의 두께가 600㎛를 초과하면 회로 기판 및 반도체 패키지의 슬림화가 어려울 수 있다.
상기 제1 절연층(111) 및 제2 절연층(112)은 상기 제3 절연층(113)보다 작은 두께를 가질 수 있다.
예를 들어, 제1 절연층(111) 및 제3 절연층(113) 각각은 30㎛ 내지 120㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제1 절연층(111) 및 제2 절연층(112) 각각은 35㎛ 내지 115㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 절연층(111) 및 제2 절연층(112) 각각은 40㎛ 내지 110㎛의 두께를 가질 수 있다.
제1 절연층(111) 또는 제2 절연층(112)의 두께가 30㎛ 미만이면, 회로 기판(100)에 포함된 회로층이 안정적으로 보호되지 않을 수 있다. 또한, 제1 절연층(111) 또는 제2 절연층(112)의 두께가 120㎛를 초과하면, 상기 회로 기판(100)의 두께가 증가할 수 있고, 이에 의해 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 120㎛를 초과하면, 이에 대응하게 회로층의 두께 및 관통 전극의 두께가 증가할 수 있다. 그리고 상기 회로층의 두께 및 관통 전극의 두께가 증가하는 경우, 미세화 구현이 어려워 회로 집적도가 감소할 수 있고, 신호 전송 거리가 증가하여 신호 전송 손실이 증가할 수 있다. 또한, 상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 120㎛를 초과하면, 회로 기판의 제1 절연층(111) 또는 제2 절연층(112)이 요구 물성을 만족하지 못할 수 있다. 상기 요구 물성은 상기 제1 절연층(111) 또는 제2 절연층(112)에서 요구되는 유전율, 유전 손실, 열팽창계수 및 유리 전이 온도 중 적어도 하나 이상을 포함할 수 있다.
제1 절연층(111) 및 제2 절연층(112)은 서로 다른 두께를 가질 수 있다. 동일한 두께를 가질 수 있다.
예를 들어, 제1 절연층(111)은 제2 절연층(112)의 두께보다 큰 두께를 가질 수 있다. 예를 들어, 제1 절연층(111)의 두께는 상기 제2 절연층(112)의 두께의 105% 내지 150%의 범위를 만족할 수 있다. 예를 들어, 제1 절연층(111)의 두께는 제2 절연층(112)의 두께의 106% 내지 140%의 범위를 만족할 수 있다. 예를 들어, 제1 절연층(111)의 두께는 제2 절연층(112)의 두께의 108% 내지 135%의 범위를 만족할 수 있다.
바람직하게, 제1 절연층(111)은 제2 절연층(112)과 다른 절연 물질을 포함할 수 있다. 더욱 바람직하게, 제1 절연층(111)은 제2 절연층(112)과 다른 층수를 가질 수 있다.
예를 들어, 제1 절연층(111)은 서로 다른 물성을 가지는 복수의 층 구조를 가질 수 있다. 제1 절연층(111)은 제1 물성을 가진 제1층(111-1) 및 상기 제1층(111-1) 상에 배치되고 상기 제1 물성과 다른 제2 물성을 가진 제2층(111-2)을 포함할 수 있다.
즉, 실시 예의 회로 기판은 제3 절연층(113)의 상하부에 각각 배치된 상부층과 하부층은 비대칭 구조를 가질 수 있다. 여기에서, 비대칭 구조를 가진다는 것은, 제1 절연층(111)의 제1층(111-1)이 가지는 물성과 제2 절연층(112)이 가지는 물성이 서로 다른 것을 의미할 수 있다. 또한, 비대칭 구조를 가진다는 것은 상기 제1 절연층(111)의 하부에 배치된 회로층과 상기 제2 절연층(112)의 상부에 배치된 회로층의 배선 밀도가 서로 다르다는 것을 의미할 수 있다. 또한, 비대칭 구조를 가진다는 것은 제1 절연층(111)이 가져야 하는 두께와 상기 제2 절연층(112)이 가져야 하는 두께가 서로 다르다는 것을 의미할 수 있다.
제1 절연층(111)의 제1층(111-1) 및 제2층(111-2)은 동일한 관통 비아를 가질 수 있다. 바람직하게, 하나의 관통 비아는 제1 절연층(111)의 제1층(111-1) 및 제2층(111-2)을 공통으로 관통할 수 있다.
이때, 비교 예의 회로 기판의 제1 절연층은 제1층만을 포함한다. 이때, 비교 예의 회로 기판의 제1 절연층이 제1층만을 포함하는 경우, 상기 회로 기판은 상기 상부층과 하부층의 비대칭 구조에 의해 특정 방향으로 크게 휘어질 수 있다.
예를 들어, 상기 제1 절연층이 제1층만을 포함하고 상기 제1층의 제1 절연층의 유전율이 제2 절연층의 유전율보다 높을 경우, 상기 회로 기판의 양단은 하측 방향을 향하여 휘어질 수 있다. 이와 반대로, 상기 제1 절연층이 제1층만을 포함하고 상기 제1층의 제1 절연층의 유전율이 제2 절연층의 유전율보다 작을 경우, 상기 회로 기판의 양단은 상측 방향을 향하여 휘어질 수 있다.
또한, 상기 제1 절연층이 제1층만을 포함하고 상기 제1층의 제1 절연층의 두께가 제2 절연층의 두께보다 클 경우, 상기 회로 기판의 양단은 하측 방향을 향하여 휘어질 수 있다. 이와 반대로, 상기 제1 절연층이 제1층만을 포함하고 상기 제1층의 제1 절연층의 두께가 상기 제2 절연층의 두께보다 작을 경우, 상기 회로 기판의 양단은 상측 방향을 향하여 휘어질 수 있다.
또한, 상기 제1 절연층이 제1층만을 포함하고 상기 제1층의 제1절연층 하에 배치된 회로층의 배선 밀도가 상기 제2 절연층 상에 배치된 회로층의 배선밀도보다 작을 경우, 상기 회로 기판의 양단은 하측 방향을 향하여 휘어질 수 있다. 이와 반대로, 상기 제1 절연층이 제1층만을 포함하고 상기 제1층의 제1절연층 하에 배치된 회로층의 배선 밀도가 상기 제2 절연층 상에 배치된 회로층의 배선밀도보다 클 경우, 상기 회로 기판의 양단은 상측 방향을 향하여 휘어질 수 있다.
따라서, 실시 예는 상기 회로 기판이 휘어지는 방향을 기준으로 상기 제1 절연층(111) 및 제2 절연층(112) 중 어느 하나에 상기 회로 기판이 휘어지는 것을 완화시킬 수 있는 버퍼층을 배치한다.
예를 들어, 회로 기판의 양단은 하측 방향을 향하여 휘어질 수 있고, 이 경우, 상기 제1 절연층(111)은 제1층(111-1) 및 제2층(111-2)을 포함할 수 있다. 이때, 제1 절연층(111)의 제2층(111-2)은 상기 제1층(111-1)과 상기 제3 절연층(113) 사이에 배치될 수 있다. 제1 절연층(111)의 제2층(111-2)은 상기 제1 절연층(111)의 제1층(111-1) 및 제2 절연층(112)과 다른 물성을 가질 수 있다. 이를 토대로, 제1 절연층(111)의 제2층(111-2)은 상기 회로 기판의 양단이 하측 방향을 향하여 휘어지는 것을 완화시킬 수 있고, 이에 따라 상기 회로 기판의 휨 정도를 최소화할 수 있다.
한편, 회로 기판의 양단은 상측 방향을 향하여 휘어질 수 있다. 이 경우, 제1 절연층(111)은 특정 물성을 갖는 1층의 절연층으로 구비될 수 있고, 제2 절연층(112)은 서로 다른 물성을 갖는 2층의 절연층으로 구비될 수 있다. 예를 들어, 회로 기판의 양단이 상측 방향을 향하여 휘어지는 경우, 제2 절연층(112)은 도 2의 제1 절연층(111)에 대응하는 서로 다른 물성을 가진 제1층 및 제2층을 포함할 수 있고, 제1 절연층(111)은 하나의 물성을 가진 1층 구조를 가질 수 있다.
이하에서는, 회로 기판의 양단이 하측 방향을 향하여 휘어지고, 상기 회로 기판의 휘어짐을 완화시키기 위한 버퍼층이 상기 제1 절연층(111)에 구비되는 것으로 하여 설명한다.
상기 제1 절연층(111)은 제1 물성을 가진 제1층(111-1) 및 상기 제1 물성과 다른 제2 물성을 가진 제2층(111-2)을 포함할 수 있다.
상기 제1 절연층(111)의 제1층(111-1)은 상기 제1 절연층(111)이 가져야 하는 물성에 대응할 수 있다. 예를 들어, 상기 제1 절연층(111)은 회로 기판이 적용되는 반도체 패키지 및/또는 전자 제품에서 요구되는 특성에 대응하는 물성을 가질 수 있다. 이때, 상기 물성은 유전율, 유전 손실, 모듈러스, 열팽창계수, 및 유리 전이 온도 등을 포함할 수 있다. 그리고 제1 절연층(111)의 제1층(111-1)은 상기 제1 절연층(111)이 가져야 할 물성에 대응하는 유전율, 유전 손실, 모듈러스, 열팽창계수, 및 유리 전이 온도를 가질 수 있다.
상기 제1 절연층(111)의 제2층(111-2)은 상기 제1층(111-1)과 다른 물성을 가질 수 있다. 바람직하게, 제1 절연층(111)의 제2층(111-2)의 모듈러스(Y's Modulus)는 제1 절연층(111)의 제1층(111-1)의 모듈러스(Y's Modulus)와 다를 수 있다. 또한, 제1 절연층(111)의 제2층(111-2)의 유리 전이 온도(Tg)는 제1 절연층(111)의 제1층(111-1)의 유리 전이 온도(Tg)와 다를 수 있다.
바람직하게, 제1 절연층(111)의 제2층(111-2)의 모듈러스(Y's Modulus)는 제1 절연층(111)의 제1층(111-1)의 모듈러스(Y's Modulus)보다 작을 수 있다.
또한, 제1 절연층(111)의 제2층(111-2)의 유리 전이 온도(Tg)는 제1 절연층(111)의 제1층(111-1)의 유리 전이 온도(Tg)보다 작을 수 있다.
또한, 제1 절연층(111)의 제2층(111-2)의 모듈러스(Y's Modulus)는 제2 절연층(112)의 모듈러스(Y's Modulus)보다 작을 수 있다. 또한, 제1 절연층(111)의 제2층(111-2)의 유리 전이 온도(Tg)는 제2 절연층(112)의 유리 전이 온도(Tg)보다 작을 수 있다.
이를 통해, 상기 제1 절연층(111)의 제2층(111-2)은 상부층과 하부층의 비대칭 구조에 의해 상기 회로 기판의 양단이 하측 방향을 향하여 휘어지는 것을 완화시키는 버퍼층으로 기능할 수 있다. 따라서, 실시 예는 상기 회로 기판의 휘어지는 정도를 최소화할 수 있고, 이를 통해 상기 회로 기판의 전기적 신뢰성 및/또는 물리적 신뢰성을 향상시킬 수 있다.
이때, 상기 제1 절연층(111)의 제1층(111-1) 및 제2층(111-2) 각각은 레진, 유리 섬유 및 필러를 포함하는 프리프레그로 구비될 수 있다.
실시 예는 상기 제1 절연층(111)의 제2층(111-2)에 구비되는 물질들(레진, 유리 섬유, 필러) 중 적어도 하나의 물질 종류 및/또는 함량이 상기 제1층(111-1)에 구비되는 물질들 중 적어도 하나의 물질 종류 및/또는 함량과 다르도록 할 수 있고, 이를 통해 제1 절연층(111)의 제2층(111-2)이 제1 절연층(111)의 제1층(111-1)보다 작은 모듈러스(Y's Modulus) 및 작은 유리 전이 온도(Tg)를 가지도록 할 수 있다.
예를 들어, 제1 절연층(111)의 제2층(111-2)에 구비되는 레진은 상기 제1 절연층(111)의 제1층(111-1)에 구비되는 레진과 다를 수 있다. 이때, 제2층(111-2)에 구비되는 레진이 가진 모듈러스(Y's Modulus) 및/또는 유리 전이 온도(Tg)는 제1층(111-1)에 구비되는 레진이 가진 모듈러스(Y's Modulus) 및/또는 유리 전이 온도(Tg)와 다를 수 있다.
예를 들어, 상기 제1 절연층(111)의 제1층(111-1)의 유리 전이 온도(Tg)는 220℃ 내지 300℃의 범위를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 제1층(111-1)의 유리 전이 온도(Tg)는 225℃ 내지 295℃의 범위를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 제1층(111-1)의 유리 전이 온도(Tg)는 230℃ 내지 280℃의 범위를 가질 수 있다. 상기 제1 절연층(211)의 제1층(111-1)의 유리 전이 온도(Tg)가 220℃ 내지 300℃의 범위를 벗어날 경우, 상기 제1 절연층(211)이 가져야할 요구 특성을 만족하지 못할 수 있다.
한편, 상기 제2 절연층(112)의 유리 전이 온도(Tg)는 상기 제1 절연층(211)의 제1층(111-1)의 유리 전이 온도(Tg)에 대응할 수 있다. 예를 들어, 제2 절연층(112)의 유리 전이 온도(Tg)는 220℃ 내지 300℃, 225℃ 내지 295℃, 또는 230℃ 내지 290℃의 범위를 가질 수 있다. 바람직하게, 제2 절연층(112)의 유리 전이 온도(Tg)는 상기 범위 내에서 상기 제1 절연층(211)의 제1층(111-1)의 유리 전이 온도(Tg)보다 클 수 있다.
한편, 제1 절연층(111)의 제2층(113)의 유리 전이 온도(Tg)는 제1 절연층(111)의 제1층(111-1)의 유리 전이 온도 및 상기 제2 절연층(112)의 유리 전이 온도보다 작을 수 있다.
예를 들어, 제1 절연층(111)의 제2층(111-2)의 유리 전이 온도(Tg)는 160℃ 내지 210℃의 범위를 가질 수 있다. 예를 들어, 제1 절연층(111)의 제2층(111-2)의 유리 전이 온도(Tg)는 165℃ 내지 205℃의 범위를 가질 수 있다. 예를 들어, 제1 절연층(111)의 제2층(111-2)의 유리 전이 온도(Tg)는 170℃ 내지 200℃의 범위를 가질 수 있다.
예를 들어, 제1 절연층(111)의 제2층(111-2)의 유리 전이 온도(Tg)는 상기 제1 절연층(111)의 제1층(111-1)의 유리 전이 온도(Tg)의 60% 내지 95%의 범위를 만족할 수 있다. 예를 들어, 제1 절연층(111)의 제2층(111-2)의 유리 전이 온도(Tg)는 상기 제1 절연층(111)의 제1층(111-1)의 유리 전이 온도(Tg)의 62% 내지 92%의 범위를 만족할 수 있다. 예를 들어, 제1 절연층(111)의 제2층(111-2)의 유리 전이 온도(Tg)는 상기 제1 절연층(111)의 제1층(111-1)의 유리 전이 온도(Tg)의 65% 내지 90%의 범위를 만족할 수 있다.
상기 제1 절연층(111)의 제2층(111-2)의 유리 전이 온도(Tg)가 160℃ 내지 210℃의 범위를 벗어나거나 상기 제1층(111-1)의 유리 전이 온도(Tg)의 60% 내지 95%의 범위를 벗어날 경우, 상기 제1 절연층(111)의 제2층(111-2)에 의한 응력 완화 효과 및 응력 감소 효과가 미비하거나, 상기 제1 절연층(111)이 요구 특성을 만족하지 못할 수 있다.
구체적으로, 상기 제1 절연층(111)의 제2층(111-2)은 회로 기판의 제조 공정 중에서 발생하는 응력을 완화시켜주거나 응력을 감소시킬 수 있다.
예를 들어, 상기 제1 절연층(111)의 제2층(111-2)은 제1 절연층(111)의 제1층(111-1) 및 제2 절연층(112)보다 낮은 모듈러스(Y's Modulus) 및 유리 전이 온도(Tg)를 가지고 있으며, 상기 제2층(111-2)은 회로 기판에서 응력이 시작되는 시점인 1차 적층 적층 영역에 배치될 수 있다. 이를 통해, 실시 예는 적층 초기에 형성되는 응력을 낮출 수 있고, 이에 따라 지속적인 적층 공정에서 발생하는 추가 응력을 완화시키는 역학을 할 수 있다.
나아가, 상기 제1 절연층(111)의 제2층(111-2)은 상대적으로 낮은 유리 전이 온도 및 모듈러스를 가지는 특성에 의해, 적층 고온 영역에서의 제1 절연층(111) 내의 레진의 유동성을 높일 수 있다. 이를 통해 실시 예는 상기 제1 절연층(111)의 제2층(111-2)을 이용하여 온도가 낮아지는 영역에서의 응력 개시 시점을 늦출 수 있고, 이에 따라 상온에서 상기 회로 기판에 작용하는 응력을 감소시킬 수 있다.
한편, 상기 제1 절연층(111)의 제1층(111-1) 및 제2 절연층(112) 각각의 모듈러스(Y's Modulus)는 18.5Gpa 내지 25Gpa의 범위를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 제1층(111-1) 및 제2 절연층(112) 각각의 모듈러스(Y's Modulus)는 19Gpa 내지 23Gpa의 범위를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 제1층(111-1) 및 제2 절연층(112) 각각의 모듈러스(Y's Modulus)는 19.5Gpa 내지 22Gpa의 범위를 가질 수 있다.
상기 제1 절연층(211)의 제1층(111-1) 및 상기 제2 절연층(112) 각각의 모듈러스(Y's Modulus)가 18.5Gpa 내지 25Gpa의 범위를 벗어날 경우, 상기 제1 절연층(211) 및 제2 절연층(112) 각각이 가져야 할 요구 특성을 만족하지 못할 수 있다.
상기 제1 절연층(111)의 제2층(111-2)의 모듈러스(Y's Modulus)는 13Gpa 내지 18Gpa의 범위를 만족할 수 있다. 예를 들어, 상기 제1 절연층(111)의 제2층(111-2)의 모듈러스(Y's Modulus)는 13.5Gpa 내지 18Gpa의 범위를 만족할 수 있다. 예를 들어, 상기 제1 절연층(111)의 제2층(111-2)의 모듈러스(Y's Modulus)는 15Gpa 내지 18Gpa의 범위를 만족할 수 있다.
예를 들어, 제1 절연층(111)의 제2층(111-2)의 모듈러스(Y's Modulus)는 상기 제1 절연층(111)의 제1층(111-1)의 모듈러스(Y's Modulus)의 50% 내지 95%의 범위를 만족할 수 있다. 예를 들어, 제1 절연층(111)의 제2층(111-2)의 모듈러스(Y's Modulus)는 상기 제1 절연층(111)의 제1층(111-1)의 모듈러스(Y's Modulus)의 52% 내지 92%의 범위를 만족할 수 있다. 예를 들어, 제1 절연층(111)의 제2층(111-2)의 모듈러스(Y's Modulus)는 상기 제1 절연층(111)의 제1층(111-1)의 모듈러스(Y's Modulus)의 55% 내지 90%의 범위를 만족할 수 있다.
상기 제1 절연층(111)의 제2층(111-2)의 모듈러스(Y's Modulus)가 13Gpa 내지 18Gpa의 범위를 벗어나거나, 제1층(111-1)의 모듈러스(Y's Modulus)의 50% 내지 95%의 범위를 벗어날 경우, 상기 제1 절연층(111)의 제2층(111-2)에 의한 휨 발생 방지 효과가 미비하거나, 상기 제2층(111-2)에 의해 오히려 역 방향으로의 휨이 발생할 수 있다.
한편, 제1 절연층(111)의 제1층(111-1)의 유전율과 제1 절연층(111)의 제2층(111-2)의 유전율은 서로 대응할 수 있다. 예를 들어, 제1 절연층(111)의 제1층(111-1)의 유전율은 제1 절연층(111)의 제2층(111-2)의 유전율의 93% 내지 107%의 범위를 만족할 수 있다. 예를 들어, 제1 절연층(111)의 제1층(111-1)의 유전율은 제1 절연층(111)의 제2층(111-2)의 유전율의 94% 내지 106%의 범위를 만족할 수 있다. 예를 들어, 제1 절연층(111)의 제1층(111-1)의 유전율은 제1 절연층(111)의 제2층(111-2)의 유전율의 95% 내지 105%의 범위를 만족할 수 있다.
상기 제1 절연층(111)의 제1층(111-1)과 제2층(111-2)의 유전율의 관계가 상기 범위를 벗어날 경우, 상기 제1층(111-1) 및 제2층(111-2)을 포함하는 제1 절연층(111)이 요구 특성을 만족하지 못할 수 있다. 예를 들어, 실시 예의 회로 기판은 안테나 기판으로 사용될 수 있다. 따라서, 제1 절연층(111)의 하부에는 안테나 패턴들이 배치될 수 있다. 이때, 상기 제1 절연층(111)의 제1층(111-1)과 제2층(111-2)의 유전율의 관계가 상기 범위를 벗어날 경우, 상기 안테나 패턴이 목표로 하는 안테나 주파수 특성을 만족하지 못할 수 있고, 이에 따른 안테나 통신 특성이 저하될 수 있다.
또한, 상기 제1 절연층(111)의 제1층(111-1)의 열팽창계수는 상기 제2층(111-2)의 열팽창계수에 대응할 수 있다. 예를 들어, 제2층(111-2)의 열팽창계수는 상기 제1층(111-1)의 열팽창계수의 93% 내지 107%, 94% 내지 106%, 또는 95% 내지 105%의 범위를 만족할 수 있다.
이를 통해, 상기 제1 절연층(111)이 제1층(111-1) 및 제2층(111-2)을 포함하는 복수의 층으로 구성됨에 따른 회로 기판의 제조 공정에서 발생할 수 있는 뒤틀림 현상 또는 밀착력 문제를 최소화할 수 있다. 예를 들어, 제1층(111-1) 및 제2층(111-2)의 열팽창계수의 차이가 클 경우, 상기 제1층(111-1) 및 제2층(111-2)의 경화 공정에서 뒤틀림 정도가 커질 수 있고, 이를 통해 제1층(111-1)과 제2층(111-2) 사이의 밀착력이 저하될 수 있다.
따라서, 실시 예는 제1 절연층(111)이 서로 다른 모듈러스(Y's Modulus) 및 유리 전이 온도(Tg)를 갖는 제1층(111-1)과 제2층(111-2)으로 구비되도록 하면서 제1층(111-1) 및 제2층(111-2)의 각각의 유전율 및 열팽창 계수가 서로 대응되도록 할 수 있다. 이를 통해, 실시 예는 상기 제1 절연층(111)의 요구 특성을 만족하면서 회로 기판이 특정 방향으로 크게 휘어지는 것을 방지할 수 있다. 이를 통해, 실시 예는 회로 기판의 물리적 및/또는 전기적 신뢰성을 향상시킬 수 있고, 이를 포함하는 반도체 패키지에 실장된 반도체 소자가 안정적으로 동작하도록 할 수 있다. 이를 통해, 실시 예는 반도체 패키지가 적용되는 전자 제품 및/또는 서버의 동작 특성을 개선할 수 있고, 나아가 동작 신뢰성을 향상시킬 수 있다. 실시 예의 버퍼층(예를 들어, 제1 절연층의 제2층)의 위치 및 이에 따른 상기 버퍼층의 두께에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
실시 예의 회로 기판(100)은 절연층(110)에 배치된 회로층을 포함한다.
예를 들어, 회로 기판(100)은 제1 절연층(111)의 하면에 배치된 제1 회로층(120)을 포함할 수 있다. 예를 들어, 실시 예의 회로 기판(100)은 제2 절연층(112)의 상면에 배치된 제2 회로층(130)을 포함할 수 있다. 또한, 실시 예의 회로 기판(100)은 제1 절연층(111)과 제3 절연층(113) 사이에 배치된 제3 회로층(140)을 포함할 수 있다. 또한, 실시 예의 회로 기판(100)은 제2 절연층(112)과 제3 절연층(113) 사이에 배치된 제4 회로층(150)을 포함할 수 있다.
상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 5㎛ 내지 30㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 6㎛ 내지 27㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 7㎛ 내지 23㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)의 두께가 5㎛ 미만인 경우에는 저항이 증가할 수 있다. 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)의 두께가 30㎛를 초과하는 경우에는 회로 미세화가 어렵고, 이에 따른 회로 집적도가 감소할 수 있다.
한편, 상기 제1 회로층(120)과 제2 회로층(130)은 서로 다른 배선 밀도를 가질 수 있다. 여기에서, 배선 밀도는 제1 회로층(120) 및 제2 회로층(130) 각각의 체적을 의미할 수 있다. 예를 들어, 배선 밀도는 제1 회로층(120) 및 제2 회로층(130) 각각의 표면적을 의미할 수 있다. 예를 들어, 제1 회로층(120)의 배선 밀도는 제1 절연층(111)의 하면의 표면적에 대한 상기 제1 회로층(120)의 하면의 표면적의 비율을 의미할 수 있다. 예를 들어, 제2 회로층(130)의 배선 밀도는 제2 절연층(112)의 상면의 표면적에 대한 상기 제2 회로층(130)의 하면의 표면적의 비율을 의미할 수 있다.
이때, 제1 회로층(120)의 배선 밀도는 제2 회로층(130)의 배선 밀도보다 작을 수 있다. 이 경우, 상기 제1 회로층(120)의 배선 밀도와 제2 회로층(130)의 배선 밀도의 차이에 의해 회로 기판은 특정 방향으로 크게 휘어질 수 있다. 예를 들어, 상기 제1 회로층(120)의 배선 밀도가 제2 회로층(130)의 배선 밀도보다 작을 경우, 제1 절연층과 제2 절연층의 두께 및 물성이 서로 동일하다는 가정하에 상기 회로 기판의 양단은 하측 방향을 향하여 휘어질 수 있다. 따라서, 상기 제1 절연층과 제2 절연층의 두께 및 물성이 서로 동일하다는 가정하에, 상기 제1 회로층(120)의 배선 밀도가 상기 제2 회로층(130)의 배선 밀도보다 작을 경우, 상기 제1 회로층(120)에 인접한 제1 절연층(111)이 서로 다른 물성을 가진 제1층(111-1)과 제2층(111-2)으로 구비되도록 할 수 있다.
또한, 제1 절연층과 제2 절연층의 두께 및 물성이 서로 동일하다는 가정하에, 상기 제1 회로층(120)의 배선 밀도가 상기 제2 회로층(130)의 배선 밀도보다 클 경우, 상기 제1 절연층은 특정 물성을 가진 1층으로 구비되고, 제2 절연층은 서로 다른 물성을 가진 제1층 및 제2층으로 구비될 수 있다.
다만, 상기 제1 회로층(120)의 배선 밀도와 제2 회로층(130)의 배선 밀도는 서로 다를 수 있고, 나아가 제1 절연층(111)의 두께 및 물성도 상기 제2 절연층(112)의 두께 및 물성과 다를 수 있다. 이 경우, 실시 예는 상기 배선 밀도의 차이, 두께의 차이 및 물성의 차이에 의한 회로 기판의 휨 방향을 예측하고, 상기 예측한 방향에 기초하여 상기 제1 절연층(111) 및 제2 절연층(112) 중 어느 하나의 절연층이 서로 다른 물성을 가진 제1층 및 제2층으로 구비되도록 할 수 있다.
실시 예의 회로 기판은 관통 전극을 포함할 수 있다.
구체적으로, 관통 전극은 절연층(110)을 관통할 수 있다. 바람직하게, 관통 전극은 상기 제1 절연층(111)을 관통하는 제1 관통 전극(160)을 포함한다. 또한, 상기 관통 전극은 제2 절연층(112)을 관통하는 제2 관통 전극(170)을 포함한다. 또한, 상기 관통 전극은 제3 절연층(113)을 관통하는 제3 관통 전극(180)을 포함할 수 있다.
상기 제1 관통 전극(160), 제2 관통 전극(170) 및 제3 관통 전극(180)은 각각의 절연층을 관통하는 관통 홀 내에 배치될 수 있다. 예를 들어, 상기 제1 관통 전극(160), 제2 관통 전극(170) 및 제3 관통 전극(180)은 상기 관통 홀을 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀은 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 기계 가공 방식으로 형성될 수 있다. 또한, 상기 관통 홀은 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 제1 관통 홀은 미노실란, 케톤류 등을 포함하는 약품을 이용한 화학 가공 방식을 사용할 수 있다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 금속 물질로 충진하여 상기 제1 관통 전극(160), 제2 관통 전극(170) 및 제3 관통 전극(180)을 형성할 수 있다. 이때, 상기 전도성 물질의 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 제1 관통 전극(160)은 제1 절연층(111)의 제1층(111-1)에 구비된 제1 파트 및 상기 제1 절연층(111)의 제2층(111-2)에 구비된 제2 파트를 포함할 수 있다. 상기 제1 관통 전극(160)의 제1 파트 및 제2 파트는 이들 사이에 패드와 같은 다른 구성의 배치 없이 서로 직접 연결될 수 있다. 예를 들어, 관통 홀은 상기 제1 절연층(111)의 제1층(111-1) 및 제2층(111-2)을 공통으로 관통할 수 있고, 이를 통해 상기 공통으로 관통된 하나의 관통 홀 내에 상기 제1 관통 전극(160)의 제1 파트 및 제2 파트가 구비될 수 있다.
실시 예의 회로 기판(100)은 보호층을 포함한다.
구체적으로, 제1 절연층(111)의 하면에는 제1 보호층(190)이 배치될 수 있다. 상기 제1 보호층(190)은 적어도 하나의 개구를 포함할 수 있다. 구체적으로, 상기 제1 보호층(190)은 상기 제1 회로층(120)과 수직으로 중첩되는 적어도 하나의 개구를 포함할 수 있다.
또한, 회로 기판은 제2 절연층(112)의 상면에 배치된 제2 보호층(195)을 포함할 수 있다. 상기 제2 보호층(195)은 적어도 하나의 개구를 포함할 수 있다. 구체적으로, 상기 제2 보호층(190)은 상기 제2 회로층(130)과 수직으로 중첩되는 적어도 하나의 개구를 포함할 수 있다.
상기 제1 보호층(190) 및 제2 보호층(195)은 절연성 물질을 포함할 수 있다. 상기 제1 보호층(190) 및 제2 보호층(195)은 절연층과 회로층의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다.
상기 제1 보호층(190) 및 제2 보호층(195)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(190) 및 제2 보호층(195)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(190) 및 제2 보호층(195)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(190) 및 제2 보호층(195)은 포토 솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(190) 및 제2 보호층(195)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(190) 및 제2 보호층(195)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(190) 및 제2 보호층(195)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(190) 및 제2 보호층(195)의 두께가 20㎛를 초과하는 경우, 회로 기판 및 반도체 패키지의 전체적인 두께가 증가할 수 있다. 한편, 도면상에서는 회로 기판이 제1 보호층(190) 및 제2 보호층(195)을 포함하는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 보호층(190) 및 제2 보호층(195) 중 적어도 하나는 생략될 수 있다.
이하에서는 실시 예에 따른 절연층 및 회로층에 따른 회로 기판의 휨 방향 및 이에 따른 버퍼층의 위치에 대해 설명하기로 한다.
도 3 내지 6은 실시 예의 절연층 및 회로층의 조건에 따른 회로 기판의 휨 방향을 설명하기 위한 도면이다.
도 3의 (a)를 참조하면, 회로 기판은 제1 절연층(111A) 및 제2 절연층(112A)을 포함할 수 있다. 또한, 회로 기판은 제1 절연층(111A) 하에 배치된 제1 회로층(120A) 및 제2 절연층(112A) 하에 배치된 제2 회로층(130A)을 포함할 수 있다.
이때, 제1 절연층(111A)이 가지는 물성(111A_pom, 예를 들어, 유전율, 열팽창계수, 유리전이온도, 모듈러스, 수축율, 유전 손실)은 제2 절연층(112A)이 가지는 물성(112A_pom)예를 들어, 유전율, 열팽창계수, 유리전이온도, 모듈러스, 수축율, 유전 손실)과 동일할 수 있다. 예를 들어, 제1 절연층(111A)과 제2 절연층(112A)은 서로 동일한 물질을 포함할 수 있다.
또한, 제1 절연층(111A)의 두께(Ta)는 제2 절연층(112A)의 두께(Tb)와 동일할 수 있다.
또한, 제1 회로층(120A)의 배선 밀도는 제2 회로층(130A)의 배선 밀도와 동일할 수 있다.
도 3의 (b)를 참조하면, 도 3의 (a)와 같은 조건에서의 회로 기판의 휨 상태(warpage profile)는 휨이 발생하지 않는 조건에 대응하는 직선일 수 있다.
도 4의 (a)를 참조하면, 회로 기판은 제1 절연층(111B) 및 제2 절연층(112B)을 포함할 수 있다. 또한, 회로 기판은 제1 절연층(111B) 하에 배치된 제1 회로층(120B) 및 제2 절연층(112B) 하에 배치된 제2 회로층(130B)을 포함할 수 있다.
이때, 제1 절연층(111B)이 가지는 물성(111B_pom)은 제2 절연층(112B)이 가지는 물성(112B_pom)과 동일할 수 있다. 예를 들어, 제1 절연층(111B)과 제2 절연층(112B)은 서로 동일한 물질을 포함할 수 있다.
또한, 제1 절연층(111B)의 두께(Ta')는 제2 절연층(112B)의 두께(Tb)와 다를 수 있다.
또한, 제1 회로층(120B)의 배선 밀도는 제2 회로층(130B)의 배선 밀도와 동일할 수 있다.
도 4의 (b)를 참조하면, 도 4의 (a)와 같은 조건에서의 회로 기판의 휨 상태(warpage profile)는 회로 기판의 양단이 특정 방향으로 휘어지는 상태의 곡선일 수 있다.
예를 들어, 제1 절연층(111B)의 두께(Ta')가 제2 절연층(112B)의 두께(Tb)보다 클 경우, 회로 기판의 휨 상태는 회로 기판의 양단이 하측 방향을 향하여 휘어지는 제1 곡선(WP1)일 수 있다. 예를 들어, 제1 절연층(111B)의 두께(Ta')가 제2 절연층(112B)의 두께(Tb)보다 작을 경우, 회로 기판의 휨 상태는 회로 기판의 양단이 상측 방향을 향하여 휘어지는 제2 곡선(WP2)일 수 있다.
도 5의 (a)를 참조하면, 회로 기판은 제1 절연층(111C) 및 제2 절연층(112C)을 포함할 수 있다. 또한, 회로 기판은 제1 절연층(111C) 하에 배치된 제1 회로층(120C) 및 제2 절연층(112C) 하에 배치된 제2 회로층(130C)을 포함할 수 있다.
이때, 제1 절연층(111C)이 가지는 물성(111C_pom)은 제2 절연층(112C)이 가지는 물성(112C_pom)과 다를 수 있다. 예를 들어, 제1 절연층(111C)의 유전율은 제2 절연층(112C)의 유전율과 다를 수 있다.
또한, 제1 절연층(111C)의 두께(Ta)는 제2 절연층(112C)의 두께(Tb)와 동일할 수 있다.
또한, 제1 회로층(120C)의 배선 밀도는 제2 회로층(130C)의 배선 밀도와 동일할 수 있다.
도 5의 (b)를 참조하면, 도 5의 (a)와 같은 조건에서의 회로 기판의 휨 상태(warpage profile)는 회로 기판의 양단이 특정 방향으로 휘어지는 상태의 곡선일 수 있다.
예를 들어, 제1 절연층(111C)의 유전율이 제2 절연층(112B)의 유전율보다 클 경우, 회로 기판의 휨 상태는 회로 기판의 양단이 하측 방향을 향하여 휘어지는 제1 곡선(WP1)일 수 있다. 예를 들어, 제1 절연층(111C)의 유전율이 제2 절연층(112C)의 유전율보다 작을 경우, 회로 기판의 휨 상태는 회로 기판의 양단이 상측 방향을 향하여 휘어지는 제2 곡선(WP2)일 수 있다.
도 6의 (a)를 참조하면, 회로 기판은 제1 절연층(111D) 및 제2 절연층(112D)을 포함할 수 있다. 또한, 회로 기판은 제1 절연층(111D) 하에 배치된 제1 회로층(120D) 및 제2 절연층(112D) 하에 배치된 제2 회로층(130D)을 포함할 수 있다.
이때, 제1 절연층(111D)이 가지는 물성(111D_pom)은 제2 절연층(112D)이 가지는 물성(112D_pom)과 동일할 수 있다.
또한, 제1 절연층(111D)의 두께(Ta)는 제2 절연층(112D)의 두께(Tb)와 동일할 수 있다.
또한, 제1 회로층(120D)의 배선 밀도는 제2 회로층(130D)의 배선 밀도와 다를 수 있다.
도 6의 (b)를 참조하면, 도 6의 (a)와 같은 조건에서의 회로 기판의 휨 상태(warpage profile)는 회로 기판의 양단이 특정 방향으로 휘어지는 상태의 곡선일 수 있다.
예를 들어, 제1 회로층(120D)의 배선 밀도가 제2 회로층(130D)의 배선 밀도보다 작을 경우, 회로 기판의 휨 상태는 회로 기판의 양단이 하측 방향을 향하여 휘어지는 제1 곡선(WP1)일 수 있다. 예를 들어, 제1 회로층(120D)의 배선 밀도가 제2 회로층(130D)의 배선 밀도보다 클 경우, 회로 기판의 휨 상태는 회로 기판의 양단이 상측 방향을 향하여 휘어지는 제2 곡선(WP2)일 수 있다.
실시 예는 상기와 같은 휨 상태 조건에 따라 제1 절연층 및 제2 절연층 중 어느 하나의 절연층에 버퍼층을 배치하고, 이를 통해 회로 기판의 휨을 방지할 수 있도록 할 수 있다.
도 7은 실시 예에 따른 버퍼층의 위치를 설명하기 위한 도면이다.
도 7을 참조하면, 실시 예의 회로 기판은 제1 절연층(111)과 제2 절연층(112) 사이의 두께 차이, 제1 절연층(111)과 제2 절연층(112) 사이의 물성 차이, 및 제1 회로층(120)과 제2 회로층(130) 사이의 배선 밀도 차이 중 어느 하나의 차이를 가질 수 있다. 이를 통해, 회로 기판의 휨 상태는 회로 기판의 양단이 하측 방향을 향하여 휘어지는 제1 곡선(WP1)일 수 있다.
이 경우, 실시 예는 상기 제1 절연층(111)에 버퍼층을 배치하도록 한다. 예를 들어, 실시 예는 제1 곡선(WP1)과 같은 휨 상태의 경우, 서로 다른 물성을 가진 제1층(111-1) 및 제2층(111-2)을 이용하여 상기 제1 절연층(111)을 구성한다. 상기 제1 절연층(111)의 제2층(111-2)은 도 2에서 설명한 바와 같은 물성을 가질 수 있다. 이를 통해, 상기 제1 절연층(111)의 제2층(111-2)은 상기 회로 기판의 양단이 하측 방향으로 휘어지는 것을 방지할 수 있다. 따라서, 실시 예는 상기 제1 절연층(111)이 제2층(111-2)을 포함하는 것에 의해, 상기 회로 기판의 휨 상태를 상기 제1 곡선(WP1)에서 직선(WP1a)에 가깝게 할 수 있다.
이때, 상기 제1 절연층(111)의 제1층(111-1)과 제2층(111-2)은 서로 대응하는 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 두께(T1)는 상기 제1 절연층(111)이 가져야 하는 요구 특성에 의해 결정될 수 있다. 그리고, 제1 절연층(111)에서 제1층(111-1)이 가지는 두께(T1-1) 및 제2층(111-2)이 가지는 두께(T1-2) 각각은 서로 대응할 수 있다. 예를 들어, 제1 절연층(111)의 제1층(111-1)의 두께(T1-1)는 제2층(111-2)의 두께(T1-2)의 90% 내지 110%, 92% 내지 108%, 도는 95% 내지 105%의 범위를 가질 수 있다. 이를 통해 실시 예는 상기 제1 절연층(111)에서의 요구 특성을 만족하면서, 상기 회로 기판이 휘어지는 것을 방지할 수 있다.
이때, 상기 제1 절연층(111) 및 제2 절연층(112)은 서로 인접하게 배치된 서로 다른 층의 회로 패턴 사이에 배치된 층을 의미할 수 있다. 예를 들어, 상기 제1 절연층(111)의 상면 및 하면 각각에 회로 패턴이 배치될 수 있고, 상기 제1 절연층(111)의 상면과 하면 사이에는 회로 패턴이 배치되지 않을 수 있다. 또한, 상기 제2 절연층(112)의 상면 및 하면 각각에 회로 패턴이 배치될 수 있고, 상기 제2 절의 상면과 하면 사이에는 회로 패턴이 배치되지 않을 수 있다.
또는, 상기 제1 절연층(111) 또는 제2 절연층(112)은 수평 방향으로 복수 개의 제1 또는 제2 관통 전극(160, 170)을 가지는 영역을 의미할 수 있고, 수직 방향으로는 하나의 제1 또는 제2 관통 전극(160, 170)을 가지는 영역을 의미할 수 있다.
실시 예는 회로 기판이 특정 방향으로 크게 휘어지는 것을 방지할 수 있고, 이에 따른 회로 기판의 전기적 신뢰성 및/또는 물리적 신뢰성을 향상시킬 수 있다.
구체적으로, 회로 기판은 제1 절연층 및 제1 회로층을 포함하는 하부층과, 제2 절연층 및 제2 회로층을 포함하는 상부층을 포함할 수 있다. 이때, 상기 상부층 및 하부층 각각에서의 요구 특성이 서로 다를 수 있다. 이에 의해, 상기 상부층과 하부층은 절연층의 물성 차이, 절연층의 두께 차이 및 회로층의 배선 밀도 차이 중 어느 하나를 가질 수 있다. 이를 통해, 실시 예는 상기 물성 차이, 두께 차이, 및 배선 밀도 차이에 따른 회로 기판의 휨 방향에 따라 상기 제1 절연층 및 제2 절연층 중 어느 하나에 버퍼층이 포함되도록 한다. 예를 들어, 상기 회로 기판의 양단이 하측 방향을 향하여 휘어지는 경우, 상기 버퍼층은 제1 절연층에 구비될 수 있다. 예를 들어, 상기 회로 기판의 양단이 상측 방향을 향하여 휘어지는 경우, 상기 버퍼층은 제2 절연층에 구비될 수 있다.
이를 통해, 실시 예는 상기 제1 절연층 및 제2 절연층 중 어느 하나의 절연층에 버퍼층이 구비되도록 할 수 있고, 이를 통해 상기 회로 기판이 특정 방향으로 휘어지는 것을 완화시킬 수 있다. 예를 들어, 제1 절연층은 제1층 및 상기 제1층 상에 배치되는 상기 버퍼층에 대응하는 제2층을 포함할 수 있다. 상기 제1 절연층의 제2층은 제1 절연층의 제1층 및 제2 절연층보다 낮은 모듈러스(Y's Modulus) 및 유리 전이 온도(Tg)를 가지고 있으며, 상기 제1 절연층의 제2층은 회로 기판의 제조 공정에서 응력이 시작되는 시점인 1차 적층 적층 영역에 배치될 수 있다. 이를 통해, 실시 예는 적층 초기에 형성되는 응력을 낮출 수 있고, 이에 따라 지속적인 적층 공정에서 발생하는 추가 응력을 완화시키는 역학을 할 수 있다.
나아가, 상기 제1 절연층의 제2층은 상대적으로 낮은 유리 전이 온도 및 모듈러스를 가지는 특성에 의해, 적층 고온 영역에서의 제1 절연층 내의 레진의 유동성을 높일 수 있다. 이를 통해 실시 예는 상기 제1 절연층의 제2층을 이용하여 온도가 낮아지는 영역에서의 응력 개시 시점을 늦출 수 있고, 이에 따라 상온에서 상기 회로 기판에 작용하는 응력을 감소시킬 수 있다.
따라서, 실시 예는 제1 절연층이 서로 다른 모듈러스(Y's Modulus) 및 유리 전이 온도(Tg)를 갖는 제1층과 제2층으로 구비되도록 하면서 제1층 및 제2층의 각각의 유전율 및 열팽창 계수가 서로 대응되도록 할 수 있다. 이를 통해, 실시 예는 상기 제1 절연층의 요구 특성을 만족하면서 회로 기판이 특정 방향으로 크게 휘어지는 것을 방지할 수 있다. 이를 통해, 실시 예는 회로 기판의 물리적 및/또는 전기적 신뢰성을 향상시킬 수 있고, 이를 포함하는 반도체 패키지에 실장된 반도체 소자가 안정적으로 동작하도록 할 수 있다. 이를 통해, 실시 예는 반도체 패키지가 적용되는 전자 제품 및/또는 서버의 동작 특성을 개선할 수 있고, 나아가 동작 신뢰성을 향상시킬 수 있다.
결론적으로, 실시 예의 회로 기판은 회로 기판의 중앙을 중심으로 이의 하부에 배치된 하부층 및 이의 상부에 배치된 상부층 중 어느 하나의 층에 상대적으로 낮은 모듈러스(Y's Modulus) 및 유리 전이 온도(Tg)를 가진 버퍼층을 배치할 수 있다. 상기 버퍼층은 상기 상부층과 하부층 사이의 물성 및 구조의 비대칭에 의해 발생하는 휨 특성을 제어할 수 있다. 이를 통해, 실시 예는 회로 기판의 제조 공정 중에서 상기 회로 기판이 가지는 내부 응력을 개선할 수 있고, 이에 따른 열적 변형에 따른 신뢰성을 개선할 수 있다.
도 8은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 2의 회로 기판은 중앙의 제3 절연층(113)을 기준으로 상부층 및 하부층 각각의 절연층이 1층 구조를 가졌다.
이에 반하여, 도 8에서와 같이, 중앙의 제3 절연층을 기준으로 상부층 및 하부층 각각이 서로 대응하는 복수의 층 구조를 가질 수 있다. 이 경우, 실시 상기 복수의 층 각각에 대해서 상기 회로 기판의 휨 방향에 따른 버퍼층이 구비되도록 할 수 있다.
예를 들어, 회로 기판(200)은 제1 절연층(211), 제2 절연층(212) 및 제3 절연층(213)을 포함할 수 있다. 또한, 제1 절연층(211) 하에는 제1 회로층(220)이 배치될 수 있다. 또한, 제2 절연층(212) 상에는 제2 회로층(230)이 배치될 수 있다. 또한, 제3 절연층(213) 하에는 제3 회로층(240)이 배치될 수 있고, 제3 절연층(113) 상에는 제4 회로층(250)이 배치될 수 있다.
이때, 회로 기판(200)은 제1 절연층(211)과 제2 절연층(212)의 물성의 차이, 제1 절연층(211)과 제2 절연층(212)의 두께의 차이 및 상기 제1 회로층(220)과 제2 회로층(230)의 배선 밀도의 차이 중 어느 하나에 의해 양단이 하측 방향을 향해 휘어질 수 있다. 예를 들어, 회로 기판(200)의 제조 공정 중에서, 제4 절연층(214), 제5 절연층(215), 제5 회로층(225) 및 제6 회로층(235)이 형성되기 전의 회로 기판에서의 휨 상태는 제1 곡선(WP1)에 대응할 수 있다. 이에 따라, 실시 예는 상기 제1 절연층(211)이 서로 다른 물성을 가진 제1층(211-1) 및 제2층(211-2)을 포함하도록 할 수 있다. 이를 통해, 실시 예는 제3 절연층(213)의 양측에 제1 절연층(211), 제2 절연층(212), 제1 회로층(220) 및 제2 회로층(230)을 형성하는 공정에서 발생하는 휨을 최소화할 수 있다.
제4 절연층(214)은 제1 절연층(211) 하에 배치될 수 있다. 제5 절연층(215)은 제2 절연층(212) 상에 배치될 수 있다. 제5 회로층(225)은 제4 절연층(214) 하에 배치될 수 있다. 제6 회로층(235)은 제5 절연층(215) 상에 배치될 수 있다.
이때, 회로 기판(200)의 제조 공정 중에서, 상기 제1 절연층(211) 및 제2 절연층(212)의 상하에 각각 제4 절연층(214), 제5 회로층(225), 제5 절연층(215) 및 제6 회로층(235)의 형성 전에는 상기 제1 절연층(211)에 구비된 버퍼층에 의해 휨 발생이 최소화되었다.
다만, 회로 기판(200)은 제4 절연층(214)과 제5 절연층(215)의 물성의 차이, 제4 절연층(214)과 제5 절연층(215)의 두께의 차이 및 상기 제5 회로층(225)과 제6 회로층(235)의 배선 밀도의 차이 중 어느 하나에 의해 양단이 상측 방향을 향해 휘어질 수 있다.
이 경우, 실시 예는 상기 회로 기판의 휨 상태에 따라 상기 제5 절연층(215)이 서로 다른 물성을 가진 제1층(215-1) 및 제2층(215-2)을 포함하도록 할 수 있다.
예를 들어, 상기 회로 기판이 제2 곡선(WP2)에 대응하는 휨 상태를 가질 겨우, 상기 제5 절연층(215)에 버퍼층에 대응하는 제1층(215-1)을 배치하고, 상기 제1층(215-1)을 이용하여 상기 회로 기판의 휨의 방지할 수 있다.
다만, 실시 예는 이에 한정되지 않는다.
예를 들어, 제4 절연층(214)과 제5 절연층(215)의 물성의 차이, 제4 절연층(214)과 제5 절연층(215)의 두께의 차이 및 상기 제5 회로층(225)과 제6 회로층(235)의 배선 밀도의 차이 중 어느 하나에 의해 회로 기판의 양단이 하측 방향을 향해 휘어질 경우, 상기 제5 절연층(215)이 아닌 제4 절연층(214)에 버퍼층을 포함하도록 할 수 있다.
이때, 상기 각각의 절연층은 서로 다른 층에 배치된 회로 패턴을 기준으로 구분될 수 있다. 예를 들어, 상기 각각의 절연층은 서로 다른층에 배치된 회로 패턴 사이의 층을 의미할 수 있다. 또는, 수평 방향으로 상기 각각의 절연층에 복수 개의 관통 전극이 배치될 수 있고, 수직 방향으로 상기 각각의 절연층에 하나의 관통 존걱이 배치될 수 있다.
도 9는 도 8의 회로 기판을 포함하는 반도체 패키지를 나타낸 도면이다.
도 9를 참조하면, 반도체 패키지는 회로 기판 상에 배치된 적어도 하나의 반도체 소자를 포함할 수 있다.
일 예로, 반도체 패키지는 안테나 패키지일 수 있다.
이 경우, 반도체 패키지의 회로 기판에서 제1 절연층(211)의 하부에 위치한 하부층(절연층 및 회로층)은 안테나 신호를 외부로 방사하는 안테나 어레이층을 구성할 수 있고, 제1 절연층(211)의 상부에 위치한 상부층은 상기 안테나 신호를 상기 안테나 어레이층에 제공하거나 상기 안테나 어레이층으로부터 수신한 안테나 신호를 처리하는 구동층을 구성할 수 있다.
이 경우, 안테나 어레이층과 구동층에서 요구되는 특성은 서로 다를 수 있다. 예를 들어, 안테나 어레이층은 안테나 특성을 높이기 위하여 상대적으로 높은 유전율의 절연층이 사용될 수 있다. 또한, 안테나 어레이층은 보다 컴팩트한 안테나 장치의 제공을 위해 상대적으로 낮은 배선 밀도를 가진 회로층이 구비될 수 있다. 예를 들어, 구동층은 신호 처리 특성을 높이면서 신호 전송 손실을 최소화하기 위해 상대적으로 낮은 유전율의 절연층이 사용될 수 있다. 또한, 구동층에는 상대적으로 높은 배선 밀도를 가진 회로층이 구비될 수 있다.
상기와 같은 안테나 패키지는 제3 절연층(113)의 상부층과 하부층에서 요구되는 특성이 서로 다르기 때문에 회로 기판의 제조 공정에서 특정 방향으로 휨이 발생할 수 있다. 이에 따라, 실시 예는 상기 회로 기판의 휨 방향에 따라 상부층 및 하부층 중 어느 하나에 버퍼층을 포함하도록 하고, 이를 통해 상기 회로 기판의 휨을 최소화할 수 있다.
한편, 반도체 패키지는 제1 접속부(310) 및 제2 접속부(320)를 포함할 수 있다. 제1 접속부(310) 및 제2 접속부(320)는 솔더 볼을 의미할 수 있으나, 이에 한정되지는 않는다.
상기 제1 접속부(310) 상에는 제1 반도체 소자(330)가 배치될 수 있다. 제1 반도체 소자(330)의 단자(335)는 제1 접속부(310)를 통해 회로 기판에 전기적으로 결합될 수 있다.
상기 제2 접속부(320) 상에는 제2 반도체 소자(340)가 배치될 수 있다. 제2 반도체 소자(340)의 단자(345)는 제2 접속부(320)를 통해 회로 기판에 전기적으로 결합될 수 있다.
또한, 상기 제1 반도체 소자(330)는 구동 소자일 수 있다. 예를 들어, 반도체 패키지가 안테나 패키지일 경우, 상기 제1 반도체 소자(330)는 안테나 패키지를 구동시키기 위한 구동 소자일 수 있다. 상기 제1 반도체 소자(330)는 상기 안테나 어레이층으로 송신 신호를 제공하여 이를 통해 외부로 안테나 신호가 송신되도록 할 수 있다. 상기 제1 반도체 소자(330)는 상기 안테나 어레이층으로부터 수신 신호를 수신할 수 있고, 이를 통해 외부로부터 송신된 신호를 처리하여 이를 분석할 수 있다.
또한, 상기 제2 반도체 소자(340)는 상기 제1 반도체 소자(330)의 동작을 지원하기 위한 소자일 수 있다. 예를 들어, 제2 반도체 소자(340)는 저항, 커패시터 및 인덕터 등을 포함할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (16)

  1. 제1 회로층;
    상기 제1 회로층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 제2 절연층; 및
    상기 제2 절연층 상에 배치된 제2 회로층을 포함하고,
    상기 제1 회로층의 배선 밀도, 상기 제1 절연층의 두께 및 상기 제1 절연층의 물성 중 적어도 하나는,
    상기 제2 회로층의 배선 밀도, 상기 제2 절연층의 두께 및 상기 제2 절연층의 물성 중 적어도 하나와 다르며,
    상기 제1 절연층 및 제2 절연층 중 어느 하나는,
    제1 물성을 가진 제1층; 및
    상기 제1물성과 다른 제2 물성을 가진 제2층을 포함하는,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 절연층 및 제2 절연층 중 어느 하나의 상기 제2층은,
    상기 제1층보다 상기 제1 절연층 및 제2 절연층 중 다른 하나의 절연층에 인접하게 배치된,
    회로 기판.
  3. 제1항에 있어서,
    상기 제1 회로층의 배선 밀도는 상기 제2 회로층의 배선 밀도보다 작고,
    상기 제1 절연층은 상기 제1층 및 상기 제2층을 포함하는 다층 구조를 가지고,
    상기 제2 절연층은 단층 구조를 가지는,
    회로 기판.
  4. 제1항에 있어서,
    상기 제1 절연층의 두께는 상기 제2 절연층의 두께보다 크고,
    상기 제1 절연층은 상기 제1층 및 상기 제2층을 포함하는 다층 구조를 가지고,
    상기 제2 절연층은 단층 구조를 가지는,
    회로 기판.
  5. 제1항에 있어서,
    상기 제1 절연층의 유전율은 상기 제2 절연층의 유전율보다 크고,
    상기 제1 절연층은 상기 제1층 및 상기 제2층을 포함하는 다층 구조를 가지고,
    상기 제2 절연층은 단층 구조를 가지는,
    회로 기판.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 절연층의 상기 제1층의 상기 제1 물성은 제1 유리 전이 온도를 포함하고,
    상기 제1 절연층의 상기 제2층의 상기 제2 물성은 상기 제1 유리 전이 온도보다 작은 제2 유리 전이 온도를 포함하는,
    회로 기판.
  7. 제6항에 있어서,
    상기 제2 유리 전이 온도는 상기 제1 유리 전이 온도의 60% 내지 95%의 범위를 만족하는,
    회로 기판.
  8. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 절연층의 상기 제1층의 상기 제1 물성은 제1 모듈러스를 포함하고,
    상기 제1 절연층의 상기 제2층의 상기 제2 물성은 상기 제1 모듈러스보다 작은 제2 모듈러스를 포함하는,
    회로 기판.
  9. 제8항에 있어서,
    상기 제2 모듈러스는 상기 제1 모듈러스의 50% 내지 95%의 범위를 만족하는,
    회로 기판.
  10. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 절연층의 상기 제1층의 상기 제1 물성은 제1 유전율 및 제1 열팽창계수 중 적어도 하나를 포함하고,
    상기 제1 절연층의 상기 제2층의 상기 제2 물성은 상기 제1 유전율에 대응하는 제2 유전율 및 상기 제1 열팽창계수에 대응하는 제2 열팽창계수 중 적어도 하나를 포함하며,
    상기 제1 유전율 및 상기 제1 열팽창계수 중 적어도 하나는 상기 제2 유전율 및 상기 제2 열팽창계수 중 적어도 하나의 93% 내지 107%의 범위를 만족하는,
    회로 기판.
  11. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층 사이에 배치된 제3 절연층을 더 포함하고,
    상기 제3 절연층의 두께는 상기 제1 및 제2 절연층 각각의 두께보다 크고,
    상기 제3 절연층은 코어층인,
    회로 기판.
  12. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 절연층의 상기 제1층, 상기 제1 절연층의 상기 제2층, 상기 제2 절연층 각각은 레진, 유리 섬유, 및 필러를 포함하는,
    회로 기판.
  13. 제11항에 있어서,
    상기 제1 절연층의 상기 제1층 및 상기 제1 절연층의 상기 제2층을 공통으로 관통하는 제1 관통 전극; 및
    상기 제1 절연층 및 상기 제3 절연층 사이에 배치된 제3 회로층을 더 포함하고,
    상기 제1 관통 전극의 하면은 상기 제1 회로층에 연결되고,
    상기 제1 관통 전극의 상면은 상기 제3 회로층에 연결된,
    회로 기판.
  14. 제11항에 있어서,
    상기 제1 절연층 하에 배치된 제4 절연층;
    상기 제4 절연층 하에 배치된 제5 회로층;
    상기 제3 절연층 상에 배치된 제5 절연층; 및
    상기 제5 절연층 상에 배치된 제6 회로층을 포함하고,
    상기 제5 회로층의 배선 밀도, 상기 제4 절연층의 두께 및 상기 제4 절연층의 물성 중 적어도 하나는,
    상기 제6 회로층의 배선 밀도, 상기 제5 절연층의 두께 및 상기 제5 절연층의 물성 중 적어도 하나와 다르며,
    상기 제5 절연층 및 제6 절연층 중 어느 하나는 서로 다른 물성을 가진 복수의 층으로 구성된
    회로 기판.
  15. 제1 회로층;
    상기 제1 회로층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 제2 절연층;
    상기 제2 절연층 상에 배치된 제2 회로층;
    상기 제2 회로층 상에 배치된 접속부; 및
    상기 접속부 상에 배치된 반도체 소자를 포함하고,
    상기 제1 절연층의 두께 및 상기 제1 절연층의 유전율 중 적어도 하나는,
    상기 제2 절연층의 두께 및 상기 제2 절연층의 유전율 중 적어도 하나보다 크고,
    상기 제1 절연층은,
    제1 물성을 가진 제1층; 및
    상기 제1층 상에 배치되고, 상기 제1물성과 다른 제2 물성을 가진 제2층을 포함하며,
    상기 제2층의 유리 전이 온도 및 모듈러스 중 적어도 하나는,
    상기 제1층의 유리 전이 온도 및 모듈러스 중 적어도 하나보다 작은,
    반도체 패키지.
  16. 제15항에 있어서,
    상기 제1 절연층 및 상기 제1 회로층은, 외부로 송신 신호를 송신하거나 외부로부터 수신 신호를 수신하는 안테나 어레이층이고,
    상기 제2 절연층 및 상기 제2 회로층은 상기 안테나 어레이층에 상기 송신 신호를 전달하거나, 상기 안테나 어레이층으로부터 상기 수신 신호를 수신하여 상기 반도체 소자에 제공하는 구동층인,
    반도체 패키지.
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