WO2023059003A1 - 회로기판 및 이를 포함하는 반도체 패키지 - Google Patents

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WO2023059003A1
WO2023059003A1 PCT/KR2022/014765 KR2022014765W WO2023059003A1 WO 2023059003 A1 WO2023059003 A1 WO 2023059003A1 KR 2022014765 W KR2022014765 W KR 2022014765W WO 2023059003 A1 WO2023059003 A1 WO 2023059003A1
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insulating layer
metal layer
insulating
circuit board
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PCT/KR2022/014765
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French (fr)
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김정한
김용석
최병균
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엘지이노텍 주식회사
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    • H05K3/382—Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal
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    • H—ELECTRICITY
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    • H05K3/421—Blind plated via connections

Definitions

  • the embodiment relates to a circuit board and a semiconductor package including the circuit board.
  • a printed circuit board is formed by printing a circuit line pattern with a conductive material such as copper on an electrically insulating substrate, and refers to a board just before mounting electronic components. That is, in order to densely mount many types of electronic devices on a flat plate, it means a circuit board on which the mounting position of each component is determined, and a circuit pattern connecting the components is printed on the flat surface and fixed.
  • Signals generated from components mounted on the printed circuit board may be transmitted by circuit patterns connected to the components.
  • the circuit pattern of the printed circuit board should minimize signal transmission loss and enable signal transmission without deteriorating the quality of the high-frequency signal.
  • a transmission loss of a circuit pattern of a printed circuit board mainly consists of a conductor loss due to a metal thin film such as copper and a dielectric loss due to an insulator such as an insulating layer.
  • Conductor loss due to the metal thin film is related to the surface roughness of the circuit pattern. That is, as the surface roughness of the circuit pattern increases, transmission loss may increase due to a skin effect.
  • reducing the surface roughness of the circuit pattern has an effect of preventing a reduction in transmission loss, but there is a problem in that the adhesive force between the circuit pattern and the insulating layer is reduced.
  • a material having a low permittivity may be used as an insulating layer of a circuit board in order to reduce the amount of dielectric.
  • an insulating layer requires chemical and mechanical properties for use in a circuit board in addition to a low permittivity.
  • the insulating layer used in circuit boards for high-frequency applications has isotropy in electrical properties for ease of circuit pattern design and process, low reactivity with metal wiring materials, low ionic conductivity, and chemical mechanical polishing (CMP) It should have sufficient mechanical strength to withstand processes such as exfoliation or increase in dielectric constant, heat resistance to withstand processing temperatures, and a low coefficient of thermal expansion to eliminate cracks due to temperature changes.
  • the insulating layer used in the circuit board for high frequency use has adhesive strength, crack resistance, low stress and low high temperature that can minimize various stresses and peeling that can occur at the interface with other materials (eg, metal thin film).
  • Various conditions, such as gas generation, must be satisfied.
  • the insulating layer used in the circuit board for high frequency use must first have low dielectric constant and low thermal expansion coefficient characteristics, and accordingly, the overall thickness of the circuit board can be reduced.
  • the embodiment provides a slimming circuit board and a semiconductor package including the circuit board.
  • embodiments provide a circuit board having improved adhesion between an insulating layer and a circuit pattern layer, and a semiconductor package including the same.
  • a circuit board includes an insulating layer; and a circuit pattern layer disposed on the insulating layer, wherein the circuit pattern layer includes a first metal layer disposed on the insulating layer and a second metal layer disposed on the first metal layer, 1 metal layer has a thickness ranging from 1 ⁇ m to 2.5 ⁇ m.
  • the first metal layer is an electroless plating layer disposed on the insulating layer
  • the second metal layer is an electrolytic plating layer formed of the first metal layer as a seed layer.
  • a center line average roughness value (Ra) of the surface of the insulating layer in contact with the first metal layer satisfies a range of 200 nm to 600 nm.
  • a maximum cross-sectional height value (Rt) of the surface of the insulating layer in contact with the first metal layer satisfies a range of 2 ⁇ m to 6 ⁇ m.
  • a center line average roughness value (Ra) of the surface of the first metal layer in contact with the insulating layer satisfies a range of 200 nm to 600 nm.
  • a maximum cross-sectional height value (Rt) of the surface of the first metal layer in contact with the insulating layer satisfies a range of 2 ⁇ m to 6 ⁇ m.
  • the circuit pattern layer includes a trace, and the trace has a line width ranging from 2.5 ⁇ m to 10 ⁇ m.
  • the through-electrode may be disposed in a through-hole penetrating the insulating layer, and the through-electrode may include: a third metal layer disposed on an inner wall of the through-hole of the insulating layer; and a fourth metal layer disposed on the third metal layer of the through electrode and filling the through hole.
  • the third metal layer has a thickness ranging from 1 ⁇ m to 2.5 ⁇ m.
  • a center line average roughness value (Ra) of at least one of the inner wall of the through hole and the surface of the third metal layer contacting the inner wall of the through hole satisfies a range of 200 nm to 600 nm.
  • a maximum cross-sectional height value (Rt) of at least one of the inner wall of the through hole and the surface of the third metal layer contacting the inner wall of the through hole satisfies a range of 2 ⁇ m to 6 ⁇ m.
  • the circuit board according to the embodiment includes an insulating layer including a through hole; and a through electrode disposed in the through hole of the insulating layer, wherein the through electrode includes a first metal layer disposed on an inner wall of the through hole, and a second metal layer disposed on the first metal layer while filling the through hole.
  • the first metal layer has a thickness in the range of 1 ⁇ m to 2.5 ⁇ m.
  • a center line average roughness value (Ra) of at least one of the inner wall of the through hole and the surface of the first metal layer in contact with the inner wall of the through hole satisfies a range of 200 nm to 600 nm.
  • a maximum cross-sectional height value (Rt) of at least one of the inner wall of the through hole and the surface of the first metal layer contacting the inner wall of the through hole satisfies a range of 2 ⁇ m to 6 ⁇ m.
  • a semiconductor package includes an insulating layer including a through hole; a circuit pattern layer disposed on the insulating layer; a through electrode disposed in the through hole of the insulating layer; and a chip mounted on the circuit pattern layer, wherein the circuit pattern layer includes a first metal layer disposed on the insulating layer and a second metal layer disposed on the first metal layer, and the through electrode silver, a third metal layer disposed on an inner wall of the through hole; and a fourth metal layer disposed on the third metal layer while filling the through hole, wherein at least one of the first and third metal layers has a thickness ranging from 1 ⁇ m to 2.5 ⁇ m.
  • the circuit board in the embodiment includes an insulating layer and a circuit pattern layer disposed on the insulating layer.
  • the circuit pattern layer in the embodiment includes a first metal layer disposed on the insulating layer and a second metal layer disposed on the first metal layer.
  • the first metal layer may satisfy a thickness ranging from 1 ⁇ m to 2.5 ⁇ m.
  • the first metal layer may satisfy a thickness ranging from 1.2 ⁇ m to 2.3 ⁇ m.
  • the first metal layer may have a thickness ranging from 1.4 ⁇ m to 2.2 ⁇ m.
  • the electrical reliability of the circuit pattern layer can be improved, and thus product satisfaction can be improved.
  • the embodiment by improving the adhesion between the insulating layer and the circuit pattern layer, it is possible to miniaturize the line width of the trace constituting the circuit pattern layer, thereby increasing the degree of integration of the circuit or the overall circuit board. volume can be reduced.
  • the center line average roughness value (Ra) of the insulating layer in the embodiment may have a range between 200 nm and 600 nm.
  • a center line average roughness value (Ra) of the insulating layer may be 300 nm to 500 nm.
  • the maximum cross-sectional height value (Rt) of the insulating layer may be 2 ⁇ m to 6 ⁇ m.
  • the maximum cross-sectional height value (Rt) of the insulating layer may be 3 ⁇ m to 5 ⁇ m.
  • the center line average roughness value (Ra) and the maximum cross-sectional height value (Rt) of the insulating layer are the center line average roughness value (Ra) and the maximum cross-sectional height value (Rt) of the surface of the first metal layer in contact with the insulating layer.
  • the anchoring effect according to the increase in the thickness of the first metal layer can be further improved.
  • the plating thickness uniformity of the first metal layer may be improved through control of the center line average roughness value (Ra) and the maximum cross-sectional height value (Rt), and furthermore, when the first metal layer is etched, the A portion of the first metal layer may be prevented from remaining on the surface of the insulating layer, thereby improving electrical reliability of the circuit board and improving the yield of the circuit board.
  • FIG. 1 is a diagram for explaining a circuit board according to a first comparative example.
  • FIG. 2 is a diagram for explaining a circuit board according to a second comparative example.
  • FIG. 3 is a diagram illustrating a circuit board according to an embodiment.
  • FIG. 4 is a diagram for comparing the adhesion between the circuit board of the comparative example and the circuit board of the present application.
  • 5 to 11 are diagrams illustrating a manufacturing method of a circuit board according to an embodiment in process order.
  • FIG. 12 is a view showing a multilayer circuit board according to the first embodiment.
  • FIG. 13 is a view showing a multilayer circuit board according to a second embodiment
  • FIG. 14 is a view showing a multilayer circuit board according to a third embodiment.
  • 15 is a diagram illustrating a semiconductor package according to an embodiment.
  • first, second, A, B, (a), and (b) may be used to describe components of an embodiment of the present invention. These terms are only used to distinguish the component from other components, and the term is not limited to the nature, order, or order of the corresponding component.
  • a component when a component is described as being 'connected', 'coupled' or 'connected' to another component, the component is not only directly connected to, combined with, or connected to the other component, but also with the component. It may also include the case of being 'connected', 'combined', or 'connected' due to another component between the other components.
  • top (top) or bottom (bottom) is not only a case where two components are in direct contact with each other, but also one A case in which another component above is formed or disposed between two components is also included.
  • FIG. 1 is a diagram for explaining a circuit board according to a first comparison example
  • FIG. 2 is a diagram for explaining a circuit board according to a second comparison example.
  • the circuit board of Comparative Example 1 is manufactured using prepreg as an insulating layer.
  • the circuit board of Comparative Example 1 includes the insulating layer 10 including prepreg.
  • the prepreg has a structure in which glass fibers are dispersed.
  • the base member for manufacturing the circuit board of Comparative Example 1 has a structure in which the primer layer 20 is disposed on the insulating layer 10 and the copper foil layer 30 is laminated on the primer layer 20. .
  • MSAP modified semi additive process
  • SAP semi additive process
  • the MSAP method has limitations in reducing the width or spacing of wires in the circuit pattern layer, and thus in increasing circuit integration.
  • the primer layer 20 for securing adhesion must be necessarily included on the insulating layer 10, which increases manufacturing cost or circuit There is a problem that the overall thickness of the substrate increases.
  • the prepreg used as the insulating layer 10 in Comparative Example 1 includes glass fibers therein, and it is difficult to reduce the thickness of the glass fibers. This is because, when the thickness of the prepreg decreases, the glass fibers included in the prepreg may come into contact with the circuit pattern layer disposed on the surface of the prepreg, resulting in a crack list. Accordingly, when the thickness of the prepreg of the circuit board in Comparative Example 1 is reduced, dielectric breakdown and damage to the circuit pattern layer may occur accordingly. Accordingly, the circuit board in the comparative example had limitations in reducing the overall thickness due to the thickness of the glass fibers constituting the prepreg.
  • the circuit board of the second comparative example is manufactured using an insulating layer 40 composed of RCC.
  • the insulating layer 40 has a structure in which the filler 41 is dispersed. And, on the insulating layer 40, it has a structure in which the copper foil layer 50 is attached.
  • a chemical copper plating layer 60 is formed on the insulating layer 40 from which the copper foil layer 50 is removed, and electroplating is performed using the chemical copper plating layer 60 as a seed layer to form a circuit. form a pattern layer.
  • the chemical copper plating layer 60 in the second comparative example has a thickness of less than 0.9 ⁇ m.
  • the adhesion between the insulating layer 40 and the chemical copper plating layer 60 is not secured, and accordingly, the trace shear direction
  • the circuit pattern layer disposed on the insulating layer 40 is separated or peeled from the insulating layer 40.
  • the chemical copper plating layer 60 is formed without considering the surface roughness value of the insulating layer 40 at all in the process of manufacturing the circuit pattern layer by the SAP method. . Accordingly, in the first and second comparative examples, there is a problem in that the bonding strength between the circuit pattern layer and the insulating layer is low.
  • the thickness of the chemical copper plating layer is increased to improve the adhesion between the ceramic copper plating layer and the insulating layer. Furthermore, in the embodiment, the signal transmission loss can be minimized by lowering the surface roughness of the insulating layer. Furthermore, in the embodiment, another value is determined according to at least one of the surface roughness of the insulating layer and the thickness of the chemical copper plating layer, so that the overall reliability of the circuit board can be improved.
  • the electronic device includes a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be connected to the semiconductor package of the embodiment.
  • Various chips may be mounted on the package substrate.
  • the semiconductor package includes memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory, a central processor (eg, CPU), a graphic processor (eg, GPU), An application processor chip such as an antenna chip, a digital signal processor, a cryptographic processor, a microprocessor, and a microcontroller, and a logic chip such as an analog-to-digital converter and an application-specific IC (ASIC) may be mounted.
  • volatile memory eg, DRAM
  • non-volatile memory eg, ROM
  • flash memory e.g, a central processor (eg, CPU), a graphic processor (eg, GPU),
  • An application processor chip such as an antenna chip, a digital signal processor, a cryptographic processor, a microprocessor, and a microcontroller, and a logic chip such as an analog-to-digital converter and an application-specific IC (ASIC) may be mounted.
  • ASIC application-specific IC
  • the embodiment provides a circuit board and a semiconductor package capable of miniaturizing the pitch of pads and mounting at least two chips of different types on one substrate according to the miniaturization of the pitch. Furthermore, in the embodiment, a circuit board and a semiconductor package are provided so that more traces than in the comparative example can be disposed between mounting pads having a smaller pitch than in the comparative example.
  • the electronic device includes a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer. ), a monitor, a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, and the like.
  • a smart phone a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer.
  • a monitor a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, and the like.
  • it is not limited thereto, and may be any other electronic device that processes data in addition to these.
  • FIG. 3 is a diagram showing a circuit board according to an embodiment
  • FIG. 4 is a diagram for comparing adhesion between a circuit board of a comparative example and a circuit board of the present application.
  • the circuit board provides a mounting space in which at least one chip can be mounted.
  • the number of chips mounted on the circuit board may be one, alternatively two, or alternatively three or more.
  • one processor chip may be mounted on a circuit board, and at least two processor chips having different functions may be mounted on the circuit board.
  • one processor chip and one memory chip may be mounted on the circuit board.
  • at least two processor chips and at least one memory chip performing different functions may be mounted.
  • the circuit board includes an insulating layer 110 .
  • the insulating layer 110 may be resin coated copper (RCC).
  • the insulating layer 110 may include resin and the filler 111 distributed in the resin.
  • the insulating layer 110 may be a resin for semiconductor packaging.
  • the dielectric constant of the insulating layer 110 can be lowered to 3.2Dk or less by changing the content of the composition in the insulating layer 110 constituting the resin for semiconductor packaging. preferably.
  • the dielectric constant of the insulating layer 110 can be lowered to 3.0Dk or less by changing the content of the composition in the insulating layer 110 constituting the resin for semiconductor packaging. More preferably, in the embodiment, the dielectric constant of the insulating layer 110 can be satisfied within a range of 2.9Dk to 3.2Dk through a change in the content of the composition in the insulating layer 110 constituting the resin for semiconductor packaging.
  • the insulating layer 110 as described above is a composite of resin and filler 111 .
  • the insulating layer 110 may have a specific third permittivity by a combination of the first permittivity of the resin and the second permittivity of the filler 111 .
  • the third permittivity may satisfy a range between 2.9Dk and 3.2Dk. Accordingly, the insulating layer 110 in the embodiment can be applied to a circuit board suitable for high frequency applications. Accordingly, the insulating layer 110 in the embodiment can minimize signal loss and solve the problem of exposing the filler 111 to the surface of the resin, thereby improving reliability.
  • the resin may have a low dielectric constant.
  • the dielectric constant according to the type of general resin and the type of the resin is shown in Table 1.
  • the resin may include various materials.
  • phenolics, general epoxies, and resins containing cyanates have a dielectric constant of 2.6 Dk or higher.
  • the resin containing PTFE has a low permittivity of about 2.2 Dk, but high process temperature conditions are required.
  • a typical resin requires a processing temperature of 250°C, but the PTFE requires a processing temperature of 300°C or more.
  • a bonding sheet is indispensably required during the lamination process, and thus the overall thickness of the circuit board increases, resulting in a problem in slimming the circuit board.
  • the dielectric constant of the resin constituting the insulating layer 110 can be lowered by using a modified epoxy or maleimide series.
  • the embodiment is not limited thereto, and the dielectric constant may include general epoxy or cyanate.
  • the filler 111 may have a certain level of permittivity.
  • the filler 111 may be formed of a ceramic filler.
  • the dielectric constant according to the type of ceramic filler is shown in Table 2 below.
  • the dielectric constant of the filler 111 itself is 9.0 Dk, and accordingly, the dielectric constant of the insulating layer 110, which is a composite thereof, is set to 3.2 only with the dielectric constant of the resin. There is a limit to lowering below Dk. Therefore, in the embodiment, SiO 2 , ZrO 3 , HfO 2 , and TiO 2 Any one of ceramic materials is used to configure the filler 111. Accordingly, the filler 111 may have a dielectric constant in the range of 3.7 to 4.2 Dk.
  • the filler 111 may be classified into a plurality of groups based on diameter.
  • the fillers 111 may be classified into at least three groups based on their diameters.
  • the filler 111 includes a first filler group having a first diameter range, a second filler group having a second diameter range smaller than the first diameter range, and a third filler group smaller than the second diameter range.
  • a third filler group having a diameter range may be included.
  • the filler 212 includes a first filler group having a first diameter, a second filler group having a second diameter smaller than the first diameter, and a third filler group having a third diameter smaller than the second diameter. 3 filler groups may be included.
  • the first diameter of the first filler group may satisfy the first diameter range.
  • the second diameter of the second filler group may satisfy the second diameter range.
  • the third diameter of the third filler group may satisfy the third diameter range.
  • the filler 111 when distributing the filler 111 in the resin, the filler 111 is divided into at least three filler groups based on different diameter ranges, and the at least three filler groups are dispersed in the resin. to place Accordingly, in the embodiment, the insulating layer 110 has a low dielectric constant of 2.9 to 3.2Dk, and the insulating layer 110 has a certain level of strength or higher. Furthermore, in the embodiment, under the condition that the insulating layer 110 has a permittivity and strength within the above range, exposure of the pillar 111 after desmearing is minimized, thereby minimizing migration growth.
  • the insulating layer 110 in the embodiment can have a thermal expansion coefficient of 30 to 42 ppm.
  • the filler 111 in the insulating layer 110 may have a high content.
  • the content of the filler 111 in the insulating layer 110 in the embodiment may be 68% by weight to 76% by weight.
  • the insulating layer 110 may not have a certain level of strength or higher and may not have a coefficient of thermal expansion within the above range.
  • the content of the filler 111 in the insulating layer 110 is greater than 76% by weight, the insulating layer 110 may not have a low dielectric constant. Therefore, in the embodiment, the filler 111 in the insulating layer 110 can satisfy the range of 65% by weight to 76% by weight.
  • the fillers 111 may be classified into a plurality of groups having different diameter ranges.
  • the plurality of groups of the filler 111 may have different contents.
  • the filler 111 may be divided into at least three filler groups having different diameter ranges.
  • the filler 111 may include a first filler group having a first diameter range.
  • the first diameter range of the first filler group may be 2 ⁇ m to 3.5 ⁇ m.
  • the first filler group may have a larger diameter than other filler groups constituting the filler 111 .
  • the first filler group may have the largest diameter range among the diameter ranges of at least three filler groups included in the filler 111 .
  • the filler 111 may include a second filler group having a second diameter range.
  • the second diameter range of the second filler group may be 1 ⁇ m to 2 ⁇ m.
  • the second filler group may be a filler group having the largest content among filler groups constituting the filler 111 .
  • the second filler group may be formed of fillers having a medium diameter range among a plurality of filler groups constituting the filler 111 . And, among the contents of each of the plurality of filler groups constituting the filler 111, the content of the second filler group having the middle diameter range may be the largest.
  • the filler 111 may include a third filler group having a third diameter range.
  • the third diameter range of the third filler group may be 0.5 ⁇ m to 1 ⁇ m.
  • the sangging third filler group may be composed of fillers having the smallest diameter range among a plurality of filler groups constituting the filler 111 .
  • the third filler group makes it possible to adjust the flow direction of the resin in the insulating layer 110 while maintaining the dielectric constant that the insulating layer 110 should have within the content range of the filler 111 .
  • the filler 111 as described above includes a first filler group, a second filler group, and a third filler group.
  • the flow of the resin between the fillers 111 including the plurality of filler groups may be regular.
  • the first filler group in the embodiment has the largest diameter range. Accordingly, a second filler group and a third filler group having a smaller diameter may be disposed between the fillers constituting the first filler group. Therefore, in the embodiment, in a state where the filler 111 including a plurality of filler groups as described above exists, the flow of the resin flows between the second filler group and the third filler group between the first filler groups having the largest diameter. It can be done according to the group.
  • the first filler group in the filler 111, may be included in a range of 5% by weight to 20% by weight. If the content of the first filler group is less than 5% by weight, the insulating layer 110 may not have a certain level of rigidity. In addition, when the content of the first filler group is greater than 20% by weight, a problem in that the filler is exposed to the surface of the insulating layer 110 may occur in the desmear process according to the increase in the content of the first filler group. . And, this can lead to migration growth.
  • the second filler group in the filler 111, can be included in a range between 60% by weight and 80% by weight. If the content of the second filler group is less than 60% by weight, the insulating layer 110 may not have a certain level of rigidity. In addition, if the content of the second filler group is greater than 80% by weight, the insulating layer 110 may not satisfy the required low permittivity. In addition, when the content of the second filler group is greater than 80% by weight, a problem in that the filler is exposed to the surface of the insulating layer 110 may occur in the desmear process.
  • the content of the third filler group in the filler 111 is 10% to 30% by weight.
  • the content of the third filler group is less than 10% by weight, the content of the first filler group or the second filler group should be increased according to the decrease in the content of the third filler group, and reliability problems may occur accordingly.
  • the content of the third filler group is greater than 30% by weight, resin flowability may decrease as the content of the third filler group increases.
  • the insulating layer 110 may have a thickness ranging from 10 ⁇ m to 30 ⁇ m.
  • the insulating layer 110 may have a thickness ranging from 15 ⁇ m to 25 ⁇ m.
  • the filler 111 in the insulating layer 110 is divided into at least three groups according to the diameter, but is not limited thereto.
  • the diameters of the fillers 111 included in the insulating layer 110 may all be the same, and differently, they may be classified into two groups according to their diameters.
  • a circuit pattern layer may be disposed on the surface of the insulating layer 110 of the embodiment.
  • a first circuit pattern layer 120 may be disposed on an upper surface of the insulating layer 110 .
  • the second circuit pattern layer 130 may be disposed on the lower surface of the insulating layer 110 .
  • the first circuit pattern layer 120 and the second circuit pattern layer 130 may be formed by a semi additive process (SAP) method.
  • SAP semi additive process
  • the first circuit pattern layer 120 and the second circuit pattern layer 130 may include traces and pads, respectively.
  • the line width of each trace of the first circuit pattern layer 120 and the second circuit pattern layer 130 may have a range of 2 ⁇ m to 15 ⁇ m.
  • the line width of each trace of the first circuit pattern layer 120 and the second circuit pattern layer 130 may satisfy a range of 2.2 ⁇ m to 12 ⁇ m.
  • the line width of each trace of the first circuit pattern layer 120 and the second circuit pattern layer 130 may satisfy a range of 2.5 ⁇ m to 10 ⁇ m.
  • traces of the first circuit pattern layer 120 and the second circuit pattern layer 130 may be fine patterns having a line width of 10 ⁇ m or less. And, in the embodiment, through control of the thickness of each first metal layer of the first circuit pattern layer 120 and the second circuit pattern layer 130 and the surface roughness value of the insulating layer 110 described below. , The adhesion between the insulating layer 110 and the first circuit pattern layer 120 and the second circuit pattern layer 130 can be improved.
  • the first circuit pattern layer 120 and the second circuit pattern layer 130 as described above are made of gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu) And it may be formed of at least one metal material selected from zinc (Zn).
  • the first circuit pattern layer 120 and the second circuit pattern layer 130 are made of gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), or copper having excellent bonding strength. It may be formed of a paste or solder paste containing at least one metal material selected from (Cu) and zinc (Zn).
  • the first circuit pattern layer 120 and the second circuit pattern layer 130 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • the first circuit pattern layer 120 and the second circuit pattern layer 130 may have a thickness ranging from 5 ⁇ m to 20 ⁇ m.
  • the first circuit pattern layer 120 and the second circuit pattern layer 130 may have a thickness ranging from 6 ⁇ m to 17 ⁇ m.
  • the first circuit pattern layer 120 and the second circuit pattern layer 130 may have a thickness ranging from 7 ⁇ m to 13 ⁇ m. Resistance may increase when the thickness of the first circuit pattern layer 120 and the second circuit pattern layer 130 is less than 5 ⁇ m. When the thickness of the first circuit pattern layer 120 and the second circuit pattern layer 130 exceeds 20 ⁇ m, miniaturization of the trace may be difficult.
  • each of the first circuit pattern layer 120 and the second circuit pattern layer 130 may have a plurality of layer structures.
  • the first circuit pattern layer 120 may include a first metal layer 121 and a second metal layer 122 .
  • the second circuit pattern layer 130 may include a first metal layer 131 and a second metal layer 132 .
  • the layer structures of the first circuit pattern layer 120 and the second circuit pattern layer 130 have substantially the same structure, and hereinafter, the layer structure of the first circuit pattern layer 120 will be mainly described. do.
  • the first circuit pattern layer 120 may include a first metal layer 121 disposed on an upper surface of the insulating layer 110 .
  • the first metal layer 121 may be an electroless plating layer.
  • the first metal layer 121 may be a chemical copper plating layer.
  • the first circuit pattern layer 120 may include a second metal layer 122 disposed on the first metal layer 121 .
  • the second metal layer 122 may be an electrolytic plating layer.
  • the second metal layer 122 may be a layer formed by electroplating the first metal layer 121 as a seed layer.
  • the thickness of the first metal layer 121 may satisfy a range of 10% to 100% of a line width of a trace of the first circuit pattern layer 120 .
  • the ratio of the line width of the trace of the first circuit pattern layer 120 to the thickness of the first metal layer 121 may satisfy a range of 1 to 10 times.
  • the thickness of the first metal layer 121 may satisfy a range of 5% to 50% of the total thickness of the first circuit pattern layer 120 .
  • the ratio of the total thickness of the first circuit pattern layer 120 to the thickness of the first metal layer 121 may satisfy a range between 2 and 20 times.
  • the thickness of the first metal layer 121 may satisfy a range of 6% to 100% of the thickness of the second metal layer 122 .
  • the ratio of the thickness of the second metal layer 122 to the thickness of the first metal layer 121 may satisfy a range between 1 and 19 times.
  • the first metal layer 121 may have a thickness ranging from 1 ⁇ m to 2.5 ⁇ m.
  • the first metal layer 121 may have a thickness ranging from 1.2 ⁇ m to 2.3 ⁇ m.
  • the first metal layer 121 may have a thickness ranging from 1.4 ⁇ m to 2.2 ⁇ m.
  • the thickness of the first metal layer 121 is less than 1 ⁇ m, the size of the plating particles constituting the first metal layer 121 is small, and accordingly, there is a gap between the insulating layer 110 and the first metal layer 121. Adhesion may be reduced. In addition, as the adhesion between the first metal layer 121 and the insulating layer 110 decreases, a problem in which the first circuit pattern layer 120 is separated from the insulating layer 110 may occur.
  • the thickness of the first metal layer 121 is greater than 2.5 ⁇ m, miniaturization of the first circuit pattern layer 120 may be difficult.
  • the thickness of the first metal layer 121 is greater than 2.5 ⁇ m, it may be difficult to form the line width of the trace of the first circuit pattern layer 120 to be 10 ⁇ m or less.
  • the thickness of the first metal layer 121 may be increased compared to the comparative example, and accordingly, adhesion between the insulating layer 110 and the first metal layer 121 may be improved.
  • Adhesion (trace shear, gf) trace line width 5 ⁇ m 7 ⁇ m 9 ⁇ m 11 ⁇ m 13 ⁇ m 15 ⁇ m 17 ⁇ m comparison example 6.06 7.92 10.59 13.40 14.84 17.26 19.32
  • Example 1 (1.1 ⁇ m) 6.9 8.5 11.4 14.3 15.95 18.99 21.01
  • Example 2 (1.5 ⁇ m) 7.25 9.5 12.05 14.87 17.30 20.22 22.30 % Improvement of Example 2 19.8% 17.3% 12.3% 10.6% 14.2% 14.9% 14.1%
  • Example 3 (1.9 ⁇ m) 8.46 10.65 13.20 16.26 19.05 22.40 24.77 Improvement of Example 3 (%) 39.6% 34.5% 24.6% 21.3% 28.4% 29.8% 28.2%
  • the line width of the trace of the first circuit pattern layer 120 is 10 ⁇ m or less, it can be confirmed that the adhesion between the first metal layer 121 and the insulating layer 110 is further improved compared to the comparative example.
  • the surface roughness value of the upper surface of the insulating layer 110 based on the thickness of the first metal layer 121 It is desirable that this is determined.
  • the center line average roughness value (Ra) of the insulating layer 110 may be 12% to 50% of the thickness of the first metal layer 121 .
  • the center line average roughness value (Ra) of the upper surface of the insulating layer 110 may have a range of 200 nm to 600 nm.
  • the center line average roughness value (Ra) of the top surface of the insulating layer 110 may be 300 nm to 500 nm.
  • center line average roughness value (Ra) of the upper surface of the insulating layer 110 is less than 200 nm, an anchoring effect that can be expected when plating the first metal layer 121 on the insulating layer 110 can be lowered
  • the center line average roughness value Ra of the upper surface of the insulating layer 110 exceeds 600 nm, the first metal layer ( 121) is not formed to have a uniform thickness on the upper surface of the insulating layer 110, and accordingly, the adhesion between the insulating layer 110 and the first metal layer 121 may deteriorate.
  • the center line average roughness value (Ra) of the upper surface of the insulating layer 110 is greater than 600 nm, the upper surface of the insulating layer 110 is etched while the first metal layer 121 is etched on the insulating layer 110. A problem that the first metal layer 121 remains between the roughness of , and an electrical reliability problem such as a circuit short may occur due to the remaining metal.
  • the center line average roughness value (Ra) of the upper surface of the insulating layer 110 is greater than 600 nm, signal transmission loss may increase due to a skin effect.
  • the maximum cross-sectional height value (Rt) of the upper surface of the insulating layer 110 may satisfy a range between 80% and 600% of the thickness of the first metal layer 121 .
  • the maximum cross-sectional height value (Rt) of the upper surface of the insulating layer 110 may be 2 ⁇ m to 6 ⁇ m.
  • the maximum cross-sectional height value (Rt) of the upper surface of the insulating layer 110 may be 3 ⁇ m to 5 ⁇ m.
  • the maximum cross-sectional height value (Rt) of the upper surface of the insulating layer 110 is less than 2 ⁇ m, anchoring that can be expected when plating the first metal layer 121 on the insulating layer 110 The anchoring effect may be lowered.
  • the maximum cross-sectional height value (Rt) of the upper surface of the insulating layer 110 exceeds 6 ⁇ m, the first metal layer 121 is not formed to have a uniform thickness on the upper surface of the insulating layer 110, and accordingly, the adhesion between the insulating layer 110 and the first metal layer 121 may deteriorate. Furthermore, when the maximum cross-sectional height value (Rt) of the upper surface of the insulating layer 110 is greater than 6 ⁇ m, in the process of etching the first metal layer 121 on the insulating layer 110, the A problem that the first metal layer 121 remains between the roughness of the top surface may occur, and an electrical reliability problem such as a circuit short may occur due to the remaining metal. Furthermore, when the maximum cross-sectional height value (Rt) of the upper surface of the insulating layer 110 is greater than 6 ⁇ m, signal transmission loss may increase due to a skin effect.
  • the first metal layer 131 of the second circuit pattern layer 130 may also have a thickness in the same range as that of the first metal layer 121 of the first circuit pattern layer 120 .
  • the lower surface of the insulating layer 110 may have the same center line average roughness value (Ra) and/or maximum cross-sectional height value (Rt) as the upper surface of the insulating layer 110 .
  • each of the center line average roughness value (Ra) and the maximum section height value (Rt) of the upper surface of the insulating layer 110 is the lower surface of the first metal layer 121 in contact with the upper surface of the insulating layer 110. It may correspond to the center line average roughness value (Ra) and the maximum section height value (Rt).
  • the center line average roughness value (Ra) and maximum cross-section of the insulating layer 110 or the surface of the first metal layer 121 correspond to the thickness of the first metal layer 121.
  • the height value (Rt) was controlled, it was confirmed that the adhesion force was further improved.
  • a penetration electrode 140 may be formed in the insulating layer 110 .
  • the penetration electrode 140 may pass through the insulating layer 110 .
  • the through electrode 140 may electrically connect the first circuit pattern layer 120 and the second circuit pattern layer 130 to each other.
  • an upper surface of the through electrode 140 may be connected to the first circuit pattern layer 120 and a lower surface of the through electrode 140 may be connected to the second circuit pattern layer 130 .
  • the through electrode 140 may be formed by forming a through hole (not shown) penetrating the insulating layer 110 and filling the formed through hole with a conductive material.
  • the through hole may be formed by any one of mechanical processing, laser processing, and chemical processing.
  • methods such as milling, drilling, and routing may be used, and when the through hole is formed by laser processing, a UV or CO 2 laser method may be used.
  • a chemical processing at least one insulating layer among the plurality of insulating layers may be opened using a chemical containing aminosilane, ketones, or the like.
  • the laser processing is a cutting method that melts and evaporates a part of the material by concentrating optical energy on the surface to take a desired shape, and can easily process complex formations by computer programs, and other methods Even difficult composite materials can be machined.
  • the processing by the laser can cut a diameter of up to a minimum of 0.005 mm, and has the advantage of a wide range of processable thickness.
  • the laser processing drill it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser.
  • the YAG laser is a laser capable of processing both the copper foil layer and the insulating layer
  • the CO 2 laser is a laser capable of processing only the insulating layer.
  • the through electrode 140 may be formed by filling the inside of the through hole with a conductive material.
  • the metal material forming the through electrode 140 may be any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd).
  • the filling of the conductive material may use any one of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting, and dispensing, or a combination thereof. .
  • the through electrode 140 may include a first metal layer 141 and a second metal layer 142 .
  • the first metal layer 141 of the through electrode 140 may correspond to the first metal layer 121 of the first circuit pattern layer 120, and the second metal layer 142 of the through electrode 140 may correspond to the first metal layer 121 of the first circuit pattern layer 120. It may correspond to the second metal layer 122 of the first circuit pattern layer 120 .
  • the first metal layer 141 of the through electrode 140 may satisfy a thickness ranging from 1 ⁇ m to 2.5 ⁇ m.
  • the first metal layer 141 of the through electrode 140 may have a thickness ranging from 1.2 ⁇ m to 2.3 ⁇ m.
  • the first metal layer 141 of the through electrode 140 may have a thickness ranging from 1.4 ⁇ m to 2.2 ⁇ m.
  • the center line average roughness value (Ra) of the inner wall of the through hole of the insulating layer 110 may have a range of 200 nm to 600 nm.
  • the center line average roughness value (Ra) of the inner wall of the through hole of the insulating layer 110 may be 300 nm to 500 nm.
  • the maximum cross-sectional height value (Rt) of the inner wall of the through hole of the insulating layer 110 may be 2 ⁇ m to 6 ⁇ m.
  • the maximum cross-sectional height value (Rt) of the inner wall of the through hole of the insulating layer 110 may be 3 ⁇ m to 5 ⁇ m.
  • W1 means that the line width of the trace is 17 ⁇ m
  • W2 means that the line width of the trace is 15 ⁇ m
  • W3 means that the line width of the trace is 13 ⁇ m
  • W4 means that the line width of the trace is 11 ⁇ m.
  • W5 means that the line width of the trace is 9 ⁇ m
  • W6 means that the line width of the trace is 7 ⁇ m
  • W7 means that the line width of the trace is 5 ⁇ m.
  • the circuit board in the embodiment includes an insulating layer and a circuit pattern layer disposed on the insulating layer.
  • the circuit pattern layer in the embodiment includes a first metal layer disposed on the insulating layer and a second metal layer disposed on the first metal layer.
  • the first metal layer may satisfy a thickness ranging from 1 ⁇ m to 2.5 ⁇ m.
  • the first metal layer may satisfy a thickness ranging from 1.2 ⁇ m to 2.3 ⁇ m.
  • the first metal layer may satisfy a thickness ranging from 1.4 ⁇ m to 2.2 ⁇ m.
  • the electrical reliability of the circuit pattern layer can be improved, and thus product satisfaction can be improved.
  • the embodiment by improving the adhesion between the insulating layer and the circuit pattern layer, it is possible to miniaturize the line width of the trace constituting the circuit pattern layer, thereby increasing the degree of integration of the circuit or the overall circuit board. volume can be reduced.
  • the center line average roughness value (Ra) of the insulating layer in the embodiment may have a range between 200 nm and 600 nm.
  • a center line average roughness value (Ra) of the insulating layer may be 300 nm to 500 nm.
  • the maximum cross-sectional height value (Rt) of the insulating layer may be 2 ⁇ m to 6 ⁇ m.
  • the maximum cross-sectional height value (Rt) of the insulating layer may be 3 ⁇ m to 5 ⁇ m.
  • the center line average roughness value (Ra) and the maximum cross-sectional height value (Rt) of the insulating layer are the center line average roughness value (Ra) and the maximum cross-sectional height value (Rt) of the surface of the first metal layer in contact with the insulating layer.
  • the anchoring effect according to the increase in the thickness of the first metal layer can be further improved.
  • the plating thickness uniformity of the first metal layer may be improved through control of the center line average roughness value (Ra) and the maximum cross-sectional height value (Rt), and furthermore, when the first metal layer is etched, the A portion of the first metal layer may be prevented from remaining on the surface of the insulating layer, thereby improving electrical reliability of the circuit board and improving the yield of the circuit board.
  • 5 to 11 are diagrams illustrating a manufacturing method of a circuit board according to an embodiment in process order.
  • an insulating member that is a basis for manufacturing a circuit board is prepared.
  • resin coated copper may be prepared.
  • the insulating member may include an insulating layer 110 including resin and a filler 111 and a copper foil layer 200 attached on the insulating layer 110 .
  • a process of forming a through hole TH penetrating the insulating member may be performed by processing the insulating member.
  • a process of removing the copper foil layer 200 may be performed to form a circuit pattern layer by the SAP method.
  • the center line average roughness value (Ra) of the insulating layer 110 after the copper foil layer 200 is removed may have a range of 200 nm to 600 nm.
  • a center line average roughness value (Ra) of the insulating layer after the copper foil layer 200 is removed may be 300 nm to 500 nm.
  • the maximum cross-sectional height value (Rt) of the insulating layer after the copper foil layer 200 is removed may be 2 ⁇ m to 6 ⁇ m.
  • the maximum cross-sectional height value (Rt) of the insulating layer after the copper foil layer 200 is removed may be 3 ⁇ m to 5 ⁇ m.
  • a process of forming a first metal layer on the insulating layer 110 may be performed.
  • processes of forming the first metal layers 210 and 220 may be performed on the upper and lower surfaces of the insulating layer 110 and the inner walls of the through holes TH, respectively.
  • the first metal layers 210 and 220 may have a thickness ranging from 1 ⁇ m to 2.5 ⁇ m.
  • the first metal layers 210 and 220 may have a thickness ranging from 1.2 ⁇ m to 2.3 ⁇ m.
  • the first metal layers 210 and 220 may have a thickness ranging from 1.4 ⁇ m to 2.2 ⁇ m.
  • a process of forming a dry film on the first metal layers 210 and 220 may be performed.
  • the first dry film DF1 including the first opening OR1 vertically overlapping the region where the first circuit pattern layer 120 is to be disposed, and the second circuit pattern layer 130 A process of laminating the second dry film DF2 including the second opening OR2 vertically overlapping the area to be disposed may be performed.
  • electroplating is performed on the first metal layers 210 and 220 as seed layers, and the second metal layer filling the openings OR1 and OR2 of the dry films DF1 and DF2
  • a process of forming (230, 240, 250) may proceed.
  • a process of removing the dry films DF1 and DF2 and etching a part of the first metal layer 210 and 220 is performed to remove the first metal layer and the second metal layer.
  • a process of forming the first circuit pattern layer 120 , the second circuit pattern layer 130 , and the penetration electrode 140 , which are respectively included, may be performed.
  • FIG. 12 is a view showing a multilayer circuit board according to the first embodiment.
  • the circuit board may include an insulating substrate including first to third insulating parts 310 , 320 , and 330 , a circuit pattern layer 340 , and a penetration electrode 350 .
  • An insulating substrate including the first to third insulating parts 310, 320, and 330 may have a flat plate structure.
  • the insulating substrate may be a PCB.
  • the insulating substrate may be implemented as a single substrate, or may be implemented as a multi-layered substrate in which a plurality of insulating layers are successively stacked.
  • the insulating substrate may include a plurality of insulating parts 310 , 320 , and 330 .
  • the plurality of insulators are disposed under a first insulator 310, a second insulator 320 disposed on the first insulator 310, and a lower portion of the first insulator 310. and a third insulator 330.
  • the first insulating part 310, the second insulating part 320, and the third insulating part 330 may include different insulating materials.
  • the first insulating part 310 may include glass fibers.
  • the second insulating part 320 and the third insulating part 330 may not include glass fibers unlike the first insulating part 310 .
  • the second insulating part 320 and the third insulating part 330 may include the RCC shown in FIG. 3 .
  • each insulating layer constituting the first insulating part 310 may be different from the thickness of each insulating layer constituting the second insulating part 320 and the third insulating part 330. there is. In other words, the thickness of each insulating layer constituting the first insulating part 310 may be greater than the thickness of each insulating layer constituting the second insulating part 320 and the third insulating part 330 .
  • the first insulating part 310 includes glass fibers, and the glass fibers generally have a thickness of 12 ⁇ m. Accordingly, the thickness of each insulating layer constituting the first insulating part 310 includes the glass fiber, and thus may have a range of 19 ⁇ m to 23 ⁇ m.
  • the second insulating part 320 does not include glass fibers.
  • each insulating layer constituting the second insulating part 320 may be composed of RCC.
  • each insulating layer constituting the third insulating part 330 may be an RCC.
  • the insulating part constituting the circuit board in the comparative example includes a plurality of insulating layers, and all of the plurality of insulating layers are made of prepreg containing glass fibers.
  • the circuit board in the comparative example has a high permittivity because it is composed of only an insulating layer of prepreg containing glass fibers.
  • a dielectric having a high permittivity there is a problem in that it is difficult to approach as a high frequency substitute. That is, since the dielectric constant of the glass fiber is high in the circuit board of the comparative example, a phenomenon in which the dielectric constant is destroyed occurs in a high frequency band.
  • the multilayer circuit board in the multilayer circuit board, at least some of the layers include the RCC shown in FIG. 3, so that the thickness of the circuit board can be slimmed down and signal loss can be minimized even in the high frequency band.
  • a highly reliable circuit board with improved adhesion between the pattern layer and the insulating layer can be provided.
  • the first insulating part 310 may include a first insulating layer 311 , a second insulating layer 312 , a third insulating layer 313 , and a fourth insulating layer 314 from below.
  • glass fibers may be included in each of the first insulating layer 311 , the second insulating layer 312 , the third insulating layer 313 , and the fourth insulating layer 314 .
  • each of the first insulating layer 311, the second insulating layer 312, the third insulating layer 313, and the fourth insulating layer 314 may include prepreg.
  • the insulating substrate in the embodiment of the present application may be composed of 8 layers based on the insulating layer.
  • the embodiment is not limited thereto, and the total number of layers of the insulating layer may be increased or decreased.
  • the first insulating part 310 may be composed of four layers.
  • the first insulating part 310 may be composed of four layers of prepreg.
  • the second insulating portion 320 may include a fifth insulating layer 321 and a sixth insulating layer 322 from below.
  • the fifth insulating layer 321 and the sixth insulating layer 322 constituting the second insulating part 320 may include RCC.
  • the third insulating portion 330 may include a seventh insulating layer 331 and an eighth insulating layer 332 from above.
  • the seventh insulating layer 331 and the eighth insulating layer 332 constituting the third insulating part 330 may include RCC.
  • circuit pattern layers disposed on the second insulating portion 320 and the third insulating portion 330 may have structures corresponding to the first and second circuit pattern layers shown in FIG. 3 . .
  • a circuit pattern layer 340 may be disposed on a surface of an insulating layer constituting each of the first insulating part 310 , the second insulating part 320 , and the third insulating part 330 .
  • a circuit pattern layer 340 may be disposed on at least one surface of the seventh insulating layer 331 and the eighth insulating layer 332 .
  • At least one penetration electrode 350 is formed on at least one of the plurality of insulating layers constituting the first insulating part 310 , the second insulating part 320 , and the third insulating part 330 .
  • the penetration electrode 350 is disposed while penetrating at least one insulating layer among the plurality of insulating layers.
  • the penetration electrode 350 may penetrate only one insulating layer among the plurality of insulating layers, or may be formed to pass through at least two insulating layers in common. Accordingly, the through electrode 350 electrically connects the circuit patterns disposed on the surfaces of the different insulating layers to each other.
  • FIG. 13 is a view showing a multilayer circuit board according to a second embodiment
  • FIG. 14 is a view showing a multilayer circuit board according to a third embodiment.
  • the circuit board has a difference in the number of layers of the first insulating part composed of PPG, the number of layers of the second insulating part and the third insulating part composed of RCC, respectively, in the overall laminated structure of the insulating board. .
  • the circuit board in the second embodiment includes a first insulating portion 310a, a second insulating portion 320a, and a third insulating portion 330a.
  • the first insulating portion 310a may include two layers of prepregs 311a and 312a.
  • the second insulating portion 320a may include three layers of RCCs 321a, 322a, and 323a.
  • the third insulating portion 330a may include three layers of RCCs 331a, 332a, and 333a.
  • the circuit board in the third embodiment may include only one insulating portion 310b. Also, the insulating portion 310b may have an 8-layer structure.
  • all of the insulating parts 310b may include RCCs 311b, 312b, 313b, 314b, 315b, 316b, 317b, and 318b.
  • 15 is a diagram illustrating a semiconductor package according to an embodiment.
  • the semiconductor package may include at least one multilayer substrate of FIGS. 12 to 14 .
  • a circuit board included in the semiconductor package may be a package substrate.
  • a circuit board included in the semiconductor package may be a connection board disposed on the package substrate.
  • the connection substrate may include an interposer.
  • the multilayer circuit board constituting the semiconductor package includes a first insulating part 410 including a plurality of insulating layers 411, 412, 413, and 414, and a second insulating part 410 including a plurality of insulating layers 421 and 422. It may include an insulating part 420 and a third insulating part 430 including a plurality of insulating layers 431 and 432 . Also, the second insulating part 420 and the third insulating part 430 may include an RCC, and first and second circuit pattern layers as shown in FIG. 3 may be disposed on surfaces thereof. .
  • the semiconductor package includes a first protective layer SR1 disposed on the uppermost insulating layer and a second protective layer SR2 disposed on the lowermost insulating layer.
  • the semiconductor package includes a connection part 500 disposed on an uppermost circuit pattern layer.
  • the connection part 500 may be a solder ball, but is not limited thereto.
  • the semiconductor package may include a chip 600 attached to the connection part 500 .
  • the chip 600 may be a processor chip.
  • the chip 600 may be an application processor (AP) chip among a central processor (eg, CPU), a graphic processor (eg, GPU), a digital signal processor, a cryptographic processor, a microprocessor, and a microcontroller.
  • AP application processor
  • the semiconductor package according to the embodiment may further include an additional chip.
  • an additional chip for example, in an embodiment, at least two chips of a central processor (eg, CPU), a graphic processor (eg, GPU), a digital signal processor, a cryptographic processor, a microprocessor, and a microcontroller are spaced apart on the circuit board. can be placed separately.
  • the chip 600 in the embodiment may include a central processor chip and a graphic processor chip, but is not limited thereto.
  • the plurality of chips may be spaced apart from each other at regular intervals on the circuit board.
  • the spacing between the plurality of chips may be 150 ⁇ m or less.
  • the spacing between the plurality of chips may be 120 ⁇ m or less.
  • the spacing between the plurality of chips may be 100 ⁇ m or less.
  • the distance between the plurality of chips may range from 60 ⁇ m to 150 ⁇ m.
  • the distance between the plurality of chips may range from 70 ⁇ m to 120 ⁇ m.
  • the spacing between the plurality of chips may have a range of 80 ⁇ m to 110 ⁇ m. If the spacing between the plurality of chips is less than 60 ⁇ m, a problem may occur in operation reliability due to mutual interference between the plurality of chips.
  • the distance between the plurality of chips is greater than 150 ⁇ m, signal transmission loss may increase as the distance between the plurality of chips increases.
  • the spacing between the plurality of chips is greater than 150 ⁇ m, the volume of the semiconductor package may increase.
  • the circuit board in the embodiment includes an insulating layer and a circuit pattern layer disposed on the insulating layer.
  • the circuit pattern layer in the embodiment includes a first metal layer disposed on the insulating layer and a second metal layer disposed on the first metal layer.
  • the first metal layer may satisfy a thickness ranging from 1 ⁇ m to 2.5 ⁇ m.
  • the first metal layer may satisfy a thickness ranging from 1.2 ⁇ m to 2.3 ⁇ m.
  • the first metal layer may satisfy a thickness ranging from 1.4 ⁇ m to 2.2 ⁇ m.
  • the electrical reliability of the circuit pattern layer can be improved, and thus product satisfaction can be improved.
  • the embodiment by improving the adhesion between the insulating layer and the circuit pattern layer, it is possible to miniaturize the line width of the trace constituting the circuit pattern layer, thereby increasing the degree of integration of the circuit or the overall circuit board. volume can be reduced.
  • the center line average roughness value (Ra) of the insulating layer in the embodiment may have a range between 200 nm and 600 nm.
  • a center line average roughness value (Ra) of the insulating layer may be 300 nm to 500 nm.
  • the maximum cross-sectional height value (Rt) of the insulating layer may be 2 ⁇ m to 6 ⁇ m.
  • the maximum cross-sectional height value (Rt) of the insulating layer may be 3 ⁇ m to 5 ⁇ m.
  • the center line average roughness value (Ra) and the maximum cross-sectional height value (Rt) of the insulating layer are the center line average roughness value (Ra) and the maximum cross-sectional height value (Rt) of the surface of the first metal layer in contact with the insulating layer.
  • the anchoring effect according to the increase in the thickness of the first metal layer can be further improved.
  • the plating thickness uniformity of the first metal layer may be improved through control of the center line average roughness value (Ra) and the maximum cross-sectional height value (Rt), and furthermore, when the first metal layer is etched, the A portion of the first metal layer may be prevented from remaining on the surface of the insulating layer, thereby improving electrical reliability of the circuit board and improving the yield of the circuit board.

Abstract

실시 예의 회로 기판은 절연층; 및 상기 절연층 상에 배치되는 회로 패턴층을 포함하고, 상기 회로 패턴층은, 상기 절연층 상에 배치되는 제1 금속층과, 상기 제1 금속층 상에 배치되는 제2 금속층을 포함하고, 상기 제1 금속층은, 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 가진다.

Description

회로기판 및 이를 포함하는 반도체 패키지
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로 라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로패턴을 평판 표면에 인쇄하여 고정한 회로기판을 의미한다.
상기 인쇄회로기판 상에 실장되는 부품들은 각 부품들에 연결되는 회로 패턴에 의해 부품에서 발생되는 신호가 전달될 수 있다.
한편, 최근의 휴대용 전자 기기 등의 고기능화에 수반하여, 대량의 정보의 고속 처리를 하기 위해 신호의 고주파화가 진행되고 있어, 고주파 용도에 적합한 인쇄회로기판의 회로 패턴이 요구되고 있다.
이러한 인쇄회로기판의 회로 패턴은 신호의 전송 손실을 최소화하여, 고주파 신호의 품질을 저하시키지 않으면서 신호 전송이 가능하도록 해야 한다.
인쇄회로기판의 회로 패턴의 전송 손실은, 구리와 같은 금속 박막에 기인하는 도체 손실과, 절연층과 같은 절연체에 기인하는 유전체 손실로 주로 이루어진다.
금속 박막에 기인하는 도체손실은 회로 패턴의 표면 조도와 관계가 있다. 즉, 회로 패턴의 표면 조도가 증가할수록 스킨 이펙트(skin effect) 효과에 의해 전송 손실이 증가될 수 있다.
따라서, 회로 패턴의 표면 조도를 감소시키면, 전송 손실 감소를 방지할 수 있는 효과가 있으나, 회로 패턴과 절연층의 접착력이 감소되는 문제점이 있다.
또한, 유전체에 따른 감소하기 위해 유전율이 작은 물질을 이용하여 회로기판의 절연층으로 사용할 수 있다.
그러나, 고주파 용도의 회로기판에서 절연층은 낮은 유전율 이외에도 회로 기판에 사용하기 위한 화학적, 기계적 특성이 요구된다.
자세하게, 고주파 용도의 회로기판에 사용되는 절연층은 회로 패턴 설계 및 공정의 용이성을 위한 전기적 성질의 등방성, 금속배선 물질과의 낮은 반응성, 낮은 이온 전이성 및 화학적ㆍ기계적 연마(chemical mechanical polishing, CMP) 등의 공정에 견딜 수 있는 충분한 기계적 강도, 박리 또는 유전율 상승을 방지할 수 있는 낮은 흡습율, 공정 가공 온도를 견딜 수 있는 내열성, 온도 변화에 따른 균열을 없애기 위한 낮은 열팽창계수를 가져야 한다.
또한, 고주파 용도의 회로기판에 사용되는 절연층은 다른 물질(예를 들어 금속 박막)과의 계면에서 발생될 수 있는 각종 응력 및 박리를 최소화할 수 있는 접착력, 내크랙성, 낮은 스트레스 및 낮은 고온 기체 발생성 등 다양한 조건을 만족해야 한다.
이에 따라, 고주파 용도의 회로기판에 사용되는 절연층은 우선적으로 저유전율 및 저열팽창계수 특성을 가지고 있어야 하며, 이에 따라 전체적인 회로기판의 두께를 슬림화할 수 있다.
그러나, 한계점 이상의 얇은 저유전 소재의 절연층을 사용하여 회로 기판을 제작하는 경우, 휨, 크랙 및 박리와 같은 신뢰성 문제가 발생하고 있으며, 이는 저유전 소재의 절연층의 층수가 증가할수록 휨, 크랙 및 박리와 같은 신뢰성 문제 정도가 커지게 된다.
따라서, 저유전 소재의 절연층을 사용하여 회로 기판을 슬림화하면서 미세회로패턴 구현이 가능하고, 휨, 크랙 및 박리와 같은 신뢰성 문제도 해결할 수 있는 방안이 요구되고 있는 실정이다.
실시 예는 슬림화가 가능한 회로기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 절연층과 회로 패턴층 사이의 밀착력이 향상된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 절연층; 및 상기 절연층 상에 배치되는 회로 패턴층을 포함하고, 상기 회로 패턴층은, 상기 절연층 상에 배치되는 제1 금속층과, 상기 제1 금속층 상에 배치되는 제2 금속층을 포함하고, 상기 제1 금속층은, 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 가진다.
또한, 상기 제1 금속층은, 상기 절연층 상에 배치된 무전해 도금층이고, 상기 제2 금속층은, 상기 제1 금속층을 시드층으로 형성된 전해 도금층이다.
또한, 상기 제1 금속층과 접촉하는 상기 절연층의 표면의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 만족한다.
또한, 상기 제1 금속층과 접촉하는 상기 절연층의 표면의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛ 사이의 범위를 만족한다.
또한, 상기 절연층과 접촉하는 상기 제1 금속층의 표면의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 만족한다.
또한, 상기 절연층과 접촉하는 상기 제1 금속층의 표면의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛ 사이의 범위를 만족한다.
또한, 상기 회로 패턴층은 트레이스를 포함하고, 상기 트레이스는 2.5㎛ 내지 10㎛의 범위의 선폭을 가진다.
또한, 상기 절연층을 관통하는 관통 홀 내에 배치되는 관통 전극을 포함하고, 상기 관통 전극은, 상기 절연층의 관통 홀의 내벽에 배치되는 제3 금속층; 및 상기 관통 전극의 제3 금속층 상에 배치되고, 상기 관통 홀을 채우는 제4 금속층을 포함한다.
또한, 상기 제3 금속층은, 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 가진다.
또한, 상기 관통 홀의 내벽 및 상기 관통 홀의 내벽과 접촉하는 제3 금속층의 표면 중 적어도 하나의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 만족한다.
또한, 상기 관통 홀의 내벽 및 상기 관통 홀의 내벽과 접촉하는 제3 금속층의 표면 중 적어도 하나의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛ 사이의 범위를 만족한다.
한편, 실시 예에 따른 회로 기판은 관통 홀을 포함하는 절연층; 및 상기 절연층의 관통 홀 내에 배치되는 관통 전극을 포함하고, 상기 관통 전극은, 상기 관통 홀의 내벽 상에 배치되는 제1 금속층과, 상기 제1 금속층 상에 상기 관통 홀을 채우며 배치되는 제2 금속층을 포함하고, 상기 제1 금속층은, 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 가진다.
또한, 상기 관통 홀의 내벽 및 상기 관통 홀의 내벽과 접촉하는 제1 금속층의 표면 중 적어도 하나의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 만족한다.
또한, 상기 관통 홀의 내벽 및 상기 관통 홀의 내벽과 접촉하는 제1 금속층의 표면 중 적어도 하나의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛ 사이의 범위를 만족한다.
한편, 실시 예에 따른 반도체 패키지는 관통 홀을 포함하는 절연층; 상기 절연층 상에 배치되는 회로 패턴층; 상기 절연층의 관통 홀 내에 배치되는 관통 전극; 및 상기 회로 패턴층 상에 실장되는 칩을 포함하고, 상기 회로 패턴층은, 상기 절연층 상에 배치되는 제1 금속층과, 상기 제1 금속층 상에 배치되는 제2 금속층을 포함하고, 상기 관통 전극은, 상기 관통 홀의 내벽 상에 배치되는 제3 금속층; 및 상기 제3 금속층 상에 상기 관통 홀을 채우며 배치되는 제4 금속층을 포함하고, 상기 제1 및 제3 금속층 중 적어도 하나는, 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 가진다.
실시 예에서의 회로 기판은 절연층 및 상기 절연층 상에 배치되는 회로 패턴층을 포함한다. 이때, 실시 예에서의 상기 회로 패턴층은 상기 절연층 상에 배치되는 제1 금속층과, 상기 제1 금속층 상에 배치되는 제2 금속층을 포함한다. 그리고, 상기 제1 금속층은 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 제1 금속층은 1.2㎛ 내지 2.3㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 제1 금속층은 1.4㎛ 내지 2.2㎛ 사이의 범위의 두께를 만족할 수 있다. 이를 통해 실시 예에서는 상기 제1 금속층과 상기 절연층 사이의 밀착력을 향상시킬 수 있고, 나아가 상기 절연층과 상기 회로 패턴층 사이의 밀착력을 향상시킬 수 있다. 이를 통해 실시 예에서는 상기 회로 패턴층의 전기적 신뢰성을 향상시킬 수 있으며, 이에 따른 제품 만족도를 향상시킬 수 있다. 또한, 실시 예에서는 상기 절연층과 상기 회로 패턴층 사이의 밀착력을 향상시킴에 따라, 상기 회로 패턴층을 구성하는 트레이스의 선폭의 미세화가 가능하며, 이에 따른 회로 집적도를 높이거나, 회로 기판의 전체적인 부피를 줄일 수 있다.
또한, 실시 예에서의 상기 절연층의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 가질 수 있다. 상기 절연층의 중심선 평균 거칠기 값(Ra)은 300nm 내지 500nm일 수 있다. 또한, 상기 절연층의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛일 수 있다. 예를 들어, 상기 절연층의 최대 단면 높이 값(Rt)은 3㎛ 내지 5㎛일 수 있다. 이때, 상기 절연층의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)은 상기 절연층과 접촉하는 상기 제1 금속층의 표면의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)일 수 있다. 실시 예에서는 상기 제1 금속층의 두께에 대응하게 상기 중심선 평균 거칠기 값(Ra) 또는 최대 단면 높이 값(Rt)을 제어함에 따라, 상기 제1 금속층의 두께 증가에 따른 앵커링 효과를 더욱 향상시킬 수 있다. 나아가, 실시 예에서는 상기 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)의 제어를 통해, 상기 제1 금속층의 도금 두께 균일도를 향상시킬 수 있으며, 나아가 상기 제1 금속층의 에칭 시에 상기 제1 금속층의 일부가 상기 절연층의 표면에 잔존하는 것을 방지하여, 이에 따른 회로 기판의 전기적 신뢰성을 향상시키면서, 회로 기판의 수율을 향상시킬 수 있다.
도 1은 제1 비교 예에 따른 회로 기판을 설명하기 위한 도면이다.
도 2는 제2 비교 예에 따른 회로 기판을 설명하기 위한 도면이다.
도 3은 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 4는 비교 예의 회로 기판과 본원의 회로 기판의 밀착력을 비교하기 위한 도면이다.
도 5 내지 도 11은 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 12는 제1 실시 예에 따른 다층 회로 기판을 나타낸 도면이다.
도 13은 제2 실시 예에 따른 다층 회로기판을 나타낸 도면이고, 도 14는 제3 실시 예에 따른 다층 회로기판을 나타낸 도면이다.
도 15는 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시 예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함 할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
본 실시 예의 설명에 앞서, 비교 예에 따른 회로기판에 대해 먼저 설명하기로 한다.
도 1은 제1 비교 예에 따른 회로 기판을 설명하기 위한 도면이고, 도 2는 제2 비교 예에 따른 회로 기판을 설명하기 위한 도면이다.
도 1을 참조하면, 제1 비교 예의 회로 기판은 프리프레그를 절연층으로 사용하여 제조된다.
예를 들어, 제1 비교 예의 회로 기판은 프리프레그를 포함하는 절연층(10)을 포함한다. 이때, 상기 프리프레그는 내부에 유리 섬유가 분산된 구조를 가진다.
이때, 제1 비교 예의 회로 기판을 제조하기 위한 기초 부재는 절연층(10) 상에 프라이머층(20)이 배치되고, 상기 프라이머층(20) 상에 동박층(30)이 적층된 구조를 가진다.
한편, 회로 기판을 제조하는 공법으로, 크게 MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법을 포함한다. 상기 MSAP 공법은 상기 동박층(30)이 적층된 상태에서, 회로 패턴층을 형성하는 공정을 진행하는 것이고, 상기 SAP 공법은 상기 동박층(30)을 제거한 이후에 회로 패턴층을 형성하는 공정을 진행하는 것이다.
이때, 상기 MSAP 공법은 회로 패턴층의 일부가 상기 동작층(30)을 포함하고 있다. 이에 따라, MSAP 공법으로는 회로 패턴층의 배선들의 폭이나, 간격을 줄이는 데 한계가 있으며, 이에 따른 회로 집적도를 높이는데 한계가 있다.
한편, 제1 비교 예에서 SAP 공법으로 회로 패턴층을 제조하는 경우, 상기 절연층(10) 상에는 밀착력 확보를 위한 프라이머층(20)이 필수적으로 포함하여야 하며, 이에 따른 제조 비용이 증가하거나, 회로 기판의 전체적인 두께가 증가하는 문제가 있다.
나아가, 제1 비교 예에서 절연층(10)으로 사용되는 프리프레그는 내부에 유리 섬유가 포함되며, 상기 유리 섬유의 두께를 줄이기가 어렵다. 이는, 상기 프리프레그의 두께가 감소하는 경우, 상기 프리프레그에 포함된 유리 섬유가 상기 프리프레그의 표면에 배치되는 회로 패턴층과 접촉할 수 있으며, 이에 따른 크랙 리스트가 발생하기 때문이다. 이에 따라, 제1 비교 예에서의 회로기판은 프리프레그의 두께를 감소시키는 경우, 이에 따른 유전체 파괴 및 회로패턴층의 손상이 발생할 수 있었다. 이에 따라, 비교 예에서의 회로기판은 프리프레그를 구성하는 유리 섬유의 두께로 인해 전체적인 두께를 감소시키는데 한계가 있었다.
한편, 제2 비교 예에서는 제1 비교 예의 문제를 해결하기 위해 RCC(Resin coated copper)를 사용하고 있다.
도 2의 (a)에서와 같이, 제2 비교 예의 회로 기판은 RCC로 구성된 절연층(40)을 사용하여 제조된다. 상기 절연층(40) 내에는 필러(41)가 분산된 구조를 가진다. 그리고, 상기 절연층(40) 상에는 동박층(50)이 부착된 구조를 가진다.
이때, 도 2의 (b)에서와 같이, 제2 비교 예에서는 상기 RCC를 이용하여 회로 기판을 제조하기 위해, 상기 절연층(40) 상에 배치된 동박층(50)을 제거하는 공정을 먼저 진행한다.
그리고, 제2 비교 예에서는 상기 동박층(50)이 제거된 절연층(40) 상에 화학동도금층(60)을 형성하고, 상기 화학동도금층(60)을 시드층으로 전해도금을 진행하여 회로 패턴층을 형성한다.
이때, 제2 비교 예에서의 화학동도금층(60)은 0.9㎛ 미만의 두께를 가진다. 그러나, 제2 비교 예에서와 같이 화학동도금층(60)의 두께가 0.9㎛ 미만일 경우, 상기 절연층(40)과 상기 화학동도금층(60) 사이의 밀착력이 확보되지 않으며, 이에 따라 트레이스 전단 방향으로 일정 힘을 가하는 경우, 상기 절연층(40) 상에 배치된 회로 패턴층이 상기 절연층(40)으로부터 분리 또는 박리되는 문제가 있다.
이때, 상기 절연층(40)과 상기 화학동도금층(60) 사이의 밀착력을 높이기 위해서는, 상기 절연층(40)의 표면 거칠기를 높이는 것으로 해결할 수 있다. 그러나, 상기 절연층(40)의 표면 거칠기를 높이는 경우, 신호의 전송 손실이 증가하는 문제를 가진다. 또한, 상기 절연층(40)의 표면 거칠기를 높이는 경우, 미세회로패턴 구현이 어려운 문제를 가진다.
또한, 제1 비교 예 및 제2 비교 예에서는 SAP 공법으로 회로 패턴층을 제조하는 공정에서 상기 절연층(40)이 가지는 표면 거칠기 값을 전혀 고려하지 않고, 화학동도금층(60)을 형성하고 있다. 이에 따라, 제1 및 제2 비교 예에서는 회로 패턴층과 절연층 사이의 접합 강도가 낮은 문제가 있다.
따라서, 실시 예에서는 화학동도금층의 두께를 증가시켜 상기 회학동도금층과 절연층 사이의 밀착력을 향상시킬 수 있도록 한다. 나아가, 실시 예에서는 절연층의 표면 거칠기를 낮추어 신호 전송 손실을 최소화할 수 있도록 한다. 나아가, 실시 예에서는 절연층의 표면 거칠기 값과 화학동도금층의 두께 중 적어도 어느 하나에 따라 다른 하나의 값을 결정하도록 하여, 회로 기판의 전체적인 신뢰성을 향상시킬 수 있도록 한다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 반도체 패키지에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 안테나 칩, 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
그리고, 실시 예에서는 패드의 피치를 미세화할 수 있도록 하고, 상기 피치의 미세화에 따라 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 회로 기판 및 반도체 패키지를 제공한다. 나아가, 실시 예에서는 비교 예보다 작은 피치를 가지는 실장 패드 사이에 비교 예보다 더 많은 트레이스를 배치할 수 있도록 한 회로 기판 및 반도체 패키지를 제공한다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
- 실시 예 -
도 3은 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 4는 비교 예의 회로 기판과 본원의 회로 기판의 밀착력을 비교하기 위한 도면이다.
도 3을 참조하면, 회로 기판은 적어도 1개의 칩이 실장될 수 있도록 하는 실장 공간을 제공한다. 상기 회로 기판에 실장되는 칩은, 1개일 수 있으며, 이와 다르게 2개일 수 있으며, 이와 다르게 3개 이상일 수 있다. 예를 들어, 회로 기판에는 1개의 프로세서 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩이 실장될 수 있으며, 이와 다르게 1개의 프로세서 칩과 함께 1개의 메모리 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩과 적어도 1개의 메모리 칩이 실장될 수 있다.
회로 기판은 절연층(110)을 포함한다.
상기 절연층(110)은 RCC(Resin coated copper)일 수 있다.
이에 따라, 상기 절연층(110)은 레진 및 상기 레진 내에 분산 배치된 필러(111)를 포함할 수 있다. 상기 절연층(110)은 반도체 패키지용 수지일 수 있다. 실시 예에서는 상기 반도체 패키지용 수지를 구성하는 절연층(110) 내의 조성물의 함량 변화를 통해, 상기 절연층(110)이 가지는 유전율을 3.2Dk 이하로 낮출 수 있도록 한다. 바람직하게. 실시 예에서는 상기 반도체 패키지용 수지를 구성하는 절연층(110) 내의 조성물의 함량 변화를 통해, 상기 절연층(110)이 가지는 유전율을 3.0Dk 이하로 낮출 수 있도록 한다. 더욱 바람직하게, 실시 예에서는 반도체 패키지용 수지를 구성하는 절연층(110) 내의 조성물의 함량 변화를 통해, 상기 절연층(110)이 가지는 유전율을 2.9Dk 내지 3.2Dk의 범위를 만족할 수 있도록 한다.
상기와 같은 절연층(110)은 레진 및 필러(111)의 복합체이다. 절연층(110)은 레진이 가지는 제1 유전율과 상기 필러(111)가 가지는 제2 유전율의 조합에 의한 특정의 제3 유전율을 가질 수 있다. 그리고, 상기 제3 유전율은 2.9Dk 내지 3.2Dk 사이의 범위를 만족할 수 있다. 이에 따라 실시 예에서의 절연층(110)은 고주파 용도에 적합한 회로 기판에 적용 가능하다. 이에 따라 실시 예에서의 절연층(110)은 신호 손실을 최소화할 수 있고, 상기 레진의 표면으로 필러(111)가 노출되는 문제를 해결하여, 이에 따른 신뢰성을 향상시킬 수 있도록 한다.
상기 레진은 저유전율을 가질 수 있다. 이때, 일반적인 레진의 종류 및 상기 레진의 종류에 따른 유전율을 살펴보면 표 1과 같다.
material Phenolic Epoxy Maleimide 또는 modify epoxy Cyanate PTFE
유전율(Dk) 4.5~6.5 3.5~5.0 2.3~2.5 2.6~3.0 2.2
상기와 같이 레진은 다양한 물질을 포함할 수 있다. 이때, Phenolic이나 일반 에폭시, 그리고 cyanate를 포함하는 레진은 유전율이 2.6 Dk 이상으로 나타난다. 또한, 상기 PTFE를 포함하는 레진은 2.2 Dk 정도의 저유전율을 가지고 있으나, 높은 공정 온도 조건이 요구된다. 예를 들어, 일반적인 레진의 요구 공정온도는 250℃이나, 상기 PTFE는 300℃ 이상의 공정 온도가 요구된다. 또한, 상기 PTFE는 다층의 회로기판을 제조하기 위해서는, 적층 공정 시에 본딩 시트가 필수적으로 요구되며, 이에 따른 전체적인 회로기판의 두께가 증가하여, 회로기판의 슬림화에 문제가 있다.이에 따라 실시 예에서는 변성 에폭시(modify epoxy) 또는 말레이미드(maleimide) 계열을 사용하여 상기 절연층(110)을 구성하는 레진의 유전율을 낮출 수 있도록 한다. 다만, 실시 예는 이에 한정되지 않으며, 상기 유전율은 일반 에폭시 또는 cyanate를 포함할 수도 있을 것이다.
또한, 상기 필러(111)는 일정 수준의 유전율을 가질 수 있다. 예를 들어, 필러(111)는 세라믹 필러로 형성될 수 있다. 이때, 세라믹 필러의 종류에 따른 유전율을 살펴보면 다음의 표 2와 같다.
material SiO2 Al2O3 ZrO3 HfO2 TiO2
유전율(Dk) 3.7~4.2 9.0 3.7~4.2 3.7~4.2 3.7~4.2
상기와 같이, 필러(111)가 Al2O3로 형성된 경우, 상기 필러(111) 자체의 유전율이 9.0 Dk 수준이며, 이에 따라 레진의 유전율만으로 이들의 복합체인 절연층(110)의 유전율을 3.2 Dk 이하로 낮추는데 한계가 있다. 따라서, 실시 예에서는 SiO2, ZrO3, HfO2, 및 TiO2 중 어느 하나의 세라믹 재료를 사용하여 필러(111)를 구성하도록 한다.이에 따라, 필러(111)는 3.7 내지 4.2 Dk 범위의 유전율을 가질 수 있다.
한편, 상기 필러(111)는 직경을 기준으로 복수의 군으로 구분될 수 있다. 예를 들어, 상기 필러(111)는 직경을 기준으로 적어도 3개의 군으로 구분될 수 있다. 예를 들어, 상기 필러(111)는 제1 직경 범위를 가지는 제1 필러군과, 상기 제1 직경 범위보다 작은 제2 직경 범위를 가지는 제2 필러군과, 상기 제2 직경 범위보다 작은 제3 직경 범위를 가지는 제3 필러군을 포함할 수 있다. 구체저긍로, 상기 필러(212)는 제1 직경을 가지는 제1 필러군과, 상기 제1 직경보다 작은 제2 직경을 가지는 제2 필러군과, 상기 제2 직경보다 작은 제3 직경을 가지는 제3 필러군을 포함할 수 있다. 그리고, 상기 제1 필러군이 가지는 제1 직경은 상기 제1 직경 범위를 만족할 수 있다. 또한, 상기 제2 필러군의 제2 직경은 상기 제2 직경 범위를 만족할 수 있다. 또한, 상기 제3 필러군의 제3 직경은 상기 제3 직경 범위를 만족할 수 있다.
실시 예에서는 상기 레진 내에 상기 필러(111)를 분산 배치할 때, 상기 필러(111)를 서로 다른 직경 범위를 기준으로 적어도 3개의 필러군으로 구분하고, 상기 적어도 3개의 필러군을 상기 레진 내에 분산 배치하도록 한다. 이에 따라, 실시 예에서는 상기 절연층(110)이 2.9 내지 3.2Dk의 저유전율을 가지도록 하면서, 상기 절연층(110)이 일정 수준 이상의 강도를 가지도록 한다. 나아가, 실시 예에서는 상기 절연층(110)이 상기 범위의 유전율 및 강도를 가지는 조건에서, 디스미어 후에 상기 필러(111)가 노출되는 것을 최소화하여 이에 따른 마이그레이션 성장을 최소화할 수 있도록 한다.
또한, 실시 예에서의 상기 절연층(110)은 30 내지 42 ppm 수준의 열팽창 계수를 가질 수 있도록 한다.
이를 위해, 상기 절연층(110)에서 상기 필러(111)는 고함량을 가질 수 있다. 예를 들어, 실시 예에서의 절연층(110) 내의 필러(111)의 함량은 68 중량% 내지 76 중량%일 수 있다. 상기 절연층(110) 내의 필러(111)의 함량이 68 중량%보다 낮은 경우, 상기 절연층(110)이 일정 수준 이상의 강도를 가지지 못하면서, 상기 범위의 열팽창계수를 가지지 못할 수 있다. 또한, 상기 절연층(110) 내의 필러(111)의 함량이 76 중량%보다 크면, 상기 절연층(110)이 저유전율을 가지지 못할 수 있다. 따라서, 실시 예에서는 상기 절연층(110) 내에 상기 필러(111)가 65 중량% 내지 76 중량%의 범위를 만족할 수 있도록 한다. 한편, 실시 예에서 상기 필러(111)는 서로 다른 직경 범위를 가지는 복수의 군으로 구분될 수 있다. 또한, 상기 필러(111)의 복수의 군은 서로 다른 함량을 가질 수 있다.
예를 들어, 상기 필러(111)는 서로 다른 직경 범위를 가지는 적어도 3개의 필러 군으로 구분될 수 있다. 구체적으로, 상기 필러(111)는 제1 직경 범위를 가지는 제1 필러군을 포함할 수 있다. 상기 제1 필러군이 가지는 제1 직경 범위는 2㎛ 내지 3.5㎛일 수 있다. 상기 제1 필러군은 상기 필러(111)를 구성하는 다른 필러군이 가지는 직경보다 클 수 있다. 예를 들어, 상기 제1 필러군은 상기 필러(111)에 포함되는 적어도 3개의 필러군들이 각각 가지는 직경 범위에서 가장 큰 직경 범위를 가질 수 있다. 상기 필러(111)는 제2 직경 범위를 가지는 제2 필러군을 포함할 수 있다. 상기 제2 필러군이 가지는 제2 직경 범위는 1㎛ 내지 2㎛일 수 있다. 상기 제2 필러군은 상기 필러(111)를 구성하는 필러군들 중 가장 많은 함량을 가진 필러군일 수 있다. 예를 들어, 상기 제2 필러군은 상기 필러(111)를 구성하는 복수의 필러군들 중에서 중간 직경 범위를 가지는 필러들로 이루어질 수 있다. 그리고, 상기 필러(111)를 구성하는 복수의 필러군들의 각각의 함량 중 상기 중간 직경 범위를 가지는 제2 필러군의 함량이 가장 클 수 있다. 상기 필러(111)는 제3 직경 범위를 가지는 제3 필러군을 포함할 수 있다. 상기 제3 필러군이 가지는 제3 직경 범위는 0.5㎛ 내지 1㎛일 수 있다. 상깅 제3 필러군은 제1 실시 예에서, 상기 필러(111)를 구성하는 복수의 필러군들 중에서 가장 작은 직경 범위를 가지는 필러들로 구성될 수 있다. 상기 제3 필러군은 상기 필러(111)가 가지는 함량 범위 내에서, 상기 절연층(110)이 가져야 하는 유전율을 유지하면서, 상기 절연층(110) 내에서의 레진 흐름 방향을 조절할 수 있도록 한다.
예를 들어, 상기와 같은 필러(111)는 제1 필러군, 제2 필러군 및 제3 필러군을 포함한다. 이때, 상기와 같은 복수의 필러군을 포함하는 필러(111)들 사이에서의 레진의 흐름은 규칙적일 수 있다. 예를 들어, 실시 예에서의 상기 제1 필러군은 가장 큰 직경 범위를 가지고 있다. 이에 따라, 상기 제1 필러군을 구성하는 필러들 사이에는 이보다 작은 직경을 가지는 제2 필러군 및 제3 필러군이 배치될 수 있다. 따라서, 실시 예에서는 상기와 같은 복수의 필러군을 포함하는 필러(111)가 존재하는 상태에서, 레진의 흐름은 상기 가장 큰 직경을 가진 제1 필러군들 사이의 제2 필러군 및 제3 필러군을 따라 이루어질 수 있다.
실시 예에서는 상기 필러(111)에서, 상기 제1 필러군이 5중량% 내지 20중량%의 범위를 가지고 포함될 수 있도록 한다. 상기 제1 필러군이 5중량%보다 작은 함량을 가지면, 상기 절연층(110)이 일정 수준의 강성을 가지지 못할 수 있다. 또한, 상기 제1 필러군이 20중량%보다 큰 함량을 가지면, 상기 제1 필러군의 함량의 증가에 따라 디스미어 공정에서, 절연층(110)의 표면으로 필러가 노출되는 문제가 발생할 수 있다. 그리고, 이는 마이그레이션 성장으로 이어질 수 있다.
또한, 실시 예에는 상기 필러(111)에서, 상기 제2 필러군이 60 중량% 내지 80 중량% 사이의 범위를 가지고 포함될 수 있도록 한다. 상기 제2 필러군이 60중량%보다 작은 함량을 가지면, 상기 절연층(110)이 일정 수준의 강성을 가지지 못할 수 있다. 또한, 상기 제2 필러군이 80 중량%보다 큰 함량을 가지면, 상기 절연층(110)이 요구되는 저유전율을 만족하지 못할 수 있다. 또한, 상기 제2 필러군이 80 중량%보다 큰 함량을 가지면, 디스미어 공정에서, 상기 절연층(110)의 표면으로 필러가 노출되는 문제가 발생할 수 있다.
또한, 실시 예에서는 상기 필러(111)에서 상기 제3 필러군이 10 중량% 내지 30 중량%의 함량을 가질 수 있도록 한다. 상기 제3 필러군이 10 중량%보다 작은 함량을 가지는 경우, 상기 제3 필러군의 함량 감소에 따라 제1 필러군 또는 제2 필러군의 함량이 증가되어야 하며, 이에 따른 신뢰성 문제가 발생할 수 있다. 또한, 상기 제3 필러군이 30 중량%보다 큰 함량을 가지는 경우, 상기 제3 필러군의 함량 증가에 따라 레진 흐름성이 저하될 수 있다.
상기 절연층(110)은 10㎛ 내지 30㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 절연층(110)은 15㎛ 내지 25㎛의 범위의 두께를 가질 수 있다.
한편, 상기에서는 절연층(110) 내에 필러(111)가 직경에 따라 적어도 3개의 군으로 구분되는 것으로 설명하였으나, 이에 한정되지는 않는다. 예를 들어, 절연층(110) 내에 포함된 필러(111)의 직경은 모두 동일할 수 있고, 이와 다르게 직경에 따라 2개의 군으로 구분될 수도 있을 것이다.
실시 예의 절연층(110)의 표면에는 회로 패턴층이 배치될 수 있다.
예를 들어, 상기 절연층(110)의 상면에는 제1 회로 패턴층(120)이 배치될 수 있다. 또한, 절연층(110)의 하면에는 제2 회로 패턴층(130)이 배치될 수 있다.
상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 SAP(Semi Additive Process) 공법으로 형성될 수 있다.
상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 각각 트레이스 및 패드를 포함할 수 있다.
이때, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 각각의 트레이스의 선폭은 2㎛ 내지 15㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 각각의 트레이스의 선폭은 2.2㎛ 내지 12㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 각각의 트레이스의 선폭은 2.5㎛ 내지 10㎛의 범위를 만족할 수 있다.
바람직하게, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 트레이스는 10㎛ 이하의 선폭을 가지는 미세패턴일 수 있다. 그리고, 실시 예에서는 이하에서 설명되는 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 각각의 제1 금속층의 두께 및 상기 절연층(110)의 표면 거칠기 값의 제어를 통해, 상기 상기 절연층(110)과 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 밀착력을 향상시킬 수 있도록 한다.
상기와 같은 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 5㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 7㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 두께가 5㎛ 미만인 경우에는 저항이 증가할 수 있다. 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 두께가 20㎛를 초과하는 경우에는 트레이스의 미세화가 어려울 수 있다.
한편, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 각각 복수의 층 구조를 가질 수 있다.
예를 들어, 상기 제1 회로 패턴층(120)은 제1 금속층(121) 및 제2 금속층(122)을 포함할 수 있다. 이에 대응하게, 상기 제2 회로 패턴층(130)은 제1 금속층(131) 및 제2 금속층(132)을 포함할 수 있다. 이때, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 층 구조는 실질적으로 동일 구조를 가지며, 이하에서는 제1 회로 패턴층(120)의 층 구조를 중심으로 설명하기로 한다.
상기 제1 회로 패턴층(120)은 상기 절연층(110)의 상면에 배치되는 제1 금속층(121)을 포함할 수 있다. 상기 제1 금속층(121)은 무전해 도금층일 수 있다. 바람직하게, 상기 제1 금속층(121)은 화학동도금층일 수 있다.
상기 제1 회로 패턴층(120)은 상기 제1 금속층(121) 상에 배치되는 제2 금속층(122)을 포함할 수 있다. 상기 제2 금속층(122)은 전해 도금층일 수 있다. 예를 들어, 상기 제2 금속층(122)은 상기 제1 금속층(121)을 시드층으로 전해 도금을 진행하여 형성된 층일 수 있다.
상기 제1 금속층(121)의 두께는 상기 제1 회로 패턴층(120)의 트레이스의 선폭의 10% 내지 100%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 금속층(121)의 두께 대비 상기 제1 회로 패턴층(120)의 트레이스의 선폭의 비율은 1배 내지 10배 사이의 범위를 만족할 수 있다.
상기 제1 금속층(121)의 두께는 상기 제1 회로 패턴층(120)의 전체 두께의 5% 내지 50%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 금속층(121)의 두께 대비 상기 제1 회로 패턴층(120)의 전체 두께의 비율은 2배 내지 20배 사이의 범위를 만족할 수 있다.
상기 제1 금속층(121)의 두께는 상기 제2 금속층(122)의 두께의 6% 내지 100%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 금속층(121)의 두께 대비 상기 제2 금속층(122)의 두께의 비율은 1내 내지 19배 사이의 범위를 만족할 수 있다.
구체적으로, 상기 제1 금속층(121)은 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 제1 금속층(121)은 1.2㎛ 내지 2.3㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 제1 금속층(121)은 1.4㎛ 내지 2.2㎛ 사이의 범위의 두께를 만족할 수 있다.
상기 제1 금속층(121)의 두께가 1㎛ 미만이면, 상기 제1 금속층(121)을 구성하는 도금입자의 크기가 작고, 이에 따라 상기 절연층(110)과 상기 제1 금속층(121) 사이의 밀착력이 저하될 수 있다. 그리고, 상기 제1 금속층(121)과 상기 절연층(110) 사이의 밀착력 감소에 따라, 상기 제1 회로 패턴층(120)이 상기 절연층(110)으로 분리되는 문제가 발생할 수 있다.
상기 제1 금속층(121)의 두께가 2.5㎛보다 크면, 상기 제1 회로 패턴층(120)의 미세화가 어려울 수 있다. 예를 들어, 상기 제1 금속층(121)의 두께가 2.5㎛보다 크면, 상기 제1 회로 패턴층(120)의 트레이스의 선폭을 10㎛ 이하로 형성하기 어려울 수 있다.
실시 예에서는 상기 제1 금속층(121)의 두께를 비교 예 대비 증가시키고, 이에 따른 상기 절연층(110)과 상기 제1 금속층(121) 사이의 밀착력을 향상시킬 수 있다.
이하에서는 비교 예와 실시 예의 제1 금속층의 도금 두께 차이에 따라 나타나는 밀착력 차이를 설명하기로 한다.
밀착력(trace shear, gf)
트레이스 선폭 5㎛ 7㎛ 9㎛ 11㎛ 13㎛ 15㎛ 17㎛
비교 예 6.06 7.92 10.59 13.40 14.84 17.26 19.32
실시 예 1
(1.1㎛) 		6.9 8.5 11.4 14.3 15.95 18.99 21.01
실시 예 2
(1.5㎛) 		7.25 9.5 12.05 14.87 17.30 20.22 22.30
실시 예 2의 개선% 19.8% 17.3% 12.3% 10.6% 14.2% 14.9% 14.1%
실시 예 3
(1.9㎛) 		8.46 10.65 13.20 16.26 19.05 22.40 24.77
실시 예 3의 개선(%) 39.6% 34.5% 24.6% 21.3% 28.4% 29.8% 28.2%
표 3을 참조하면, 실시 예에서는 비교 예 대비, 화학동도금층에 대응하는 제1 금속층(121)의 두께가 증가함에 따라, 상기 제1 금속층(121)과 절연층(110) 사이의 밀착력이 증가하는 것을 확인할 수 있었다.
특히, 실시 예에서는 제1 회로 패턴층(120)의 트레이스의 선폭이 10㎛ 이하일 경우, 비교 예 대비 제1 금속층(121)과 절연층(110) 사이의 밀착력이 더욱 향상되는 것을 확인할 수 있었다.
한편, 제1 금속층(121)과 상기 절연층(110)의 상면 사이의 밀착력을 더욱 향상시키기 위해서는, 상기 제1 금속층(121)의 두께를 기준으로 상기 절연층(110)의 상면의 표면 거칠기 값이 결정되는 것이 바람직하다.
예를 들어, 상기 절연층(110)의 중심선 평균 거칠기 값(Ra)은 상기 제1 금속층(121)의 두께의 12% 내지 50%일 수 있다.
예를 들어, 상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 가질 수 있다. 예를 들어, 상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra)은 300nm 내지 500nm일 수 있다.
상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra)이 200nm 미만이면, 상기 절연층(110) 상에 상기 제1 금속층(121)을 도금할 시에 기대할 수 있는 앵커링 효과(anchoring effect)가 낮아질 수 있다.
또한, 상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra)이 600nm를 초과하면, 상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra)이 큼에 따라, 상기 제1 금속층(121)이 상기 절연층(110)의 상면에 균일한 두께를 가지고 형성되지 못하며, 이에 따라 오히려 상기 절연층(110)과 상기 제1 금속층(121) 사이의 밀착력이 저하될 수 있다. 나아가, 상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra)이 600nm보다 크면, 상기 절연층(110) 상에서 상기 제1 금속층(121)을 에칭하는 과정에서 상기 절연층(110)의 상면의 조도 사이로 상기 제1 금속층(121)이 잔존하는 문제가 발생할 수 있고, 상기 잔존하는 금속에 의해 회로 쇼트와 같은 전기 신뢰성 문제가 발생할 수 있다. 나아가, 상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra)이 600nm보다 크면, 스킨 이펙트에 의해 신호 전송 손실이 커질 수 있다.
바람직하게, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)은 상기 제1 금속층(121)의 두께의 80% 내지 600%의 사이의 범위를 만족할 수 있다.
예를 들어, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛일 수 있다. 예를 들어, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)은 3㎛ 내지 5㎛일 수 있다.
예를 들어, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)이 2㎛ 미만이면, 상기 절연층(110) 상에 상기 제1 금속층(121)을 도금할 시에 기대할 수 있는 앵커링 효과(anchoring effect)가 낮아질 수 있다.
또한, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)이 6㎛를 초과하면, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)이 큼에 따라, 상기 제1 금속층(121)이 상기 절연층(110)의 상면에 균일한 두께를 가지고 형성되지 못하며, 이에 따라 오히려 상기 절연층(110)과 상기 제1 금속층(121) 사이의 밀착력이 저하될 수 있다. 나아가, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)이 6㎛보다 크면, 상기 절연층(110) 상에서 상기 제1 금속층(121)을 에칭하는 과정에서 상기 절연층(110)의 상면의 조도 사이로 상기 제1 금속층(121)이 잔존하는 문제가 발생할 수 있고, 상기 잔존하는 금속에 의해 회로 쇼트와 같은 전기 신뢰성 문제가 발생할 수 있다. 나아가, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)이 6㎛보다 크면, 스킨 이펙트에 의해 신호 전송 손실이 커질 수 있다.
한편, 상기 제2 회로패턴층(130)의 제1 금속층(131)도 상기 제1 회로 패턴층(120)의 제1 금속층(121)과 동일한 범위의 두께를 가질 수 있다. 또한, 상기 절연층(110)의 하면은 상기 절연층(110)의 상면과 동일한 중심선 평균 거칠기 값(Ra) 및/또는 최대 단면 높이 값(Rt)을 가질 수 있다.
한편, 상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt) 각각은, 상기 절연층(110)의 상면과 접촉하는 상기 제1 금속층(121)의 하면의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)에 대응할 수 있다.
그리고, 상기와 같은 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)에 따른 절연층과 제1 금속층(121) 사이의 밀착력을 보면 아래의 표 4와 같다.
트레이스 선폭(9㎛) 밀착력(Trace shear, gf)
/ Ra:300nm
Rt: 3㎛		 Ra:400nm
Rt: 4㎛		 Ra:500nm
Rt: 5㎛
제1 금속층 두께:
1.0㎛		 9.10 10.60 12.30
제1 금속층 두께:
1.5㎛		 10.90 12.10 13.50
제1 금속층 두께:
1.9㎛		 11.80 13.20 14.80
상기 표 4에서와 같이, 실시 예에서는 상기 제1 금속층(121)의 두께에 대응하게, 상기 절연층(110) 또는 상기 제1 금속층(121)의 표면의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)를 제어함에 따라, 더욱 향상된 밀착력을 가지는 것을 확인할 수 있었다.
한편, 상기 절연층(110) 내에는 관통 전극(140)이 형성될 수 있다.
상기 관통 전극(140)은 상기 절연층(110)의 관통할 수 있다. 예를 들어, 상기 관통 전극(140)은 상기 제1 회로 패턴층(120)과 상기 제2 회로 패턴층(130) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 관통 전극(140)의 상면은 상기 제1 회로 패턴층(120)과 연결되고, 상기 관통 전극(140)의 하면은 상기 제2 회로 패턴층(130)과 연결될 수 있다.
상기 관통 전극(140)은 상기 절연층(110)을 관통하는 관통 홀(미도시)을 형성하고, 상기 형성된 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 관통 전극(140)을 형성할 수 있다. 상기 관통 전극(140)을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 상기 관통 전극(140)은 제1 금속층(141) 및 제2 금속층(142)을 포함할 수 있다.
상기 관통 전극(140)의 제1 금속층(141)은 상기 제1 회로 패턴층(120)의 제1 금속층(121)에 대응할 수 있고, 상기 관통 전극(140)의 제2 금속층(142)은 상기 제1 회로 패턴층(120)의 제2 금속층(122)에 대응할 수 있다.
이에 따라, 상기 관통 전극(140)의 제1 금속층(141)은 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 관통 전극(140)의 제1 금속층(141)은 1.2㎛ 내지 2.3㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 관통 전극(140)의 제1 금속층(141)은 1.4㎛ 내지 2.2㎛ 사이의 범위의 두께를 만족할 수 있다.
또한, 상기 절연층(110)의 관통 홀의 내벽의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 가질 수 있다. 예를 들어, 상기 절연층(110)의 관통 홀의 내벽의 중심선 평균 거칠기 값(Ra)은 300nm 내지 500nm일 수 있다.
또한, 상기 절연층(110)의 관통 홀의 내벽의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛일 수 있다. 예를 들어, 상기 절연층(110)의 관통 홀의 내벽의 최대 단면 높이 값(Rt)은 3㎛ 내지 5㎛일 수 있다.
한편, 도 4의 (a)에 도시된 바와 같이, 비교 예에서는 트레이스의 선폭이 작아질수록, 트레이스와 절연층 사이의 밀착력이 감소함에 따라 일부 영역에서 트레이스의 분리와 같은 신뢰성 문제가 발생하는 것을 확인할 수 있었다. 도 4에서의 W1은 트레이스의 선폭이 17㎛인 것을 의미하고, W2는 트레이스의 선폭이 15㎛인 것을 의미하고, W3은 트레이스의 선폭이 13㎛인 것을 의미하고, W4은 트레이스의 선폭이 11㎛인 것을 의미하고, W5은 트레이스의 선폭이 9㎛인 것을 의미하고, W6은 트레이스의 선폭이 7㎛인 것을 의미하고, W7은 트레이스의 선폭이 5㎛인 것을 의미한다.
예를 들어, 비교 예에서는 7㎛ 선폭(W6)에서, 일부 영역의 트레이스가 분리됨에 따라 절연층 상에 남아있지 않는 것이 확인되었다.
이와 다르게, 도 4의 (b)에서와 같이 실시 예에서는 모든 선폭에서 트레이스가 절연층 상에 안정적으로 배치되는 것을 확인할 수 있었다.
실시 예에서의 회로 기판은 절연층 및 상기 절연층 상에 배치되는 회로 패턴층을 포함한다. 이때, 실시 예에서의 상기 회로 패턴층은 상기 절연층 상에 배치되는 제1 금속층과, 상기 제1 금속층 상에 배치되는 제2 금속층을 포함한다. 그리고, 상기 제1 금속층은 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 제1 금속층은 1.2㎛ 내지 2.3㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 제1 금속층은 1.4㎛ 내지 2.2㎛ 사이의 범위의 두께를 만족할 수 있다. 이를 통해 실시 예에서는 상기 제1 금속층과 상기 절연층 사이의 밀착력을 향상시킬 수 있고, 나아가 상기 절연층과 상기 회로 패턴층 사이의 밀착력을 향상시킬 수 있다. 이를 통해 실시 예에서는 상기 회로 패턴층의 전기적 신뢰성을 향상시킬 수 있으며, 이에 따른 제품 만족도를 향상시킬 수 있다. 또한, 실시 예에서는 상기 절연층과 상기 회로 패턴층 사이의 밀착력을 향상시킴에 따라, 상기 회로 패턴층을 구성하는 트레이스의 선폭의 미세화가 가능하며, 이에 따른 회로 집적도를 높이거나, 회로 기판의 전체적인 부피를 줄일 수 있다.
또한, 실시 예에서의 상기 절연층의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 가질 수 있다. 상기 절연층의 중심선 평균 거칠기 값(Ra)은 300nm 내지 500nm일 수 있다. 또한, 상기 절연층의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛일 수 있다. 예를 들어, 상기 절연층의 최대 단면 높이 값(Rt)은 3㎛ 내지 5㎛일 수 있다. 이때, 상기 절연층의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)은 상기 절연층과 접촉하는 상기 제1 금속층의 표면의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)일 수 있다. 실시 예에서는 상기 제1 금속층의 두께에 대응하게 상기 중심선 평균 거칠기 값(Ra) 또는 최대 단면 높이 값(Rt)을 제어함에 따라, 상기 제1 금속층의 두께 증가에 따른 앵커링 효과를 더욱 향상시킬 수 있다. 나아가, 실시 예에서는 상기 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)의 제어를 통해, 상기 제1 금속층의 도금 두께 균일도를 향상시킬 수 있으며, 나아가 상기 제1 금속층의 에칭 시에 상기 제1 금속층의 일부가 상기 절연층의 표면에 잔존하는 것을 방지하여, 이에 따른 회로 기판의 전기적 신뢰성을 향상시키면서, 회로 기판의 수율을 향상시킬 수 있다.
- 제조 방법 -
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 5 내지 도 11은 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 5를 참조하면, 실시 예에서는 회로 기판의 제조에 기초가 되는 절연부재를 준비한다. 바람직하게, 실시 예에서는 RCC(Resin coated copper)를 준비할 수 있다. 예를 들어, 상기 절연 부재는 레진 및 필러(111)를 포함하는 절연층(110)과, 상기 절연층(110) 상에 부착된 동박층(200)을 포함할 수 있다.
다음으로, 도 6을 참조하면, 실시 예에서는 상기 절연 부재를 가공하여, 상기 절연 부재를 관통하는 관통 홀(TH)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 7을 참조하면, 실시 예에서는 SAP 공법으로 회로 패턴층을 형성하기 위해, 상기 동박층(200)을 제거하는 공정을 진행할 수 있다.
이때, 상기 동박층(200)이 제거된 이후의 절연층(110)의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 가질 수 있다. 상기 동박층(200)이 제거된 이후의 상기 절연층의 중심선 평균 거칠기 값(Ra)은 300nm 내지 500nm일 수 있다. 또한, 상기 동박층(200)이 제거된 이후의 상기 절연층의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛일 수 있다. 예를 들어, 상기 동박층(200)이 제거된 이후의 상기 절연층의 최대 단면 높이 값(Rt)은 3㎛ 내지 5㎛일 수 있다.
다음으로, 도 8을 참조하면, 실시 예에서는 상기 절연층(110)에 제1 금속층을 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 절연층(110)의 상면, 하면 및 관통 홀(TH)의 내벽에 각각 제1 금속층(210, 220)을 형성하는 공정을 진행할 수 있다.
이때, 상기 제1 금속층(210, 220)은 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 제1 금속층(210, 220)은 1.2㎛ 내지 2.3㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 제1 금속층(210, 220)은 1.4㎛ 내지 2.2㎛ 사이의 범위의 두께를 만족할 수 있다.
다음으로, 도 9를 참조하면, 실시 예에서는 상기 제1 금속층(210, 220) 상에 드라이 필름을 형성하는 공정을 진행할 수 있다.
예를 들어, 실시 예에서는 제1 회로 패턴층(120)이 배치될 영역과 수직으로 중첩되는 제1 개구부(OR1)를 포함하는 제1 드라이 필름(DF1)과, 제2 회로 패턴층(130)이 배치될 영역과 수직으로 중첩되는 제2 개구부(OR2)를 포함하는 제2 드라이 필름(DF2)을 적층하는 공정을 진행할 수 있다.
다음으로, 도 10을 참조하면, 실시 예에서는 제1 금속층(210, 220)을 시드층으로 전해 도금을 진행하여, 상기 드라이 필름(DF1, DF2)의 개구부(OR1, OR2)를 채우는 제2 금속층(230, 240, 250)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 11을 참조하면, 실시 예에서는 드라이 필름(DF1, DF2)을 제거하고, 상기 제1 금속층(210, 220)의 일부를 에칭하는 공정을 진행하여, 제1 금속층 및 제2 금속층을 각각 포함하는 제1 회로 패턴층(120), 제2 회로 패턴층(130) 및 관통 전극(140)을 형성하는 공정을 진행할 수 있다.
- 다층 기판 -
도 12는 제1 실시 예에 따른 다층 회로 기판을 나타낸 도면이다.
도 12를 참조하면, 회로 기판은 제1 내지 제3 절연부(310, 320, 330)을 포함하는 절연 기판과, 회로 패턴층(340)과, 관통 전극(350)을 포함할 수 있다.
상기 제1 내지 제3 절연부(310, 320, 330)를 포함하는 절연 기판은 평판 구조를 가질 수 있다. 상기 절연 기판은 PCB일 수 있다. 여기에서, 상기 절연 기판은 단일 기판으로 구현될 수 있으며, 이와 다르게 다수 개의 절연층이 연속적으로 적층된 다층 기판으로 구현될 수 있다.
이에 따라, 상기 절연 기판은 복수의 절연부(310, 320, 330)를 포함할 수 있다. 도 4에 도시된 바와 같이, 복수의 절연부는 제1 절연부(310), 상기 제1 절연부(310) 위에 배치된 제2 절연부(320) 및 상기 제1 절연부(310) 아래에 배치된 제3 절연부(330)을 포함한다.
상기 제1 절연부(310), 제2 절연부(320) 및 상기 제3 절연부(330)는 서로 다른 절연물질을 포함할 수 있다. 바람직하게, 상기 제1 절연부(310)는 유리 섬유를 포함할 수 있다. 그리고, 상기 제2 절연부(320) 및 제3 절연부(330)는 상기 제1 절연부(310)와는 다르게 유리 섬유를 포함하지 않을 수 있다. 바람직하게, 상기 제2 절연부(320) 및 제3 절연부(330)는 도 3에 도시된 RCC를 포함할 수 있다.
이에 따라, 상기 제1 절연부(310)를 구성하는 각각의 절연층의 두께는 상기 제2 절연부(320) 및 상기 제3 절연부(330)를 구성하는 각각의 절연층의 두께와 다를 수 있다. 다시 말해서, 상기 제1 절연부(310)를 구성하는 각 절연층의 두께는 상기 제2 절연부(320) 및 상기 제3 절연부(330)를 구성하는 각 절연층의 두께보다 클 수 있다.
즉, 상기 제1 절연부(310)에는 유리 섬유가 포함되고, 상기 유리 섬유는 일반적으로 12㎛의 두께를 가진다. 이에 따라 상기 제1 절연부(310)를 구성하는 각 절연층의 두께는 상기 유리 섬유를 포함하며, 이에 따라 19㎛ 내지 23㎛의 사이의 범위를 가질 수 있다.
이와 다르게, 상기 제2 절연부(320)에는 유리 섬유가 포함되지 않는다. 바람직하게, 상기 제2 절연부(320)를 구성하는 각 절연층은 RCC로 구성될 수 있다.
또한, 상기 제3 절연부(330)에는 유리 섬유가 포함되지 않는다. 바람직하게, 상기 제3 절연부(330)를 구성하는 각 절연층은 RCC일 수 있다.
즉, 비교 예에서의 회로 기판을 구성하는 절연부는 복수의 절연층을 포함하며, 상기 복수의 절연층은 모두 유리 섬유를 포함하는 프리프레그로 구성되었다. 이때, 비교 예의 회로 기판은 프리프레그를 기준으로 유리 섬유의 두께를 줄이기가 어렵다. 이는, 상기 프리프레그의 두께가 감소하는 경우, 상기 프리프레그에 포함된 유리 섬유가 상기 프리프레그의 표면에 배치되는 회로 패턴과 접촉할 수 있으며, 이에 따른 크랙 리스트가 발생하기 때문이다. 이에 따라, 비교 예에서의 회로기판은 PPG의 두께를 감소시키는 경우, 이에 따른 유전체 파괴 및 회로패턴의 손상이 발생할 수 있었다. 이에 따라, 비교 예에서의 회로기판은 프리프레그를 구성하는 유리 섬유의 두께로 인해 전체적인 두께를 감소시키는데 한계가 있었다.
또한, 비교 예에서의 회로 기판은 유리 섬유를 포함한 프리프레그만의 절연층으로 구성되기 때문에, 높은 유전율을 가지고 있다. 그러나, 높은 유전율을 가지는 유전체의 경우, 고주파 대용으로 접근하기가 어려운 문제가 있다. 즉, 비교 예에서의 회로 기판은 유리 섬유의 유전율이 높은 관계로 고주파수 대역에서 유전율이 파괴되는 현상이 발생하게 된다.
이에 따라, 실시 예에서는 다층 회로 기판에서, 적어도 일부의 층은 도 3에 도시된 RCC를 포함하도록 하여, 이에 따른 회로 기판의 두께를 슬림하게 하면서 고주파수 대역에서도 신호 손실을 최소화할 수 있고, 나아가 회로 패턴층과 절연층 사이의 밀착력이 향상된 신뢰성 높은 회로기판을 제공할 수 있다.
제1 절연부(310)는 아래에서부터 제1 절연층(311), 제2 절연층(312), 제3 절연층(313) 및 제4 절연층(314)을 포함할 수 있다. 그리고, 상기 제1 절연층(311), 제2 절연층(312), 제3 절연층(313) 및 제4 절연층(314) 내에는 각각 유리 섬유가 포함될 수 있다. 예를 들어, 상기 제1 절연층(311), 제2 절연층(312), 제3 절연층(313) 및 제4 절연층(314)은 각각 프리프레그를 포함할 수 있다.
한편, 본원의 실시 예에서의 절연 기판은 절연층을 기준으로 8층으로 구성될 수 있다. 그러나, 실시 예는 이에 한정되지 않으며, 상기 절연층의 전체 층 수는 증가 또는 감소할 수 있을 것이다.
또한, 제1 실시 예에서 상기 제1 절연부(310)는 4층으로 구성될 수 있다. 예를 들어, 제1 실시 예에서 상기 제1 절연부(310)는 4층의 프리프레그로 구성될 수 있다.
또한, 상기 제2 절연부(320)는 아래에서부터 제5 절연층(321), 제6 절연층(322)을 포함할 수 있다. 상기 제2 절연부(320)를 구성하는 제5 절연층(321) 및 제6 절연층(322)은 RCC를 포함할 수 있다.
또한, 제3 절연부(330)는 위에서부터 제7 절연층(331) 및 제8 절연층(332)을 포함할 수 있다. 상기 제3 절연부(330)를 구성하는 제7 절연층(331) 및 제8 절연층(332)은 RCC를 포함할 수 있다.
이에 따라, 상기 제2 절연부(320) 및 제3 절연부(330) 상에 배치되는 회로 패턴층들은, 도 3에 도시된 제1 및 제2 회로 패턴층에 대응하는 구조를 가질 수 있을 것이다.
즉, 상기 제1 절연부(310), 제2 절연부(320) 및 제3 절연부(330) 각각을 구성하는 절연층의 표면에는 회로 패턴층(340)이 배치될 수 있다.
바람직하게, 제1 절연층(311), 제2 절연층(312), 제3 절연층(313), 제4 절연층(314), 제5 절연층(321), 제6 절연층(322), 제7 절연층(331) 및 제8 절연층(332)의 적어도 일면에는 회로 패턴층(340)이 배치될 수 있다.
상기 제1 절연부(310), 제2 절연부(320) 및 제3 절연부(330)를 구성하는 각각의 복수의 절연층 중 적어도 하나에는 적어도 하나의 관통 전극(350)가 형성된다. 상기 관통 전극(350)는 상기 복수의 절연층 중 적어도 하나의 절연층을 관통하며 배치된다. 상기 관통 전극(350)는 상기 복수의 절연층 중 어느 하나의 절연층만을 관통할 수 있으며, 이와 다르게 상기 복수의 절연층 중 적어도 2개의 절연층을 공통으로 관통하며 형성될 수도 있다. 이에 따라, 상기 관통 전극(350)는 서로 다른 절연층의 표면에 배치되어 있는 회로 패턴을 상호 전기적으로 연결한다.
도 13은 제2 실시 예에 따른 다층 회로기판을 나타낸 도면이고, 도 14는 제3 실시 예에 따른 다층 회로기판을 나타낸 도면이다.
도 13 및 도 14을 참조하면, 회로기판은 절연 기판의 전체 적층 구조에서, PPG로 구성되는 제1 절연부의 층수, RCC로 구성되는 제2 절연부 및 제3 절연부의 각각의 층수에 차이가 있다.
도 13을 참조하면, 제2 실시 예에서의 회로기판은 제1 절연부(310a), 제2 절연부(320a) 및 제3 절연부(330a)를 포함한다.
그리고, 제1 절연부(310a)는 2층의 프리프레그(311a, 312a)를 포함할 수 있다.
또한, 제2 절연부(320a)는 3층의 RCC(321a, 322a, 323a)를 포함할 수 있다.
또한, 제3 절연부(330a)는 3층의 RCC(331a, 332a, 333a)를 포함할 수 있다.
도 14를 참조하면, 제3 실시 예에서의 회로기판은 하나의 절연부(310b)만을 포함할 수 있다. 그리고, 상기 절연부(310b)는 8층 구조를 가질 수 있다.
또한, 상기 절연부(310b)는 모두 RCC(311b, 312b, 313b, 314b, 315b, 316b, 317b, 318b)를 포함할 수 있다.
- 반도체 패키지 -
도 15는 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 15를 참조하면, 반도체 패키지는 도 12 내지 도 14 중 적어도 하나의 다층 기판을 포함할 수 있다. 일 실시 예에서의 상기 반도체 패키지에 포함되는 회로 기판은 패키지 기판일 수 있다. 다른 실시 예에서의 상기 반도체 패키지에 포함되는 회로 기판은 상기 패키지 기판 상에 배치되는 연결 기판일 수 있다. 예를 들어, 상기 연결 기판은 인터포저를 포함할 수 있다.
이를 위한 상기 반도체 패키지를 구성하는 다층 회로 기판은 복수의 절연층(411, 412, 413, 414)을 포함하는 제1 절연부(410), 복수의 절연층(421, 422)을 포함하는 제2 절연부(420) 및 복수의 절연층(431, 432)을 포함하는 제3 절연부(430)를 포함할 수 있다. 그리고, 상기 제2 절연부(420) 및 제3 절연부(430)는 RCC를 포함할 수 있고, 이들의 표면에는 도 3에 도시된 바와 같은 제1 및 제2 회로 패턴층이 배치될 수 있다.
한편, 반도체 패키지는 최상측에 배치된 절연층 상에 배치되는 제1 보호층(SR1)과, 최하측에 배치된 절연층 상에 배치되는 제2 보호층(SR2)을 포함한다.
또한, 상기 반도체 패키지는 최상측에 배치된 회로 패턴층 상에 배치되는 접속부(500)를 포함한다. 상기 접속부(500)는 솔더볼일 수 있으나, 이에 한정되는 것은 아니다.
또한, 반도체 패키지는 상기 접속부(500) 상에 부착되는 칩(600)을 포함할 수 있다.
상기 칩(600)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(600)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다.
또한, 도면 상에는 도시되지 않았지만, 실시 예의 반도체 패키지는 추가 칩을 더 포함할 수 있다. 예를 들어, 실시 예에서는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 2개의 칩이 상기 회로 기판 상에 일정 간격을 두고 각각 배치될 수 있다. 예를 들어, 실시 예에서의 칩(600)은 센트랄 프로세서 칩 및 그래픽 프로세서 칩을 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 복수의 칩은 상기 회로 기판 상에서 상호 일정 간격 이격될 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 150㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 120㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 100㎛ 이하일 수 있다.
바람직하게, 상기 복수의 칩 사이의 이격 간격은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 상기 복수의 칩 사이의 이격 간격이 60㎛보다 작으면, 상기 복수의 칩의 상호 간의 간섭에 의해, 동작 신뢰성에 문제가 발생할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 상기 복수의 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 반도체 패키지의 부피가 커질 수 있다.
실시 예에서의 회로 기판은 절연층 및 상기 절연층 상에 배치되는 회로 패턴층을 포함한다. 이때, 실시 예에서의 상기 회로 패턴층은 상기 절연층 상에 배치되는 제1 금속층과, 상기 제1 금속층 상에 배치되는 제2 금속층을 포함한다. 그리고, 상기 제1 금속층은 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 제1 금속층은 1.2㎛ 내지 2.3㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 제1 금속층은 1.4㎛ 내지 2.2㎛ 사이의 범위의 두께를 만족할 수 있다. 이를 통해 실시 예에서는 상기 제1 금속층과 상기 절연층 사이의 밀착력을 향상시킬 수 있고, 나아가 상기 절연층과 상기 회로 패턴층 사이의 밀착력을 향상시킬 수 있다. 이를 통해 실시 예에서는 상기 회로 패턴층의 전기적 신뢰성을 향상시킬 수 있으며, 이에 따른 제품 만족도를 향상시킬 수 있다. 또한, 실시 예에서는 상기 절연층과 상기 회로 패턴층 사이의 밀착력을 향상시킴에 따라, 상기 회로 패턴층을 구성하는 트레이스의 선폭의 미세화가 가능하며, 이에 따른 회로 집적도를 높이거나, 회로 기판의 전체적인 부피를 줄일 수 있다.
또한, 실시 예에서의 상기 절연층의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 가질 수 있다. 상기 절연층의 중심선 평균 거칠기 값(Ra)은 300nm 내지 500nm일 수 있다. 또한, 상기 절연층의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛일 수 있다. 예를 들어, 상기 절연층의 최대 단면 높이 값(Rt)은 3㎛ 내지 5㎛일 수 있다. 이때, 상기 절연층의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)은 상기 절연층과 접촉하는 상기 제1 금속층의 표면의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)일 수 있다. 실시 예에서는 상기 제1 금속층의 두께에 대응하게 상기 중심선 평균 거칠기 값(Ra) 또는 최대 단면 높이 값(Rt)을 제어함에 따라, 상기 제1 금속층의 두께 증가에 따른 앵커링 효과를 더욱 향상시킬 수 있다. 나아가, 실시 예에서는 상기 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)의 제어를 통해, 상기 제1 금속층의 도금 두께 균일도를 향상시킬 수 있으며, 나아가 상기 제1 금속층의 에칭 시에 상기 제1 금속층의 일부가 상기 절연층의 표면에 잔존하는 것을 방지하여, 이에 따른 회로 기판의 전기적 신뢰성을 향상시키면서, 회로 기판의 수율을 향상시킬 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 절연층; 및
    상기 절연층 상에 배치되는 회로 패턴층을 포함하고,
    상기 회로 패턴층은,
    상기 절연층 상에 배치되는 제1 금속층과,
    상기 제1 금속층 상에 배치되는 제2 금속층을 포함하고,
    상기 제1 금속층은,
    1㎛ 내지 2.5㎛ 사이의 범위의 두께를 가지는,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 금속층은,
    상기 절연층 상에 배치된 무전해 도금층이고,
    상기 제2 금속층은,
    상기 제1 금속층을 시드층으로 형성된 전해 도금층인,
    회로 기판.
  3. 제1항에 있어서,
    상기 제1 금속층과 접촉하는 상기 절연층의 표면의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 만족하는,
    회로 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 금속층과 접촉하는 상기 절연층의 표면의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛ 사이의 범위를 만족하는,
    회로 기판.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 절연층과 접촉하는 상기 제1 금속층의 표면의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 만족하는,
    회로 기판.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 절연층과 접촉하는 상기 제1 금속층의 표면의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛ 사이의 범위를 만족하는,
    회로 기판.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 회로 패턴층은 트레이스를 포함하고,
    상기 트레이스는 2.5㎛ 내지 10㎛의 범위의 선폭을 가지는,
    회로 기판.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 절연층을 관통하는 관통 홀 내에 배치되는 관통 전극을 포함하고,
    상기 관통 전극은,
    상기 절연층의 관통 홀의 내벽에 배치되는 제3 금속층; 및
    상기 관통 전극의 제3 금속층 상에 배치되고, 상기 관통 홀을 채우는 제4 금속층을 포함하는,
    회로 기판.
  9. 제8항에 있어서,
    상기 제3 금속층은,
    1㎛ 내지 2.5㎛ 사이의 범위의 두께를 가지는,
    회로 기판.
  10. 제8항에 있어서,
    상기 관통 홀의 내벽 및 상기 관통 홀의 내벽과 접촉하는 제3 금속층의 표면중 적어도 하나의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 만족하는,
    회로 기판.
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