WO2021049859A1 - 인쇄회로기판 - Google Patents

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WO2021049859A1
WO2021049859A1 PCT/KR2020/012137 KR2020012137W WO2021049859A1 WO 2021049859 A1 WO2021049859 A1 WO 2021049859A1 KR 2020012137 W KR2020012137 W KR 2020012137W WO 2021049859 A1 WO2021049859 A1 WO 2021049859A1
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insulating layer
circuit pattern
disposed
inorganic filler
height
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양의열
라세웅
유도혁
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엘지이노텍 주식회사
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Definitions

  • the embodiment relates to a printed circuit board, and more particularly, to a printed circuit board on which a supporting insulating layer for supporting a circuit pattern disposed on an outermost layer is disposed, and a method of manufacturing the same.
  • a circuit line width of a package substrate or a printed circuit board on which a semiconductor chip is mounted is miniaturized to several micrometers or less.
  • an embedded trace substrate (hereinafter referred to as'ETS') method of embedding copper foil in an insulating layer has been used in the art.
  • the ETS method is advantageous in minimizing the circuit pitch because there is no circuit loss due to etching because the copper foil circuit is manufactured in a buried form in the insulating layer instead of forming it on the surface of the insulating layer.
  • the 5G communication system uses an ultra-high frequency (mmWave) band (sub 6 gigabyte (6 GHz), 28 gigabyte 28 GHz, 38 gigabyte 38 GHz or higher frequency) to achieve a high data rate.
  • mmWave ultra-high frequency
  • antennas and AP modules are patterned or mounted on a printed circuit board, low loss of the printed circuit board is very important. This means that several substrates constituting an active antenna system, that is, an antenna substrate, an antenna feed substrate, a transceiver substrate, and a baseband substrate must be integrated into one compact unit.
  • printed circuit boards applied to the 5G communication system as described above are manufactured in a light, thin, and shortened trend, and accordingly, circuit patterns are gradually becoming finer.
  • a conventional printed circuit board including a microcircuit pattern has a structure in which the outermost circuit pattern protrudes above the insulating layer, and thus the outermost circuit pattern easily collapses.
  • a printed circuit board having a new structure and a method of manufacturing the same are provided.
  • a structure in which a supporting insulating layer capable of supporting a circuit pattern disposed at the outermost is disposed is provided to provide a printed circuit board capable of improving reliability and a method of manufacturing the same.
  • a printed circuit board capable of solving a reliability problem that may be caused by the filler by removing a filler exposed through the surface of the supporting insulating layer and a method of manufacturing the same is provided.
  • the printed circuit board includes a first insulating layer; A first circuit pattern disposed inside or under the first insulating layer; A second circuit pattern disposed on an upper surface of the first insulating layer; A second insulating layer disposed on the upper surface of the first insulating layer and surrounding the second circuit pattern; And a protective layer disposed on an upper surface of the second insulating layer, wherein the second insulating layer has at least one recess formed on an upper surface, and the protective layer is formed on an upper surface of the second insulating layer. It is placed in the recess.
  • the second insulating layer includes an inorganic filler, and the recess is a region for removing the inorganic filler exposed on an upper surface of the second insulating layer.
  • the second circuit pattern is an outermost circuit pattern, the second circuit pattern and the second insulating layer are disposed to protrude above the upper surface of the first insulating layer, and the height of the second circuit pattern, It is different from the height of the second insulating layer.
  • the lower surface of the second circuit pattern is positioned on the same plane as the lower surface of the second insulating layer.
  • an upper surface of the second circuit pattern is positioned higher than an upper surface of the second insulating layer.
  • the height of the second insulating layer is within a range of 20% to 99% of the height of the second circuit pattern.
  • the second circuit pattern is disposed on the upper surface of the first insulating layer, a side surface of the first part in contact with the second insulating layer, and disposed on the first part, the second insulating layer And a second portion protruding above the upper surface, and the second portion has a portion having an upper width smaller than a lower width.
  • a lower surface of the protective layer is positioned between an upper surface and a lower surface of the second circuit pattern, and an upper surface of the protective layer is positioned on an upper surface of the second circuit pattern.
  • the printed circuit board includes a first insulating layer; A first circuit pattern disposed inside or under the first insulating layer; A second circuit pattern disposed on an upper surface of the first insulating layer; And a second insulating layer disposed on the upper surface of the first insulating layer, surrounding a periphery of the second circuit pattern, and having at least one recess formed on the upper surface, wherein the second circuit pattern is at an outermost surface.
  • the circuit pattern is disposed, the second insulating layer includes a resin and an inorganic filler disposed in the resin, and the recess is a region from which the inorganic filler exposed through the upper surface of the second insulating layer is removed.
  • the second circuit pattern and the second insulating layer are disposed to protrude above the upper surface of the first insulating layer, and the height of the second circuit pattern is higher than the height of the second insulating layer.
  • the height of the second insulating layer is within a range of 20% to 99% of the height of the second circuit pattern.
  • the second circuit pattern is disposed on the upper surface of the first insulating layer, a side surface of the first part in contact with the second insulating layer, and disposed on the first part, the second insulating layer And a second portion protruding above the upper surface, and the second portion has a portion having an upper width smaller than a lower width.
  • the second circuit pattern is a fine pattern
  • the width of the second circuit pattern is in the range of 6 ⁇ m to 15 ⁇ m
  • the interval of the second circuit pattern is in the range of 8 ⁇ m to 15 ⁇ m.
  • a method of manufacturing a printed circuit board includes a first insulating layer, a first circuit pattern buried under the first insulating layer, and an upper surface of the first insulating layer by being disposed on an upper surface of the first insulating layer.
  • the step of removing a portion of the second insulating layer is performed such that the height of the second insulating layer is within a range of 20% to 99% of the height of the second circuit pattern.
  • the second circuit pattern is disposed on the upper surface of the first insulating layer, a side surface of the first part in contact with the second insulating layer, and disposed on the first part, the second insulating layer And a second portion protruding above the upper surface, and the second portion includes a portion having an upper width smaller than a lower width.
  • a protective layer having an opening exposing a surface of the second circuit pattern is disposed on the second insulating layer, and the protective layer is disposed filling a recess formed in the second insulating layer.
  • a second circuit pattern supporting a side portion of the second circuit pattern on the first insulating layer in the second circuit pattern disposed on the first insulating layer and protruding above the surface of the first insulating layer, a second circuit pattern supporting a side portion of the second circuit pattern on the first insulating layer.
  • the upper surface of the second insulating layer is positioned lower than the upper surface of the second circuit pattern. That is, the height of the second insulating layer in the embodiment is lower than the height of the second circuit pattern. Accordingly, it is possible to solve the problem that the exposed area of the surface of the second circuit pattern is reduced due to the second insulating layer remaining on the surface of the second circuit pattern, and accordingly, the problem of reducing the component mounting area. .
  • the second insulating layer is etched so that the upper surface of the second insulating layer is positioned lower than the upper surface of the second circuit pattern.
  • an inorganic filler is present in the second insulating layer.
  • the inorganic filler may protrude and be disposed on the surface of the second insulating layer in the final product. Accordingly, it is possible to increase the surface area of the second insulating layer or the surface roughness of the second insulating layer by protruding the inorganic filler, and accordingly, a protective layer such as a solder resist disposed on the second insulating layer and Can improve its adhesion.
  • the inorganic filler remaining on the second insulating layer or the second circuit pattern is removed, and a protective layer is disposed on the second insulating layer from which the inorganic filler has been removed. Accordingly, as the inorganic filler remains on the second insulating layer, it is possible to solve a problem that a short circuit occurs between a plurality of second circuit patterns, and thus product reliability may be improved.
  • the printed circuit board in the embodiment can be applied to a 5G communication system, and accordingly, it is possible to further improve reliability by minimizing transmission loss of high frequencies.
  • the printed circuit board in the embodiment can be used at a high frequency, and propagation loss can be reduced.
  • FIG. 1 is a view showing a printed circuit board according to a comparative example.
  • FIG. 2 is a view showing a printed circuit board according to an embodiment.
  • FIG. 3 is an enlarged view of an enlarged area B of FIG. 2.
  • 4A is a view showing a printed circuit board according to a comparative example.
  • 4B is a diagram referred to for explanation of a problem occurring according to the height of the second insulating layer.
  • 4C is a view showing a printed circuit board according to the present embodiment.
  • FIG. 5 is a diagram illustrating a shape change of a second circuit pattern according to an exemplary embodiment.
  • FIG. 6 is a view for explaining a problem according to the height of the second insulating layer.
  • 7A is a view showing the surface of a printed circuit board formed by sand blasting.
  • 7B is a view showing the surface of a printed circuit board formed by plasma.
  • 8A and 8B are views showing the printed circuit board shown in FIG. 2 in more detail.
  • FIG. 9 is a view showing the removal amount of the inorganic filler according to the process time according to an embodiment.
  • FIG. 10 is a view showing the penetration depth of a reactive gas over time according to an embodiment.
  • FIG. 11 is a diagram illustrating an amount of removal of an inorganic filler according to a process temperature according to an embodiment.
  • 12A is a view showing a surface change of a second insulating layer before and after removal of an inorganic filler.
  • FIG. 13 to 17 are views illustrating a method of manufacturing a printed circuit board according to an embodiment in order of processes.
  • FIG. 1 is a view showing a printed circuit board according to a comparative example.
  • the printed circuit board according to the comparative example includes a circuit pattern manufactured by the ETS method.
  • the printed circuit board manufactured by the ETS method includes an insulating layer 10, a first circuit pattern 20, and a second circuit pattern 30.
  • the first circuit pattern 20 is buried in the insulating layer 10.
  • the first circuit pattern 20 is buried in the lower region of the insulating layer 10. Accordingly, the lower surface of the first circuit pattern 20 is disposed on the same plane as the lower surface of the insulating layer 10.
  • a second circuit pattern 30 is disposed on the upper surface of the insulating layer 10.
  • the second circuit pattern 30 has a structure protruding above the upper surface of the insulating layer 10.
  • a printed circuit board including only one insulating layer 10 and having a two-layer structure based on the circuit pattern layer is illustrated, but the number of layers of the circuit pattern of the printed circuit board may be further increased.
  • the second circuit pattern 30 disposed at the outermost side has a structure protruding above the surface of the insulating layer 10.
  • circuit patterns are gradually becoming finer.
  • the outermost layer in which the outermost circuit pattern has a width of 15 ⁇ m and the distance between each circuit pattern is 15 ⁇ m or less apart, the circuit pattern must be formed by the ETS method to be a stable micro circuit pattern. The formation of is possible.
  • the outermost layer circuit pattern disposed at the outermost side has a structure protruding above the upper surface of the insulating layer 10.
  • the protruding second circuit pattern 30 may have a width of 15 ⁇ m or less.
  • the protruding second circuit pattern 30 has a width exceeding 15 ⁇ m, it may be resistant to external impact.
  • the width of the second circuit pattern 30 of the outermost layer is decreasing, and accordingly, the second circuit pattern 30 is In the case of having a structure protruding above the upper surface of the layer 10, the second circuit pattern 30 easily collapses due to an external impact.
  • the second circuit pattern 30 of the outermost layer has an extremely fine pattern shape, and accordingly, a problem arises that it is easily collapsed or rubbed by a small external impact.
  • an embodiment is to provide a printed circuit board having a new structure and a control method thereof capable of solving a reliability problem of a fine pattern disposed at the outermost side.
  • FIG. 2 is a diagram illustrating a printed circuit board according to an exemplary embodiment
  • FIG. 3 is an enlarged view of area B of FIG. 2.
  • the printed circuit board 100 includes a first insulating layer 110, a second insulating layer 140, a first circuit pattern 120, a second circuit pattern 130, and a protective layer. Includes 150.
  • the printed circuit board 100 has a two-layer structure centering on the circuit pattern layer, this is only an example, and the number of the circuit pattern layers may be further increased.
  • the first circuit pattern 120 in FIG. 2 may be a first outermost layer disposed at the bottom of the plurality of circuit pattern layers, and the second circuit pattern 140 is a first circuit pattern 120 disposed at the top of the plurality of circuit pattern layers. 2 May be the outermost layer.
  • at least one additional inner insulating layer may be disposed between the first circuit pattern 120 and the second circuit pattern 130, and an inner circuit pattern is disposed on the surface of the inner insulating layer. Can be.
  • the first insulating layer 110 is a substrate on which an electric circuit capable of changing wiring is arranged, and may include all of a printed circuit board, a wiring board, and an insulating substrate made of an insulating material capable of forming circuit patterns on a surface.
  • the first insulating layer 110 may be rigid or flexible.
  • the first insulating layer 110 may include glass or plastic.
  • the first insulating layer 110 includes chemically strengthened/semi-tempered glass such as soda lime glass or aluminosilicate glass, or polyimide (PI), polyethylene terephthalate (polyethylene terephthalate). It may contain reinforced or soft plastics such as terephthalate, PET), propylene glycol (PPG) polycarbonate (PC), or sapphire.
  • the first insulating layer 110 may include a photoisotropic film.
  • the first insulating layer 110 may include a cyclic olefin copolymer (COC), a cyclic olefin polymer (COP), a photoisotropic polycarbonate (PC), or a photoisotropic polymethylmethacrylate (PMMA). I can.
  • the first insulating layer 110 may be bent while having a partially curved surface. That is, the first insulating layer 110 may be bent while partially having a flat surface and partially having a curved surface. In detail, the first insulating layer 110 may be bent while having a curved end or a surface including a random curvature, and may be bent or bent.
  • the first insulating layer 110 may be a flexible substrate having a flexible characteristic.
  • the first insulating layer 110 may be a curved or bent substrate.
  • the first insulating layer 110 represents an electrical wiring connecting circuit components based on a circuit design as a wiring diagram, and an electrical conductor may be reproduced on an insulating material.
  • the first insulating layer 110 mounts electrical components and forms a wiring that connects them in a circuit, and mechanically fixes components other than the electrical connection function of the components.
  • a circuit pattern may be disposed on the surface of the first insulating layer 110.
  • the first circuit pattern 120 may be disposed under the first insulating layer 10.
  • a second circuit pattern 140 may be disposed on the first insulating layer 110.
  • the first circuit pattern 120 may be buried under the first insulating layer 110.
  • the lower surface of the first circuit pattern 120 may be positioned on the lower surface of the first insulating layer 110 and the doil plane.
  • the second circuit pattern 120 may be disposed on the upper surface of the first insulating layer 110.
  • the second circuit pattern 130 may be disposed to have a structure protruding above the upper surface of the first insulating layer 110.
  • the lower surface of the second circuit pattern 130 may be disposed in direct contact with the upper surface of the first insulating layer 110.
  • the first circuit pattern 120 and the second circuit pattern 130 are wires that transmit electrical signals, and may be formed of a metal material having high electrical conductivity.
  • the first circuit pattern 120 and the second circuit pattern 130 are gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and It may be formed of at least one metal material selected from zinc (Zn).
  • the first circuit pattern 120 and the second circuit pattern 130 are gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu) having excellent bonding strength.
  • It may be formed of a paste or solder paste including at least one metal material selected from among zinc (Zn).
  • the first circuit pattern 120 and the second circuit pattern 130 may be formed of copper (Cu) having high electrical conductivity and a relatively inexpensive price.
  • the first circuit pattern 120 and the second circuit pattern 130 are a conventional manufacturing process of a printed circuit board, such as an additive process, a subtractive process, and a modified semi-additive process (MSAP). And SAP (Semi Additive Process) method, etc., and detailed descriptions are omitted here.
  • the second insulating layer 140 may be disposed on the first insulating layer 110.
  • the second insulating layer 140 may be disposed between the second circuit patterns 130 on the first insulating layer 110. That is, the second circuit pattern 130 may be disposed on the first insulating layer 110 to be spaced apart at a predetermined interval.
  • the second insulating layer 140 may be disposed to cover a region of the upper surface of the first insulating layer 110 to which the second circuit pattern 130 is not disposed.
  • the second insulating layer 140 may have a structure in which the second circuit pattern 130 directly contacts.
  • the side surface of the second insulating layer 140 may directly contact the side surface of the second circuit pattern 130.
  • the second insulating layer 140 may be a support insulating layer that surrounds the second circuit pattern 130 and supports the second circuit pattern 130.
  • the second insulating layer 140 may have a structure in which a resin and a filler are mixed. That is, the second insulating layer 140 may be an insulating layer without ABF, RCC, or other glass fibers.
  • the second insulating layer 140 surrounds the second circuit pattern 130 on the first insulating layer 110 and directly contacts the side surface of the second circuit pattern 130 as described above. To form.
  • the second circuit pattern 130 of the fine pattern can be supported by the second insulating layer 140, and accordingly, the second circuit pattern 130 can be stably protected from an external impact. .
  • the second circuit pattern 130 when the second circuit pattern 130 is not a fine pattern, the second circuit pattern 130 may be resistant to external impact, and thus the second insulating layer 140 may be unnecessary.
  • the second circuit pattern 130 when the second circuit pattern 130 is a fine pattern, there is a problem that it is easily collapsed by an external impact, and accordingly, the second circuit pattern 130 is stably formed by using the second insulating layer 140. Be able to support it.
  • the width of the second circuit pattern 130 may range from 6 ⁇ m to 15 ⁇ m. It is difficult to form the second circuit pattern 130 to have a width of less than 6 ⁇ m, and in the case of the second circuit pattern 130 having a width of less than 6 ⁇ m, it is too vulnerable to external shocks, so there may be a problem in reliability. I can.
  • the width of the second circuit pattern 130 may be 15 ⁇ m or less. In this case, the width of the second circuit pattern 130 may be greater than 15 ⁇ m.
  • the second circuit pattern 130 is larger than 15 ⁇ m, the need for the second insulating layer 140 is low, and even without the second insulating layer 140, the second circuit pattern 130 Doesn't crumble easily.
  • the interval between the second circuit patterns 130 is set to have a range of 8 ⁇ m to 15 ⁇ m.
  • the height H2 of the second insulating layer 140 may be smaller than the height H1 of the second circuit pattern 130. That is, the upper surface of the second insulating layer 140 may be positioned lower than the upper surface of the second circuit pattern 130. In addition, the lower surface of the second insulating layer 140 may be positioned on the same plane as the lower surface of the second circuit pattern 130.
  • the height H2 of the second insulating layer 140 and the height H1 of the second circuit pattern 130 may be the same.
  • a part of the second insulating layer 140 is the second circuit pattern It may remain on the surface 130, and accordingly, a problem may occur in the function of the second circuit pattern 130.
  • the functional problem may mean a reliability problem in electrical connection with the device when the second circuit pattern 130 functions as a pad connected to an element (not shown). Accordingly, the height H2 of the second insulating layer 140 is lower than the height H1 of the second circuit pattern 130 to solve the above reliability problem.
  • the height H2 of the second insulating layer 140 is 20% or more compared to the height H1 of the second circuit pattern 130. That is, when the height H2 of the second insulating layer 140 is less than 20% of the height H1 of the second circuit pattern 130, the second circuit pattern is formed by the second insulating layer 140. The 130 may not be stably supported, and accordingly, a collapse problem of the second circuit pattern 130 may occur.
  • the height H2 of the second insulating layer 140 is set to be 99% or less of the height of the second circuit pattern 130. That is, when the height H2 of the second insulating layer 140 exceeds 99% of the height H1 of the second circuit pattern 130, 2 A portion of the resin of the insulating layer 140 may remain, and a reliability problem may occur accordingly.
  • a solder resist is disposed on the first insulating layer 110 instead of the second insulating layer 140.
  • a solder resist is disposed in a state in which the second insulating layer 140 is not disposed, a situation in which the second circuit pattern 130 collapses during the application of the solder resist may occur.
  • the solder resist is removed while the solder resist is applied on the second circuit pattern 130, the possibility of cracking is very high due to the characteristics of the solder resist, and thus a problem may occur in the reliability of the printed circuit board. have.
  • the solder resist may be disposed after the second insulating layer 140 is preferentially disposed to stably support the second circuit pattern 130 of the fine pattern.
  • the protective layer 150 may be disposed on the second insulating layer 140.
  • the protective layer 150 may be formed of at least one or more layers using at least one of SR (Solder Resist), oxide, and Au.
  • SR solder Resist
  • the protective layer 150 may be a solder resist.
  • the protective layer 150 may be disposed on the second insulating layer 140.
  • the lower surface of the protective layer 150 may be disposed in direct contact with the upper surface of the second insulating layer 140.
  • the protective layer 150 may have an opening exposing a surface of at least one of the second circuit patterns 130 disposed on the first insulating layer 110.
  • a lower surface of the protective layer 150 may be positioned lower than an upper surface of the second insulating layer 140.
  • an upper surface of the protective layer 150 may be positioned higher than an upper surface of the second insulating layer 140.
  • FIG. 4A is a view showing a printed circuit board according to a comparative example
  • FIG. 4B is a view referred to for explanation of a problem occurring according to the height of a second insulating layer
  • 4C is a view showing a printed circuit board according to the present embodiment.
  • the second circuit pattern 30 is disposed on the insulating layer 10.
  • the second circuit pattern 30 has a structure protruding above the upper surface of the insulating layer 10.
  • the printed circuit board 100 includes a first insulating layer 110 and a second insulating layer disposed on the first insulating layer 110 and surrounding the second circuit pattern 130.
  • 140A may be deployed.
  • the height of the second insulating layer 140A may be equal to or greater than the height of the second circuit pattern 130.
  • the second insulating layer 140A may remain on the surface of some of the areas C of the second circuit pattern 130, Accordingly, the surface area of the second circuit pattern 130 exposed to the outside may be reduced. In addition, when the surface area of the second circuit pattern 130 is reduced, a mounting defect of the device may not occur due to a reduction in a component mounting area for mounting the device.
  • the printed circuit board 100 has a first insulating layer 110 and a second circuit pattern 130 on the first insulating layer 110.
  • a second insulating layer 140 disposed surrounding) may be disposed.
  • the height of the second insulating layer 140 may be smaller than the height of the second circuit pattern 130.
  • the height of the second insulating layer 140 may have a range between 20% and 99% of the height of the second circuit pattern 130.
  • a second insulating layer supporting the side portion of the second circuit pattern is formed on the first insulating layer. Accordingly, problems such as collapse or friction of the protruding second circuit pattern may be solved by miniaturization of the second circuit pattern, and thus product reliability may be improved.
  • the upper surface of the second insulating layer is positioned lower than the upper surface of the second circuit pattern. That is, the height of the second insulating layer in the embodiment is lower than the height of the second circuit pattern. Accordingly, it is possible to solve the problem that the exposed area of the surface of the second circuit pattern is reduced due to the second insulating layer remaining on the surface of the second circuit pattern, and accordingly, the problem of reducing the component mounting area. .
  • FIG. 5 is a diagram illustrating a shape change of a second circuit pattern 130 according to an exemplary embodiment.
  • the printed circuit board 100 includes a second circuit pattern 130 disposed on the first insulating layer 110.
  • a second insulating layer 140 disposed in a region between the second circuit patterns 130 may be included.
  • the second insulating layer 140 has a height in the range of 20% to 99% of the height of the second circuit pattern 130.
  • the height of the second insulating layer 140 is 80% of the height of the second circuit pattern 130
  • an upper area of 20% of the total area of the second circuit pattern 130 is It may be removed together during the etching process of the second insulating layer 140.
  • the second circuit pattern 130 may include a first portion 131 disposed on the first insulating layer 110 and a second portion 132 disposed on the first portion 131.
  • the first portion 131 is protected by the second insulating layer 140, and thus, the areas of the upper and lower surfaces may be the same.
  • the second part 132 may be partially removed in the etching process of the second insulating layer 140, and thus, the area of the upper surface may be smaller than the area of the lower surface.
  • the cross section of the second portion 132 may have a trapezoidal shape.
  • the side surfaces of the second portion 132 may be arranged to be inclined with a certain inclination.
  • FIG. 6 is a view for explaining a problem according to the height of the second insulating layer.
  • the printed circuit board 100 includes a first insulating layer 110 and a second insulating layer 140B disposed on the first insulating layer 110 and surrounding the second circuit pattern 130. Can be placed.
  • the height of the second insulating layer 140B may be smaller than the height of the second circuit pattern 130.
  • the height of the second insulating layer 140B may be less than 20% of the height of the second circuit pattern 130.
  • the upper area of the second circuit pattern 130 may be removed together in the etching process of the second insulating layer 140.
  • the uppermost area may have a triangular pyramid shape.
  • the upper region of the second circuit pattern 130 may have a triangular shape. Accordingly, a mounting area for mounting a device on the second circuit pattern 130 is not secured, and thus, a mounting failure occurs.
  • the second insulating layer 140 in the embodiment may have a height of 20% to 99% compared to the height H1 of the second circuit pattern 130 as described above by an etching process.
  • the second insulating layer 140 may include a resin and an inorganic filler.
  • the inorganic filler disposed inside the second insulating layer 140 may be exposed on the surface by the etching.
  • the etching of the second insulating layer 140 may be performed by sand blasting, and otherwise, it may be performed by a plasma process.
  • FIG. 7A is a view showing the surface of a printed circuit board formed by sand blasting
  • FIG. 7B is a view showing the surface of a printed circuit board formed by plasma.
  • FIG. 7A (a) is a SEM photograph in which the surfaces of the second insulating layer 140 and the second circuit pattern 130 are enlarged 3000 times.
  • (b) of 7a is an SEM photograph in which the surface of the second circuit pattern 130 is enlarged 10000 times.
  • an inorganic filler 150a may be disposed in the second insulating layer 140, and as the sand blasting process of the second insulating layer 140 proceeds, The inorganic filler 150a may be exposed to the erotic.
  • the inorganic filler 150a included in the second insulating layer 140 also remains on the surface of the second circuit pattern 130.
  • FIG. 7B (a) is a SEM photograph of a 3000 times magnification of the surfaces of the second insulating layer 140 and the second circuit pattern 130 formed by the plasma process.
  • (b) of 7b is an SEM photograph in which the surface of the second circuit pattern 130 is enlarged 10000 times.
  • an inorganic filler 150a may be disposed in the second insulating layer 140, and as the plasma process of the second insulating layer 140 proceeds, The inorganic filler 150a may be exposed.
  • the second insulating layer is positioned so that the upper surface of the second insulating layer is lower than the upper surface of the second circuit pattern. Etch In this case, an inorganic filler is present in the second insulating layer. In addition, by etching the second insulating layer, the inorganic filler may protrude and be disposed on the surface of the second insulating layer in the final product.
  • a protective layer such as a solder resist disposed on the second insulating layer and Can improve its adhesion.
  • 8A and 8B are views showing the printed circuit board shown in FIG. 2 in more detail.
  • FIG. 8A is a view showing the surface of the second insulating layer 140 before removal of the inorganic filler according to the embodiment
  • FIG. 8B is a view showing the surface of the second insulating layer 140 after removal of the inorganic filler according to the embodiment to be.
  • the second insulating layer 140 in the embodiment may have a height of 20% to 99% compared to the height H1 of the second circuit pattern 130 as described above by an etching process. I can.
  • the second insulating layer 140 may include a resin and an inorganic filler.
  • the inorganic filler disposed inside the second insulating layer 140 may be exposed on the surface by the etching.
  • the second insulating layer 140 has a height lower than that of the second circuit pattern 130 through an etching process while covering the second circuit pattern 130.
  • the second insulating layer 140 includes an inorganic filler disposed in the resin, and the inorganic filler 145 may be exposed on the surface of the second insulating layer 140 through the etching process.
  • the etching process may be performed through a sand blast process, and the surface of the second insulating layer 140 may have a curvature. That is, the surface of the second insulating layer 140 is not flat and may have a curvature.
  • the inorganic filler 145 may function to improve bonding strength with the protective layer 150 by imparting roughness to the surface of the second insulating layer 140.
  • the inorganic filler 145 may cause a short circuit failure of the second circuit pattern 130.
  • the inorganic filler 145 remains not only on the surface of the second insulating layer 140 but also on the upper surface of the second circuit pattern 130.
  • electrical defects such as an open short may occur.
  • the occurrence of electrical defects such as the open short is prevented through the process of removing the inorganic filler 145.
  • a recess is formed on the surface of the second insulating layer 140.
  • the recess may be formed by removing the inorganic filler 145 exposed through the surface of the second insulating layer 140. That is, the recess may be a region in which the inorganic filler 145 is disposed. Accordingly, the recess may have the same diameter as the diameter of the inorganic filler 145.
  • the inorganic filler 145 may be a Si filler.
  • the inorganic filler 145 may be removed using a fluorinated gas such as (NH4)HF2.
  • a fluorinated gas such as (NH4)HF2.
  • (NH4)HF2 as a removal gas in the removal process for removal of the inorganic filler 145, the reaction formula is as follows.
  • the inorganic filler 145 remaining on the surface of the second insulating layer 140 and the surface of the second circuit pattern 130 can be efficiently removed using the (NH4)HF2. .
  • the inorganic filler 145 may be removed through a process such as dipping or spraying.
  • FIG 9 is a view showing the removal amount of the inorganic filler according to the process time according to the embodiment
  • Figure 10 is a view showing the penetration depth of the reactive gas according to the time according to the embodiment
  • Figure 11 is a process temperature according to the embodiment It is a diagram showing the removal amount of the inorganic filler.
  • the penetration depth of the reactive gas increases around the surface of the second insulating layer 140.
  • FIG. 11 shows the removal amount of the inorganic filler 145 that changes according to the process temperature in a state in which the process time is fixed (eg, 10 minutes).
  • FIG. 12A is a view showing changes in the surface of the second insulating layer before and after removal of the inorganic filler
  • FIG. 12B shows changes in the surface of the second circuit pattern before and after removal of the inorganic filler.
  • an inorganic filler 145 may be disposed in the second insulating layer 140. Accordingly, as a sand blasting process or a plasma process is performed, the second insulating layer ( The inorganic filler 145 may be exposed on the surface of 140).
  • the inorganic filler 145 as in (a) of FIG. 12A is It was confirmed that all of them were removed, and accordingly, it was confirmed that a recess was formed on the surface of the second insulating layer 140.
  • FIG. 13 to 17 are views illustrating a method of manufacturing a printed circuit board according to an embodiment in order of processes.
  • the circuit pattern 130 is formed.
  • the first circuit pattern 120 and the second circuit pattern 130 may be formed by the ETS method.
  • the manufacturing process of the printed circuit board may start from preparing a separation carrier (not shown).
  • a first circuit pattern 120 may be formed on the separation carrier.
  • the first circuit pattern 120 is an additive process, a subtractive process, a modified semi-additive process (MSAP), and a semi-additive process (SAP), which are conventional manufacturing processes for printed circuit boards. And the like, and detailed descriptions are omitted here.
  • the first circuit pattern 120 is a wiring that transmits an electrical signal, and may be formed of a metal material having high electrical conductivity.
  • the first circuit pattern 120 is at least selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn). It can be formed of a single metallic material.
  • the first circuit pattern 120 is selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn) having excellent bonding power. It may be formed of a paste or solder paste containing at least one metal material.
  • the first circuit pattern 120 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • the first circuit pattern 120 When the first circuit pattern 120 is formed, a first insulating layer 110 covering the first circuit pattern 120 is formed on the separation carrier. Accordingly, the first circuit pattern 120 may have a structure buried in the lower region of the first insulating layer 110.
  • a second circuit pattern 130 may be formed on the first insulating layer 110.
  • a second insulating layer 140 is formed on the first insulating layer 110.
  • the second insulating layer 140 may be disposed to cover the second circuit pattern 130.
  • the second insulating layer 140 may have a height greater than that of the second circuit pattern 130 and may be disposed on the first insulating layer 110.
  • the second insulating layer 140 is etched by performing a sand blast process or a plasma process.
  • the height H2 of the second insulating layer 140 is 20% to 99 compared to the height H1 of the second circuit pattern 130. Make sure to have %.
  • the second circuit pattern is formed by the second insulating layer 140.
  • the 130 may not be stably supported, and accordingly, a collapse problem of the second circuit pattern 130 may occur.
  • the height H2 of the second insulating layer 140 is set to be 99% or less of the height of the second circuit pattern 130. That is, when the height H2 of the second insulating layer 140 exceeds 99% of the height H1 of the second circuit pattern 130, 2 A portion of the resin of the insulating layer 140 may remain, and a reliability problem may occur accordingly.
  • the inorganic filler 145 may remain on the surface of the second insulating layer 140, and a part of the inorganic filler 145 may remain on the surface of the second circuit pattern 130.
  • the surface of the second insulating layer 140 may not be flat and may have a curvature.
  • a process of removing the inorganic filler 145 remaining on the surface of the second insulating layer 140 and the surface of the second circuit pattern 130 may be performed.
  • a recess of the trace from which the inorganic filler 145 has been removed may be formed on the surface of the second insulating layer 140.
  • a protective layer 150 may be disposed on the surface of the second insulating layer 140.
  • the protective layer 150 may be disposed filling the recess formed in the surface of the second insulating layer 140.
  • the bonding strength between the protective layer 150 and the second insulating layer 140 may be further improved. .
  • a second circuit pattern supporting a side portion of the second circuit pattern on the first insulating layer in the second circuit pattern disposed on the first insulating layer and protruding above the surface of the first insulating layer, a second circuit pattern supporting a side portion of the second circuit pattern on the first insulating layer.
  • the upper surface of the second insulating layer is positioned lower than the upper surface of the second circuit pattern. That is, the height of the second insulating layer in the embodiment is lower than the height of the second circuit pattern. Accordingly, it is possible to solve the problem that the exposed area of the surface of the second circuit pattern is reduced due to the second insulating layer remaining on the surface of the second circuit pattern, and accordingly, the problem of reducing the component mounting area. .
  • the second insulating layer is etched so that the upper surface of the second insulating layer is positioned lower than the upper surface of the second circuit pattern.
  • an inorganic filler is present in the second insulating layer.
  • the inorganic filler may protrude and be disposed on the surface of the second insulating layer in the final product. Accordingly, it is possible to increase the surface area of the second insulating layer or the surface roughness of the second insulating layer by protruding the inorganic filler, and accordingly, a protective layer such as a solder resist disposed on the second insulating layer and Can improve its adhesion.
  • the second insulating layer is etched so that the upper surface of the second insulating layer is positioned lower than the upper surface of the second circuit pattern.
  • an inorganic filler is present in the second insulating layer.
  • the inorganic filler may protrude and be disposed on the surface of the second insulating layer in the final product. Accordingly, it is possible to increase the surface area of the second insulating layer or the surface roughness of the second insulating layer by protruding the inorganic filler, and accordingly, a protective layer such as a solder resist disposed on the second insulating layer and Can improve its adhesion.
  • the inorganic filler remaining on the second insulating layer or the second circuit pattern is removed, and a protective layer is disposed on the second insulating layer from which the inorganic filler has been removed. Accordingly, as the inorganic filler remains on the second insulating layer, it is possible to solve a problem that a short circuit occurs between a plurality of second circuit patterns, and thus product reliability may be improved.
  • the printed circuit board in the embodiment can be applied to a 5G communication system, and accordingly, it is possible to further improve reliability by minimizing transmission loss of high frequencies.
  • the printed circuit board in the embodiment can be used at a high frequency, and propagation loss can be reduced.

Landscapes

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Abstract

실시 예에 따른 인쇄회로기판은 제1 절연층; 상기 제1 절연층의 하면 또는 내부에 배치된 제1 회로 패턴; 상기 제1 절연층의 상면에 배치된 제2 회로 패턴; 상기 제1 절연층의 상기 상면에 배치되고, 상기 제2 회로 패턴의 주위를 둘러싸는 제2 절연층; 및 상기 제2 절연층의 상면에 배치되는 보호층을 포함하고, 상기 제2 절연층은, 상면에 적어도 하나의 리세스가 형성되고, 상기 보호층은, 상기 제2 절연층의 상면에 형성된 상기 리세스 내에 배치된다.

Description

인쇄회로기판
실시 예는 인쇄회로기판에 관한 것으로, 특히 최외층에 배치되는 회로 패턴을 지지하는 지지 절연층이 배치된 인쇄회로기판 및 이의 제조 방법에 관한 것이다.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 인쇄회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.
인쇄회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰셉(MSAP; modified semi-additive process) 등이 제안되었다.
이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.
한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5 th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.
그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.
이러한 안테나 및 AP 모듈은 인쇄회로기판에 패턴닝되거나 실장되기 때문에, 인쇄회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
그리고, 상기와 같은 5G 통신 시스템에 적용되는 인쇄회로기판은 경박 단소화 트렌드로 제조되며, 이에 따라 회로 패턴은 점점 미세화되어간다.
그러나, 종래의 미세 회로 패턴을 포함하는 인쇄회로기판은 최외곽에 배치된 회로 패턴이 절연층 상부로 돌출되는 구조를 가지며, 이에 따라 상기 최외곽의 회로 패턴이 쉽게 무너지는 문제점을 가진다.
실시 예에서는 새로운 구조의 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 최외곽에 배치된 회로 패턴을 지지할 수 있는 지지 절연층이 배치된 구조를 제공하여 신뢰성을 향상시킬 수 있는 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 지지 절연층의 표면을 통해 노출되는 필러를 제거하여 상기 필러에 의해 발생할 수 있는 신뢰성 문제를 해결할 수 있는 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 인쇄회로기판은 제1 절연층; 상기 제1 절연층의 하면 또는 내부에 배치된 제1 회로 패턴; 상기 제1 절연층의 상면에 배치된 제2 회로 패턴; 상기 제1 절연층의 상기 상면에 배치되고, 상기 제2 회로 패턴의 주위를 둘러싸는 제2 절연층; 및 상기 제2 절연층의 상면에 배치되는 보호층을 포함하고, 상기 제2 절연층은, 상면에 적어도 하나의 리세스가 형성되고, 상기 보호층은, 상기 제2 절연층의 상면에 형성된 상기 리세스 내에 배치된다.
상기 제2 절연층은 무기 필러를 포함하고, 상기 리세스는, 상기 제2 절연층의 상면 위로 노출된 무기 필러의 제거 영역이다.
상기 제2 회로 패턴은 최외곽에 배치된 회로 패턴이고, 상기 제2 회로 패턴 및 상기 제2 절연층은, 상기 제1 절연층의 상기 상면 위로 돌출되어 배치되고, 상기 제2 회로 패턴의 높이는, 상기 제2 절연층의 높이와 다르다.
또한, 상기 제2 회로 패턴의 하면은, 상기 제2 절연층의 하면과 동일 평면 상에 위치한다.
또한, 상기 제2 회로 패턴의 상면은, 상기 제2 절연층의 상면보다 높게 위치한다.
또한, 상기 제2 절연층의 높이는, 상기 제2 회로 패턴의 높이의 20% 내지 99%의 범위 내에 포함된다.
또한, 상기 제2 회로 패턴은, 상기 제1 절연층의 상기 상면 위에 배치되고, 측면이 상기 제2 절연층과 접촉하는 제1 부분과, 상기 제1 부분 위에 배치되고, 상기 제2 절연층의 상면 위로 돌출되는 제2 부분을 포함하며, 상기 제2 부분은, 상부 폭이 하부 폭보다 작은 부분을 갖는다.
또한, 상기 보호층의 하면은, 상기 제2 회로 패턴의 상면 및 하면 사이에 위치하고, 상기 보호층의 상면은, 상기 제2 회로 패턴의 상면 위에 위치한다.
한편, 실시 예에 따른 인쇄회로기판은 제1 절연층; 상기 제1 절연층의 내부 또는 하면에 배치된 제1 회로 패턴; 상기 제1 절연층의 상면에 배치된 제2 회로 패턴; 및 상기 제1 절연층의 상기 상면에 배치되고, 상기 제2 회로 패턴의 주위를 둘러싸며, 상면에 적어도 하나의 리세스가 형성된 제2 절연층을 포함하고, 상기 제2 회로 패턴은 최외곽에 배치된 회로 패턴이고, 상기 제2 절연층은, 레진 및 상기 레진 내에 배치된 무기 필러를 포함하고, 상기 리세스는, 상기 제2 절연층의 상면을 통해 노출된 무기 필러가 제거된 영역이다.
또한, 상기 제2 회로 패턴 및 상기 제2 절연층은, 상기 제1 절연층의 상기 상면 위로 돌출되어 배치되고, 상기 제2 회로 패턴의 높이는, 상기 제2 절연층의 높이보다 높다.
*또한, 상기 제2 절연층의 높이는, 상기 제2 회로 패턴의 높이의 20% 내지 99%의 범위 내에 포함된다.
또한, 상기 제2 회로 패턴은, 상기 제1 절연층의 상기 상면 위에 배치되고, 측면이 상기 제2 절연층과 접촉하는 제1 부분과, 상기 제1 부분 위에 배치되고, 상기 제2 절연층의 상면 위로 돌출되는 제2 부분을 포함하며, 상기 제2 부분은, 상부 폭이 하부 폭보다 작은 부분을 갖는다.
또한, 상기 제2 회로 패턴은 미세 패턴이며, 상기 제2 회로 패턴의 폭은 6㎛ 내지 15㎛ 범위를 가지고, 상기 제2 회로 패턴의 간격은 8㎛ 내지 15㎛ 범위를 가진다.
한편, 실시 예에 따른 인쇄회로기판의 제조 방법은 제1 절연층, 상기 제1 절연의 하부에 매립된 제1 회로 패턴, 및 상기 제1 절연층의 상면에 배치되어 상기 제1 절연층의 상면 위로 돌출되는 제2 회로 패턴을 포함하는 회로 기판을 준비하는 단계; 상기 제1 절연층의 상면 및 상기 제2 회로 패턴의 상면 위에 제2 절연층을 배치하는 단계; 상기 제2 회로 패턴의 상면이 노출되도록 상기 제2 절연층의 일부를 제거하는 단계; 및 상기 제2 절연층의 제거에 따라, 상기 제2 절연층의 표면 및 상기 제2 회로 패턴의 표면에 노출된 무기 필러를 제거하는 단계를 포함하며, 상기 제2 절연층은, 레진 및 상기 레진 내에 배치된 무기 필러를 포함하고, 상기 무기 필러를 제거하는 단계는, 상기 제2 절연층의 표면에 노출된 무기 필러를 제거하여, 상기 제2 절연층의 표면 상에 리세스를 형성하는 단계를 포함한다.
또한, 상기 제2 절연층의 일부를 제거하는 단계는, 상기 제2 절연층의 높이가 상기 제2 회로 패턴의 높이의 20% 내지 99%의 범위 내에 포함되도록 이루어진다.
또한, 상기 제2 회로 패턴은, 상기 제1 절연층의 상기 상면 위에 배치되고, 측면이 상기 제2 절연층과 접촉하는 제1 부분과, 상기 제1 부분 위에 배치되고, 상기 제2 절연층의 상면 위로 돌출되는 제2 부분을 포함하며, 상기 제2 부분은, 상부 폭이 하부 폭보다 작은 부분을 포함한다.
또한, 상기 제2 절연층 위에 상기 제2 회로 패턴의 표면을 노출하는 개구부를 가지는 보호층을 배치하는 단계를 포함하고, 상기 보호층은, 상기 제2 절연층에 형성된 리세스를 채우며 배치된다.
본 발명에 따른 실시 예에 의하면, 제1 절연층 위에 배치되어 상기 제1 절연층의 표면 위로 돌출되는 제2 회로 패턴에 있어서, 상기 제1 절연 위에 상기 제2 회로 패턴의 측부를 지지하는 제2 절연층을 형성한다. 이에 따르면, 제2 회로 패턴의 미세화에 의해 상기 돌출된 제2 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 상기 제2 절연층을 형성함에 있어, 상기 제2 절연층의 상면이 상기 제2 회로 패턴의 상면보다 낮게 위치하도록 한다. 즉, 실시 예에서의 제2 절연층의 높이는 상기 제2 회로 패턴의 높이보다 낮다. 이에 따라, 상기 제2 절연층이 상기 제2 회로 패턴의 표면에 잔류함에 의해 상기 제2 회로 패턴의 표면의 노출 영역이 줄어드는 문제를 해결할 수 있으며, 이에 따른 부품 실장 영역의 축소 문제를 해결할 수 있다.
또한, 실시 예에서는 제2 절연층을 형성한 후에, 상기 제2 절연층의 상면이 상기 제2 회로 패턴의 상면보다 낮게 위치하도록 상기 제2 절연층을 에칭한다. 이때, 상기 제2 절연층 내에는 무기 필러가 존재한다. 그리고, 상기 제2 절연층의 에칭에 의해, 최종 제품에서의 제2 절연층의 표면에는 무기 필러가 돌출되어 배치될 수 있다. 이에 따르면, 상기 무기 필러의 돌출에 의해 상기 제2 절연층의 표면적이나 상기 제2 절연층의 표면 거칠기를 증가시킬 수 있으며, 이에 따라 상기 제2 절연층 상에 배치되는 솔더 레지스트와 같은 보호층과의 접착력을 향상시킬 수 있다.
또한, 실시 예에서는 제2 절연층이나 제2 회로 패턴 상에 잔존하는 무기 필러를 제거하고, 상기 무기 필러가 제거된 제2 절연층 위에 보호층을 배치한다. 이에 따르면, 상기 무기 필러가 제2 절연층 위에 잔존함에 따라 복수의 제2 회로 패턴 사이의 쇼트가 발생하는 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서의 인쇄회로기판은 5G 통신 시스템에 적용 가능하며, 이에 따라 고주파수의 전송 손실을 최소화하여 신뢰성을 더욱 향상시킬 수 있다. 구체적으로, 실시 예에서의 인쇄회로기판은 고주파에서 사용 가능하고, 전파 손실을 줄일 수 있다.
도 1은 비교 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 2는 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 3은 도 2의 B 영역을 확대한 확대도이다.
도 4a는 비교 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 4b는 제2 절연층의 높이에 따라 발생하는 문제의 설명을 위해 참조되는 도면이다.
도 4c는 본 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 5는 실시 예에 따른 제2 회로 패턴의 형상 변화를 나타낸 도면이다.
도 6은 제2 절연층의 높이에 따라 나타내는 문제점을 설명하기 위한 도면이다.
도 7a는 샌드 블러스트에 의해 형성되는 인쇄회로기판의 표면을 나타낸 도면이다.
도 7b는 플라즈마에 의해 형성되는 인쇄회로기판의 표면을 나타낸 도면이다.
도 8a 및 도 8b는 도 2에 도시된 인쇄회로기판을 보다 구체적으로 나타낸 도면이다.
도 9는 실시 예에 따른 공정 시간에 따른 무기 필러의 제거량을 나타낸 도면이다.
도 10은 실시 예에 따른 시간에 따른 반응 가스의 침투 깊이를 나타낸 도면이다.
도 11은 실시 예에 따른 공정 온도에 따른 무기 필러의 제거량을 나타낸 도면이다.
도 12a는 무기 필러의 제거 전 및 제거 후의 제2 절연층의 표면 변화를 나타낸 도면이다.
도 12b는 무기 필러의 제거 전 및 제거 후의 제2 회로 패턴의 표면 변화를 나타낸 것이다.
도 13 내지 도 17은 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
도 1은 비교 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 1을 참조하면, (a)에서와 같이, 비교 예에 따른 인쇄회로기판은 ETS 공법으로 제조된 회로 패턴을 포함한다.
구체적으로, ETS 공법에 의해 제조된 인쇄회로기판은 절연층(10), 제1 회로 패턴(20), 및 제2 회로 패턴(30)을 포함한다.
제1 회로 패턴(20)은 절연층(10) 내에 매립된다.
바람직하게, 제1 회로 패턴(20)은 절연층(10)의 하부 영역에 매립된다. 이에 따라, 제1 회로 패턴(20)의 하면은 절연층(10)의 하면과 동일 평면 상에 배치된다.
절연층(10)의 상면에는 제2 회로 패턴(30)이 배치된다.
제2 회로 패턴(30)은 상기 절연층(10)의 상면 위로 돌출된 구조를 가진다.
한편, 도면 상에는 1개의 절연층(10)만을 포함하고, 회로패턴층을 기준으로 2층 구조를 가지는 인쇄회로기판에 대해 도시하였으나, 인쇄회로기판의 회로패턴의 층수는 더 증가할 수 있다.
다만, 회로 패턴의 층수가 증가하더라도, 최외곽에 배치된 제2 회로 패턴(30)은 절연층(10)의 표면 위로 돌출되는 구조를 가진다.
한편, 최근에는 회로패턴이 점차 미세화되어 가고 있다. 그리고, 폭/간격이 15㎛/15㎛ 이하인 미세 회로 패턴의 경우, 최외층을 ETS 공법으로 구현해야 한다. 즉, 최외층의 회로 패턴이 15㎛의 폭을 가지면서, 각각의 회로 패턴의 간격이 15㎛ 이하 이격되어 배치되어야 하는 미세 회로 패턴의 경우, 상기 회로 패턴을 ETS 공법으로 형성해야 안정적인 미세회로 패턴의 형성이 가능하다.
비교 예에서와 같이, 최외곽에 배치된 최외층 회로 패턴의 경우, 절연층(10)의 상면 위로 돌출된 구조를 가진다. 이때, 상기 돌출된 제2 회로 패턴(30)은 폭이 15㎛ 이하일 수 있다. 여기에서, 상기 돌출된 제2 회로 패턴(30)이 15㎛를 초과하는 폭을 가지는 경우, 외부 충격에 강할 수 있다.
그러나, 도 1의 (b)에서와 같이, 회로 패턴이 점차 미세화되어 가면서 상기 최외층의 제2 회로 패턴(30)의 폭이 작아지고 있으며, 이에 따라 상기 제2 회로 패턴(30)이 상기 절연층(10)의 상면 위로 돌출된 구조를 가지는 경우, 외부 충격에 상기 제2 회로 패턴(30)이 쉽게 무너지는 문제가 발생한다.
즉, 비교 예에서와 같이 최외층의 제2 회로 패턴(30)이 극도로 미세한 패턴 형태를 가지고 있으며, 이에 따라 외부의 작은 충격에서 쉽게 무너지거나 쓸리는 문제가 발생한다.
또한, 최근에는 5G 기술이 발달되면서, 이를 반영할 수 있는 인쇄회로기판에 관심이 고조되고 있다. 이때, 5G 기술이 적용되기 위해서는 인쇄회로기판이 고다층 구조를 가져야 하며, 이에 따른 회로 패턴이 미세화되어야 한다.그러나, 비교 예에서는 미세 패턴을 형성하는 것은 가능하지만, 이를 안정하게 보호할 수 없는 문제점이 있다.
이에 따라, 실시 예는 최외곽에 배치되는 미세 패턴의 신뢰성 문제를 해결할 수 있는 새로운 구조의 인쇄회로기판 및 이의 제어 방법을 제공하고자 한다.
도 2는 실시 예에 따른 인쇄회로기판을 나타낸 도면이고, 도 3은 도 2의 B 영역을 확대한 확대도이다.
도 2 및 도 3을 참조하면, 인쇄회로기판(100)은 제1 절연층(110), 제2 절연층(140), 제1 회로 패턴(120), 제2 회로 패턴(130) 및 보호층(150)을 포함한다.
도 2에서는 회로 패턴층을 중심으로 인쇄회로기판(100)이 2층 구조를 가지는 것으로 도시하였으나, 이는 일 실시 예에 불과할 뿐, 상기 회로 패턴층의 수는 더 증가할 수 있을 것이다.
다만, 도 2에서의 제1 회로 패턴(120)은 복수의 회로 패턴층 중 최하부에 배치되는 제1 최외층일 수 있고, 제2 회로 패턴(140)은 복수의 회로 패턴 중 최상부에 배치되는 제2 최외층일 수 있다. 그리고, 도면 상에는 도시하지 않았지만, 제1 회로 패턴(120) 및 제2 회로 패턴(130) 사이에는 추가적인 적어도 하나의 내부 절연층이 배치될 수 있으며, 상기 내부 절연층의 표면에는 내부 회로패턴이 배치될 수 있다.
제1 절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.
예를 들어, 제1 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(110)은, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 제1 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 제1 절연층(110)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 제1 절연층(110)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제1 절연층(110)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 제1 절연층(110)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 제1 절연층(110)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 제1 절연층(110)은 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 제1 절연층(110)은 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
제1 절연층(110)의 표면에는 회로 패턴이 배치될 수 있다.
바람직하게, 제1 절연층(10)의 하부에는 제1 회로 패턴(120)이 배치될 수 있다. 그리고, 제1 절연층(110)의 상부에는 제2 회로 패턴(140)이 배치될 수 있다.
구체적으로, 제1 회로 패턴(120)은 제1 절연층(110)의 하부에 매립될 수 있다.
이에 따라, 제1 회로 패턴(120)의 하면은 상기 제1 절연층(110)의 하면과 도일 평면 상에 위치할 수 있다.
제2 회로 패턴(120)은 상기 제1 절연층(110)의 상면 위에 배치될 수 있다. 바람직하게, 제2 회로 패턴(130)은 제1 절연층(110)의 상면 위로 돌출되는 구조를 가지고 배치될 수 있다.
이에 따라, 제2 회로 패턴(130)의 하면은 제1 절연층(110)의 상면과 직접 접촉하며 배치될 수 있다.
제1 회로 패턴(120) 및 제2 회로 패턴(130)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
제2 절연층(140)은 제1 절연층(110) 위에 배치될 수 있다. 바람직하게, 제2 절연층(140)은 제1 절연층(110) 상의 상기 제2 회로 패턴(130)의 사이에 배치될 수 있다. 즉, 제2 회로 패턴(130)은 상기 제1 절연층(110) 상에 일정 간격 이격되며 배치될 수 있다. 그리고, 제2 절연층(140)은 상기 제1 절연층(110)의 상면 중 상기 제2 회로 패턴(130)이 배치되지 않은 영역을 덮으며 배치될 수 있다.
이에 따라, 제2 절연층(140)은 상기 제2 회로 패턴(130)가 직접 접촉하는 구조를 가질 수 있다.
바람직하게, 제2 절연층(140)의 측면은 상기 제2 회로 패턴(130)의 측면과 직접 접촉할 수 있다.
즉, 제2 절연층(140)은 상기 제2 회로 패턴(130)의 주위를 둘러싸며 배치되어, 상기 제2 회로 패턴(130)을 지지하는 지지 절연층일 수 있다.
제2 절연층(140)은 레진 및 필러가 혼합된 형태의 구조를 가질 수 있다. 즉, 제2 절연층(140)은 ABF, RCC나 기타의 Glass Fiber가 없는 절연층일 수 있다.
실시 예에서는 상기와 같이 제1 절연층(110) 상에 상기 제2 회로 패턴(130)의 주위를 둘러싸며, 상기 제2 회로 패턴(130)의 측면과 직접 접촉하는 제2 절연층(140)을 형성한다. 그리고, 상기 제2 절연층(140)에 의해 미세 패턴의 제2 회로 패턴(130)을 지지할 수 있도록 하고, 이에 따라 외부 충격으로부터 상기 제2 회로 패턴(130)을 안정적으로 보호할 수 있도록 한다.
이때, 상기 제2 회로 패턴(130)이 미세패턴이 아닌 경우, 상기 제2 회로 패턴(130)은 외부 충격에 강할 수 있고, 이에 따라 상기 제2 절연층(140)이 불필요할 수 있다. 다만, 상기 제2 회로 패턴(130)이 미세패턴인 경우, 외부 충격에 쉽게 무너지는 문제가 있으며, 이에 따라 상기 제2 절연층(140)을 이용하여 상기 제2 회로 패턴(130)을 안정적으로 지지할 수 있도록 한다.
이에 따라, 상기 제2 회로 패턴(130)의 폭은 6㎛ 내지 15㎛ 사이의 범위를 가질 수 있다. 상기 제2 회로 패턴(130)의 폭이 6㎛ 미만을 가지도록 형성하는 것이 어려우며, 6㎛ 미만의 폭을 가지는 제2 회로 패턴(130)의 경우, 외부 충격에 너무 취약하여 신뢰성에 문제가 있을 수 있다. 또한, 상기 제2 회로 패턴(130)의 폭은 15㎛ 이하일 수 있다. 이때, 상기 제2 회로 패턴(130)의 폭은 15㎛보다 클 수 있다. 그러나, 상기 제2 회로 패턴(130)이 15㎛보다 큰 경우, 상기 제2 절연층(140)의 필요성이 낮으며, 상기 제2 절연층(140)이 없어도 상기 제2 회로 패턴(130)이 쉽게 무너지지 않는다.
또한, 제2 회로 패턴(130)의 간격은 8㎛ 내지 15㎛ 범위를 가지도록 한다.
한편, 도 3에서와 같이, 제2 절연층(140)의 높이(H2)는 제2 회로 패턴(130)의 높이(H1)보다 작을 수 있다. 즉, 제2 절연층(140)의 상면은 상기 제2 회로 패턴(130)의 상면보다 낮게 위치할 수 있다. 그리고, 제2 절연층(140)의 하면은 상기 제2 회로 패턴(130)의 하면과 동일 평면 상에 위치할 수 있다.
한편, 상기 제2 절연층(140)의 높이(H2)와 제2 회로 패턴(130)의 높이(H1)를 동일하게 할 수도 있다. 다만, 상기 제2 회로 패턴(130)의 높이(H1)와 상기 제2 절연층(140)의 높이(H2)를 동일하게 하는 경우 상기 제2 절연층(140)의 일부가 상기 제2 회로 패턴(130) 상에 잔존할 수 있으며, 이에 따라 상기 제2 회로 패턴(130)의 기능상에 문제가 발생할 수 있다. 여기에서, 상기 기능 상의 문제는 상기 제2 회로 패턴(130)이 소자(도시하지 않음)와 연결되는 패드 기능을 하는 경우, 상기 소자와의 전기적 연결에 있어서의 신뢰성 문제를 의미할 수 있다. 이에 따라 상기 제2 절연층(140)의 높이(H2)는 상기 제2 회로 패턴(130)의 높이(H1)보다 낮도록 하여 상기와 같은 신뢰성 문제를 해결할 수 있도록 한다.
한편, 상기 제2 절연층(140)의 높이(H2)가 너무 낮은 경우, 상기 제2 회로 패턴(130)이 안정적으로 지지될 수 없다. 따라서 상기 제2 절연층(140)의 높이(H2)는 상기 제2 회로 패턴(130)의 높이(H1) 대비 20% 이상을 가지도록 한다. 즉, 상기 제2 절연층(140)의 높이(H2)가 상기 제2 회로 패턴(130)의 높이(H1)의 20% 미만인 경우, 상기 제2 절연층(140)에 의해 상기 제2 회로 패턴(130)이 안정적으로 지지될 수 없고, 이에 따른 제2 회로 패턴(130)의 무너짐 문제가 발생할 수 있다.
또한, 상기 제2 절연층(140)의 높이(H2)는 상기 제2 회로 패턴(130)의 높이 대비 99% 이하를 갖도록 한다. 즉, 상기 제2 절연층(140)의 높이(H2)가 상기 제2 회로 패턴(130)의 높이(H1)의 99%를 초과하는 경우, 상기 제2 회로 패턴(130)의 표면에 상기 제2 절연층(140)의 레진 일부가 잔존할 수 있고, 이에 따른 신뢰성 문제가 발생할 수 있다.
한편, 일반적인 인쇄회로기판에서는 상기 제2 절연층(140) 대신에 상기 제1 절연층(110) 상에 솔더레지스트가 배치된다. 그러나, 상기 제2 절연층(140)이 배치되지 않은 상태에서 솔더 레지스트를 배치하는 경우, 상기 솔더레지스트의 도포 과정에서 상기 제2 회로 패턴(130)이 무너지는 상황이 발생할 수 있다. 또한, 상기 솔더레지스트가 제2 회로 패턴(130) 위로 도포된 상태에서 상기 솔더레지스트를 제거하는 경우, 상기 솔더레지스트의 특성상 크랙이 발생할 가능성이 매우 높으며 이에 따른 인쇄회로기판의 신뢰성에 문제가 발생할 수 있다.
따라서, 실시 예에서는 상기 제2 절연층(140)을 우선적으로 배치하여 상기 미세패턴의 제2 회로 패턴(130)를 안정적으로 지지한 이후에 솔더레지스트를 배치할 수 있다.
즉, 제2 절연층(140) 상에는 보호층(150)이 배치될 수 있다.
상기 보호층(150)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 보호층(150)은 솔더 레지스트일 수 있다.
상기 보호층(150)은 상기 제2 절연층(140) 위에 배치될 수 있다. 바람직하게, 상기 보호층(150)의 하면은 상기 제2 절연층(140)의 상면과 직접 접촉하며 배치될 수 있다. 상기 보호층(150)은 상기 제1 절연층(110) 상에 배치된 제2 회로 패턴(130) 중 적어도 하나의 회로 패턴의 표면을 노출하는 개구부를 가질 수 있다.
그리고, 상기 보호층(150)의 하면은 상기 제2 절연층(140)의 상면보다 낮게 위치할 수 있다. 또한, 상기 보호층(150)의 상면은 상기 제2 절연층(140)의 상면보다 높게 위치할 수 있다.
이하에서는 상기 제2 절연층(140)의 존재 유무 및 상기 제2 절연층(140)의 높이에 따른 인쇄회로기판(100)에 대해 설명하기로 한다.
도 4a는 비교 예에 따른 인쇄회로기판을 나타낸 도면이고, 도 4b는 제2 절연층의 높이에 따라 발생하는 문제의 설명을 위해 참조되는 도면이다. 도 4c는 본 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 4a에서와 같이 (a) 도면에 따르면, 절연층(10) 상에는 제2 회로 패턴(30)이 배치된다. 이때, 상기 제2 회로 패턴(30)은 상기 절연층(10)의 상면 위에 돌출되는 구조를 가진다. 그리고, 상기 절연층(10) 상에는 상기 제2 회로 패턴(30)을 지지하는 지지 절연층이 존재하지 않는다.
그리고, 도 4a의 (b)에서와 같이, 상기 지지 절연층이 존재하지 않음에 따라 상기 비교 예의 제2 회로 패턴(30) 중 미세 패턴에 해당하는 'A' 영역에서는 회로 패턴의 무너짐이나 쓸림 현상이 발생하게 된다.
도 4b의 (a)에서와 같이, 인쇄회로기판(100)은 제1 절연층(110) 및 상기 1 절연층(110) 상에 제2 회로 패턴(130)을 둘러싸며 배치되는 제2 절연층(140A)이 배치될 수 있다. 이때, 상기 제2 절연층(140A)의 높이는 상기 제2 회로 패턴(130)의 높이와 동일하거나 클 수 있다.
이에 따르면, 도 4b의 (b) 및 (c)에서와 같이, 상기 제2 회로 패턴(130)의 영역 중 일부 영역(C)의 표면에는 상기 제2 절연층(140A)이 잔존할 수 있으며, 이에 따라 외부로 노출되는 상기 제2 회로 패턴(130)의 표면 면적이 감소할 수 있다. 그리고, 상기 제2 회로 패턴(130)의 표면 면적이 감소하는 경우, 소자를 실장하기 위한 부품 실장 영역의 축소로 인해, 상기 소자의 실장 불량이 불생할 수 있다.
반면, 도 4c의 (a), (b) 및 (c)에서와 같이, 인쇄회로기판(100)은 제1 절연층(110) 및 상기 1 절연층(110) 상에 제2 회로 패턴(130)을 둘러싸며 배치되는 제2 절연층(140)이 배치될 수 있다. 이때, 상기 제2 절연층(140)의 높이는 상기 제2 회로 패턴(130)의 높이보다 작을 수 있다. 바람직하게, 제2 절연층(140)의 높이는 상기 제2 회로 패턴(130)의 높이의 20% 내지 99%의 사이의 범위를 가질 수 있다.
이에 따르면, 제1 절연층 위에 배치되어 상기 제1 절연층의 표면 위로 돌출되는 제2 회로 패턴에 있어서, 상기 제1 절연 위에 상기 제2 회로 패턴의 측부를 지지하는 제2 절연층을 형성한다. 이에 따르면, 제2 회로 패턴의 미세화에 의해 상기 돌출된 제2 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 상기 제2 절연층을 형성함에 있어, 상기 제2 절연층의 상면이 상기 제2 회로 패턴의 상면보다 낮게 위치하도록 한다. 즉, 실시 예에서의 제2 절연층의 높이는 상기 제2 회로 패턴의 높이보다 낮다. 이에 따라, 상기 제2 절연층이 상기 제2 회로 패턴의 표면에 잔류함에 의해 상기 제2 회로 패턴의 표면의 노출 영역이 줄어드는 문제를 해결할 수 있으며, 이에 따른 부품 실장 영역의 축소 문제를 해결할 수 있다.
도 5는 실시 예에 따른 제2 회로 패턴(130)의 형상 변화를 나타낸 도면이다.
도 5를 참조하면, 인쇄회로기판(100)은 제1 절연층(110) 상에 배치되는 제2 회로 패턴(130)을 포함한다.
이때, 상기 제1 절연층(110) 상에는 상기 제2 회로 패턴(130)의 사이 영역에 배치되는 제2 절연층(140)을 포함할 수 있다.
여기에서, 상기 제2 절연층(140)은 상기 제2 회로 패턴(130)의 높이의 20% 내지 99%의 범위의 높이를 가지게 된다. 예를 들어, 상기 제2 절연층(140)의 높이가 제2 회로 패턴(130)의 높이의 80%를 가지는 경우, 상기 제2 회로 패턴(130)의 전체 영역의 20%의 상부 영역은 상기 제2 절연층(140)의 에칭 과정에서 함께 제거될 수 있다.
따라서, 제2 회로 패턴(130)은 상기 제1 절연층(110) 위에 배치되는 제1 부분(131)과 상기 제1 부분(131) 위에 배치되는 제2 부분(132)을 포함할 수 있다.
이때, 상기 제1부분(131)은 상기 제2 절연층(140) 에 의해 보호되며, 이에 따라 상면 및 하면의 면적이 서로 동일할 수 있다.
반면, 상기 제2 부분(132)은 상기 제2 절연층(140)의 에칭 공정에서 상부의 일부가 함께 제거될 수 있으며, 이에 따라 상면의 면적이 하면의 면적보다 작을 수 있다. 바람직하게, 상기 제2 부분(132)의 단면은 사다리꼴 형상을 가질 수 있다. 예를 들어, 상기 제2 부분(132)의 측면은 일정 경사를 가지고 기울어지게 배치될 수 있다.
도 6은 제2 절연층의 높이에 따라 나타내는 문제점을 설명하기 위한 도면이다.
도 6에서와 같이, 인쇄회로기판(100)은 제1 절연층(110) 및 상기 1 절연층(110) 상에 제2 회로 패턴(130)을 둘러싸며 배치되는 제2 절연층(140B)이 배치될 수 있다. 이때, 상기 제2 절연층(140B)의 높이는 상기 제2 회로 패턴(130)의 높이보다 작을 수 있다. 바람직하게, 제2 절연층(140B)의 높이는 제2 회로 패턴(130)의 높이의 20% 미만일 수 있다.
이와 같은 경우, 상기 제2 회로 패턴(130)의 상부 영역의 80% 이상은 상기 제2 절연층(140)의 에칭 공정에서 함께 제거될 수 있다. 이때, 상기 제2 회로 패턴(130)의 제거되는 영역이 커짐에 따라 최상부 영역은 삼각뿔의 형상을 가질 수 있다. 바람직하게, 상기 제2 회로 패턴(130)의 상부 영역은 삼각형의 형상을 가질 수 있다. 이에 따르면, 상기 제2 회로 패턴(130)의 상부에 소자를 실장하기 위한 실장 영역이 확보되지 않으며, 이에 따라 실장 불량이 발생하게 된다.
한편, 실시 예에서의 제2 절연층(140)은 에칭 공정에 의해 상기 설명한 바와 같이, 상기 제2 회로 패턴(130)의 높이(H1) 대비 20% 내지 99%의 높이를 가질 수 있다.
이때, 상기 제2 절연층(140)은 레진 및 무기 필러를 포함할 수 있다.
그리고, 상기 에칭에 의해 상기 제2 절연층(140)의 내부에 배치된 무기 필러가 표면 상으로 노출될 수 있다.
한편, 상기 제2 절연층(140)의 에칭은 샌드 블러스트에 의해 이루어질 수 있으며, 이와 다르게 플라즈마 공정에 의해 이루어질 수 있다.
도 7a는 샌드 블러스트에 의해 형성되는 인쇄회로기판의 표면을 나타낸 도면이고, 도 7b는 플라즈마에 의해 형성되는 인쇄회로기판의 표면을 나타낸 도면이다.
도 7a의 (a)는 제2 절연층(140) 및 제2 회로 패턴(130)의 표면을 3000배 확대한 SEM 사진이다. 그리고, 7a의 (b)는 제2 회로 패턴(130)의 표면을 10000배 확대한 SEM 사진이다.
도 7a의 (a)에서와 같이, 상기 제2 절연층(140) 내에는 무기 필러(150a)가 배치될 수 있으며, 상기 제2 절연층(140)의 샌드 블러스트 공정이 진행됨에 따라 표면 상에로 상기 무기 필러(150a)가 노출될 수 있다.
또한, 도 7a의 (b)에서와 같이, 상기 제2 절연층(140)에 포함된 무기 필러(150a)는 상기 제2 회로 패턴(130)의 표면에도 잔류하는 것이 확인될 수 있다.
이때, 제2 회로 패턴의 표면 분석 결과를 보면 표 1과 같다.
원소 농도 단위
O 1.591 wt.%
Si 0.522 wt.%
Cu 97.887 wt.%
합계 100 wt.%
표 1에서와 같이, 제2 회로 패턴(130)의 표면에는 O가 1.591wt.% 존재하는 것이 확인되었으며, Si가 0.522wt.% 존재하는 것이 확인되었으며, 제2 회로 패턴(130)의 원재료인 Cu가 97.887wt.% 존재하는 것이 확인되었다.
도 7b의 (a)는 플라즈마 공정에 의해 형성된 제2 절연층(140) 및 제2 회로 패턴(130)의 표면을 3000배 확대한 SEM 사진이다. 그리고, 7b의 (b)는 제2 회로 패턴(130)의 표면을 10000배 확대한 SEM 사진이다.
도 7b의 (a)에서와 같이, 상기 제2 절연층(140) 내에는 무기 필러(150a)가 배치될 수 있으며, 상기 제2 절연층(140)의 플라즈마 공정이 진행됨에 따라 표면 상에로 상기 무기 필러(150a)가 노출될 수 있다.
또한, 도 7b의 (b)에서와 같이, 상기 제2 절연층(140)에 포함된 무기 필러(150a)는 상기 제2 회로 패턴(130)의 표면에도 잔류하는 것이 확인될 수 있다.
이때, 제2 회로 패턴의 표면 분석 결과를 보면 표 2과 같다.
원소 농도 단위
O 3.725 wt.%
Si 6.664 wt.%
Cu 89.611 wt.%
합계 100 wt.%
표 1에서와 같이, 제2 회로 패턴(130)의 표면에는 O가 3.725wt.% 존재하는 것이 확인되었으며, Si가 6.664wt.% 존재하는 것이 확인되었으며, 제2 회로 패턴(130)의 원재료인 Cu가 89.611wt.% 존재하는 것이 확인되었다.또한, 실시 예에서는 제2 절연층을 형성한 후에, 상기 제2 절연층의 상면이 상기 제2 회로 패턴의 상면보다 낮게 위치하도록 상기 제2 절연층을 에칭한다. 이때, 상기 제2 절연층 내에는 무기 필러가 존재한다. 그리고, 상기 제2 절연층의 에칭에 의해, 최종 제품에서의 제2 절연층의 표면에는 무기 필러가 돌출되어 배치될 수 있다. 이에 따르면, 상기 무기 필러의 돌출에 의해 상기 제2 절연층의 표면적이나 상기 제2 절연층의 표면 거칠기를 증가시킬 수 있으며, 이에 따라 상기 제2 절연층 상에 배치되는 솔더 레지스트와 같은 보호층과의 접착력을 향상시킬 수 있다.
도 8a 및 도 8b는 도 2에 도시된 인쇄회로기판을 보다 구체적으로 나타낸 도면이다.
도 8a는 실시 예에 따른 무기 필러의 제거 전의 제2 절연층(140)의 표면을 나타낸 도면이고, 도 8b는 실시 예에 따른 무기 필러의 제거 후의 제2 절연층(140)의 표면을 나타낸 도면이다.
도 8a를 참조하면, 실시 예에서의 제2 절연층(140)은 에칭 공정에 의해 상기 설명한 바와 같이, 상기 제2 회로 패턴(130)의 높이(H1) 대비 20% 내지 99%의 높이를 가질 수 있다.
이때, 상기 제2 절연층(140)은 레진 및 무기 필러를 포함할 수 있다.
그리고, 상기 에칭에 의해 상기 제2 절연층(140)의 내부에 배치된 무기 필러가 표면 상으로 노출될 수 있다.
구체적으로, 도 8a에서와 같이, 상기 제2 절연층(140)은 상기 제2 회로 패턴(130) 위를 덮은 상태에서 에칭 공정을 통해 상기 제2 회로 패턴(130)보다 낮은 높이를 가지게 된다. 이때, 제2 절연층(140)은 레진 내에 배치된 무기 필러를 포함하며, 상기 에칭 공정을 통해 상기 제2 절연층(140)의 표면 상에는 상기 무기 필러(145)가 노출될 수 있다. 그리고, 상기 에칭 공정은 샌드 블러스트 공정을 통해 진행될 수 있으며, 상기 제2 절연층(140)의 표면은 굴곡을 가질 수 있다. 즉, 상기 제2 절연층(140)의 표면은 편평하지 않고, 곡률을 가질 수 있다.
이때, 상기에서 설명한 바와 같이, 상기 무기 필러(145)는 상기 제2 절연층(140)의 표면에 조도를 부여하여 상기 보호층(150)과이 접합력을 향상시키는 기능을 할 수 있다.
그러나, 상기 무기 필러(145)는 제2 회로 패턴(130)의 쇼트 불량을 야기할 수 있다. 예를 들어, 무기 필러(145)는 상기 제2 절연층(140)의 표면뿐 아니라, 상기 제2 회로 패턴(130)의 상면에도 잔존하게 된다. 그리고, 상기 무기 필러(145)가 항기 제2 회로 패턴(130) 위에 잔존함에 따라 오픈 쇼트 등과 같은 전기 불량이 발생할 수 있다.
따라서, 실시 예에서는 상기 무기 필러(145)를 제거하는 공정을 통해 상기 오픈 쇼트 등과 같은 전기 불량 발생을 방지한다.
도 8b를 참조하면, 상기 제2 절연층(140)의 표면에는 리세스가 형성된다. 상기 리세스는 상기 제2 절연층(140)의 표면을 통해 노출된 무기 필러(145)가 제거됨에 의해 형성될 수 있다. 즉, 상기 리세스는 상기 무기 필러(145)가 배치된 영역일 수 있다. 이에 따라, 상기 리세스는 상기 무기 필러(145)의 직경과 동일한 직경을 가질 수도 있다.
즉, 상기 무기 필러(145)는 Si필러일 수 있다.
이에 따라, 상기 무기 필러(145)는 (NH4)HF2 등과 같은 불화가스를 사용하여 제거할 수 있다. 상기 무기 필러(145)의 제거를 위한 제거 공정 시 제거 가스로써 (NH4)HF2 를 사용하는 경우의 반응식을 보면 다음과 같다.
(반응식) SiO2 + 4NH4HF2 → SiF4 + 4NH4F + 2H2O
상기 반응식에 따르면, 상기 (NH4)HF2 를 이용하여 상기 제2 절연층(140)의표면 및 상기 제2 회로 패턴(130)의 표면 상에 잔존하는 무기 필러(145)를 효율적으로 제거할 수 있다.
이때, 상기 무기 필러(145)는 딥핑이나 스프레이 등의 공정을 통해 제거될 수 있다.
도 9는 실시 예에 따른 공정 시간에 따른 무기 필러의 제거량을 나타낸 도면이고, 도 10은 실시 예에 따른 시간에 따른 반응 가스의 침투 깊이를 나타낸 도면이고, 도 11은 실시 예에 따른 공정 온도에 따른 무기 필러의 제거량을 나타낸 도면이다.
도 9 및 10을 참조하면, 오랜 시간 동안 반응 가스와 반응하는 경우, 반응 깊이가 깊어지고, 이에 따른 무기 필러(145)의 제거량이 증가하는 것을 확인할 수 있다. 이를 정리하면 다음의 표 3과 같다.
시간(min) 표면 SiO2 제거량 침투 깊이
10 50% 1㎛
20 80% 2㎛
30 90% 4㎛
40 95% 6㎛
50 100% 8㎛
60 100% 10㎛
70 100% 12㎛
80 100% 15㎛
90 100% 15㎛
100 100% 15㎛
상기와 같이, 50분 이상 제거 공정을 진행하는 경우, 상기 제2 절연층(140)의 표면 및 제2 회로 패턴(130)의 표면 상에 잔존하는 무기 필러(145)가 100%제거되는 것을 확인할 수 있었다.
다만, 상기 제거 공정 시간이 증가할 수록 상기 제2 절연층(140)의 표면을 중심으로 상기 반응 가스의 침투 깊이가 증가하게 된다.
또한, 도 11에 도시된 바와 같이, 공정 온도가 증가할 수록 상기 제2 절연층(140) 및 제2 회로 패턴(130)의 표면 상에 존재하는 무기 필러(145)의 제거량이 증가하는 것을 확인할 수 있었다. 즉, 도 11은 공정 시간을 고정(예를 들어, 10분)시킨 상태에서, 공정 온도에 따라 변화하는 무기 필러(145)의 제거량을 나타낸 것이다.
도 9 내지 11에 따르면, 공정 온도가 높아질 수록 반응이 빨라지는 것을 확인할 수 있었으며, 오랜 시간 반응할 수록 반응 깊이가 깊어지고, 필러 제거량이 증가하는 것을 확인할 수 있었다. 다만, 상기 반응 깊이가 증가하게 되면, 상기 제2 절연층(140)이나 상기 제2 회로 패턴(130)의 표면에 손상이 발생할 수 있으므로, 제2 절연층(140)의 두께를 중심으로 1/2 이하만큼 상기 반응 가스가 침투할 수 있도록 공정 온도, 공정 시간 등을 조절하도록 한다.
도 12a는 무기 필러의 제거 전 및 제거 후의 제2 절연층의 표면 변화를 나타낸 도면이고, 도 12b는 무기 필러의 제거 전 및 제거 후의 제2 회로 패턴의 표면 변화를 나타낸 것이다.
도 12a의 (a)를 참조하면, 제2 절연층(140) 내에는 무기 필러(145)가 배치될 수 있으며, 이에 따라 샌드 블러스트 공정이나 플라즈마 공정을 진행함에 따라, 상기 제2 절연층(140)의 표면 위로 상기 무기 필러(145)가 노출될 수 있다.
그리고, 도 12a의 (b)를 참조하면, 상기 무기 필러(145)의 제거 공정 후의 제2 절연층(140)의 표면을 보면, 상기 도 12a의 (a)에서와 같은 무기 필러(145)가 모두 제거된 것을 확인할 수 있었으며, 이에 따라 제2 절연층(140)의 표면에는 리세스가 형성되는 것을 확인할 수 있었다.
또한, 도 12b의 (a)를 참조하면, 샌드 블러스트 공정이나 플라즈마 공정을 진행함에 따라, 제2 회로 패턴(130)의 표면 상에는 무기 필러(145)가 잔존하는 것을 확인할 수 있었다.
그리고, 도 12b의 (b)를 참조하면, 상기 무기 필러(145)의 제거 공정 후의 t상기 제2 회로 패턴(130)의 표면을 보면, 상기 도 12b의 (a)에서와 같은 무기 필러(145)가 모두 제거된 것을 확인할 수 있었다.
이하에서는 도 2에 도시된 실시 예에 따른 인쇄회로기판의 제조 방법에 대해 설명하기로 한다.
도 13 내지 도 17은 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 설명하는 도면이다.
도 13을 참조하면, 먼저 제1 절연층(110) 및 상기 제1 절연층(110)의 하부 영역에 매립된 제1 회로 패턴(120) 및 상기 제1 절연층(110) 상에 돌출된 제2 회로 패턴(130)을 형성한다.
이때, 상기 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 ETS 공법에 의해 형성될 수 있다.
이를 위해, 인쇄회로 기판의 제조 공정은 분리 캐리어(도시하지 않음)를 준비하는 것에서부터 시작할 수 있다.
분리 캐리어가 준비되면, 상기 분리 캐리어 상에 제1 회로 패턴(120)을 형성할 수 있다. 상기 제1 회로 패턴(120)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
또한, 제1 회로 패턴(120)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 제1 회로 패턴(120)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 제1 회로 패턴(120)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴(120)이 형성되면, 상기 분리 캐리어 상에 상기 제1 회로 패턴(120)을 덮는 제1 절연층(110)을 형성한다. 이에 따르면, 상기 제1 회로 패턴(120)은 상기 제1 절연층(110)의 하부 영역에 매립된 구조를 가질 수 있다.
그리고, 상기 제1 회로 패턴(120)이 형성되면, 상기 제1 절연층(110) 상에 제2 회로 패턴(130)을 형성할 수 있다.
다음으로, 도 14에서와 같이 상기 제1 절연층(110) 상에 제2 절연층(140)을 형성한다. 상기 제2 절연층(140)은 상기 제2 회로 패턴(130)을 덮으며 배치될 수 있다. 바람직하게, 상기 제2 절연층(140)은 상기 제2 회로 패턴(130)의 높이보다 큰 높이를 가지고 상기 제1 절연층(110) 상에 배치될 수 있다.
이후, 샌드 블러스트 공정이나 플라즈마 공정을 진행하여, 상기 제2 절연층(140)을 에칭한다.
이때, 도 15에 도시된 바와 같이 상기 에칭 공정의 조건을 조정하여, 상기 제2 절연층(140)의 높이(H2)가 상기 제2 회로 패턴(130)의 높이(H1) 대비 20% 내지 99%를 가지도록 한다.
즉, 상기 제2 절연층(140)의 높이(H2)가 상기 제2 회로 패턴(130)의 높이(H1)의 20% 미만인 경우, 상기 제2 절연층(140)에 의해 상기 제2 회로 패턴(130)이 안정적으로 지지될 수 없고, 이에 따른 제2 회로 패턴(130)의 무너짐 문제가 발생할 수 있다.
또한, 상기 제2 절연층(140)의 높이(H2)는 상기 제2 회로 패턴(130)의 높이 대비 99% 이하를 갖도록 한다. 즉, 상기 제2 절연층(140)의 높이(H2)가 상기 제2 회로 패턴(130)의 높이(H1)의 99%를 초과하는 경우, 상기 제2 회로 패턴(130)의 표면에 상기 제2 절연층(140)의 레진 일부가 잔존할 수 있고, 이에 따른 신뢰성 문제가 발생할 수 있다.
이때, 상기 제2 절연층(140)의 표면에는 무기 필러(145)가 잔존할 수 있으며, 상기 제2 회로 패턴(130)의 표면에도 상기 무기 필러(145)의 일부가 잔존할 수 있다. 또한, 상기 제2 절연층(140)의 표면은 편평하지 않고 곡률을 가질 수 있다.
이후, 도 16에 도시된 바와 같이, 제2 절연층(140)의 표면 및 상기 제2 회로 패턴(130)의 표면에 잔존하는 무기 필러(145)를 제거하는 공정을 진행할 수 있다. 그리고, 상기 무기 필러(145)가 제거됨에 따라, 상기 제2 절연층(140)의 표면에는 상기 무기 필러(145)가 제거된 흔적의 리세스가 형성될 수 있다.
다음으로, 도 17에 도시된 바와 같이, 상기 제2 절연층(140)의 표면 위에 보호층(150)을 배치할 수 있다. 상기 보호층(150)은 상기 제2 절연층(140)의 표면에 형성된 리세스를 채우며 배치될 수 있다. 상기와 같이 상기 보호층(150)이 상기 제2 절연층(140)의 리세스를 채우며 배치됨에 따라 상기 보호층(150)과 상기 제2 절연층(140) 사이의 접합력을 더욱 향상시킬 수 있다.
본 발명에 따른 실시 예에 의하면, 제1 절연층 위에 배치되어 상기 제1 절연층의 표면 위로 돌출되는 제2 회로 패턴에 있어서, 상기 제1 절연 위에 상기 제2 회로 패턴의 측부를 지지하는 제2 절연층을 형성한다. 이에 따르면, 제2 회로 패턴의 미세화에 의해 상기 돌출된 제2 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 상기 제2 절연층을 형성함에 있어, 상기 제2 절연층의 상면이 상기 제2 회로 패턴의 상면보다 낮게 위치하도록 한다. 즉, 실시 예에서의 제2 절연층의 높이는 상기 제2 회로 패턴의 높이보다 낮다. 이에 따라, 상기 제2 절연층이 상기 제2 회로 패턴의 표면에 잔류함에 의해 상기 제2 회로 패턴의 표면의 노출 영역이 줄어드는 문제를 해결할 수 있으며, 이에 따른 부품 실장 영역의 축소 문제를 해결할 수 있다.
또한, 실시 예에서는 제2 절연층을 형성한 후에, 상기 제2 절연층의 상면이 상기 제2 회로 패턴의 상면보다 낮게 위치하도록 상기 제2 절연층을 에칭한다. 이때, 상기 제2 절연층 내에는 무기 필러가 존재한다. 그리고, 상기 제2 절연층의 에칭에 의해, 최종 제품에서의 제2 절연층의 표면에는 무기 필러가 돌출되어 배치될 수 있다. 이에 따르면, 상기 무기 필러의 돌출에 의해 상기 제2 절연층의 표면적이나 상기 제2 절연층의 표면 거칠기를 증가시킬 수 있으며, 이에 따라 상기 제2 절연층 상에 배치되는 솔더 레지스트와 같은 보호층과의 접착력을 향상시킬 수 있다.
또한, 실시 예에서는 제2 절연층을 형성한 후에, 상기 제2 절연층의 상면이 상기 제2 회로 패턴의 상면보다 낮게 위치하도록 상기 제2 절연층을 에칭한다. 이때, 상기 제2 절연층 내에는 무기 필러가 존재한다. 그리고, 상기 제2 절연층의 에칭에 의해, 최종 제품에서의 제2 절연층의 표면에는 무기 필러가 돌출되어 배치될 수 있다. 이에 따르면, 상기 무기 필러의 돌출에 의해 상기 제2 절연층의 표면적이나 상기 제2 절연층의 표면 거칠기를 증가시킬 수 있으며, 이에 따라 상기 제2 절연층 상에 배치되는 솔더 레지스트와 같은 보호층과의 접착력을 향상시킬 수 있다.
또한, 실시 예에서는 제2 절연층이나 제2 회로 패턴 상에 잔존하는 무기 필러를 제거하고, 상기 무기 필러가 제거된 제2 절연층 위에 보호층을 배치한다. 이에 따르면, 상기 무기 필러가 제2 절연층 위에 잔존함에 따라 복수의 제2 회로 패턴 사이의 쇼트가 발생하는 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서의 인쇄회로기판은 5G 통신 시스템에 적용 가능하며, 이에 따라 고주파수의 전송 손실을 최소화하여 신뢰성을 더욱 향상시킬 수 있다. 구체적으로, 실시 예에서의 인쇄회로기판은 고주파에서 사용 가능하고, 전파 손실을 줄일 수 있다.

Claims (10)

  1. 제1 절연층;
    상기 제1 절연층의 하면 또는 내부에 배치된 제1 회로 패턴;
    상기 제1 절연층의 상면에 배치된 제2 회로 패턴;
    상기 제1 절연층의 상기 상면에 배치되고, 상기 제2 회로 패턴의 주위를 둘러싸는 제2 절연층; 및
    상기 제2 절연층의 상면에 배치되는 보호층을 포함하고,
    상기 제2 절연층은,
    상면에 적어도 하나의 리세스가 형성되고,
    상기 보호층은,
    상기 제2 절연층의 상면에 형성된 상기 리세스 내에 배치되는
    인쇄회로기판.
  2. 제1항에 있어서,
    상기 제2 절연층은 무기 필러를 포함하고,
    상기 리세스는,
    상기 제2 절연층의 상면 위로 노출된 무기 필러의 제거 영역인
    인쇄회로기판.
  3. 제1항에 있어서,
    상기 제2 회로 패턴은 최외곽에 배치된 회로 패턴이고,
    상기 제2 회로 패턴 및 상기 제2 절연층은,
    상기 제1 절연층의 상기 상면 위로 돌출되어 배치되고,
    상기 제2 회로 패턴의 높이는,
    상기 제2 절연층의 높이와 다른
    인쇄회로기판.
  4. 제3항에 있어서,
    상기 제2 회로 패턴의 하면은,
    상기 제2 절연층의 하면과 동일 평면 상에 위치하는
    인쇄회로기판.
  5. 제4항에 있어서,
    상기 제2 회로 패턴의 상면은,
    상기 제2 절연층의 상면보다 높게 위치하는
    인쇄회로기판.
  6. 제5항에 있어서,
    상기 제2 절연층의 높이는,
    상기 제2 회로 패턴의 높이의 20% 내지 99%의 범위 내에 포함되는
    인쇄회로기판.
  7. 제3항에 있어서,
    상기 제2 회로 패턴은,
    상기 제1 절연층의 상기 상면 위에 배치되고, 측면이 상기 제2 절연층과 접촉하는 제1 부분과,
    상기 제1 부분 위에 배치되고, 상기 제2 절연층의 상면 위로 돌출되는 제2 부분을 포함하며,
    상기 제2 부분은,
    상부 폭이 하부 폭보다 작은 부분을 갖는
    인쇄회로기판.
  8. 제1항에 있어서,
    상기 보호층의 하면은,
    상기 제2 회로 패턴의 상면 및 하면 사이에 위치하고,
    상기 보호층의 상면은,
    상기 제2 회로 패턴의 상면 위에 위치하는
    인쇄회로기판.
  9. 제1 절연층;
    상기 제1 절연층의 내부 또는 하면에 배치된 제1 회로 패턴;
    상기 제1 절연층의 상면에 배치된 제2 회로 패턴; 및
    상기 제1 절연층의 상기 상면에 배치되고, 상기 제2 회로 패턴의 주위를 둘러싸며, 상면에 적어도 하나의 리세스가 형성된 제2 절연층을 포함하고,
    상기 제2 회로 패턴은 최외곽에 배치된 회로 패턴이고,
    상기 제2 절연층은, 레진 및 상기 레진 내에 배치된 무기 필러를 포함하고,
    상기 리세스는,
    상기 제2 절연층의 상면을 통해 노출된 무기 필러가 제거된 영역인
    인쇄회로기판.
  10. 제9항에 있어서,
    상기 제2 회로 패턴 및 상기 제2 절연층은,
    상기 제1 절연층의 상기 상면 위로 돌출되어 배치되고,
    상기 제2 회로 패턴의 높이는,
    상기 제2 절연층의 높이보다 높은
    인쇄회로기판.
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