JP2016051803A - 配線基板及びその製造方法 - Google Patents

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Abstract

【課題】対象物とパッドの接続信頼性を低下させることなく薄型化が可能な配線基板を提供する。【解決手段】絶縁層と、下面及び側面が前記絶縁層に被覆され上面が前記絶縁層上面から窪んだ位置に露出する配線層と、前記絶縁層内の前記配線層下面に接続するビア配線と、前記絶縁層上面にソルダーレジスト層を有し、前記ビア配線は前記配線層下面と接する面積が前記絶縁層下面から露出する面積より小さく、前記配線層はパッド本体と配線パターンを含み、前記ソルダーレジスト層は開口部内に前記パッドを露出し、前記パッドは、前記パッド本体と、前記パッド本体上面の前記絶縁層に埋設された埋設部及び前記絶縁層上面から突出する突出部を備えた第１金属層と、前記第１金属層の突出部上面及び側面を被覆する第２金属層を備え、前記パッド本体上面と前記配線パターン上面は同一平面上にあり、前記第２金属層上面は前記ソルダーレジスト層上面よりも低い位置にある。【選択図】図１

Description

本発明は、配線基板及びその製造方法に関する。
従来、配線層と絶縁層とが交互に積層され、配線層同士が絶縁層を貫通するビアホールを介して接続された配線基板が知られている。このような配線基板において、半導体チップ等と接続されるパッドが絶縁層の表面から突出して形成される場合がある。パッドは、例えば、絶縁層の表面から突出して形成される銅層と、絶縁層の表面から突出する銅層の上面及び側面にニッケル層及び金層を順次積層して形成された表面めっき層とから構成されている。表面めっき層も含めた絶縁層の表面からのパッドの突出量は、１５〜５０μｍ程度である（例えば、特許文献１参照）。
特開２０１０−２５１５５２号公報
しかしながら、パッドが絶縁層の表面から突出していると、配線基板の製造工程等において、表面めっき層に傷がつくという問題がある。この問題を解決するために、パッドの周囲にソルダーレジスト層を設ける構造も考えられる。しかし、ソルダーレジスト層の上面が表面めっき層の上面よりも高くなるような厚いソルダーレジスト層（例えば、２０〜６０μｍ程度）の形成が必要となるため、配線基板の薄型化が困難となる。
ニッケル層を薄くすることで、ある程度配線基板の薄型化は実現できるが、ワイヤボンディングやフリップチップ接続におけるパッドの接続信頼性（濡れ性）が低下することが懸念される。又、ニッケル層を薄くすると、銅層の側面に形成されるニッケル層が特に薄くなってしまい、バリア効果が不十分になり、パッドに形成されるはんだへの銅の拡散が生じる懸念もある。
本発明は、上記の点に鑑みてなされたものであり、対象物とパッドとの接続信頼性を低下させることなく薄型化が可能な配線基板等を提供することを課題とする。
本配線基板は、絶縁層と、下面及び側面が前記絶縁層に被覆され、上面が前記絶縁層の上面から窪んだ位置に露出する配線層と、前記絶縁層内に形成され、前記配線層の下面に接続するビア配線と、前記絶縁層の上面に形成されたソルダーレジスト層と、を有し、前記ビア配線は、前記配線層の下面と接する部分の面積が、前記絶縁層の下面から露出する部分の面積よりも小さく、前記配線層は、パッドの一部を構成するパッド本体と、配線パターンと、を含み、前記ソルダーレジスト層は、開口部内に前記パッドを露出し、前記絶縁層の上面と前記配線パターンの上面とが形成する段差部を埋めるように形成され、前記パッドは、前記パッド本体と、前記パッド本体の上面に形成され、前記絶縁層に埋設された埋設部及び前記絶縁層の上面から突出する突出部を備えた第１金属層と、前記第１金属層の突出部の上面及び側面を被覆する第２金属層と、を備え、前記パッド本体の上面と、前記配線パターンの上面とは、同一平面上にあり、前記第２金属層の上面は、前記ソルダーレジスト層の上面よりも低い位置にあることを要件とする。
開示の技術によれば、対象物とパッドとの接続信頼性を低下させることなく薄型化が可能な配線基板等を提供できる。
第１の実施の形態に係る配線基板を例示する断面図である。 図１のＡ部近傍を拡大して例示する部分平面図である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その２）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その３）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その４）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その５）である。 第２の実施の形態に係る配線基板を例示する断面図である。 第３の実施の形態に係る配線基板を例示する断面図である。 第１の実施の形態の応用例１に係る半導体パッケージを例示する断面図である。 第１の実施の形態の応用例２に係る半導体パッケージを例示する断面図である。 第１の実施の形態の応用例３に係る配線基板を例示する図である。 実施例に係る配線基板を例示する部分断面図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る配線基板の構造］
まず、第１の実施の形態に係る配線基板の構造について説明する。図１は、第１の実施の形態に係る配線基板を例示する断面図である。なお、図１（ｂ）及び図１（ｃ）は、図１（ａ）のＡ部を拡大して例示する部分断面図である。又、図１（ｄ）は、図１（ａ）のＢ部を拡大して例示する部分断面図である。又、図２は、図１のＡ部近傍を拡大して例示する部分平面図である。なお、図２では、便宜上、ソルダーレジスト層１９を梨地模様で示している。
図１及び図２を参照するに、配線基板１は、パッド１０と、配線層１１と、絶縁層１４と、配線層１５と、絶縁層１６と、配線層１７と、ソルダーレジスト層１８及び１９とを有する。配線基板１は、所謂コアレスのビルドアップ配線基板である。
本実施の形態では、便宜上、ソルダーレジスト層１９側を上側又は一方の側、ソルダーレジスト層１８側を下側又は他方の側とする。又、各部位のソルダーレジスト層１９側の面を上面又は一方の面、ソルダーレジスト層１８側の面を下面又は他方の面とする。又、平面視とは対象物を絶縁層１４の上面１４ａの法線方向から視ることを指し、平面形状とは対象物を絶縁層１４の上面１４ａの法線方向から視た形状を指すものとする。
配線基板１において、絶縁層１４は配線層１１が形成される層である。絶縁層１４の材料としては、例えば、非感光性である熱硬化性のエポキシ系樹脂等の絶縁性樹脂を主成分とする材料を用いることができる。本実施の形態では、絶縁層１４は補強部材１４ｇを有している。補強部材１４ｇとしては、例えば、ガラス繊維やアラミド繊維等の織布や不織布を用いることができる。絶縁層１４は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。絶縁層１４の厚さは、例えば１０〜５０μｍ程度とすることができる。
絶縁層１４の上面１４ａは粗化面とされており、絶縁層１４の上面１４ａの粗度は、例えば、Ｒａ＝０．３μｍ以上０．８μｍ未満程度とすることができる。絶縁層１４の上面１４ａの粗度は、例えば、光干渉式の装置を用いて測定することができる（他の面の粗度についても同様）。絶縁層１４の上面１４ａを粗化面とすることにより、絶縁層１４の上面１４ａとソルダーレジスト層１９との密着性を向上できる。
配線層１１は絶縁層１４に埋設されている。配線層１１の下面１１ｔ及び側面１１ｖは絶縁層１４に被覆され、配線層１１の上面１１ｕ、１１ｗは絶縁層１４の上面１４ａから窪んだ位置に露出している。言い換えれば、配線層１１の上面１１ｕ、１１ｗと絶縁層１４の上面１４ａとの間には段差部Ｚが設けられている。配線層１１の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層１１の厚さは、例えば、５〜２０μｍ程度とすることができる。絶縁層１４の上面１４ａから配線層１１の上面１１ｕ、１１ｗの深さＤ（段差部Ｚの深さ）は、例えば、２〜４μｍ程度とすることができる。
なお、配線層１１は、パッド１０の一部を構成するパッド本体１１Ａと、配線パターン１１Ｂとを含んでいる。配線パターン１１Ｂの幅は一定でなくてもよく、例えば、ビア配線と接続される部分（配線パターン１１Ｂの端部）が幅広となっていてもよい。又、配線パターン１１Ｂの端部は、例えば、パッド１０と接続されていてもよい。パッド本体１１Ａの上面１１ｗと配線パターン１１Ｂの上面１１ｕとは略同一平面上にある。パッド本体１１Ａと配線パターン１１Ｂとを特に別する必要がない場合には、単に配線層１１と称する。配線パターン１１Ｂは、例えば、図１２のように、搭載された複数の半導体素子等の電子部品の間を接続するために狭ピッチで形成された配線として配置されてもよいし、引き回し配線として配置されてもよい。
パッド１０は、パッド本体１１Ａの上面１１ｗに第１金属層１２及び第２金属層１３が順次積層された構造とされており、半導体チップ等とボンディングワイヤで接続されたり、はんだを介して接続されたりする部分となる。パッド１０は、例えば、ペリフェラル状に配置することができる。その際、パッド１０を複数列に配置してもよい。
図２（ａ）に示すように、パッド１０の平面形状は例えば矩形とすることができる。その場合、図２（ｂ）に示すように、パッド１０の幅は、配線パターン１１Ｂの幅と同一であってもよい。但し、図２（ｃ）に示すように、パッド１０の平面形状は円形等であってもよく、その場合の直径は、例えば、５０〜１００μｍ程度とすることができる。
又、図２（ａ）〜図２（ｃ）は、開口部１９ｘをパッド１０よりも大きく形成し、開口部１９ｘ内にパッド１０の全部を露出させる所謂ＮＳＭＤ（ノン・ソルダーマスク・デファイン）構造である。しかし、図２（ｄ）や図２（ｅ）に示すように、パッド１０の一部がソルダーレジスト層１９に被覆される構造としてもよい。なお、図２（ｅ）は、所謂ＳＭＤ（ソルダーマスク・デファイン）構造である。
なお、パッド本体１１Ａの上面１１ｗは平滑面であり、その粗度は、例えば、Ｒａ＝０．０５μｍ以上０．２μｍ未満程度とすることができる。このように、パッド本体１１Ａの上面１１ｗを平滑面とすることで、第１金属層１２の上面１２ｕも平滑面となり、第１金属層１２の上面１２ｕに形成される第２金属層１３の上面１３ｕも平滑面となる。又、パッド本体１１Ａの上面１１ｗが粗化面であると、その影響により第１金属層１２及び第２金属層１３の厚さのばらつきが生じやすいが、パッド本体１１Ａの上面１１ｗが平滑面であれば、第１金属層１２及び第２金属層１３の厚さを均一にできる。これにより、例えば、第２金属層１３の上面１３ｕにボンディングワイヤを接続したり、はんだを介して半導体チップの電極パッドを接続したりする際の濡れ性が向上し、接続信頼性を向上できる。
これに対し、配線パターン１１Ｂの上面１１ｕは粗化面であり、その粗度は、例えば、Ｒａ＝０．３μｍ以上０．８μｍ未満程度とすることができる。配線パターン１１Ｂは、ソルダーレジスト層１９に被覆されるので、配線パターン１１Ｂの上面１１ｕを粗化面とすることでアンカー効果が生じ、配線パターン１１Ｂとソルダーレジスト層１９との密着性を向上できる。
パッド１０において、第１金属層１２は、パッド本体１１Ａの上面１１ｗに形成され、絶縁層１４に埋設された埋設部１２−１及び絶縁層１４の上面１４ａから突出する突出部１２−２を備えている。つまり、第１金属層１２は、絶縁層１４に側面１２ｖの一部が埋め込まれた状態であり、残りの側面１２ｖの一部は、絶縁層１４から露出された状態となっている。具体的には、第１金属層１２の下面１２ｔはパッド本体１１Ａの上面１１ｗと接し、第１金属層１２の側面１２ｖの下端側（パッド本体１１Ａ側）は絶縁層１４に接して被覆されて埋設部１２−１が構成されている。そして、第１金属層１２の側面１２ｖの上端側（第２金属層１３側）及び上面１２ｕは絶縁層１４から露出して突出部１２−２が構成されている。第１金属層１２の材料としては、例えば、ニッケル（Ｎｉ）等を用いることができる。第１金属層１２の厚さは、例えば、３〜１０μｍ程度とすることができる。第１金属層１２の上面１２ｕの絶縁層１４の上面１４ａからの高さＨ（第１金属層１２の突出部１２−２の突出量）は、例えば、１〜８μｍ程度とすることができる。埋設部１２−１と突出部１２−２は、同一の金属材料からなり、一体的に（連続して）形成されている。
なお、図１（ｃ）に示すように、第１金属層１２の突出部１２−２の外周部１２ｓが、絶縁層１４の上面１４ａに接して、平面方向に延在してもよい。つまり、第１金属層１２の突出部１２−２の直径は、第１金属層１２の埋設部１２−１の直径（パッド本体１１Ａを露出する絶縁層１４の開口の直径）よりも大きくなる。例えば、パッド１０の平面形状が円形であれば、第１金属層１２の突出部１２−２の外周部１２ｓが円環状に絶縁層１４の上面１４ａに延在する。第１金属層１２は、例えばめっきにより形成することができ、めっき条件により図１（ｂ）又は図１（ｃ）の何れかの形状になる。又、図１（ｂ）又は図１（ｃ）の何れの場合も、第１金属層１２の上面１２ｕと側面１２ｖとが連結する部分の断面形状はＲ状（ラウンド形状）や面取り状等であってもよい。
パッド１０において、第２金属層１３は、第１金属層１２の突出部１２−２（絶縁層１４の上面１４ａから突出して露出する部分）の上面１２ｕ及び側面１２ｖを被覆するように形成されている。第２金属層１３の材料としては、例えば、金（Ａｕ）等を用いることができる。第２金属層１３の厚さは、例えば、０．０６〜１μｍ程度とすることができる。第２金属層１３の上面１３ｕは、ソルダーレジスト層１９の上面１９ａよりも低い位置にある。第２金属層１３の上面１３ｕとソルダーレジスト層１９の上面１９ａとの高低差は、例えば、３〜１０μｍ程度とすることができる。
ソルダーレジスト層１９は、絶縁層１４の上面１４ａに形成されている。より詳しくは、ソルダーレジスト層１９は、パッド１０を露出する開口部１９ｘを備え、絶縁層１４の上面１４ａと配線パターン１１Ｂの上面１１ｕとが形成する段差部Ｚを埋めるように形成されている。なお、開口部１９ｘは、各パッド１０に対して１つずつ設けてもよいし、１つの開口部１９ｘが複数のパッド１０を露出するように設けてもよい。又、開口部１９ｘ内に、パッド１０と接続された配線パターン１１Ｂの一部が露出してもよい。この場合には、開口部１９ｘ内に露出する配線パターン１１Ｂにも第１金属層１２及び第２金属層１３が積層される。 ソルダーレジスト層１９の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂等を主成分とする感光性の絶縁性樹脂等を用いることができる。又、エポキシ系樹脂やポリイミド系樹脂を主成分とする非感光性の絶縁性樹脂（熱硬化性樹脂）を用いてもよい。ソルダーレジスト層１９は、シリカ（ＳｉＯ２）やアルミナ等のフィラーを含有しても構わない。ソルダーレジスト層１９の厚さは、例えば５〜１２μｍ程度とすることができる。
配線層１５は、絶縁層１４の下面側に形成されている。配線層１５は、絶縁層１４を貫通し配線層１１の下面を露出するビアホール１４ｘ内に充填されたビア配線、及び絶縁層１４の下面に形成された配線パターンを含んで構成されている。ビアホール１４ｘは、絶縁層１６側に開口されている開口部の面積が配線層１１の下面を露出するように形成された開口部の底面の面積よりも大きくなる凹部とすることができる。例えば、ビアホール１４ｘの両側の開口部が共に円形であれば、ビアホール１４ｘは円錐台状の凹部となる。
言い換えれば、配線層１５を構成するビア配線は、配線層１１の下面と接する部分の面積が、絶縁層１４の下面から露出する部分（配線層１５を構成する配線パターンとの境界部分）の面積よりも小さくなっている。なお、配線層１５を構成するビア配線は、パッド本体１１Ａの下面及び配線パターン１１Ｂの下面の全部と接続されていなくてもよい。
配線層１５は、ビアホール１４ｘの底部に露出した配線層１１と電気的に接続されている。配線層１５の材料としては、例えば銅（Ｃｕ）等を用いることができる。配線層１５を構成する配線パターンの厚さは、例えば５〜２０μｍ程度とすることができる。
絶縁層１６は、絶縁層１４の下面に、配線層１５を覆うように形成されている。絶縁層１６の材料としては、絶縁層１４と同様の絶縁性樹脂を用いることができる。本実施の形態では、絶縁層１６は補強部材１６ｇを有している。補強部材１６ｇとしては、例えば、ガラス繊維やアラミド繊維等の織布や不織布を用いることができる。絶縁層１６は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。絶縁層１６の厚さは、例えば１０〜５０μｍ程度とすることができる。
配線層１７は、絶縁層１６の下面側に形成されている。配線層１７は、絶縁層１６を貫通し配線層１５の下面を露出するビアホール１６ｘ内に充填されたビア配線、及び絶縁層１６の下面に形成された配線パターンを含んで構成されている。ビアホール１６ｘは、ソルダーレジスト層１８側に開口されている開口部の面積が配線層１５の下面を露出するように形成された開口部の底面の面積よりも大きくなる凹部とすることができる。例えば、ビアホール１６ｘの両側の開口部が共に円形であれば、ビアホール１６ｘは円錐台状の凹部となる。
言い換えれば、配線層１７を構成するビア配線は、配線層１５の下面と接する部分の面積が、絶縁層１６の下面から露出する部分（配線層１７を構成する配線パターンとの境界部分）の面積よりも小さくなっている。
配線層１７は、ビアホール１６ｘの底部に露出した配線層１５と電気的に接続されている。配線層１７の材料としては、例えば銅（Ｃｕ）等を用いることができる。配線層１７を構成する配線パターンの厚さは、例えば５〜２０μｍ程度とすることができる。
ソルダーレジスト層１８は、絶縁層１６の下面に、配線層１７を覆うように形成されている。ソルダーレジスト層１８は、配線層１７を選択的に露出する開口部１８ｘを備えている。開口部１８ｘの底部には配線層１７の一部が露出している。より詳しくは、配線層１７の下面１７ｔは、平滑な面を持つ中央部１７ｐと、中央部１７ｐの外側において、粗化された面を持つ外縁部１７ｓとを備えている。配線層１７の下面１７ｔの外縁部１７ｓはソルダーレジスト層１８に被覆され、配線層１７の下面１７ｔの中央部１７ｐは開口部１８ｘ内に露出している。
配線層１７の下面１７ｔの外縁部１７ｓ及び側面１７ｖの粗度は、配線パターン１１Ｂの上面１１ｕの粗度と同等であり、例えば、Ｒａ＝０．３μｍ以上０．８μｍ未満程度とすることができる。又、配線層１７の下面１７ｔの中央部１７ｐの粗度は、パッド本体１１Ａの上面１１ｗの粗度と同等であり、例えば、Ｒａ＝０．０５μｍ以上０．２μｍ未満程度とすることができる。つまり、配線層１７の下面１７ｔの中央部１７ｐは平滑面である。
なお、開口部１８ｘの底部に露出する配線層１７の下面１７ｔの中央部１７ｐは、他の配線基板や半導体パッケージ等と電気的に接続されるパッドとして機能する。ソルダーレジスト層１８の材料や厚さは、例えば、ソルダーレジスト層１９と同様とすることができる。
必要に応じ、開口部１８ｘの底部に露出する配線層１７の下面１７ｔの中央部１７ｐに表面処理層（図示せず）を形成してもよい。表面処理層の厚さは、例えば、０．５〜１μｍ程度とすることができる。表面処理層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。又、開口部１８ｘの底部に露出する配線層１７の下面１７ｔの中央部１７ｐに、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施して表面処理層を形成してもよい。なお、ＯＳＰ処理により形成される表面処理層は、アゾール化合物やイミダゾール化合物等からなる有機被膜である。
なお、本実施の形態では、開口部１８ｘの底部に露出する配線層１７の下面１７ｔの中央部１７ｐが平滑面であるため、配線層１７の下面１７ｔの中央部１７ｐに形成される表面処理層の下面も平滑面となり、かつ、表面処理層の厚さを均一にできる。これにより、表面処理層と表面処理層に接続される対象物（例えば、はんだ等）との接続信頼性を向上できる。
［第１の実施の形態に係る配線基板の製造方法］
次に、第１の実施の形態に係る配線基板の製造方法について説明する。図３〜図７は、第１の実施の形態に係る配線基板の製造工程を例示する図である。
まず、図３（ａ）及び図３（ｂ）に示す工程では、支持体１００を作製する（図３（ａ）は断面図、図３（ｂ）は平面図である）。具体的には、まず、ガラス繊維やアラミド繊維等の織布や不織布（図示せず）にエポキシ系樹脂等の絶縁性樹脂を含侵させたプリプレグ１１０ａを準備する。プリプレグ１１０ａは、Ｂ−ステージ（半硬化状態）である。プリプレグ１１０ａの平面形状は、例えば、縦及び横が４００〜５００ｍｍ程度の矩形状とすることができる。プリプレグ１１０ａの厚さは、例えば、１０〜１００μｍ程度とすることができる。但し、要求される強度によっては、プリプレグ１１０ａを２層重ねて構成してもよい。又、プリプレグ１１０ａに代えてガラス繊維等を有しない絶縁性樹脂のみを用いてもよい。
次に、キャリア付き金属箔１２０を２個準備する。キャリア付き金属箔１２０は、例えば銅からなる厚さ１０〜５０μｍ程度の厚箔（キャリア箔）１２２上に、剥離層（図示せず）を介して、例えば銅からなる厚さ１．５〜５μｍ程度の薄箔１２１が剥離可能な状態で貼着された構造を有する。厚箔１２２は、薄箔１２１の取り扱いを容易にするための支持材として設けられている。キャリア付き金属箔１２０の平面形状は、プリプレグ１１０ａの平面形状よりも少し小さい矩形状とすることができる。なお、本実施の形態では、薄箔１２１が銅（Ｃｕ）である場合を例にして以降の説明を行う。
次に、図３（ａ）の矢印上側に示すように、一番下に、１個目のキャリア付き金属箔１２０を薄箔１２１を下側に向けて配し、厚箔１２２上にプリプレグ１１０ａを積層する。更に、プリプレグ１１０ａ上に、２個目のキャリア付き金属箔１２０を薄箔１２１を上側に向けて積層する。なお、各部材は、夫々の中心が略一致するように順次積層する。
次に、例えば、真空雰囲気で１９０〜２３０℃程度の温度でプリプレグ１１０ａを加熱しながら、上側のキャリア付き金属箔１２０を下側のキャリア付き金属箔１２０側に押圧してプリプレグ１１０ａを硬化させる。これにより、図３（ａ）の矢印下側に示すように、プリプレグ１１０ａが硬化して樹脂層１１０となり、各キャリア付き金属箔１２０が樹脂層１１０の上下両側に埋設されて樹脂層１１０と接着され、支持体１００が作製される。
上側のキャリア付き金属箔１２０の上面（薄箔１２１の上面）は樹脂層１１０の上面から露出しており、側面は樹脂層１１０に被覆され接着されている。上側のキャリア付き金属箔１２０の薄箔１２１の上面は、例えば、樹脂層１１０の上面と面一とすることができる。又、下側のキャリア付き金属箔１２０の下面（薄箔１２１の下面）は樹脂層１１０の下面から露出しており、側面は樹脂層１１０に被覆され接着されている。下側のキャリア付き金属箔１２０の薄箔１２１の下面は、例えば、樹脂層１１０の下面と面一とすることができる。又、薄箔１２１の上面及び薄箔１２１の下面に粗化面を有するものを用いた場合、夫々の粗度は、例えば、Ｒａ＝０．３μｍ以上０．８μｍ未満程度とすることができる。又、上面及び下面が粗化面ではなく平滑面（Ｒａ＝０．２μｍ未満程度）である薄箔１２１を用いてもよい。以降では、薄箔１２１の上面及び薄箔１２１の下面に粗化面を有するものを用い場合を例にして説明する。
なお、図３（ｂ）において、２点鎖線Ｃで囲まれた各領域は、配線基板１が形成される領域を示している。つまり、２点鎖線Ｃで囲まれた各領域に必要な層が形成された後、支持体１００が除去され、更に必要な層が形成され、２点鎖線Ｃに沿って切断されて個片化された１つの配線基板１（図１参照）となる。２点鎖線Ｃで囲まれた各領域は、平面視において、上側及び下側のキャリア付き金属箔１２０の外縁部よりも内側の領域に配されている。図３（ｂ）の例では、２点鎖線Ｃで囲まれた１０の領域が示されているが、領域の数はこれには限定されない。
なお、２点鎖線Ｃで囲まれた各領域に複数（例えば、２０個）の配線基板１を形成し、最終的には２点鎖線Ｃに沿って切断して、複数（例えば、２０個）の配線基板１を含むシート状の配線基板を作製してもよい。以降の工程では、便宜上、２点鎖線Ｃで囲まれた各領域に１つの配線基板１を作製する場合の例について説明する。
次に、図４（ａ）に示す工程では、支持体１００の一方の面１００ａ及び他方の面１００ｂに配線層１１（パッド本体１１Ａ及び配線パターン１１Ｂ）を形成する。具体的には、支持体１００の一方の面１００ａ及び他方の面１００ｂに、例えば、ドライフィルムレジスト等を用いて、配線層１１に対応する開口部を有するレジスト層を形成する。そして、各キャリア付き金属箔１２０をめっき給電層に利用する電解めっき法等により、各開口部内に露出する支持体１００の一方の面１００ａ及び他方の面１００ｂに配線層１１を形成する。配線層１１を形成後、レジスト層を除去する。なお、本実施の形態では、配線層１１の材料が銅（Ｃｕ）である場合を例にして以降の説明を行う。
次に、図４（ｂ）に示す工程では、支持体１００の一方の面１００ａ及び他方の面１００ｂに、各々配線層１１を覆うように補強部材１４ｇを有する絶縁層１４を形成する。絶縁層１４は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。絶縁層１４の厚さは、例えば１０〜５０μｍ程度とすることができる。具体的には、まず、例えば、非感光性である熱硬化性のエポキシ系樹脂等の絶縁性樹脂を予めガラス繊維やアラミド繊維等の織布や不織布である補強部材１４ｇに含浸させた所謂プリプレグを準備する。そして準備したプリプレグを、支持体１００の一方の面１００ａ及び他方の面１００ｂにラミネートする。そして、ラミネートしたプリプレグを押圧しつつ、絶縁性樹脂を硬化温度以上に加熱して硬化させ、補強部材１４ｇを有する絶縁層１４を形成する。なお、絶縁性樹脂を真空雰囲気中でラミネートすることにより、ボイドの巻き込みを防止できる。
次に、図４（ｃ）に示す工程では、各絶縁層１４に、各絶縁層１４を貫通し各配線層１１の表面を露出するビアホール１４ｘを形成する。ビアホール１４ｘは、例えば、ＣＯ２レーザ等を用いたレーザ加工法により形成できる。ビアホール１４ｘを形成後、デスミア処理を行い、ビアホール１４ｘの底部に露出する配線層１１の表面に付着した樹脂残渣を除去することが好ましい。
レーザ加工法により形成されたビアホール１４ｘは、絶縁層１６を形成する側に開口されている開口部の面積が配線層１１の表面によって形成された開口部の底面の面積よりも大きくなる凹部とすることができる。例えば、ビアホール１４ｘの両側の開口部が共に円形であれば、ビアホール１４ｘは、配線層１１が上側になるように置いた場合に、円錐台状の凹部となる。この場合、ビアホール１４ｘの絶縁層１６を形成する側に開口されている開口部の径は、例えば５０〜１００μｍ程度とすることができる。
次に、図５（ａ）に示す工程では、各絶縁層１４に配線層１５を積層する。配線層１５は、ビアホール１４ｘ内に充填されたビア配線、及び絶縁層１４上に形成された配線パターンを含んで構成される。配線層１５を構成するビア配線は、配線層１１の表面と接する部分の面積が、絶縁層１４の表面から露出する部分（配線層１５を構成する配線パターンとの境界部分）の面積よりも小さくなる。配線層１５は、ビアホール１４ｘの底部に露出した配線層１１と電気的に接続される。配線層１５の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層１５を構成する配線パターンの厚さは、例えば、５〜２０μｍ程度とすることができる。配線層１５は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できる。
例えば、セミアディティブ法を用いて配線層１５を形成するには、まず、無電解めっき法又はスパッタ法により、銅（Ｃｕ）等からなるシード層（図示せず）を形成する。シード層は、ビアホール１４ｘの底部に露出した配線層１１の表面及びビアホール１４ｘの内壁面を含む絶縁層１４の表面全面に形成する。更に、シード層上に配線層１５に対応する開口部を備えたレジスト層（図示せず）を形成する。そして、シード層を給電層に利用した電解めっき法により、レジスト層の開口部に銅（Ｃｕ）等からなる電解めっき層（図示せず）を形成する。続いて、レジスト層を除去した後に、電解めっき層をマスクにして、電解めっき層に覆われていない部分のシード層をエッチングにより除去する。これにより、シード層上に電解めっき層が積層された配線層１５が形成される。
次に、図５（ｂ）に示す工程では、図４（ｂ）〜図５（ａ）と同様の工程により、配線層１５を被覆するように補強部材１６ｇを有する絶縁層１６を絶縁層１４上に形成する。そして、絶縁層１６にビアホール１６ｘを形成し、絶縁層１６上に配線層１７を形成する。配線層１７は、ビアホール１６ｘを介して、配線層１５と電気的に接続される。配線層１７及び絶縁層１６の材料や厚さは前述の通りである。
次に、図６（ａ）に示す工程では、図５（ｂ）に示す構造体から支持体１００の一部を除去する。具体的には、各絶縁層１６上に配線層１７を被覆する保護フィルム１５０（例えば、樹脂製）をラミネートする。そして、支持体１００及びその両面に積層された各配線部材を、ルーター加工等により、図３（ｂ）における各キャリア付き金属箔１２０の外縁部より内側かつ２点鎖線Ｄで囲まれた各領域より外側で切断する。これにより、各キャリア付き金属箔１２０の側面と樹脂層１１０とが接着された部分が分離されるため、支持体１００と各配線部材とは、薄箔１２１と厚箔１２２との間の貼着力のみで保持されている状態となる。
次に、支持体１００に機械的な力を加え、各キャリア付き金属箔１２０の薄箔１２１と厚箔１２２との界面を剥離する。前述のように、キャリア付き金属箔１２０は、薄箔１２１上に剥離層（図示せず）を介して厚箔１２２が貼着された構造を有するため、厚箔１２２は、剥離層（図示せず）とともに薄箔１２１から容易に剥離する。
これにより、薄箔１２１のみが各絶縁層１４側に残り、支持体１００を構成する他の部材（樹脂層１１０及び厚箔１２２）が除去される。但し、剥離層とともに薄箔１２１から厚箔１２２が剥離する場合の他に、剥離層内で凝集破壊が起こり、薄箔１２１から厚箔１２２が剥離する場合もある。又、剥離層から厚箔１２２が剥離することで、薄箔１２１から厚箔１２２を剥離する場合もある。
なお、この工程で、絶縁層１４側に薄箔１２１が形成された同一の配線部材が２つ作製されるが、以降の工程では、このうちの一方についてのみ図示して説明する。但し、図示しない他方についても同一の工程が実行される。
次に、図６（ｂ）に示す工程では、エッチングにより薄箔１２１を除去して絶縁層１４の上面１４ａを露出させる。銅からなる薄箔１２１は、例えば、過酸化水素／硫酸系水溶液や、過硫酸ナトリウム水溶液、過硫酸アンモニウム水溶液等を用いたウェットエッチングにより除去できる。配線層１１も銅からなるため、上面側の一部がエッチングにより除去され、配線層１１の上面１１ｕ、１１ｗと絶縁層１４の上面１４ａとの間に段差部Ｚが形成される。これにより、配線層１１の上面１１ｕ、１１ｗは、絶縁層１４の上面１４ａよりも窪んだ位置に露出する。
パッド本体１１Ａの上面１１ｗと配線パターン１１Ｂの上面１１ｕとは、略同一平面上に位置するようにエッチングされる。配線層１１の上面１１ｕ、１１ｗ（パッド本体１１Ａの上面１１ｗ及び配線パターン１１Ｂの上面１１ｕ）の絶縁層１４の上面１４ａからの深さＤ（段差部Ｚの深さ）は、例えば、２〜４μｍ程度とすることができる。深さＤ（段差部Ｚの深さ）は、エッチング時間を制御することにより任意の値に調整可能である。なお、配線層１７は保護フィルム１５０に被覆されているため、薄箔１２１及び配線層１１の一部を除去するエッチングにより配線層１７の一部又は全部が除去されることはない。
前述のように、薄箔１２１の配線層１１及び絶縁層１４と接する面は粗化面（例えば、Ｒａ＝０．３μｍ以上０．８μｍ未満程度）とされているため、絶縁層１４の上面１４ａに粗化面（例えば、Ｒａ＝０．３μｍ以上０．８μｍ未満程度）が転写される。これに対し、配線層１１の薄箔１２１の粗化面と接していた面は、エッチングにより除去されるため、絶縁層１４の上面１４ａよりも窪んだ位置に露出する配線層１１の上面１１ｕ、１１ｗは平滑面（例えば、Ｒａ＝０．０５μｍ以上０．２μｍ未満程度）となる。
次に、図７（ａ）に示す工程では、図６（ｂ）に示す保護フィルム１５０を除去（剥離）した後、絶縁層１４の上面１４ａから露出する配線層１１の上面１１ｕ、１１ｗ、並びに、絶縁層１６の下面から露出する配線層１７の下面及び側面を粗化する。配線層１１及び配線層１７の露出面の粗化は、例えば、蟻酸を用いたウェットエッチングにより行うことができる。配線層１１及び配線層１７の露出面の粗度は、例えば、Ｒａ＝０．３μｍ以上０．８μｍ未満程度とすることができる。
次に、図７（ｂ）に示す工程では、絶縁層１４の上面１４ａに配線層１１を被覆するソルダーレジスト層１９を形成する。又、絶縁層１６の下面に配線層１７を被覆するソルダーレジスト層１８を形成する。ソルダーレジスト層１９及びソルダーレジスト層１８は、例えば、液状又はペースト状の絶縁性樹脂を、配線層１１及び配線層１７を被覆するように絶縁層１４及び絶縁層１６上にスクリーン印刷法、ロールコート法、又は、スピンコート法等で塗布することにより形成できる。或いは、例えば、フィルム状の絶縁性樹脂を、配線層１１及び配線層１７を被覆するように絶縁層１４及び絶縁層１６上にラミネートすることにより形成してもよい。絶縁性樹脂としては、例えば、フェノール系樹脂やポリイミド系樹脂等を主成分とする感光性の絶縁性樹脂を用いることができる。
そして、塗布又はラミネートした絶縁性樹脂を露光及び現像することでソルダーレジスト層１９に配線層１１のパッド本体１１Ａを露出する開口部１９ｘを形成する（フォトリソグラフィ法）。本実施の形態では、平面視において、パッド本体１１Ａの周囲に絶縁層１４の上面１４ａが露出するように開口部１９ｘを形成する。同様に、ソルダーレジスト層１８に配線層１７を選択的に露出する開口部１８ｘを形成する（フォトリソグラフィ法）。本実施の形態では、配線層１７の下面１７ｔの外縁部１７ｓがソルダーレジスト層１８に被覆され、配線層１７の下面１７ｔの中央部１７ｐがソルダーレジスト層１８から露出するように開口部１８ｘを形成する。エポキシ系樹脂やポリイミド系樹脂を主成分とする非感光性の絶縁性樹脂（熱硬化性樹脂）をソルダーレジスト層１９及びソルダーレジスト層１８として用いた場合には、開口部１９ｘ及び開口部１８ｘをレーザ加工法やブラスト処理等により形成してもよい。
なお、絶縁層１４の上面１４ａと配線パターン１１Ｂの上面１１ｕとが形成する段差部Ｚは、ソルダーレジスト層１９により埋められている。前述のように、配線パターン１１Ｂの上面１１ｕは粗化面とされているため、アンカー効果により、配線パターン１１Ｂとソルダーレジスト層１９との密着性が良好となる。同様に、配線層１７の下面１７ｔの外縁部１７ｓ及び側面１７ｖは粗化面とされているため、アンカー効果により、配線層１７の下面１７ｔの外縁部１７ｓ及び側面１７ｖとソルダーレジスト層１８との密着性が良好となる。
次に、図７（ｃ）に示す工程では、第１金属層１２及び第２金属層１３を形成する前処理として、ソルダーレジスト層１９の開口部１９ｘから露出するパッド本体１１Ａの上面１１ｗ（粗化面）をエッチングして平滑面とする。又、ソルダーレジスト層１８の開口部１８ｘから露出する配線層１７の下面１７ｔの中央部１７ｐ（粗化面）をエッチングして平滑面とする。ソルダーレジスト層１９の開口部１９ｘ内に露出するパッド本体１１Ａの上面１１ｗ、及びソルダーレジスト層１８の開口部１８ｘから露出する配線層１７の下面１７ｔの中央部１７ｐの粗度は、例えば、Ｒａ＝０．０５μｍ以上０．２μｍ未満程度とすることができる。エッチング液としては、例えば、過酸化水素／硫酸系水溶液や、過硫酸ナトリウム水溶液、過硫酸アンモニウム水溶液等を用いることができる。
次に、図７（ｄ）に示す工程では、ソルダーレジスト層１９の開口部１９ｘから露出するパッド本体１１Ａの上面１１ｗに、例えば電解めっき法や無電解めっき法等により第１金属層１２及び第２金属層１３を順次積層し、パッド１０を作製する。なお、電解めっき法を用いる場合には、予め、外部からパッド本体１１Ａに給電するためのバスラインを形成しておく必要がある。
第１金属層１２は、絶縁層１４に埋設された埋設部１２−１及び絶縁層１４の上面１４ａから突出する突出部１２−２を備えるように形成される。つまり、第１金属層１２は、絶縁層１４に側面１２ｖの一部が埋め込まれた状態であり、残りの側面１２ｖの一部は、絶縁層１４から露出された状態となっている。具体的には、第１金属層１２の下面１２ｔはパッド本体１１Ａの上面１１ｗと接し、第１金属層１２の側面１２ｖの下端側（パッド本体１１Ａ側）は絶縁層１４に接して被覆されて埋設部１２−１が構成されている。そして、第１金属層１２の側面１２ｖの上端側（第２金属層１３側）及び上面１２ｕは絶縁層１４から露出して突出部１２−２が構成されている。又、埋設部１２−１と突出部１２−２は、同一の金属材料からなり、一体的に（連続して）形成されている。
第１金属層１２の材料としては、例えば、ニッケル（Ｎｉ）等を用いることができる。第１金属層１２の厚さは、例えば、３〜１０μｍ程度とすることができる。第１金属層１２の上面１２ｕの絶縁層１４の上面１４ａからの高さＨ（図１（ｂ）参照）は、例えば、１〜４μｍ程度とすることができる。なお、第１金属層１２は、図１（ｂ）又は図１（ｃ）の何れの断面形状としてもよい。
第２金属層１３は、第１金属層１２の突出部１２−２（絶縁層１４の上面１４ａから突出する部分）の上面１２ｕ及び側面１２ｖを被覆するように形成される。第２金属層１３の材料としては、例えば、金（Ａｕ）等を用いることができる。第２金属層１３の厚さは、例えば、０．０６〜１μｍ程度とすることができる。第２金属層１３の上面１３ｕは、ソルダーレジスト層１９の上面１９ａよりも低い位置にある。第２金属層１３の上面１３ｕとソルダーレジスト層１９の上面１９ａとの高低差は、例えば、３〜１０μｍ程度とすることができる。
なお、この工程において、開口部１８ｘの底部に露出する配線層１７の下面１７ｔの中央部１７ｐに、例えば電解めっき法や無電解めっき法等により表面処理層（図示せず）を形成してもよい。表面処理層の例としては、前述の通りである。
図７（ｄ）に示す工程の後、図７（ｄ）に示す構造体を、スライサー又はルーター等を用いて２点鎖線Ｃの位置で切断することにより、複数の配線基板１（図１参照）が完成する。
このように、第１の実施の形態に係る配線基板１では、パッド本体１１Ａを絶縁層１４に埋め込み、パッド本体１１Ａの上面１１ｗを絶縁層１４の上面１４ａから窪んだ位置に露出させている。そして、パッド本体１１Ａの上面１１ｗに、絶縁層１４に埋設された埋設部１２−１及び絶縁層１４の上面１４ａから突出する突出部１２−２を備えた第１金属層１２を形成する。そして、更に、第１金属層１２の突出部１２−２の上面１２ｕ及び側面１２ｖを被覆する第２金属層１３を形成し、パッド１０としている。
これにより、絶縁層１４に第１金属層１２の一部が埋め込まれた状態となるため、絶縁層１４の上面１４ａと第２金属層１３の上面１３ｕとの高低差を従来（例えば、１５〜５０μｍ）よりも小さく（例えば、数μｍ程度）できる。その結果、パッド１０の保護のためにソルダーレジスト層１９を形成したとしても、ソルダーレジスト層１９を従来（例えば、２０〜６０μｍ程度）より薄く（例えば、５〜１５μｍ程度）することが可能となり、配線基板１を薄型化できる。なお、配線基板１を構成する各層の層厚や配線基板１の総厚の具体例については後述の実施例において示す。
又、本実施の形態では、絶縁層１４に第１金属層１２の一部が埋め込まれた状態となっているため、第１金属層１２の厚さを十分に確保できる。そのため、第１金属層１２がニッケルからなる場合に、ワイヤボンディングやフリップチップ接続におけるパッドの接続信頼性（濡れ性）が低下することを防止できる。又、パッド本体１１Ａが銅からなる場合に、ニッケルからなる第１金属層１２を薄く形成すると、銅層の側面に形成されるニッケル層が特に薄くなってしまい、バリア効果が不十分になり、パッド１０に形成されるはんだへの銅の拡散が生じてしまう。これに対して、本実施の形態では、パッド本体１１Ａの側面１１ｖは、絶縁層１４に埋め込まれているため、パッド１０に形成されるはんだへの銅の拡散が生じることを防止できる。
又、本実施の形態では、パッド本体１１Ａの上面１１ｗが平滑面であるため、パッド本体１１Ａの上面１１ｗに形成される第１金属層１２の上面１２ｕ及び第２金属層１３の上面１３ｕも平滑面となる。そして、第１金属層１２及び第２金属層１３の厚さを均一にできる。これにより、例えば、第２金属層１３の上面１３ｕにボンディングワイヤを接続したり、はんだを介して半導体チップの電極パッドを接続したりする際の濡れ性が向上し、接続信頼性を向上できる。
又、従来は、パッド本体を形成する際に、絶縁層の上面を被覆するシード層を形成し、電解めっき法によりシード層上に選択的に電解めっき層を形成し、電解めっき層に覆われていないシード層をエッチングで除去する工程が必要であった。従来の工程では、シード層を除去する際に電解めっき層の側面の一部も除去されるため、予め除去される分（エッチング代）を見込んで径の大きな電解めっき層を形成する必要があり、パッド本体の狭ピッチ化（パッドの狭ピッチ化）が困難であった。これに対し、本実施の形態では、パッド本体１１Ａが絶縁層１４に埋め込まれているため（パッド本体１１Ａの側面１１ｖが絶縁層１４に被覆されているため）、パッド本体１１Ａの側面１１ｖがエッチングで除去される工程が存在しない。そのため、パッド本体１１Ａを形成する際にエッチング代を見込む必要がなくなり、パッド本体１１Ａの狭ピッチ化（パッド１０の狭ピッチ化）が可能となる。
又、従来の工程では、シード層を除去する際に、パッド本体１１Ａや配線パターン１１Ｂの側面１１ｖの一部も除去されるため、配線が細くなり、抵抗が増えたり、エレクトロマイグレーションが生じたりする問題があった。これに対し、本実施の形態では、パッド本体１１Ａが絶縁層１４に埋め込まれているため、抵抗の増加やエレクトロマイグレーションの発生を抑制することができる。
又、シード層及び電解めっき層から形成した従来のパッド本体は絶縁層の上面から突出する。絶縁層の上面から突出したパッド本体にニッケルめっきにより第１金属層を形成すると、ニッケルめっきはパッド本体の上面及び側面に形成される。このため、パッド本体の側面に形成されるニッケルめっきの厚さを考慮して隣接するパッド本体の間隔を広げる必要があり、パッド本体の狭ピッチ化（パッドの狭ピッチ化）が困難であった。
これに対し、本実施の形態では、パッド本体１１Ａが絶縁層１４に埋め込まれているため（パッド本体１１Ａの側面１１ｖが絶縁層１４に被覆されているため）、パッド本体１１Ａの側面１１ｖに第１金属層が形成されることはない。そのため、パッド本体１１Ａの側面１１ｖに形成されるニッケルめっきの厚さを考慮せずに隣接するパッド本体１１Ａの間隔を決定することが可能となり、パッド本体１１Ａの狭ピッチ化（パッド１０の狭ピッチ化）を実現できる。又、本実施の形態では、パッド本体１１Ａの側面１１ｖは、絶縁層１４に埋め込まれているため、パッド本体１１Ａの側面１１ｖがはんだと接することがないため、バリア効果に対する懸念はない。
なお、本実施の形態では、図１（ｃ）に示すように第１金属層１２の突出部１２−２の外周部１２ｓが絶縁層１４の上面１４ａに延在する場合があるが、延在する部分の幅は、従来の方法でパッド本体の側面に形成されるニッケルめっきの厚さに比べて十分に小さい。そのため、パッド本体１１Ａの狭ピッチ化（パッド１０の狭ピッチ化）に与える影響は少ない。又、第２金属層１３は、第１金属層１２の側面１２ｖにも形成されるが、第２金属層１３の厚さは、従来の方法でパッド本体の側面に形成されるニッケルめっきの厚さに比べて十分に小さい。そのため、パッド本体１１Ａの狭ピッチ化（パッド１０の狭ピッチ化）に与える影響は少ない。
又、本実施の形態では、絶縁層１４に第１金属層１２の一部が埋め込まれた状態となるため、上記のような方法で、絶縁層の上面にシード層及び電解めっき層から形成した従来のパッド本体と比べて、パッド本体１１Ａの抜けや剥がれ等に対する強度が向上する。
又、従来の配線基板では、例えば、非感光性の絶縁性樹脂材料からなる最表層の絶縁層には、パッドのみを形成し、ビア配線を介して他の層に配線パターンを形成していた。ところが、搭載される半導体素子の多端子化や複数の半導体素子の搭載に伴って配線密度が高くなったため、配線パターンを形成する層を多層化して対応する必要があった。これに対して、本実施の形態では、絶縁層１４（絶縁層１４の上面１４ａ側）の同一平面に、パッド１０と配線パターン１１Ｂが形成されている。このように、最表層の絶縁層にも配線パターンを形成することで層数を減らすことができる。そして、搭載される半導体素子の多端子化や複数の半導体素子の搭載に対応した薄い配線基板を得ることができる。
又、パッド１０が形成されているのと同じ絶縁層１４（配線が形成される最上層の絶縁層）に、上面１４ａよりも窪んだ位置に配線パターン１１Ｂが形成されている。すなわち、絶縁層１４の上面１４ａには、配線パターン１１Ｂの窪みからなる凹凸が形成されている。そのため、絶縁層１４の上面１４ａが粗化面であることに加え、配線パターン１１Ｂの窪みからなる凹凸による絶縁層１４とソルダーレジスト層１９との接触面積の増加により、絶縁層１４とソルダーレジスト層１９との密着性を向上させるができる。その結果、ソルダーレジスト層１９が絶縁層１４から剥離することを防止できる。
又、半導体素子搭載面側にもソルダーレジスト層１９を形成すると共に、パッド１０の上面（第２金属層１３の上面１３ｕ）をソルダーレジスト層１９の上面１９ａより低くさせたことにより、物理的、電気的な影響からをパッド１０を保護することができる。
〈第２の実施の形態〉
第２の実施の形態では、補強部材を有しない絶縁層を備えた配線基板の例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図８は、第２の実施の形態に係る配線基板を例示する断面図である。図８を参照するに、配線基板１Ａは、絶縁層１４Ａが補強部材１４ｇを有していない点が、第１の実施の形態に係る配線基板１（図１参照）と相違する。
このように、第２の実施の形態に係る配線基板１Ａは、絶縁層１４Ａが補強部材１４ｇを有していない。補強部材１４ｇを有しない絶縁層１４Ａは、補強部材１４ｇを有する絶縁層１４よりも薄くできるため、配線基板１Ａの総厚を配線基板１よりも薄くすることが可能となる。なお、配線基板１Ａを構成する各層の層厚や配線基板１Ａの総厚の具体例については後述の実施例において示す。その他の効果については、第１の実施の形態と同様である。
〈第３の実施の形態〉
第３の実施の形態では、４層の配線層を備えた配線基板の例を示す。なお、第３の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図９は、第３の実施の形態に係る配線基板を例示する断面図である。図９を参照するに、配線基板１Ｂは、配線層１５と絶縁層１６との間に、絶縁層２１及び配線層２２が追加された点が、第１の実施の形態に係る配線基板１（図１参照）と相違する。
配線基板１Ｂにおいて、絶縁層２１は、絶縁層１４の下面に、配線層１５を覆うように形成されている。絶縁層２１の材料としては、絶縁層１４と同様の絶縁性樹脂を用いることができる。本実施の形態では、絶縁層２１は補強部材２１ｇを有している。補強部材２１ｇとしては、例えば、ガラス繊維やアラミド繊維等の織布や不織布を用いることができる。絶縁層２１は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。絶縁層２１の厚さは、例えば１０〜５０μｍ程度とすることができる。
配線層２２は、絶縁層２１の下面側に形成されている。配線層２２は、絶縁層２１を貫通し配線層１５の下面を露出するビアホール２１ｘ内に充填されたビア配線、及び絶縁層２１の下面に形成された配線パターンを含んで構成されている。ビアホール２１ｘは、絶縁層１６側に開口されている開口部の面積が配線層１５の下面を露出するように形成された開口部の底面の面積よりも大きくなる凹部とすることができる。例えば、ビアホール２１ｘの両側の開口部が共に円形であれば、ビアホール２１ｘは円錐台状の凹部となる。
言い換えれば、配線層２２を構成するビア配線は、配線層１５の下面と接する部分の面積が、絶縁層２１の下面から露出する部分（配線層２２を構成する配線パターンとの境界部分）の面積よりも小さくなっている。
配線層２２は、ビアホール２１ｘの底部に露出した配線層１５と電気的に接続されている。配線層２２の材料としては、例えば銅（Ｃｕ）等を用いることができる。配線層２２を構成する配線パターンの厚さは、例えば５〜２０μｍ程度とすることができる。
絶縁層１６は、絶縁層２１の下面に、配線層２２を覆うように形成されている。配線層１７は、ビアホール１６ｘの底部に露出した配線層２２と電気的に接続されている。
このように、第３の実施の形態に係る配線基板１Ｂは４層の配線層を備えている。配線基板１Ｂにおいて、各配線層やソルダーレジスト層等の厚さを調整することにより、３層の配線層を備えた配線基板１と同程度の総厚まで薄くすることが可能となる。なお、配線基板１Ｂを構成する各層の層厚や配線基板１Ｂの総厚の具体例については後述の実施例において示す。その他の効果については、第１の実施の形態と同様である。
〈第１の実施の形態の応用例１〉
第１の実施の形態の応用例１では、第１の実施の形態に係る配線基板に半導体チップ（半導体素子）が搭載（ワイヤボンディング）された半導体パッケージの例を示す。なお、第１の実施の形態の応用例１において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図１０は、第１の実施の形態の応用例１に係る半導体パッケージを例示する断面図である。図１０を参照するに、半導体パッケージ２は、図１に示す配線基板１と、半導体チップ７１と、接着層７２と、ボンディングワイヤ７３と、封止樹脂７４とを有する。半導体パッケージ２において、配線基板１のソルダーレジスト層１９側が半導体チップ７１が搭載される半導体素子搭載面となる。
半導体チップ７１は、例えば、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）等が形成されたものである。半導体基板（図示せず）には、半導体集積回路（図示せず）と電気的に接続された電極パッド（図示せず）が形成されている。
半導体チップ７１は、接着層７２を介して、配線基板１のソルダーレジスト層１９上にフェイスアップ状態で搭載されている。ボンディングワイヤ７３は、半導体チップ７１の電極パッド（図示せず）と、配線基板１のパッド１０（第２金属層１３の上面１３ｕ）とを電気的に接続している。より詳しくは、ボンディングワイヤ７３は、例えば、金線や銅線であり、一端が半導体チップ７１の電極パッドに溶接して接合され、他端が配線基板１のパッド１０に溶接して接合されている。封止樹脂７４は、半導体チップ７１、接着層７２及びボンディングワイヤ７３を覆うように形成されている。
このように、第１の実施の形態に係る配線基板１に半導体チップ７１を搭載することにより、半導体パッケージ２を実現できる。この際、配線基板１のパッド１０の第２金属層１３の上面１３ｕが平滑面であり、かつ、第２金属層１３の厚さが均一であるため、ボンディングワイヤ７３を溶接する際の濡れ性が良好となり、パッド１０とボンディングワイヤ７３との接続信頼性を向上できる。
〈第１の実施の形態の応用例２〉
第１の実施の形態の応用例２では、第１の実施の形態に係る配線基板に半導体チップ（半導体素子）が搭載（フリップチップ実装）された半導体パッケージの例を示す。なお、第１の実施の形態の応用例２において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図１１は、第１の実施の形態の応用例２に係る半導体パッケージを例示する断面図である。図１１を参照するに、半導体パッケージ２Ａは、図１に示す配線基板１と、半導体チップ７５と、バンプ７６と、アンダーフィル樹脂７７とを有する。半導体パッケージ２Ａにおいて、配線基板１のソルダーレジスト層１９側は、半導体チップ７５が搭載される半導体素子搭載面となる。
半導体チップ７５は、例えば、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）等が形成されたものである。半導体基板（図示せず）には、半導体集積回路（図示せず）と電気的に接続された電極パッド（図示せず）が形成されている。
半導体チップ７５は、バンプ７６を介して、配線基板１のソルダーレジスト層１９上にフェイスダウン状態で搭載されている。バンプ７６は、はんだ材料等からなり、半導体チップ７５の電極パッド（図示せず）と、配線基板１のパッド１０（第２金属層１３の上面１３ｕ）とを電気的に接続している。アンダーフィル樹脂７７は、半導体チップ７５と配線基板１の上面との間に充填されている。
このように、第１の実施の形態に係る配線基板１に半導体チップ７５をフリップチップ実装することにより、半導体パッケージ２Ａを実現できる。この際、配線基板１のパッド１０の第２金属層１３の上面１３ｕが平滑面であり、かつ、第２金属層１３の厚さが均一であるため、バンプ７６となるはんだ材料等の濡れ性が良好となり、パッド１０と半導体チップ７５の電極パッドとの接続信頼性を向上できる。
〈第１の実施の形態の応用例３〉
第１の実施の形態の応用例３では、複数の半導体チップ（半導体素子）が搭載（フリップチップ実装）されて半導体パッケージとなる配線基板の例を示す。なお、第１の実施の形態の応用例３において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図１２は、第１の実施の形態の応用例３に係る配線基板を例示する図であり、図１２（ａ）は平面図、図１２（ｂ）は図１２（ａ）のＡ−Ａ線に沿う断面図である。図１２を参照するに、配線基板１Ｃは、図１に示す配線基板１と基本構造は同じであるが、ソルダーレジスト層１９の各開口部１９ｘ内に２列のパッド１０が露出している点が異なる。なお、各開口部１９ｘ内に露出するパッド１０を３列以上にしてもよい。
配線基板１Ｃには、例えば、破線で示すように、半導体チップ７８及び半導体チップ７９をフリップチップ実装することができる。具体的には、配線基板１Ｃの一方の開口部１９ｘ内に露出するパッド１０に、バンプ７６を介して、半導体チップ７８の電極パッド（図示せず）を電気的に接続することができる。又、他方の開口部１９ｘ内に露出するパッド１０に、バンプ７６を介して、半導体チップ７９の電極パッド（図示せず）を電気的に接続することができる。
配線基板１Ｃにおいて、一方の開口部１９ｘ内に露出するパッド１０の少なくとも一部は、他方の開口部１９ｘ内に露出するパッド１０の少なくとも一部と、配線パターン１１Ｂを介して電気的に接続されている。これにより、配線基板１Ｃに実装される半導体チップ７８と半導体チップ７９とは、配線パターン１１Ｂを介して電気的に接続される。半導体チップ７８及び半導体チップ７９と配線基板１Ｃの上面との間に、図１１と同様にアンダーフィル樹脂を充填してもよい。
このように、配線基板１Ｃに２つの半導体チップ７８及び半導体チップ７９を実装することで、半導体チップ７８と半導体チップ７９とが配線パターン１１Ｂを介して接続された半導体パッケージを実現できる。この際、配線基板１Ｃのパッド１０の第２金属層１３の上面１３ｕが平滑面であり、かつ、第２金属層１３の厚さが均一である。そのため、バンプ７６となるはんだ材料等の濡れ性が良好となり、パッド１０と半導体チップ７８及び半導体チップ７９の電極パッドとの接続信頼性を向上できる。
［実施例］
実施例では、第１〜第３の実施の形態に係る配線基板について、実現可能な各層の層厚の一例を示す。
Figure 2016051803
図１３（ａ）及び表１は第１の実施の形態に係る配線基板１の各層の層厚の一例を示している。この例では、補強部材１４ｇを有する絶縁層１４の層厚Ｉ１１及び補強部材１６ｇを有する絶縁層１６の層厚Ｉ１２を夫々２５μｍとして、配線基板１の総厚として１０３μｍを実現している。
Figure 2016051803
図１３（ｂ）及び表２は第２の実施の形態に係る配線基板１Ａの各層の層厚の一例を示している。この例では、第１の実施の形態に係る配線基板１よりも薄型化するために、補強部材１６ｇを有する絶縁層１６の層厚Ｉ２２を、補強部材を有する絶縁層の限界の薄さに近い１８μｍとしている。又、絶縁層１４Ａとして、補強部材を有する絶縁層よりも更に薄くできる補強部材を有しない絶縁層を使用し、絶縁層１４Ａの層厚Ｉ２１を、補強部材を有しない絶縁層の限界の薄さに近い１３μｍとしている。そして、更に各配線層及び各ソルダーレジスト層の厚さを調整し、配線基板１Ａの総厚として７０μｍを実現している。
Figure 2016051803
図１３（ｃ）及び表３は第３の実施の形態に係る配線基板１Ｂの各層の層厚の一例を示している。この例では、４層の配線層を備えた配線基板１Ｂを３層の配線層を備えた配線基板１と同様の総厚（１０３μｍ）とするために、各絶縁層、各配線層及び各ソルダーレジスト層の厚さを調整している。
このように、絶縁層における補強部材の有無や各絶縁層、各配線層及び各ソルダーレジスト層の厚さの調整により、要求仕様に合わせた様々な総厚の配線基板を実現できる。その際、絶縁層１４に第１金属層１２の一部が埋め込まれており、絶縁層１４の上面１４ａと第２金属層１３の上面１３ｕとの高低差を従来よりも小さくできるため、ソルダーレジスト層１９を従来よりも薄くすることが可能となり、配線基板を薄型化できる。
以上、好ましい実施の形態等について詳説した。しかし、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
例えば、半導体パッケージ２や２Ａに、配線基板１に代えて、配線基板１Ａや１Ｂを用いてもよい。
１、１Ａ、１Ｂ、１Ｃ 配線基板
２、２Ａ 半導体パッケージ
１０ パッド
１１、１５、１７、２２ 配線層
１１ｔ 配線層１１の下面
１１ｕ、１１ｗ 配線層１１の上面
１１ｖ 配線層１１の側面
１１Ａ パッド本体
１１Ｂ 配線パターン
１２ 第１金属層
１２−１ 埋設部
１２−２ 突出部
１２ｓ 突出部１２−２の外周部
１２ｕ 第１金属層１２の上面
１３ 第２金属層
１３ｕ 第２金属層１３の上面
１３ｖ 第２金属層１３の側面
１４、１６、２１ 絶縁層
１４ａ 絶縁層１４の上面
１４ｇ、１６ｇ、２１ｇ 補強部材
１４ｘ、１６ｘ、２１ｘ ビアホール
１７ｐ 配線層１７の下面の中央部
１７ｓ 配線層１７の下面の外縁部
１７ｔ 配線層１７の下面
１８、１９ ソルダーレジスト層
１８ｘ、１９ｘ 開口部
１９ａ ソルダーレジスト層１９の上面
７１、７５、７８、７９ 半導体チップ
７２ 接着層
７３ ボンディングワイヤ
７４ 封止樹脂
７６ バンプ
７７ アンダーフィル樹脂
１００ 支持体
１００ａ 支持体１００の一方の面
１００ｂ 支持体１００の他方の面
１１０ａ プリプレグ
１１０ 樹脂層
１２０ キャリア付き金属箔
１２１ 薄箔
１２２ 厚箔（キャリア箔）
１５０ 保護フィルム
Ｚ 段差部
本配線基板は、絶縁層と、下面及び側面が前記絶縁層に被覆され、上面が前記絶縁層の上面から窪んだ位置にある配線層と、前記絶縁層内に形成され、前記配線層の下面に接続するビア配線と、前記絶縁層の上面に形成されたソルダーレジスト層と、を有し、前記ビア配線は、前記配線層の下面と接する部分の面積が、前記絶縁層の下面から露出する部分の面積よりも小さく、前記配線層は、パッドの一部を構成するパッド本体と、配線パターンと、を含み、前記ソルダーレジスト層は、開口部内に前記パッド及び前記絶縁層の上面の一部を露出し、前記絶縁層の上面と前記配線パターンの上面とが形成する段差部を埋めるように形成され、前記パッドは、前記パッド本体と、前記パッド本体の上面に形成され、前記絶縁層に埋設された埋設部及び前記絶縁層の上面から突出する突出部を備えた第１金属層と、前記第１金属層の突出部の上面及び側面を被覆する第２金属層と、を備え、前記パッド本体の上面と、前記配線パターンの上面とは、同一平面上にあり、前記第２金属層の上面は、前記ソルダーレジスト層の上面よりも低い位置にあることを要件とする。

Claims (10)

  1. 絶縁層と、
    下面及び側面が前記絶縁層に被覆され、上面が前記絶縁層の上面から窪んだ位置に露出する配線層と、
    前記絶縁層内に形成され、前記配線層の下面に接続するビア配線と、
    前記絶縁層の上面に形成されたソルダーレジスト層と、を有し、
    前記ビア配線は、前記配線層の下面と接する部分の面積が、前記絶縁層の下面から露出する部分の面積よりも小さく、
    前記配線層は、パッドの一部を構成するパッド本体と、配線パターンと、を含み、
    前記ソルダーレジスト層は、開口部内に前記パッドを露出し、前記絶縁層の上面と前記配線パターンの上面とが形成する段差部を埋めるように形成され、
    前記パッドは、
    前記パッド本体と、
    前記パッド本体の上面に形成され、前記絶縁層に埋設された埋設部及び前記絶縁層の上面から突出する突出部を備えた第１金属層と、
    前記第１金属層の突出部の上面及び側面を被覆する第２金属層と、を備え、
    前記パッド本体の上面と、前記配線パターンの上面とは、同一平面上にあり、
    前記第２金属層の上面は、前記ソルダーレジスト層の上面よりも低い位置にある配線基板。
  2. 前記パッド本体の上面は平滑面であり、前記配線パターンの上面は粗化面である請求項１記載の配線基板。
  3. 前記絶縁層の上面は粗化面である請求項１又は２記載の配線基板。
  4. 前記絶縁層の下面側に形成された第２の配線層と、
    前記絶縁層の下面側に形成され、前記第２の配線層を選択的に露出する第２の開口部を備えた第２のソルダーレジスト層と、を有し、
    前記第２の配線層の下面外縁部は前記第２のソルダーレジスト層に被覆され、
    前記第２の配線層の下面中央部は前記第２の開口部内に露出し、
    前記第２の配線層の下面外縁部の粗度は、前記配線パターンの上面の粗度と同等であり、
    前記第２の配線層の下面中央部の粗度は、前記パッド本体の上面の粗度と同等である請求項１乃至３の何れか一項記載の配線基板。
  5. 前記パッドは、ボンディングワイヤと接続されるパッドである請求項１乃至４の何れか一項記載の配線基板。
  6. 前記パッド本体は銅からなり、前記第１金属層はニッケルからなり、前記第２金属層は金からなる請求項１乃至５の何れか一項記載の配線基板。
  7. 前記絶縁層は、補強部材を有している請求項１乃至６の何れか一項記載の配線基板。
  8. 厚箔上に前記厚箔よりも薄い薄箔が剥離可能な状態で貼着された金属箔が、前記薄箔の一方の面が露出するように樹脂層に埋設された構造の支持体を作製する工程と、
    前記支持体の前記薄箔の一方の面に、配線層を形成する工程と、
    前記支持体の前記薄箔の一方の面に、前記配線層を被覆する絶縁層を形成する工程と、
    前記絶縁層に、前記配線層の前記薄箔の一方の面と接する面の反対側の面である下面を露出するビアホールを形成する工程と、
    前記ビアホールを充填して、前記配線層の下面に接続するビア配線を形成する工程と、
    前記薄箔を前記絶縁層側に残し、前記厚箔及び前記樹脂層を除去する工程と、
    エッチングにより、前記薄箔を除去して前記絶縁層の前記薄箔の一方の面と接していた面である前記配線層の上面を露出させ、更に前記配線層の上面の一部を除去して前記配線層の上面を前記絶縁層の上面から窪んだ位置に露出させることで段差部が形成される工程と、
    前記絶縁層の上面に、開口部内に前記配線層のうちパッド本体となる部分を露出し、前記配線層のうち配線パターンとなる部分を前記段差部を埋めるように被覆するソルダーレジスト層を形成する工程と、
    前記開口部内に露出する前記パッド本体の上面に、前記絶縁層に埋設された埋設部及び前記絶縁層の上面から突出する突出部を備えた第１金属層を形成し、前記第１金属層の突出部の上面及び側面を被覆する第２金属層を形成してパッドを作製する工程と、を有し、
    前記ビア配線は、前記配線層の下面と接する部分の面積が、前記絶縁層の下面から露出する部分の面積よりも小さく形成され、
    前記パッド本体の上面と、前記配線パターンの上面とは、同一平面上にあり、
    前記第２金属層の上面は、前記ソルダーレジスト層の上面よりも低い位置に形成される配線基板の製造方法。
  9. 前記薄箔の一方の面は粗化面であり、
    前記薄箔を除去する工程では、前記絶縁層の上面に前記薄箔の粗化面が転写される請求項８記載の配線基板の製造方法。
  10. 前記薄箔を除去する工程より後であって、前記ソルダーレジスト層を形成する工程よりも前に、前記パッド本体の上面及び前記配線パターンの上面を粗化面とする工程を有し、
    前記ソルダーレジスト層を形成する工程よりも後に、前記開口部内に露出する前記パッド本体の上面を平滑面とする工程を有する請求項８又は９記載の配線基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021049859A1 (ko) * 2019-09-10 2021-03-18 엘지이노텍 주식회사 인쇄회로기판

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI621229B (zh) * 2015-04-27 2018-04-11 精材科技股份有限公司 晶片封裝體及其製造方法
US10090236B2 (en) * 2016-01-13 2018-10-02 Advanced Micro Devices, Inc. Interposer having a pattern of sites for mounting chiplets
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法
JP6705718B2 (ja) * 2016-08-09 2020-06-03 新光電気工業株式会社 配線基板及びその製造方法
DE102016117841A1 (de) * 2016-09-21 2018-03-22 HYUNDAI Motor Company 231 Packung mit aufgerauter verkapselter Oberfläche zur Förderung einer Haftung
KR101863280B1 (ko) * 2017-03-16 2018-05-31 삼성전기주식회사 코일부품 및 그 제조방법
US10424547B2 (en) * 2017-08-30 2019-09-24 Advanced Semiconductor Engineering Inc. Semiconductor device package and a method of manufacturing the same
US10347507B2 (en) 2017-09-29 2019-07-09 Lg Innotek Co., Ltd. Printed circuit board
KR102531762B1 (ko) * 2017-09-29 2023-05-12 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
KR102505429B1 (ko) 2017-12-11 2023-03-03 삼성전기주식회사 코일 부품
US10515898B2 (en) * 2018-05-14 2019-12-24 Tdk Corporation Circuit board incorporating semiconductor IC and manufacturing method thereof
JP7430990B2 (ja) * 2019-06-26 2024-02-14 新光電気工業株式会社 配線基板の製造方法
KR20210008671A (ko) * 2019-07-15 2021-01-25 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
JP7330282B2 (ja) * 2019-09-30 2023-08-21 京セラ株式会社 配線基板
US11342254B2 (en) * 2020-03-16 2022-05-24 Qualcomm Incorporated Multi-dielectric structure in two-layer embedded trace substrate
KR20220042632A (ko) 2020-09-28 2022-04-05 삼성전기주식회사 인쇄회로기판
JP2022118605A (ja) * 2021-02-02 2022-08-15 キオクシア株式会社 半導体装置および基板
JP2022119418A (ja) * 2021-02-04 2022-08-17 イビデン株式会社 配線基板及び配線基板の製造方法
JP2022175730A (ja) * 2021-05-14 2022-11-25 イビデン株式会社 配線基板及び配線基板の製造方法
TWI831318B (zh) * 2021-08-06 2024-02-01 美商愛玻索立克公司 電子器件封裝用基板、其製造方法及包括其的電子器件封裝
KR20230026105A (ko) * 2021-08-17 2023-02-24 삼성전기주식회사 인쇄회로기판
KR20230097817A (ko) * 2021-12-24 2023-07-03 삼성전기주식회사 인쇄회로기판, 캐리어 부착 인쇄회로기판 및 인쇄회로기판 패키지의 제조방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026500A (ja) * 2000-07-05 2002-01-25 Ngk Spark Plug Co Ltd 配線基板
JP3666591B2 (ja) * 2002-02-01 2005-06-29 株式会社トッパンＮｅｃサーキットソリューションズ 半導体チップ搭載用基板の製造方法
JP2004165325A (ja) * 2002-11-12 2004-06-10 Kyocera Corp 配線基板の製造方法
JP5001542B2 (ja) * 2005-03-17 2012-08-15 日立電線株式会社 電子装置用基板およびその製造方法、ならびに電子装置の製造方法
US7659193B2 (en) * 2005-12-23 2010-02-09 Phoenix Precision Technology Corporation Conductive structures for electrically conductive pads of circuit board and fabrication method thereof
JP4881211B2 (ja) * 2007-04-13 2012-02-22 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP5101169B2 (ja) * 2007-05-30 2012-12-19 新光電気工業株式会社 配線基板とその製造方法
KR100850243B1 (ko) * 2007-07-26 2008-08-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP5114130B2 (ja) * 2007-08-24 2013-01-09 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
JP5150518B2 (ja) * 2008-03-25 2013-02-20 パナソニック株式会社 半導体装置および多層配線基板ならびにそれらの製造方法
JP5203108B2 (ja) * 2008-09-12 2013-06-05 新光電気工業株式会社 配線基板及びその製造方法
JP5306789B2 (ja) * 2008-12-03 2013-10-02 日本特殊陶業株式会社 多層配線基板及びその製造方法
US8686300B2 (en) * 2008-12-24 2014-04-01 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
US8188380B2 (en) * 2008-12-29 2012-05-29 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
JP5147779B2 (ja) 2009-04-16 2013-02-20 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
JP5360494B2 (ja) * 2009-12-24 2013-12-04 新光電気工業株式会社 多層配線基板、多層配線基板の製造方法、及びヴィアフィル方法
JP5603600B2 (ja) * 2010-01-13 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体パッケージ
JP5623308B2 (ja) * 2010-02-26 2014-11-12 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5675443B2 (ja) * 2011-03-04 2015-02-25 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP5913063B2 (ja) * 2012-11-27 2016-04-27 日本特殊陶業株式会社 配線基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021049859A1 (ko) * 2019-09-10 2021-03-18 엘지이노텍 주식회사 인쇄회로기판

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