JP2008218450A - 配線基板の製造方法及び電子部品装置の製造方法 - Google Patents

配線基板の製造方法及び電子部品装置の製造方法 Download PDF

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Abstract

【課題】仮基板の上に剥離できる状態でビルドアップ配線層を形成する配線基板の製造方法において、ビルドアップ配線層を仮基板から高歩留りで信頼性よく分離できる方法を提供する。
【解決手段】仮基板１０の配線形成領域Ａに下地層２０が配置され、下地層２０の大きさより大きな剥離性積層金属箔３０が下地層２０の上に配置されて仮基板１０の配線形成領域Ａの外周部に部分的に接着された構造を得る。剥離性積層金属箔３０は、第１金属箔３２と第２金属箔３４とが剥離できる状態で仮接着されて構成される。その後に、剥離性積層金属箔３０の上にビルドアップ配線層５２，５４を形成し、その構造体の下地層２０の周縁に対応する部分を切断することにより、仮基板１０から剥離性積層金属箔３０を分離して、剥離性積層金属箔３０の上にビルドアップ配線層５２，５４が形成された配線部材６０を得る。
【選択図】図５

Description

本発明は配線基板の製造方法及び電子部品装置の製造方法に係り、さらに詳しくは、電子部品の実装基板に適用できる配線基板及びその配線基板に電子部品を実装するための電子部品装置の製造方法に関する。
従来、電子部品が実装される配線基板として、仮基板の上に剥離できる状態で所要のビルドアップ配線層を形成した後に、ビルドアップ配線層を仮基板から分離して配線基板を得る方法がある。特許文献１（図１〜図６）には、樹脂基板の上に２枚の銅箔が剥離層で接着された構造のキャリア付銅箔を介してビルドアップ配線層を形成した後に、キャリア付銅箔の界面から剥離することにより、上側の銅箔及びビルドアップ配線層を樹脂基板から分離して配線基板を得る方法が記載されている。
また、同じく特許文献１（図７〜図１０）には、別の形態として、樹脂基板の上に銅箔をその周縁側のみを接着層で接着し、その上にビルドアップ配線層を形成した後に、配線基板の接着層の内側部分を切断することにより、銅箔及びビルドアップ配線層を樹脂基板から分離して配線基板を得る方法が記載されている。
また、特許文献２には、コア基板の上に、第１の金属層の外周縁の位置が第２の金属層の外周縁の位置よりも内側になるように積層して両者を接着フィルムで接着し、第２の金属層の上にビルドアップ配線層を形成した後に、配線基板の第１の金属層の周縁部分を切断することにより第２の金属層及びビルドアップ配線層を第１の金属層及びコア基板から分離する方法が記載されている。
また、特許文献３には、キャリア板の上に、それより小さな剥型フィルムとキャリア板と同じ大きさのメタルベースを接着層で貼着し、メタルベースの上に金属パッドを形成した後に、配線基板の剥型フィルムの周縁部分を切断することによりメタルベースを剥型フィルム及びキャリア板から分離する方法が記載されている。
特開２００５−２３６２４４号公報 特開２００４−２３５３２３号公報 特開２００４−８７７０１号公報
しかしながら、上記した特許文献１及び２では、各種基板からビルドアップ配線層を分離する際に、ビルドアップ配線層は剛性が弱いため、ビルドアップ配線層が変形したり、配線や絶縁層が損傷したりすることがあり、製造歩留りや信頼性が必ずしも十分ではない。
本発明は以上の課題を鑑みて創作されたものであり、仮基板の上に剥離できる状態で所要のビルドアップ配線層を形成した後に、ビルドアップ配線層を仮基板から分離して配線基板を得る製造方法において、ビルドアップ配線層を仮基板から高歩留りで信頼性よく分離できる配線基板の製造方法及びその配線基板に電子部品を実装するための電子部品装置の製造方法を提供することを目的とする。
上記課題を解決するため、本発明は配線基板の製造方法に係り、仮基板の配線形成領域に下地層が配置され、前記下地層の大きさより大きな剥離性積層金属箔が前記下地層の上に配置されて前記仮基板の前記配線形成領域の外周部に部分的に接着された構造を得る工程であって、前記剥離性積層金属箔は第１金属箔と第２金属箔とが剥離できる状態で仮接着されて構成され、前記剥離性積層金属箔の上にビルドアップ配線層を形成する工程と、前記仮基板上に前記下地層、前記剥離性積層金属箔及び前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記仮基板から前記剥離性積層金属箔を分離して、前記剥離性積層金属箔の上に前記ビルドアップ配線層が形成された配線部材を得る工程とを有することを特徴とする。
本発明の一つの好適な態様では、仮基板の材料として半硬化状態のプリプレグが使用される。プリプレグの配線形成領域に下地層（金属箔、離型フィルム又は離型剤）が配置され、下地層より大きさが一回り大きな剥離性積層金属箔がプリプレグの配線形成領域の外側の外周部に接するように、剥離性積層金属箔が下地層を介してプリプレグ上に配置される。剥離性積層金属箔は、第１金属箔と第２金属箔とが剥離できる状態で仮接着されて構成される。
その後に、プリプレグ、下地層及び剥離性積層金属箔を加熱・加圧することにより、プリプレグを硬化させて仮基板を得ると同時に、仮基板上に下地層及び剥離性積層金属箔の周縁部を接着させる。このとき、下地層が金属箔の場合は、金属箔同士が重なる領域では、両者が単に接触した状態となっている。なお、接着層によって仮基板の上に下地層及び剥離性積層金属箔を同様に接着してもよい。
次いで、剥離性積層金属箔の上にそれに接続される所要のビルドアップ配線層を形成する。さらに、仮基板上に下地層、剥離性積層金属箔及びビルドアップ配線層が形成された構造体の下地層の周縁に対応する部分を切断する。これにより、下地層と剥離性積層金属箔とが重なる領域が得られ、下地層と剥離性積層金属箔とを容易に分離することができる。このようにして、仮基板から剥離性積層金属箔を分離することによって剥離性積層金属箔の上にビルドアップ配線層が形成された配線部材が得られる。
本発明では、仮基板から分離される配線部材には比較的剛性の強い厚膜の剥離性積層金属箔が存在するので、配線部材を仮基板から分離する際に、第１金属箔がビルドアップ配線層の支持板として機能する。これにより、配線部材を仮基板から分離する際に、ビルドアップ配線層が変形したり、配線層や層間絶縁層が損傷したりすることが防止され、高歩留りで信頼性よく仮基板から配線部材を分離することができる。
また、仮基板をプリプレグから形成する場合は、特別に接着層を設けることなくプリプレグの硬化時の接着機能を利用して仮基板上に下地層及び剥離性積層金属箔の周縁部を接着できるので、極めて簡易な方法で仮基板に下地層及び剥離性積層金属箔が接着された構造を得ることができる。
また、本発明の好適な態様では、剥離性積層金属箔は、第１金属箔の膜厚が第２金属箔の膜厚より厚く設定されている。第１金属箔が仮基板側になって仮基板上に接着されてもよく、逆に、第２金属箔が仮基板側になって仮基板上に接着されてもよい。剥離性積層金属箔の第１金属箔が仮基板側になって仮基板上に接着される場合は、配線部材が仮基板から分離された後に、第１金属箔が剥離され、露出した第２金属箔を利用してビルドアップ配線層に接続される配線層が形成される。例えば、第２金属箔をシード層として利用するセミアディティブ法によって所要の膜厚の配線層が形成される。
一方、剥離性積層金属箔の第２金属箔が仮基板側になって仮基板上に接着される場合は、配線部材が仮基板から分離された後に、第２金属箔が剥離され、露出した第１金属箔がそのままパターニングされて配線層が形成される。このようにして、コア基板をもたないフレキシブルタイプの配線基板が製造される。
本発明の配線基板は、最上及び最下のいずれかの配線層に電子部品（半導体チップ）が接続されて実装され、反対側の配線層に外部接続端子が設けられて電子部品装置となる。
電子部品を実装するタイミングは、個々の配線基板を得た後であってもよいし、仮基板上にビルドアップ配線層が形成された後であってもよい。仮基板が存在する状態で電子部品が実装する場合、反りの影響を受けにくくなって搬送や取り扱いが容易になるので、電子部品を信頼性よく実装することができる。
あるいは、剥離性積層金属箔上にビルドアップ配線層が形成された配線部材を仮基板から分離した後に電子部品を実装してもよい。この態様の場合は、剥離性積層金属箔がビルドアップ配線層の支持板として機能するので、剥離性金属箔の第１金属箔がない状態で電子部品を実装する場合よりも、反りの影響を受けにくくなり、電子部品を信頼性よく実装することができる。
仮基板上にビルドアップ配線層が形成された後、又は配線部材を仮基板から分離した後（剥離性積層金属箔を除去する前）に電子部品を実装する場合の好適な方法は、剥離性積層金属箔上に形成されるビルドアップ配線層の最下に接続電極を設けておき、電子部品が実装された配線部材を仮基板から分離した後に、剥離性積層金属箔を除去して接続電極を露出させるようにする。
以上説明したように、本発明では、不具合が発生することなくコア基板をもたない配線基板を製造することができる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図１〜図６は本発明の第１実施形態の配線基板の製造方法を示す断面図、図７は本発明の第１実施形態の電子部品装置を示す断面図である。
本実施形態の配線基板の製造方法では、図１（ａ）に示すように、まず、ガラスクロス（織布）、ガラス不織布又はアラミド繊維などにエポキシ樹脂などの樹脂を含侵させて構成されるプリプレグ（prepreg）１０ａを用意する。プリプレグ１０ａはＢ−ステージ（半硬化状態）のものが使用される。
プリプレグ１０ａの両面側には、配線形成領域Ａとその外側の外周部Ｂがそれぞれ画定されている。配線形成領域Ａは、プリプレグ１０ａの両面側において一つずつ区画されてもよいし、複数で区画されていてもよい。
その後に、図１（ｂ）に示すように、下地層２０と剥離性積層銅箔３０（剥離性積層金属箔）とを用意する。下地層２０としては、銅箔などの金属箔、離型フィルム又は離型剤が使用される。離型フィルムとしては、ポリエステル又はＰＥＴ（ポリエチレンテレフタレート）のフィルムに薄いフッ素樹脂（ＥＴＦＥ）層を積層したもの、若しくは、ポリエステル又はＰＥＴのフィルムの表面にシリコーン離型処理を施したものが使用される。また、離型剤としては、シリコーン系離型剤やフッ素系離型剤が使用される。
剥離性積層銅箔３０は、膜厚が１０〜１００μｍ（好適には３０〜５０μｍ）の第１銅箔３２の上に剥離層（接着層）３３を介して膜厚が１〜１０μｍ（好適には３〜５μｍ）の第２銅箔３４が貼着されて構成される。本実施形態では、第１銅箔３２の膜厚が第２銅箔３４の膜厚より厚く設定された剥離性積層銅箔３０を例示するが、第１銅箔３２の膜厚が第２銅箔３４の膜厚より薄いものや第１銅箔３２と第２銅箔３４との膜厚が同じものを使用してもよい。
剥離性積層銅箔３０では、剥離層３３の機能により第１銅箔３２及び第２銅箔３４のいずれかを容易に剥離することができ、両者は仮接着された状態となっている。第１銅箔３２は、薄膜の第２銅箔３４の取り扱いを容易にすると共に、後述するビルドアップ配線層を支持する支持板として機能する。なお、剥離性積層金属箔として銅箔を例示するが、配線層として利用できる各種の金属層を使用できる。
下地層２０はプリプレグ１０ａの配線形成領域Ａと同等な大きさに設定される。また、剥離性積層銅箔３０はプリプレグ１０ａの配線形成領域Ａ及び外周部Ｂを覆う大きさであり、下地層２０よりも一回り大きな大きさに設定される。
そして、プリプレグ１０ａの両面側に下から順に下地層２０と剥離性積層銅箔３０をそれぞれ配置する。本実施形態では、剥離性積層銅箔３０は第１銅箔３２がプリプレグ１０ａ側になって配置される。下地層２０はプリプレグ１０ａ上の配線形成領域Ａに対応して配置され、剥離性積層銅箔３０は下地層２０の上に重なると共に、その周縁部がプリプレグ１０ａの外周部Ｂに接した状態で配置される。さらに、プリプレグ１０ａ、下地層２０及び剥離性積層銅箔３０を両面側から真空雰囲気で１９０〜２００℃の温度で加熱・加圧する。
これにより、図１（ｃ）に示すように、プリプレグ１０ａが硬化してガラスエポキシ樹脂などからなる仮基板１０が得られると共に、プリプレグ１０ａの硬化に伴って仮基板１０の両面に下地層２０及び剥離性積層銅箔３０が接着される。下地層２０はその全体が仮基板１０の配線形成領域Ａに接着し、剥離性積層銅箔３０はその周縁部が仮基板１０の外周部Ｂに部分的に接着する。下地層２０と剥離性積層銅箔３０とが重なる領域では、両者が単に接触した状態となっており、後述するようにその領域では下地層２０と剥離性積層銅箔３０とを容易に分離できるようになっている。
なお、下地層２０として離型剤を使用する場合は、剥離性積層銅箔３０の下面の下地層２０が配置される領域に上記したような離型剤を塗布や噴射によって形成し、離型剤を介して剥離性積層銅箔３０をプリプレグ１０ａ上に配置し、加熱・加圧して接着する。これにより、離型剤（下地層２０）が設けられた部分の剥離性積層銅箔３０と仮基板１０とが容易に分離できるようになる。
このように、本実施形態では、接着層を特別に使用することなく、プリプレグ１０ａ上に下地層２０及び剥離性積層銅箔３０を配置して加熱・加圧することにより、仮基板１０上に下地層２０及び剥離性積層銅箔３０が接着された構造を得ることができる。このため、接着材料費をカットできると共に、下地層２０及び剥離性積層銅箔３０を仮基板１０に接着する工程を簡易化することができ、製造コストの低減を図ることができる。
なお、接着層を使用しても差し支えない場合は、図２に示すように、仮基板１０の上に接着層１２を介して下地層２０及び剥離性積層銅箔３０の周縁部を接着してもよい。この場合は、仮基板１０としてプリプレグを使用する必要はなく、硬化樹脂などの各種材料の仮基板を使用できる。図２の構造においても、図１（ｃ）と同様に、下地層２０と剥離性積層銅箔３０とが重なる領域では、両者が単に接触した状態となって容易に分離できるようになっている。
次いで、図３（ａ）に示すように、仮基板１０の両面側の剥離性積層銅箔３０の上にエポキシやポリイミドなどの樹脂フィルムを貼着するなどして第１層間絶縁層４０をそれぞれ形成する。さらに、仮基板１０の両面側の第１層間絶縁層４０をレーザやドライエッチングによって加工することにより、剥離性積層銅箔３０に到達する第１ビアホールＶＨ１をそれぞれ形成する。
さらに、図３（ｂ）に示すように、第１ビアホールＶＨ１を介して剥離性積層銅箔３０の第２銅箔３４に接続される第２配線層５２を第１層間絶縁層４０の上に形成する。なお、後述するように、第２配線層５２の下に配置される第１配線層は、後工程で剥離性積層銅箔３０の第２銅箔３４が配線の一部として利用されて形成される。
第２配線層５２は例えばセミアディティブ法により形成される。詳しく説明すると、第１ビアホールＶＨ１内及び第１層間絶縁層４０上にシード層（不図示）を形成した後に、第２配線層５２が形成される領域に開口部が設けられたレジスト（不図示）を形成する。続いて、シード層をめっき給電層に利用する電解めっきによりレジストの開口部内に金属パターン層（不図示）を形成する。さらに、レジストを剥離した後に、金属パターン層をマスクにしてシード層をエッチングすることにより銅などからなる第２配線層５２を得る。
なお、本実施形態の各配線層の形成方法としては、上記したセミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を採用できる。
次いで、図４（ａ）に示すように、同様な工程を繰り返すことにより、仮基板１０の両面側に、第２配線層５２の上に第２ビアホールＶＨ２が設けられた第２層間絶縁層４２をそれぞれ形成する。さらに、仮基板１０の両面側の第２層間絶縁層４２の上に、第２ビアホールＶＨ２を介して第２配線層５２に接続される第３配線層５４をそれぞれ形成する。
その後に、仮基板１０の両面側の第２層間絶縁層４２の上に、第３配線層５４の接続部上に開口部５９ｘが設けられたソルダレジスト５９をそれぞれ形成する。さらに、ソルダレジスト５９の開口部５９ｘ内の第３配線層５４上に下から順にＮｉ層及びＡｕ層がめっきによって形成されてコンタクト層（不図示）が形成される。
このようにして、仮基板１０上の両面側の剥離性積層銅箔３０の上に所要のビルドアップ配線層がそれぞれ形成される。上記した例では、剥離性積層銅箔３０の上に２層のビルドアップ配線層（第２〜第３配線層５２，５４）を形成したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。また、仮基板１０の片面のみにビルドアップ配線層を形成してもよい。
前述したように、本実施形態では、下地層２０と剥離性積層銅箔３０とが重なる領域では、両者が単に接触している状態となっている。このため、剥離性積層銅箔３０の上にビルドアップ配線層を形成する際に、仮基板１０とビルドアップ配線層の各熱膨張係数が大きく異なる場合、両者において熱膨張する度合が異なることからビルドアップ配線層にしわが発生することがある。
このような観点から、仮基板１０として、ガラス不織布エポキシ樹脂基板などの不織布に樹脂を含侵させた基板（プリプレグ）を使用することが好ましい。ガラス不織布エポキシ樹脂基板の熱膨張係数は３０〜５０ｐｐｍ／℃であり、ビルドアップ配線層の平均の熱膨張係数（２０〜５０ｐｐｍ／℃）に近似させることができる。ビルドアップ配線層の配線層（Ｃｕ）の熱膨張係数は１８ｐｐｍ／℃程度であり、絶縁層（樹脂）の熱膨張係数は５０〜６０ｐｐｍ／℃である。
このようにすることにより、製造工程で熱がかかるとしても仮基板１０とビルドアップ配線層とが同程度で熱膨張するので、ビルドアップ配線層にしわが発生することが防止される。これにより、ビルドアップ配線層の製造歩留りや信頼性を向上させることができる。
次いで、図４（ｂ）に示すように、図４（ａ）の構造体の下地層２０の周縁に対応する部分を切断することにより、剥離性積層銅箔３０の周縁部を含む外周部Ｂを廃棄する。これにより、図５（ａ）に示すように、下地層２０と剥離性積層銅箔３０とが単に接触する配線形成領域Ａが得られ、剥離性積層銅箔３０と下地層２０とを容易に分離することができる。
このようにして、下地層２０と剥離性積層銅箔３０とを分離することにより、仮基板１０の両面側から剥離性積層銅箔３０とその上に形成されたビルドアップ配線層とからなる配線部材６０がそれぞれ得られる。仮基板１０上に複数の配線形成領域Ａが画定されている場合は、仮基板１０の両面側から複数の個々の配線部材６０が得られる。
本実施形態と違って、仮基板１０から分離される配線部材が薄膜銅箔とその上に形成されたビルドアップ配線とから構成される場合は、仮基板１０から配線部材を分離する際に、配線部材自体の剛性が弱いため、配線部材が変形したり、配線層や層間絶縁層が損傷したりすることがあり、配線部材の十分な信頼性や製造歩留りが得られない場合がある。
しかしながら、本実施形態では、仮基板１０から分離される配線部材６０には比較的剛性の高い厚膜の第１銅箔３２を含む剥離性積層銅箔３０が存在するので、剥離性積層銅箔３０が配線部材６０を仮基板１０から分離する際の支持板として機能する。これにより、仮基板１０から配線部材６０を分離する際に、配線部材６０が変形したり、配線層や層間絶縁層が損傷したりすることが防止される。
その後に、図５（ｂ）に示すように、配線部材３０の剥離性積層銅箔３０から剥離層３３と一緒に第１銅箔３２を剥離することにより、配線部材６０の外面に第２配線層５２に接続される第２銅箔３４を露出させる。
次いで、図６（ａ）に示すように、露出した第２銅箔３４上の第１配線層が形成される領域に開口部３９ｘが設けられためっきレジスト３９を形成する。さらに、図６（ｂ）に示すように、第２銅箔３４をめっき給電経路に利用する電解めっきによりめっきレジスト３９の開口部３９ｘ内に金属パターン層３６を形成する。金属パターン層３６としては例えば銅めっき層が使用される。
続いて、図６（ｃ）に示すように、めっきレジスト３９を剥離した後に、金属パターン層３６をマスクにして第２銅箔３４をエッチングして除去する。これにより、第１層間絶縁層４０の上に第２配線層５２に接続される第１配線層５０が形成される。図６（ｃ）では、第１配線層５０は一層で示されているが、第２銅箔３４と金属パターン層３６によって構成される。
さらに、図６（ｄ）に示すように、第１配線層５０の接続部上に開口部５９ｘが設けられたソルダレジスト５９が形成される。その後に、ソルダレジスト５９の開口部５９ｘ内の第１配線層５０上に下から順にＮｉ層及びＡｕ層がめっきによって形成されてコンタクト層（不図示）が形成される。
以上により、第１実施形態の配線基板１が製造される。
本実施形態の好適な形態では、仮基板１０の両面側に複数の配線形成領域Ａがそれぞれ画定され、複数の配線形成領域Ａからなるブロック領域に下地層２０が一体的に配置された状態でその最外周部に剥離性積層銅箔３０の周縁側が部分的に接着される。そして、それらの各配線形成領域Ａにビルドアップ配線層がそれぞれ形成される。その後に、その構造体の下地層２０の周縁に対応する部分を切断して得られる配線部材６０から第１銅箔３２を除去し、第１配線層５０を形成した後に、個々の配線基板が得られるように分割する。
なお、第１配線層５０を形成する必要がない場合は、第２銅箔３４を配線部材６０から除去して第１ビアホールＶＨ１から露出する第２配線層５２をランドとして使用してもよい。
また、第２銅箔３４をそのまま第１配線層５０として利用する場合は、第２銅箔３４をパターンニングして第１配線層５０を形成してもよい。すなわち、図７（ａ）に示すように、まず、図５（ｂ）の工程の後に、第２銅箔３４の上にエッチングレジスト３９ａをパターニングする。次いで、図７（ｂ）に示すように、エッチングレジスト３９ａをマスクにして第２銅箔３４をエッチングして第１配線層５０を得る。その後に、エッチングレジスト３９ａが除去される。さらに、図７（ｃ）に示すように、第１配線層５０の接続部上に開口部５９ｘが設けられたソルダレジスト５９が形成された後にその開口部５９ｘ内の第１配線層５０にコンタクト層（不図示）が形成される。
また、第２銅箔３４の上に銅めっき層を追加・形成した後に、銅めっき層及び第２銅箔３４をパターニングして第１配線層５０を形成してもよい。すなわち、図８（ａ）に示すように、まず、図５（ｂ）の工程の後に、電解めっきによって第２銅箔３４の上に任意の膜厚の銅などからなる金属めっき層３７を形成する。次いで、図８（ｂ）に示すように、金属めっき層３７の上にエッチングレジスト３９ａをパターニングする。
続いて、図８（ｃ）に示すように、エッチングレジスト３９ａをマスクにして金属めっき層３７及び第２銅箔３４をエッチングした後に、エッチングレジスト３９ａを除去する。これにより、第２銅箔３４と金属めっき層３７により構成される第１配線層５０が得られる。さらに、図８（ｄ）に示すように、第１配線層５０の接続部上に開口部５９ｘが設けられたソルダレジスト５９が形成された後にその開口部５９ｘ内の第１配線層５０にコンタクト層（不図示）が形成される。
この形態の場合は、第２銅箔３４が配線層として適用する際に膜厚が薄い場合に、金属めっき層３７を追加・形成することにより所要の膜厚に設定することができる。
図９には、本実施形態の配線基板に電子部品が実装されて構成される電子部品装置が示されている。図９に示すように、本実施形態の電子部品装置２では、上記した配線基板１の上側の第１配線層５０の接続部に半導体チップ７０のバンプ７０ａがフリップチップ接続されている。配線基板１と半導体チップ７０との隙間にはアンダーフィル樹脂７２が充填されている。
さらに、配線基板１の下側の第３配線層５４の接続部にはんだボールなどが搭載されて外部接続端子７４が設けられている。外部接続端子７４を設けずに第３配線層５４を外部接続電極としてもよい。電子部品として半導体チップ（ＬＳＩチップ）を例示するがキャパシタチップなどの受動部品を実装してもよい。
なお、逆に、配線基板１の上側の第１配線層５０の接続部に外部接続端子７４を設け、配線基板１の下側の第３配線層５４の接続部に半導体チップ７０をフリップチップ接続してよい。あるいは、配線基板１の両面側の第１、第３配線層５０，５４に半導体チップ７０をそれぞれフリップチップ接続し、一方の配線層に半導体チップ７０の厚みより高い高さの外部接続端子７４を設けるようにしてもよい。
以上説明したように、本実施形態の配線基板の製造方法では、プリプレグ１０ａの両面に下地層２０とそれより大きな剥離性積層銅箔３０を重ねてそれぞれ配置し、加熱・加圧によってプリプレグ１０ａを硬化させて仮基板１０を得ると共に、下地層２０の全体と剥離性積層銅箔３０の外周部を仮基板１０に接着する。
続いて、剥離性積層銅箔３０の上にビルドアップ配線層を形成する。さらに、その構造体の下地層２０の周縁に対応する部分を切断することにより、下地層２０と剥離性積層銅箔３０とを分離する。これによって、仮基板１０の両面側から、剥離性積層銅箔３０及びその上に形成されたビルドアップ配線層からなる配線部材６０がそれぞれ得られる。
このとき、配線部材６０には支持板として機能する第１銅箔３２を含む剥離性積層銅箔３０が存在するので、配線部材６０に不具合が発生することなく、配線部材６０が信頼性よく高歩留りで仮基板１０から分離される。
さらに、本実施形態では、仮基板１０の材料として接着機能をもつプリプレグ１０ａを使用するので、下地層２０及び剥離性積層銅箔３０を接着する工程を簡易とすることができ、製造コストの低減を図ることができる。
（第２の実施の形態）
図１０〜図１２は本発明の第２実施形態の配線基板の製造方法を示す断面図である。第２実施形態の特徴は、第１実施形態で使用した剥離性積層銅箔３０を上下反転させた状態で仮基板上に配置し、仮基板から配線部材を分離した後に、第２銅箔を除去し、残った第１銅箔をパターニングして配線層に利用することにある。第２実施形態では、第１実施形態と同一工程及び同一符号の要素においてはその詳しい説明を省略する。
図１０（ａ）に示すように、まず、第１実施形態と同様なプリプレグ１０ａを用意する。さらに、図１０（ｂ）に示すように、第１実施形態と同様に、プリプレグ１０ａの両面側に、下から順に、下地層２０及び剥離性積層銅箔３０を配置する。第２実施形態では、剥離性積層銅箔３０は第１実施形態と上下反転した状態で配置され、プリプレグ１０ａの上面側では、下側に第２銅箔３４が配置されて上側に第１銅箔３２が配置される。つまり、離性積層銅箔３０は薄膜側の第２銅箔３４がプリプレグ１０ａ側になって配置される。
続いて、図１０（ｃ）に示すように、第１実施形態と同様に、加熱・加圧することにより、プリプレグ１０ａを硬化させて仮基板１０を得ると共に、下地層２０及び剥離性積層銅箔３０の周縁部を仮基板１０に接着させる。なお、第１実施形態の図２（ａ）及び（ｂ）と同様に、接着層を使用して仮基板１０の上に下地層２０及び剥離性積層銅箔３０を接着してもよい。
次いで、図１１（ａ）に示すように、第１実施形態と同様な方法により、仮基板１０の両面側の剥離性積層銅箔３０の上に、ビルドアップ配線層（第２、第３配線層５２，５４、第１、第２層間絶縁層４０，４２、及びソルダレジスト５９）をそれぞれ形成する。
続いて、図１１（ｂ）に示すように、図１１（ａ）の構造体の下地層２０の周縁に対応する部分を切断することにより、剥離性積層銅箔３０の周縁部を含む外周部Ｂを廃棄する。これにより、図１２（ａ）に示すように、仮基板１０の両面側から、剥離性積層銅箔３０の上にビルドアップ配線層が形成された配線部材６０ａが得られる。第２実施形態で得られる配線部材６０ａでは、第２配線層５２に第１銅箔３２が接続されている。
次いで、図１２（ｂ）に示すように、図１２（ａ）の配線部材６０ａから第２銅箔３４を剥離層３３と一緒に剥離して第１銅箔３２を露出させる。
さらに、図１２（ｃ）に示すように、第１銅箔３２の上にレジスト（不図示）をパターニングし、そのレジストをマスクにして第１銅箔３２をエッチングした後に、レジストを除去する。これにより、第２配線層５２に接続される第１配線層５０が第１層間絶縁層４０の上に形成される。
その後に、図１２（ｄ）に示すように、第１実施形態と同様に、第１配線層５０の接続部上に開口部５９ｘが設けられたソルダレジスト５９を形成する。
以上により、第２実施形態の配線基板１ａが製造される。第２実施形態の製造方法では、第１実施形態と同様に、仮基板１０から配線部材６０ａを分離する際に、配線部材６０ａには支持板として機能する第１銅箔３２を含む剥離性積層銅箔３０（第１実施形態とは上下反転した状態）が存在するので、配線部材６０ａが高歩留りで信頼よく仮基板１０から分離される。
また、第２実施形態では、剥離性積層銅箔３０の第２銅箔３４を除去することにより、配線層に適用しやすい厚膜の第１銅箔３２が第２配線層に接続されて残るようにしている。これにより、第１銅箔３２を単にパターニングすることで第２配線層５２に接続される第１配線層５０を形成することができ、第１実施形態よりも短手番で配線基板を製造することができる。
第２実施形態の配線基板１ａは、第１実施形態と同様に、最上及び最下のいずれかの配線層に半導体チップがフリップチップ接続され、反対側の配線層に外部接続端子が設けられる。
（第３の実施の形態）
図１３〜図１６は本発明の第３実施形態の電子部品装置の製造方法を示す断面図である。
第１及び第２実施形態では、個々の配線基板を得た後に電子部品が実装される形態を説明した。第３実施形態では、電子部品を実装する際の反りの影響を極力回避するために、仮基板又は剥離性積層銅箔がビルドアップ配線層の下に残っている状態で電子部品が実装される。
図１３（ａ）に示すように、まず、第１実施形態と同様方法により、仮基板１０の両面側に下地層２０とそれより大きな剥離性積層銅箔３０が接着された構造体を得る。さらに、図１３（ｂ）に示すように、仮基板１０の両面側の剥離性積層銅箔３０の上に開口部６９ｘが設けられたソルダレジスト６９をそれぞれ形成する。ソルダレジスト６９の代わりに、第１実施形態の第１層間絶縁層４０と同様な樹脂により、開口部が設けられた絶縁層を形成してもよい。
さらに、剥離性積層銅箔３０をめっき給電経路とする電解めっきによりその開口部６９ｘに金属層を形成してパッド状の第１配線層５０ａを得る。第１配線層５０ａは、金（Ａｕ）、ニッケル（Ｎｉ）又はすず（Ｓｎ）などから形成される。あるいは、剥離性積層銅箔３０の上に、下から順に、金層／ニッケル層、又は、金層／パラジウム（Ｐｄ）層／ニッケル層などの積層膜をめっきにより形成して第１配線層５０ａとしてもよい。第３実施形態では第１配線層５０ａが外部接続電極として利用される。
次いで、図１４（ａ）に示すように、第１実施形態と同様な方法により、仮基板１０の両面側の第１配線層５０ａの上に、それに接続されるビルドアップ配線層（第２、第３配線層５２，５４、第１、第２層間絶縁層４０，４２、ソルダレジスト５９）をそれぞれ形成する。これにより、ビルドアップ配線層の最下に外部接続電極（第１配線層５０ａ）が設けられた状態となる。
次いで、図１４（ｂ）に示すように、仮基板１０の両面側の第３配線層５４の接続部に半導体チップ７０のバンプ７０ａをフリップチップ接続する。このとき、ビルドアップ配線層の下には仮基板１０が存在するので、反りの影響を受けにくくなって搬送や取り扱いが容易になり、半導体チップ７０を信頼性よく実装することができる。さらに、半導体チップ７０の下の隙間にアンダーフィル樹脂７２を充填する。
さらに、図１４（ｂ）の構造体の下地層２０の周縁に対応する部分を切断して外周部Ｂを廃棄する。
これにより、図１５に示すように、仮基板１０の両面側から、剥離性積層銅箔３０の上にビルドアップ配線層が形成された配線部材６０ｂの上に半導体チップ７０が実装された構造体がそれぞれ分離されて得られる。続いて、図１６（ａ）に示すように、図１５の構造体から第１銅箔３２を剥離層３３と一緒に剥離することにより第２銅箔３４を露出させる。
さらに、塩化第二鉄水溶液、塩化第二銅水溶液又は過硫酸アンモニウム水溶液などを用いたウェットエッチングにより、第２銅箔３４を第１配線層５０ａ（金パッドなど）及びソルダレジスト６９に対して選択的に除去する。これにより、図１６（ｂ）に示すように、第１配線層５０ａの下面が露出して外部接続電極Ｃとなり、本実施形態の電子部品装置２ａが製造される。
図１６（ｂ）では、外部接続方式をＬＧＡ（Land Grid Array）型として使用する例が示されており、外部接続電極Ｃがランドとして使用される。ＢＧＡ（Ball Grid Array）型として使用する場合は、外部接続電極Ｃにはんだボールなどが搭載されて外部接続端子が設けられる。また、ＰＧＡ（Pin Grid Array）型として使用する場合は、外部接続パッドＣにリードピンが設けられる。
第３実施形態の変形例としては、図１７（ａ）に示すように、前述した図１４（ｂ）の工程で半導体チップ７０を実装せずに仮基板１０から配線部材６０ｂを分離する。その後に、図１７（ｂ）に示すように、配線部材６０ｂの第３配線層５４に半導体チップ７０をフリップチップ接続し、下側の隙間にアンダーフィル樹脂７２を充填する。さらに、図１７（ｃ）に示すように、同様に、剥離性積層銅箔３０を除去することによって第１配線層５０ａの下面が露出して外部接続電極Ｃとなり、電子部品装置２ａが製造される。
この変形例の場合は、半導体チップ７０を実装する際に、配線部材６０ｂには支持板として機能する剥離性積層銅箔３０が存在するので、同様に反りの影響を受けにくくなって半導体チップ７０を信頼性よく実装することができる。
なお、第３実施形態では、仮基板１０又は剥離性積層銅箔３０が残っている状態で半導体チップを実装する形態として好適な方法を説明したが、第１及び第２実施形態においても、仮基板１０又は剥離性積層銅箔３０が残っている状態で（第１実施形態では、図４（ａ）又は図５（ａ）の工程の後に、第２実施形態では、図１１（ａ）又は図１２（ａ）の後に）、半導体チップ７０を実装してもよい。そして、その後に、同様な工程を遂行することにより第１銅箔３２又は第２銅箔３４を利用して配線層を形成すればよい。
また、第３実施形態の製造方法を利用して配線基板を形成してもよい。すなわち、図１８（ａ）に示すように、まず、前述した図１４（ａ）の工程の後に、半導体チップ７０を実装せずに、図１４（ａ）の構造体の下地層２０の周縁に対応する部分を切断ことにより配線部材６０ｂを得る。
次いで、図１８（ｂ）に示すように、第１銅箔３２を剥離層３３と一緒に除去して第２銅箔３４を露出させる。さらに、図１８（ｃ）に示すように、第２銅箔３４を除去することにより、第１配線層５０ａの下面を露出させて外部接続電極Ｃを得る。これにより、配線基板１ｂが得られる。
このような方法を用いることにより、配線部材６０ｂを得た後に、薄膜の第２銅箔３４除去するだけで外部接続電極Ｃを備えた配線基板１ｂが得ることができる。従って、銅箔の除去処理を短時間で行うことができて配線基板の生産性を向上させることができると共に、配線基板へのダメージが低減される。
図１（ａ）〜（ｃ）は本発明の第１実施形態の配線基板の製造方法を示す断面図（一部平面図）（その１）である。 図２は仮基板に下地層及び剥離性積層銅箔を接着する別の方法を示す断面図（一部平面図）である。 図３（ａ）及び（ｂ）は本発明の第１実施形態の配線基板の製造方法を示す断面図（その２）である。 図４（ａ）及び（ｂ）は本発明の第１実施形態の配線基板の製造方法を示す断面図（その３）である。 図５（ａ）及び（ｂ）は本発明の第１実施形態の配線基板の製造方法を示す断面図（その４）である。 図６（ａ）〜（ｄ）は本発明の第１実施形態の配線基板の製造方法を示す断面図（その５）である。 図７（ａ）〜（ｃ）は本発明の第１実施形態の配線基板の製造方法における第１配線層の別の形成方法を示す断面図である。 図８（ａ）〜（ｄ）は本発明の第１実施形態の配線基板の製造方法における第１配線層のさらに別の形成方法を示す断面図である。 図９は本発明の第１実施形態の電子部品装置を示す断面図である。 図１０（ａ）〜（ｃ）は本発明の第２実施形態の配線基板の製造方法を示す断面図（一部平面図）（その１）である。 図１１（ａ）及び（ｂ）は本発明の第２実施形態の配線基板の製造方法を示す断面図（その２）である。 図１２（ａ）〜（ｄ）は本発明の第２実施形態の配線基板の製造方法を示す断面図（その３）である。 図１３（ａ）及び（ｂ）は本発明の第３実施形態の電子部品装置の製造方法を示す断面図（その１）である。 図１４（ａ）及び（ｂ）は本発明の第３実施形態の電子部品装置の製造方法を示す断面図（その２）である。 図１５は本発明の第３実施形態の電子部品装置の製造方法を示す断面図（その３）である。 図１６（ａ）及び（ｂ）は本発明の第３実施形態の電子部品装置の製造方法を示す断面図（その４）である。 図１７（ａ）〜（ｃ）は本発明の第３実施形態の変形例の電子部品装置の製造方法を示す断面図である。 図１８（ａ）〜（ｃ）は本発明の第３実施形態の電子部品装置の製造方法を利用して配線基板を得る方法を示す断面図である。
符号の説明
１，１ａ，１ｂ…配線基板、２，２ａ…電子部品装置、１０…仮基板、１２…接着層、１０ａ…プリプレグ、２０…下地層、３０…剥離性積層銅箔、３２…第１銅箔、３３…剥離層、３４…第２銅箔、３６…金属パターン層、３７…金属めっき層、３９…めっきレジスト、３９ａ…エッチングレジスト、３９ｘ，５９ｘ，６９ｘ…開口部、４０…第１層間絶縁層、４２…第２層間絶縁層、５０，５０ａ…第１配線層、５２…第２配線層、５４…第３配線層、５９，６９…ソルダレジスト、６０，６０ａ，６０ｂ…配線部材、７０…半導体チップ、７０ａ…バンプ、７２…アンダーフィル樹脂、Ａ…配線形成領域、Ｂ…外周部、Ｃ…外部接続電極、ＶＨ１，ＶＨ２…ビアホール。

Claims (17)

  1. 仮基板の配線形成領域に下地層が配置され、前記下地層の大きさより大きな剥離性積層金属箔が前記下地層の上に配置されて前記仮基板の前記配線形成領域の外周部に部分的に接着された構造を得る工程であって、前記剥離性積層金属箔は、第１金属箔と第２金属箔とが剥離できる状態で仮接着されて構成され、
    前記剥離性積層金属箔の上にビルドアップ配線層を形成する工程と、
    前記仮基板上に前記下地層、前記剥離性積層金属箔及び前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記仮基板から前記剥離性積層金属箔を分離して、前記剥離性積層金属箔の上に前記ビルドアップ配線層が形成された配線部材を得る工程とを有することを特徴とする配線基板の製造方法。
  2. 前記仮基板の上に前記下地層及び剥離性積層金属箔が接着された構造を得る工程は、半硬化状態のプリプレグ上に前記下地層及び前記剥離性積層金属箔を重ねて配置し、加熱・加圧によって前記プリプレグを硬化させて前記仮基板を得ると同時に、該仮基板に前記下地層及び剥離性積層金属箔を接着することを特徴とする請求項１に記載の配線基板の製造方法。
  3. 前記第１金属箔の膜厚は前記第２金属箔の膜厚より厚く設定されており、前記剥離性積層金属箔は、前記第１金属箔が前記仮基板側になって前記仮基板に接着され、
    前記配線部材を得る工程の後に、
    前記第１金属箔を剥離して前記第２金属箔を露出させる工程と、
    前記第２金属箔を利用して前記ビルドアップ配線層に接続される配線層を形成する工程とをさらに有することを特徴とする請求項１又は２に記載の配線基板の製造方法。
  4. 前記ビルドアップ配線層に接続される前記配線層を得る工程は、
    前記第２金属箔の上に開口部が設けられたレジストを形成する工程と、
    前記第２金属箔をめっき給電経路に利用する電解めっきによって前記開口部に金属パターン層を形成する工程と、
    前記レジストを除去する工程と、
    前記金属パターン層をマスクにして前記第２金属箔をエッチングして除去する工程とを含むことを特徴とする請求項３に記載の配線基板の製造方法。
  5. 前記ビルドアップ配線層に接続される前記配線層を得る工程は、前記第２金属箔をパターニングすることにより前記配線層を得ることを含むことを特徴とする請求項３に記載の配線基板の製造方法。
  6. 前記ビルドアップ配線層に接続される前記配線層を得る工程は、
    前記第２金属箔の上に金属めっき層を形成する工程と、
    前記金属めっき層及び前記第２金属箔をパターニングすることにより前記配線層を得る工程とを含むことを特徴とする請求項３に記載の配線基板の製造方法。
  7. 前記第１金属箔の膜厚は前記第２金属箔の膜厚より厚く設定されており、前記剥離性積層金属箔は、前記第１金属箔が前記仮基板側になって前記仮基板に接着され、かつ前記ビルドアップ配線層の最下には接続電極が設けられており、
    配線部材を得る工程の後に、
    前記第１金属箔を剥離して前記第２金属箔を露出させる工程と、
    前記第２金属箔をエッチングにより除去して前記接続電極を露出させる工程とをさらに有することを特徴とする請求項１又は２に記載の配線基板の製造方法。
  8. 前記第１金属箔の膜厚は前記第２金属箔の膜厚より厚く設定されており、前記剥離性積層金属箔は、前記第２金属箔が前記仮基板側になって前記仮基板に接着され、
    前記配線部材を得る工程の後に、
    前記第２金属箔を剥離して前記第１金属箔を露出させる工程と、
    前記第１金属箔をパターニングすることにより、前記ビルドアップ配線層に接続される配線層を得る工程とをさらに有することを特徴とする請求項１又は２に記載の配線基板の製造方法。
  9. 前記下地層は、金属箔、離型フィルム、又は離型剤からなることを特徴とする請求項１又は２に記載の配線基板の製造方法。
  10. 請求項３乃至９のいずれか一項の製造方法によって前記配線基板を得る工程と、
    前記配線基板の最上又は最下の前記配線層に電子部品を接続して実装する工程とを有することを特徴とする電子部品装置の製造方法。
  11. 仮基板の配線形成領域に下地層が配置され、前記下地層の上に配置されて前記下地層の大きさより大きな剥離性積層金属箔が前記仮基板の前記配線形成領域の外側の外周部に接着された構造を得る工程であって、前記剥離性積層金属箔は、第１金属箔と第２金属箔とが剥離できる状態で仮接着されて構成され、
    前記剥離性積層金属箔の上にビルドアップ配線層を形成する工程と、
    前記仮基板上に前記下地層、前記剥離性積層金属箔及び前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記仮基板から前記剥離性積層金属箔を分離して、前記剥離性積層金属箔の上に前記ビルドアップ配線層が形成された配線部材を得る工程と、
    前記ビルドアップ配線層を形成する工程の後、又は、前記配線部材を得る工程の後に、前記ビルドアップ配線層の最上の配線層に電子部品を接続して実装する工程とを有することを特徴とする電子部品装置の製造方法。
  12. 前記第１金属箔の膜厚は前記第２金属箔の膜厚より厚く設定されており、前記剥離性積層金属箔は、前記第１金属箔が前記仮基板側になって前記仮基板に接着され、
    前記電子部品が実装された前記配線部材を得る工程の後に、
    前記第１金属箔を剥離して前記第２金属箔を露出させる工程と、
    前記第２金属箔を利用して前記ビルドアップ配線層に接続される配線層を形成する工程とをさらに有することを特徴とする請求項１１に記載の電子部品装置の製造方法。
  13. 前記ビルドアップ配線層に接続される前記配線層を得る工程は、
    前記第２金属箔の上に開口部が設けられたレジストを形成する工程と、
    前記第２金属箔をめっき給電経路に利用する電解めっきによって前記開口部に金属パターン層を形成する工程と、
    前記レジストを除去する工程と、
    前記金属パターン層をマスクにして前記第２金属箔をエッチングする工程とを含むことを特徴とする請求項１２に記載の電子部品装置の製造方法。
  14. 前記ビルドアップ配線層に接続される前記配線層を得る工程は、前記第２金属箔をパターニングすることにより前記配線層を得ることを含むことを特徴とする請求項１２に記載の電子部品装置の製造方法。
  15. 前記ビルドアップ配線層に接続される前記配線層を得る工程は、
    前記第２金属箔の上に金属めっき層を形成する工程と、
    前記金属めっき層及び前記第２金属箔をパターニングすることにより前記配線層を得る工程とを含むことを特徴とする請求項１２に記載の電子部品装置の製造方法。
  16. 前記ビルドアップ配線層の最下には接続電極が設けられており、
    前記電子部品が実装された配線部材を得る工程の後に、前記電子部品が実装された前記配線部材から前記剥離性積層金属箔を除去する工程をさらに有し、前記剥離性積層金属箔を除去する工程で前記接続電極を露出させることを特徴とする請求項１１に記載の電子部品装置の製造方法。
  17. 電子部品は半導体チップであり、前記半導体チップが前記配線層にフリップチップ接続されることを特徴とする請求項１１乃至１６のいずれか一項に記載の電子部品装置の製造方法。
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TW097104994A TW200845340A (en) 2007-02-28 2008-02-13 Method of manufacturing wiring substrate and method of manufacturing electronic component device
US12/071,008 US8176627B2 (en) 2007-02-28 2008-02-14 Method of manufacturing wiring substrate and method of manufacturing electronic component device
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011119722A (ja) * 2009-11-09 2011-06-16 Hitachi Chem Co Ltd 多層配線基板及びその製造方法
KR101097741B1 (ko) 2009-09-14 2011-12-22 아페리오(주) 일층의 도전층 양면에 다이 접속을 위한 패드와 솔더 볼 접속을 위한 패드를 형성하는 방법 및 이를 이용한 패키지 기판
WO2012043742A1 (ja) * 2010-09-29 2012-04-05 日立化成工業株式会社 半導体素子搭載用パッケージ基板の製造方法
WO2012133637A1 (ja) * 2011-03-30 2012-10-04 三井金属鉱業株式会社 多層プリント配線板の製造方法及びその製造方法で得られる多層プリント配線板
WO2012133638A1 (ja) * 2011-03-30 2012-10-04 三井金属鉱業株式会社 多層プリント配線板の製造方法及びその製造方法で得られる多層プリント配線板
JP2013030603A (ja) * 2011-07-28 2013-02-07 Hitachi Chem Co Ltd 配線基板の製造方法
TWI400025B (zh) * 2009-12-29 2013-06-21 Subtron Technology Co Ltd 線路基板及其製作方法
JP2014022665A (ja) * 2012-07-20 2014-02-03 Shinko Electric Ind Co Ltd 支持体及びその製造方法、配線基板の製造方法、電子部品装置の製造方法、配線構造体
JP2016225620A (ja) * 2015-06-01 2016-12-28 サムソン エレクトロ−メカニックス カンパニーリミテッド． プリント回路基板、プリント回路基板の製造方法及びこれを含む半導体パッケージ
JP2017017303A (ja) * 2015-06-30 2017-01-19 旭徳科技股▲ふん▼有限公司 パッケージ基板およびその製造方法
JP2018533848A (ja) * 2015-11-06 2018-11-15 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． キャリア超薄型基板
CN113286439A (zh) * 2021-07-22 2021-08-20 深圳市志金电子有限公司 一种内置引线电镀线路板制作方法

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8238114B2 (en) 2007-09-20 2012-08-07 Ibiden Co., Ltd. Printed wiring board and method for manufacturing same
TWI387027B (zh) 2009-02-16 2013-02-21 Advanced Semiconductor Eng 無核心封裝基板及其製造方法
CN101826469B (zh) * 2009-03-04 2012-01-11 日月光半导体制造股份有限公司 无核心封装基板及其制造方法
TWI365026B (en) * 2009-06-11 2012-05-21 Unimicron Technology Corp Method for fabricating packaging substrate and base therefor
CN101924037B (zh) * 2009-06-16 2012-08-22 日月光半导体制造股份有限公司 无核心封装基板的制造方法
KR101015762B1 (ko) * 2009-07-23 2011-02-22 삼성전기주식회사 반도체 패키지의 제조 방법
KR101058621B1 (ko) * 2009-07-23 2011-08-22 삼성전기주식회사 반도체 패키지 및 이의 제조 방법
KR101022873B1 (ko) * 2009-09-14 2011-03-16 삼성전기주식회사 인쇄회로기판의 제조방법
JP5534763B2 (ja) * 2009-09-25 2014-07-02 株式会社東芝 半導体発光装置の製造方法及び半導体発光装置
KR101044197B1 (ko) * 2009-11-12 2011-06-28 삼성전기주식회사 인쇄회로기판의 제조방법
KR101055571B1 (ko) * 2009-11-30 2011-08-08 삼성전기주식회사 기판 제조용 캐리어 부재 및 이를 이용한 기판의 제조방법
KR101055473B1 (ko) * 2009-12-15 2011-08-08 삼성전기주식회사 기판 제조용 캐리어 부재 및 이를 이용한 기판의 제조방법
JP2011138869A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板の製造方法及び多層配線基板
KR101055462B1 (ko) * 2010-01-07 2011-08-08 삼성전기주식회사 인쇄회로기판 제조용 캐리어와 그 제조방법 및 이를 이용한 인쇄회로기판의 제조방법
TWI393494B (zh) * 2010-06-11 2013-04-11 Unimicron Technology Corp 具有線路的基板條及其製造方法
CN102315202B (zh) * 2010-07-02 2016-03-09 欣兴电子股份有限公司 具有线路的基板条及其制造方法
TWI411073B (zh) * 2010-08-13 2013-10-01 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
KR101140982B1 (ko) * 2010-09-07 2012-05-03 삼성전기주식회사 단층 인쇄회로기판 및 그 제조 방법
KR101282965B1 (ko) * 2010-11-05 2013-07-08 주식회사 두산 신규 인쇄회로기판 및 이의 제조방법
KR101537837B1 (ko) * 2011-01-13 2015-07-17 주식회사 두산 신규 인쇄회로기판 및 이의 제조방법
KR101302380B1 (ko) * 2012-01-30 2013-09-06 주식회사 심텍 박형 인쇄회로기판 및 이의 제조 방법
KR101321185B1 (ko) * 2012-09-13 2013-10-23 삼성전기주식회사 캐리어 부재
JP5887561B2 (ja) * 2012-11-29 2016-03-16 パナソニックＩｐマネジメント株式会社 金属張積層板の製造方法
TWI474450B (zh) 2013-09-27 2015-02-21 Subtron Technology Co Ltd 封裝載板及其製作方法
US9522514B2 (en) 2013-12-19 2016-12-20 Intel Corporation Substrate or panel with releasable core
US9554468B2 (en) * 2013-12-19 2017-01-24 Intel Corporation Panel with releasable core
US9554472B2 (en) * 2013-12-19 2017-01-24 Intel Corporation Panel with releasable core
US9434135B2 (en) 2013-12-19 2016-09-06 Intel Corporation Panel with releasable core
CN204014250U (zh) * 2014-05-16 2014-12-10 奥特斯(中国)有限公司 用于生产电子元件的连接系统的半成品
WO2015183184A1 (en) * 2014-05-30 2015-12-03 Nguyen Phu Cuong Dao Compact substrate and method for making the same
DE202014103821U1 (de) * 2014-07-09 2014-09-09 Carmen Diegel Flexible elektrische Leiterstruktur
JP6497149B2 (ja) * 2015-03-18 2019-04-10 凸版印刷株式会社 配線基板積層体、これを用いた半導体装置及び半導体装置の製造方法
US9922949B2 (en) 2015-07-15 2018-03-20 Chip Solutions, LLC Semiconductor device and method
US10586746B2 (en) 2016-01-14 2020-03-10 Chip Solutions, LLC Semiconductor device and method
US9847244B2 (en) * 2015-07-15 2017-12-19 Chip Solutions, LLC Semiconductor device and method
CN106550532A (zh) * 2015-09-17 2017-03-29 奥特斯(中国)有限公司 用于制造部件载体的包括低流动性材料的保护结构
CN106550554B (zh) * 2015-09-17 2020-08-25 奥特斯(中国)有限公司 用于制造部件载体的上面具有伪芯和不同材料的两个片的保护结构
CN106550542B (zh) * 2015-09-17 2021-10-26 奥特斯(中国)有限公司 插入保护结构并且靠近保护结构具有纯介质层的部件载体
WO2017123870A1 (en) * 2016-01-14 2017-07-20 Chip Solutions, LLC Releasable carrier and method
EP3206229B1 (en) * 2016-02-09 2020-10-07 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Methods of manufacturing flexible electronic devices
CN106211638B (zh) * 2016-07-26 2018-07-24 上海美维科技有限公司 一种超薄多层印制电路板的加工方法
EP3496138B1 (en) * 2016-08-05 2024-01-17 Mitsubishi Gas Chemical Company, Inc. Support substrate and method for manufacturing package substrate for mounting semiconductor element
KR101932326B1 (ko) * 2016-12-20 2018-12-24 주식회사 두산 인쇄회로기판 및 이의 제조방법
US11183479B2 (en) * 2017-03-30 2021-11-23 Mitsubishi Electric Corporation Semiconductor device, method for manufacturing the same, and power conversion device
DE102018102734A1 (de) 2018-01-18 2019-07-18 Schreiner Group Gmbh & Co. Kg Flexible elektrische Schaltung mit Verbindung zwischen elektrisch leitfähigen Strukturelementen
KR102049176B1 (ko) * 2018-07-02 2019-11-26 경일대학교산학협력단 플렉서블 디바이스 및 그 디바이스의 제조 방법
CN111354650A (zh) * 2018-12-21 2020-06-30 深南电路股份有限公司 一种埋入式元件电路板及其制作方法
CN112786513B (zh) * 2019-11-11 2023-06-09 上海新微技术研发中心有限公司 一种薄膜器件的加工方法及薄膜器件
CN112786515B (zh) * 2019-11-11 2022-12-13 上海新微技术研发中心有限公司 一种薄膜器件的加工方法
CN111800945B (zh) * 2020-06-24 2021-06-08 珠海越亚半导体股份有限公司 一种临时承载板及使用其制造无芯基板的方法
TWI832667B (zh) * 2023-01-10 2024-02-11 大陸商芯愛科技（南京）有限公司 電子封裝件及其製法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004087701A (ja) 2002-08-26 2004-03-18 Nec Toppan Circuit Solutions Toyama Inc 多層配線構造の製造方法および半導体装置の搭載方法
JP3811680B2 (ja) * 2003-01-29 2006-08-23 富士通株式会社 配線基板の製造方法
US7320173B2 (en) * 2003-02-06 2008-01-22 Lg Electronics Inc. Method for interconnecting multi-layer printed circuit board
JP4541763B2 (ja) * 2004-01-19 2010-09-08 新光電気工業株式会社 回路基板の製造方法
KR100674319B1 (ko) * 2004-12-02 2007-01-24 삼성전기주식회사 얇은 코어층을 갖는 인쇄회로기판 제조방법

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101097741B1 (ko) 2009-09-14 2011-12-22 아페리오(주) 일층의 도전층 양면에 다이 접속을 위한 패드와 솔더 볼 접속을 위한 패드를 형성하는 방법 및 이를 이용한 패키지 기판
JP2011119722A (ja) * 2009-11-09 2011-06-16 Hitachi Chem Co Ltd 多層配線基板及びその製造方法
TWI400025B (zh) * 2009-12-29 2013-06-21 Subtron Technology Co Ltd 線路基板及其製作方法
WO2012043742A1 (ja) * 2010-09-29 2012-04-05 日立化成工業株式会社 半導体素子搭載用パッケージ基板の製造方法
WO2012133637A1 (ja) * 2011-03-30 2012-10-04 三井金属鉱業株式会社 多層プリント配線板の製造方法及びその製造方法で得られる多層プリント配線板
WO2012133638A1 (ja) * 2011-03-30 2012-10-04 三井金属鉱業株式会社 多層プリント配線板の製造方法及びその製造方法で得られる多層プリント配線板
US9585261B2 (en) 2011-03-30 2017-02-28 Mitsui Mining & Smelting Co., Ltd. Manufacturing method of multilayer printed wiring board
JP6093694B2 (ja) * 2011-03-30 2017-03-08 三井金属鉱業株式会社 多層プリント配線板の製造方法
JPWO2012133637A1 (ja) * 2011-03-30 2014-07-28 三井金属鉱業株式会社 多層プリント配線板の製造方法及びその製造方法で得られる多層プリント配線板
JPWO2012133638A1 (ja) * 2011-03-30 2014-07-28 三井金属鉱業株式会社 多層プリント配線板の製造方法及びその製造方法で得られる多層プリント配線板
JP5604585B2 (ja) * 2011-03-30 2014-10-08 三井金属鉱業株式会社 多層プリント配線板の製造方法
KR101510370B1 (ko) * 2011-03-30 2015-04-07 미쓰이금속광업주식회사 다층 프린트 배선판의 제조 방법
KR101510366B1 (ko) * 2011-03-30 2015-04-07 미쓰이금속광업주식회사 다층 프린트 배선판의 제조 방법
US9066459B2 (en) 2011-03-30 2015-06-23 Mitsui Mining & Smelting Co., Ltd. Manufacturing method of multilayer printed wiring board
JP2013030603A (ja) * 2011-07-28 2013-02-07 Hitachi Chem Co Ltd 配線基板の製造方法
JP2014022665A (ja) * 2012-07-20 2014-02-03 Shinko Electric Ind Co Ltd 支持体及びその製造方法、配線基板の製造方法、電子部品装置の製造方法、配線構造体
US9763332B2 (en) 2012-07-20 2017-09-12 Shinko Electric Industries Co., Ltd. Support body, method of manufacturing support body, method of manufacturing wiring board, method of manufacturing electronic component, and wiring structure
KR101937717B1 (ko) 2012-07-20 2019-01-11 신꼬오덴기 고교 가부시키가이샤 지지체, 지지체 제조 방법, 배선 기판 제조 방법, 전자 부품 제조 방법, 및 배선 구조체
JP2016225620A (ja) * 2015-06-01 2016-12-28 サムソン エレクトロ−メカニックス カンパニーリミテッド． プリント回路基板、プリント回路基板の製造方法及びこれを含む半導体パッケージ
JP2017017303A (ja) * 2015-06-30 2017-01-19 旭徳科技股▲ふん▼有限公司 パッケージ基板およびその製造方法
US9693468B2 (en) 2015-06-30 2017-06-27 Subtron Technology Co., Ltd. Package substrate and manufacturing method thereof
JP2018533848A (ja) * 2015-11-06 2018-11-15 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． キャリア超薄型基板
CN113286439A (zh) * 2021-07-22 2021-08-20 深圳市志金电子有限公司 一种内置引线电镀线路板制作方法

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