CN114365586A - 印刷电路板 - Google Patents

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Abstract

根据实施例的印刷电路板包括:第一绝缘层;第一电路图案,其被设置在第一绝缘层的内部或下表面上;第二电路图案,其被设置在第一绝缘层的上表面上;第二绝缘层,其被设置在第一绝缘层的上表面上,以便围绕第二电路图案;以及保护层,其被设置在第二绝缘层的上表面上,其中第二绝缘层具有形成在其上表面上的至少一个凹进,以及其中保护层被设置在第二绝缘层的上表面中形成的凹进中。

Description

印刷电路板
技术领域
实施例涉及一种印刷电路板,并且更具体地,涉及一种其上设置有用于支撑最外层上设置的电路图案的支撑绝缘层的印刷电路板及其制造方法。
背景技术
随着电子组件的小型化、轻量化和集成化的加速,电路的线宽变得越来越小。特别地,随着半导体芯片的设计规则在纳米尺度上集成,安装半导体芯片的封装基板或印刷电路板的电路线宽减小到几微米或更小。
为了提高印刷电路板的电路集成度,即,已经提出了各种方法来使电路线宽小型化。为了防止在镀铜后形成图案的蚀刻步骤中电路线宽的损耗,已经提出了半加成工艺(SAP)方法和改进的半加成工艺(MSAP)。
之后,在本领域中已经使用了将铜箔埋入绝缘层中以实现更精细的电路图案的嵌入式迹线基板(以下称为‘ETS’)方法。ETS方法是通过将铜箔电路嵌入绝缘层中而不是在绝缘层的表面上形成铜箔电路来制造的。因此,不会由于蚀刻而造成电路损耗,因此有利于精细化电路节距(pitch)。
同时,近年来,正在努力开发改进的第5代(5G)通信系统或前5G通信系统,以便满足对无线数据流量的需求。这里,5G通信系统使用超高频(毫米波)频带(亚6GB(6GHz)、28GB28GHz、38GB 38GHz或更高频率)来实现高数据速率。
并且,为了缓解无线电波在非常高频带中的路径损耗并提高无线电波的传播距离,5G通信系统中正在发展诸如波束成形、大规模MIMO和阵列天线的聚合技术。考虑到这些频带可能由数百个波长的有源天线组成,所以天线系统变得相对较大。
由于这些天线和AP模块被图案化或安装在印刷电路板上,所以印刷电路板的低损耗非常重要。这意味着构成有源天线系统的几个基板,即天线基板、天线馈电基板、收发器基板和基带基板,必须集成到一个紧凑的单元中。
并且,如上所述,应用于5G通信系统的印刷电路板在制造上朝着轻、薄、紧凑的方向发展,因而电路图案也越来越精细。
然而,包括精细电路图案的传统印刷电路板具有其中最外电路图案(outermostcircuit pattern)突出于绝缘层上方的结构,因而存在最外电路图案容易塌陷的问题。
发明内容
技术问题
实施例提供了一种具有新颖结构的印刷电路板及其制造方法。
另外,本实施例提供了一种通过提供一种结构来提高可靠性的印刷电路板及其制造方法,在该结构中设置有能够支撑在最外部处设置的电路图案的支撑绝缘层。
另外,本实施例提供了一种印刷电路板及其制造方法,该印刷电路板能够通过去除通过支撑绝缘层的表面所暴露的填料来解决可能由填料引起的可靠性问题。
本实施例所要解决的技术问题不限于上述技术问题,并且本发明所属领域的技术人员从以下描述将清楚地理解未提及的另一技术问题。
技术解决方案
根据实施例的印刷电路板包括:第一绝缘层;第一电路图案,其被设置在第一绝缘层内部或下表面上;第二电路图案,其被设置在第一绝缘层的上表面上;第二绝缘层,其被设置在第一绝缘层的上表面上,并围绕第二电路图案;以及保护层,其被设置在第二绝缘层的上表面上,其中第二绝缘层具有形成在其上表面上的至少一个凹进,以及其中保护层被设置在第二绝缘层的上表面上形成的凹进中。
另外,第二绝缘层包括无机填料,并且凹进是第二绝缘层的上表面上暴露的无机填料的去除区域。
另外,第二电路图案是最外电路图案,其中第二电路图案和第二绝缘层被设置成在第一绝缘层的上表面上突出,以及其中第二电路图案的高度不同于第二绝缘层的高度。
另外,第二电路图案的下表面被定位在与第二绝缘层的下表面相同的平面上。
另外,第二电路图案的上表面被定位成高于第二绝缘层的上表面。
另外,第二绝缘层的高度在第二电路图案的高度的20%至99%范围内。
另外,第二电路图案包括:第一部,其被设置在第一绝缘层的上表面上并且具有与第二绝缘层接触的侧表面;以及第二部,其被设置在第一部上并且在第二绝缘层的上表面上突出,以及其中第二部具有上宽度小于下宽度的部分。
另外,保护层的下表面被定位在第二电路图案的上表面与下表面之间,以及其中保护层的上表面被定位成高于第二电路图案的上表面。
另一方面,根据实施例的印刷电路板包括:第一绝缘层;第一电路图案,其被设置在第一绝缘层的下表面上或内部;第二电路图案,其被设置在第一绝缘层的上表面上;以及第二绝缘层,其被设置在第一绝缘层的上表面上,围绕第二电路图案,并且具有在其上形成的至少一个凹进;其中第二电路图案是最外电路图案,其中第二绝缘层包括树脂和设置在树脂中的无机填料,以及其中凹进是其中通过第二绝缘层的上表面暴露的无机填料被去除的区域。
另外,第二电路图案和第二绝缘层被设置成在第一绝缘层的上表面上突出;以及其中第二电路图案的高度高于第二绝缘层的高度。
*另外,第二绝缘层的高度在第二电路图案的高度的20%至99%范围内。
另外,第二电路图案包括:第一部,其被设置在第一绝缘层的上表面上并且具有与第二绝缘层接触的侧表面;以及第二部,其被设置在第一部上并且在第二绝缘层的上表面上突出,以及其中第二部具有上宽度小于下宽度的部分。
另外,第二电路图案为精细图案,其中第二电路图案的宽度具有6μm至15μm的范围,以及其中第二电路图案之间的空间在8μm至15μm的范围内。
另一方面,根据实施例的印刷电路板的制造方法包括:制备电路板,该电路板包括第一绝缘层、掩埋在第一绝缘层下方的第一电路图案、以及设置在第一绝缘层的上表面上并且在第一绝缘层的上表面上突出的第二电路图案;在第一绝缘层的上表面和第二电路图案的上表面上设置第二绝缘层;去除第二绝缘层的一部分以暴露第二电路图案的上表面;以及根据第二绝缘层的去除,去除在第二绝缘层的表面和第二电路图案的表面上暴露的无机填料;其中第二绝缘层包括树脂和设置在树脂中的无机填料,其中无机填料的去除包括去除在第二绝缘层的表面上暴露的无机填料以在第二绝缘层的表面上形成凹进。
另外,执行去除第二绝缘层的一部分,使得第二绝缘层的高度在第二电路图案的高度的20%至99%的范围内。
另外,第二电路图案包括:第一部,其被设置在第一绝缘层的上表面上并且具有与第二绝缘层接触的侧表面;以及第二部,其被设置在第一部上并在第二绝缘层的上表面上突出,以及其中第二部具有上宽度小于下宽度的部分。
另外,根据实施例的印刷电路板的制造方法进一步包括在第二绝缘层上设置具有暴露第二电路图案的表面的开口的保护层,以及其中设置保护层以填充在第二绝缘层中形成的凹进。
有益效果
根据本发明的实施例,在第一绝缘层上设置并且在第一绝缘层的表面上突出的第二电路图案中,支撑第二电路图案的侧面的第二绝缘层被形成在第一绝缘层中。据此,可以通过第二电路图案的小型化来解决诸如突出的第二电路图案的塌陷或摩擦的问题,因而可以提高产品可靠性。
另外,根据本发明的实施例,在形成第二绝缘层时,第二绝缘层的上表面被定位成低于第二电路图案的上表面。也就是说,在本实施例中,第二绝缘层的高度低于第二电路图案的高度。因而,可以解决通过第二电路图案的表面上残留的第二绝缘层而减少第二电路图案的表面的暴露面积的问题,并因而可以解决减小组件安装面积的问题。
此外,在实施例中,在形成第二绝缘层之后,蚀刻第二绝缘层,使得第二绝缘层的上表面被定位成低于第二电路图案的上表面。在这种情况下,无机填料存在于第二绝缘层中。另外,无机填料可以通过蚀刻第二绝缘层而从最终产品中的第二绝缘层的表面突出。据此,通过无机填料的突出,可以增加第二绝缘层的表面积或第二绝缘层的表面粗糙度,并因而可以提高与在第二绝缘层上设置的诸如阻焊剂的保护层的粘附。
另外,在实施例中,去除残留在第二绝缘层或第二电路图案上的无机填料,并在去除无机填料的第二绝缘层上设置保护层。据此,可以解决由于无机填料残留在第二绝缘层上而在多个第二电路图案之间发生短路的问题,所以可以提高产品可靠性。
另外,实施例中的印刷电路板适用于5G通信系统,并因而可以通过最小化高频处的传输损耗来进一步提高可靠性。具体地,实施例中的印刷电路板可以在高频处使用,并且可以降低传播损耗。
附图说明
图1是示出根据比较示例的印刷电路板的视图。
图2是示出根据实施例的印刷电路板的视图。
图3是图2的区域B的放大图。
图4a是示出根据比较示例的印刷电路板的视图。
图4b是参考以解释根据第二绝缘层的高度发生的问题的视图。
图4c是示出根据本实施例的印刷电路板的视图。
图5是示出根据实施例的第二电路图案的形状变化的视图。
图6是用于解释根据第二绝缘层的高度发生的问题的视图。
图7a是示出通过喷砂形成的印刷电路板的表面的视图。
图7b是示出由等离子体形成的印刷电路板的表面的视图。
图8a和图8b是更详细地示出图2中所示的印刷电路板的视图。
图9是示出根据实施例的根据工艺时间去除的无机填料量的视图。
图10是示出根据实施例的反应气体的穿透深度随时间变化的视图。
图11是示出根据实施例的根据工艺温度去除的无机填料量的视图。
图12a是示出在去除无机填料之前和之后的第二绝缘层的表面变化的视图。
图12b示出了在去除无机填料之前和之后的第二电路图案的表面变化。
图13至图17是用于解释按工艺顺序制造根据实施例的印刷电路板的方法。
具体实施方式
下面将参考附图详细地描述在本说明书中公开的实施例,但是相同或相似的元件用相同的附图标记表示,而与附图标记无关,并且将省略其重复描述。以下描述中使用的组件的后缀“模块”和“部”仅考虑到编写本说明书的容易程度而给出或互换使用,并且它们本身不具有相互区分的含义或作用。另外,在描述本说明书中公开的实施例时,如果确定相关已知技术的详细描述可能使本说明书中公开的实施例的主题模糊不清,则将省略其详细描述。另外,附图只是为了便于理解本说明书所公开的实施例,并且本说明书所公开的技术思想不受附图的限制,并且这应当理解为包括在本发明的精神和范围内所包括的所有变化、等效物或替代物。
包括诸如第一和第二的序数的术语可以用于描述各种元件,但是这些元件不受这些术语的限制。上述术语仅用于将一个组件与另一组件区分开来。
当一个组件被称为与另一组件“接触”或“连接”时,它可以被直接连接或连接到另一组件,但其他组件可以存在于中间。另一方面,当一个组件被称为“直接接触”或“直接连接”到另一组件时,应理解为中间没有其他组件。
单数表达包括复数表达,除非上下文另有明确指示。
在本申请中,诸如“包括…”或“具有…”的术语旨在指定说明书中描述的特征、数量、步骤、动作、组件、部分或其组合的存在,但是存在一个或多个其他特征。应理解,元件或数量、步骤、动作、组件、部分或其组合的存在或添加并不预先阻止被排除的可能性。
下面将参考附图详细地描述本发明的示例性实施例。
图1是示出根据比较示例的印刷电路板的视图。
参考图1,如(a)所示,根据比较示例的印刷电路板包括通过ETS方法制造的电路图案。
具体地,通过ETS方法制造的印刷电路板包括绝缘层10、第一电路图案20和第二电路图案30。
第一电路图案20掩埋在绝缘层10中。
优选地,第一电路图案20掩埋在绝缘层10的下部区域中。因而,第一电路图案20的表面被设置在与绝缘层10的下表面相同的平面上。
第二电路图案30被设置在绝缘层10的上表面上。
第二电路图案30具有在绝缘层10的上表面上突出的结构。
同时,虽然在附图中示出了仅包括一个绝缘层10并且具有基于电路图案层的两层结构的印刷电路板,但是印刷电路板的电路图案的层数可以进一步增加。
然而,即使电路图案的层数增加,设置在最外层处的第二电路图案30也具有在绝缘层10的表面上突出的结构。
同时,近年来,电路图案已经逐渐精细化。并且,在具有15μm/15μm或更小的宽度/空间的精细电路图案的情况下,最外层必须通过ETS方法来实现。即,在其中最外层的电路图案的宽度为15μm且每个电路图案之间的空间为15μm或更小的精细电路图案的情况下,仅在通过使用ETS方法形成电路图案时才可能形成稳定的精细电路图案。
与在比较示例中一样,设置在最外层处的最外电路图案具有在绝缘层10的上表面上突出的结构。在这种情况下,突出的第二电路图案30可以具有15μm或更小的宽度。这里,当突出的第二电路图案30具有超过15μm的宽度时,其可以坚强抵抗外部冲击。
然而,如图1的(b)所示,最外层的第二电路图案30的宽度随着电路图案的逐渐精细化而减小,因而,当第二电路图案30具有在绝缘层10的上表面上突出的结构时,第二电路图案30容易因外部冲击而塌陷。
即,与比较示例一样,最外层的第二电路图案30具有极精细的图案形状,因而,发生容易因小的外部冲击而塌陷或被扫过的问题。
另外,随着近年来5G技术的发展,对能够反映这一点的印刷电路板的兴趣正在增加。此时,要应用5G技术,印刷电路板必须具有高度的多层结构,并因而,电路图案应小型化。然而,在比较示例中,虽然可能形成精细图案,但是存在不能稳定地保护精细图案的问题。
因而,本实施例的目的在于提供一种能够解决最外精细图案的可靠性问题的新型结构的印刷电路板及其控制方法。
图2是示出根据实施例的印刷电路板的视图,图3是图2的区域B的放大图。
在图2和图3中,印刷电路板100包括第一绝缘层110、第二绝缘层140、第一电路图案120、第二电路图案130以及保护层150。
在图2中,印刷电路板100具有基于电路图案层的两层结构,这只是示例,可以进一步增加电路图案层的数量。
然而,图2中的第一电路图案120可以是设置在多个电路图案层中的底部的第一最外层,并且第二电路图案140可以是设置在多个电路图案的顶部的第二最外层。并且,虽然图中未示出,但是至少一个附加的内部绝缘层可以被设置在第一电路图案120与第二电路图案130之间,并且内部电路图案可以被设置在内部绝缘层的表面上。
第一绝缘层110是其上形成有能够改变布线的电路的基板,并且可以包括印刷电路板、布线板和由能够在表面上形成电路图案的绝缘材料制成的绝缘基板中的全部。
例如,第一绝缘层110可以是刚性的或柔性的。例如,第一绝缘层110可以包括玻璃或塑料。详细而言,第一绝缘层110可以包括:化学强化/半钢化玻璃,诸如钠钙玻璃或铝硅酸盐玻璃;或加强或柔性塑料,诸如聚酰亚胺(PI)、聚对苯二甲酸乙二醇酯(PET)、丙二醇(PPG)、聚碳酸酯(PC);或蓝宝石。
另外,第一绝缘层110可以包括光各向同性膜。例如,第一绝缘层110可以包括环状烯烃共聚物(COC)、环状烯烃聚合物(COP)、光各向同性聚碳酸酯(PC)或者光各向同性聚甲基丙烯酸甲酯(PMMA)。
另外,第一绝缘层110可以在具有部分弯曲表面的同时被弯折。也就是说,第一绝缘层110可以在部分地具有平坦表面并且部分地具有弯曲表面的同时被弯折。详细地,第一绝缘层110可以在具有弯曲端部或包括随机曲率的表面的同时被弯折,并且可以被弯折或弯曲。
另外,第一绝缘层110可以是具有柔性特性的柔性基板。另外,第一绝缘层110可以是弯曲或弯折基板。在这种情况下,第一绝缘层110表示基于电路设计作为布线图的连接电路组件的电布线,并且可以在绝缘材料上再现电导体。另外,第一绝缘层110可以形成用于安装电组件并将它们连接在电路中的布线,并且机械地固定除了组件的电连接功能之外的组件。
电路图案可以被设置在第一绝缘层110的表面上。
优选地,第一电路图案120可以被设置在第一绝缘层110下方。另外,第二电路图案140可以被设置在第一绝缘层110上。
具体地,第一电路图案120可以被掩埋在第一绝缘层110之下。
因而,第一电路图案120的下表面可以被定位在与第一绝缘层110的下表面相同的平面上。
第二电路图案120可以被设置在第一绝缘层110的上表面上。优选地,第二电路图案130可以被设置成具有在第一绝缘层110的上表面上突出的结构。
因而,第二电路图案130的下表面可以被设置成与第一绝缘层110的上表面直接接触。
第一电路图案120和第二电路图案130是传输电信号的线,并且可以由具有高导电性的金属材料形成。为此,第一电路图案120和第二电路图案130可以由选自金(Au)、银(Ag)、铂(Pt)、钛(Ti)、锡(Sn)、铜(Cu)和锌(Zn)中的至少一个金属材料形成。另外,第一电路图案120和第二电路图案130可以由包含金(Au)、银(Ag)、铂(Pt)、钛(Ti)、锡(Sn)、铜(Cu)和锌(Zn)中的至少一个金属材料,具有优异的结合强度的膏或焊膏形成。优选地,第一电路图案120和第二电路图案130可以由具有高导电性且价格相对便宜的铜(Cu)形成。
第一电路图案120和第二电路图案130可以通过加成工艺(additive process)、减成工艺(subtractive process)、改进的半加成工艺(MSAP)以及半加成工艺(SAP)形成,是典型的印刷电路板制造工艺,在此将省略其详细描述。
第二绝缘层140可以被设置在第一绝缘层110上。优选地,第二绝缘层140可以被设置在第一绝缘层110上的第二电路图案130之间。也就是说,第二电路图案130可以被设置成在第一绝缘层110上彼此间隔隔开预定间隔。另外,第二绝缘层140可以被设置成覆盖第一绝缘层110的上表面的其中未设置第二电路图案130的区域。
因而,第二绝缘层140可以具有其中第二电路图案130直接接触的结构。
优选地,第二绝缘层140的侧表面可以直接接触第二电路图案130的侧表面。
也就是说,第二绝缘层140可以是被设置成围绕第二电路图案130的周边并支撑第二电路图案130的支撑绝缘层。
第二绝缘层140可以具有其中树脂和填料混合的结构。也就是说,第二绝缘层140可以是ABF、RCC或没有玻璃纤维的绝缘层。
在实施例中,如上所述,在第一绝缘层110上形成围绕第二电路图案130的周边并且与第二电路图案130的侧表面直接接触的第二绝缘层140。另外,可以通过第二绝缘层140支撑精细图案的第二电路图案130,由此稳定地保护第二电路图案130免受外部冲击。
此时,当第二电路图案130不是精细图案时,第二电路图案130可以可以坚强抵抗外部冲击,并因而,第二绝缘层140可以不是必要的。然而,当第二电路图案130是精细图案时,存在容易因外部冲击而塌陷的问题,并因而,可以使用第二绝缘层140稳定地支撑第二电路图案130。
因而,第二电路图案130的宽度可以在6μm至15μm的范围内。具有宽度小于6μm的第二电路图案130难以形成,并且在具有宽度小于6μm的第二电路图案130的情况下,太容易受到外部冲击,因此可靠性可能存在问题。此外,第二电路图案130的宽度可以是15μm或更小。在这种情况下,第二电路图案130的宽度可以大于15μm。然而,当第二电路图案130大于15μm时,对第二绝缘层140的需求较低,并且即使没有第二绝缘层140,第二电路图案130也不易塌陷。
另外,第二电路图案130之间的空间被设置成具有8μm至15μm的范围。
同时,如图3中所示,第二绝缘层140的高度H2可以小于第二电路图案130的高度H1。也就是说,第二绝缘层140的上表面可以被定位成低于第二电路图案130的上表面。另外,第二绝缘层140的下表面可以被定位在与第二电路图案130的下表面相同的平面上。
同时,第二绝缘层140的高度H2可以与第二电路图案130的高度H1相同。然而,当第二电路图案130的高度H1与第二绝缘层140的高度H2彼此相等时,第二绝缘层140的一部分可以保留在第二电路图案130上,并因而,第二电路图案130的功能可能出现问题。这里,当第二电路图案130起连接到器件(未示出)的焊盘的作用时,功能问题可能意味着与器件电连接的可靠性问题。因而,第二绝缘层140的高度H2低于第二电路图案130的高度H1,以解决上述可靠性问题。
同时,当第二绝缘层140的高度H2太低时,不能稳定地支撑第二电路图案130。因而,第二绝缘层140的高度H2被设置成第二电路图案130的高度H1的20%或更大。即,当第二绝缘层140的高度H2小于第二电路图案130的高度H1的20%时,第二电路图案130不能由第二绝缘层140稳定地支撑,并因而,可能发生第二电路图案130的塌陷。
另外,第二绝缘层140的高度H2被设置成第二电路图案130的高度的99%或更小。即,当第二绝缘层140的高度H2超过第二电路图案130的高度H1的99%时,第二绝缘层140的一部分树脂可以残留在第二电路图案130的表面上,并因而可能发生可靠性问题。
同时,在一般的印刷电路板中,阻焊剂被设置在第一绝缘层110上,而不是第二绝缘层140上。然而,当在未设置第二绝缘层140的状态中设置阻焊剂时,在施加阻焊剂的过程中可能发生第二电路图案130塌陷的情况。另外,当在第二电路图案130上施加阻焊剂的同时去除阻焊剂时,由于阻焊剂的特性,很可能发生裂纹,并因而,可能在印刷电路板的可靠性方面发生问题。
因而,在实施例中,可以在优先地设置第二绝缘层140以稳定地支撑精细图案的第二电路图案130之后设置阻焊剂。
也就是说,保护层150可以被设置在第二绝缘层140上。
保护层150可以由使用阻焊剂(SR)、氧化物和Au中的任何一个或多个的至少一层形成。优选地,保护层150可以是阻焊剂。
保护层150可以被设置在第二绝缘层140上。优选地,保护层150的下表面可以被设置成与第二绝缘层140的上表面直接接触。保护层150可以具有开口,开口暴露被设置在第一绝缘层110上的至少一个第二电路图案130的表面。
另外,保护层150的下表面可以被定位成低于第二绝缘层140的上表面。另外,保护层150的上表面可以被定位成高于第二绝缘层140的上表面。
下面将描述根据存在或不存在第二绝缘层140以及第二绝缘层140的高度的印刷电路板100。
图4a是示出根据比较示例的印刷电路板的视图,图4b是参考以解释根据第二绝缘层的高度发生的问题的视图,并且图4c是示出根据本实施例的印刷电路板的视图。
根据如图4a中的图(a),第二电路图案30b被设置在绝缘层10上。在这种情况下,第二电路图案30具有在绝缘层10的上表面上突出的结构。另外,支撑第二电路图案30的支撑绝缘层不存在于绝缘层10上。
此外,如图4a的(b)中所示,由于不存在支撑绝缘层,所以在比较示例的第二电路图案30中,与精细图案相对应的区域A中的电路图案塌陷或被磨蚀。
如图4b的(a)中所示,印刷电路板100可以包括第一绝缘层110和在第一绝缘层110上围绕第二电路图案130的第二绝缘层140A。在这种情况下,第二绝缘层140A的高度可以与第二电路图案130的高度相同或更大。
据此,如图4b的(b)和(c)中所示,第二绝缘层140A可以保留在第二电路图案130的区域的部分区域(C)的表面上,并因而,可以减小第二电路图案130暴露于外部的表面积。另外,当第二电路图案130的表面积减小时,由于用于安装器件的组件安装区域的减小,可能发生器件的安装缺陷。
另一方面,如图4c的(a)、(b)和(c)中所示,印刷电路板100具有第一绝缘层110和被设置在第一绝缘层110上以围绕第二电路图案130的第二绝缘层140。在这种情况下,第二绝缘层140的高度可以小于第二电路图案130的高度。优选地,第二绝缘层140的高度可以在第二电路图案130的高度的20%至99%的范围内。
因而,在设置于第一绝缘层上并在第一绝缘层的表面上突出的第二电路图案中,支撑第二电路图案的侧面的第二绝缘层被形成在第一绝缘层上。因而,可以解决突出的第二电路图案由于第二电路图案的小型化而引起的诸如塌陷或摩擦的问题,并因而可以提高产品可靠性。
此外,在形成第二绝缘层时,第二绝缘层的上表面被定位成低于第二电路图案的上表面。也就是说,在本实施例中,第二绝缘层的高度低于第二电路图案的高度。因而,可以解决由于第二电路图案的表面上残留第二绝缘层而导致第二电路图案的表面的暴露面积减少的问题,因而可以解决组件安装区域减小的问题。
图5是示出根据实施例的第二电路图案的形状变化的视图。
参考图5,印刷电路板100包括被设置在第一绝缘层110上的第二电路图案130。
在这种情况下,设置在第二电路图案130之间的区域中的第二绝缘层140可以被包括在第一绝缘层110上。
这里,第二绝缘层140的高度在第二电路图案130的高度的20%至99%的范围内。例如,当第二绝缘层140的高度为第二电路图案130的高度的80%时,在第二绝缘层140的蚀刻工艺期间,可以一起去除第二电路图案130的总区域的20%的上部区域。
因而,第二电路图案130可以包括被设置在第一绝缘层110上的第一部131和被设置在第一部131上的第二部132。
在这种情况下,第一部131被第二绝缘层140保护,因而上表面的面积和下表面的面积可以相同。
另一方面,第二部132的上部可以在第二绝缘层140的蚀刻工艺中一起被去除,并因而,上表面的面积可以小于下表面的面积。优选地,第二部132的横截面可以具有梯形形状。例如,第二部132的侧表面可以以预定的倾斜度倾斜。
图6是用于解释根据第二绝缘层的高度发生的问题的视图。
如图6中所示,印刷电路板100可以包括第一绝缘层110和被设置在第一绝缘层110上以围绕第二电路图案130的第二绝缘层140B。在这种情况下,第二绝缘层140B的高度可以小于第二电路图案130的高度。优选地,第二绝缘层140B的高度可以小于第二电路图案130的高度的20%。
在这种情况下,在第二绝缘层140的蚀刻工艺中,可以一起去除第二电路图案130的上部区域的80%或更多。在这种情况下,随着第二电路图案130的要去除的区域增大,最上部区域可以具有三棱锥形状(triangular pyramid shape)。优选地,第二电路图案130的上部区域可以具有三角形形状。因而,无法确保用于在第二电路图案130上安装器件的安装区域,并因而发生安装缺陷。
同时,在实施例中,第二绝缘层140的高度可以通过蚀刻工艺,具有如上所述的第二电路图案130的高度H1的20%至99%。
在这种情况下,第二绝缘层140可以包括树脂和无机填料。
另外,被设置在第二绝缘层140内部的无机填料可以通过蚀刻而在表面上暴露。
同时,第二绝缘层140的蚀刻可以通过喷砂,或者可替选地通过等离子工艺执行。
图7a是示出通过喷砂形成的印刷电路板的表面的视图。图7b是示出由等离子体形成的印刷电路板的表面的视图。
图7a的图(a)是第二绝缘层140和第二电路图案130的表面放大3000倍的SEM照片。并且,图7a的(b)是第二电路图案130的表面放大10000倍的SEM照片。
如图7a的(a)中所示,无机填料150a可以被设置在第二绝缘层140中,随着第二绝缘层140的喷砂工艺的进行,无机填料150a可以在表面上暴露。
此外,如图7a的(b)中所示,可以确认,被包括在第二绝缘层140中的无机填料150a保留在第二电路图案130的表面上。
此时,在表1中示出第二电路图案的表面分析结果。
【表1】
元素 浓度 单位
O 1.591 wt.%
Si 0.522 wt.%
Cu 97.887 wt.%
总和 100 wt.%
如表1中所示,确认在第二电路图案130的表面上存在1.591wt.%的O元素,确认存在0.522wt.%的Si元素,并且确认存在作为第二电路图案130的原材料的97.887wt.%的Cu元素。
图7b的(a)是通过等离子工艺形成的第二绝缘层140和第二电路图案130的表面放大3000倍的SEM照片。并且,图7b的(b)是第二电路图案130的表面放大10000倍的SEM照片。
如图7b的(a)中所示,无机填料150a可以被设置在第二绝缘层140中,随着第二绝缘层140的喷砂工艺的进行,无机填料150a可以在表面上被暴露。
此外,如图7b的(b)中所示,可以确认,被包括在第二绝缘层140中的无机填料150a保留在第二电路图案130的表面上。
此时,在表2中示出第二电路图案的表面分析结果。
【表2】
元素 浓度 单位
O 3.725 wt.%
Si 6.664 wt.%
Cu 89.611 wt.%
总和 100 wt.%
如表1中所示,确认在第二电路图案130的表面上存在3.725wt.%的O元素,确认存在6.664wt.%的Si元素,并且确认存在作为第二电路图案130的原材料的89.611wt%的Cu元素。另外,在实施例中,在形成第二绝缘层之后,蚀刻第二绝缘层,使得第二绝缘层的上表面低于第二电路图案的上表面。在这种情况下,无机填料存在于第二绝缘层中。另外,通过蚀刻第二绝缘层,无机填料可以从最终产品中的第二绝缘层的表面突出。据此,通过无机填料的突出,可以增大第二绝缘层的表面积或第二绝缘层的表面粗糙度,并因而可以提高与在第二绝缘层上设置的诸如阻焊剂的保护层的粘附。
图8a和图8b是更详细地示出图2中所示的印刷电路板的视图。
图8a是示出根据实施例的在去除无机填料之前的第二绝缘层140的表面的视图,并且图8b是示出根据实施例的在去除无机填料之后的第二绝缘层140的表面的视图。
参考图8a,实施例中的第二绝缘层140通过蚀刻工艺,具有如上所述的第二电路图案130的高度H1的20%至99%。
在这种情况下,第二绝缘层140可以包括树脂和无机填料。
另外,在第二绝缘层140内部设置的无机填料可以通过蚀刻而被暴露在表面上。
具体地,如图8a中所示,第二绝缘层140在覆盖第二电路图案130的同时通过蚀刻工艺具有比第二电路图案130低的高度。在这种情况下,第二绝缘层140包括在树脂中设置的无机填料,并且无机填料145可以通过蚀刻工艺被暴露在第二绝缘层140的表面上。另外,蚀刻工艺可以通过喷砂工艺执行,并且第二绝缘层140的表面可以具有曲率。也就是说,第二绝缘层140的表面可以不是平坦的,而是可以具有曲率。
在这种情况下,如上所述,无机填料145可以通过向第二绝缘层140的表面提供粗糙度来起到提高保护层150与保护层150之间的结合强度的作用。
然而,无机填料145可能导致第二电路图案130的短路缺陷。例如,无机填料145保留在第二电路图案130的上表面以及第二绝缘层140的表面上。此外,随着无机填料145保留在第二电路图案130上,可能发生诸如开路短路的电气故障。
因而,在实施例中,通过去除无机填料145的工艺防止了诸如开路短路的电气缺陷的发生。
参考图8b,凹进被形成在第二绝缘层140的表面上。可以通过去除通过第二绝缘层140的表面暴露的无机填料145来形成凹进。也就是说,凹进可以是在其中设置无机填料145的区域。因而,凹进可以具有与无机填料145的直径相同的直径。
即,无机填料145可以是Si填料。
因而,可以使用诸如(NH4)HF2的氟化气体(fluorinated gas)来去除无机填料145。在去除无机填料145的去除工艺中使用(NH4)HF2作为去除气体的情况下的反应式如下。
(反应式)SiO2+4NH4HF2→SiF4+4NH4F+2H2O
根据反应式,可以使用(NH4)HF2来高效地去除保留在第二绝缘层140的表面和第二电路图案130的表面上的无机填料145。
在这种情况下,可以通过诸如浸渍或喷涂的工艺来去除无机填料145。
图9是示出根据实施例的根据工艺时间去除的无机填料量的视图,图10是示出根据实施例的反应气体的穿透深度随时间变化的视图,图11是示出根据实施例的根据工艺温度去除的无机填料量的视图。
参考图9和图10,可以看出,当反应气体长时间反应时,反应深度增加,并因而无机填料145的去除量增加。这被总结在下表3中。
【表3】
时间(分钟) 表面SiO2去除量 穿透深度
10 50% 1μm
20 80% 2μm
30 90% 4μm
40 95% 6μm
50 100% 8μm
60 100% 10μm
70 100% 12μm
80 100% 15μm
90 100% 15μm
100 100% 15μm
如上所述,当去除工艺被执行50分钟或更长时间时,确认保留在第二绝缘层140的表面和第二电路图案130的表面上的100%的无机填料145被去除。
然而,随着去除工艺时间的增加,反应气体在第二绝缘层140表面周围的穿透深度增加。
另外,如图11中所示,确认存在于第二绝缘层140和第二电路图案130的表面上的无机填料145的去除量随着工艺温度的升高而增加。即,图11示出了在其中工艺时间被固定(例如,10分钟)的状态中,根据工艺温度而变化的无机填料145的去除量。
根据图9至图11,可以确认,随着工艺温度的升高,反应加速,并且随着反应时间增加,反应深度变深,并且填料去除量增加。然而,如果反应深度增加,则可能发生对第二绝缘层140或第二电路图案130的表面的损伤,并因此调整工艺温度、工艺时间等,使得反应气体可以基于第二绝缘层140的厚度穿透1/2或更小。
图12a是示出在去除无机填料之前和之后的第二绝缘层的表面变化的视图,并且图12b示出了在去除无机填料之前和之后的第二电路图案的表面变化。
参考图12a的(a),无机填料145可以被设置在第二绝缘层140中,并因而,在执行喷砂工艺或等离子体工艺时,无机填料145可以被暴露在第二绝缘层140的表面上。
并且,参考图12a(b),观察无机填料145去除工艺后的第二绝缘层140的表面,形成如图12a(a)中的无机填料145,可以确认去除了如图12a的(a)中的所有无机填料145,并因而,确认在第二绝缘层140的表面上形成凹进。
另外,参考图12b的(a),确认在执行喷砂工艺或等离子体工艺时,无机填料145保留在第二电路图案130的表面上。
并且,参考图12b(b),观察在去除无机填料145的工艺之后的第二电路图案130的表面,如图12b(a)中的所有无机填料145被去除。
下面将描述制造根据图2中所示的实施例的印刷电路板的方法。
图13至图17是用于解释按工艺顺序制造根据实施例的印刷电路板的方法。
参考图13,首先,第一绝缘层110、掩埋在第一绝缘层110的下部区域中的第一电路图案120、以及在第一绝缘层110上突出的第二电路图案130被形成。
在这种状态中,可以通过ETS方法来形成第一电路图案120和第二电路图案130。
为此,印刷电路板的制造过程可以从制备分离载体(未示出)开始。
在制备分离载体时,可以在分离载体上形成第一电路图案120。第一电路图案120可以通过加成工艺、减成工艺、改进的半加成工艺(MSAP)以及半加成工艺(SAP)被形成,是典型的印刷电路板制造工艺,在此将省略其详细描述。
另外,第一电路图案120是传输电信号的线,并且可以由具有高导电性的金属材料形成。为此,第一电路图案120可以由选自金(Au)、银(Ag)、铂(Pt)、钛(Ti)、锡(Sn)、铜(Cu)和锌(Zn)中的至少一个金属材料形成。另外,第一电路图案120可以由包含金(Au)、银(Ag)、铂(Pt)、钛(Ti)、锡(Sn)、铜(Cu)和锌(Zn)中的至少一个金属材料,具有优异的结合强度的膏或焊膏形成。优选地,第一电路图案可以由具有高导电性且价格相对便宜的铜(Cu)形成。
在形成第一电路图案120时,覆盖第一电路图案120的第一绝缘层110被形成在分离载体上。因而,第一电路图案120可以具有掩埋在第一绝缘层110的下部区域中的结构。
另外,在形成第一电路图案120时,第二电路图案130可以被形成在第一绝缘层110上。
然后,如图14中所示,第二绝缘层140被形成在第一绝缘层110上。第二绝缘层140可以被设置成覆盖第二电路图案130。优选地,第二绝缘层140具有的高度大于第二电路图案130的高度,并且可以被设置在第一绝缘层110上。
之后,执行喷砂工艺或等离子工艺以蚀刻第二绝缘层140。
此时,如图15中所示,通过调整蚀刻工艺的条件,第二绝缘层140的高度H2可以是第二电路图案130的高度H1的20%至99%。
也就是说,在第二绝缘层140的高度H2小于第二电路图案130的高度H1的20%时,第二电路图案130不能由第二绝缘层140稳定地支撑,并因而,可能发生第二电路图案130的塌陷。
另外,第二绝缘层140的高度H2被设置成第二电路图案130的高度的99%或更小。即,当第二绝缘层140的高度H2超过第二电路图案130的高度H1的99%时,第二绝缘层140的树脂的一部分可以保留在第二电路图案130的表面上,并因而,可能发生可靠性问题。
在这种情况下,无机填料145可以保留在第二绝缘层140的表面上,并且无机填料145的一部分也可以保留在第二电路图案130的表面上。另外,第二绝缘层140的表面可以不是平坦的,而是可以具有曲率。
之后,如图16中所示,可以执行去除保留在第二绝缘层140的表面和第二电路图案130的表面上的无机填料145的工艺。此外,随着无机填料145被去除,其中无机填料145已经被去除的凹进可以被形成在第二绝缘层140的表面上。
然后,如图17中所示,保护层150可以被设置在第二绝缘层140的表面上。保护层150可以被设置成填充在第二绝缘层140的表面中形成的凹进。如上所述,随着设置保护层150以填充第二绝缘层140的凹进,可以进一步提高保护层150与第二绝缘层140之间的结合力。
根据本发明的实施例,在第一绝缘层上设置并且在第一绝缘层的表面上突出的第二电路图案中,支撑第二电路图案的侧面的第二绝缘层被形成在第一绝缘层上。据此,可以通过第二电路图案的小型化来解决诸如突出的第二电路图案的塌陷或摩擦的问题,因而可以提高产品可靠性。
另外,根据本发明的实施例,在形成第二绝缘层时,第二绝缘层的上表面被定位成低于第二电路图案的上表面。也就是说,在实施例中,第二绝缘层的高度低于第二电路图案的高度。因而,可以解决通过第二电路图案的表面上保留的第二绝缘层而减少第二电路图案的表面的暴露面积的问题,因而可以解决组件安装面积减小的问题。
此外,在实施例中,在形成第二绝缘层之后,蚀刻第二绝缘层,使得第二绝缘层的上表面被定位成低于第二电路图案的上表面。在这种情况下,无机填料存在于第二绝缘层中。另外,无机填料可以通过蚀刻第二绝缘层而从最终产品中的第二绝缘层的表面突出。据此,通过无机填料的突出,可以增加第二绝缘层的表面积或第二绝缘层的表面粗糙度,并因而可以提高与设置在第二绝缘层上的诸如阻焊剂的保护层的粘附。
此外,在实施例中,在形成第二绝缘层之后,蚀刻第二绝缘层,使得第二绝缘层的上表面被定位成低于第二电路图案的上表面。在这种情况下,无机填料存在于第二绝缘层中。另外,无机填料可以通过蚀刻第二绝缘层从最终产品中的第二绝缘层的表面突出。据此,通过无机填料的突出,可以增加第二绝缘层的表面积或第二绝缘层的表面粗糙度,因而可以提高与设置在第二绝缘层上的诸如阻焊剂的保护层的粘附。
另外,在实施例中,去除保留在第二绝缘层或第二电路图案上的无机填料,并且在去除无机填料的第二绝缘层上设置保护层。据此,可以解决由于无机填料保留在第二绝缘层上而在多个第二电路图案之间发生短路的问题,因而可以提高产品可靠性。
另外,实施例中的印刷电路板适用于5G通信系统,因而可以通过最小化高频处的传输损耗来进一步提高可靠性。具体地,实施例中的印刷电路板可以在高频处使用,并且可以降低传播损耗。

Claims (10)

1.一种印刷电路板,包括:
第一绝缘层;
第一电路图案,所述第一电路图案被设置在所述第一绝缘层内部或下表面上;
第二电路图案,所述第二电路图案被设置在所述第一绝缘层的上表面上;
第二绝缘层,所述第二绝缘层被设置在所述第一绝缘层的上表面上,并且围绕所述第二电路图案;以及
保护层,所述保护层被设置在所述第二绝缘层的上表面上,
其中,所述第二绝缘层具有形成在其上表面上的至少一个凹进,以及
其中,所述保护层被设置在所述第二绝缘层的上表面上形成的所述凹进中。
2.根据权利要求1所述的印刷电路板,其中,所述第二绝缘层包括无机填料,以及
其中,所述凹进是所述第二绝缘层的上表面上暴露的所述无机填料的去除区域。
3.根据权利要求1所述的印刷电路板,其中,所述第二电路图案是最外电路图案,
其中,所述第二电路图案和所述第二绝缘层被设置成在所述第一绝缘层的上表面上突出,以及
其中,所述第二电路图案的高度不同于所述第二绝缘层的高度。
4.根据权利要求3所述的印刷电路板,其中,所述第二电路图案的下表面被定位在与所述第二绝缘层的下表面相同的平面上。
5.根据权利要求4所述的印刷电路板,其中,所述第二电路图案的上表面被定位成高于所述第二绝缘层的上表面。
6.根据权利要求5所述的印刷电路板,其中,所述第二绝缘层的高度在所述第二电路图案的高度的20%至99%范围内。
7.根据权利要求3所述的印刷电路板,其中,所述第二电路图案包括:
第一部,所述第一部被设置在所述第一绝缘层的上表面上并且具有与所述第二绝缘层接触的侧表面;以及
第二部,所述第二部被设置在所述第一部上并且在所述第二绝缘层的上表面上突出,
其中,所述第二部具有上宽度小于下宽度的部分。
8.根据权利要求1所述的印刷电路板,其中,所述保护层的下表面被定位在所述第二电路图案的上表面与下表面之间,以及
其中,所述保护层的上表面被定位成高于所述第二电路图案的上表面。
9.一种印刷电路板,包括:
第一绝缘层;
第一电路图案,所述第一电路图案被设置在所述第一绝缘层的下表面上或内部;
第二电路图案,所述第二电路图案被设置在所述第一绝缘层的上表面上;以及
第二绝缘层,所述第二绝缘层被设置在所述第一绝缘层的上表面上,围绕所述第二电路图案,并且具有在其上形成的至少一个凹进;
其中,所述第二电路图案是最外电路图案,
其中,所述第二绝缘层包括树脂和设置在所述树脂中的无机填料,以及
其中,所述凹进是其中通过所述第二绝缘层的上表面暴露的所述无机填料被去除的区域。
10.根据权利要求9所述的印刷电路板,其中,所述第二电路图案和所述第二绝缘层被设置成在所述第一绝缘层的上表面上突出;以及
其中,所述第二电路图案的高度高于所述第二绝缘层的高度。
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Publication number Priority date Publication date Assignee Title
EP4380325A1 (en) * 2021-07-29 2024-06-05 Lg Innotek Co., Ltd. Circuit board and semiconductor package comprising same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176866A (ja) * 1993-12-17 1995-07-14 Hokuriku Electric Ind Co Ltd 多層回路基板の製造方法
CN101640977A (zh) * 2008-07-31 2010-02-03 住友化学株式会社 层压制品及其制备方法和使用该层压制品的电路基板
KR20140090961A (ko) * 2013-01-10 2014-07-18 주식회사 두산 절연수지 필름, 상기 필름을 포함하는 금속박 적층판 및 인쇄회로기판, 및 상기 필름을 포함하는 회로기판의 제조방법
US20160064319A1 (en) * 2014-08-29 2016-03-03 Shinko Electric Industries Co., Ltd. Wiring substrate and method for manufacturing wiring substrate
KR20170122500A (ko) * 2016-04-27 2017-11-06 삼성전기주식회사 인쇄회로기판 및 그 제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101140982B1 (ko) * 2010-09-07 2012-05-03 삼성전기주식회사 단층 인쇄회로기판 및 그 제조 방법
JP6223909B2 (ja) * 2013-07-11 2017-11-01 新光電気工業株式会社 配線基板及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176866A (ja) * 1993-12-17 1995-07-14 Hokuriku Electric Ind Co Ltd 多層回路基板の製造方法
CN101640977A (zh) * 2008-07-31 2010-02-03 住友化学株式会社 层压制品及其制备方法和使用该层压制品的电路基板
KR20140090961A (ko) * 2013-01-10 2014-07-18 주식회사 두산 절연수지 필름, 상기 필름을 포함하는 금속박 적층판 및 인쇄회로기판, 및 상기 필름을 포함하는 회로기판의 제조방법
US20160064319A1 (en) * 2014-08-29 2016-03-03 Shinko Electric Industries Co., Ltd. Wiring substrate and method for manufacturing wiring substrate
KR20170122500A (ko) * 2016-04-27 2017-11-06 삼성전기주식회사 인쇄회로기판 및 그 제조방법

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