KR20220086995A - 회로기판 및 이의 제조 방법 - Google Patents

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KR20220086995A
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라세웅
김상일
한정은
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 제1 영역 및 제2 영역을 포함하는 절연층; 상기 절연층의 상기 제1 영역에 배치된 제1-1 회로 패턴과, 상기 절연층의 상기 제2 영역에 배치된 제1-2 회로 패턴을 포함하는 회로 패턴; 및 상기 절연층의 상기 제1 영역 및 상기 제2 영역에 배치된 솔더 레지스트를 포함하고, 상기 제1 영역에서의 상기 솔더 레지스트의 높이는 상기 제1-1 회로 패턴의 높이보다 낮고, 상기 제2 영역에서의 상기 솔더 레지스트의 높이는, 상기 제1-2 회로 패턴의 높이보다 높으며, 상기 제1-1 회로 패턴은, 상기 제1 영역에서의 솔더 레지스트에 의해 덮이는 제1 부분과, 상기 제1 부분 이외의 제2 부분을 포함하고, 상기 제1 부분의 표면 거칠기(Ra)는 상기 제2 부분의 표면 거칠기(Ra)와 다르다.

Description

회로기판 및 이의 제조 방법{CIRCUIT BOARD AND MEHOD OF MANUFACTURING THEREOF}
실시 예는 회로 기판에 관한 것으로, 특히 솔더레지스트를 이용하여, 회로 기판의 최외측에 배치된 회로 패턴을 지지할 수 있는 회로 기판 및 이의 제조 방법에 관한 것이다.
전자 부품의 소형화, 경량화 및 집적화가 가속화되면서, 회로의 선폭이 미세화되고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화됨에 따라, 반도체 칩을 실장하는 패키지 기판 또는 회로 기판의 회로 선폭이 수 마이크로미터 이하로 미세화되고 있다.
회로 기판의 회로 집적도를 증가시키기 위해서(즉, 회로 선폭을 미세화하기 위해서) 다양한 공법들이 제안된 바 있다. 예를 들어, 동 도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서 에스에이피(SAP: semi-additive process) 공법과, 엠에스에이피(MSAP: modified semi-additive process) 등이 제안되었다
이후, 보다 미세한 회로 패턴을 구현하기 위해서 동박을 절연층 내에 매립하는 임베디드 트레이스(ETS: embeded trace substrate) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박 회로를 절연층 표면에 돌출시켜 형성하는 대신에, 이를 절연층 내로 매립하는 타입으로 제조하기 때문에, 애칭으로 인한 회로 손실이 없어 회로 피치를 미세회하는데 유리하다.
한편, 무선 데이터 트래픽 수요를 충족시키기 dln해, 개선된 5G (5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 고주파(mmWave) 대역(예를 들어, 6GHz, 28GHz, 35GHz) 또는 그 이상의 주파수를 사용하고 있다.
그리고, 초고주파수 대역에서의 전파의 경로 손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 출력(massive MIMO), 어레이 안타네(array antenna) 등의 집적화 기술들이 개발되고 있다. 이러한 주파수 대역들에서의 수백개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템은 상대적으로 커진다.
이러한 안테나 및 AP 모듈은 회로 기판에 패터닝되거나 실장되기 때문에, 회로 기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들, 예를 들어 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형 장치(one compact unit)로 집적되어야 한다는 것을 의미한다.
그리고, 상기와 같은 5G 통신 시스템에 적용되는 회로 기판은 경박 단소화 트렌드로 제조되며, 이에 따라 회로 패턴은 점점 미세화되어 간다.
그러나, 종래의 미세 회로 패턴을 포함하는 회로 기판은 최외측에 배치된 회로 패턴이 절연층 위로 돌출되는 구조를 가지고 있으며, 이에 따라 상기 최외측의 회로 패턴이 다양한 요인에 의해 쉽게 무너지는 문제점을 가진다.
실시 예에서는 새로운 구조의 회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 최외측에 배치된 회로 패턴을 지지할 수 있는 솔더 레지스트가 포함된 구조를 제공하여 신뢰성을 향상시킬 수 있는 회로 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 최외측에 배치된 회로 패턴 중 SR 노출 영역에 배치된 회로 패턴을 지지할 수 있는 솔더 레지스트를 포함하는 회로 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 최외측에 배치된 회로 패턴의 변형을 최소화할 수 있는 회로 기판 및 이의 제조 방법을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 영역 및 제2 영역을 포함하는 절연층; 상기 절연층의 상기 제1 영역에 배치된 제1-1 회로 패턴과, 상기 절연층의 상기 제2 영역에 배치된 제1-2 회로 패턴을 포함하는 회로 패턴; 및 상기 절연층의 상기 제1 영역 및 상기 제2 영역에 배치된 솔더 레지스트를 포함하고, 상기 제1 영역에서의 상기 솔더 레지스트의 높이는 상기 제1-1 회로 패턴의 높이보다 낮고, 상기 제2 영역에서의 상기 솔더 레지스트의 높이는, 상기 제1-2 회로 패턴의 높이보다 높으며, 상기 제1-1 회로 패턴은, 상기 제1 영역에서의 솔더 레지스트에 의해 덮이는 제1 부분과, 상기 제1 부분 이외의 제2 부분을 포함하고, 상기 제1 부분의 표면 거칠기(Ra)는 상기 제2 부분의 표면 거칠기(Ra)와 다르다.
또한, 상기 제1 부분의 표면 거칠기(Ra)는 상기 제2 부분의 표면 거칠기(Ra)보다 크다.
또한, 상기 제2 부분의 표면 거칠기(Ra)는 상기 제1 부분의 표면 거칠기(Ra)의 80% 내지 90%를 만족한다.
또한, 상기 제1-2 회로 패턴의 표면 거칠기(Ra)는 상기 제1-1 회로 패턴의 상기 제2 부분의 표면 거칠기(Ra)보다 크다.
또한, 상기 제1-2 회로 패턴의 표면 거칠기(Ra)는 상기 제1-1 회로 패턴의 상기 제1 부분의 표면 거칠기(Ra)에 대응된다.
또한, 상기 제1-1 회로 패턴의 제1 부분 및 상기 제1-2 회로 패턴의 각각의 표면 거칠기(Ra)는, 510nm 내지 580nm의 범위를 가지고, 상기 제1-1 회로 패턴의 상기 제2 부분의 표면 거칠기(Ra)는 440nm 내지 510nm의 범위를 가진다.
또한, 상기 제1 영역에서의 상기 솔더 레지스트의 높이는 상기 제1-1 회로 패턴의 높이의 70% 내지 90%를 만족한다.
또한, 상기 솔더 레지스트의 상면은, 상기 제1 영역에서의 제1 상면과, 상기 제2 영역에서의 제2 상면을 포함하고, 상기 제1 상면의 표면 거칠기(Ra)는 상기 제2 상면의 표면 거칠기(Ra)와 다르다.
또한, 상기 솔더 레지스트의 상면은 상기 제1 상면과 상기 제2 상면 사이의 경계면을 포함하고, 상기 경계면의 표면 거칠기(Ra)는 상기 제1 상면의 표면 거칠기(Ra) 및 상기 제2 상면의 표면 거칠기(Ra)와 다르다.
또한, 상기 솔더 레지스트의 상기 제1 상면의 표면 거칠기(Ra)는 상기 제2 상면의 표면 거칠기(Ra)보다 크고, 상기 경계면의 표면 거칠기(Ra)는 상기 제1 상면의 표면 거칠기(Ra)보다 작고, 상기 제2 상면의 표면 거칠기(Ra)보다 크다.
또한, 상기 절연층은 복수의 절연층을 포함하고, 상기 회로 패턴은, 상기 복수의 절연층 중 최상측 절연층의 상면 위에 돌출되어 배치된다.
또한, 상기 최상측 절연층과 상기 회로 패턴 사이, 및 상기 최상측 절연층과 상기 솔더 레지스트 사이에 배치되는 프라이머층을 포함한다.
한편, 실시 예에 따른 회로 기판의 제조 방법은 내층 기판을 제조하고, 상기 내층 기판 위에 최상측 절연층을 형성하고, 상기 최상측 절연층의 제1 영역 및 제2 영역 위에 제1-1 회로 패턴 및 제1-2 회로 패턴을 각각 형성하고, 상기 제1-1 회로 패턴 및 상기 제1-2 회로 패턴을 제1 전처리하여, 상기 제1-1 회로 패턴 및 상기 제1-2 회로 패턴의 표면에 조도를 형성하고, 상기 최상측 절연층 위에, 상기 제1-1 회로 패턴 및 상기 제1-2 회로 패턴을 덮는 솔더 레지스트층을 형성하고, 상기 솔더 레지스트층을 부분적으로 노광 및 현상하여 상기 제1 영역 및 상기 제2 영역에서 서로 다른 높이를 가지는 솔더 레지스트를 형성하고, 상기 제1-1 회로 패턴을 제2 전처리하는 것을 포함하며, 상기 솔더 레지스트를 형성하는 것은, 상기 제1 영역에서의 상기 솔더 레지스트의 높이가 상기 제1-1 회로 패턴의 높이보다 낮고, 상기 제2 영역에서의 상기 솔더 레지스트의 높이가, 상기 제1-2 회로 패턴의 높이보다 높도록 상기 솔더 레지스트층을 노광 및 현상하는 것을 포함하고, 상기 제1-1 회로 패턴은, 상기 제1 영역에서의 솔더 레지스트에 의해 덮이는 제1 부분과, 상기 제1 부분 이외의 제2 부분을 포함하고, 상기 제2 전처리하는 것은 상기 제1-1 회로 패턴의 상기 제2 부분의 표면 거칠기(Ra)가 상기 제1 부분의 표면 거칠기(Ra)의 80% 내지 90%를 만족하는 조건으로 애칭하는 것을 포함한다.
또한, 상기 제1-2 회로 패턴의 표면 거칠기(Ra)는 상기 제1-1 회로 패턴의 상기 제1 부분의 표면 거칠기(Ra)에 대응된다.
또한, 상기 제1-1 회로 패턴의 제1 부분 및 상기 제1-2 회로 패턴의 각각의 표면 거칠기(Ra)는, 510nm 내지 580nm의 범위를 가지고, 상기 제1-1 회로 패턴의 상기 제2 부분의 표면 거칠기(Ra)는 440nm 내지 510nm의 범위를 가진다.
또한, 상기 제1 영역에서의 상기 솔더 레지스트의 높이는 상기 제1-1 회로 패턴의 높이의 70% 내지 90%를 만족하고, 상기 제1-1 회로 패턴의 상기 제1 부분의 높이는, 상기 제1-1 회로 패턴의 전체 높이의 70% 내지 90%를 만족한다.
또한, 상기 솔더 레지스트의 상면은, 상기 제1 영역에서의 제1 상면과, 상기 제2 영역에서의 제2 상면과, 상기 제1 상면 및 상기 제2 상면 사이의 경계면을 포함하고, 상기 솔더 레지스트의 상기 제1 상면의 표면 거칠기(Ra)는 상기 제2 상면의 표면 거칠기(Ra)보다 크고, 상기 경계면의 표면 거칠기(Ra)는 상기 제1 상면의 표면 거칠기(Ra)보다 작고, 상기 제2 상면의 표면 거칠기(Ra)보다 크다.
본 실시 예에서의 회로기판은 최외측에 배치된 외층 회로 패턴을 포함한다. 이때, 상기 외층 회로 패턴은 솔더 레지스트의 제1 영역에 배치되는 제2-1 외층 회로 패턴과, 솔더 레지스트의 제2 영역에 배치되는 제2-2 외층 회로 패턴을 포함한다. 이때, 상기 제2-2 외층 회로 패턴은 상기 솔더 레지스트로 둘러싸여 지지될 수 있지만, 상기 제2-1 외층 회로 패턴은 이를 지지할 수 있는 지지층이 없기 때문에, 다양한 요인에 위해 쉽게 무너질 수 있는 문제점을 가진다.
이에 따라, 실시 예에서는 상기 솔더 레지스트를 이용하여 상기 제2-1 외층 회로 패턴이 지지될 수 있도록 한다. 따라서, 실시 예에서는 외층 회로 패턴의 미세화에 의해 상기 돌출된 외층 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다. 특히, 실시 예에서는 제1 영역에서의 외층 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기 솔더 레지스트의 제1 영역을 형성함에 있어 샌드 블러스트나 플라즈마 방식이 아닌 노광 및 현상 방식을 이용하여 제거한다. 이때, 샌드블러스트나 플라즈마 방식을 이용하여 솔더 레지스트를 제거하는 경우, 외층 회로 패턴의 변형이 발생할 수 있고, 경우에 따라 외층 회로 패턴의 단면이 삼각형 형상을 가지기도 한다. 그리고, 상기 외층 회로 패턴의 단면이 삼각형을 가지는 경우, 상기 외층 회로 패턴 상에 접착 부재를 안정적으로 배치할 수 없으며, 이에 따른 신뢰성 문제가 발생할 수 있다. 이에 반하여, 실시 예에서는 외층 회로 패턴의 변형 없이 솔더레지스트를 제거할 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 표면 처리 공정의 전처리 공정에서, 상기 솔더 레지스트의 제1 영역을 통해 노출된 제2-1 외층 회로 패턴은 솔더 레지스트에 의해 지지되는 제1 부분과, 노출되는 제2 부분을 포함한다. 이때, 실시 예에서는 표면 처리의 전처리 과정에서 발생하는 상기 제2 부분의 애칭 정도를 최소화한다. 구체적으로, 실시 예에서는 상기 제2-1 외층 회로 패턴의 제1 부분의 표면 거칠기(Ra)는 510nm 내지 580nm의 범위를 가질 수 있다. 그리고, 상기 제2-1 외층 회로 패턴의 제2 부분의 표면 거칠기(Ra)는 상기 제1 부분의 표면 거칠기(Ra)의 80% 내지 90%의 수준인 440nm 내지 510nm의 사이의 범위를 가질 수 있다. 이에 따라, 실시 예에서는 상기 제2-1 외층 회로 패턴의 제2 부분의 변형의 최소화할 수 있으며, 이에 따른 표면 처리 공정의 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서의 회로기판은 5G 통신 시스템에 적용 가능하며, 이에 따라 고주파수의 전송 손실을 최소화하여 신뢰성을 더욱 향상시킬 수 있다. 구체적으로, 실시 예에서의 회로기판은 고주파에서 사용 가능하고, 전파 손실을 줄일 수 있다.
도 1은 제1 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 2는 제2 비교 예의 회로 기판을 나타낸 도면이다.
도 3은 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 4a는 도 3의 회로 기판의 최외측 영역을 확대한 확대도이다.
도 4b는 도 4a의 회로 패턴을 구체적으로 나타낸 도면이다.
도 5는 실시 예에 따른 보호층을 포함한 회로기판을 나타낸 평면도이다.
도 6는 비교 예에 따른 외층 회로 패턴을 나타낸 도면이다.
도 7 내지 도 17은 도 2에 도시된 회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
본 실시 예의 설명에 앞서, 본 실시 예와 비교되는 비교 예에 대해 설명하기로 한다.
도 1은 제1 비교 예에 따른 회로 기판을 나타낸 도면이다. 구체적으로, 도 1은 SAP 공법으로 제조된 회로 기판을 나타낸 도면이다.
도 1을 참조하면, (a)에서와 같이 비교 예에 따른 회로 기판은 SAP 공법으로 제조될 수 있다.
구체적으로, 비교 예의 회로 기판은 절연층(10), 회로 패턴(20) 및 보호층(30)을 포함한다. 이때, 상기 회로 패턴(20)은 절연층(10)의 상면 및 하면에 각각 배치된다.
이때, 상기 절연층(10)의 표면에 배치된 회로 패턴(20) 중 적어도 하나는 미세회로 패턴일 수 있다.
도 1에서는, 절연층(10)의 상면에 배치된 회로 패턴(20)이 미세 회로 패턴인 것을 나타낸다. 미세 회로 패턴은 신호 전달 배선 라인인 트레이스(21)와 칩 실장 등을 위한 패드(22)를 포함한다.
이때, 실시 예에서는 미세 회로 패턴의 보호 목적으로 솔더 레지스트를 이용한 지지층을 형성하는 것이기 때문에, 비교 예에서의 상기 미세 회로 패턴이 형성된 영역에서의 구조에 대해 설명한다.
비교 예에서의 절연층(10)의 상부 영역은 보호층(30)이 배치되는 제1 영역과, 상기 보호층(30)이 배치되지 않는 오픈 영역인 제2 영역을 포함한다.
이에 따라, 상기 절연층(10)의 상면에 배치된 회로 패턴(20) 중 일부는 상기 보호층(30)에 의해 덮이고, 나머지 일부는 상기 보호층(30)에 덮이지 않고 외부로 노출된다.
이때, 상기 보호층(30)의 오픈 영역인 제2 영역에는 상기 설명한 바와 같이, 미세 회로 패턴에 대응하는 트레이스(21) 및 패드(22)가 배치되어 있다. 예를 들어, 트레이스(21) 및 패드(22) 중 적어도 하나는 폭이 10㎛ 내지 15㎛의 범위이고, 간격이 10㎛ 내지 15㎛의 범위로 형성된다.
여기에서, 보호층(30)의 오픈 영역에 형성된 회로 패턴이 미세 회로 패턴이 아닌 일반 패턴(15㎛를 초과하는 폭을 가지는 패턴)인 경우, 상기 오픈 영역에서의 신뢰성 문제는 발생하지 않을 수 있다.
그러나, 도 1의 (b)에서와 같이, 회로 패턴이 점점 미세화되어 가면서, 상기 최외측의 미세 회로 패턴인 트레이스(21) 및 패드(22)의 폭 및 간격이 점점 작아지고 있다. 이에 따라, 상기 보호층(30)의 오픈 영역인 제2 영역에 절연층(10)의 표면 위로 돌출된 미세 회로 패턴이 배치되는 경우, 외부 충격에 의해 상기 미세 회로 패턴이 쉽게 무너지는 신뢰성 문제가 발생한다.
예를 들어, 도 1의 (b)의 B부분과 같이, 최외측의 미세 회로 패턴에 대응하는 트레이스(21)는 외부 충격에 약한 특성을 가지고 있으며, 이에 따라 다양한 요인에 의해 쉽게 무너지거나 쓸리는 신뢰성 문제가 발생한다.
한편, 최근에는 ETS 공법을 이용하여 절연층 내에 매립된 구조를 가지면서, 보호층의 오픈 영역에 배치되는 미세 회로 패턴을 형성하고 있다.
도 2는 제2 비교 예의 회로 기판을 나타낸 도면이다. 구체적으로 도 2는 ETS 공법으로 제조된 회로기판을 나타낸 도면이다.
도 2를 참조하면, 회로기판은 절연층(10A), 회로 패턴(20A) 및 보호층(30A)을 포함한다.
회로 패턴(20A)은 절연층(10A)의 상면 및 하면에 각각 배치된다.
이때, 절연층(10A)의 표면에 배치된 회로 패턴(20A) 중 적어도 하나는 미세 회로 패턴을 포함한다.
여기에서, ETS 공법으로 회로 패턴을 형성하는 경우, 가장 처음에 형성된 회로 패턴은 절연층(10A) 내에 매립된 구조를 가지고 있다. 이에 따라 상기 처음에 형성되는 회로 패턴을 미세 회로 패턴으로 형성하는 경우, 비교 예에서도 미세 회로 패턴이 절연층(10A) 내에 매립된 구조를 가질 수 있다.
즉, ETS 공법으로 제조된 회로기판은 절연층(10A)의 표면 내에 매립된 구조를 가지는 미세 회로 패턴을 포함한다. 즉, 미세 회로 패턴은 신호 전달 배선 라인인 트레이스(21A)와, 칩 실장 등을 위한 패드(22A)를 포함한다.
그리고, 상기와 같이 ETS 공법으로 제조된 회로기판의 경우, 미세 회로 패턴이 절연층 내에 매립된 구조를 가지기 때문에 외부 충격으로부터 상기 미세 회로 패턴이 보호될 수 있다.
이때, 도 2에서와 같은 2층 구조(회로 패턴의 층 수 기준)의 기판에 대해서는 ETS 공법으로 회로기판을 제작하는데에는 큰 문제가 없다. 그러나, ETS 공법으로 8층 이상, 특히 10층 이상을 가지는 회로기판을 제작하는 경우, 이를 제작하기 위한 리드 타임이 최소 2달 이상 소요하며, 이에 따른 생산성이 낮아지는 문제가 있다.
또한, ETS 공법으로 매립된 구조의 미세 회로 패턴을 제조하기 위해서는, 다층의 회로기판의 제조 공정에서, 미세 회로 패턴을 가장 처음에 형성해야만 한다. 그리고, 최근 고집적/고사양 등의 AP 모듈 등에 적용하기 위해서는 8층 내지 10층의 회로기판이 필요하다. 이때, 상기 ETS 공정 중 미세 회로 패턴을 가장 처음에 형성하고, 이후의 다층 적층 공정을 진행하는 과정에서, 열적 스트레스 등의 이유로 상기 미세 회로 패턴에 데미지가 가해지고, 이에 따라 상기 미세 회로 패턴을 정상적으로 구현하기 어려운 문제가 있다.
또한, ETS 공법으로 회로기판을 제작하는 경우, ETS 코어층이 별도로 필요하다. 이때, 상기 ETS 공법으로 회로기판을 제작하는 경우, 최종적으로 ETS 코어층을 제거해야 하는 추가적인 공정이 필요로 한다.
또한, ETS 공법으로 회로기판을 제작하는 경우, 일정 횟수 이상이 층 적층 시에 누적 공차로 인한 수율이 낮아지며, 이에 따른 제품 비용이 증가하는 문제가 있으며, ETS 코어층을 중심으로 양면에 각각 적층 공정이 진행됨에 따라 스트레스로 인한 패턴 데미지가 증가하는 문제가 있다.
또한, 최근에는 5G 기술이 발달되면서, 이를 반영할 수 있는 회로기판에 관심이 고조되고 있다. 이때, 5G 기술이 적용되기 위해서는 회로기판이 고다층 구조를 가져야 하며, 이에 따른 회로 패턴이 미세화되어야 한다. 그러나, 비교 예에서는 미세 패턴을 형성하는 것은 가능하지만, 이를 안정하게 보호할 수 없는 문제점이 있다.
이에 따라, 실시 예는 최외측에 배치되는 미세 회로 패턴의 신뢰성 문제를 해결할 수 있는 새로운 구조의 회로기판 및 이의 제어 방법을 제공하고자 한다.
도 3은 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 4a는 도 3의 회로 기판의 최외측 영역을 확대한 확대도이고, 도 4b는 도 4a의 회로 패턴을 구체적으로 나타낸 도면이다.
도 3, 도 4a 및 도 4b의 설명에 앞서, 실시 예에 따른 회로 기판은 다층 구조를 가질 수 있다. 바람직하게, 실시 예에 따른 회로 기판은 회로 패턴의 층 수를 기준으로 10층 이상의 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 즉, 실시 예에서의 회로 기판은 10보다 작은 층수를 가질 수 있으며, 이와 다르게 10층보다 큰 층수를 가질 수도 있을 것이다.
다만, 실시 예의 회로 기판은 제2 비교 예의 ETS 공법이 가지는 문제를 해결하기 위한 것이다. 이때, 상기 제2 비교 예에서의 ETS 공법은 8층 이상의 회로 기판을 제작하는데에 많은 문제가 있으며, 이에 따라 실시 예에서는 이와의 비교를 위해 회로 기판이 10층 구조를 가지는 것으로 하여 설명하기로 한다.
도 3, 도 4a 및 도 4b를 참조하면, 회로 기판(100)은 절연층(110)을 포함한다. 바람직하게, 회로 기판(100)은 10층의 회로 패턴을 구조를 구현하기 위해, 제1 내지 제9 절연층(111, 112, 113, 114, 115, 116, 117, 118, 119)을 포함할 수 있다.
이때, 상기 절연층(110) 중 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114), 제5 절연층(115), 제6 절연층(116) 및 제7 절연층(117)은 절연층의 적층 구조에서 내측에 배치된 내부 절연층일 수 있으며, 제8 절연층(118)은 내층 절연층의 상부에 배치되는 최상부 절연층(제1 최외측 절연층)일 수 있고, 제9 절연층(119)은 내층 절연층의 하부에 배치되는 최하부 절연층(제2 최외측 절연층)일 수 있다.
제1 절연층(111)은 절연층(110)의 적층 구조에서 중심에 배치되는 코어 절연층일 수 있다. 제2 절연층(112), 제4 절연층(114), 제6 절연층(116) 및 제8 절연층(118)은 제1 절연층(111)의 상부에 순차적으로 배치되는 상부 절연층일 수 있다. 그리고, 제3 절연층(113), 제5 절연층(115), 제7 절연층(117) 및 제9 절연층(119)은 제1 절연층(111)의 하부에 순차적으로 배치되는 하부 절연층일 수 있다.
절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.
예를 들어, 절연층(110) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 절연층(110) 중 적어도 하나는 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(110) 중 적어도 하나는 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 절연층(110) 중 적어도 하나는 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
상기와 같은 절연층(110)은 추후 설명할 솔더 레지스트(160)가 배치되는 영역을 중심으로, 제1 영역(R1) 및 제2 영역(R2)으로 구분될 수 있다. 상기 제1 영역(R1) 및 상기 제2 영역(R2)은 추후 솔더 레지스트를 중심으로 설명하기로 한다.
절연층(110)의 표면에는 회로 패턴이 배치될 수 있다.
즉, 절연층(110)을 구성하는 제1 내지 제9 절연층(111, 112, 113, 114, 115, 116, 117, 118, 119)의 각각의 표면에는 회로 패턴이 배치될 수 있다.
여기에서, 회로 패턴은 내층 회로 패턴(120) 및 외층 회로 패턴(130, 140)을 포함할 수 있다. 내층 회로 패턴(120)은 회로기판의 적층 구조에서, 절연층(110)의 내부에 배치된 내측 회로 패턴이고, 외층 회로 패턴(130, 140)은 회로기판의 적층 구조에서, 절연층(110)의 최외측에 배치된 회로 패턴일 수 있다.
내층 회로 패턴(120)은 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123), 제4 회로 패턴(124), 제5 회로 패턴(125), 제6 회로 패턴(126) 및 제7 회로 패턴(127)을 포함할 수 있다.
제1 회로 패턴(121)은 제1 절연층(111)의 상면에 배치되고, 그에 따라 제2 절연층(112)에 의해 덮일 수 있다. 제2 회로 패턴(122)은 제1 절연층(111)의 하면에 배치될 수 있고, 그에 따라 제3 절연층(113)에 의해 덮일 수 있다. 제3 회로 패턴(123)은 제2 절연층(112)의 상면에 배치될 수 있고, 이에 따라 제4 절연층(114)에 의해 덮일 수 있다. 제4 회로 패턴(124)은 제3 절연층(113)의 하면에 배치될 수 있고, 이에 따라 제5 절연층(115)에 의해 덮일 수 있다. 제5 회로 패턴(125)은 제4 절연층(114)의 상면에 배치될 수 있고, 이에 따라 제6 절연층(116)에 의해 덮일 수 있다. 제6 회로 패턴(126)은 제5 절연층(115)의 하면에 배치될 수 있고, 이에 따라 제7 절연층(117)에 의해 덮일 수 있다. 제7 회로 패턴(127)은 제6 절연층(116)의 상면에 배치될 수 있고, 이에 따라 제8 절연층(118)에 의해 덮일 수 있다. 제8 회로 패턴(128)은 제7 절연층(117)의 하면에 배치될 수 있고, 이에 따라 제9 절연층에 의해 덮일 수 있다.
외층 회로 패턴은 절연층(110) 중 최외측에 배치된 최외층 절연층의 표면에 배치될 수 있다. 바람직하게, 외층 회로 패턴은 절연층(110) 중 최하부에 배치된 제9 절연층(119)의 하면에 배치된 제1 외층 회로 패턴(130)을 포함할 수 있다.
또한, 외층 회로 패턴은 절연층(110) 중 최상부에 배치된 제8 절연층(118)의 상면에 배치된 제2 외층 회로 패턴(140)을 포함할 수 있다.
이때, 상기 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140) 중 적어도 하나는 절연층의 표면 상으로 돌출되어 형성될 수 있다. 바람직하게, 제1 외층 회로 패턴(130)은 제9 절연층(119)의 하면 아래로 돌출되어 형성될 수 있다. 또한, 제2 외층 회로 패턴(140)은 제8 절연층(118)의 상면 위로 돌출되어 형성될 수 있다. 즉, 실시 예에서의 회로 기판은 SAP 공법으로 제조되고, 이에 따라 최외측에 배치된 회로패턴들은 모두 절연층의 표면으로부터 돌출될 수 있다.
즉, 제1 외층 회로 패턴(130)의 상면은 제9 절연층(119)의 하면과 동일 평면 상에 위치할 수 있다. 그리고, 제2 외층 회로 패턴(140)의 하면은 제8 절연층(180)의 상면에 배치되는 프라이머층(150)의 상면과 동일 평면 상에 위치할 수 있다.
다시 말해서, 제8 절연층(180)과 상기 제2 외층 회로 패턴(140) 사이에는 프라이머층(150)이 배치될 수 있다.
즉, 상기 제2 외층 회로 패턴(140)은 미세 회로 패턴을 포함할 수 있다. 바람직하게, 상기 제2 외층 회로 패턴(140)은 패턴의 선폭이 10㎛ 이하이고, 패턴들 사이의 간격이 10㎛이하인 미세 회로 패턴일 수 있다. 이에 따라, 상기 제8 절연층(118) 상에 상기 제2 외층 회로 패턴(140)을 바로 배치하는 경우, 상기 제8 절연층(118)과 상기 제2 외층 회로 패턴(140) 사이의 접촉 면적이 작음에 따른 상기 제2 외층 회로 패턴(150)이 상기 제8 절연층(118)으로부터 이탈되는 문제가 발생할 수 있다.
따라서, 실시 예에서는 상기 제2 외층 회로 패턴(140)과 상기 제8 절연층(118) 사이에 프라이머층(150)을 배치한다. 상기 프라이머층(150)은 상기 제2 외층 회로 패턴(140)과 상기 제8 절연층(118) 사이의 접착력을 향상시킬 수 있다. 상기 프라이머층(150)은 상기 제8 절연층(118)의 상면을 전체적으로 덮으며 배치될 수 있다. 그리고, 상기 제2 외층 회로 패턴(140)은 상기 프라이머층(150) 상에 부분적으로 배치될 수 있다. 따라서, 실시 예에서의 프라이머층(150)의 상면은 상기 제2 외층 회로 패턴(140)과 접촉하는 제1 부분과, 추후 설명할 솔더 레지스트(160)의 하면과 접촉하는 제2 부분을 포함할 수 있다. 즉, 상기 프라이머층(150)은 SAP 공정에 의해 상기 제2 외층 회로 패턴(140)을 형성할 때, 상기 제8 절연층(118)과 상기 제2 외층 회로 패턴(140) 사이의 접합력을 향상시키는 역할을 수행할 수 있다. 이와 같은 프라이머층(150)은 폴리우레탄계 수지, 아크릴계 수지, 실리콘계 수지를 포함할 수 있으나, 이에 한정되지는 않는다.
한편, 도 3에서는 상기 제9 절연층(119)과 상기 제1 외층 회로 패턴(130) 사이에는 프라이머층이 배치되지 않는 것으로 도시하였으나, 상기 프라이머층은 상기 제9 절연층(119)과 상기 제1 외층 회로 패턴(130) 사이에도 배치될 수 있을 것이다. 다만, 상기 제1 외층 회로 패턴(130)은 미세 회로 패턴이 아닐 수 있다. 그리고, 이와 같은 경우, 상기 제9 절연층(119)과 상기 제1 외층 회로 패턴(130) 사이의 프라이머층은 선택적으로 생략될 수 있을 것이다.
결론적으로, 미세 회로 패턴이 내층에 배치되는 경우, 상기 내층의 미세 회로 패턴은 절연층(110) 중 적어도 어느 하나에 의해 덮임에 따라 상기 프라이머층이 생략될 수 있다. 반면, 실시 예에서는 상기 최외층에 미세 회로 패턴이 배치되는 경우, 상기 미세 회로 패턴을 덮는 절연층이 존재하지 않기 때문에, 미세 회로 패턴과 절연층 사이의 접합력을 향상시키기 위해 상기 프라이머층(150)을 배치하도록 한다.
이하에서는, 상기 제2 외층 회로 패턴(140)이 미세 회로 패턴으로 형성되는 것으로 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 제1 외층 회로 패턴(130)도 미세 회로 패턴으로 형성될 수 있으며, 이에 따라 이하에서 설명하는 제2 외층 회로 패턴(140)의 접합력 강화 및 무너짐 방지 등과 같은 신뢰성 향상을 위한 구조는, 상기 제1 외층 회로 패턴(130)에도 적용할 수 있음은 자명할 것이다.
상기 내층 회로 패턴(120), 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 내층 회로 패턴(120), 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 내층 회로 패턴(120), 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 내층 회로 패턴(120), 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 내층 회로 패턴(120), 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140) 중 적어도 하나는 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
바람직하게, 상기 제1 외층 회로 패턴(130) 및 상기 제2 외층 회로 패턴(140)은 회로기판의 최외측에 배치된 최외층 회로 패턴이며, 이에 따라 이들은 SAP(Semi Additive Process) 공법으로 형성될 수 있을 것이다.
한편, 상기 절연층(110) 내에는 비아(V)가 배치될 수 있다. 상기 비아(V)는 각각의 절연층 내에 배치되고, 그에 따라 서로 다른 층에 배치된 회로 패턴을 서로전기적으로 연결하는 역할을 수행할 수 있다.
제1 절연층(111) 내에는 제1 비아(V1)가 배치될 수 있다. 상기 제1 비아(V1)는 제1 절연층(111)의 상면에 배치된 제1 회로 패턴(121)과 상기 제1 절연층(111)의 하면에 배치된 제2 회로 패턴(122)을 전기적으로 연결할 수 있다.
제2 절연층(112) 내에는 제2 비아(V2)가 배치될 수 있다. 상기 제2 비아(V2)는 제1 절연층(111)의 상면에 배치된 제1 회로 패턴(121)과 상기 제2 절연층(112)의 상면에 배치된 제3 회로 패턴(123)을 전기적으로 연결할 수 있다.
제3 절연층(113) 내에는 제3 비아(V3)가 배치될 수 있다. 상기 제3 비아(V3)는 제1 절연층(111)의 하면에 배치된 제2 회로 패턴(122)과 상기 제3 절연층(113)의 하면에 배치된 제4 회로 패턴(124)을 전기적으로 연결할 수 있다.
제4 절연층(114) 내에는 제4 비아(V4)가 배치될 수 있다. 상기 제4 비아(V4)는 제2 절연층(111)의 상면에 배치된 제3 회로 패턴(123)과 상기 제4 절연층(114)의 상면에 배치된 제5 회로 패턴(125)을 전기적으로 연결할 수 있다.
제5 절연층(115) 내에는 제5 비아(V5)가 배치될 수 있다. 상기 제5 비아(V5)는 제3 절연층(113)의 하면에 배치된 제4 회로 패턴(124)과 상기 제5 절연층(115)의 하면에 배치된 제6 회로 패턴(126)을 전기적으로 연결할 수 있다.
제6 절연층(116) 내에는 제6 비아(V6)가 배치될 수 있다. 상기 제6 비아(V6)는 제4 절연층(114)의 상면에 배치된 제5 회로 패턴(125)과 상기 제6 절연층(116)의 상면에 배치된 제7 회로 패턴(127)을 전기적으로 연결할 수 있다.
제7 절연층(117) 내에는 제7 비아(V7)가 배치될 수 있다. 상기 제7 비아(V7)는 제5 절연층(115)의 하면에 배치된 제6 회로 패턴(126)과 상기 제7 절연층(117)의 하면에 배치된 제8 회로 패턴(128)을 전기적으로 연결할 수 있다.
제8 절연층(118) 내에는 제8 비아(V1)가 배치될 수 있다. 상기 제8 비아(V8)는 제6 절연층(116)의 상면에 배치된 제7 회로 패턴(127)과 상기 프라이머층(150)의 상면에 배치된 제2 외층 회로 패턴(140)을 전기적으로 연결할 수 있다.
제9 절연층(119) 내에는 제9 비아(V9)가 배치될 수 있다. 상기 제9 비아(V9)는 제7 절연층(117)의 하면에 배치된 제8 회로 패턴(128)과 상기 제9 절연층(119)의 하면에 배치된 제1 외층 회로 패턴(130)을 전기적으로 연결할 수 있다.
상기와 같은 비아(V)는 각각의 절연층 내에 형성된 비아 홀 내부를 금속 물질로 충진하는 것에 의해 형성될 수 있다.
상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 절연층(110)을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 제1 내지 제9 비아(V1, V2, V3, V4, V5, V6, V7, V8, V9)를 형성할 수 있다. 상기 제1 내지 제9 비아(V1, V2, V3, V4, V5, V6, V7, V8, V9)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 회로기판(100)의 최외측에는 보호층이 배치될 수 있다. 바람직하게, 상기 제8 절연층(118)의 상부(바람직하게, 프라이머층(150)의 상부)에는 제1 보호층(160)이 배치될 수 있다. 또한, 제9 절연층(119)의 하부에는 제2 보호층(175)이 배치될 수 있다.
상기 제1 보호층(160) 및 제2 보호층(175)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 제1 보호층(160) 및 제2 보호층(175)은 솔더 레지스트일 수 있다.
한편, 상기 프라이머층(150) 상에는 제1 보호층(160)이 배치된다. 상기 제1 보호층(160)은 상기 프라이머층(150) 상에 배치되는 제2 외층 회로 패턴(140)을 지지하면서, 상기 제2 외층 회로 패턴(140)의 표면을 보호하는 역할을 할 수 있다.
즉, 상기 제1 보호층(160)은 상기 프라이머층(150) 상에 배치된 제2 외층 회로 패턴(140)과 부분적으로 중첩될 수 있다. 상기 제1 보호층(160)의 면적은 상기 제8 절연층(118)의 면적보다 작을 수 있다. 상기 제1 보호층(160)의 면적은 상기 프라이머층(150)의 면적보다 작을 수 있다. 상기 제1 보호층(160)은 상기 프라이머층(150) 및 상기 제2 외층 회로 패턴(140) 상에 부분 또는 전체적으로 배치되며, 이에 따라 제2 외층 회로 패턴(140)의 표면을 노출하는 오픈 영역을 포함할 수 있다.
상기 제1 보호층(160)은 홈과 같은 형상의 오픈 영역 또는 제1 영역(R1)을 포함할 수 있다. 상기 제1 영역(R1)은 상기 프라이머층(150) 및 상기 제2 외층 회로 패턴(140)의 상부 영역 중 상기 제1 보호층(160)을 통해 상기 제2 외층 회로 패턴(140)의 표면이 노출되는 영역을 의미할 수 있다.
즉, 회로기판은 제1 영역(R1) 및 제2 영역(R2)을 포함한다. 제1 영역(R1)은 제1 보호층(160)을 통해 제2 외층 회로 패턴(140)의 표면이 노출되어야 하는 오픈 영역이고, 상기 제2 영역(R2)은 상기 제1 보호층(160)에 의해 제2 외층 회로 패턴(140)의 표면이 덮이는 매립 영역일 수 있다.
즉, 상기 제1 영역(R1)은 상기 제2 외층 회로 패턴(140)이 칩과 같은 부품과 전기적으로 연결되기 위한 상기 제1 보호층(160)의 비배치 영역일 수 있다. 이에 따라, 상기 제1 영역(R1) 상에 배치된 제2 외층 회로 패턴(140)은 이를 보호하는 보호층이 존재하지 않은 상태에서 외부로 노출될 수 있다.
그리고, 상기와 같은 제1 영역(R1) 내에 배치된 제2 외층 회로 패턴(140)은 다양한 요인에 의해 무너짐이나 쓸림 등의 신뢰성 문제가 발생할 수 있다. 더욱이, 상기 제2 외층 회로 패턴(140)은 미세 회로 패턴이며, 이에 따라 10㎛ 이하의 선폭과, 10㎛ 이하의 간격을 가질 수 있다. 이에 따라, 상기 제1 영역(R1) 상에 배치된 제2 외층 회로 패턴(140)은 외부의 다양한 작은 충격에도 쉽게 무너짐이나 쓸림 등의 신뢰성 문제가 발생할 수 있다.
이에 따라, 실시 예에서는 상기 제1 영역(R1) 상에 배치된 제2 외층 회로 패턴(140)의 신뢰성을 향상시키기 위해, 상기 제1 영역(R1)에 대응하는 프라이머층(150) 상에도 제1 보호층(160)을 배치한다.
즉, 상기 제1 보호층(160)은 상기 프라이머층(150)의 상면 중 상기 제2 외층 회로 패턴(140)이 배치되지 않은 영역에 배치될 수 있다. 예를 들어, 상기 제1 보호층(160, 170)은 상기 프라이머층(150)의 상면에 배치되고, 그에 따라 상기 제1 영역(R1) 상의 제2 외층 회로 패턴(140)들 사이에 배치될 수 있다.
이때, 상기 제2 외층 회로 패턴(140)은 상기 제1 영역(R1)에 형성된 제2-1 외층 회로 패턴(140a)과, 상기 제2 영역(R2)에 형성된 제2-2 외층 회로 패턴(140b)을 포함한다.
그리고, 상기 프라이머층(150)의 상면은 상기 제1 영역(R1)에 대응하는 제1 상면과, 상기 제2 영역(R2)에 대응하는 제2 상면을 포함한다.
이때, 도 3, 4a 및 도 4b에 도시된 바와 같이, 제1 보호층(160)은 상기 제1 영역(R1) 및 제2 영역(R2)을 구분하지 않고, 상기 프라이머층(150) 상에 전체적으로 배치되어, 상기 제2-1 외층 회로 패턴(140a)들의 사이 영역과 상기 2-2 외층 회로 패턴(140b)들의 사이 영역에 각각 배치될 수 있다.
이에 따라, 상기 제1 보호층(160)은 상기 제1 영역(R1) 내에 배치되는 제1 부분과, 상기 제2 영역(R2)에 배치되는 제2 부분을 포함한다.
이때, 상기 제1 보호층(160)은 영역별로 서로 다른 높이를 가질 수 있다.
예를 들어, 제1 보호층(160)은 제1 영역(R1)에 배치되는 제1 부분과, 제2 영역(R2)에 배치되는 제2 부분을 포함할 수 있다. 이때, 상기 제1 보호층(160)의 제1 부분은 상기 제1 보호층(160)의 제1 영역이라고도 할 수 있고, 상기 제1 보호층(160)의 제2 부분은 상기 제1 보호층(160)의 제2 영역이라고도 할 수 있다. 이하에서는, 상기 제1 보호층(160)의 제1 부분을 '제1 영역'이라하고, 상기 제1 보호층(160)의 제2 부분을 '제2 영역'이라고 하여 설명하기로 한다.
이때, 상기 제1 영역(R1)에서는 제2 외층 회로 패턴(140)의 표면이 외부로 노출되어야 하고, 제2 영역(R2)에서는 제2 외층 회로 패턴(140)의 표면이 보호층에 의해 덮여야 한다.
따라서, 상기 제1 영역(R1)에 배치되는 제1 보호층(160)의 제1 부분의 상면은 상기 제2 외층 회로 패턴(140)의 상면보다 낮게 위치할 수 있다. 바람직하게, 상기 제1 보호층(160)의 제1 부분의 높이 또는 두께는 상기 제2 외층 회로 패턴(140)의 높이 또는 두께보다 작을 수 있다.
또한, 상기 제2 영역(R2)에 배치되는 제1 보호층(160)의 제2 부분의 상면은 상기 제2 외층 회로 패턴(140)의 상면보다 높게 위치할 수 있다. 바람직하게, 상기 제1 보호층(160)의 제2 부분의 높이 또는 두께는 상기 제2 외층 회로 패턴(140)의 높이 또는 두께보다 클 수 있다.
이에 따라, 제1 영역(R1)에 배치된 제2-1 외층 회로 패턴(140a)은 상기 제1 보호층(160)의 낮은 높이에 의해 표면이 외부로 노출될 수 있다. 그리고, 제2 영역(R2)에 배치된 제2-2 외층 회로 패턴(140b)은 상기 제1 보호층(160) 내에 매립될 수 있다.
이하에서는 상기 제1 보호층(160)에 대해 구체적으로 설명하기로 한다.
상기 제1 보호층(160)은 상기 프라이머층(150) 상에 배치될 수 있다. 상기 제1 보호층(160)은 솔더레지스트이다.
상기 제1 보호층(160)은 상기 프라이머층(150) 상에서 상기 제2 외층 회로 패턴(140)들 사이에 배치될 수 있다. 즉, 상기 제2 외층 회로 패턴(140)은 상기 프라이머층(150) 상에 일정 간격 이격되며 배치되고, 그에 따라 상기 제1 보호층(160)은 상기 프라이머층(150)의 상면 중 상기 제2 외층 회로 패턴(140)이 배치되지 않은 영역 상에 배치될 수 있다.
이하에서는, 상기 제1 보호층(160)을 솔더 레지스트(160)라고 하여 설명하기로 한다.
솔더 레지스트(160)는 상기 프라이머층(150)의 상면 중 제2 외층 회로 패턴(140)이 배치되지 않은 영역 상에 배치될 수 있다.
이에 따라, 상기 솔더 레지스트(160)의 하면은 상기 프라이머층(150)의 상면과 직접 접촉할 수 있다. 또한, 상기 솔더 레지스트(160)는 상기 상기 제2 외층 회로 패턴(140)과 직접 접촉하는 구조를 가질 수 있다. 예를 들어, 상기 솔더 레지스트(160)의 제1 부분의 측면은 상기 제2 외층 회로 패턴(140)의 측면과 직접 접촉할 수 있다. 예를 들어, 상기 솔더 레지스트(160)의 제2 부분은 상기 제2 외층 회로 패턴(140)의 측면 및 상면을 감싸며 배치될 수 있다.
이때, 상기 솔더 레지스트(160)는 영역별로 서로 다른 높이를 가질 수 있다.
즉, 상기 솔더 레지스트(160)는 제1 영역(R1)에 배치되는 제1 부분과, 제2 영역(R2)에 배치되는 제2 부분을 포함한다.
이때, 상기 솔더 레지스트(160)의 제1 부분의 높이는 상기 제2 외층 회로 패턴(140)의 높이보다 작을 수 있다. 바람직하게, 상기 솔더 레지스트(160)의 상기 제1 부분의 상면은 상기 제2 외층 회로 패턴(140)의 상면보다 낮게 위치할 수 있다. 이에 따라, 상기 제1 영역(R1)에 배치된 제2 외층 회로 패턴(140)의 측면의 일부는 상기 제1 솔더 레지스트(160)의 제1 부분과 접촉하고, 나머지 일부는 노출될 수 있다.
여기에서, 상기 솔더 레지스트(160)의 제1 부분은 상기 제1 영역(R1)에 배치된 제2-1 외층 회로 패턴(140a)의 주위를 둘러싸며 형성될 수 있다. 이에 따라, 상기 솔더 레지스트(160)의 제1 부분은 상기 제1 영역(R1)에 배치된 제2-1 외층 회로 패턴(140a)의 무너짐이나 쓸림 등을 방지하는 역할을 수행할 수 있다.
상기 솔더 레지스트(160)는 포토 솔더 레지스트 필름을 이용할 수 있다. 솔더 레지스트(160)는 레진 및 필러가 혼합된 형태의 구조를 가질 수 있다.
또한, 상기 솔더 레지스트(160)의 제2 부분은 상기 제2 영역(R2)에 배치된 제2-2 외층 회로 패턴(140b)을 덮으며 배치될 수 있다.
상기 솔더 레지스트(160)의 상기 제1 부분은 제1 높이를 가질 수 있다. 그리고, 상기 솔더 레지스트(160)의 상기 제2 부분은 상기 제1 높이보다 큰 제2 높이를 가질 수 있다. 이때, 상기 제1 높이는 상기 제2 외층 회로 패턴(140)의 높이보다 작고, 상기 제2 높이는 상기 제2 외층 회로 패턴(140)의 높이보다 크다.
따라서, 상기 제1 높이를 가지는 솔더 레지스트(160)의 제1 부분의 상면은 상기 제2 외층 회로 패턴(140)의 상면보다 낮게 위치할 수 있고, 상기 제2 높이를 가지는 솔더 레지스트(160)의 제2 부분의 상면은 상기 제2 외층 회로 패턴(140)의 상면보다 높게 위치할 수 있다.
여기에서, 상기 솔더 레지스트(160)가 영역별로 서로 다른 높이를 가지도록 하는 것은, 상기 솔더 레지스트(160)를 노광 및 현상함에 따라, 상기 솔더 레지스트(160)의 제1 영역(R1)만을 선택적으로 제거하는 것에 의해 달성될 수 있다.
한편, 상기 솔더 레지스트(160)에는 BaSO4, SiO2, Talc 등의 필러가 포함될 수 있으며, 이의 함량은 20중량% 내지 35중량%일 수 있다.
이때, 상기 솔더 레지스트(160) 내에 20 중량%보다 작은 함량의 필러가 포함되는 경우, 상기 솔더 레지스트(160)에 의해 상기 제2 외층 회로 패턴(140)이 안정적으로 보호되지 않을 수 있다. 또한, 상기 솔더 레지스트(160) 내에 포함된 필러의 함량이 35 중량%보다 크면, 상기 솔더 레지스트(160)의 상기 제1 부분의 형성 시에 상기 제2 외층 회로 패턴(140)의 표면에 필러가 잔존할 수 있다. 그리고, 상기 잔존하는 필러에 의해, 상기 제2 외층 회로 패턴(140)의 신뢰성 문제가 발생하거나, 상기 잔존하는 필러를 제거하는 추가 공정을 진행해야만 한다.
상기와 같이, 실시 예에서는 최상측 절연층 상에 솔더 레지스트층를 형성하고, 그에 따라 상기 형성된 솔더 레지스트층의 제1 영역(R1)을 선택적으로 제거하는 것에 의해, 영역별로 서로 다른 높이를 가지는 솔더 레지스트(160)를 형성할 수 있다.
따라서, 상기 솔더 레지스트(160)는 제1 영역(R1)에서 제2-1 외층 회로 패턴(140a)보다 낮은 높이를 가지면서 상기 제2-1 외층 회로 패턴(140a)의 표면을 노출시킬 수 있고, 제2 영역(R2)에서 상기 제2-2 외층 회로 패턴(140b)을 덮으며 배치될 수 있다.
한편, 상기 제2 외층 회로 패턴(140)은 기능에 따라 트레이스(141) 및 패드(142)를 포함할 수 있다. 상기 패드(142)는 칩과 같은 전자 부품과의 연결을 위해 접착 부재(미도시)가 배치되는 영역일 수 있다. 그리고, 트레이스(141)는 서로 다른 패드들 사이를 연결하는 배선 라인일 수 있다. 여기에서, 상기 패드(142)는 일반적으로 트레이스보다는 큰 폭을 가지고 있으며, 이에 따라 상기 패드(142)는 외부 충격에 강한 특성을 가질 수 있다. 다만, 상기 트레이스(141)는 상기와 같은 미세 회로 패턴에 대응하는 폭과 간격을 가지고 배치되며, 이에 따라 외부 충격에 약한 특성을 가질 수 있다. 따라서, 상기 솔더 레지스트(160)는 상기 제1 영역(R1) 내에 배치되는 제2-1 외층 회로 패턴(140a), 더욱 구체적으로 제2-1 외층 회로 패턴(140a)의 트레이스(141)를 안정적으로 지지하는 역할을 수행할 수 있다.
즉, 상기 제2 외층 회로 패턴(140)은 상기 솔더 레지스트(160)의 제1 영역(R1)에 배치된 제2-1 외층 회로 패턴(140a)을 포함할 수 있다. 그리고, 상기 제2-1 외층 회로 패턴(140a)은 트레이스(141) 및 패드(142)를 포함할 수 있다. 또한, 상기 제2 외층 회로 패턴(140)은 상기 솔더 레지스트(160)의 제2 영역(R2)에 배치된 제2-2 외층 회로 패턴(140b)을 포함할 수 있다.
한편, 도 4a에서와 같이, 제2 외층 회로 패턴(140)은 제1 높이(H1)를 가지고 프라이머층(150) 위에 배치될 수 있다. 그리고, 솔더 레지스트(160)는 영역별로 서로 다른 높이를 가지고 상기 제1 솔더 레지스트(160) 상에 배치될 수 있다. 솔더 레지스트(160)는 제1 영역(R1)에 배치되는 제1 부분과, 제2 영역(R2)에 배치되는 제2 부분을 포함할 수 있다.
이때, 상기 솔더 레지스트(160)의 제1 부분의 상면(161), 상기 제2 부분의 상면(162) 및 상기 제1 부분과 제2 부분 사이의 경계측면(163)은 서로 다른 표면 거칠기를 가질 수 있다.
상기 솔더 레지스트(160)의 제1 부분은 제2 높이(H2)를 가지고 상기 프라이머층(150) 위에 배치될 수 있다. 또한, 상기 솔더 레지스트(160)의 제2 부분은 제3 높이(H3)를 가지고 상기 프라이머층(150) 위에 배치될 수 있다.
이때, 상기 제2 높이(H2)는 상기 제1 높이(H1)보다 작다. 바람직하게, 솔더 레지스트(160)의 제1 부분은 상기 제2-1 외층 회로 패턴(140a)보다 작은 높이를 가지면서, 상기 프라이머층(150) 위에 배치될 수 있다. 이때, 상기 제2 높이(H2)는 상기 제1 높이(H1)의 70% 내지 90%일 수 있다. 예를 들어, 상기 제2 높이(H2)가 상기 제1 높이(H1)의 70%보다 작으면, 상기 솔더 레지스트(160)에 의해 제2-1 외층 회로 패턴(140a)가 안정적으로 지지되지 못할 수 있다. 예를 들어, 상기 제2 높이(H2)가 상기 제1 높이(H1)의 70%보다 작으면, 상기 솔더 레지스트(160)를 형성함에 있어 공정상 어려움이 있다. 예를 들어, 상기 제2 높이(H2)가 상기 제1 높이(H1)의 90%보다 크면, 상기 솔더 레지스트(160)에 포함된 필러의 일부가 상기 제2-1 외층 회로 패턴(140a) 상에 잔존할 수 있다. 예를 들어, 상기 제2 높이(H2)가 상기 제1 높이(H1)의 90%보다 크면, 상기 솔더 레지스트(160)를 형성하는 공정에서의 편차로 인해, 상기 솔더 레지스트(160)에 의해 상기 제2-1 외층 회로 패턴(140a)의 표면이 덮이는 문제가 발생할 수 있다.
한편, 상기 제3 높이(H3)는 제1 높이(H1) 및 제2 높이(H2)보다 클 수 있다. 바람직하게, 제3 높이(H3)는 상기 제1 높이(H1)의 110%의 내지 400%일 수 있다. 예를 들어, 상기 제3 높이(H4)가 상기 제1 높이(H1)의 110%보다 작으면, 상기 솔더 레지스트(160)에 의해 상기 제2 영역(R2)의 제2-2 외층 회로 패턴(140b)의 표면이 안정적으로 보호되지 않을 수 있다. 예를 들어, 상기 제3 높이(H3)가 상기 제1 높이(H1)의 400%보다 크면, 회로기판의 전체 두께가 증가할 수 있다.
한편, 도 4b를 참조하면, 상기 제2 외층 회로 패턴(140)의 표면에는 조도가 형성될 수 있다. 예를 들어, 상기 솔더 레지스트(160)가 형성되지 전에 진행되는 전처리 공정으로, 상기 제2 외층 회로 패턴(140)의 표면에는 조도가 형성될 수 있다. 상기 전처리는 상기 제2 외층 회로 패턴(140)과 상기 솔더 레지스트(160)의 접합력을 높이기 위한 것일 수 있다.
이때, 실시 예에서의 제2 외층 회로 패턴(140)은 영역별로 서로 다른 표면 거칠기를 가질 수 있다. 예를 들어, 상기 솔더 레지스트(160)의 제1 영역(R1)에 형성된 제2-1 외층 회로 패턴(140a)은 솔더 레지스트(160)에 의해 덮이는 제1 부분(140a-1)과, 상기 솔더 레지스트(160)의 오픈 영역을 통해 노출되는 제2 부분(140a-2)을 포함할 수 있다.
여기에서, 상기 제2-1 외층 회로 패턴(140a)의 제1 부분(140a-1)의 표면 거칠기(Ra)는 상기 제2-1 외층 회로 패턴(140a)의 제2 부분(140a-2)의 표면 거칠기(Ra)와 다를 수 있다. 예를 들어, 상기 제1 부분(140a-1)의 표면 거칠기(Ra)는 상기 제2 부분(140a-2)의 표면 거칠기(Ra)보다 클 수 있다. 바람직하게, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)는 상기 제1 부분(140a-1)의 표면 거칠기(Ra)의 80% 내지 90%일 수 있다. 더욱 바람직하게, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)는 상기 제1 부분(140a-1)의 표면 거칠기(Ra)의 85% 내지 88%일 수 있다. 상기 제1 부분(140a-1)의 표면 거칠기(Ra)와, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)의 차이는, 상기 제2-1 외층 회로 패턴(140a)의 표면 처리 공정 시에 필수적으로 진행되는 전처리 공정에 의한 것일 수 있다.
즉, 일반적으로 상기 솔더 레지스트(160)의 제1 영역(R1)에서 노출된 회로 패턴의 표면에는 표면 처리 공정이 진행된다. 예를 들어, 상기 제2-1 외층 회로 패턴(140a)의 제2 부분(140a-2)에는 표면 처리 공정이 진행된다. 상기 표면 처리 공정은 OSP(Organic Solderability Preservative) 또는 ENEPIG(금도금) 공정 중 어느 하나일 수 있다. 그리고, 상기 표면 처리를 위한 전처리 공정에서, 상기 제2-1 외층 회로 패턴(140a)의 제2 부분(140a-2)의 전처리가 이루어진다. 예를 들어, 상기 표면 처리를 위한 전처리 공정에서, 상기 제2-1 외층 회로 패턴(140a)의 제2 부분(140a-2)의 애칭이 이루어진다. 이때, 상기 전처리 공정에서 진행되는 상기 제2 부분(140a-2)의 애칭 정도에 따라 상기 제1 부분(140a-1)과 상기 제2 부분(140a-2) 사이의 표면 거칠기(Ra)의 차이 정도가 결정된다. 이때, 상기 전처리 공정의 조건에 따라 상기 표면 처리 공정의 신뢰성이 결정될 수 있다. 예를 들어, 상기 전처리 공정의 조건에 따라 상기 애칭이 너무 작게 이루어지게 되고, 이에 따른 표면 처리 공정이 정상적으로 이루어지지 않음에 따른 신뢰성 문제가 발생하게 된다. 예를 들어, 상기 전처리 공정의 조건에 따라 상기 애칭이 너무 많이 이루어지게 되면, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)가 너무 낮게 나타나고, 이에 따른 표면 처리층과의 접합력이 감소할 수 있다. 예를 들어, 상기 전처리 공정의 조건에 따라 상기 애칭이 너무 많이 이루어지게 되면, 상기 제2 부분(140a-2)의 변형이 발생할 수 있다. 이때, 상기 제2 부분(140a-2)은 미세 회로 패턴의 일부이다. 이에 따라 상기 제2 부분(140a-2)이 패드이고, 이의 변형이 발생하면, 상기 제2 부분(140a-2) 상에 접착부재(미도시)가 안정적으로 안착되지 못할 수 있다. 또한, 상기 제2 부분(140a-2)이 트레이스이고, 이의 변형이 이루어지면, 미세 회로 패턴을 통한 신호 전송 신뢰성에 문제가 발생할 수 있다. 이에 따라, 실시 예에서는 상기 표면 처리의 전처리 공정의 조건을 조절하여, 상기 전처리 공정 이후에서 발생하는 상기 제2 부분(140a-2)의 신뢰성 문제를 해결할 수 있도록 한다.
따라서, 실시 예는 상기 설명한 바와 같이, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)가 상기 제1 부분(140a-2)의 표면 거칠기(Ra)의 80% 내지 90%의 범위를 가지도록 한다. 더욱 바람직하게, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)가 상기 제1 부분(140a-1)의 표면 거칠기(Ra)의 85% 내지 88%의 범위를 가지도록 한다. 예를 들어, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)가 상기 제1 부분(140a-1)의 표면 거칠기의 80%보다 작은 경우, 이는 상기 전처리 공정 이후에 상기 제2 부분(140a-2)의 변형이 발생하였음을 의미하고, 이에 따른 신뢰성 문제가 발생할 수 있다. 또한, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)가 상기 제1 부분(140a-1)의 표며 거칠기의 90%보다 큰 경우, 이는 상기 전처리 공정에서의 애칭 정도가 너무 약하게 이루어졌음을 의미하고, 이에 따른 표면 처리 공정의 신뢰성이 낮아질 수 있다.
이때, 상기 제1 부분(140a-1)의 표면 거칠기(Ra)는 510nm 내지 580nm의 범위를 가질 수 있다. 그리고, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)는 상기 제1 부분(140a-1)의 표면 거칠기(Ra)의 80% 내지 90%의 수준인 440nm 내지 510nm의 사이의 범위를 가질 수 있다.
이때, 상기 제2-1 외층 회로 패턴(140a)의 상기 제1 부분(140a-1)이 가지는 표면 거칠기(Ra)는 상기 솔더 레지스트(160)를 형성하기 이전의 전처리 공정에 의해 나타날 수 있다. 그리고, 상기 제2-1 외층 회로 패턴(140a)의 상기 제2 부분(140a-2)이 가지는 표면 거칠기(Ra)는 표면 처리 공정 이전의 전처리 공정에 의해 나타날 수 있다.
한편, 상기 제2-2 외층 회로 패턴(140b)은 전체적으로 동일한 표면 거칠기(Ra)를 가질 수 있다. 즉, 상기 제2-2 외층 회로 패턴(140b)은 솔더 레지스트(160)의 제2 영역(R2)에 형성된다. 그리고, 상기 제2-2 외층 회로 패턴(140b)은 상기 솔더 레지스트(160)에 의해 측면 및 상면이 모두 덮일 수 있다. 이에 따라, 상기 제2-2 외층 회로 패턴(140b)은 외부로 노출되지 않으며, 이에 따라 상기 표면 처리 공정의 전처리 공정에서 애칭이 이루어지지 않을 수 있다.
따라서, 상기 제2-2 외층 회로 패턴(140b)은 상기 제2-1 외층 회로 패턴(140a)의 제1 부분(140a-1)과 동일한 표면 거칠기(Ra)를 가질 수 있다. 예를 들어, 상기 제2-2 외층 회로 패턴(140b)은 상기 제1 부분(140a-1)과 동일한 510nm 내지 580nm 범위의 표면 거칠기(Ra)를 가질 수 있다.
상기와 같이 실시 예에서는 표면 처리 공정의 전처리 공정에서, 상기 솔더 레지스트(160)의 제1 영역(R1)을 통해 노출된 제2-1 외층 회로 패턴(140a)의 제2 부분(140a-2)의 애칭 정도를 최소화한다. 이에 따라, 상기 제2-1 외층 회로 패턴(140a)의 제1 부분(140a-1)의 표면 거칠기(Ra)는 510nm 내지 580nm의 범위를 가질 수 있다. 그리고, 상기 제2-1 외층 회로 패턴(140a)의 제2 부분(140a-2)의 표면 거칠기(Ra)는 상기 제1 부분(140a-1)의 표면 거칠기(Ra)의 80% 내지 90%의 수준인 440nm 내지 510nm의 사이의 범위를 가질 수 있다. 이에 따라, 실시 예에서는 상기 제2-1 외층 회로 패턴(140a)의 제2 부분(140a-2)의 변형의 최소화할 수 있으며, 이에 따른 표면 처리 공정의 신뢰성을 향상시킬 수 있다.
도 5는 실시 예에 따른 보호층을 포함한 회로기판을 나타낸 평면도이다.
도 5를 참조하여, 실시 예에 따른 솔더 레지스트(160)를 포함하는 보호층에 대해 설명하기로 한다. 여기에서, 상기 솔더 레지스트(160)는 제2 영역(R2)에서 제2-2 외층 회로 패턴(140b)의 표면을 보호하는 보호층일 수 있고, 제1 영역(R1)에서 제2-1 외층 회로 패턴(140a)을 지지하는 지지층일 수 있다.
이때, 비교 예에서는 절연층 상에 돌출된 구조를 가지고 회로 패턴이 배치된다. 그리고, 상기 회로 패턴은 다른 지지층에 의해 지지되지 않고, 절연층 상에 독립적으로 배치될 수 있다. 이에 따라, 비교 예에서의 미세 패턴에 해당하는 영역에서는 회로 패턴의 무너짐이나 쓸림 현상이 발생하게 된다.
이는, SAP 공법으로 제조된 회로 패턴을 포함하는 회로기판에서, 최외층의 회로 패턴에서 발생할 수 있다.
이와 다르게, 실시 예에서는 제8 절연층(118) 상에 프라이머층(150)이 배치되고, 상기 프라이머층(150) 상에 제2 외층 회로 패턴(140)이 배치된다.
그리고, 상기 프라이머층(150) 상에는 상기 제2 외층 회로 패턴(140)의 주위를 둘러싸며 배치되는 지지층 및 보호층 기능을 하는 솔더 레지스트(160)가 배치된다.
이때, 솔더 레지스트(160)는 제1 영역(R1) 및 제2 영역(R2)에 배치될 수 있다. 상기 솔더 레지스트(160)는 상기 회로기판(100)의 최외층에 배치되는 제2-1 외층 회로 패턴(140a)을 지지할 수 있으며, 특히 제1 영역(R1) 내에 배치된 제2 외층 회로 패턴(140a)의 트레이스(141) 및 패드(142)를 지지하여, 외부 충격으로부터 상기 제2-1 외층 회로 패턴(140a)을 보호할 수 있다.
한편, 실시 예에서의 솔더 레지스트(160)는 영역별로 서로 다른 표면 거칠기를 가질 수 있다.
솔더 레지스트(160)는 제1 영역(R1)에 배치된 제1 부분의 제1 상면(161), 상기 제2 영역(R2)에 배치된 제2 부분의 제2 상면(162), 및 상기 제1 상면(161)과 제2 상면(162) 사이의 경계 측면(163)을 포함할 수 있다.
그리고, 상기 제1 상면(161), 상기 제2 상면(162) 및 상기 경계 측면(163)은 각각 서로 다른 표면 거칠기를 가질 수 있다.
실시 예에 따른 솔더 레지스트(160)는 제1 상면(161), 제2 상면(162) 및 경계 측면(163)을 포함한다.
그리고, 상기 제1 상면(161)의 표면 거칠기(Ra), 제2 상면(162)의 표면 거칠기(Ra) 및 상기 경계 측면(163)의 표면 거칠기(Ra)는 서로 다를 수 있다.
상기 제1 상면(161)은 노광 및 현상 공정이 진행된 후에, 현상액에 의해 thinning된 표면이다. 그리고, 제2 상면(162)은 노광에 의해 경화된 표면이다. 또한, 상기 경계 측면(163)은 현상액에 의해 swelling 및 제거된 표면이다.
따라서, 상기 제1 상면(161)의 표면 거칠기(Ra)는 1.0㎛ 이상일 수 있다.
또한, 상기 제2 상면(162)의 표면 거칠기(Ra)는 0.01 내지 0.1㎛ 범위를 가질 수 있다.
또한, 상기 경계 측면(163)의 표면 거칠기(Ra)는 0.1 내지 0.5㎛ 범위를 가질 수 있다.
상기와 같이, 실시 예에서는 솔더 레지스트(160)의 제1 상면(161), 제2 상면(162) 및 경계 측면(163)의 각각의 중심선 표면 거칠기(Ra)는 서로 다를 수 있다.
도 6는 비교 예에 따른 외층 회로 패턴을 나타낸 도면이다.
한편, 상기 보호층을 형성함에 있어, 상기 제1 영역(R1)에서의 보호층의 일부를 제거하기 위해 다양한 방법이 사용될 수 있다. 예를 들어, 상기 보호층의 일부는 물리적 방법 또는 화학적 방법으로 제거될 수 있다. 예를 들어, 상기 보호층은 플라즈마나 샌드 블라스트와 같은 방식에 의해 제거될 수 있다.
그러나, 도 6에서와 같이, 상기 보호층을 물리적 또는 화학적 방법으로 제거하는 경우, 상기 보호층의 제거 과정에서 상기 회로 패턴도 함께 제거되어 상기 회로 패턴의 변형이 발생한다. 예를 들어, 상기 회로 패턴은 상기 보호층의 제거 과정에서 일부가 함께 제거되어 단면이 삼각형상을 가질 수 있다. 그리고, 상기 회로 패턴의 상부가 삼각 형상을 가지는 경우, 상기 회로 패턴 위에 솔더 볼과 같은 접착 부재가 안정적으로 안착될 수 없으며, 이에 따른 신뢰성 문제가 발생할 수 있다. 또한, 상기 물리적 또는 화학적 방법으로 상기 보호층을 제거하기 위해서는 고가의 장비가 필요하며, 이에 따른 제조 비용이 증가할 수 있다.
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 7 내지 도 17은 도 2에 도시된 회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 7을 참조하면, 실시 예는 우선적으로 회로기판(100)의 내측 부분을 제조하는 내층 기판(100-1)을 제조하는 공정을 진행할 수 있다.
상기 내층 기판(100-1)을 제조하는 공정에 대해 간략적으로 설명하기로 한다.
상기 내층 기판(100-1)은 1개의 절연층을 포함할 수 있고, 이와 다르게 다수의 절연층을 포함할 수 있다.
도 7에서는, 내층 기판(100-1)이 7층의 절연층 구조를 가지는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 내층 기판(100-1)은 7층보다 적은 절연층을 포함할 수 있으며, 이와 다르게 7층보다 많은 절연층을 포함할 수도 있을 것이다.
상기 내층 기판(100-1)은 회로기판(100)에서, 최외층에 배치되는 절연층을 제외한 나머지 절연층을 포함할 수 있다. 예를 들어, 내층 기판(100-1)은 회로기판(100)에서 최상부에 배치된 절연층과, 최하부에 배치된 절연층을 제외한 나머지 절연층을 포함할 수 있다.
내층 기판(100-1)을 제조하는 공정을 간략히 설명하면, 우선적으로 제1 절연층(111)을 준비한다.
그리고, 상기 제1 절연층(111)이 준비되면, 상기 제1 절연층(111) 내에 제1 비아(V1)를 형성하고, 이와 함께 제1 절연층(111)의 상면 및 하면에 각각 제1 회로 패턴(121) 및 제2 회로 패턴(122)을 형성한다.
이후, 상기 제1 절연층(111) 위에 제2 절연층(112)을 형성하고, 상기 제1 절연층(111) 아래에 제3 절연층(113)을 형성한다.
다음으로, 상기 제2 절연층(112) 내에 제2 비아(V2)를 형성하고, 상기 제2 절연층(112)의 상면 위에 제3 회로 패턴(123)을 형성한다. 또한, 상기 제3 절연층(113) 내에 제3 비아(V3)를 형성하고, 상기 제3 절연층(113)의 하면 아래에 제4 회로 패턴(124)을 형성한다.
이후, 상기 제2 절연층(112) 위에 제4 절연층(114)을 형성하고, 상기 제3 절연층(113) 아래에 제5 절연층(115)을 형성한다.
다음으로, 상기 제4 절연층(114) 내에 제4 비아(V4)를 형성하고, 상기 제4 절연층(114)의 상면 위에 제5 회로 패턴(125)을 형성한다. 또한, 상기 제5 절연층(115) 내에 제5 비아(V5)를 형성하고, 상기 제5 절연층(115)의 하면 아래에 제6 회로 패턴(126)을 형성한다.
이후, 상기 제4 절연층(114) 위에 제6 절연층(116)을 형성하고, 상기 제5 절연층(115) 아래에 제7 절연층(117)을 형성한다.
다음으로, 상기 제6 절연층(116) 내에 제6 비아(V6)를 형성하고, 상기 제6 절연층(116)의 상면 위에 제7 회로 패턴(127)을 형성한다. 또한, 상기 제7 절연층(117) 내에 제7 비아(V7)를 형성하고, 상기 제7 절연층(117)의 하면 아래에 제8 회로 패턴(128)을 형성한다.
상기 내층 기판(100-1)을 제조하는 공정은 본 발명이 속하는 기술분야에서 공지된 기술이므로, 이에 대한 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 상기 내층 기판(100-1)이 제조되면, 상기 내층 기판(100-1)의 상면 위에 제1 최외층 절연층에 대응하는 제8 절연층(118)을 형성한다. 또한, 상기 내층 기판(100-1)의 하면 아래에 제2 최외층 절연층에 대응하는 제9 절연층(119)을 형성한다.
이때, 상기 제8 절연층(118) 및 제9 절연층(119)을 적층할 때, 상기 제8 절연층(118)의 상면 및 제9 절연층(119)의 하면에는 각각 프라이머층(150)이 배치되고, 상기 프라이머층(150) 상에는 금속층(155)이 배치될 수 있다. 상기 금속층(155)은 상기 제8 절연층(118) 및 제9 절연층(119)가 균일한 높이를 가질 수 있도록 평탄화하는 역할을 수행할 수 있다. 예를 들어, 상기 금속층(155)은 상기 제8 절연층(118) 및 제9 절연층(119)의 적층 신뢰성을 향상시키기 위해 배치될 수 있다.
상기 프라이머층(150)은 제8 절연층(118) 및 제9 절연층(119) 각각과, 이의 상부 및 하부에 각각 배치될 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140) 사이의 접합력을 높이는 역할을 수행할 수 있다. 즉, 상기 프라이머층(150) 없이 상기 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140)이 배치되는 경우, 상기 제8 절연층(118)과 상기 제2 외층 회로 패턴(140) 사이의 접합력이 낮아 상호 분리될 수 있다.
한편, 도 8에서는 프라이머층(150)이 제8 절연층(118)의 상면 및 제9 절연층(119)의 하면에 각각 배치되는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 프라이머층(150)은 미세 회로 패턴이 배치될 절연층의 표면에 선택적으로 배치될 수 있다. 즉, 제1 외층 회로 패턴(130)만이 미세 회로 패턴인 경우, 상기 프라이머층(150)은 상기 제9 절연층(119)의 하면에만 배치될 수 있다. 또한, 제2 외층 회로 패턴(140)만이 미세 회로 패턴인 경우, 상기 프라이머층(150)은 상기 제8 절연층(118)의 상면에만 배치될 수 있다. 또한, 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140)이 모두 미세 회로 패턴인 경우, 상기 프라이머층(150)은 상기 제8 절연층(118)의 상면 및 상기 제9 절연층(119)의 하면에 모두 배치될 수 있다.
도 9를 참조하면, 상기 제8 절연층(118) 및 제9 절연층(119)이 배치되면, 상기 제8 절연층(118) 및 제9 절연층(119) 내에 각각 비아 홀(VH)을 형성한다. 이때, 상기 비아 홀(VH)은 상기 제8 절연층(118) 및 제9 절연층(119) 내에 형성될뿐 아니라, 상기 프라이머층(150) 및 금속층(155)에도 각각 형성될 수 있다.
다음으로, 도 10을 참조하면, 상기 비아 홀(VH)이 형성되면, 상기 프라이머층(150) 상에 배치된 금속층(155)을 제거하는 애칭 공정을 진행할 수 있다. 예를 들어, 상기 비아 홀(VH)이 형성된 이후에는 플래시 애칭 공정을 진행하여 상기 금속층(155)을 제거하고, 그에 따라 프라이머층(150)의 표면이 노출되도록 하는 공정을 진행할 수 있다.
다음으로 도 11을 참조하면, 상기 비아 홀(VH)을 채우는 비아(V) 형성 공정을 진행할 수 있고, 이에 따라 상기 제8 절연층(118)의 상면에 제2 외층 회로 패턴(140)을 형성하고, 제9 절연층(119)의 하면에 제1 외층 회로 패턴(130)을 형성할 수 있다. 이때, 실시 예에서, 제1 외층 회로 패턴(130)은 미세 회로 패턴이 아닌 일반 회로 패턴인 것으로 도시하였다. 다만 이에 한정되지 않으며, 상기 제2 외층 회로 패턴과 함께 상기 제1 외층 회로 패턴(130)도 미세 회로 패턴일 수 있다. 이에 따라, 상기 제1 외층 회로 패턴(130)이 일반 회로 패턴인 경우, 상기 제9 절연층(119)과 상기 제1 외층 회로 패턴(130) 사이의 프라이머층(150)은 생략될 수 있다.
상기 제8 절연층(118)의 상면에는 제2 외층 회로 패턴(140)이 배치된다. 이때, 상기 제8 절연층(118)의 상면에 배치된 제2 외층 회로 패턴(140)은 제1 보호층(160)의 오픈 영역(R1)에 배치되는 제2-1 외층 회로 패턴(140a)과, 상기 제1 보호층(160)의 배치 영역(R2)에 배치되는 제2-2 외층 회로 패턴(140b)을 포함할 수 있다. 또한, 상기 제2-1 외층 회로 패턴(140a) 및 상기 제2-2 외층 회로 패턴(140b) 각각은 신호 전달을 위한 배선 라인인 트레이스(141)와, 상기 트레이스(141)의 끝단에 대응될 수 있으며 부품이 부착될 영역인 패드(142)를 포함할 수 있다.
다음으로 도 12을 참조하면, 상기 제8 절연층(118)의 상면에 배치된 제2 외층 회로 패턴(140)을 제1 전처리하는 공정을 진행할 수 있다. 상기 제1 전처리는 솔더 레지스트(160)를 형성하기 이전의 전처리 공정을 의미할 수 있다. 예를 들어, 상기 제1 전처리는 상기 제8 절연층(118)의 상면에 배치된 제2 외층 회로 패턴(140)에 조도를 부여하는 공정일 수 있다. 이에 따라, 상기 제1 전처리 공정 이후에서, 상기 제2 외층 회로 패턴(140)의 표면에는 조도가 부여될 수 있다.
이때, 상기 제1 전처리 공정 이후에서의 상기 제2 외층 회로 패턴(140)은 영역과 무관하게 모두 동일한 표면 거칠기(Ra)를 가질 수 있다.
예를 들어, 상기 제1 전처리 공정 이후에서의 상기 제2-1 외층 회로 패턴(140a)의 표면 거칠기와, 상기 제2-2 외층 회로 패턴(140b)의 표면 거칠기(Ra)는 서로 동일할 수 있다.
예를 들어, 상기 제2 외층 회로 패턴(140)의 표면 거칠기(Ra)는 510nm 내지 580nm 사이의 범위를 가질 수 있다.
다음으로, 도 13을 참조하면, 프라이머층(150) 상에 상기 제2 외층 회로 패턴(140)을 덮도록 솔더 레지스트층을 배치한다. 이때 형성되는 상기 솔더 레지스트층은 상기 제1 영역(R1) 및 제2 영역(R2)에 모두 배치될 수 있고, 상기 제2 외층 회로 패턴(140)보다 큰 높이를 가지도록 형성될 수 있다.
상기 솔더 레지스트층이 형성되면, 상기 솔더 레지스트층을 노광 및 현상 공정을 진행하여, 영역별로 서로 다른 높이를 가진 솔더 레지스트(160)를 형성할 수 있다. 바람직하게, 실시 예에서는 솔더 레지스트층의 제2 영역(R2)을 노광하고, 그에 따라 상기 솔더 레지스트층의 제1 영역(R1)을 현상하는 공정을 진행할 수 있다.
이를 위해, 상기 솔더 레지스트층 위에 원하는 영역만을 마스킹하여 UV 노광을 진행하고, 이후 노광되지 않은 영역에서는 테트라메틸암모늄하이드록시드(TMAH) 또는 트리메틸-2-하이드록시에틸암모늄하이드록사이드(콜린) 등이 함유된 유기 알칼리성 화합물에 Dipping하여 상기 솔더 레지스트층의 높이를 조절하는 공정을 진행하여 솔더 레지스트(160)를 형성할 수 있다.
그리고, 도 14를 참조하면, 상기와 같은 공정이 진행됨에 따라 상기 솔더 레지스트(160)는 제1 영역(R1)에서 상기 제2 외층 회로 패턴(140)보다 낮은 높이를 가질 수 있다. 예를 들어, 상기 솔더 레지스트(160)는 상기 제1 영역(R1)에 배치된 제2-1 외층 회로 패턴(140a)의 표면을 노출할 수 있다. 또한, 상기 솔더 레지스트(160)는 상기 제2 영역(R2)에서 상기 제2-2 외층 회로 패턴(140b)을 덮으며 형성될 수 있다.
이와 같은 제조 공정에 의해 제조된 솔더 레지스트(160)는 영열별로 서로 다른 높이를 가진다. 예를 들어, 상기 솔더 레지스트(160)는 제1 영역(R1)에서, 상기 제2-1 외층 회로 패턴(140a)의 표면을 노출하는 제1 부분과, 상기 제2 영역(R2)에서 상기 제2-2 외층 회로 패턴(140b)을 덮는 제2 부분을 포함할 수 있다.
이때, 상기 솔더 레지스트(160)의 상기 제1 부분의 상면(161), 상기 제2 부분의 상면(162) 및 상기 제1 부분과 상기 제2 부분 사이의 경계 측면(163)은 서로 다른 표면 거칠기(Ra)를 가질 수 있다.
즉, 상기 솔더 레지스트(160)의 제1 부분은 제2 높이(H2)를 가지고 상기 프라이머층(150) 위에 배치될 수 있다. 또한 ,상기 솔더 레지스트(160)의 제2 부분은 제3 높이(H3)를 가지고 상기 프라이머층(150) 위에 배치될 수 있다. 이때, 상기 제2 높이(H2)는 상기 제1 높이(H1)보다 작다. 바람직하게, 상기 솔더 레지스트(160)의 제1 부분은 상기 제2 외층 회로 패턴(140)보다 작은 높이를 가지면서, 상기 프라이머층(150) 위에 배치될 수 있다. 이때, 상기 제2 높이(H2)는 상기 제1 높이(H1)의 70% 내지 90%일 수 있다. 예를 들어, 상기 제2 높이(H2)가 상기 제1 높이(H1)의 70%보다 작으면, 상기 솔더 레지스트(160)에 의해 제2 외층 회로 패턴(140)가 안정적으로 지지되지 못할 수 있다. 예를 들어, 상기 제2 높이(H2)가 상기 제1 높이(H1)의 70%보다 작으면, 상기 솔더 레지스트(160)를 형성함에 있어 공정상 어려움이 있을 수 있다. 예를 들어, 상기 제2 높이(H2)가 상기 제1 높이(H1)의 90%보다 크면, 상기 솔더 레지스트(160)에 포함된 필러의 일부가 상기 제2 외층 회로 패턴(140) 상에 잔존할 수 있다. 예를 들어, 상기 제2 높이(H2)가 상기 제1 높이(H1)의 90%보다 크면, 상기 솔더 레지스트(160)를 형성하는 공정에서의 편차로 인해, 상기 솔더 레지스트(160)에 의해 상기 제2 외층 회로 패턴(140)의 표면이 덮이는 문제가 발생할 수 있다.
한편, 상기 제3 높이(H3)는 제1 높이(H1) 및 제2 높이(H2)보다 클 수 있다. 바람직하게, 제3 높이(H3)는 상기 제1 높이(H1)의 110%의 내지 400%일 수 있다. 예를 들어, 상기 제3 높이(H4)가 상기 제1 높이(H1)의 110%보다 작으면, 상기 솔더 레지스트(160)에 의해 상기 제2 영역(R2)의 제2 외층 회로 패턴(140)의 표면이 안정적으로 보호되지 않을 수 있다. 예를 들어, 상기 제3 높이(H3)가 상기 제1 높이(H1)의 400%보다 크면, 회로기판의 전체 두께가 증가할 수 있다.
또한, 솔더 레지스트(160)는 영역별로 서로 다른 표면 거칠기를 가질 수 있다. 솔더 레지스트(160)는 제1 영역(R1)에 배치된 제1 부분의 제1 상면(161), 상기 제2 영역(R2)에 배치된 제2 부분의 제2 상면(162), 및 상기 제1 상면(161)과 제2 상면(162) 사이의 경계 측면(163)을 포함할 수 있다.
그리고, 상기 제1 상면(161), 상기 제2 상면(162) 및 상기 경계 측면(163)은 각각 서로 다른 표면 거칠기를 가질 수 있다.
상기 제1 상면(161)은 노광 및 현상 공정이 진행된 후에, 현상액에 의해 thinning된 표면이다. 그리고, 제2 상면(162)은 노광에 의해 경화된 표면이다. 또한, 상기 경계 측면(163)은 현상액에 의해 swelling 및 제거된 표면이다.
따라서, 상기 제1 상면(161)의 표면 거칠기(Ra)는 1.0㎛ 이상일 수 있다. 또한, 상기 제2 상면(162)의 표면 거칠기(Ra)는 0.01 내지 0.1㎛ 범위를 가질 수 있다. 또한, 상기 경계 측면(163)의 표면 거칠기(Ra)는 0.1 내지 0.5㎛ 범위를 가질 수 있다.
상기와 같이, 실시 예에서는 솔더 레지스트(160)의 제1 상면(161), 제2 상면(162) 및, 경계 측면(163)의 각각의 중심선 표면 거칠기(Ra)는 서로 다를 수 있다.
한편, 도 15를 참조하면, 상기 솔더 레지스트(160)의 제1 부분과 제2 부분의 형성 공정에서, 상기 제2-1 외층 회로 패턴(140a)의 제2 부분(140a-2)은 노출될 수 있다. 예를 들어, 상기 솔더 레지스트(160)의 제1 영역(R1)에서, 상기 제2-1 외층 회로 패턴(140a)은 상기 솔더 레지스트(160) 내에 매립되는 제1 부분(140a-1)과, 상기 솔더 레지스트(160)의 오픈 영역을 통해 노출되는 제2 부분(140a-2)을 포함할 수 있다.
이때, 상기 제2-1 외층 회로 패턴(140a)의 제1 부분(140a-1)과 상기 제2 부분(140a-2)은 서로 동일한 표면 거칠기(Ra)를 가질 수 있다. 예를 들어, 상기 제2-1 외층 회로 패턴(140a)의 제1 부분(140a-1)과 상기 제2 부분(140a-2)은 각각 510nm 내지 580nm 사이의 범위의 표면 거칠기(Ra)를 가질 수 있다.
다음으로, 도 16을 참조하면, 실시 예에서는 제2 전처리 공정을 진행할 수 있다. 상기 제2 전처리 공정은 표면 처리 공정의 전처리 공정을 의미할 수 있다. 예를 들어, 상기 제2 전처리 공정은 OSP 공정 또는 ENEPIG 공정 이전에 수행되는 전처리 공정을 의미할 수 있다.
이때, 상기 제2 전처리 공정에 의해, 상기 제2-1 외층 회로 패턴(140a)의 제2 부분(140a-2)은 애칭이 이루어진다. 이때, 상기 제2 전처리 공정의 조건에 따라, 상기 제2 부분(140a-2)의 애칭 정도가 결정될 수 있다. 이때, 상기 애칭 정도에 따라 상기 제2 부분(140a-2)의 신뢰성에 문제가 발생할 수 있다. 예를 들어, 상기 애칭 정도가 너무 작으면, 상기 표면 처리 공정의 신뢰성이 감소하고, 상기 애칭 정도가 너무 크면 상기 제2 부분(140a-2)에서의 변형이 발생하여 신뢰성 문제가 발생할 수 있다. 따라서, 실시 예에서는 상기 제2 전처리 공정에서의 애칭 조건을 결정하여, 상기 제2 부분(140a-2)의 최적의 조건을 유지할 수 있도록 한다.
실시 예에서, 상기 제2 전처리 공정의 애칭 조건은 상기 제2 부분(140a-2)의 애칭 정도에 대응하는 애칭 레이트일 수 있다. 그리고, 상기 애칭 레이트에 따라, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)의 변화 수치가 결정될 수 있다. 예를 들어, 상기 애칭 레이트에 따라, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)과 상기 제1 부분(140a-2)의 표면 거칠기(Ra)의 차이가 결정될 수 있다.
실시 예에서의 상기 제2 전처리 공정의 애칭 레이트는 0.3㎛일 수 있다. 그리고, 상기 애칭 레이트가 0.3㎛인 경우, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)를 상기 제1 부분(140a-1)의 표면 거칠기(Ra)의 80% 내지 90% 수준, 나아가 85% 내지 88% 수준으로 유지할 수 있다.
도 17의 (a)를 참조하면, 상기 애칭 레이트가 0.3㎛인 경우, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)가 상기 제1 부분(140a-1)의 표면 거칠기(Ra)의 80% 내지 90% 수준, 나아가 85% 내지 88% 수준으로 유지할 수 있다.
이와 다르게, 상기 애칭 레이트가 0.3㎛보다 큰 경우, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)가 실시 예 대비 낮아지게 되며, 이에 따른 신뢰성 문제가 발생하게 된다.
예를 들어, 도 17의 (b)에서와 같이 애칭 레이트가 0.5㎛인 경우, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)는 제1 부분(140a-1)의 표면 거칠기(Ra) 대비 79% 이하의 수준으로 감소하게 된다.
또한, 도 17의 (c)에서와 같이, 애칭 레이트가 0.9㎛인 경우, 상기 제2 부분(140a-2)의 표면 거칠기(Ra)는 제1 부분(140a-1)의 표면 거칠기(Ra) 대비 60% 이하의 수준으로 감소하게 된다. 또한, 이와 같은 경우, 상기 제2 부분(140a-2)에 데미지가 가해지고, 이에 따른 제2 부분(140a-2)의 변형이 발생하는 문제가 있다.
본 실시 예에서의 회로기판은 최외측에 배치된 외층 회로 패턴을 포함한다. 이때, 상기 외층 회로 패턴은 솔더 레지스트의 제1 영역에 배치되는 제2-1 외층 회로 패턴과, 솔더 레지스트의 제2 영역에 배치되는 제2-2 외층 회로 패턴을 포함한다. 이때, 상기 제2-2 외층 회로 패턴은 상기 솔더 레지스트로 둘러싸여 지지될 수 있지만, 상기 제2-1 외층 회로 패턴은 이를 지지할 수 있는 지지층이 없기 때문에, 다양한 요인에 위해 쉽게 무너질 수 있는 문제점을 가진다.
이에 따라, 실시 예에서는 상기 솔더 레지스트를 이용하여 상기 제2-1 외층 회로 패턴이 지지될 수 있도록 한다. 따라서, 실시 예에서는 외층 회로 패턴의 미세화에 의해 상기 돌출된 외층 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다. 특히, 실시 예에서는 제1 영역에서의 외층 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기 솔더 레지스트의 제1 영역을 형성함에 있어 샌드 블러스트나 플라즈마 방식이 아닌 노광 및 현상 방식을 이용하여 제거한다. 이때, 샌드블러스트나 플라즈마 방식을 이용하여 솔더 레지스트를 제거하는 경우, 외층 회로 패턴의 변형이 발생할 수 있고, 경우에 따라 외층 회로 패턴의 단면이 삼각형 형상을 가지기도 한다. 그리고, 상기 외층 회로 패턴의 단면이 삼각형을 가지는 경우, 상기 외층 회로 패턴 상에 접착 부재를 안정적으로 배치할 수 없으며, 이에 따른 신뢰성 문제가 발생할 수 있다. 이에 반하여, 실시 예에서는 외층 회로 패턴의 변형 없이 솔더레지스트를 제거할 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 표면 처리 공정의 전처리 공정에서, 상기 솔더 레지스트의 제1 영역을 통해 노출된 제2-1 외층 회로 패턴은 솔더 레지스트에 의해 지지되는 제1 부분과, 노출되는 제2 부분을 포함한다. 이때, 실시 예에서는 표면 처리의 전처리 과정에서 발생하는 상기 제2 부분의 애칭 정도를 최소화한다. 구체적으로, 실시 예에서는 상기 제2-1 외층 회로 패턴의 제1 부분의 표면 거칠기(Ra)는 510nm 내지 580nm의 범위를 가질 수 있다. 그리고, 상기 제2-1 외층 회로 패턴의 제2 부분의 표면 거칠기(Ra)는 상기 제1 부분의 표면 거칠기(Ra)의 80% 내지 90%의 수준인 440nm 내지 510nm의 사이의 범위를 가질 수 있다. 이에 따라, 실시 예에서는 상기 제2-1 외층 회로 패턴의 제2 부분의 변형의 최소화할 수 있으며, 이에 따른 표면 처리 공정의 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서의 회로기판은 5G 통신 시스템에 적용 가능하며, 이에 따라 고주파수의 전송 손실을 최소화하여 신뢰성을 더욱 향상시킬 수 있다. 구체적으로, 실시 예에서의 회로기판은 고주파에서 사용 가능하고, 전파 손실을 줄일 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (17)

  1. 제1 영역 및 제2 영역을 포함하는 절연층;
    상기 절연층의 상기 제1 영역에 배치된 제1-1 회로 패턴과, 상기 절연층의 상기 제2 영역에 배치된 제1-2 회로 패턴을 포함하는 회로 패턴; 및
    상기 절연층의 상기 제1 영역 및 상기 제2 영역에 배치된 솔더 레지스트를 포함하고,
    상기 제1 영역에서의 상기 솔더 레지스트의 높이는 상기 제1-1 회로 패턴의 높이보다 낮고,
    상기 제2 영역에서의 상기 솔더 레지스트의 높이는, 상기 제1-2 회로 패턴의 높이보다 높으며,
    상기 제1-1 회로 패턴은, 상기 제1 영역에서의 솔더 레지스트에 의해 덮이는 제1 부분과, 상기 제1 부분 이외의 제2 부분을 포함하고,
    상기 제1 부분의 표면 거칠기(Ra)는 상기 제2 부분의 표면 거칠기(Ra)와 다른,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 부분의 표면 거칠기(Ra)는 상기 제2 부분의 표면 거칠기(Ra)보다 큰,
    회로 기판.
  3. 제2항에 있어서,
    상기 제2 부분의 표면 거칠기(Ra)는 상기 제1 부분의 표면 거칠기(Ra)의 80% 내지 90%를 만족하는,
    회로 기판.
  4. 제2항에 있어서,
    상기 제1-2 회로 패턴의 표면 거칠기(Ra)는 상기 제1-1 회로 패턴의 상기 제2 부분의 표면 거칠기(Ra)보다 큰,
    회로 기판.
  5. 제4항에 있어서,
    상기 제1-2 회로 패턴의 표면 거칠기(Ra)는 상기 제1-1 회로 패턴의 상기 제1 부분의 표면 거칠기(Ra)에 대응되는,
    회로 기판.
  6. 제5항에 있어서,
    상기 제1-1 회로 패턴의 제1 부분 및 상기 제1-2 회로 패턴의 각각의 표면 거칠기(Ra)는, 510nm 내지 580nm의 범위를 가지고,
    상기 제1-1 회로 패턴의 상기 제2 부분의 표면 거칠기(Ra)는 440nm 내지 510nm의 범위를 가지는,
    회로 기판.
  7. 제1항에 있어서,
    상기 제1 영역에서의 상기 솔더 레지스트의 높이는 상기 제1-1 회로 패턴의 높이의 70% 내지 90%를 만족하는,
    회로 기판.
  8. 제1항에 있어서,
    상기 솔더 레지스트의 상면은,
    상기 제1 영역에서의 제1 상면과, 상기 제2 영역에서의 제2 상면을 포함하고,
    상기 제1 상면의 표면 거칠기(Ra)는 상기 제2 상면의 표면 거칠기(Ra)와 다른,
    회로 기판.
  9. 제8항에 있어서,
    상기 솔더 레지스트의 상면은 상기 제1 상면과 상기 제2 상면 사이의 경계면을 포함하고,
    상기 경계면의 표면 거칠기(Ra)는 상기 제1 상면의 표면 거칠기(Ra) 및 상기 제2 상면의 표면 거칠기(Ra)와 다른,
    회로 기판.
  10. 제9항에 있어서,
    상기 솔더 레지스트의 상기 제1 상면의 표면 거칠기(Ra)는 상기 제2 상면의 표면 거칠기(Ra)보다 크고,
    상기 경계면의 표면 거칠기(Ra)는 상기 제1 상면의 표면 거칠기(Ra)보다 작고, 상기 제2 상면의 표면 거칠기(Ra)보다 큰,
    회로 기판.
  11. 제1항에 있어서,
    상기 절연층은 복수의 절연층을 포함하고,
    상기 회로 패턴은,
    상기 복수의 절연층 중 최상측 절연층의 상면 위에 돌출되어 배치되는,
    회로 기판.
  12. 제11항에 있어서,
    상기 최상측 절연층과 상기 회로 패턴 사이, 및 상기 최상측 절연층과 상기 솔더 레지스트 사이에 배치되는 프라이머층을 포함하는,
    회로 기판.
  13. 내층 기판을 제조하고,
    상기 내층 기판 위에 최상측 절연층을 형성하고,
    상기 최상측 절연층의 제1 영역 및 제2 영역 위에 제1-1 회로 패턴 및 제1-2 회로 패턴을 각각 형성하고,
    상기 제1-1 회로 패턴 및 상기 제1-2 회로 패턴을 제1 전처리하여, 상기 제1-1 회로 패턴 및 상기 제1-2 회로 패턴의 표면에 조도를 형성하고,
    상기 최상측 절연층 위에, 상기 제1-1 회로 패턴 및 상기 제1-2 회로 패턴을 덮는 솔더 레지스트층을 형성하고,
    상기 솔더 레지스트층을 부분적으로 노광 및 현상하여 상기 제1 영역 및 상기 제2 영역에서 서로 다른 높이를 가지는 솔더 레지스트를 형성하고,
    상기 제1-1 회로 패턴을 제2 전처리하는 것을 포함하며,
    상기 솔더 레지스트를 형성하는 것은,
    상기 제1 영역에서의 상기 솔더 레지스트의 높이가 상기 제1-1 회로 패턴의 높이보다 낮고, 상기 제2 영역에서의 상기 솔더 레지스트의 높이가, 상기 제1-2 회로 패턴의 높이보다 높도록 상기 솔더 레지스트층을 노광 및 현상하는 것을 포함하고,
    상기 제1-1 회로 패턴은,
    상기 제1 영역에서의 솔더 레지스트에 의해 덮이는 제1 부분과, 상기 제1 부분 이외의 제2 부분을 포함하고,
    상기 제2 전처리하는 것은
    상기 제1-1 회로 패턴의 상기 제2 부분의 표면 거칠기(Ra)가 상기 제1 부분의 표면 거칠기(Ra)의 80% 내지 90%를 만족하는 조건으로 애칭하는 것을 포함하는,
    회로 기판의 제조 방법.
  14. 제13항에 있어서,
    상기 제1-2 회로 패턴의 표면 거칠기(Ra)는 상기 제1-1 회로 패턴의 상기 제1 부분의 표면 거칠기(Ra)에 대응되는,
    회로 기판의 제조 방법.
  15. 제14항에 있어서,
    상기 제1-1 회로 패턴의 제1 부분 및 상기 제1-2 회로 패턴의 각각의 표면 거칠기(Ra)는, 510nm 내지 580nm의 범위를 가지고,
    상기 제1-1 회로 패턴의 상기 제2 부분의 표면 거칠기(Ra)는 440nm 내지 510nm의 범위를 가지는,
    회로 기판의 제조 방법.
  16. 제13항에 있어서,
    상기 제1 영역에서의 상기 솔더 레지스트의 높이는 상기 제1-1 회로 패턴의 높이의 70% 내지 90%를 만족하는,
    상기 제1-1 회로 패턴의 상기 제1 부분의 높이는,
    상기 제1-1 회로 패턴의 전체 높이의 70% 내지 90%를 만족하는,
    회로 기판의 방법.
  17. 제13항에 있어서,
    상기 솔더 레지스트의 상면은,
    상기 제1 영역에서의 제1 상면과, 상기 제2 영역에서의 제2 상면과, 상기 제1 상면 및 상기 제2 상면 사이의 경계면을 포함하고,
    상기 솔더 레지스트의 상기 제1 상면의 표면 거칠기(Ra)는 상기 제2 상면의 표면 거칠기(Ra)보다 크고,
    상기 경계면의 표면 거칠기(Ra)는 상기 제1 상면의 표면 거칠기(Ra)보다 작고, 상기 제2 상면의 표면 거칠기(Ra)보다 큰,
    회로 기판의 제조 방법.
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