TW202239287A - 電路板 - Google Patents

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TW202239287A
TW202239287A TW110147568A TW110147568A TW202239287A TW 202239287 A TW202239287 A TW 202239287A TW 110147568 A TW110147568 A TW 110147568A TW 110147568 A TW110147568 A TW 110147568A TW 202239287 A TW202239287 A TW 202239287A
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insulating layer
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羅世雄
金相日
韓姃恩
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韓商Ｌｇ伊諾特股份有限公司
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Abstract

一種根據一實施例之電路板包括：一絕緣層；一電路圖案，其安置於該絕緣層上；及一保護層，其安置於該絕緣層及該電路圖案上且包括具有不同高度之第一區及第二區；其中該電路圖案包括：一第一-第一電路圖案，其對應於該保護層之該第一區；及一第一-第二電路圖案，其對應於該保護層之該第二區，其中該保護層之該第一區之一高度低於該第一-第一電路圖案之一高度，其中該保護層之該第二區之一高度高於該第一-第二電路圖案之一高度，其中該第一-第一電路圖案之一表面包括：一第一部分，其與該保護層之該第一區接觸；及除該第一部分外的一第二部分，且其中該第一部分之一表面粗糙度Ra不同於該第二部分之一表面粗糙度Ra。

Description

電路板
實施例係關於一種電路板。
隨著電子組件之小型化、重量減小及整合加速，電路之線寬經小型化。特定言之，由於半導體晶片以奈米級整合之設計規則，半導體晶片或電路板安裝於其上之封裝基板的電路之線寬已減小至若干微米或更小。
為提高電路板之電路整合程度(亦即，為了優化電路之線寬)，已提出各種方法。舉例而言，為防止在鍍銅之後形成圖案之蝕刻步驟中的電路線寬損失，已提出半加成製程(semi-additive process；SAP)方法及改質半加成製程(moditied semi-additive process；MSAP)。
接著為了實施更精細電路圖案，在此項技術中使用其中銅箔嵌入於絕緣層中的嵌入型跡線基板(embedded trace substrate；ETS)方法。由於ETS方法藉由將銅箔電路嵌入於絕緣層中而非使銅箔電路在絕緣層之表面上突出來製造銅箔電路，因此不存在由於蝕刻之電路損失，因此優化電路間距為有利的。
同時，為滿足對無線資料流量之需求，正努力開發改良第5代(5th generation；5G)通信系統或預5G通信系統。此處，5G通信系統使用高頻(毫米波(mmWave))頻帶(例如，6GHz、28GHz、35GHz)或 更高頻率來達成高資料速率。
且為了減輕在5G通信系統中無線電波在超高頻帶中之路徑損失及增加無線電波之傳播距離，正開發諸如波束成型、大規模MIMO及陣列天線的整合技術。考慮到其可由此等頻帶中之數百個主動天線組成，天線系統變得相對較大。
由於此等天線及AP模組經圖案化或安裝於電路板上，因此電路板之低損失極為重要。此意謂構成輻射天線系統之例如天線基板、天線饋送基板、收發器基板及基頻基板之若干基板應整合於一個緊密單元中。
且根據輕、薄及緊密趨勢製造如應用於上文所描述之5G通信系統的電路板，且因此電路圖案逐漸變得較精細。
然而，包括習知精細電路圖案之電路板具有最外部電路圖案在絕緣層上方突出之結構，且因此最外部電路圖案由於各種因素而容易崩壞。
實施例提供一種具有新結構之電路板及製造其之方法。
另外，實施例提供一種包括用於支撐安置於最外側上之電路圖案的保護層之電路板及製造其的方法。
另外，實施例提供一種能夠最小化最外部電路圖案之變形的電路板及製造其的方法。
所提出實施例中達成之技術問題不限於上文所提及之技術問題，且實施例中未提及之其他技術問題將由一般熟習此項技術者自下方描述提出的實施例清楚地理解。
根據實施例之一電路板包括：一絕緣層；一電路圖案，其安置於該絕緣層上；及一保護層，其安置於該絕緣層及該電路圖案上且包括具有不同高度之第一區及第二區；其中該電路圖案包括：一第一-第一電路圖案，其對應於該保護層之該第一區；及一第一-第二電路圖案，其對應於該保護層之該第二區，其中該保護層之該第一區之一高度低於該第一-第一電路圖案之一高度，其中該保護層之該第二區之一高度高於該第一-第二電路圖案之一高度，其中該第一-第一電路圖案之一表面包括：一第一部分，其與該保護層之該第一區接觸；及除該第一部分外的一第二部分，且其中該第一部分之一表面粗糙度Ra不同於該第二部分之一表面粗糙度Ra。
另外，第一部分之表面粗糙度Ra大於第二部分之表面粗糙度Ra。
另外，第二部分之表面粗糙度Ra滿足第一部分之表面粗糙度Ra的80%至90%。
另外，第一-第二電路圖案之表面粗糙度Ra大於第一-第一電路圖案之第二部分的表面粗糙度Ra。
另外，第一-第二電路圖案之表面粗糙度Ra對應於第一-第一電路圖案之第一部分的表面粗糙度Ra。
另外，第一-第一電路圖案之第一部分及第一-第二電路圖案的表面粗糙度Ra中之每一者在510nm至580nm之範圍內，且其中第一-第一電路圖案之第二部分的表面粗糙度Ra在440nm至510nm之範圍內。
另外，保護層之第一區之高度滿足第一-第一電路圖案的高度之70%至90%。
另外，第二部分之高度滿足3μm至9μm之範圍。
另外，保護層之上部表面包括：第一區之第一上部表面；及 第二區的第二上部表面；其中第一上部表面之表面粗糙度Ra不同於第二上部表面之表面粗糙度Ra。
另外，保護層之上部表面包括第一上部表面與第二上部表面之間的分界面，且其中分界面之表面粗糙度Ra不同於第一上部表面之表面粗糙度Ra及第二上部表面的表面粗糙度Ra。
另外，第一-第一電路圖案之總高度為12μm或更高。
另外，第一-第一電路圖案包括跡線及襯墊。
另外，第二區中之保護層之高度滿足第一-第二電路圖案的高度之110%至400%。
另外，第一-第一電路圖案之第二部分之表面銅濃度為90wt%或更高。
另外，絕緣層包括複數個絕緣層，且電路圖案經安置以在複數個絕緣層當中之最上部絕緣層之上部表面突出。
另外，底漆層安置於最上部絕緣層與電路圖案之間及最上部絕緣層與保護層之間。
同時，根據實施例之製造電路板的方法包括：製造內層基板，在內層基板上形成最上部絕緣層；分別在最上部絕緣層之第一區及第二區上形成第一-第一電路圖案及第一-第二電路圖案；藉由第一預處理第一-第一電路圖案及第一-第二電路圖案形成第一-第一電路圖案及第一-第二電路圖案之表面上的粗糙度，形成覆蓋最上部絕緣層上之第一-第一電路圖案及第一-第二電路圖案之保護層；部分地曝光及顯影保護層以在第一區及第二區具有不同高度；及第二預處理第一-第一電路圖案，其中具有不同高度包括曝光及顯影以使得第一區中的保護層之高度低於第一-第一電路圖案之高度，第二區中的保護層之高度高於第一-第二電路圖案之高度，其中第一 -第一電路圖案之表面包括與第一區中之保護層接觸的第一部分及除第一部分外之第二部分，且其中第二預處理第一-第一電路圖案包括在第一-第一電路圖案之第二部分的表面粗糙度(Ra)滿足第一部分之表面粗糙度(Ra)的80%至90%之情況下進行蝕刻。
另外，第一-第二電路圖案之表面粗糙度Ra對應於第一-第一電路圖案之第一部分的表面粗糙度Ra。
另外，第一-第一電路圖案之第一部分及第一-第二電路圖案的表面粗糙度Ra中之每一者在510nm至580nm之範圍內，且其中第一-第一電路圖案之第二部分的表面粗糙度Ra在440nm至510nm之範圍內。
另外，保護層之第一區之高度滿足第一-第一電路圖案的高度之70%至90%，且第一-第一電路圖案之第一部分之高度滿足第一-第一電路圖案的總高度之70%至90%。
另外，保護層之上部表面包括：第一區之第一上部表面；第二區之第二上部表面；及第一上部表面與第二上部表面之間的分界面，其中第一上部表面之表面粗糙度(Ra)大於第二上部表面之表面粗糙度(Ra)，且分界面的表面粗糙度Ra小於第一上部表面之表面粗糙度Ra且大於第二上部表面之表面粗糙度Ra。
在此實施例中，電路板包括安置於最外側上之外層電路圖案。在此情況下，外層電路圖案包括安置於保護層之第一區中的第二-第一外層電路圖案及安置於保護層之第二區上的第二-第二外層電路圖案。在此情況下，第二-第二外層電路圖案可由保護層支撐，由於第二-第一外層電路圖案不具有能夠支撐其之支撐層，因此其具有可由於各種因素而容易崩壞的問題。
因此，在實施例中，可藉由使用保護層來支撐第二-第一外層電路圖案。因此，在實施例中，有可能藉由外層電路圖案之小型化解決諸如突出外層電路圖案之崩壞或摩擦的問題，且因此可改良產品可靠性。特定言之，在實施例中，有可能解決諸如第一區中之外層電路圖案的崩壞或摩擦之問題，且因此可改良產品可靠性。
另外，在實施例中，在形成保護層之第一區時，使用曝光及顯影方法而非噴砂方法或電漿方法將其移除。此時，當藉由噴砂或電漿方法移除保護層時，可出現外層之電路圖案之變形，且在一些情況下，外層電路圖案的橫截面可具有三角形形狀。且當外層電路圖案之橫截面具有三角形形狀時，黏著構件無法穩定地安置於外層電路圖案上，且因此可出現可靠性問題。相比之下，在實施例中，可在無外層電路圖案之變形的情況下處理保護層，且因此可改良可靠性。
另外，實施例中之第二-第一外層電路圖案包括與保護層接觸之第一部分及除第一部分以外的不與保護層接觸之第二部分。經由此，在實施例中，有可能最小化在表面處理之預處理製程中出現之第二部分的蝕刻程度。因此，在實施例中，第二-第一外層電路圖案之第一部分之表面粗糙度Ra可在510nm至580nm的範圍內。另外，第二-第一外層電路圖案之第二部分之表面粗糙度Ra可在440nm至510nm的範圍內，該表面粗糙度Ra為第一部分之表面粗糙度Ra的80%至90%。因此，在實施例中，有可能最小化第二-第一外層電路圖案之第二部分之變形，且因此可改良表面處理製程的可靠性。
另外，在實施例中，第二-第一外層電路圖案之第二部分的高度(例如保護層之第一區的高度與第二-第一外層電路圖案的高度之間的差)應具有3μm與9μm之間的值。因此，在實施例中，歸因於藉由保護 層覆蓋之第二-第一外層電路圖案之上部表面的一部分，有可能解決可靠性問題。此外，在實施例中，有可能解決可隨著第二-第一外層電路圖案之第二部分之高度增加而出現的問題，諸如圖案變形或圖案崩壞。
另外，實施例中之電路板適用於5G通信系統。舉例而言，實施例中之電路板可用於傳輸高頻率信號。此外，在實施例中，有可能最小化可在高頻率信號之傳輸中出現的傳輸損失。
10:絕緣層
10A:絕緣層
20:電路圖案
20A:電路圖案
21:跡線
21A:跡線
22:襯墊
22A:襯墊
30:保護層
30A:保護層
100:電路板
100-1:內層基板
110:絕緣層
111:第一絕緣層
112:第二絕緣層
113:第三絕緣層
114:第四絕緣層
115:第五絕緣層
116:第六絕緣層
117:第七絕緣層
118:第八絕緣層
119:第九絕緣層
120:內層電路圖案
121:第一電路圖案
122:第二電路圖案
123:第三電路圖案
124:第四電路圖案
125:第五電路圖案
126:第六電路圖案
127:第七電路圖案
128:第八電路圖案
130:第一外層電路圖案/第一外部電路圖案
140:第二外層電路圖案/第二外部電路圖案
140a:第二-第一外層電路圖案
140b:第二-第二外層電路圖案
140a-1:第一部分
140a-2:第二部分
141:跡線
142:襯墊
150:底漆層
155:金屬層
160:第一保護層
161:上部表面
162:上部表面
163:分界面/邊界側表面
170:第一保護層
175:第二保護層
B:部分
H1:第一高度
H2:第二高度
H3:第三高度
R1:第一區
R2:第二區
V:通孔
V1:第一通孔
V2:第二通孔
V3:第三通孔
V4:第四通孔
V5:第五通孔
V6:第六通孔
V7:第七通孔
V8:第八通孔
V9:第九通孔
VH:通孔
圖1a及圖1b為說明根據第一比較例之電路板的視圖。
圖2為說明第二比較例之電路板的視圖。
圖3為說明根據實施例之電路板的視圖。
圖4a為圖3之電路板之最外部區的放大圖。
圖4b為特定地說明圖4a之電路圖案的視圖。
圖5a至圖5e為說明根據根據實施例之外層電路圖案之第二部分的高度之可靠性評估結果的視圖。
圖6為說明根據實施例之包括保護層之電路板的平面圖。
圖7為說明根據比較例之外層電路圖案的視圖。
圖8至圖18為以製程次序說明圖3中所展示之電路板之製造方法的視圖。
在下文中，將參考隨附圖式詳細描述本說明書中所揭示之實施例，但不管附圖標號如何，相同或類似元件由相同附圖標號表示，且將省略其冗餘描述。用於以下描述中之組件的字尾「模組」及「部分」僅考慮到易於寫入本說明書而可互換地給出或使用，且不具有自身彼此相區別之含義或作用。另外，在描述本說明書中所揭示之實施例時，若判定相關已知 技術之詳細描述可模糊本說明書中所揭示的實施例之主題，則將省略其詳細描述。另外，隨附圖式僅為了使得更易於理解本說明書中所揭示之實施例而作出，且本說明書中所揭示之技術想法不受隨附圖式限制，且此應理解為包括本發明的精神及範疇中所包括的所有改變、等效物或替代物。
包括諸如第一及第二之序號之術語可用於描述各種元件，但該等元件不受術語限制。上述術語僅出於區別一個組件與另一組件之目的而使用。
當組件稱為「接觸」或「連接」至另一組件時，其可直接連接或連接至另一組件，但其他組件可存在於中間。另一方面，當組件稱為「直接接觸」或「直接連接」至另一組件時，應理解中間不存在其他組件。
除非上下文另外清晰指示，否則單數表達包括複數表達。
在本申請案中，諸如「包含」或「具有」之術語意欲指明本說明書中所描述之特徵、數字、步驟、動作、組件、部分或其組合的存在，但存在一或多個其他特徵。應理解，元件或數字、步驟、動作、組件、部分或其組合之存在或添加不提前排除經排除之可能性。
在下文中，將參考隨附圖式詳細描述本發明之例示性實施例。
在描述本發明實施例之前，將描述與本發明實施例相比較之比較例。
圖1a及圖1b為說明根據第一比較例之電路板的視圖。特定言之，圖1a及圖1b為說明藉由SAP方法製造之電路板的視圖。
參考圖1a，根據比較例之電路板可藉由SAP方法製造。
特定言之，比較例之電路板包括絕緣層10、電路圖案20及保護層30。在此情況下，電路圖案20分別安置於絕緣層10之上部表面及 下部表面上。
在此情況下，安置於絕緣層10之表面上的電路圖案20中之至少一者可為精細電路圖案。
圖1a展示安置於絕緣層10之上部表面上之電路圖案20為精細電路圖案。精細電路圖案包括為信號傳輸線路之跡線21及用於晶片安裝之襯墊22。
此時，由於在實施例中出於保護精細電路圖案之目的而形成使用保護層之支撐層，因此將描述在比較例中形成精細電路圖案之區中的結構。
比較例中之絕緣層10之上部區包括其中安置保護層30的第一區及其中不安置保護層30之為開放區的第二區。
因此，電路圖案20之安置於絕緣層10之上部表面上的一部分由保護層30覆蓋，且剩餘部分暴露於外部而不由保護層30覆蓋。
在此情況下，如上文所描述，在為保護層30之開放區之第二區中，安置對應於精細電路圖案的跡線21及襯墊22。舉例而言，跡線21及襯墊22中之至少一者具有在10μm至15μm範圍內的寬度及在10μm至15μm之範圍內的距離。
此處，當形成於保護層30之開放區中之電路圖案為一般圖案(具有超過15μm的寬度之圖案)而非精細電路圖案時，開放區中可不出現可靠性問題。
然而，如圖1b中所展示，隨著電路圖案逐漸減小，為最外部精細電路圖案之跡線21及襯墊22之寬度及距離逐漸減小。因此，當在絕緣層10之表面上方突出之精細電路圖案安置於為保護層30的開放區之第二區中時，由於外部衝擊而精細電路圖案容易崩壞，因此出現可靠性問 題。
舉例而言，如圖b之部分B中所展示，對應於最外部微型電路圖案之跡線21具有對外部衝擊較弱的特性，且因此存在容易藉由各種因素崩壞或掃過之可靠性問題。
同時，近年來，藉由使用ETS方法，在具有內埋於絕緣層中之結構的同時，形成安置於保護層之開放區中之精細電路圖案。
圖2為說明第二比較例之電路板的視圖。特定言之，圖2為展示藉由ETS方法製造之電路板的視圖。
參考圖2，電路板包括絕緣層10A、電路圖案20A及保護層30A。
電路圖案20A分別安置於絕緣層10A之上部表面及下部表面上。
此時，安置於絕緣層10A之表面上之電路圖案20A中之至少一者包括精細電路圖案。
此處，當藉由ETS方法形成電路圖案時，所形成最初形成電路圖案具有內埋於絕緣層10A中之結構。因此，當最初形成電路圖案形成為精細電路圖案時，甚至在比較例中，精細電路圖案可具有內埋於絕緣層10A中之結構。
亦即，藉由ETS方法製造之電路板包括具有內埋於絕緣層10A之表面中的結構之精細電路圖案。亦即，精細電路圖案包括：跡線21A，其為信號傳輸線路；及襯墊22A，其用於安裝晶片或類似者。
且在藉由如上文所描述之ETS方法製造之電路板的情況下，由於精細電路圖案具有內埋於絕緣層中之結構，因此可保護精細電路圖案免受外部衝擊。
此時，藉由用於基板之ETS方法製造電路板不存在較大問題，該基板具有如圖2中之二層結構(基於電路圖案之層的數目)。然而，在藉由ETS方法製造具有8層或更多層(尤其10層或更多層)之電路板的情況下，製造電路板之前置時間花費至少2個月或更多，且因此生產力降低。
另外，為了藉由ETS方法製造內埋結構之精細電路圖案，必須首先在多層電路板之製造製程中形成精細電路圖案。另外，為了應用於近來高整合/高規格等之AP模組，需要8至10層之電路板。
在此情況下，當藉由ETS製程製造電路板時，首先在製造製程期間形成精細電路圖案。因此，在形成精細電路圖案之後執行額外層壓製程之製程中，損壞歸因於熱應力或類似者而應用於精細電路圖案，且因此存在難以正常實施精細電路圖案的問題。
另外，當藉由ETS方法製造電路板時，單獨地需要ETS核心層。在此情況下，當藉由ETS方法製造電路板時，需要用於最後移除ETS核心層之額外製程。
另外，在藉由ETS方法製造電路板之情況下，當層堆疊大於某一次數時，由於累積公差引起之成品率降低，因此存在產品成本增加的問題，且存在隨著分別對ETS核心層之兩側進行層壓製程而由於應力引起的圖案損壞增加之問題。
另外，隨著5G技術近年來發展，對可反映此情形之電路板的關注逐漸增加。此時，為了應用5G技術，電路板必須具有高多層結構，且因此電路圖案必須經小型化。然而，儘管有可能在比較例中形成精細圖案，但存在無法穩定保護該精細圖案之問題。
因此，實施例將提供能夠解決最外部精細電路圖案之可靠 性問題的新結構之電路板及其製造方法。
圖3為說明根據實施例之電路板的視圖，圖4a為圖3之電路板的最外部區之放大圖，且圖4b為特定地說明圖4a之電路圖案的視圖。
在描述圖3、圖4a及圖4b之前，根據實施例之電路板可具有多層結構。較佳地，根據實施例之電路板可具有基於電路圖案之數個層的10層或更多層之結構。然而，實施例不限於此。亦即，根據實施例之電路板可具有小於10層之數個層，且替代地可具有大於10層的數個層。
然而，實施例之電路板用於解決第二比較例之ETS方法的問題。此時，第二比較例中之ETS方法在製造8層或更多層的電路板時具有許多問題，且因此在實施例中，電路板將描述為具有用於比較之10層結構。
參考圖3、圖4a及圖4b，電路板100包括絕緣層110。較佳地，電路板100可包括第一絕緣層111、第二絕緣層112、第三絕緣層113、第四絕緣層114、第五絕緣層115、第六絕緣層116、第七絕緣層117、第八絕緣層118、第九絕緣層119以實施10層電路圖案結構。
此時，在絕緣層110中，第一絕緣層111、第二絕緣層112、第三絕緣層113、第四絕緣層114、第五絕緣層115、第六絕緣層116及第七絕緣層117可為安置於堆疊絕緣層結構中之內部的內部絕緣層。第八絕緣層118可為安置於內部絕緣層上之最上部絕緣層(第一最外部絕緣層)。第九絕緣層119可為安置於內部絕緣層下方之最下部絕緣層(第二最外部絕緣層)。
第一絕緣層111可為安置於絕緣層110之堆疊結構中之中心處的核心絕緣層。第二絕緣層112、第四絕緣層114、第六絕緣層116及第八絕緣層118可為依序安置於第一絕緣層111上之上部絕緣層。另外，第 三絕緣層113、第五絕緣層115、第七絕緣層117及第九絕緣層119可為依序安置於第一絕緣層111之下方之下部絕緣層。
絕緣層110為其上形成能夠改變佈線之電路的基板，且可包括由能夠在表面上形成電路圖案之所有絕緣材料製成的印製電路板、佈線板及絕緣基板。
舉例而言，絕緣層110中之至少一者可為剛性的或可撓的。舉例而言，絕緣層110中之至少一者可包括玻璃或塑膠。詳言之，絕緣層110中之至少一者可包括：化學強化/半強化玻璃，諸如鹼石灰玻璃或鋁矽酸鹽玻璃；或加強型或可撓式塑膠，諸如聚醯亞胺(PI)、聚對苯二甲酸伸乙酯(PET)、丙二醇(PPG)、聚碳酸酯(PC)或藍寶石。
另外，絕緣層110中之至少一者可包括光各向同性膜。舉例而言，絕緣層310可包括環烯烴共聚物(COC)、環烯烴聚合物(COP)、光各向同性聚碳酸酯(PC)或光各向同性聚甲基丙烯酸甲酯(PMMA)。
另外，絕緣層110中之至少一者可在具有部分曲面表面時彎曲。亦即，絕緣層110中之至少一者可在部分地具有平坦表面及部分地具有曲面表面時彎曲。詳言之，絕緣層110中之至少一者可在具有彎曲端或包括隨機曲率之表面時彎曲且可為彎曲的或曲面的。
另外，絕緣層110中之至少一者可為具有可撓性特性之可撓性基板。另外，絕緣層110中之至少一者可為曲面的或彎曲的基板。在此情況下，絕緣層110中之至少一者表示連接基於電路設計之電路組件作為佈線圖的電佈線，且電導體可在絕緣材料上經複製。另外，絕緣層110中之至少一者可形成用於安裝電組件且將其連接於電路中之佈線，且以機械方式固定除組件的電連接功能以外之組件。
可基於安置稍後將描述之保護層160的區而將如上文所描 述之絕緣層110劃分成第一區R1及第二區R2。稍後將基於保護層來描述第一區R1及第二區R2。
電路圖案可安置於絕緣層110之表面上。
亦即，電路圖案可安置於構成絕緣層110之第一絕緣層111、第二絕緣層112、第三絕緣層113、第四絕緣層114、第五絕緣層115、第六絕緣層116、第七絕緣層117、第八絕緣層118及第九絕緣層119的表面中之每一者上。
此處，電路圖案可包括內層電路圖案120及外層電路圖案130及140。內部電路圖案120為安置於電路板之堆疊結構中之絕緣層110內部的內部電路圖案，且外層電路圖案130及140可為安置於電路板之堆疊結構中之絕緣層110的最外側上之電路圖案。
內層電路圖案120可包括第一電路圖案121、第二電路圖案122、第三電路圖案123、第四電路圖案124、第五電路圖案125及第六電路圖案126及第七電路圖案127。
第一電路圖案121可安置於第一絕緣層111之上部表面上，且因此可由第二絕緣層112覆蓋。第二電路圖案122可安置於第一絕緣層111之下部表面上，且因此可由第三絕緣層113覆蓋。第三電路圖案123可安置於第二絕緣層112之上部表面上，且因此可由第四絕緣層114覆蓋。第四電路圖案124可安置於第三絕緣層113之下部表面上，且因此可由第五絕緣層115覆蓋。第五電路圖案125可安置於第四絕緣層114之上部表面上，且因此可由第六絕緣層116覆蓋。第六電路圖案126可安置於第五絕緣層115之下部表面上，且因此可由第七絕緣層117覆蓋。第七電路圖案127可安置於第六絕緣層116之上部表面上，且因此可由第八絕緣層118覆蓋。第八電路圖案128可安置於第七絕緣層117之下部表面上，且因此 可由第九絕緣層覆蓋。
外部電路圖案可安置於最外部絕緣層之安置在絕緣層110之最外部處的表面上。較佳地，外部電路圖案可包括安置於第九絕緣層119之安置在絕緣層110之最下部部分處的下部表面上之第一外部電路圖案130。
另外，外部電路圖案可包括安置於第八絕緣層118之安置於絕緣層110之最上部部分上的上部表面上之第二外部電路圖案140。
在此情況下，第一外層電路圖案130及第二外層電路圖案140中之至少一者可形成為在絕緣層之表面上方突出。較佳地，第一外層電路圖案130可在第九絕緣層119之下部表面下方突出。此外，第二外層電路圖案140可在第八絕緣層118之上部表面上方突出。
亦即，實施例中之電路板藉由SAP方法製造，且因此安置於最外側上之電路圖案可全部自絕緣層的表面突出。
亦即，第一外層電路圖案130之上部表面可定位在與第九絕緣層119之下部表面相同的平面上。另外，第二外層電路圖案140之下部表面可定位在與安置於第八絕緣層180之上部表面上的底漆層150之上部表面相同的平面上。
換言之，底漆層150可安置於第八絕緣層180與第二外層電路圖案140之間。
亦即，第二外層電路圖案140可包括精細電路圖案。較佳地，第二外層電路圖案140可為線寬為10μm或更小且圖案之間的距離為10μm或更小之精細電路圖案。因此，當第二外部電路圖案140直接安置於第八絕緣層118上時，第八絕緣層118與第二外層電路圖案140之間的接觸面積較小，且因此可出現第二外層電路圖案150與第八絕緣層118分離 之問題。
因此，在實施例中，底漆層150可安置於第二外層電路圖案140與第八絕緣層118之間。
底漆層150可改良第二外部電路圖案140與第八絕緣層118之間的黏著性。底漆層150可經安置以完全覆蓋第八絕緣層118之上部表面。另外，第二外層電路圖案140可部分地安置於底漆層150上。因此，實施例中之底漆層150之上部表面可包括與第二外層電路圖案140接觸的第一部分及與稍後將描述之保護層160之下部表面接觸的第二部分。亦即，當第二外層電路圖案140藉由SAP製程形成時，底漆層150改良第八絕緣層118與第二外部電路圖案140之間的接合強度。此類底漆層150可包括聚胺基甲酸酯類樹脂、丙烯酸樹脂或矽類樹脂，但不限於此。
同時，在圖3中，底漆層不安置於第九絕緣層119與第一外層電路圖案130之間，但底漆層亦可安置於第九絕緣層119與第一外層電路圖案130之間。然而，當第一外部電路圖案130並非精細電路圖案時，可省略第九絕緣層119與第一外部電路圖案130之間的底漆層。
因此，當精細電路圖案安置於內層上時，可省略底漆層，因為內層之精細電路圖案由絕緣層110中之至少一者覆蓋。另一方面，在實施例中，當精細電路圖案安置於最外層上時，由於覆蓋微型電路圖案之絕緣層不存在，且底漆層150經安置以改良微型電路圖案與絕緣層之間的接合強度。
在下文中，將描述第二外層電路圖案140形成為精細電路圖案。然而，實施例不限於此，且第一外層電路圖案130亦可由精細電路圖案形成，因此，將顯而易見將在下文描述用於改良可靠性之結構(諸如加強接合強度且防止第二外層電路圖案140之崩壞)亦可應用於第一外層電路 圖案130。
內層電路圖案120、第一外層電路圖案130及第二外層電路圖案140為傳輸電信號之佈線，且可由具有高導電性之金屬材料形成。為此目的，內部電路圖案120、第一外部電路圖案130及第二外部電路圖案140可由選自以下中之至少一種金屬材料形成：金(Au)、銀(Ag)、鉑(Pt)、鈦(Ti)、錫(Sn)、銅(Cu)及鋅(Zn)。另外，內部電路圖案120、第一外部電路圖案130及第二外部電路圖案140可由含有具有極佳接合強度之一種金屬材料的糊或錫膏形成，該金屬材料如金(Au)、銀(Ag)、鉑(Pt)、鈦(Ti)、錫(Sn)、銅(Cu)及鋅(Zn)。較佳地，內部電路圖案120、第一外部電路圖案130及第二外部電路圖案140可由具有高導電性及相對便宜價格之銅(Cu)形成。
第一外層電路圖案130及第二外層電路圖案140為安置於電路板之最外部側面上的最外部電路圖案。當第一外層電路圖案130及第二外層電路圖案140藉由半加成製程(SAP)方法形成時其可具有突出結構。
同時，通孔V可安置於絕緣層110中。通孔V安置於每一絕緣層中，且因此可用以使安置於不同層中之電路圖案彼此電連接。
第一通孔V1可安置於第一絕緣層111中。第一通孔V1可電連接安置於第一絕緣層111之上部表面上的第一電路圖案121及安置於第一絕緣層111之下部表面上的第二電路圖案122。
第二通孔V2可安置於第二絕緣層112中。第二通孔V2可電連接安置於第一絕緣層111之上部表面上的第一電路圖案121及安置於第二絕緣層112之上部表面上的第三電路圖案123。
第三通孔V3可安置於第三絕緣層113中。第三通孔V3可 電連接安置於第一絕緣層111之下部表面上的第二電路圖案122及安置於第三絕緣層113之下部表面上的第四電路圖案124。
第四通孔V4可安置於第四絕緣層114中。第四通孔V4可電連接安置於第二絕緣層111之上部表面上的第三電路圖案123及安置於第四絕緣層114之上部表面上的第五電路圖案125。
第五通孔V5可安置於第五絕緣層115中。第五通孔V5可電連接安置於第三絕緣層113之下部表面上的第四電路圖案124及安置於第五絕緣層115之下部表面上的第六電路圖案126。
第六通孔V6可安置於第六絕緣層116中。第六通孔V6可電連接安置於第四絕緣層114之上部表面上的第五電路圖案125及安置於第六絕緣層116之上部表面上的第七電路圖案127。
第七通孔V7可安置於第七絕緣層117中。第七通孔V7可電連接安置於第五絕緣層115之下部表面上的第六電路圖案126及安置於第七絕緣層117之下部表面上的第八電路圖案128。
第八通孔V1可安置於第八絕緣層118中。第八通孔V8可電連接安置於第六絕緣層116之上部表面上的第七電路圖案127及安置於底漆層150之上部表面上的第二外部電路圖案140。
第九通孔V9可安置於第九絕緣層119中。第九通孔V9可電連接安置於第七絕緣層117之下部表面上的第八電路圖案128及安置於第九絕緣層119之下部表面上的第一外部電路圖案130。
如上文所描述之通孔V可藉由用金屬材料填充形成於每一絕緣層中之通孔的內部而形成。
當通孔藉由機械處理形成時，可使用諸如碾磨、鑽孔及佈線之方法，且當通孔藉由雷射處理形成時，可使用UV或CO2雷射方法，且 當通孔藉由化學處理形成時，可使用含有胺基矽烷、酮等藥物，及其類似方法，由此可打開絕緣層110。
另一方面，藉由雷射進行之處理為採用所要形狀以藉由在表面上集中光能熔融及蒸發材料之一部分的切割方法，其可易於藉由電腦程式處理複雜形成，且可處理難以藉由其他方法切割的複合材料。
另外，藉由雷射進行之處理可具有至少0.005mm之切割直徑，且具有在可能厚度範圍內之廣泛優勢。
作為雷射處理鑽孔，較佳使用釔鋁石榴石(YAG)雷射、CO2雷射或紫外線(UV)雷射。YAG雷射為可處理銅箔層及絕緣層兩者之雷射，且CO2雷射為可僅處理絕緣層之雷射。
當通孔形成時，第一通孔V1、第二通孔V2、第三通孔V3、第四通孔V4、第五通孔V5、第六通孔V6、第七通孔V7、第八通孔V8、第九通孔V9藉由用導電材料填充通孔之內部形成。形成第一通孔V1、第二通孔V2、第三通孔V3、第四通孔V4、第五通孔V5、第六通孔V6、第七通孔V7、第八通孔V8、第九通孔V9之金屬材料可為選自銅(Cu)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)及鈀(Pd)任何一種材料，且導電材料可使用無電電鍍、電解電鍍、網版列印、濺鍍、蒸發、噴墨及分配中之任一者或組合經填充。
同時，保護層可安置於電路板100之最外側上。較佳地，第一保護層160可安置於第八絕緣層118上(較佳地，底漆層150上)。此外，第二保護層175可安置於第九絕緣層119下方。
第一保護層160及第二保護層175可由使用阻焊劑(SR)、氧化物及Au中之任一或多者之至少一個層形成。較佳地，第一保護層160及第二保護層175可為阻焊劑。
同時，第一保護層160安置於底漆層150上。第一保護層160可用以保護第二外部電路圖案140之表面，同時支撐安置於底漆層150上之第二外部電路圖案140。
亦即，第一保護層160可部分地與安置於底漆層150上之第二外層電路圖案140重疊。第一保護層160之區域可小於第八絕緣層118之區域。第一保護層160之區域可小於底漆層150之區域。第一保護層160部分地或完全安置於底漆層150及第二外層電路圖案140上，且因此可包括暴露第二外層電路圖案140之表面的開放區。
第一保護層160可包括具有凹槽狀形狀之開放區或第一區R1。第一區R1可指第二外層電路圖案140之表面未由第一保護層160覆蓋的區(例如暴露區)。
亦即，電路板包括第一區R1及第二區R2。第一區R1為第二外層電路圖案140之表面必須經由第一保護層160暴露的開放區，且第二區R2可為第二外層電路圖案140之表面由第一保護層160覆蓋的內埋區。
亦即，第一區R1可為其中未安置用於將第二外層電路圖案140電連接至諸如晶片之組件的第一保護層160的區。因此，安置於第一區R1上之第二外層電路圖案140可安置成無保護層保護其。
另外，如上文所描述安置於第一區R1中之第二外層電路圖案140可具有可靠性問題，諸如由於各種因素而崩壞或摩擦。另外，第二外層電路圖案140為精細電路圖案，且因此可具有10μm或更小之線寬及10μm或更小之距離。因此，安置於第一區R1上之第二外層電路圖案140可具有可靠性問題，諸如即使在各種較小外部衝擊之情況下亦容易地崩壞或摩擦。
因此，在實施例中，為改良安置於第一區R1上之第二外層電路圖案140之可靠性，第一保護層160亦安置於第一區R1上。
亦即，第一保護層160可安置於其中未安置第二外層電路圖案140之區中之底漆層150的上部表面上。舉例而言，第一保護層160及170安置於底漆層150之上部表面上，且因此其可安置於第一區R1上的第二外層電路圖案140之間。
在此情況下，第二外層電路圖案140包括形成於第一區R1中之第二-第一外層電路圖案140a及形成於第二區R2中之第二-第二外層電路圖案140b。
底漆層150之上部表面包括對應於第一區R1之第一上部表面及對應於第二區R2的第二上部表面。
此時如圖3、圖4a及圖4b中所展示，第一保護層160不使第一區R1與第二區R2分離且完全安置於底漆層150上，且因此其可分別安置於第二-第一外層電路圖案140a之間的區及第二-第二外層電路圖案140b之間的區中。
因此，第一保護層160包括安置於第一區R1中之第一部分及安置於第二區R2中之第二部分。
在此情況下，第一保護層160對於每一區可具有不同高度。
舉例而言，第一保護層160可包括第一區R1及第二區R2。
在此情況下，第一區R1可意謂其中第二外層電路圖案140之表面未由第一保護層160覆蓋的區，且第二區R2可意謂其中第二外層電路圖案140之表面未由第一保護層160覆蓋的區。
第一保護層160之第一區R1之上部表面可定位成低於第二外層電路圖案140的上部表面。較佳地，第一保護層160之第一區R1之 高度或厚度可小於第二外層電路圖案140的高度或厚度。
此外，第一保護層160之第二區R2之上部表面可定位成高於第二外層電路圖案140的上部表面。較佳地，第一保護層160之第二區R2之高度或厚度可大於第二外層電路圖案140的高度或厚度。
因此，第一區R1中之第二-第一外層電路圖案140a之表面可由於第一保護層160的高度而不接觸第一保護層160。另外，第二區R2中之第二-第二外層電路圖案140b可由第一保護層160覆蓋。
在下文中，將詳細描述第一保護層160。
第一保護層160可安置於底漆層150上。第一保護層160為阻焊劑。
第一保護層160可安置於底漆層150上之第二外層電路圖案140之間。亦即，第二外層電路圖案140安置於彼此間隔開之底漆層150上，且因此，第一保護層160可安置於底漆層150之上部表面的未安置第二外層電路圖案140的區上。
在下文中，第一保護層160將描述為『保護層160』。
保護層160可安置於底漆層150之上部表面之其上未安置第二外層電路圖案140的區上。
保護層160之第一區R1之高度可小於第二外層電路圖案140之高度。較佳地，保護層160之第一區R1之上部表面可定位成低於第二外層電路圖案140的上部表面。因此，第一區R1中之第二外層電路圖案140之側表面的一部分可接觸保護層160，且剩餘部分可不接觸保護層160。
此處，保護層160之第一區R1可經形成以包圍第二-第一外層電路圖案140a。因此，保護層160之第一區R1可用以防止第二-第一外層電路圖案140a之崩壞或摩擦。
保護層160可由光-阻焊劑膜形成。因此，保護層160可具有其中混合樹脂及填充劑之結構。
另外，保護層160之第二區R2可經安置以覆蓋第二-第二外層電路圖案140b。
保護層160之第一區R1可具有第一高度。另外，保護層160之第二區R2可具有大於第一高度之第二高度。在此情況下，第一高度小於第二外層電路圖案140之高度，且第二高度大於第二外層電路圖案140之高度。
因此，具有第一高度之保護層160的第一區R1的上部表面可定位成低於第二外層電路圖案140之上部表面，且具有第二高度之保護層160的第二區R2的上部表面可定位成高於第二外層電路圖案140的上部表面。
此處，使得保護層160對於每一區具有不同高度可藉由僅藉由曝光及顯影保護層160選擇性地移除保護層160之第一區R1來達成。
另一方面，保護層160可包括諸如BaSO4、SiO2、滑石之填充劑，且其含量可為20wt%至35wt%。
在此情況下，當保護層160中之填充劑之含量小於20wt%時，第二外層電路圖案140可不由保護層160穩定地保護。另外，當保護層160中所包括之填充劑之含量大於35wt%時，當保護層160之第一區R1形成時，填充劑可保留在第二外層電路圖案140的表面上。另外，由於剩餘填充劑可出現第二外層電路圖案140之可靠性問題，或必須執行移除剩餘填充劑之額外處理。
如上文所描述，在實施例中，可藉由在最上部絕緣層上形成保護層及選擇性地移除所形成保護層之第一區R1形成對於每一區具有不 同高度的保護層160。
因此，保護層160可具有比第一區R1中之第二-第一外層電路圖案140a更低的高度，且可不接觸第二-第一外層電路圖案140a之上部表面。另外，保護層160可經安置以覆蓋第二區R2中之第二-第二外層電路圖案140b。
同時，第二外層電路圖案140可包括根據功能之跡線141及襯墊142。襯墊142可為安置黏著構件(未展示)以用於與諸如晶片之電子組件連接的區。此外，跡線141可為連接不同襯墊之線路。此處，襯墊142通常具有大於跡線之寬度的寬度，且因此襯墊142可具有強對抗外部衝擊之特性。然而，跡線141經安置以具有對應於如上文所描述之精細電路圖案的寬度及距離，且因此可具有較弱對抗外部衝擊之特性。因此，保護層160之第一區R1可用以穩定地支撐第二-第一外層電路圖案140a之跡線141。
亦即，第二外層電路圖案140可包括安置於保護層160之第一區R1中之第二-第一外層電路圖案140a。第二-第一外層電路圖案140a可包括跡線141及襯墊142。另外，第二外層電路圖案140可包括安置於保護層160之第二區R2中之第二-第二外層電路圖案140b。
同時，如圖4a中所展示，第二外層電路圖案140可具有第一高度111且可安置於底漆層150上。保護層160可包括第一區R1及第二區R2。較佳地，電路板包括第一區R1及第二區R2。相應地，絕緣層110亦包括第一區R1及第二區R2。另外，保護層160亦包括對應於其之第一區R1及第二區R2。
在此情況下，保護層160之第一區R1的上部表面161、第二區R2之上部表面162以及其間的分界面163(或邊界側表面)可具有不 同表面粗糙度。
保護層160之第一區R1可具有第二高度H2且可安置於底漆層150上。另外，保護層160之第二區R2可具有第三高度H3且安置於底漆層150上。
在此情況下，第二高度H2小於第一高度H1。較佳地，保護層160之第一區R1可安置於底漆層150上同時具有小於第二-第一外層電路圖案140a之高度的高度。在此情況下，第二高度H2可為第一高度H1之70%至90%。舉例而言，當第二高度H2小於第一高度H1之70%時，第二-第一外層電路圖案140a可不由保護層160穩定地支撐。舉例而言，當第二高度H2小於第一高度H1之70%時，形成保護層160存在困難。舉例而言，當第二高度H2大於第一高度H1之90%時，保護層160中所包括之填充劑的一部分可保留在第二-第一外層電路圖案140a上。舉例而言，當第二高度H2大於第一高度H1之90%時，歸因於形成保護層160之製程中的偏差，第二-第一外層電路圖案140a之表面可由保護層160覆蓋。
同時，第三高度H3可大於第一高度H1及第二高度H2。較佳地，第三高度H3可為第一高度H1之110%至400%。舉例而言，當第三高度H3小於第一高度H1之110%時，第二區R2中之第二-第二外層電路圖案140b的表面可不由保護層160穩定地保護。舉例而言，當第三高度H3大於第一高度H1之400%時，電路板之總厚度可增加。
同時，參考圖4b，粗糙度可形成於第二外層電路圖案140之表面上。舉例而言，在形成保護層160之前執行的預處理製程時，可在第二外層電路圖案140之表面上形成粗糙度。預處理可用以增加第二外層電路圖案140與保護層160之間的接合強度(或黏著性)。
在此情況下，實施例中之第二外層電路圖案140對於每一 區可具有不同表面粗糙度。舉例而言，形成於保護層160之第一區R1中之第二-第一外層電路圖案140a的表面包括由保護層160覆蓋之第一部分140a-1及經由保護層160之開放區暴露(或不接觸保護層)的第二部分140a-2。
此處，第二-第一外部電路圖案140a之第一部分140a-1的表面粗糙度Ra可不同於第二-第一外部電路圖案140a之第二部分140a-2的表面粗糙度(Ra)。舉例而言，第一部分140a-1之表面粗糙度Ra可大於第二部分140a-2之表面粗糙度Ra。較佳地，第二部分140a-2之表面粗糙度Ra可為第一部分140a-1之表面粗糙度Ra的80%至90%。更佳地，第二部分140a-2之表面粗糙度Ra可為第一部分140a-1之表面粗糙度Ra的85%至88%。第一部分140a-1之表面粗糙度Ra與第二部分140a-2之表面粗糙度Ra之間的差可歸因於基本上在第二-第一外層電路圖案140a之表面處理製程期間執行的預處理製程。
亦即，一般而言，對暴露於保護層160之第一區R1中之電路圖案之表面執行表面處理製程。舉例而言，對第二-第一外層電路圖案140a之第二部分140a-2執行表面處理製程。表面處理製程可為有機可焊性防腐劑(organic solderability preservative；OSP)製程及ENEPIG(鍍金)製程中之任一者。且，在表面處理之預處理製程中，執行第二-第一外層電路圖案140a之第二部分140a-2之預處理。舉例而言，在表面處理之預處理製程中，蝕刻第二-第一外層電路圖案140a之第二部分140a-2。在此情況下，第一部分140a-1與第二部分140a-2之間的表面粗糙度Ra差異度基於在預處理製程中執行之第二部分140a-2的蝕刻程度而判定。在此情況下，表面處理製程之可靠性可根據預處理製程之條件而判定。舉例而言，取決於預處理製程之條件、刻蝕過小，且因此因為通常不執行表面處理製程而出現可靠 性問題。舉例而言，當刻蝕取決於預處理製程之條件而過小時，由於通常不執行表面處理製程而出現可靠性問題。舉例而言，當刻蝕根據預處理製程之條件進行過多時，第二部分140a-2之表面粗糙度Ra看起來過低，且因此與表面處理層之接合強度可降低。舉例而言，當刻蝕根據預處理製程之條件進行過多時，可出現第二部分140a-2變形。在此情況下，第二部分140a-2為精細電路圖案之一部分。因此，當第二部分140a-2為襯墊且其出現變形時，黏著構件(未展示)可不穩定地安置於第二部分140a-2上。另外，當第二部分140a-2為跡線且其出現變形時，在經由精細電路圖案之信號傳輸可靠性中可出現問題。因此，在實施例中，藉由調整表面處理之預處理製程之條件，有可能解決在預處理製程之後出現的第二部分140a-2之可靠性問題。
因此，如上文所描述之實施例，第二部分140a-2之表面粗糙度Ra可在第一部分140a-1之表面粗糙度Ra的80%至90%之範圍內。更佳地，第二部分140a-2之表面粗糙度Ra在第一部分140a-1之表面粗糙度Ra的85%至88%之範圍內。舉例而言，當第二部分140a-2之表面粗糙度Ra小於第一部分140a-1之表面粗糙度的80%時，此意謂第二部分140a-2之變形出現在預處理製程之後，且因此可出現可靠性問題。另外，當第二部分140a-2之表面粗糙度Ra大於第一部分140a-1之表面粗糙度的90%時，此意謂預處理製程中之刻蝕程度過弱，且因此，表面處理製程之可靠性可降低。
在此情況下，第一部分140a-1之表面粗糙度Ra可在510nm至580nm之範圍內。第二部分140a-2之表面粗糙度Ra可在440nm與510nm之間的範圍內，其為第一部分140a-1之表面粗糙度Ra的80%至90%。
此時，第二-第一外層電路圖案140a之第一部分140a-1的 表面粗糙度Ra可在形成保護層160之前由第一預處理製程提供。第二-第一外層電路圖案140a之第二部分140a-2之表面粗糙度Ra可藉由在表面處理製程之前執行之第二預處理製程提供。
同時，第二-第二外層電路圖案140b可整體具有相同的表面粗糙度Ra。亦即，第二-第二外層電路圖案140b形成於保護層160之第二區R2中。第二-第二外部電路圖案140b之側面及上部表面兩者可由保護層160覆蓋。因此，第二-第二外層電路圖案140b可不在表面處理製程之第二預處理製程中經蝕刻。
因此，第二-第二外部電路圖案140b可具有與第二-第一外部電路圖案140a之第一部分140a-1相同的表面粗糙度Ra。舉例而言，第二-第二外層電路圖案140b之側表面(清楚地整個側表面及整個上部表面)與第一部分140a-1之側表面具有在510nm至580nm範圍內的相同表面粗糙度Ra。
如上文所描述，在實施例中，在表面處理製程之第二預處理製程中，最小化經由保護層160之第一區R1暴露的第二-第一外層電路圖案140a之第二部分140a-2之刻蝕程度。因此，第二-第一外層電路圖案140a之第一部分140a-1之表面粗糙度Ra可在510nm至580nm之範圍內。第二-第一外層電路圖案140a之第二部分140a-2的表面粗糙度Ra為第一部分140a-1之表面粗糙度Ra的80%至90%，且其可在440nm與510nm之間變化。因此，在實施例中，有可能最小化第二-第一外層電路圖案140a之第二部分140a-2之變形，且因此可改良表面處理製程的可靠性。
同時，在實施例中，第二-第一外層電路圖案140a之第二部分140a-2之高度或厚度可具有在3μm與9μm之間的值。亦即，第二-第一外層電路圖案140a之第二部分140a-2之高度或厚度可對應於第一高度H1 與第二高度H2之間的差值H1-H2。
在此情況下，較佳地，實施例中之第二-第一外層電路圖案140a之高度H1為12μm或更大。當第二-第一外層電路圖案140a之高度H1小於12μm時，可難以實施正常電路圖案。此外，當第二-第一外層電路圖案140a之高度H1小於12μm時，信號傳輸效能可經惡化(例如，信號傳輸損失可增加)。因此，在實施例中，在第二-第一外層電路圖案140a之高度H1為12μm或更大的條件下，第二-第一外層電路圖案140a之第二部分140a-2之高度可具有3μm與9μm之間的值。
舉例而言，第二-第一外層電路圖案140a之第二部分140a-2之高度可具有3μm與9μm之間的值，而不管第二-第一外層電路圖案140a的總高度H1。
當第二-第一外層電路圖案140a之第二部分140a-2的高度小於3μm時，存在保護層160之殘餘樹脂保留在第二-第一外層電路圖案140a的第二部分140a-2之表面上的問題。舉例而言，當第二-第一外層電路圖案140a之第二部分140a-2之高度小於3μm時，存在第二部分140a-2之上部表面上的銅(Cu)濃度為90wt%或更小之問題。亦即，當第二-第一外層電路圖案140a之第二部分140a-2之表面上的銅(Cu)濃度為90wt%或更小時，存在第二-第一外層電路圖案140a之可靠性降低之問題。
另外，當第二-第一外層電路圖案140a之第二部分140a-2之高度大於9μm時，第二-第一外層電路圖案140a可不藉由保護層160之第一區R1穩定地支撐。另外，當第二-第一外層電路圖案140a之第二部分140a-2的高度大於9μm時，存在第二部分140a-2可在用於表面處理之第二預處理製程中變形的問題。
在下文中，將描述根據第二-第一外層電路圖案140a之第二 部分140a-2的高度的可靠性評估結果。
圖5a至圖5e為說明根據根據實施例之外層電路圖案之第二部分的高度之可靠性評估結果的視圖。
圖5a(a)為當第二-第一外層電路圖案140a之第二部分140a-2之高度為7μm時的橫截面圖，且(b)為說明根據此之第二部分140a-2之表面的能量分散X光光譜術(Energy Dispersive X-ray Spectroscopy；EDS)之結果的視圖。
如上文所描述，當第二部分140a-2之高度為7μm時，對第二部分140a-2之表面的EDS分析之結果展示於下表1中。
【表1】
Figure 110147568-A0202-12-0030-1
如上文所描述，當第二部分140a-2之高度為7μm時，可確認第二部分140a-2之表面上的Cu濃度為93.49wt%。
圖5b(a)為當第二-第一外層電路圖案140a之第二部分140a-2之高度為3μm時的橫截面圖，且(b)為說明根據此之第二部分140a-2之表面的能量分散X光光譜術(EDS)之結果的視圖。
如上文所描述，當第二部分140a-2之高度為3μm時，對第二部分140a-2之表面的EDS分析之結果展示於下表2中。
【表2】
Figure 110147568-A0202-12-0031-2
如上文所描述，當第二部分140a-2之高度為3μm時，確認第二部分140a-2之表面上的Cu濃度為93.81wt%。
圖5c(a)為當第二-第一外層電路圖案140a之第二部分140a-2之高度為1μm時的橫截面圖，且(b)為說明根據此之第二部分140a-2之表面的能量分散X光光譜術(EDS)之結果的視圖。
如上文所描述，當第二部分140a-2之高度為1μm時，第二部分140a-2之表面的EDS分析結果展示於下表3中。
【表3】
Figure 110147568-A0202-12-0031-3
如上文所描述，當第二部分140a-2之高度為小於3μm之1μm時，確認第二部分140a-2之表面上的Cu濃度為82.35wt%。亦即，隨著第二部分140a-2之高度變得小於3μm，確認第二部分140a-2之表面上的Cu濃度快速減少。
圖5d(a)為當第二-第一外層電路圖案140a之第二部分140a-2之高度為-2μm時的橫截面圖，且(b)為說明根據此之第二部分140a-2之表面的能量分散X光光譜術(EDS)之結果的視圖。亦即，圖5d展示在阻焊劑160高於第二-第一外層電路圖案140a之條件下之可靠性評估結果。
如上文所描述，當第二部分140a-2之高度為-2μm時，對第二部分140a-2之表面的EDS分析之結果展示於下表4中。
【表4】
Figure 110147568-A0202-12-0032-4
如上文所描述，當第二部分140a-2之高度如上文所描述為之-2μm時，確認第二部分140a-2的表面上之Cu濃度為79.90wt%。
圖5e(a)為當第二-第一外層電路圖案140a之第二部分140a-2之高度為9μm時的橫截面圖，(b)為當第二-第一外層電路圖案140a之第二部分140a-2之高度為12μm時的橫截面圖，且(c)為當第二-第一外層電路圖案140a之第二部分140a-2之高度為10μm時的橫截面圖。
如上文所描述，在形成第二-第一外層電路圖案140a之後，執行第二-第一外層電路圖案140a之表面處理製程。此時，在第二-第一外層電路圖案140a之表面處理製程中，作為預處理製程，基本上執行蝕刻第二-第一外層電路圖案140a之第二部分140a-2的一部分的製程。此時，在第二部分140a-2之高度如上文所描述為9μm之情況下，確認即使在執行預處理製程之後，第二部分140a-2不存在變形。替代地，當第二部分140a-2之高度為大於9μm之10μm或12μm時，證實第二部分140a-2在表面處理製程之預處理製程中嚴重變形。
圖6為說明根據實施例之包括保護層之電路板的平面圖。
參考圖6，實施例中之保護層160可為保護第二區R2中之第二-第二外層電路圖案140b的表面之保護層，且其可為支撐第一區R1中之第二-第一外層電路圖案140a的支撐層。
在此情況下，在比較例中，安置具有在最外部絕緣層上突出之結構的最外部電路圖案。此時，最外部電路圖案不由其他結構支撐。舉例而言，比較例中之最外部電路圖案之側表面不接觸保護層。因此，在對應於 比較例中之精細圖案之區中，出現電路圖案之崩壞或磨損。
此可出現在電路板中之最外部電路圖案中，電路板包括藉由SAP方法製造之電路圖案。
替代地，在實施例中，底漆層150安置於第八絕緣層118上，且第二外層電路圖案140安置於底漆層150上。
另外，充當支撐層及安置於第二外層電路圖案140周圍之保護層的保護層160安置於底漆層150上。
在此情況下，保護層160可包括第一區R1及第二區R2。保護層160可支撐安置於電路板100之最外層上的第二-第一外層電路圖案140a，且詳言之，可支撐安置於第一區R1中之第二外層電路圖案140a之跡線141及襯墊142，且因此，可保護第二-第一外層電路圖案140a免受外部衝擊。
同時，在實施例中，保護層160對於每一區可具有不同表面粗糙度。
保護層160可包括第一區R1之第一上部表面161、第二區R2之第二上部表面162以及第一上部表面161與第二上部表面162之間的邊界側表面163。
第一上部表面161、第二上部表面162及邊界側表面163可各自具有不同表面粗糙度。
根據實施例之保護層160包括第一上部表面161、第二上部表面162及邊界側表面163。
第一上部表面161之表面粗糙度Ra、第二上部表面162之表面粗糙度Ra及邊界側表面163之表面粗糙度Ra可彼此不同。
第一上部表面161為在執行曝光及顯影製程之後由顯影劑 薄化之表面。第二上部表面162為藉由曝光硬化之表面。另外，邊界側表面163為已由顯影劑膨脹及移除之表面。
因此，第一上部表面161之表面粗糙度Ra可為1.0μm或更大。
此外，第二上部表面162之表面粗糙度Ra可在0.01μm至0.1μm之範圍內。
另外，邊界側表面163之表面粗糙度Ra可在0.1至0.5μm之範圍內。
圖7為說明根據比較例之外層電路圖案的視圖。
同時，在形成保護層時，可使用各種方法移除第一區R1中之保護層之一部分。舉例而言，保護層之一部分可藉由物理方法或化學方法移除。舉例而言，保護層可藉由諸如電漿或噴砂之方法移除。
如圖7中所展示，當實體或化學地移除保護層時，電路圖案亦在移除保護層之製程中經移除，使得電路圖案變形。舉例而言，電路圖案可具有三角形橫截面，此係由於電路圖案之一部分在移除保護層之製程中經一起移除。當電路圖案之橫截面具有三角形形狀時，諸如焊球之黏著構件無法穩定地安置於電路圖案上，且因此可出現可靠性問題。另外，為了藉由物理或化學方法移除保護層，需要昂貴設備，且因此可增加製造成本。
在下文中，將描述根據實施例之製造電路板之方法。
圖8至圖18為以製程次序說明圖3中所展示之電路板之製造方法的視圖。
參考圖8，實施例可較佳地繼續進行製造用於製造電路板100之內部部分之內層基板100-1的製程。
將簡要地描述用於製造內層基板100-1之製程。
內層基板100-1可包括一個絕緣層或替代地可包括複數個絕緣層。
在圖8中，內部基板100-1說明為具有七層絕緣層結構，但不限於此。舉例而言，內層基板100-1可包括少於七個絕緣層，或替代地多於七個絕緣層。
內層基板100-1可包括除了安置於電路板100之最外層上之絕緣層以外的剩餘絕緣層。舉例而言，內層基板100-1可包括除安置於電路板100之最上部側面上之絕緣層外及其他絕緣層及安置於電路板100之最下部側面上之絕緣層的剩餘絕緣層。
簡言之，描述製造內層基板100-1之製程，首先製備第一絕緣層111。
接著，當製備第一絕緣層111時，第一通孔V1形成於第一絕緣層111中，且第一電路圖案121及第二電路圖案122分別形成於具有第一通孔V1之第一絕緣層111之上部表面及下部表面上。
此後，第二絕緣層112形成於第一絕緣層111上，且第三絕緣層113形成於第一絕緣層111下方。
接著，第二通孔V2形成於第二絕緣層112中，且第三電路圖案123形成於第二絕緣層112之上部表面上。另外，第三通孔V3形成於第三絕緣層113中，且第四電路圖案124形成於第三絕緣層113之下部表面下方。
此後，第四絕緣層114形成於第二絕緣層112上，且第五絕緣層115形成於第三絕緣層113下方。
接著，第四通孔V4形成於第四絕緣層114中，且第五電路圖案125形成於第四絕緣層114之上部表面上。另外，第五通孔V5形成於 第五絕緣層115中，且第六電路圖案126形成於第五絕緣層115之下部表面下方。
此後，第六絕緣層116形成於第四絕緣層114上，且第七絕緣層117形成於第五絕緣層115下方。
接下來，第六通孔V6形成於第六絕緣層116中，且第七電路圖案127形成於第六絕緣層116之上部表面上。另外，第七通孔V7形成於第七絕緣層117中，且第八電路圖案128形成於第七絕緣層117之下部表面下方。
由於製造內層基板100-1之製程為本發明涉及之此項技術中已知的技術，因此將省略對其之詳細描述。
參考圖9，當製造內層基板100-1時，對應於第一最外部絕緣層之第八絕緣層118形成於內層基板100-1之上部表面上。另外，對應於第二最外部絕緣層之第九絕緣層119形成於內層基板100-1之下部表面下方。
此時，當堆疊第八絕緣層118及第九絕緣層119時，底漆層150分別安置於第八絕緣層118之上部表面及第九絕緣層119之下部表面上，且金屬層155可安置於底漆層150上。金屬層155可執行平坦化功能以使得第八絕緣層118及第九絕緣層119以均一高度堆疊。舉例而言，金屬層155可經安置以改良第八絕緣層118及第九絕緣層119之堆疊可靠性。
底漆層150可用以增加第八絕緣層118及第九絕緣層119中之每一者與待安置於其上部部分及下部部分上之第一外部電路圖案130及第二外部電路圖案140之間的接合強度。亦即，當第一外層電路圖案130及第二外層電路圖案140經安置而無底漆層150時，由於第八絕緣層118 與第二外層電路圖案140之間的接合力較低，其可彼此分離。
同時，儘管圖9說明底漆層150分別安置於第八絕緣層118之上部表面及第九絕緣層119之下部表面上，但本發明不限於此。舉例而言，底漆層150可選擇性地安置於其上將安置有精細電路圖案之絕緣層之表面上。亦即，當僅第一外層電路圖案130為精細電路圖案時，底漆層150可僅安置於第九絕緣層119之下部表面上。另外，當僅第二外層電路圖案140為精細電路圖案時，底漆層150可僅安置於第八絕緣層118之上部表面上。另外，當第一外部電路圖案130及第二外部電路圖案140兩者均為精細電路圖案時，底漆層150可安置於第八絕緣層118之上部表面及第九絕緣層119之下部表面兩者上。
參考圖10，當安置第八絕緣層118及第九絕緣層119時，通孔VH可形成於第八絕緣層118及第九絕緣層119中之每一者中。在此情況下，通孔VH不僅可形成於第八絕緣層118及第九絕緣層119中，且亦可形成於底漆層150及金屬層155中之每一者中。
接著，參考圖11，當形成通孔VH時，可執行用於移除安置於底漆層150上之金屬層155的蝕刻製程。舉例而言，在形成通孔VH之後，可執行閃速蝕刻製程以移除金屬層155，且因此可執行用於暴露底漆層150之表面的製程。
接著，參考圖12，可執行用於填充通孔(VH)之通孔(V)形成製程。因此，第二外層電路圖案140形成於第八絕緣層118之上部表面上，且第一外層電路圖案130可形成於第九絕緣層119之下部表面上。在此情況下，在實施例中，將第一外層電路圖案130說明為一般電路圖案而非精細電路圖案。然而，本發明不限於此，且第一外層電路圖案130連同第二外層電路圖案可為精細電路圖案。因此，當第一外部電路圖案130為 一般電路圖案時，可省略第九絕緣層119與第一外部電路圖案130之間的底漆層150。
接著，參考圖13，可對安置於第八絕緣層118之上部表面上的第二外層電路圖案140執行第一預處理製程。第一預處理可指在形成保護層160之前的預處理製程。舉例而言，第一預處理可為向安置於第八絕緣層118之上部表面上之第二外層電路圖案140賦予粗糙度的製程。因此，在第一預處理製程之後，可將粗糙度提供至第二外層電路圖案140之表面。
在此情況下，第二外層電路圖案140在第一預處理製程之後的表面可具有相同的表面粗糙度Ra，不管其區如何。
舉例而言，在第一預處理製程之後的第二-第一外層電路圖案140a之表面粗糙度Ra及第二-第二外層電路圖案140b之表面粗糙度Ra可彼此相同。
舉例而言，第二外層電路圖案140之表面粗糙度Ra可在510nm至580nm之範圍內。
接著，參考圖14，阻焊層安置於底漆層150上以覆蓋第二外層電路圖案140。在此情況下，所形成阻焊層可安置於第一區R1及第二區R2兩者上，且可具有大於第二外層電路圖案140之高度的高度。
在形成阻焊層之後，可藉由曝光及顯影阻焊層形成對於每一區具有不同高度之保護層160。較佳地，在實施例中，可執行使阻焊層之第二區R2暴露於光且因此顯影阻焊層之第一區R1的製程。
對此，藉由僅遮罩阻焊層上之所需區來執行UV曝光，隨後，在未曝光區中，可將其浸漬於含有四甲基銨氫氧化物(TMAH)或三甲基-2-羥乙基銨氫氧化物(膽鹼)之有機鹼化合物中，且因此可執行調整保 護層的高度的製程以形成保護層160。
且參考圖15，隨著上述製程經執行，保護層160可具有低於第一區R1中之第二外層電路圖案140之高度的高度。舉例而言，保護層160可不接觸安置於第一區R1中之第二-第一外層電路圖案140a之上部表面。另外，保護層160可經形成以覆蓋第二區R2中之第二-第二外層電路圖案140b。
另一方面，參考圖16，在形成保護層160之第一區R1及第二區R2之製程中，第二-第一外層電路圖案140a的第二部分140a-2之表面可不與保護層160接觸。舉例而言，在保護層160之第一區R1中，第二-第一外層電路圖案140a可包括由保護層160覆蓋之第一部分140a-1及經由保護層160的開放區不與保護層160接觸之第二部分140a-2。
在此情況下，第二-第一外層電路圖案140a之第一部分140a-1及第二部分140a-2可具有相同表面粗糙度Ra。舉例而言，第二-第一外層電路圖案140a之第一部分140a-1及第二部分140a-2可各自具有在510nm至580nm之範圍內的表面粗糙度Ra。
接著，參考圖17，在實施例中，可執行第二預處理製程。第二預處理製程可指表面處理製程之預處理製程。舉例而言，第二預處理製程可指在OSP製程或ENEPIG製程之前執行的預處理製程。
在此情況下，藉由第二預處理製程蝕刻第二-第一外層電路圖案140a之第二部分140a-2。在此情況下，可根據第二預處理製程之條件判定第二部分140a-2之蝕刻程度。在此情況下，取決於蝕刻程度，第二部分140a-2之可靠性可出現問題。舉例而言，當蝕刻程度過小時，表面處理製程之可靠性可降低，且當蝕刻程度過大時，第二部分140a-2中可出現變形，由此引起可靠性問題。因此，在實施例中，判定第二預處理製程中之蝕 刻條件以維持第二部分140a-2的最佳條件。
在實施例中，第二預處理製程之蝕刻條件可為對應於第二部分140a-2之蝕刻程度的蝕刻速率。另外，可根據蝕刻速率判定第二部分140a-2之表面粗糙度Ra的改變程度。舉例而言，可根據蝕刻速率判定第二部分140a-2之表面粗糙度Ra與第一部分140a-2之表面粗糙度Ra之間的差值。
實施例中第二預處理製程之蝕刻速率可為0.3μm。且當蝕刻速率為0.3μm時，第二部分140a-2之表面粗糙度Ra可維持在第一部分140a-1之表面粗糙度Ra的80%至90%，且此外85%至88%之水平。
參考圖18A，當蝕刻速率為0.3μm時，第二部分140a-2之表面粗糙度Ra與第一部分140a-1之表面粗糙度Ra相比較降低至79%或更小之水平。
另一方面，當蝕刻速率大於0.3μm時，第二部分140a-2之表面粗糙度Ra低於實施例之表面粗糙度Ra，且因此出現可靠性問題。
舉例而言，當如在圖18之(b)中蝕刻速率為0.5μm時，第二部分140a-2之表面粗糙度Ra與第一部分140a-1之表面粗糙度Ra相比較降低至79%或更小之水平。
另外，如在圖18(c)中，當蝕刻速率為0.9μm時，第二部分140a-2之表面粗糙度Ra與第一部分140a-1之表面粗糙度Ra相比較降低至60%或更小之水平。另外，在此情況下，損壞應用於第二部分140a-2，且因此存在第二部分140a-2變形之問題。
同時，在實施例中，可使用上述電路板製造封裝基板。
舉例而言，黏著部分(未展示)可安置於電路板之第二外層電路圖案140之襯墊142上。另外，晶片可安置於黏著部分上。
舉例而言，複數個襯墊142可經形成以在寬度方向上間隔開，且複數個晶片可安裝於複數個襯墊上。
舉例而言，中央處理器(例如CPU)、圖形處理器(例如GPU)、數位信號處理器、加密處理器、微處理器及微控制器中之任一者可安裝於襯墊142上。
舉例而言，中央處理器(例如CPU)、圖形處理器(例如GPU)、數位信號處理器、加密處理器、微處理器及微控制器當中之至少兩個不同晶片可安裝於襯墊上。
至少兩個晶片可在電路板上在水平方向上彼此間隔開，但不限於此。舉例而言，至少兩個晶片可根據產品設計在電路板上彼此豎直地間隔開。
在此實施例中，電路板包括安置於最外側上之外層電路圖案。在此情況下，外層電路圖案包括安置於保護層之第一區中的第二-第一外層電路圖案及安置於保護層之第二區上的第二-第二外層電路圖案。在此情況下，第二-第二外層電路圖案可由保護層支撐，由於第二-第一外層電路圖案不具有能夠支撐其之支撐層，因此其具有可由於各種因素而容易崩壞的問題。
因此，在實施例中，可藉由使用保護層來支撐第二-第一外層電路圖案。因此，在實施例中，有可能藉由外層電路圖案之小型化解決諸如突出外層電路圖案之崩壞或摩擦的問題，且因此可改良產品可靠性。特定言之，在實施例中，有可能解決諸如第一區中之外層電路圖案的崩壞或摩擦之問題，且因此可改良產品可靠性。
另外，在實施例中，在形成保護層之第一區時，使用曝光及顯影方法而非噴砂方法或電漿方法將其移除。此時，當藉由噴砂或電漿方法 移除保護層時，可出現外層之電路圖案之變形，且在一些情況下，外層電路圖案的橫截面可具有三角形形狀。且當外層電路圖案之橫截面具有三角形形狀時，黏著構件無法穩定地安置於外層電路圖案上，且因此可出現可靠性問題。相比之下，在實施例中，可在無外層電路圖案之變形的情況下處理保護層，且因此可改良可靠性。
另外，實施例中之第二-第一外層電路圖案包括與保護層接觸之第一部分及除第一部分以外的不與保護層接觸之第二部分。經由此，在實施例中，有可能最小化在表面處理之預處理製程中出現之第二部分的蝕刻程度。因此，在實施例中，第二-第一外層電路圖案之第一部分之表面粗糙度Ra可在510nm至580nm的範圍內。另外，第二-第一外層電路圖案之第二部分之表面粗糙度Ra可在440nm至510nm的範圍內，該表面粗糙度Ra為第一部分之表面粗糙度Ra的80%至90%。因此，在實施例中，有可能最小化第二-第一外層電路圖案之第二部分之變形，且因此可改良表面處理製程的可靠性。
另外，在實施例中，第二-第一外層電路圖案之第二部分的高度(例如保護層之第一區的高度與第二-第一外層電路圖案的高度之間的差)應具有3μm與9μm之間的值。因此，在實施例中，歸因於藉由保護層覆蓋之第二-第一外層電路圖案之上部表面的一部分，有可能解決可靠性問題。此外，在實施例中，有可能解決可隨著第二-第一外層電路圖案之第二部分之高度增加而出現的問題，諸如圖案變形或圖案崩壞。
另外，實施例中之電路板適用於5G通信系統。舉例而言，實施例中之電路板可用於傳輸高頻率信號。此外，在實施例中，有可能最小化可在高頻率信號之傳輸中出現的傳輸損失。
在上述實施例中所描述之特性、結構、效應及其類似者包括 於本發明之至少一個實施例中，但不限於僅一個實施例。此外，熟習此項技術者可針對其他實施例組合或修改每一實施例中所說明之特性、結構及效應。因此，應理解此類組合及修改包括於本發明之範疇中。
另外，以上描述已集中於實施例，但其僅為說明性的且不限制本發明。熟習此項技術者將顯而易見，在不脫離本發明實施例之基本特徵之情況下，上文未說明之各種修改及應用為可能的。舉例而言，可修改及實現本文中所描述之實施例的元件。此外，應理解與此類改變及應用相關之差異包括於隨附申請專利範圍中所界定的本發明之範疇中。
100:電路板
110:絕緣層
111:第一絕緣層
112:第二絕緣層
113:第三絕緣層
114:第四絕緣層
115:第五絕緣層
116:第六絕緣層
117:第七絕緣層
118:第八絕緣層
119:第九絕緣層
120:內層電路圖案
121:第一電路圖案
122:第二電路圖案
123:第三電路圖案
124:第四電路圖案
125:第五電路圖案
126:第六電路圖案
127:第七電路圖案
128:第八電路圖案
130:第一外層電路圖案/第一外部電路圖案
140:第二外層電路圖案/第二外部電路圖案
150:底漆層
160:第一保護層
175:第二保護層
B:部分
R1:第一區
R2:第二區
V1:第一通孔
V2:第二通孔
V3:第三通孔
V4:第四通孔
V5:第五通孔
V6:第六通孔
V7:第七通孔
V8:第八通孔
V9:第九通孔

Claims (13)

  1. 一種電路板，其包含：
    一絕緣層；
    一電路圖案，其安置於該絕緣層上；及
    一保護層，其安置於該絕緣層及該電路圖案上且包括具有不同高度之第一區及第二區；
    其中該電路圖案包括：
    一第一-第一電路圖案，其對應於該保護層之該第一區；及
    一第一-第二電路圖案，其對應於該保護層之該第二區，
    其中該保護層之該第一區之一高度低於該第一-第一電路圖案之一高度，
    其中該保護層之該第二區之一高度高於該第一-第二電路圖案之一高度，
    其中該第一-第一電路圖案之一表面包括：
    一第一部分，其與該保護層之該第一區接觸，及
    除該第一部分外之一第二部分，且
    其中該第一部分之一表面粗糙度Ra不同於該第二部分之一表面粗糙度Ra。
  2. 如請求項1之電路板，其中該第一部分之該表面粗糙度Ra大於該第二部分之該表面粗糙度Ra。
  3. 如請求項2之電路板，其中該第二部分之該表面粗糙度Ra滿足該第一部分之該表面粗糙度Ra的80%至90%。
  4. 如請求項2之電路板，其中該第一-第二電路圖案之一表面粗糙度Ra大於該第一-第一電路圖案之該第二部分之該表面粗糙度Ra。
  5. 如請求項4之電路板，其中該第一-第二電路圖案之該表面粗糙度Ra對應於該第一-第一電路圖案之該第一部分之該表面粗糙度Ra。
  6. 如請求項5之電路板，其中該第一-第一電路圖案之該第一部分及該第一-第二電路圖案的該表面粗糙度Ra中之每一者在510nm至580nm之一範圍內，且
    其中該第一-第一電路圖案之該第二部分之該表面粗糙度Ra在440nm至510nm之一範圍內。
  7. 如請求項1之電路板，其中該保護層之該第一區的該高度滿足該第一-第一電路圖案之該高度的70%至90%。
  8. 如請求項1之電路板，其中該第二部分之該高度滿足3μm至9μm之一範圍。
  9. 如請求項1之電路板，其中該保護層之一上部表面包括：
    該第一區之一第一上部表面；及
    該第二區之一第二上部表面；
    其中該第一上部表面之一表面粗糙度Ra不同於該第二上部表面之一表面粗糙度Ra。
  10. 如請求項9之電路板，其中該保護層之該上部表面包括該第一上部表面與該第二上部表面之間的一分界面，且
    其中該分界面之一表面粗糙度Ra不同於該第一上部表面之該表面粗糙度Ra及該第二上部表面之該表面粗糙度Ra。
  11. 如請求項1之電路板，其中該第一-第一電路圖案包括一跡線及一襯墊。
  12. 如請求項1之電路板，其中該第二區中之該保護層的該高度滿足該第一-第二電路圖案之該高度的110%至400%。
  13. 如請求項1之電路板，其中該第一-第一電路圖案之該第二部分的一表 面銅濃度為90wt%或更高。
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