JP6510884B2 - 配線基板及びその製造方法と電子部品装置 - Google Patents

配線基板及びその製造方法と電子部品装置 Download PDF

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Description

本発明は、配線基板及びその製造方法と電子部品装置に関する。
従来、半導体チップなどの電子部品を実装するための配線基板がある。そのような配線基板では、配線基板の接続パッドに半導体チップのバンプがはんだを介してフリップチップ接続される。
特開平７−２０２４１９号公報 特開２００２−３７４０６６号公報 特開２０１０−６７８８７号公報
後述する予備的事項の欄で説明するように、配線基板では、配線層と絶縁層との密着性を確保するために、粗化処理によって配線層の上面及び側面に同じ表面粗さの凹凸が形成される。
このため、高周波帯域で使用される配線基板では、配線層の凹凸の影響によって高周波の信号の伝搬損失が大きくなる課題がある。
絶縁層の密着性を確保できると共に、高周波の信号の伝搬損失が低減される配線層を備えた配線基板及びその製造方法と電子部品装置を提供することを目的とする。
以下の開示の一観点によれば、表面に半導体チップ搭載領域を有する絶縁層と、前記絶縁層に埋め込まれた配線層であって、前記絶縁層の半導体チップ搭載領域の表面から露出する第１面と、前記絶縁層で被覆された、前記第１面と反対側の第２面と、側面とを備える前記配線層とを有し、前記配線層は、配線部と、半導体チップ搭載用パッドと、ビア受けパッドと、を含み、前記絶縁層から露出する前記半導体チップ搭載用パッドの第１面は半導体チップの端子が接続されるパッドであり、前記ビア受けパッドの第２面に、前記絶縁層を貫通するビア導体が接続され、前記ビア導体は、前記ビア受けパッドに接続された一端部の直径より他端部の直径が大きい円錐台形状であり、前記配線層の第２面の表面粗さは、前記側面の表面粗さよりも大きい配線基板が提供される。
以下の開示によれば、絶縁層に配線層が埋め込まれており、配線層の第１面が絶縁層から露出している。また、配線層の第１面と反対側の第２面と、側面とが絶縁層に埋め込まれている。そして、配線層の第１面に電子部品の端子が接続される。また、配線層の第２面の表面粗さは、側面の表面粗さよりも大きく設定されている。
配線層の第２面は十分に粗化されているため、絶縁層の十分な密着強度が得られる。また、第１配線層の側面は、第２面よりも凹凸が小さくなっているため、高周波の信号の伝搬損失を低減させることができる。
図１（ａ）〜（ｅ）は予備的事項に係る配線層の形成方法を示す断面図である。 図２（ａ）及び（ｂ）は第１実施形態の配線基板の製造方法を示す断面図（その１）である。 図３（ａ）及び（ｂ）は第１実施形態の配線基板の製造方法を示す断面図（その２）である。 図４は第１実施形態の配線基板の製造方法を示す断面図及び平面図（その３）である。 図５は第１実施形態の配線基板の製造方法を示す断面図（その４）である。 図６（ａ）及び（ｂ）は第１実施形態の配線基板の製造方法を示す断面図（その５）である。 図７（ａ）及び（ｂ）は第１実施形態の配線基板の製造方法を示す断面図（その６）である。 図８（ａ）及び（ｂ）は第１実施形態の配線基板の製造方法を示す断面図（その７）である。 図９は第１実施形態の配線基板の製造方法を示す断面図（その８）である。 図１０は第１実施形態の配線基板の製造方法を示す断面図（その９）である。 図１１は第１実施形態の配線基板を示す断面図である。 図１２（ａ）〜（ｃ）は第１実施形態の変形例の配線基板の製造方法を示す断面図である。 図１３は第１実施形態の電子部品装置を示す断面図である。 図１４（ａ）及び（ｂ）は第１実施形態の第１変形例の電子部品装置を説明するための断面図（その１）である。 図１５は第１実施形態の第１変形例の電子部品装置を説明するための断面図（その２）である。 図１６は第１実施形態の第２変形例の電子部品装置を説明するための断面図（その１）である。 図１７は第１実施形態の第２変形例の電子部品装置を説明するための断面図（その２）である。 図１８（ａ）及び（ｂ）は第２実施形態の配線基板の製造方法を示す断面図（その１）である。 図１９（ａ）及び（ｂ）は第２実施形態の配線基板の製造方法を示す断面図（その２）である。 図２０は第２実施形態の配線基板の製造方法を示す断面図（その３）である。 図２１は第２実施形態の配線基板を示す断面図である。 図２２（ａ）及び（ｂ）は第３実施形態の配線基板の製造方法を示す断面図（その１）である。 図２３（ａ）及び（ｂ）は第３実施形態の配線基板の製造方法を示す断面図（その２）である。 図２４は第３実施形態の配線基板の製造方法を示す断面図（その３）である。 図２５は第３実施形態の配線基板を示す断面図である。 図２６（ａ）及び（ｂ）は第４実施形態の配線基板の製造方法を示す断面図（その１）である。 図２７（ａ）及び（ｂ）は第４実施形態の配線基板の製造方法を示す断面図（その２）である。 図２８（ａ）〜（ｅ）は第４実施形態の配線基板の製造方法を示す断面図（その３）である。 図２９は第４実施形態の配線基板の製造方法を示す断面図（その４）である。 図３０は第４実施形態の配線基板を示す断面図である。
以下、実施の形態について、添付の図面を参照して説明する。
実施形態を説明する前に、基礎となる予備的事項について説明する。図１は予備的事項に係るセミアディティブ法による配線層の形成方法を示す断面図である。予備的事項の配線層の形成方法は、本願発明者の個人的な実験結果を含み、公知技術ではない。
予備的事項の配線層の形成方法では、図１（ａ）に示すように、絶縁層１００の上にシード層２２０を形成した後に、シード層２２０の上に所要の開口部３００ａが配置されためっきレジスト層３００を形成する。
さらに、図１（ｂ）に示すように、シード層２２０をめっき給電経路に利用する電解めっきにより、めっきレジスト層３００の開口部３３０ａ内に銅めっき層２４０を形成する。
続いて、図１（ｃ）に示すように、めっきレジスト層３００を除去する。
その後に、図１（ｄ）に示すように、銅めっき層２４０をマスクにしてシード層２２０をウェットエッチングによって除去する。これにより、シード層２２０及び銅めっき層２４０から配線層２００が形成される。
さらに、図１（ｅ）に示すように、配線層２００の上に絶縁層を密着性よく形成するために、配線層２００の上面及び側面が粗化される。この工程では、スプレーエッチング装置を使用して、粗化処理液を配線層２００にスプレーする。これにより、図１（ｅ）の部分拡大断面図に示すように、配線層２００の上面Ａ及び側面Ｂが粗化される。
このとき、配線層２００の上面Ａ及び側面Ｂは、ほぼ同じ表面粗さ（Ｒａ）に粗化される。配線層２００の上面Ａ及び側面Ｂの表面粗さ（Ｒａ）は例えば、３００〜５００ｎｍに設定される。
配線層２００の上面Ａ及び側面Ｂがほぼ同じ表面粗さＲａに粗化される粗化処理の条件としては、以下の条件が使用される。
装置：スプレーエッチング装置
粗化処理液の温度：３０℃
スプレー圧力：０．２ＭＰａ
粗化処理液中の銅濃度：２５ｇ／ｌ（リットル）
配線層２００の上面Ａ及び側面Ｂを粗化すると、配線層２００の上面Ａ及び側面Ｂの全体に凹凸が形成された状態となる。
高周波帯域で使用される配線基板では、信号が配線層の表面に近いところで伝送され、中心付近ではあまり伝送されなくなる表皮効果が発生する。このため、配線層２００の上面Ａ及び側面Ｂに凹凸が形成されていると、配線層２００の凹凸に沿って伝送されることになるため、移動距離が長くなる分だけ、伝搬損失が大きくなる。
以上のことから、高周波数帯域で使用される配線基板では、絶縁層が密着性よく形成され、かつ高周波の信号の伝搬損失の少ない配線層が必要となる。
以下に説明する実施形態の配線基板及びその製造方法と電子部品装置では、前述した課題を解決することができる。
（第１実施形態）
図２〜図１０は第１実施形態の配線基板の製造方法を示す図、図１１は第１実施形態の配線基板を示す図、図１２は変形例の配線基板の製造方法を示す図、図１３〜図１７は第１実施形態の電子部品装置を説明するための図である。
以下、配線基板及び電子部品装置の製造方法を説明しながら、配線基板及び電子部品装置の構造について説明する。
第１実施形態の配線基板の製造方法では、図２（ａ）に示すように、まず、プリプレグ１０の上にキャリア付き銅箔２０が接着された積層基板５を用意する。プリプレグ１０は、ガラス繊維、炭素繊維、又はアラミド繊維などに樹脂を含浸させた複合材料である。
キャリア付き銅箔２０は、プリプレグ１０側に配置されたキャリア銅箔２２とその上に配置された薄膜銅箔２４とから形成される。
キャリア銅箔２２は、薄膜銅箔２４の取り扱いを容易にするキャリアとして機能する。
なお、キャリア銅箔２２及び薄膜銅箔２４は、アルミニウム箔などの各種の金属箔を代替として使用することができる。
例えば、プリプレグ１０の厚みは５０μｍ〜５００μｍである。また、キャリア銅箔２２の厚みは１２μｍ〜７０μｍであり、薄膜銅箔２４の厚みは２〜５μｍである。
積層基板５では、キャリア銅箔２２と薄膜銅箔２４との間に離型剤（不図示）が形成されており、キャリア銅箔２２と薄膜銅箔２４との界面で容易に剥離できるようになっている。離型剤としては、シリコーン系離型剤やフッ素系離型剤が使用される。
次いで、図２（ｂ）に示すように、電解めっきにより、薄膜銅箔２４の上にニッケル（Ｎｉ）層２６を形成する。ニッケル層２６の厚みは、例えば、２μｍ〜５μｍである。ニッケル層２６は、後述するように、キャリア銅箔２２と薄膜銅箔２４との界面から剥離した後に、薄膜銅箔２４をウェットエッチングする際のエッチングストップ層として機能する。
続いて、図３（ａ）に示すように、ニッケル層２６の上に、第１配線層が配置される領域に開口部１２ａが設けられためっきレジスト層１２を形成する。
第１実施形態では、第１配線層を形成する下地層として、上記した積層基板５の上にニッケル層２６が形成されたものが使用される。
第１実施形態では、第１配線層を形成する下地層は、後に下地層を第１配線層（銅）に対して選択的に除去して第１配線層（銅）の下面を露出できる構造であればよい。このため、下地層は最上にニッケル層２６を備えている。ニッケル層２６の他に、第１配線層（銅）に対して選択的にウェットエッチングできる特性の金属層を使用することができる。
さらに、図３（ｂ）に示すように、ニッケル層２６をめっき給電経路に利用する電解めっきにより、めっきレジスト層１２の開口部１２ａ内に銅などからなる金属めっき層３０ｘを形成する。
次いで、図４に示すように、めっきレジスト層１２を除去する。これにより、金属めっき層３０ｘから第１配線層３０が形成される。第１配線層３０は全体にわたって同じ金属から形成される。
多面取り用の積層基板５を使用する場合は、積層基板５に複数の製品領域が画定されている。図４では、積層基板５の一つの製品領域が示されており、その中央部が電子部品搭載領域Ｒとなっている。
図４の部分平面図に示すように、第１配線層３０は、電子部品搭載パッドＰ１と、ビア受けパッドＰ２とを備えている。また、第１配線層３０は、電子部品搭載領域Ｒの中央部に配置された微細配線部３０ａを含んで形成される。
図４の部分拡大断面図に示すように、第１配線層３０は、断面形状が四角状に形成され、上面Ａと、下面Ｃとそれらに繋がる側面Ｂとを備えている。
続いて、図５に示すように、第１配線層３０を粗化処理する。本実施形態では、第１配線層３０の上面Ａのみが十分に粗化され、側面Ｂが粗化されにくい粗化条件が採用される。そのような粗化条件としては、例えば、以下のような条件がある。
装置：スプレーエッチング装置
粗化処理液：ギ酸系水溶液
粗化処理液の温度：２５℃
スプレー圧力：０．１ＭＰａ
粗化処理液中の銅濃度：１５ｇ／ｌ（リットル）
スプレーエッチング装置（不図示）では、チャンバの上方に配置されたノズルから所定の圧力で粗化処理液を下側にスプレーし、対象物をウェットエッチングして粗化する。
このように、第１配線層３０の上面Ａの表面粗さが側面Ｂの表面粗さより大きくなるように、スプレーエッチング装置の粗化処理液のスプレー条件が調整されて、第１配線層３０が粗化される。
本実施形態の粗化条件では、前述した予備的事項での粗化条件に対して、粗化処理液の温度を３０℃から２５℃に下げている。また、スプレー圧力を０．２ＭＰａから０．１ＭＰａに下げている。さらに、粗化処理液中の銅濃度を２５ｇ／ｌから１５ｇ／ｌに下げている。
このような粗化条件に設定することにより、粗化処理液による銅のエッチングレートを低下させることができる。エッチングレートは、銅の単位時間当たりのエッチング量である。予備的事項の粗化条件での銅のエッチングレートは１μｍ／分程度であり、本実施形態の粗化条件での銅のエッチングレートは０．５μｍ／分程度に低下する。
さらに、スプレー圧力を下げているため、第１配線層３０の側面Ｂへの粗化処理液の供給が少なくなる。
これにより、第１配線層３０の側面Ｂの粗化が抑制される。一方、第１配線層３０の上面Ａでは、銅のエッチングレートを低下させるとしても、粗化処理液が一定の圧力で供給されるため、第１配線層３０の上面Ａを十分に粗化することができる。
このように、第１配線層３０の側面Ｂのエッチングレートが上面Ａのエッチングレートより低くなるように粗化条件を設定する。これにより、第１配線層３０の上面Ａの表面粗さを側面Ｂの表面粗さよりも大きく設定することができる。
最適な粗化条件として、上記した条件を例示する。しかし、本願発明者の実験結果によれば、スプレー圧力の範囲は、０．０８ＭＰａより大きく０．１４ＭＰａ未満であればよく、さらに好適には、０．１ＭＰａ以上０．１２ＭＰａ以下に設定される。
スプレー圧力を０．１４ＭＰａ以上に設定すると、第１配線層３０の上面Ａと側面Ｂとの間の表面粗さの差が小さくなり、好適ではない。
また、スプレー圧力を０．０８ＭＰａ以下に設定すると、エッチングレートが低くなりすぎ、効果的な粗化面を形成することができない。
また、上記したスプレー圧力の条件で好適な温度の範囲は、２５℃〜３０℃である。また、上記したスプレー圧力の条件で好適な銅濃度の範囲は、１５ｇ／ｌ〜１８ｇ／ｌである。
以上により、第１配線層３０の上面Ａの表面粗さ（Ｒａ）は、１００ｎｍ〜５００ｎｍの範囲、特に好適な範囲としては、３９０ｎｍ〜４５０ｎｍに設定される。また、第１配線層３０の側面Ｂの表面粗さ（Ｒａ）は、５０ｎｍ〜３００ｎｍの範囲、特に好適な範囲としては、２５０ｎｍ〜３００ｎｍに設定される。
以上のように、本実施形態では、第１配線層３０の上面Ａは、その上に形成される絶縁層の密着強度を十分に確保するために十分に粗化される。一方、第１配線層３０の側面は、粗化を抑制して比較的平滑な面にすることにより、高周波の信号の伝搬損失を低減させることができる。
なお、一般的なセミアディティブ法で配線層を形成する場合は、銅めっき層をマスクとしてシード層をエッチングする工程がある。シード層は銅めっき層よりもエッチングレートが高いため、シード層が内側に食い込むアンダーカット形状になりやすい。
本実施形態では、金属めっき層３０ｘのみから第１配線層３０が形成され、シード層をエッチングする工程がないため、第１配線層３０の基部でのアンダーカットが発生しない。よって、より微細な配線層を形成することができる。
しかし、後述する第４実施形態で説明するように、セミアディティブ法で形成される配線層を同様な条件で粗化してもよい。
次いで、図６（ａ）に示すように、第１配線層３０及びニッケル層２６の上に未硬化の樹脂フィルムを貼付し、加熱処理して硬化させることにより、絶縁層４０を形成する。樹脂フィルムは、エポキシ樹脂又はポリイミド樹脂などが使用される。あるいは、液状の樹脂を塗布することにより、絶縁層４０を形成してもよい。
その後に、図６（ｂ）に示すように、絶縁層４０をレーザで加工することにより、第１配線層３０のビア受けパッドＰ２に到達するビアホールＶＨを形成する。さらに、過マンガン酸法などによってビアホールＶＨ内をデスミア処理することにより、樹脂スミアを除去してクリーニングする。
なお、感光性樹脂をフォトリソグラフィに基づいてパターン化することにより、ビアホールＶＨを備えた絶縁層４０を形成してもよい。
次いで、図７（ａ）に示すように、絶縁層４０の上に、ビアホールＶＨ内のビア導体を介して第１配線層３０に接続される第２配線層３２を形成する。ビアホールＶＨ及びその中に充填されるビア導体は、底面側の直径よりもビアホールＶＨの開口端側の直径が大きくなる円錐台形状に形成される。
第２配線層３２は、例えば、セミアディティブ法により形成される。詳しく説明すると、絶縁層４０上及びアホールＶＨの内面に無電解めっき又はスパッタ法により、銅などからなるシード層（不図示）を形成する。
次いで、第２配線層３２が配置される領域に開口部が設けられためっきレジスト層（不図示）を形成する。続いて、シード層をめっき給電経路に利用する電解めっきにより、めっきレジスト層の開口部に銅などからなる金属めっき層（不図示）を形成した後に、めっきレジスト層を除去する。
さらに、金属めっき層をマスクにしてシード層をウェットエッチングにより除去する。これにより、シード層及び金属めっき層から第２配線層３２が形成される。
なお、前述した態様では、プリプレグ１０の片面にキャリア付銅箔２０が形成された積層基板５を使用し、その積層基板５の片面に多層配線層を形成している。この他に、プリプレグ１０の両面にキャリア付銅箔２０が形成された積層基板を使用し、その積層基板の両面に多層配線層を形成してもよい。
続いて、図７（ｂ）に示すように、積層基板５のキャリア銅箔２２と薄膜銅箔２４との界面から剥離し、キャリア銅箔２２及びプリプレグ１０を薄膜銅箔２４から分離する。
次いで、図８（ａ）に示すように、絶縁層４０の上面側に保護シート（不図示）を貼付して第２配線層３２を保護した状態で、硫酸と過酸化水素水との混合液により、薄膜銅箔２４をウェットエッチングして除去する。
このとき、露出するニッケル層２６は、硫酸と過酸化水素水との混合液では殆どエッチングされず、エッチングストップ層として機能する。このようにして、薄膜銅箔２４をニッケル層２６及び絶縁層４０に対して選択的にエッチングすることができる。
続いて、図８（ｂ）に示すように、硝酸系のウェットエッチャントにより、ニッケル層２６をウェットエッチングして除去する。このとき、露出する第１配線層３０（銅）は硝酸系のウェットエッチャントでは殆どエッチングされないため、ニッケル層２６を第１配線層３０及び絶縁層４０に対して選択的にエッチングすることができる。
これにより、図８（ｂ）の部分拡大断面図に示すように、絶縁層４０の下面から第１配線層３０の下面Ｃが露出した状態となる。
このようにして、下地層として形成された積層基板５とその上のニッケル層２６が第１配線層３０に対して選択的に除去される。
その後に、絶縁層４０の上面側の保護シート（不図示）を引き剥がして除去する。
次いで、図９に示すように、前述した第１実施形態の第１配線層３０の粗化処理と同様な条件により、第１配線層３０の下面Ｃを粗化する。第１配線層３０の下面Ｃは、上面Ａと同様に、表面粗さ（Ｒａ）が１００ｎｍ〜５００ｎｍに設定される。
これにより、図９の部分拡大断面図に示すように、第１配線層３０の下面Ｃが上面Ａと同様な粗化面となる。
その後に、図１０に示すように、絶縁層４０の下面側に、電子部品搭載領域Ｒに一括した開口部４２ａが配置されるようにソルダレジスト層４２を形成する。このとき、第１配線層３０の下面Ｃは十分に粗化されているため、ソルダレジスト層４２が密着性よく形成される。
また、絶縁層４０の上面側に、第２配線層３２の接続部上に開口部４４ａが配置されたソルダレジスト層４４を形成する。
図１０の工程の後に、必要に応じて、ソルダレジスト層４２の開口部４２ａから露出する第1配線層３０の下面Ｃに表面処理層を形成してもよい。また、必要に応じて、ソルダレジスト層４４の開口部４４ａから露出する第２配線層３２の接続部に表面処理層を形成してもよい。
表面処理層としては、下から順に、無電解めっきで形成されるニッケル層／金層、ニッケル層／パラジウム層／金層、又は、ＯＳＰ（Organic Solderability Preservative）処理によるアゾール化合物やイミダゾール化合物などの有機被膜が使用される。
そして、図１１に示すように、図１０の構造体を上下反転させる。これにより、配線基板１の電子部品搭載領域Ｒが上側に配置され、絶縁層４０から露出する第１配線層３０の微細配線部３０ａ及び電子部品搭載パッドＰが上側を向いた状態となる。
以上により、第１実施形態の配線基板１が得られる。
図１１に示すように、第１実施形態の配線基板１は、電子部品搭載領域Ｒを有する絶縁層４０を備えている。絶縁層４０に第１配線層３０が埋め込まれている。第１配線層３０は、電解めっきによる金属めっき層３０ｘのみから形成され、シード層を備えていない。第１配線層３０は、全体にわたって銅などの同じ金属から形成される。
図１１の配線基板１では、前述した製造方法で説明した第１配線層３０の下面Ｃを第１面Ｓ１とし、上面Ａを第２面Ｓ２として説明する。
第１配線層３０は、絶縁層４０の上面から露出する第１面Ｓ１を備える。また、第１配線層３０は、第１面Ｓ１と反対側の第２面Ｓ２を備え、第２面Ｓ２が絶縁層４０に埋め込まれ、絶縁層４０で被覆されている。さらに、第１配線層３０は、第１面Ｓ１と第２面Ｓ２に繋がる側面Ｂを備え、側面Ｂが絶縁層４０に埋め込まれている。
第１配線層３０は、電子部品搭載パッドＰ１と、ビア受けパッドＰ２とを備えている。また、第１配線層３０は、電子部品搭載領域Ｒの中央部に配置された微細配線部３０ａを含んで形成される。第１配線層３０の第１面Ｓ１の上には他の部材は形成されておらず、第１配線層３０の第１面Ｓ１に電子部品の端子が接続される。図１１の例では、第１配線層３０の電子部品搭載パッドＰ１に電子部品の端子がフリップチップ接続される。
絶縁層４０の上面と第１配線層３０の第１面Ｓ１は、同じ高さ位置に配置されて面一になっている。
図１１の部分拡大断面図に示すように、第１配線層３０の第２面Ｓ２の表面粗さ（Ｒａ）は、側面Ｂの表面粗さ（Ｒａ）よりも大きく設定されている。また、第１配線層３０の第１面Ｓ１の表面粗さ（Ｒａ）は、側面Ｂの表面粗さ（Ｒａ）よりも大きく設定されている。
絶縁層４０には第１配線層３０のビア受けパッドＰ２に到達するビアホールＶＨが形成されている。絶縁層４０の下面にはビアホールＶＨ内のビア導体を介して第１配線層３０に接続される第２配線層３２が形成されている。
さらに、絶縁層４０の上面側に、電子部品搭載領域Ｒに開口部４２ａが配置されたソルダレジスト層４２が形成されている。また、絶縁層４０の下面側に、第２配線層３２の接続部上に開口部４４ａが配置されたソルダレジスト層４４が形成されている。下面側のソルダレジスト層４４の開口部４４ａに露出する第２配線層３２が外部接続パッドＰ３となる。
第１実施形態の配線基板１では、第１配線層３０の第２面Ｓ２は十分な表面粗さに設定されて粗化されている。このため、絶縁層４０と接する表面積の増大及びアンカー効果によって絶縁層４０の十分な密着強度が得られる。
一方、第１配線層３０の側面Ｂは、第２面Ｓ２よりも表面粗さが小さく設定されている。例えば、第１配線層３０の微細配線部３０ａが高周波の信号の伝送経路となる。このとき、第１配線層３０の微細配線部３０ａの側面Ｂの凹凸が小さくなっていることから、側面Ｂでの信号の移動距離が短くなるため、高周波の信号の伝搬損失を低減させることができる。
また、第１配線層３０の側面Ｂは完全な平滑面ではなく、ある程度は粗化されているため、絶縁層４０の密着性の確保にも寄与する。
第１配線層３０の微細配線部３０ａのライン（幅）：スペース（間隔）は、例えば、２μｍ：２μｍ〜１０μｍ：１０μｍの範囲に設定される。
また、第１配線層３０の微細配線部３０ａのアスペクト比（高さ／幅）は、例えば、１〜３に設定される。
前述した粗化条件を使用する場合、第１配線層３０のアスペクト比が大きくなるほど、側面Ｂが粗化されにくく、平滑面に近くなる傾向がある。第１配線層３０のアスペクト比が大きくなると信号が伝送される側面の面積も大きくなるため、より効果的に伝搬損失の低減を図ることができる。
（変形例の製造方法）
前述した図２（ｂ）の構造では、キャリア付き銅箔２０の剥離界面が露出しているため、後の製造工程でキャリア付き銅箔２０の剥離界面に薬液が侵入するなどして剥離が発生する場合が想定される。
このため、図１２（ａ）に示すように、前述した図２（ｂ）のニッケル層２６を形成する工程で、キャリア付き銅箔２０の側面まで電解めっきを析出させるようにして、キャリア付き銅箔２０の側面をニッケル層２６の被覆部２６ａで被覆してもよい。
そして、図１２（ｂ）に示すように、前述した図３（ａ）〜図７（ａ）の工程と同一の工程を遂行する。その後に、図１２（ｃ）に示すように、前述した図７（ｂ）のキャリア付き銅箔２０の剥離界面で剥離する前に、キャリア付き銅箔２０の側面を被覆するニッケル層２６の被覆部２６ａを機械的に除去する。
これにより、前述した図７（ａ）の工程までキャリア付銅箔２０の剥離が防止されると共に、前述した図７（ｂ）の工程で、キャリア付き銅箔２０の界面で容易に剥離することができる。
次に、前述した図１１の配線基板１を使用して電子部品装置を構築する方法について説明する。
図１３に示すように、電子部品として、下面に端子５２を備えた半導体チップ５０を用意する。半導体チップ５０の端子５２は、はんだバンプ又は金バンプなどからなる。そして、半導体チップ５０の端子５２を配線基板１の第１配線層３０の電子部品搭載パッドＰ１にはんだ（不図示）を介してフリップチップ接続する。
その後に、半導体チップ５０と配線基板１の間にアンダーフィル樹脂５４を充填する。
以上により、第１実施形態の電子部品装置２が得られる。電子部品装置２は、前述した高周波の信号の伝搬損失が低減される配線基板１を使用しているため、高性能な電子部品装置を構築することができる。
図１４及び図１５は、第１実施形態の第１変形例の電子部品装置を説明するための図である。図１４（ａ）に示すように、まず、上記した図１１の配線基板１の絶縁層４０の上面側において、第１配線層３０のビア受けパッドＰ２の上のソルダレジスト層４２に開口部４２ｂを設ける。これにより、配線基板１の第１配線層３０のビア受けパッドＰ２が積層用接続パッドＰ４として機能する。
そして、図１４（ｂ）に示すように、前述した図１３と同様に、半導体チップ５０の端子５２を配線基板１の電子部品搭載パッドＰにフリップチップ接続する。さらに、半導体チップ５０の下にアンダーフィル樹脂５４を充填することにより、電子部品装置２ａを得る。
さらに、図１５に示すように、図１４（ｂ）の電子部品装置２ａの上方に前述した図１３の電子部品装置２を配置し、下側の電子部品装置２ａの積層用接続パッドＰ４と上側の電子部品装置２の外部接続パッドＰ３とをはんだ５６によって接続する。これにより、積層型の電子部品装置２ｂが得られる。
また、図１６及び図１７は、第１実施形態の第２変形例の電子部品装置を説明するための図である。
図１６に示すように、第２変形例の電子部品装置では、前述した図１１の配線基板１を多層化した多層配線基板１ｘが使用される。多層配線基板１ｘでは、前述した図１１の配線基板１において、下面側のソルダレジスト層４４の代わりに下側絶縁層４１が形成されている。下側絶縁層４１には第２配線層３２に到達するビアホールＶＨｘが形成されている。
また、下側絶縁層４１の下面に、ビアホールＶＨｘ内のビア導体を介して第２配線層３２に接続される第３配線層３４が形成されている。
さらに、下側絶縁層４１の下に、第３配線層３４の接続部上に開口部４６ａが設けられたソルダレジスト層４６が形成されている。
そして、図１７に示すように、前述した図１３と同様に、半導体チップ５０の端子５２を多層配線基板１ｘの電子部品搭載用パッドＰ１にフリップチップ接続する。さらに、半導体チップ５０の下にアンダーフィル樹脂５４を充填することにより、電子部品装置２ｃを得る。
前述した形態では、電子部品として半導体チップを例示したが、キャパシタ素子、抵抗素子及びインダクタ素子などから選択される各種の電子部品を搭載することができる。
（第２実施形態）
図１８〜図１９は第２実施形態の配線基板の製造方法を示す図、図２０は第２実施形態の配線基板を示す図である。第２実施形態が第１実施形態と異なる点は、第１実施形態の図２（ｂ）の工程のキャリア付銅箔２０の上にニッケル層２６を形成する工程を省略することにある。
第２実施形態の配線基板の製造方法では、図１８（ａ）に示すように、前述した図２（ａ）と同様に、プリプレグ１０の上にキャリア付き銅箔２０が接着された積層基板５を用意する。
第２実施形態では、第１配線層を形成する下地層として、ニッケル層が形成されていない積層基板５を使用する。
そして、図１８（ｂ）に示すように、積層基板５のキャリアき付銅箔２０の上にニッケル層を形成することなく、前述した図３（ａ）〜図７（ａ）までの工程と同一工程を遂行する。
これにより、積層基板５の薄膜銅箔２４の上に第１配線層３０が直接形成される。さらに、第１配線層３０のビア受けパッドＰ２の上にビアホールＶＨが配置された絶縁層４０が薄膜銅箔２４の上に形成される。また、ビアホールＶＨ内のビア導体を介して第１配線層３０に接続される第２配線層３２が絶縁層４０の上に形成される。
続いて、図１９（ａ）に示すように、前述した図７（ｂ）の工程と同様に、キャリア銅箔２２と薄膜銅箔２４との界面から剥離して、キャリア銅箔２２及びプリプレグ１０を薄膜銅箔２４から分離する。
次いで、図１９（ｂ）に示すように、図１９（ａ）の構造体から薄膜銅箔２４を硫酸と過酸化水素水との混合液によりウェットエッチングして除去する。第２実施形態では、薄膜銅箔２４と第１配線層３０との間にエッチングストップ層として機能するニッケル層が存在しない。
このため、薄膜銅箔２４をウェットエッチングする際に、第１配線層３０（銅）が多少エッチングされて絶縁層４０の下面から内側に後退した状態となる。絶縁層４０の下面からの第１配線層３０のへこみ量は２μｍ〜３μｍ程度である。
このように、第２実施形態では、第１配線層３０は絶縁層４０の凹部の底面に配置される。
続いて、図２０に示すように、前述した第１実施形態の図１０の工程と同様に、絶縁層４０の下面側に、電子部品搭載領域Ｒに開口部４２ａが配置されるようにソルダレジスト層４２を形成する。また、絶縁層４０の上面側に、第２配線層３２の接続部上に開口部４４ａが配置されたソルダレジスト層４４を形成する。
さらに、図２１に示すように、図２０の構造体を上下反転させる。以上により、第２実施形態の配線基板１ａが得られる。
第２実施形態の配線基板１ａでは、図２１の部分拡大断面図に示すように、第１実施形態と同様に、第１配線層３０の第２面Ｓ２の表面粗さは側面Ｂの表面粗さよりも大きく設定される。また同様に、第１配線層３０の第１面Ｓ１表面粗さは側面Ｂの表面粗さよりも大きく設定される。
第２実施形態の配線基板１ａは、第１実施形態の配線基板１と同様な効果を奏する。
また、第２実施形態では、第１配線層３０が絶縁層４０の上面から内側に後退しているため、外部から衝撃がかかる際に第１配線層３０へのダメージを低減することができる。
第２実施形態の配線基板１ａにおいも、同様に、半導体チップなどの電子部品が第１配線層３０に接続されて電子部品装置が構築される。
（第３実施形態）
図２２〜図２４は第３実施形態の配線基板の製造方法を示す図、図２５は第３実施形態の配線基板を示す図である。第３実施形態が第１実施形態と異なる点は、キャリア付き銅箔２０の薄膜銅箔２４の代わりにニッケル箔を使用することにある。
第３実施形態の配線基板の製造方法では、図２２（ａ）に示すように、プリプレグ１０の上にキャリア付金属箔２０ａが接着された積層基板５ａを用意する。
キャリア付金属箔２０ａは、プリプレグ１０側に配置されたキャリア銅箔２２とその上に配置されたニッケル箔２８とから形成される。
第１実施形態の図２（ａ）の積層基板５と同様に、積層基板５ａでは、キャリア銅箔２２とニッケル箔２８との間に離型剤（不図示）が形成されている。このため、キャリア銅箔２２とニッケル箔２８との界面で容易に剥離できるようになっている。
このように、第３実施形態では、第１配線層を形成する下地層として、プリプレグ１０の上に、下から順に、キャリア銅箔２２及びニッケル箔２８が積層された積層基板５ａが使用される。
ニッケル箔２８の他に、第１配線層（銅）に対して選択的にウェットエッチングできる特性の金属箔を使用することができる。
次いで、積層基板５ａのニッケル箔２８の上に、前述した第１実施形態の図３（ａ）〜図７（ａ）までの工程と同一工程を遂行する。
これにより、図２２（ｂ）に示すように、積層基板５ａのニッケル箔２８の上に第１配線層３０が形成される。さらに、第１配線層３０のビア受けパッドＰ２の上にビアホールＶＨが配置された絶縁層４０がニッケル箔２８の上に形成される。また、ビアホールＶＨ内のビア導体を介して第１配線層３０に接続される第２配線層３２が絶縁層４０の上に形成される。
なお、プリプレグ１０の両面にキャリア付金属箔２０ａが形成された積層基板を使用し、その積層基板の両面に多層配線層を形成してもよい。
続いて、図２３（ａ）に示すように、キャリア銅箔２２とニッケル箔２８との界面から剥離して、キャリア銅箔２２及びプリプレグ１０をニッケル箔２８から分離する。
さらに、図２３（ｂ）に示すように、図２３（ａ）の構造体からニッケル箔２８を硝酸系のウェットエッチャントでエッチングして、第１配線層３０（銅）及び絶縁層４０に対して選択的に除去する。
その後に、図２４に示すように、前述した第１実施形態の図１０の工程と同様に、絶縁層４０の下面側に、電子部品搭載領域Ｒに一括した開口部４２ａが配置されるようにソルダレジスト層４２を形成する。また、絶縁層４０の上面側に、第２配線層３２の接続部上に開口部４４ａが配置されたソルダレジスト層４４を形成する。
そして、図２５に示すように、図２４の構造体を上下反転させる。これにより、第３実施形態の配線基板１ｂが得られる。第３実施形態の配線基板１ｂは、第１実施形態の図１１の配線基板１と同一構造であるので、その詳しい説明を省略する。第３実施形態の配線基板１ｂは、第１実施形態の配線基板１と同様な効果を奏する。
また、第３実施形態では、第１実施形態で使用した積層基板５のキャリア付き銅箔２０の薄膜銅箔２４の代わりにニッケル箔２８を使用し、ニッケル層を電解めっきで形成する工程を省略している。
このため、第３実施形態では、第１実施形態よりも工程数が減るため、製造コストの削減を図ることができる。
（第４実施形態）
図２６〜図２９は第４実施形態の配線基板の製造方法を示す図である。図３０は第４実施形態の配線基板を示す図である。第４実施形態では、コア基板の上にセミアディティ法によって形成された配線層に対して第１実施形態と同様な粗化処理を行う。
まず、図２６（ａ）に示すような構造のコア基板６０を用意する。コア基板６０には厚み方向に貫通するスルーホールＴＨが形成されており、スルーホールＴＨの内壁にはスルーホールめっき層６２が形成されている。コア基板６０はガラスエポキシ樹脂などの絶縁材料から形成される。
また、コア基板１０の両面側には第１配線層７０がそれぞれ形成されている。両面側の第１配線層７０はスルーホールめっき層６２を介して相互接続されている、スルーホールＴＨの残りの孔には樹脂体６４が充填されている。
あるいは、スルーホールＴＨ内の全体に貫通導体が埋め込まれ、両面側の第１配線層７０が貫通導体を介して相互接続されていてもよい。
次いで、図２６（ｂ）に示すように、コア基板６０の両面側に、エポキシ樹脂又はポリイミド樹脂などの未硬化の樹脂フィルムを貼付し、加熱処理して硬化させることにより、第１絶縁層８０をそれぞれ形成する。
その後に、両面側の第１絶縁層８０をレーザで加工することにより、両面側の第１配線層７０の接続部に到達する第１ビアホールＶＨ１をそれぞれ形成する。
さらに、過マンガン酸法などによって第１ビアホールＶＨ１内をデスミア処理することにより、樹脂スミアを除去してクリーニングする。
あるいは、感光性樹脂を塗布し、フォトリソグラフィに基づいてパターン化することにより、第１ビアホールＶＨ１を備えた第１絶縁層８０を形成してもよい。
第４実施形態では、配線層が形成される下地層は、コア基板６０の上に形成された第１絶縁層８０である。第４実施形態では、第１〜第３実施形態と違って、下地層として形成された第１絶縁層８０は、後に除去されることなく配線基板内に残される。
次いで、図２７（ａ）に示すように、両面側の第１絶縁層８０の上に、第１ビアホールＶＨ１内のビア導体を介して第１配線層７０に接続される第２配線層７２を形成する。第２配線層７２はセミアディティブ法によって形成される。
詳しく説明すると、図２８（ａ）に示すように、第１絶縁層８０上及び第１ビアホールＶＨ１の内面に無電解めっき又はスパッタ法により銅などからなるシード層７２ａを形成する。
次いで、図２８（ｂ）に示すように、第２配線層７２が配置される領域に開口部１４ａが設けられためっきレジスト層１４を形成する。
続いて、図２８（ｃ）に示すように、シード層７２ａをめっき給電経路に利用する電解めっきにより、めっきレジスト層１４の開口部１４ａに銅などからなる金属めっき層７２ｂを形成する。その後に、図２８（ｄ）に示すように、めっきレジスト層１４を除去する。
さらに、図２８（ｅ）に示すように、金属めっき層７２ｂをマスクにしてシード層７２ａをウェットエッチングにより除去する。これにより、シード層７２ａ及び金属めっき層７２ｂから第２配線層７２が形成される。
さらに、図２７（ａ）に戻って説明すると、第２配線層７２に対して第１実施形態と同様な条件で粗化処理を行う。これにより、図２７（ｂ）の部分拡大断面図に示すように、第１実施形態と同様に、第２配線層７２の上面Ａの表面粗さが側面Ｂの表面粗さよりも大きく設定される。
次いで、図２９に示すように、第１絶縁層８０の上に、第２配線層７２の接続部上に第２ビアホールＶＨ２が配置された第２絶縁層８２を形成する。さらに、第２絶縁層８２の上に第２ビアホールＶＨ２内のビア導体を介して第２配線層７２に接続される第３配線層７４を形成する。
その後に、図３０に示すように、コア基板６０の上面側に、第３配線層７４の接続部上に開口部８４ａが配置されたソルダレジスト層８４を形成する。また、コア基板６０の下面側に、第２配線層７２の接続部上に開口部８６ａが配置されたソルダレジスト層８６を形成する。
以上により、第４実施形態の配線基板１ｃが得られる。
第４実施形態の配線基板１ｃでは、コア基板１０の上面側の第３配線層７４に半導体チップなどがフリップチップ接続され、コア基板１０の下面側の第２配線層７２の接続部がマザーボードなどの実装基板に接続される。
第４実施形態の配線基板１ｃでは、図３０の部分拡大断面図に示すように、第２配線層７２の上面Ａの表面粗さが側面Ｂの表面粗さよりも大きく設定される。このため、第２配線層７２が高周波の信号の伝送経路となる場合、第１実施形態と同様に、伝搬損失を低減できる。
また、第２配線層７２の上面Ａは十分に粗化されているため、第２絶縁層８２の十分な密着性を確保することができる。
コア層６０の両面側の配線層の積層数は任意に設定することができる。配線基板１ｃの任意の配線層を前述した第１実施形態と同様な条件で粗化することにより、任意の配線層の上面の表面粗さが側面の表面粗さよりも大きく設定することができる。
また、第４実施形態の配線基板１ｃの第２配線層７２は、セミアディティブ法で形成されるため、シード層７２ａ及びその上の金属めっき層７２ｂにより形成される。
前述した予備的事項で説明した配線層の形成方法では、シード層のエッチング工程及び配線層の粗化工程で、配線層の上面及び側面のエッチング量が同じである。
このため、例えば、配線層のライン（幅）：スペース（間隔）が８μｍ：８μｍ以下に狭ピッチ化されると、配線層の幅が細くなって設計スペックから外れやすくなり、微細配線の形成が困難になる。
しかし、第４実施形態では、第２配線層７２の側面の粗化を抑制する分だけ、第２配線層７２の細りが低減されるため、微細配線を形成する際に有利となる。
１，１ａ，１ｂ，１ｃ…配線基板、１ｘ…多層配線基板、２，２ａ，２ｂ，２ｃ…電子部品装置、５，５ａ…積層基板、１０…プリプレグ、１２，１４…めっきレジスト層、１２ａ，１４ａ，４２ａ，４４ａ，４６ａ，８４ａ，８６ａ…開口部、２０…キャリア付き銅箔、２２…キャリア銅箔、２４…薄膜銅箔、２６…ニッケル層、２６ａ…被覆部、３０ａ…微細配線部、３０ｘ…金属めっき層、３０，７０…第１配線層、３２，７２…第２配線層、３４，７４…第３配線層、４０…絶縁層、４１…下側絶縁層、４２，４４，４６，８４，８６…ソルダレジスト層、５０…半導体チップ，５２…端子、５４…アンダーフィル樹脂、５６…はんだ、６０…コア基板、６２…スルーホールめっき層、６４…樹脂体、７２ａ…シード層、７２ｂ…金属めっき層、８０…第１絶縁層、８２…第２絶縁層、Ａ…上面、Ｂ…側面、Ｃ…下面、Ｐ１…電子部品搭載パッド、Ｐ２…ビア受けパッド、Ｐ３…外部接続パッド、Ｐ４…積層用接続パッド、Ｒ…電子部品搭載領域、Ｓ１…第１面、Ｓ２…第２面、ＴＨ…スルーホール、ＶＨ，ＶＨ１，ＶＨ２，ＶＨｘ…ビアホール。

Claims (11)

  1. 表面に半導体チップ搭載領域を有する絶縁層と、
    前記絶縁層に埋め込まれた配線層であって、前記絶縁層の半導体チップ搭載領域の表面から露出する第１面と、前記絶縁層で被覆された、前記第１面と反対側の第２面と、側面とを備える前記配線層と
    を有し、
    前記配線層は、配線部と、半導体チップ搭載用パッドと、ビア受けパッドと、を含み、
    前記絶縁層から露出する前記半導体チップ搭載用パッドの第１面は半導体チップの端子が接続されるパッドであり、
    前記ビア受けパッドの第２面に、前記絶縁層を貫通するビア導体が接続され、
    前記ビア導体は、前記ビア受けパッドに接続された一端部の直径より他端部の直径が大きい円錐台形状であり、
    前記配線層の第２面の表面粗さは、前記側面の表面粗さよりも大きいことを特徴とする配線基板。
  2. 前記配線層の第1面と、前記半導体チップ搭載領域を有する前記絶縁層の表面と、が面一であることを特徴とする請求項１に記載の配線基板。
  3. 前記配線層の第1面が、前記半導体チップ搭載領域を有する前記絶縁層の表面から前記絶縁層の内側に後退していることを特徴とする請求項１に記載の配線基板。
  4. 前記配線層の第１面の表面粗さは、前記側面の表面粗さよりも大きいことを特徴とする請求項１乃至３のいずれか一項に記載の配線基板。
  5. 前記配線層は、電解金属めっき層のみから形成されることを特徴とする請求項１乃至４のいずれか一項に記載の配線基板。
  6. 表面に半導体チップ搭載領域を有する絶縁層と、
    前記絶縁層に埋め込まれた配線層であって、前記絶縁層の半導体チップ搭載領域の表面から露出する第１面と、前記絶縁層で被覆された、前記第１面と反対側の第２面と、側面とを備える前記配線層と
    を有し、
    前記配線層は、配線部と、半導体チップ搭載用パッドと、ビア受けパッドと、を含み、
    前記絶縁層から露出する前記半導体チップ搭載用パッドの第１面は半導体チップの端子が接続されるパッドであり、
    前記ビア受けパッドの第２面に、前記絶縁層を貫通するビア導体が接続され、
    前記ビア導体は、前記ビア受けパッドに接続された一端部の直径より他端部の直径が大きい円錐台形状であり、
    前記配線層の第２面の表面粗さが、前記側面の表面粗さよりも大きく設定された配線基板と、
    前記配線基板の前記半導体チップ搭載用パッドの第１面に端子が接続された半導体チップと
    を有することを特徴とする電子部品装置。
  7. 下地層の上に配線層を形成する工程と、
    前記配線層の上面の表面粗さが側面の表面粗さより大きくなるように、前記配線層の粗化されていない上面及び側面を粗化処理液で同時に粗化する工程と、
    前記下地層及び前記配線層の上に絶縁層を形成する工程と
    を有することを特徴とする配線基板の製造方法。
  8. 前記下地層は最上に金属層又は金属箔を含み、
    前記配線層を形成する工程は、
    前記金属層又は金属箔の上に、開口部が設けられためっきレジスト層を形成する工程と、
    前記金属層又は金属箔をめっき給電経路に利用する電解めっきにより、前記めっきレジスト層の開口部に金属めっき層を形成する工程と、
    前記めっきレジスト層を除去する工程とを含み、
    前記絶縁層を形成する工程の後に、
    前記下地層を除去して、前記配線層の下面を露出させる工程と、
    前記配線層の下面を粗化する工程と有することを特徴とする請求項７に記載の配線基板の製造方法。
  9. 前記下地層は絶縁層であり、
    前記配線層を形成する工程は、
    前記絶縁層の上にシード層を形成する工程と、
    前記シード層の上に、開口部が設けられためっきレジスト層を形成する工程と、
    前記シード層をめっき給電経路に利用する電解めっきにより、前記めっきレジスト層の開口部に金属めっき層を形成する工程と、
    前記めっきレジスト層を除去する工程と、
    前記金属めっき層をマスクにして前記シード層を除去する工程とを含むことを特徴とする請求項７に記載の配線基板の製造方法。
  10. 前記下地層の金属層又は金属箔は、ニッケルから形成され、
    前記配線層は銅から形成されることを特徴とする請求項８に記載の配線基板の製造方法。
  11. 前記配線層を粗化する工程において、
    前記粗化処理液が上方から前記配線層にスプレーされることを特徴とする請求項７乃至１０のいずれか一項に記載の配線基板の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016207893A (ja) * 2015-04-24 2016-12-08 イビデン株式会社 プリント配線板およびその製造方法
JP6783614B2 (ja) * 2016-10-11 2020-11-11 株式会社ディスコ 配線基板の製造方法
US11948898B2 (en) 2019-05-16 2024-04-02 Intel Corporation Etch barrier for microelectronic packaging conductive structures
US20230050814A1 (en) * 2020-07-08 2023-02-16 Sumitomo Electric Industries, Ltd. Flexible printed wiring board and method of manufacturing the same
KR20220042632A (ko) * 2020-09-28 2022-04-05 삼성전기주식회사 인쇄회로기판
TW202239287A (zh) * 2020-12-17 2022-10-01 韓商Ｌｇ伊諾特股份有限公司 電路板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0628941B2 (ja) * 1988-09-20 1994-04-20 株式会社日立製作所 回路基板及びその製造方法
JP3054018B2 (ja) 1993-12-28 2000-06-19 イビデン株式会社 プリント配線板の製造方法
JP2002374066A (ja) 2001-06-14 2002-12-26 Ibiden Co Ltd 多層プリント配線板の製造方法
JP2004152869A (ja) * 2002-10-29 2004-05-27 Kyocera Corp 配線基板
JP2005136042A (ja) * 2003-10-29 2005-05-26 Kyocera Corp 配線基板及び電気装置並びにその製造方法
JP5203108B2 (ja) 2008-09-12 2013-06-05 新光電気工業株式会社 配線基板及びその製造方法
JP5296590B2 (ja) * 2009-03-30 2013-09-25 新光電気工業株式会社 半導体パッケージの製造方法
JP5603600B2 (ja) * 2010-01-13 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体パッケージ
US8581418B2 (en) * 2010-07-21 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die stacking using bumps with different sizes
JP5580374B2 (ja) * 2012-08-23 2014-08-27 新光電気工業株式会社 配線基板及びその製造方法

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