KR20190052458A - 인쇄회로기판 - Google Patents

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KR20190052458A
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Abstract

본 발명의 일 측면에 따른 인쇄회로기판은, 하면에 제1 회로가 매립된 절연층; 상기 절연층과 상기 제1 회로 사이에 개재된 제1 접착층; 및 상기 졀연층의 상면에 형성된 제2 접착층을 포함하고, 상기 제2 접착층의 유전손실은 상기 절연층의 유전손실보다 작고, 상기 제1 회로의 상면의 조도는 0.1um 보다 작다.

Description

인쇄회로기판{PRINTED CIRCUIT BOARD}
본 발명은 인쇄회로기판에 관한 것이다.
무선통신 기술의 발전으로 단순한 음성송수신 위주의 통신 서비스에서부터 동영상 방송, 화상전화, 파일전송과 같은 다양한 멀티미디어 응용 서비스가 증대 되고 있다. 이러한 다양한 무선통신 서비스의 시작 이면에는 사용주파수 대역의 밴드 다중화와 GHz 이상의 고주파 대역 이용이 있었다. 특히, 무선통신 기술에 사용되는 고주파 대역은 60GHz 이상까지 검토되고 있다. 이에 따라, 고주파 신호 전송 시 우려되는 신호 손실을 저감할 수 있는 인쇄회로기판 개발이 중요해지고 있다.
공개특허공보 10-2011-0002112 (공개: 2011.01.06)
본 발명은 신호 손실이 감소되는 인쇄회로기판을 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 따르면, 하면에 제1 회로가 매립된 절연층; 상기 절연층과 상기 제1 회로 사이에 개재된 제1 접착층; 및 상기 졀연층의 상면에 형성된 제2 접착층을 포함하고, 상기 제2 접착층의 유전손실은 상기 절연층의 유전손실보다 작고, 상기 제1 회로의 상면의 조도는 0.1um 보다 작은 인쇄회로기판이 제공된다.
본 발명의 다른 측면에 따르면, 복수의 단위층으로 이루어지는 인쇄회로기판에 있어서, 상기 복수의 단위층의 중 상하로 적층되는 인접한 두 개의 단위층 각각은, 하면에 회로가 매립된 절연층; 상기 절연층과 상기 회로 사이에 개재된 제1 접착층; 및 상기 졀연층의 상면에 형성된 제2 접착층을 포함하고, 상기 제2 접착층의 유전손실은 상기 절연층의 유전손실보다 작고, 상기 회로의 상면 조도는 0.1um 보다 작은 인쇄회로기판이 제공된다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 2 내지 도 10은 본 발명의 실시예에 따른 인쇄회로기판 제조 방법을 나타낸 도면.
본 발명에 따른 인쇄회로기판의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 인쇄회로기판을 나타낸 도면이다.
도 1a 내지 도 1d를 참조하면, 본 발명의 일 실시예에 따른 인쇄회로기판은, 절연층(100), 제1 접착층(120), 제2 접착층(130)을 포함한다.
절연층(100)은 수지와 같은 절연물질로 조성되는 자재이다. 절연층(100)의 수지는 열경화성 수지, 열가소성 수지 등의 다양한 재료로 이루어질 수 있다. 예를 들어, 절연층(100)은 에폭시계 수지 또는 폴리이미드일 수 있다. 여기서, 에폭시계 수지는 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 노볼락계 에폭시 수지, 크레졸 노볼락계 에폭시 수지, 고무 변성형 에폭시 수지, 고리형 알리파틱계 에폭시 수지, 실리콘계 에폭시 수지, 질소계 에폭시 수지, 인계 에폭시 수지 등일 수 있으나, 이에 한정되지 않는다.
절연층(100)은 상기의 에폭시계 수지 또는 폴리이미드에 유리 섬유(glass cloth)와 같은 섬유 보강재가 포함되거나, 실리카와 같은 무기 필러(filler)가 함유된 것일 수 있다. 전자의 경우로 프리프레그(Prepreg; PPG)가 있고, 후자의 경우로 ABF(Ajinomoto Build-up Film)와 같은 빌드업 필름(build up film)이 있다.
한편, 절연층(100)의 유전손실은 비교적 작을 수 있다. 예를 들어, 절연층(100)의 유전정접은 0.004 이하일 수 있다. 여기서, 유전정접은 신호 전송 시 절연층(100)에 의하여 손실되는 전력(유전손실)의 비율을 의미한다. 유전정접이 클수록 유전손실이 크다.
절연층(100)에는 회로(110)가 형성된다. 회로(110)는 절연층(100) 일면에 형성되며, 절연층(100) 일면에 매립될 수 있다. 회로(110)가 절연층(100) 일면에 매립되는 것은 캐리어를 사용하여 회로(110)를 형성한 결과일 수 있다.
회로(110)는 전기 신호를 전달하기 위하여 패턴화 되어 있는 전도체이다. 회로(110)에는 10GHz 이상의 주파수를 가지는 전기 신호가 전송될 수 있다. 회로(110)는 구리(Cu), 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등의 금속 또는 이들의 합금으로 이루어질 수 있다.
회로(110)의 절연층(100)과 접촉되는 표면의 조도(Ra)는 0.1um 보다 작을 수 있다. 즉, 절연층(100) 일면에 매립되는 회로(110)의 상면 및/또는 측면의 표면 조도(Ra)는 0.1um 보다 작을 수 있다. 또한, 회로(110)의 하면의 표면 조도 역시 0.1um 보다 작을 수 있다. 바람직하게는 회로(110)의 표면의 조도는 없을 수 있다(Ra=0). 이는 회로(110)의 표면에 조화 처리를 하지 않는다는 의미일 수 있다.
회로(110)의 표면에 조도가 작으면 'skin effect'가 감소할 수 있다. skin effect는 회로의 표면 조도에 의하여 커질 수 있으며, 이러한 skin effect는 신호 손실을 야기한다. 표면 조도가 0.1um보다 작은 경우에 표면 조도가 0.1um 이상인 경우에 비하여 skin effect를 현저히 저감시킬 수 있고, 그 결과 신호 손실이 현저히 감소할 수 있다. 실험 결과에서, 회로 표면에 조화 처리(CZ8101 사용) 수행하여 회로 표면 조도가 0.4um 보다 큰 경우에 비하여, 조화 처리 미수행으로 표면 조도가 0.1um 미만인 회로의 경우, 신호 손실이 20~30% 감소하였다.
절연층(100)에는 회로(110)와 연결되도록 절연층(100)을 관통하는 비아(140)를 더 포함할 수 있다. 비아(140)는 서로 다른 층에 형성된 회로(110)를 서로 전기적으로 연결하며, 회로(110)의 일부분 상에 위치할 수 있다.
비아(140)는 구리(Cu), 주석(Sn), 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등의 금속 또는 이들의 합금으로 이루어질 수 있다. 비아(140)의 용융점은 회로(110)의 용융점보다 낮을 수 있다. 비아(140)는 도금 또는 금속 페이스트 충진으로 형성될 수 있다.
비아(140)의 종단면 형상은 다양할 수 있고, 도면에는 비아(140)의 종단면 형상이 사각형이지만, 제조 공정에 따라 비아(140)의 종단면 형상이 역사다리꼴일 수 있다. 즉, 비아(140)의 횡단면 면적은 절연층(100)의 타면에서 일면으로 갈수록 작아질 수 있다.
회로(110)의 절연층(100)과 맞닿는 표면의 조도가 거의 없으므로, 회로(110)와 절연층(100)의 밀착력 문제를 해결하기 위하여 제1 접착층(120)이 절연층(100)과 회로(110) 사이에 형성된다. 즉, 제1 접착층(120)을 통하여 절연층(100)과 회로(110)가 서로 강하게 접착될 수 있다.
제1 접착층(120)에 의하여 회로(110)와 절연층(100) 간의 박리강도는 0.5 kgf/cm 보다 클 수 있다.
제1 접착층(120)은 절연층(100)과 회로(110)가 맞닿는 면적에 형성된다. 제1 접착층(120)은 그뿐만 아니라 절연층(100)의 일면 중 절연층(100)과 회로(110)가 맞닿지 않는 부분까지 연장될 수 있다. 다만, 제1 회로(110)의 표면 중 절연층(100)과 맞닿지 않는 부분에는 형성되지 않을 수 있으나, 이러한 특징으로 한정되는 것은 아니다. 회로(110)가 절연층(100) 일면에 매립되는 경우, 제1 접착층(120)은 절연층(100)의 일면과 회로(110)의 표면을 따라 구불구불하게 형성될 수 있다.
제1 접착층(120)은 유기 박막일 수 있다. 예를 들어, 제1 접착층(120)은 실란 커플링을 포함하는 유기 박막일 수 있다. 또한, 이러한 제1 접착층(120)은 nm 수준의 두께를 가질 수 있다.
절연층(100)에 비아(140)가 형성되는 경우, 비아(140)는 제1 접착층(120)을 관통할 수 있다.
제2 접착층(130)은 절연층(100)의 타면에 형성된다. 제2 접착층(130)은 절연층(100)과 다른 층에 위치한 회로와의 밀착력을 확보하기 위하여 필요하다.
제2 접착층(130)의 유전손실은 절연층(100)의 유전손실보다 작다. 특히, 제2 접착층(130)의 유전정접은 절연층(100)의 유전정접보다 작다. 절연층(100)의 유전정접이 0.004 이하인 경우, 제2 접착층(130)의 유전정접이 0.003일 수 있다.
제2 접착층(130)의 유전정접이 절연층(100)의 유전정접보다 작기 때문에, 신호 손실이 감소될 수 있다.
제2 접착층(130)은 실리콘계 수지재로 이루어질 수 있고, 제2 접착층(130)에는 무기 필러가 함유될 수 있다. 무기 필러의 종류 및 함유량이 조절됨에 따라, 제2 접착층(130)의 유전정접이 절연층(100)의 유전정접보다 작을 수 있다.
제2 접착층(130)의 두께는 제1 접착층(120)의 두께보다 클 수 있고, 절연층(100)의 두께보다 작을 수 있다. 제1 접착층(120)과 제2 접착층(130)은 서로 이격되어 맞닿지 않을 수 있다.
한편, 절연층(100)에 비아(140)가 형성되는 경우, 비아(140)는 제2 접착층(130)을 관통할 수 있다.
도 1a를 참조하면, 본 발명의 실시예에 따른 인쇄회로기판은, 하면에 제1 회로(110a)가 매립된 절연층(100), 절연층과 제1 회로(110a) 사이에 개재된 제1 접착층(120), 절연층(100)의 상면에 형성된 제2 접착층(130)을 포함하고, 제2 접착층(130) 상에 형성되고 제1 회로(110a)와 전기적으로 연결되는 제2 회로(110b)를 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 인쇄회로기판은, 비아(140)를 더 포함하여, 제1 회로(110a)와 제2 회로(110b)가 비아(140)에 의하여 연결될 수 있다. 비아(140)는 절연층(100)을 관통하여 제1 회로(110a) 및 제2 회로(110b)와 연결되며, 제1 접착층(120)과 제2 접착층(130)을 모두 관통한다. 이 경우, 비아(140)의 하면은 제1 회로(110a)에 상면은 제2 회로(110b)에 연결된다.
제1 회로(110a) 및 제2 회로(110b)는 앞서 설명한 회로(110)와 동일하다.
특히, 제1 회로(110a)의 상면 및/또는 측면의 표면 조도(Ra)는 0.1um 보다 작으며, 제2 회로(110b)의 하면의 표면 조도(Ra)는 0.1um보다 작을 수 있다. 제1 회로(110a)의 측면의 표면 조도 역시 0.1um 보다 작을 수 있다. 제1 회로(110a)의 하면의 표면 조도 역시 0.1um 보다 작을 수 있다.
제1 접착층(120)은 표면 조도가 거의 없는 제1 회로(110a) 표면에 형성됨으로써 절연층(100)과의 밀착력을 확보할 수 있다. 제1 접착층(120)은 절연층(100)의 하면 상으로 연장될 수 있다.
제2 접착층(130)은 표면 조도가 거의 없는 제2 회로(110b)와 절연층(100)과의 밀착력을 확보하는 역할을 하도록, 절연층(100)과 제2 회로(110b) 사이에 개재된다.
제2 접착층(130)의 유전정접은 절연층(100)의 유전정접보다 작으며, 이로써, 고주파 신호가 흐르는 회로(110a, 110b) 주변의 유전손실이 감소될 수 있다.
제1 접착층(120)은 제1 접착층(120) 및 제2 접착층(130) 각각의 두께는 절연층(100)의 두께보다 작고, 특히, 제1 접착층(120)의 두께는 제2 접착층(130)의 두께보다 작을 수 있으며, 제1 접착층(120)과 제2 접착층(130)은 절연층(100)을 사이에 두고 서로 이격될 수 있다.
제1 접착층(120)은 유기 박막으로서 실란 커플링을 포함할 수 있고, 제2 접착층(130)은 실리콘 계열의 수지재일 수 있다.
도 1b를 참조하면, 본 발명의 실시예에 따른 인쇄회로기판에 포함된 비아(140)는 제1 금속층(141) 및 제2 금속층(142)을 포함할 수 있다.
제1 금속층(141)은 제1 회로(110a)에 접촉 및 연결되고, 제2 금속층(142)은 제1 금속층(141) 상에 형성될 수 있다. 제2 금속층(142)은 제2 회로(110b)에 접촉 및 연결될 수 있다.
제2 금속층(142)의 용융점은 제1 금속층(141)의 용융점보다 낮을 수 있다. 예를 들어, 제1 금속층(141)은 구리(Cu), 제2 금속층(142)은 주석(Sn)을 주성분으로 할 수 있다. 제1 금속층(141)과 제2 금속층(142)은 도금 또는 금속 페이스트 충진으로 형성될 수 있다.
도 1c 도 1d를 참조하면, 인쇄회로기판은 복수의 단위층(도 9의 도면번호 10 참고)으로 이루어질 수 있다. 복수의 단위층 중 상하로 적층되는 인접한 적어도 두 개의 단위층 각각은, 일면(예를 들어, 하면)에 회로(110)가 형성된 절연층(100); 상기 절연층(100)과 상기 회로(110) 사이에 형성된 제1 접착층(120); 및 상기 졀연층의 타면(예를 들어, 상면)에 형성된 제2 접착층(130)을 포함할 수 있다.
절연층(100)은 수지와 같은 절연물질로 조성되는 자재이다. 절연층(100)의 수지는 열경화성 수지, 열가소성 수지 등의 다양한 재료로 이루어질 수 있다. 예를 들어, 절연층(100)은 에폭시계 수지 또는 폴리이미드일 수 있다. 이에 대한 설명은 상술한 바와 동일하다.
절연층(100)에는 회로(110)가 형성된다. 회로(110)는 절연층(100) 일면에 형성되며, 절연층(100) 일면에 매립될 수 있다. 회로(110)는 전기 신호를 전달하기 위하여 패턴화 되어 있는 전도체이다. 회로(110)는 전기 전도 특성을 고려하여 구리(Cu), 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등의 금속 또는 이들의 합금으로 이루어질 수 있다.
회로(110)의 절연층(100)과 맞닿는 상면 및/또는 측면의 표면 조도(Ra)는 0.1um 보다 작을 수 있다. 바람직하게는 회로(110)의 절연층(100)과 맞닿는 표면의 조도는 없을 수 있다. 나아가, 회로(110)의 하면의 표면 조도 역시 0.1um 보다 작을 수 있다.
절연층(100)에는 회로(110)와 연결되도록 절연층(100)을 관통하는 비아(140)를 더 포함할 수 있다. 비아(140)는 서로 다른 단위층에 형성된 회로(110)를 서로 전기적으로 연결하며, 회로(110)의 일부분 상에 위치할 수 있다. 비아(140) 역시 구리(Cu), 은(Ag), 주석(Sn), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등의 금속 또는 이들의 합금으로 이루어질 수 있고, 도금 또는 금속 페이스트 충진으로 형성될 수 있다. 비아(140)의 용융점은 회로(110)의 용융점보다 낮을 수 있다.
특히, 도 1d를 참조하면, 비아(140)는 제1 금속층(141) 및 제2 금속층(142)을 포함할 수 있다. 제1 금속층(141)은 회로(110) 상면에 접촉 및 연결되고, 제2 금속층(142)은 제1 금속층(141) 상에 형성될 수 있다. 제2 금속층(142)은 다른 단위층에 형성된 회로와 접촉 및 연결된다.
제2 금속층(142)의 용융점은 제1 금속층(141)의 용융점보다 낮을 수 있다. 예를 들어, 제1 금속층(141)은 구리(Cu), 제2 금속층(142)은 주석(Sn)을 주성분으로 할 수 있다. 제1 금속층(141)과 제2 금속층(142)은 도금 또는 금속 페이스트 충진으로 형성될 수 있다.
서로 다른 단위층에 형성된 비아(140)는 서로 스택(stack) 구조를 이룰 수 있다. 스택 구조는 한 비아를 다른 비아 측으로 투영(또는 비아들을 인쇄회로기판과 평행한 어느 가상의 동일평면 상으로 투영)하였을 때 서로 겹치는 구조이며, 나아가 중심선이 수직으로 일렬로 배치될 수 있다.
회로(110)의 절연층(100)과 접촉하는 상면 및/또는 측면의 표면 조도가 거의 없으므로, 회로(110)와 절연층(100)의 밀착력 문제를 해결하기 위하여 제1 접착층(120)이 절연층(100)과 회로(110) 사이에 형성된다. 즉, 제1 접착층(120)을 통하여 절연층(100)과 회로(110)가 서로 강하게 접착될 수 있다. 예를 들어, 절연층(100)과 회로(110)의 박리강도는 0.5 kgf/cm 보다 클 수 있다.
제1 접착층(120)은 절연층(100)과 회로(110)가 맞닿는 면적(회로(110)의 상면 및/또는 측면)에 형성된다. 제1 접착층(120)은 그 뿐만 아니라 절연층(100)의 일면 중 절연층(100)과 회로(110)가 맞닿지 않는 부분(절연층(100)의 하면)까지 연장될 수 있다. 회로(110)가 절연층(100) 일면에 매립되는 경우, 제1 접착층(120)은 절연층(100)의 일면과 회로(110)의 표면을 따라 구불구불하게 형성될 수 있다.
제1 접착층(120)은 유기 박막일 수 있다. 예를 들어, 제1 접착층(120)은 실란 커플링을 포함하는 유기 박막일 수 있다. 또한, 이러한 제1 접착층(120)은 nm 수준의 두께를 가질 수 있다.
절연층(100)에 비아(140)가 형성되는 경우, 비아(140)는 제1 접착층(120)을 관통하 수 있다.
제2 접착층(130)은 절연층(100)의 타면에 형성된다. 제2 접착층(130)은 절연층(100)이 다른 층에 위치한 회로(110)와의 밀착력을 확보하기 위하여 필요하다.
제2 접착층(130)의 유전손실은 절연층(100)의 유전손실보다 작다. 특히, 제2 접착층(130)의 유전정접은 절연층(100)의 유전정접보다 작다. 유전정접은 신호 전송 시 절연층(100)에 의하여 손실되는 전력(유전손실)의 비율을 의미한다. 유전정접이 클수록 유전손실이 크다.
제2 접착층(130)의 유전정접이 절연층(100)의 유전정접보다 작기 때문에, 신호 손실이 감소될 수 있다.
제2 접착층(130)은 실리콘계 수지재로 이루어질 수 있고, 제2 접착층(130)의 무기 필러 함량이 절연층(100)의 무기 필러 함량보다 클 수 있다.
제2 접착층(130)의 두께는 제1 접착층(120)의 두께보다 클 수 있고, 절연층(100)의 두께보다 작을 수 있다.
한 단위층 내에서는 제1 접착층(120)과 제2 접착층(130)은 서로 이격되어 맞닿지 않을 수 있다. 다만, 다른 단위층에 위치한 제1 접착층(120)과 제2 접착층(130)은 서로 접촉될 수 있다. 어느 하나의 단위층에 형성된 제1 접착층(120)은 인접한 다른 하나의 단위층에 형성된 제2 접착층(130)과 접촉될 수 있다. 구체적으로, 상부에 위치한 단위층에 형성된 제1 접착층(120)은 하부에 위치한 단위층에 형성된 상기 제2 접착층(130)과 접촉될 수 있다.
한편, 절연층(100)에 비아(140)가 형성되는 경우, 비아(140)는 제2 접착층(130)을 관통할 수 있다. 즉, 어느 하나의 단위층에 형성된 비아(140)는 상기 단위층에 형성된 제1 및 제2 접착층(120, 130)을 관통하여, 인접한 다른 한의 단위층에 형성된 회로(110)와 연결될 수 있다.
도 2 내지 도 10은 본 발명의 실시예에 따른 인쇄회로기판 제조 방법을 나타낸 도면이다.
도 2에서, 캐리어 상에 회로(110)를 형성하고 유기 박막과 같은 제1 접착층(120)을 형성한다. 캐리어는 절연재(C0)의 양면에 후막 금속박(C1) 및 박막 금속박(C2)이 형성된 것이며, 후막 금속박(C1)과 박막 금속박(C2) 사이에는 이형제가 개재된다. 이러한 금속박(C1, C2)은 구리일 수 있다.
회로(110)는 SAP, MSAP, Tenting 등 다양한 방식으로 형성될 수 있다.
제1 접착층(120)은 증착 또는 딥핑(dipping)의 방식으로 형성될 수 있다. 회로(110)가 형성된 후에 제1 접착층(120)이 형성되므로, 제1 접착층(120)은 회로(110)의 드러나 표면은 물론, 박막 금속박(C2) 표면 상에도 형성될 수 있다.
도 3에서 회로(110) 상에 절연층(100)이 형성된다. 절연층(100)은 도포 또는 시트 부착의 방식으로 형성될 수 있다. 절연층(100)의 두께는 회로(110)의 두께보다 클 수 있다.
도 4에서 제2 접착층(130)이 형성된다. 제2 접착층(130)은 절연층(100) 상에 적층될 수 있다. 절연층(100)의 두께는 회로(110)의 두께보다 크기 때문에, 제2 접착층(130)과 제1 접착층(120)은 서로 이격될 수 있다.
도 5에서 비아(140)가 형성된다. 비아(140)는 제1 접착층(120) 및 제2 접착층(130)을 관통할 수 있다. 비아(140)는 금속이 도금되거나 또는 금속 페이스트 충진 등의 방식으로 형성될 수 있고, 비아(140)의 용융점은 회로(110)의 용융점보다 작을 수 있다. 예를 들어, 회로(110)는 구리, 비아(140)는 주석을 주 성분으로 하는 금속으로 형성될 수 있다.
도 6에서 제2 접착층(130) 상에 보호필름(F)이 부착된다. 보호필름(F)은 PET일 수 있다.
도 7 및 도 8에서 단위층(10)이 보호필름(F)이 장착된 상태로 캐리어로부터 분리된다. 보호필름(F)은 캐리어에서 단위층(10)이 분리될 때, 단위층(10)을 보호한다.
도 8에서 도시되는 단위층(10)은 동일한 방식으로 복수로 형성될 수 있다.
도 9 및 도 10에서 복수의 단위층(10)이 가접 후 300도 이상의 고온 환경에서 일괄적층 된다. 최상부에는 최외층 회로(210) 및 최외층 절연층(200)이 형성된 층(20)이 위치하여 복수의 단위층(10)이 일괄적층될 수 있다. 최외층 절연층(200)에도 필요에 따라 제1 접착층(미도시)이 형성될 수 있으며, 이 경우, 최외층 절연층(200)과 최외층 회로(210) 사이에 제1 접착층이 개재될 수 있고, 특히, 최외층 회로(210)의 측면에 제1 접착층이 형성될 수 있다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
100, 200: 절연층
110, 210: 회로
120: 제1 접착층
130: 제2 접착층
140: 비아
F: 보호필름
10: 단위층

Claims (17)

  1. 하면에 제1 회로가 매립된 절연층;
    상기 절연층과 상기 제1 회로 사이에 개재된 제1 접착층; 및
    상기 절연층의 상면에 형성된 제2 접착층을 포함하고,
    상기 제2 접착층의 유전손실은 상기 절연층의 유전손실보다 작고,
    상기 제1 회로의 상면의 조도는 0.1um 보다 작은 인쇄회로기판.
  2. 제1항에 있어서,
    상기 제2 접착층 상에 형성되는 제2 회로를 더 포함하는 인쇄회로기판.
  3. 제1항에 있어서,
    상기 제2 회로 하면의 조도는 0.1um 보다 작은 인쇄회로기판.
  4. 제3항에 있어서,
    상기 제1 회로 및 상기 제2 회로와 연결되도록, 상기 절연층, 상기 제1 접착층 및 상기 제2 절연층을 관통하는 비아를 더 포함하는 인쇄회로기판.
  5. 제4항에 있어서,
    상기 비아는,
    상기 제1 회로와 연결되는 제1 금속층; 및
    상기 제1 금속층 상에 형성되어 상기 제2 회로와 연결되는 제2 금속층을 포함하고,
    상기 제2 금속층의 용융점은 상기 제1 금속층의 용융점보다 낮은 인쇄회로기판.
  6. 제1항에 있어서,
    상기 제1 접착층 및 제2 접착층 각각의 두께는 상기 절연층의 두께보다 작은 인쇄회로기판.
  7. 제1항에 있어서,
    상기 제1 접착층과 상기 제2 접착층은 서로 이격된 인쇄회로기판.
  8. 제1항에 있어서,
    상기 제1 접착층의 두께는 상기 제2 접착층의 두께보다 작은 인쇄회로기판.
  9. 제1항에 있어서,
    상기 제1 접착층은 실란 커플링을 포함하는 유기 박막인 인쇄회로기판.
  10. 제1항에 있어서,
    상기 제2 접착층은 실리콘계 수지재로 이루어지는 인쇄회로기판.
  11. 제1항에 있어서,
    상기 제1 접착층은 상기 절연층 하면 상으로 연장되는 인쇄회로기판.
  12. 복수의 단위층으로 이루어지는 인쇄회로기판에 있어서,
    상기 복수의 단위층의 중 상하로 적층되는 인접한 두 개의 단위층 각각은,
    하면에 회로가 매립된 절연층;
    상기 절연층과 상기 회로 사이에 개재된 제1 접착층; 및
    상기 절연층의 상면에 형성된 제2 접착층을 포함하고,
    상기 제2 접착층의 유전손실은 상기 절연층의 유전손실보다 작고,
    상기 회로의 상면 조도는 0.1um 보다 작은 인쇄회로기판.
  13. 제12항에 있어서,
    상기 회로의 하면 조도는 0.1um 보다 작은 인쇄회로기판.
  14. 제12항에 있어서,
    상기 각 단위층은,
    상기 회로와 연결되도록 상기 절연층을 관통하는 비아를 더 포함하고,
    상기 비아는 상기 제1 접착층 및 상기 제2 접착층을 관통하는 인쇄회로기판.
  15. 제14항에 있어서,
    상기 비아는,
    상기 회로 상면에 연결되는 제1 금속층; 및
    상기 제1 금속층 상에 형성되는 제2 금속층을 포함하고,
    상기 제2 금속층의 용융점은 상기 제1 금속층의 용융점보다 낮은 인쇄회로기판.
  16. 제14항에 있어서,
    서로 다른 단위층에 형성된 비아는 스택(stack) 구조를 이루는 인쇄회로기판.
  17. 제12항에 있어서,
    상부에 위치한 단위층에 형성된 상기 제1 접착층은 하부에 위치한 단위층에 형성된 상기 제2 접착층과 접촉되는 인쇄회로기판.
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