KR20190044438A

KR20190044438A - 인쇄회로기판

Info

Publication number: KR20190044438A
Application number: KR1020170136879A
Authority: KR
Inventors: 민태홍; 김주호
Original assignee: 삼성전기주식회사
Priority date: 2017-10-20
Filing date: 2017-10-20
Publication date: 2019-04-30
Also published as: JP2019080037A; KR20220150855A; JP7480458B2; JP2023036832A; TWI750385B; TW201918129A; JP7207688B2; KR102460870B1

Abstract

본 발명의 일 측면에 따른 인쇄회로기판은, 복수의 제1 절연층으로 이루어지고, 상측으로 개방된 캐비티를 구비한 제1 기판; 및 복수의 제2 절연층으로 이루어지고, 상기 캐비티 내에 위치하는 제2 기판을 포함하고, 상기 제2 절연층의 유전정접은 상기 제1 절연층의 유전정접보다 작다.

Description

인쇄회로기판{PRINTED CIRCUIT BOARD}

본 발명은 인쇄회로기판에 관한 것이다.

한국 및 일본을 포함하여, 각국에서는 전세계적으로 5G 상용화를 위한 기술개발에 총력을 기울이고 있다. 5G 시대의 10GHz 이상 주파수 대역에서의 원활한 신호 전송을 위해서는 기존에 존재하는 재료 및 구조로는 대응이 어려울 수 있다. 이에 따라, 수신된 고주파 신호를 손실 없이 메인 보드까지 전송하기 위한 새로운 재료 및 구조 개발이 이루어지고 있다.

공개특허공보 10-2011-0002112 (공개: 2011.01.06)

본 발명은 신호 손실이 감소되는 인쇄회로기판을 제공하는 것을 목적으로 한다.

본 발명의 일 측면에 따르면, 복수의 제1 절연층으로 이루어지고, 상측으로 개방된 캐비티를 구비한 제1 기판; 및 복수의 제2 절연층으로 이루어지고, 상기 캐비티 내에 위치하는 제2 기판을 포함하고, 상기 제2 절연층의 유전정접은 상기 제1 절연층의 유전정접보다 작은 인쇄회로기판이 제공된다.

도 1a 및 도 1b는 본 발명의 실시예에 따른 인쇄회로기판이 적용된 단말기를 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 3은 본 발명의 다른 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 인쇄회로기판 제조 방법을 나타낸 도면.
도 5는 도 4의 일부를 나타낸 도면.
도 6 내지 도 8은 본 발명의 다른 실시예에 따른 인쇄회로기판 제조 방법을 나타낸 도면.

본 발명에 따른 인쇄회로기판의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.

또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.

도 1a 및 도 1b는 본 발명의 실시예에 따른 인쇄회로기판이 적용된 단말기(1)를 나타낸 도면이다.

도 1a 및 도 1b를 참조하면, 전자기기 단말기(1)에는 인쇄회로기판(10)이 내장된다. 여기서 상기 인쇄회로기판(10)은 메인보드일 수 있다. 인쇄회로기판(10)은 제1 기판(100)과 제2 기판(200)으로 이루어지고, 제2 기판(200)의 유전손실은 제1 기판(100)의 유전손실보다 작다. 특히, 제2 기판(200)을 이루는 제2 절연층(210)의 유전정접은 제1 기판(100)을 이루는 제1 절연층(110)의 유전정접보다 작다.

제1 기판(100)은 메인보드인 인쇄회로기판(10)의 대부분을 차지하며, 제2 기판(200)은 인쇄회로기판(10)의 소정의 영역에 한하여 형성된다. 특히, 인쇄회로기판(10)에는 제1 소자(300), 제2 소자(400), 제3 소자(410) 등이 실장될 수 있고, 제1 소자(300)는 RF 처리부고, 제2 소자(400)는 IF 처리부일 수 있다. 제2 기판(200)은 제1 소자(300)와 제2 소자(400)를 연결하는 연결회로(500) 주변부에 형성될 수 있다.

도 1a는 제1 소자(300) 및 제2 소자(400)가 인쇄회로기판(10)에 실장된 모습이고, 도 1b는 제1 소자(300) 및 제2 소자(400)가 인쇄회로기판(10)에 실장되기 전의 모습으로, 제1 소자(300) 실장영역(300')과 제2 소자(400) 실장영역(400')이 도시되어 있다.

도 1b를 참조하면, 제2 기판(200)은 제1 소자(300)와 제2 소자(400)를 연결하는 연결회로(500) 주변부에 형성된다. 제1 소자(300)와 제2 소자(400)를 연결하는 연결회로(500)에는 10GHz 이상의 고주파 신호가 흐를 수 있다. 따라서, 고주파 신호가 흐르는 연결회로(500) 주변부에 유전정접이 작은 절연층이 배치됨으로써, 신호 손실이 저감될 수 있고, 더불어 유전정접이 작은 절연층 사용이 최소화됨으로써 비용 절감 효과가 발휘될 수 있다.

한편, 도 1a 및 도 1b에서 편의 상 연결회로(500)가 외부로 노출되도록 도시되어 있으나, 연결회로(500)는 제2 기판(200) 내부에 매립되어, 외부로 노출되지 않을 수 있다.

이하, 도 1a 내지 도 3을 참조하여, 본 발명의 실시예에 따른 인쇄회로기판에 대해 구체적으로 설명하기로 한다.

도 2는 본 발명의 일 실시예에 따른 인쇄회로기판을 나타낸 도면이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 인쇄회로기판은, 제1 기판(100), 제2 기판(200)을 포함한다. 여기서, 제2 기판(200)의 유전손실(Dielectric Loss)은 제1 기판(100)의 유전손실보다 작다. 유전손실은 유전체에 교류성 전계가 형성되었을 때 발생하는 손실 전력을 의미한다.

제1 기판(100)은 복수의 제1 절연층(110)으로 이루어지며, 상측으로 개방된 캐비티(cavity)(C)를 구비한다. 즉, 캐비티(C)는 복수의 제1 절연층(110) 중 최상부에 위치하는 2개 이상의 층을 관통한다.

제2 기판(200)은 제1 기판(100)의 캐비티(C)에 삽입된다. 제2 기판(200)은 복수의 제2 절연층(210)으로 이루어진다.

제1 절연층(110)과 제2 절연층(210)은 열경화성 수지, 열가소성 수지 등의 다양한 수지로 형성되며, 구체적으로 에폭시 수지 또는 폴리이미드 등일 수 있다. 여기서, 에폭시 수지는, 예를 들어, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 노볼락계 에폭시 수지, 크레졸 노볼락계 에폭시 수지, 고무 변성형 에폭시 수지, 고리형 알리파틱계 에폭시 수지, 실리콘계 에폭시 수지, 질소계 에폭시 수지, 인계 에폭시 수지 등일 수 있으나, 이에 한정되지 않는다.

제1 절연층(110)과 제2 절연층(210)은 상기 수지에 유리 섬유(glass cloth)와 같은 섬유 보강재가 포함되거나, 무기 필러(filler)가 충진된 것일 수 있다. 전자의 예로, 프리프레그(Prepreg; PPG)가 있고, 후자의 예로 ABF(Ajinomoto Build-up Film)와 같은 빌드업 필름(build up film)이 있다.

제2 절연층(210)의 유전정접(Dielectric dissipation factor, Df) 은 제1 절연층(110)의 유전정접보다 작다. 유전정접은 유전손실의 비율이고, 유전정접과 유전손실은 비례한다.

제2 절연층(210)의 수지는 제1 절연층(110)의 수지와 주 재료가 동일할 수 있다. 예를 들어, 제1 절연층(110)과 제2 절연층(210)은 PPG, ABF, PI일 수 있다. 다만, 제2 절연층(210)은 유전정접이 약 0.003일 수 있고, 이는 PPG, ABF, PI에 함유되는 물질(충진제 등)의 종류, 함량을 조절함으로써 구현될 수 있다.

제2 절연층(210)은 제1 절연층(110)과 전혀 다른 재료로 이루어질 수 있고, 특히, 제2 절연층(210)은 유전정접이 0.002 ~ 0.0001 사이의 값을 가지는 LCP(Liquid Crystal Polymer), PTFE(Polytetrafluoroethylene), PPE(Polyphenylene Ether), COP(Cyclo Olefin Polymer), PFA(Perfluoroalkoxy) 중 적어도 하나로 이루어질 수 있다.

한편, 제2 절연층(210)의 유전율(Permittivity), 유전상수(Dielectric Constant, Dk)는 제1 절연층(110)의 유전율, 유전상수보다 작다.

제1 기판(100)을 이루는 제1 절연층(110)은 복수로 형성되며, 제1 기판(100)에 삽입되는 제2 기판(200)의 층 수를 고려한다면, 제1 절연층(110)은 적어도 3층 이상으로 이루어질 수 있다. 예를 들어, 인쇄회로기판이 스마트폰에 내장되는 메인보드인 경우, 제1 기판(100)은 11 개의 제1 절연층(110)으로 구성되어 회로층 기준으로 12층일 수 있다.

제2 기판(200)은 제1 기판(100)의 캐비티(C) 내에 삽입되는 기판이다. 제2 기판(200)을 이루는 제2 절연층(210) 역시 복수로 형성된다. 상술한 바와 같이, 제2 기판(200)의 위치(즉, 제1 기판(100)의 캐비티(C) 위치)는 연결회로(500)의 위치에 따라 결정될 수 있다. 즉, 제2 기판(200)은 연결회로(500) 주변부에 형성된다. 또한, 연결회로(500)의 위치는 제1 소자(300)와 제2 소자(400) 그리고 연결비아(510)의 위치에 따라 결정될 수 있다. 이에 대한 구체적인 설명은 후술하기로 한다.

제2 기판(200)의 두께는 제1 기판(100)의 두께보다 작을 수 있다. 제2 기판(200)의 두께는 제1 기판(100)의 캐비티(C) 두께와 거의 동일할 수 있다. 또한, 캐비티(C)가 관통하는 제1 절연층(110)의 수와 제2 기판(200)을 이루는 제2 절연층(210)의 수는 동일하다. 즉, 캐비티(C)가 N 개의 제1 절연층(110)을 관통하며, 제2 기판(200)을 이루는 제2 절연층(210)도 N 개로 구성될 수 있다. 여기서, 제1 절연층(110)과 제2 절연층(210) 각각이 두께는 서로 실질적으로 동일할 수 있다. 이에 따라, 제1 기판(100)의 상면과 제2 기판(200)의 상면은 실질적으로 동일 평면 상에 위치할 수 있다.

인쇄회로기판에는 제1 소자(300), 제2 소자(400), 제3 소자(410) 등이 실장된다.

제1 소자(300)는 안테나를 구비하고 RF와 같은 고주파 신호를 처리할 수 있다. 예를 들어, 제1 소자(300)는 RF 처리부일 수 있다. RF 처리부는 안테나에서 수신된 신호를 노이즈 제거, 크기 증폭, 주파수 하향 변환(down converting)하여 제2 소자(400)로 송신한다. 반대로 제2 소자(400)로부터 수신된 신호를 증폭하여 안테나로 송신할 수 있다. RF 처리부는 antenna, amp, mixer, filter 등으로 구성될 수 있다. 이러한 제1 소자(300)는 복수일 수 있다. 도 1의 단말기(1)에서, 제1 소자는 두 개(300, 300a)로 구성된다.

제2 소자(400)는 제1 소자(300)와 연결되며 중간 주파수(intermediate frequency)를 처리한다. 제2 소자(400)는 IF 처리부일 수 있다. 제2 소자(400)는 제1 소자(300)와 신호를 주고 받을 수 있고, 제1 소자(300)와 제2 소자(400)가 주고 받는 신호는 10GHz 이상의 주파수를 가질 수 있고, 예를 들어 약 11.2GHz 의 고주파일 수 있다. 한편, 제2 소자(400)가 제1 소자(300)로부터 수신하는 신호는 아날로그인 반면, 제2 소자(400)에서 처리되어 제3 소자(410)로 송신되는 신호는 디지털 신호이다.

제1 소자(300)가 복수로 형성되더라도 제2 소자(400)는 한 개로 형성될 수 있다. 도 1의 단말기(1)에서, 제1 소자(300)는 두 개로 구성되지만, 제2 소자(400)는 한 개로 구성된다. 다만, 본 발명이 제2 소자(400)가 복수로 형성되는 경우를 배제하는 것은 아니다.

제3 소자(410)는 제2 소자(400)와 연결되며, 제3 소자(410)는 저주파 기저대역(base band) 신호를 처리한다.

제1 소자(300)는 제1 기판(100) 또는 제2 기판(200) 상에 실장된다. 제2 소자(400) 역시 제1 기판(100) 또는 제2 기판(200) 상에 실장된다. 제1 소자(300)와 제2 소자(400)는 제1 기판(100)과 제2 기판(200)에 걸쳐 실장될 수도 있다. 즉, 제1 소자(300)와 제2 소자(400)는 제1 기판(100) 및 제2 기판(200) 중 적어도 어느 하나 상에 실장될 수 있다. 한편, 제3 소자(410)는 제1 기판(100)에 실장되며, 저주파를 처리하는 제3 소자(410)와 연결된 회로에서 신호 손실률이 크지 않다면, 제2 기판(200)과 무관하게 제1 기판(100)에 실장될 수 있다. 소자의 실장은 제1 기판(100) 또는 제2 기판(200)의 최상층에 위치한 절연층에 형성된 패드(220')(pad)에 솔더볼과 같은 접합제를 매개로 이루어질 수 있다.

제1 소자(300)와 제2 소자(400)는 연결회로(500)를 통하여 전기적으로 연결된다. 상술한 바와 같이, 연결회로(500)를 통해 전송되는 신호는 10GHz 이상의 주파수를 가질 수 있다.

제1 소자(300)가 복수로 형성되는 경우, 각각의 제1 소자(300)가 한 개의 제2 소자(400)로 연결되기 위한 각각의 연결회로(500)가 필요하므로, 연결회로(500)가 복수로 형성될 수 있다. 한편, 하나의 제1 소자(300)와 하나의 제2 소자(400)를 연결하는 연결회로(500)는 복수일 수 있다. 이렇게 연결회로(500)가 복수인 경우, 연결회로(500) 간에는 서로 겹치지 않도록, 제2 기판(200)의 동일 층 또는 다른 층에 형성될 수 있다.

또한, 제1 소자(300) 및 제2 소자(400)는 연결회로(500)와 연결비아(510)를 통하여 연결된다. 연결비아(510)는 제1 기판(100) 또는 제2 기판(200)을 관통하여 형성될 수 있다. 각 소자와 연결회로(500)를 연결하는 연결비아(510)는 복수일 수 있다.

연결회로(500)의 적어도 일부는 제2 기판(200) 내에 형성된다. 제2 절연층(210)은 연결회로(500)의 적어도 일부를 감싸도록 형성된다. 예를 들어, 두 개의 제2 절연층(210) 사이에 연결회로(500)의 적어도 일부가 위치할 수 있다.

여기서, '일부'는 하나의 연결회로(500)에서 소정의 면적을 의미하거나, 복수의 연결회로(500) 중 선택된 한 개(또는 몇 개)의 연결회로(500)를 의미할 수 있다. 또한, 전자와 후자를 모두 의미할 수도 있다.

즉, '연결회로(500)의 적어도 일부는 제2 기판(200) 내에 형성된다'는 것은 하나의 제1 소자(300)와 제2 소자(400)를 연결하는 하나의 연결회로(500)의 일부분 또는 전부가 제2 기판(200) 내에 형성된다는 의미일 수 있다.

또는, '연결회로(500)의 적어도 일부는 제2 기판(200) 내에 형성된다'는 것은 연결회로(500)가 복수로 형성되고, 복수의 연결회로(500) 중 선택된 하나 이상의 연결회로(500)가 제2 기판(200) 내에 형성된다는 의미일 수 있다.

또는 상기 두 가지 의미를 모두 포괄할 수 있다.

한편, 연결회로(500)의 제2 기판(200) 내에 형성되지 않는 부분이나, 복수의 연결회로(500) 중 제2 기판(200) 내에 형성되지 않는 것은 제1 기판(100) 내에 위치한다.

이하, ①하나의 연결회로(500)의 전 영역이 제2 기판(200) 내에 형성되는 경우, ②하나의 연결회로(500) 중 일부 영역만 제2 기판(200) 내에 형성되는 경우, ③복수의 연결회로(500) 중 선택된 몇 개가 제2 기판(200) 내에 형성되는 경우를 나누어 설명한다. 다만, 본 발명이 이러한 경우로만 한정되는 것은 아니다.

①의 경우로, 연결회로(500)가 단수인 경우에 대해서 먼저 설명한다. 즉, 제1 소자(300) 및 제2 소자(400)가 모두 한 개씩 형성된 경우에 대해서 먼저 설명한다. 하지만, 제1 소자(300)가 복수인 경우에도 설명은 동일하게 적용될 수 있다.

인쇄회로기판에 제1 소자(300) 및 제2 소자(400)가 실장되고, 제1 소자(300) 및 제2 소자(400)가 '제2 기판(200)' 내에 형성된 연결비아(510)를 통하여 연결회로(500)와 연결되는 경우, 연결회로(500)는 제2 기판(200)의 제2 절연층(210)으로 둘러싸이고, 연결회로(500) 전 영역이 제2 기판(200) 내에 위치한다.

달리 설명하면, 제1 기판(100)의 캐비티(C)가 연결비아(510) 영역과 연결회로(500) 영역을 전부를 포함하도록 형성되고, 이에 따라, 제2 기판(200) 역시 연결비아(510) 영역과 연결회로(500) 영역을 전부를 커버하도록 형성된다. 이는 도 1b에 도시된 것으로 이해할 수 있다. 다만, 도 1b에 제1 소자(300)와 제2 소자(400) 각각에 연결비아(510)가 한 개씩 도시되어 있으나, 제1 소자(300)와 제2 소자(400)의 각 연결비아(510)는 복수로 형성될 수 있다.

만약, 제1 소자(300)가 복수인 경우에, 제2 기판(200) 역시 복수로 형성되어, 하나의 제2 기판(200)이 하나의 연결회로(500)를 포함할 수 있다.

②의 경우로, 제1 소자(300) 및 제2 소자(400)가 모두 한 개씩 형성된 경우에 대해서 먼저 설명하지만, 제1 소자(300)가 복수인 경우에도 동일하다.

도면에 도시되지는 않았으나, 제1 소자(300)와 연결회로(500)를 연결하는 연결비아(510)가 '제1 기판(100)'을 관통하는 경우, 제2 기판(200)은 연결회로(500) 주변에 형성되되, 연결비아(510) 주변에는 형성되지 않음으로써, 연결회로(500)의 일부 영역은 제2 기판(200) 영역을 벗어날 수 있다. 다만, 이 경우에도, 연결회로(500)의 대부분 영역이 제2 기판(200) 내에 위치하므로, 신호 손실 감소 효과는 일부 발휘될 수 있다.

제2 소자(400)와 연결회로(500)를 연결하는 연결비아(510)가 제1 기판(100)을 관통하는 경우에도 마찬가지이며, 각 소자와 연결회로(500)를 연결하는 복수의 연결비아(510) 중 적어도 하나가 제1 기판(100)을 관통하는 경우에도 마찬가지이다.

③의 경우는 연결회로(500)가 복수로 형성되는 것을 전제로 하며, 이는, 예를 들어, 제1 소자(300)가 복수로 형성되는 경우일 수 있고, 도 1a 및 도 1b를 참고하여 설명할 수 있다. 도 1a 및 도 1b에서는 인쇄회로기판에 두 개의 제1 소자(300)가 실장되었고, 각 제1 소자(300)와 제2 소자(400)를 연결하는 연결회로(500) 역시 두 개이다. 다만, 제2 기판(200)은 하나의 연결회로(500) 주변부에만 형성된다. 나머지 연결회로(500)는 제1 기판(100) 내에 형성되어 있다.

복수의 연결회로(500) 중 소정의 길이 이상으로 형성되는 연결회로(500)만 제2 기판(200) 내에 형성될 수 있다. 연결회로(500)의 길이는 제1 소자(300)와 제2 소자(400) 간의 거리에 따라 결정될 수 있다. 연결회로(500)의 길이가 커질수록 해당 연결회로(500)를 통해 전송되는 신호의 손실률은 커지므로, 연결회로(500)의 길이가 소정의 길이 이상인 경우에 한하여 그 주변부에 제2 기판(200)을 배치함으로써, 비용 절감이 도모될 수 있다.

여기서, '소정의 길이'는 사용자에 따라 변경될 수 있으며, 회로 길이에 따른 신호 손실률을 고려하여 설정될 수 있다.

도 1a 및 도 1b에서는 두 개의 연결회로(500, 500') 중 하나의 연결회로(500)의 길이가 나머지(500')의 길이보다 길다. 왜냐하면, 하나의 제1 소자(300)는 다른 하나(300a)보다 제2 소자(400)로부터 멀리 떨어져 있기 때문이다. 따라서, 길이가 긴 연결회로(500)만 제2 기판(200) 내에 포함되고, 길이가 짧은 연결회로(500')는 제1 기판(100) 내에 포함되었다. 물론, 길이가 긴 연결회로(500)는 상술한 '소정의 길이'이상으로 형성된 것이다. 또한, 길이가 짧은 연결회로(500')는 '소정의 길이' 미만으로 형성된 것이다. 다르게 설명하면, 제2 기판(200)의 길이가 소정의 길이 보다 긴 연결회로(500) 주변부에 대해서만 위치한다.

제1 기판(100)은 제1 회로(120)를 포함할 수 있다. 제1 회로(120)는 복수의 제1 절연층(110)의 각 층에 형성될 수 있다. 서로 다른 층에 형성된 제1 회로(120) 사이에는 제1 비아(130)가 형성되어 층간 연결이 이루어질 수 있다.

제1 회로(120)는 연결회로(500)와 연결되지 않을 수 있으나, 회로 설계에 따라 제1 회로(120)가 연결회로(500)와 연결될 수 있다.

한편, 제1 회로(120')의 일부는 캐비티(C)를 통하여 노출되며, 캐비티(C) 내에 제2 기판(200)이 삽입되었을 때, 제2 절연층(210)과 접촉될 수 있다.

제2 기판(200)은 제2 회로(220)를 포함할 수 있다. 제2 회로(220)는 복수의 제2 절연층(210)의 각 층에 형성될 수 있다. 서로 다른 층에 형성된 제2 회로(220) 사이에는 제2 비아(230)가 형성되어 층간 연결이 이루어질 수 있다. 또한, 최상부에 위치한 제2 회로의 일부는 패드(220')가 된다.

제2 회로(220)는 연결회로(500)와 연결되지 않을 수 있으나, 회로 설계에 따라 제2 회로(220)가 연결회로(500)와 연결될 수 있다. 도 2 및 도 3에서 제2 비아(230)는 연결회로(500)와 연결되지 않은 것으로 점선으로 도시되었다.

제1 회로(120)와 제2 회로(220)는 서로 연결될 수 있다. 제1 회로(120)와 제2 회로(220)는 제2 기판(200)을 관통하는 제2 비아(230)를 통하여 연결될 수 있다.

한편, 본 발명의 일 실시예에 따른 인쇄회로기판은 솔더 레지스트층(600)을 더 포함할 수 있고, 솔더 레지스트층(600)은 제1 기판(100)의 상면과 제2 기판(200)의 상면에 형성된다. 솔더 레지스트층(600)은 제1 기판(100)과 제2 기판(200)에 걸쳐서 형성될 수 있다.

도 3은 본 발명의 다른 실시예에 따른 인쇄회로기판을 나타낸 도면이다.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 인쇄회로기판은 도 2를 참조하여 설명한 본 발명의 일 실시예에 따른 인쇄회로기판과 유사하며, 다만, 접착층(A)을 더 포함한다.

접착층(A)은 제1 기판(100)과 제2 기판(200) 사이에 개재될 수 있다. 접착층(A)의 두께는 제2 절연층(210) 하나의 두께보다 현저히 작아, 제2 기판(200)의 전체 두께에 영향을 미치지 않을 수 있다. 접착층(A)의 유전정접은 제1 절연층(110)의 유전정접보다 작음으로써, 접착층(A)이 제2 기판(200)의 유전손실에 영향을 미치지 않을 수 있다. 접착층(A)의 유전정접은 제2 절연층(210)의 유전정접과 유사할 수 있다.

제1 기판(100)의 제1 회로(120) 중 캐비티(C) 저면에 위치하는 제1 회로(120')는 접착층(A)을 관통할 수 있다.

그 외에 대한 설명은 본 발명의 일 실시예에 따른 인쇄회로기판과 다르지 않으므로 생략하기로 한다.

도 4는 본 발명의 일 실시예에 따른 인쇄회로기판 제조 방법을 나타낸 도면이이고, 도 5는 도 4의 일부, 특히 도 4(i)를 나타낸 도면이다.

본 발명의 일 실시예에 따른 인쇄회로기판 제조 방법에서는 코어를 이용한 양면 적층 방식으로 제1 기판(100)을 제조하며, 제1 기판(100)을 순차적으로 제조함과 동시에 제2 기판(200)을 순차적으로 제조한다.

구체적으로 도 4를 참조하면, (a)~(h)까지 제1 기판(100)의 일부를 양면 적층 방식으로 제조한다. 특히, 금속박(M)이 제1 절연층(110) 양면에 적층된 원자재를 이용하고 텐팅(tenting) 방식으로 제1 회로(120) 및 제1 비아(130)를 형성한다. 텐팅(tenting) 방식으로 제1 회로(120)를 형성할 때, 제1 회로(120) 영역에 대응하는 에칭 레지스트(R)가 사용될 수 있다. 다만, 제1 회로(120) 및 제1 비아(130)는 텐팅 외에 다른 방식으로 형성될 수 있다.

본 실시예에서는 인쇄회로기판의 제1 기판(100)이 총 9 개의 제1 절연층(110)으로 구성되고 제2 기판(200)은 2 개의 제2 절연층(200)으로 구성되며, 회로층 기준으로 10층 인쇄회로기판이 된다.

5개의 제1 절연층(110)으로 제1 기판(100)을 우선 제조한 후(h)에, 제2 기판(200)을 구성하는 제2 절연층(210)을 적층한다(i). 이후에, 양면 적층 방식을 적용하여, 일부 제조된 제1 기판(100) 하부에는 일반적인 제1 절연층(110)을 적층하되, 상부에는 제2 절연층(210)에 대응되는 홀을 구비한 제1 절연층(110)을 적층한다(j). 제1 회로(120), 제2 회로(220), 연결회로(500)를 동시에 형성하고(k), 동일한 방식으로 제1 절연층(110)과 제2 절연층(210)을 한 번 더 적층한다(l). 그 후에, 필요에 따라, 제1 회로(120), 제2 회로(220), 제1 비아(130), 제2 비아(230)를 연결비아(510)와 함께 형성한다(m). 마지막으로 제1 기판(100) 및 제2 기판(200)에 솔더 레지스트층(600)을 적층하되, 가장 상부에 있는 제1 회로(120) 또는 제2 회로(220)의 일부는 소자 실장을 위한 패드(220')가 되도록 노출시킨다(m).

도 5에는, 일부 제조된 제1 기판(100) 상에 제2 절연층(210)을 적층하는 전사 방식이 도시되어 있다. 롤 형태의 전사지(P) 하면에는 제2 절연층(210)이 이형층 등으로 임시 부착되어 있으며, 전사지(P)가 일부 제조된 제1 기판(100)과 접촉된 상태로 회전하며 이동하고, 이형층이 분리됨으로써 제2 절연층(210)이 제1 기판(100) 상에 적층될 수 있다. 이러한 전사지(P)는 굴곡이 가능한 PI, PET 등의 소재로 형성될 수 있다.

공정의 효율을 위하여 전사를 포함한 인쇄회로기판 제조는 스트립(strip) 단위로 진행되고, 최종적으로 유닛 별로 분리될 수 있다.

도 6 내지 도 8은 본 발명의 다른 실시예에 따른 인쇄회로기판 제조 방법을 나타낸 도면이다.

본 발명의 다른 실시예에 따른 인쇄회로기판 제조 방법에서는, 제1 기판(100)과 제2 기판(200)을 별도의 과정으로 따로 제조한 다음, 제1 기판(100)의 캐비티(C) 내에 제2 기판(200)을 삽입하는 방식을 취한다.

도 6은 제2 기판(200)을 제조하는 공정을 도시하고 있다.

제2 절연층(210) 양면에 금속박(M)이 적층된 원자재에 연결회로(500), 연결비아(510)를 비롯하여 제2 회로(220)와 제2 비아(미도시)를 텐팅(tenting) 등의 방식으로 형성한다((a)~(g)). 제2 절연층(210)을 한 층 더 적층하고, 필요에 따라 접착층(A)을 제2 기판(200) 하부에 형성한다. 이렇게 제조된 제2 기판(200)은 전사지(P) 하면에 이형층으로 임시 부착될 수 있다.

도 7은 제1 기판(100)을 제조하는 공정을 도시하고 있다.

제1 절연층(110) 양면에 금속박(M)이 적층된 원자재에 에칭 레지스트(R)를 사용하는 텐팅(tenting) 등의 방식으로 제1 회로(120) 및 제1 비아(130)를 형성한다. 이러한 공정은 원하는 층 수까지 반복될 수 있다((a)~(g)). 이는 도 4를 참조하여 설명한 인쇄회로기판 제조 방법과 다르지 않다. 그 후에, 홀이 형성된 제1 절연층(110)을 상부에 적층하고, 홀이 형성되지 않은 일반적인 제1 절연층(110)을 하부에 적층하여, 캐비티(C)를 형성한다(h). 필요에 따라서, 일반적인 제1 절연층(110)을 양면 적층 한 후에 캐비티(C) 가공 공정을 수행하는 방식이 사용될 수도 있다.

도 8에서는 제1 기판(100)의 캐비티(C) 내에 제2 기판(200)을 삽입하는 공정을 도시하고 있다.

제1 기판(100)의 캐비티(C) 내에 제2 기판(200)을 삽입하는 공정은 전사 방식으로 이루어질 수 있다. 전사지(P) 하면에 이형층으로 임시 부착된 제2 기판(200)은 제1 기판(100)의 캐비티(C) 내로 전사된다. 이 때, 접착층(A)에 의하여 제1 기판(100)과 제2 기판(200)이 접착될 수 있다.

이후에 솔더 레지스트층(600)을 형성하는 공정이 추가될 수 있다.

이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.

1: 단말기
10: 인쇄회로기판
100: 제1 기판
110: 제1 절연층
120, 120': 제1 회로
130: 제1 비아
C: 캐비티
200: 제2 기판
210: 제2 절연층
220: 제2 회로
220': 패드
230: 제2 비아
A: 접착층
300: 제1 소자
400: 제2 소자
410: 제3 소자
500: 연결회로
510: 연결비아
600: 솔더 레지스트층
M: 금속박
P: 전사지
R: 에칭 레지스트

Claims

복수의 제1 절연층으로 이루어지고, 상측으로 개방된 캐비티를 구비한 제1 기판; 및
복수의 제2 절연층으로 이루어지고, 상기 캐비티 내에 위치하는 제2 기판을 포함하고,
상기 제2 절연층의 유전정접은 상기 제1 절연층의 유전정접보다 작은 인쇄회로기판.
제1항에 있어서,
상기 제2 절연층의 유전율은 상기 제1 절연층의 유전율보다 작은 인쇄회로기판.
제1항에 있어서,
상기 제1 기판 및 상기 제2 기판 중 적어도 어느 하나 상에 실장되는 제1 소자 및 제2 소자; 및
상기 제1 소자 및 상기 제2 소자를 전기적으로 연결하는 연결회로를 더 포함하고,
상기 연결회로의 적어도 일부는 상기 제2 기판 내에 형성되는 인쇄회로기판.
제3항에 있어서,
상기 제1 소자 및 상기 제2 소자는 연결비아를 통하여 상기 연결회로와 연결되고,
상기 연결비아는 상기 제2 기판 내에 형성되는 인쇄회로기판.
제4항에 있어서,
상기 연결회로의 전체는 상기 제2 기판 내에 형성되는 인쇄회로기판.
제3항에 있어서,
상기 제1 기판은 제1 회로를 포함하고,
상기 제1 회로와 상기 연결회로는 전기적으로 연결되지 않는 인쇄회로기판.
제6항에 있어서,
상기 제2 기판은 상기 연결회로와 전기적으로 연결되지 않는 제2 회로를 더 포함하고,
상기 제2 회로는 상기 제1 회로와 연결되는 인쇄회로기판.
제6항에 있어서,
상기 제1 회로의 일부는 상기 제2 절연층과 접촉되는 인쇄회로기판.
제3항에 있어서,
상기 제1 소자는 RF 처리부를 포함하고,
상기 제2 소자는 IF 처리부를 포함하는 인쇄회로기판.
제3항에 있어서,
상기 연결회로를 통해 전송되는 신호는 10GHz 이상의 주파수를 가지는 인쇄회로기판.
제3항에 있어서,
상기 연결회로는 복수로 형성되고,
상기 복수의 연결회로 중 적어도 하나는 상기 제2 기판 내에 형성되는 인쇄회로기판.
제11항에 있어서,
상기 제1 소자는 복수로 형성되고,
각각의 상기 제1 소자는 각각의 연결회로로 상기 제2 소자에 연결되는 인쇄회로기판.
제11항에 있어서,
상기 복수의 연결회로 중, 소정의 길이 이상으로 형성되는 연결회로는 상기 제2 기판 내에 형성되는 인쇄회로기판.
제13항에 있어서,
상기 복수의 연결회로 중, 소정의 길이 미만으로 형성되는 연결회로는 상기 제1 기판 내에 형성되는 인쇄회로기판.
제1항에 있어서,
상기 제1 기판의 상면과 상기 제2 기판의 상면은 동일 평면 상에 위치하는 인쇄회로기판.
제1항에 있어서,
상기 제1 기판의 상면과 상기 제2 기판의 상면에 형성되는 솔더 레지스트층을 더 포함하는 인쇄회로기판.
제1항에 있어서,
상기 제1 기판의 두께는 상기 제2 기판의 두께보다 큰 인쇄회로기판.
제1항에 있어서,
상기 제1 기판과 상기 제2 기판 사이에 접착층이 개재된 인쇄회로기판.
제18항에 있어서,
상기 접착층의 유전정접은 상기 제1 절연층의 유전정접보다 작은 인쇄회로기판.
제1항에 있어서,
상기 제1 절연층은 에폭시 수지로 이루어지고,
상기 제2 절연층은 LCP(Liquid Crystal Polymer), PTFE(Polytetrafluoroethylene), PPE(Polyphenylene Ether), COP(Cyclo Olefin Polymer), PFA(Perfluoroalkoxy) 중 적어도 하나로 이루어진 인쇄회로기판.