JP2023036832A - プリント回路基板 - Google Patents

Abstract

【課題】信号損失を低減したプリント回路基板及びその製造方法を提供する。【解決手段】プリント回路基板は、複数の第１絶縁層１１０で形成され、上側に開放されたキャビティＣを備える第１基板１００と、複数の第２絶縁層２１０で形成され、キャビティＣ内に位置する第２基板２００と、第１絶縁層上又は内にそれぞれ形成される複数の第１回路１２０、１２０’と、第１絶縁層内にそれぞれ配置される１つ以上の第１ビア１３０と、第２絶縁層上又は内にそれぞれ配置される複数の第２回路２２０と、第２絶縁層内にそれぞれ配置される１つ以上の第２ビア２３０と、を含み、第２絶縁層の誘電正接は、第１絶縁層の誘電正接よりも小さい。【選択図】図２

Description

本発明は、プリント回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）に関する。

韓国及び日本を含む各国は、世界的に５Ｇの商用化のための技術開発に全力を注いでいる。５Ｇ時代の１０ＧＨｚ以上周波数帯域での安定的な信号伝送のためには、従来の材料及び構造では対応し難いことがある。このため、受信された高周波信号を損失なくメインボードまで伝送するための新たな材料及び構造開発が求められる。

韓国公開特許第１０－２０１１－０００２１１２号公報

本発明は、信号損失を低減したプリント回路基板を提供することを目的とする。

本発明の一側面によれば、複数の第１絶縁層で形成され、上側に開放されたキャビティを備えた第１基板と、複数の第２絶縁層で形成され、上記キャビティ内に位置する第２基板と、を含み、上記第２絶縁層の誘電正接は、上記第１絶縁層の誘電正接よりも小さいプリント回路基板が提供される。

本発明の実施例に係るプリント回路基板が適用された端末機を示す図である。 本発明の実施例に係るプリント回路基板が適用された端末機を示す図である。 本発明の一実施例に係るプリント回路基板を示す図である。 本発明の他の実施例に係るプリント回路基板を示す図である。 本発明の一実施例に係るプリント回路基板の製造方法を示す図である。 図４の一部を示す図である。 本発明の他の実施例に係るプリント回路基板の製造方法を説明するための図である。 本発明の他の実施例に係るプリント回路基板の製造方法を説明するための図である。 本発明の他の実施例に係るプリント回路基板の製造方法を説明するための図である。

本発明に係るプリント回路基板の実施例を添付図面を参照して詳細に説明し、添付図面を参照して説明するに当たって、同一または対応する構成要素には同一の図面符号を付し、これに対する重複説明を省略する。

また、以下で使用する「第１」、「第２」等の用語は、同一または対応する構成要素を区別するための識別記号に過ぎず、同一または対応する構成要素が第１、第２等の用語により限定されることはない。

また、「結合」とは、各構成要素間の接触関係において、各構成要素が物理的に直接接触する場合のみを意味するものではなく、他の構成が各構成要素の間に介在され、該他の構成に、構成要素がそれぞれ接触している場合まで包括する概念として使用する。

図１ａ及び図１ｂは、本発明の実施例に係るプリント回路基板が適用された端末機１を示す図である。

図１ａ及び図１ｂを参照すると、電子機器の端末機１にプリント回路基板１０が内蔵される。ここで、上記プリント回路基板１０は、メインボードであることができる。プリント回路基板１０は、第１基板１００及び第２基板２００で構成されており、第２基板２００の誘電損失は、第１基板１００の誘電損失よりも小さい。特に、第２基板２００を形成する第２絶縁層２１０の誘電正接は、第１基板１００を形成する第１絶縁層１１０の誘電正接よりも小さい。

第１基板１００は、メインボードであるプリント回路基板１０の大部分を占め、第２基板２００は、プリント回路基板１０の所定の領域に限って形成される。特にプリント回路基板１０には、第１素子３００、第２素子４００及び第３素子４１０等を実装することができ、第１素子３００は、ＲＦ処理部であり、第２素子４００は、ＩＦ処理部であることができる。第２基板２００は、第１素子３００と第２素子４００とを接続する連結回路５００の周辺部に形成されることができる。

図１ａは、第１素子３００及び第２素子４００がプリント回路基板１０に実装されている状態を示し、図１ｂは、第１素子３００及び第２素子４００がプリント回路基板１０に実装される前の状態であって、第１素子３００の実装領域３００'及び第２素子４００の実装領域４００'が示されている。

図１ｂを参照すると、第２基板２００は、第１素子３００と第２素子４００とを接続する連結回路５００の周辺部に形成される。第１素子３００と第２素子４００とを接続する連結回路５００には、１０ＧＨｚ以上の高周波信号が流れることがある。このため、高周波信号が流れる連結回路５００の周辺部に誘電正接の小さい絶縁層を配置することにより信号損失を低減することができ、さらに誘電正接の小さい絶縁層の使用を最小化することによりコスト低減の効果を得ることができる。

一方、図１ａ及び図１ｂでは、便宜上連結回路５００が外部に露出するように示されているが、連結回路５００は、第２基板２００の内部に埋め込まれ、外部に露出されないようにできる。

以下に、図１ａから図３を参照しながら、本発明の実施例に係るプリント回路基板について具体的に説明する。

図２は、本発明の一実施例に係るプリント回路基板を示す図である。

図２を参照すると、本発明の一実施例に係るプリント回路基板は、第１基板１００と、第２基板２００とを含む。ここで、第２基板２００の誘電損失（Ｄｉｅｌｅｃｔｒｉｃ Ｌｏｓｓ）は、第１基板１００の誘電損失よりも小さい。誘電損失は、誘電体に交流性電界が形成されたときに発生する損失電力を意味する。

第１基板１００は、複数の第１絶縁層１１０で形成され、上側に開放されたキャビティＣを備える。すなわち、キャビティＣは、複数の第１絶縁層１１０のうちの最上部に位置する２つ以上の層を貫通する。

第２基板２００は、第１基板１００のキャビティＣに挿入される。第２基板２００は、複数の第２絶縁層２１０で形成される。

第１絶縁層１１０及び第２絶縁層２１０は、熱硬化性樹脂、熱可塑性樹脂などの様々な樹脂により形成されるが、具体的には、エポキシ樹脂またはポリイミドなどを用いることができる。ここで、エポキシ樹脂には、例えば、ナフタレン系エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ノボラック系エポキシ樹脂、クレゾールノボラック系エポキシ樹脂、ゴム変性型エポキシ樹脂、環型脂肪族系エポキシ樹脂、シリコン系エポキシ樹脂、窒素系エポキシ樹脂、リン系エポキシ樹脂等が挙げられるが、これらに限定されない。

第１絶縁層１１０及び第２絶縁層２１０は、上記樹脂にガラス繊維（ｇｌａｓｓ ｃｌｏｔｈ）等の繊維補強材が含有されるか、無機フィラー（ｆｉｌｌｅｒ）が充填されたものであることができる。前者の例として、プリプレグ（Ｐｒｅｐｒｅｇ；ＰＰＧ）が挙げられ、後者の例としては、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）等のビルドアップフィルム（ｂｕｉｌｄ ｕｐ ｆｉｌｍ）が挙げられる。

第２絶縁層２１０の誘電正接（Ｄｉｅｌｅｃｔｒｉｃ ｄｉｓｓｉｐａｔｉｏｎ ｆａｃｔｏｒ、Ｄｆ）は、第１絶縁層１１０の誘電正接より小さい。誘電正接は、誘電損失の度合いを表し、誘電正接と誘電損失とは比例する。

第２絶縁層２１０の樹脂は、第１絶縁層１１０の樹脂と主材料が同じであってもよい。例えば、第１絶縁層１１０及び第２絶縁層２１０としては、ＰＰＧ、ＡＢＦ、ＰＩを用いることができる。ただし、第２絶縁層２１０の誘電正接は、約０．００３であればよく、これはＰＰＧ、ＡＢＦ、ＰＩに含有されるもの（充填材等）の種類、含量を調整することにより実現できる。

第２絶縁層２１０は、第１絶縁層１１０とは全く異なる材料で形成してもよく、特に、第２絶縁層２１０は、誘電正接が０．００２～０．０００１の値を有するＬＣＰ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｐｏｌｙｍｅｒ）、ＰＴＦＥ（Ｐｏｌｙｔｅｔｒａｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）、ＰＰＥ（Ｐｏｌｙｐｈｅｎｙｌｅｎｅ Ｅｔｈｅｒ）、ＣＯＰ（Ｃｙｃｌｏ Ｏｌｅｆｉｎ Ｐｏｌｙｍｅｒ）、ＰＦＡ（Ｐｅｒｆｌｕｏｒｏａｌｋｏｘｙ）のうちの少なくとも１種により形成することができる。

一方、第２絶縁層２１０の誘電率（Ｐｅｒｍｉｔｔｉｖｉｔｙ）、誘電定数（Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｎｓｔａｎｔ、Ｄｋ）は、第１絶縁層１１０の誘電率、誘電定数よりも小さい。

第１基板１００を構成する第１絶縁層１１０は、複数形成されるが、第１基板１００に挿入される第２基板２００の層数を考慮して、第１絶縁層１１０は少なくとも３層以上形成されることができる。例えば、プリント回路基板がスマートフォンに内蔵されるメインボードである場合は、第１基板１００は、１１個の第１絶縁層１１０で構成されて、回路層を基準にすると１２層となることができる。

第２基板２００は、第１基板１００のキャビティＣ内に挿入される基板である。第２基板２００を構成する第２絶縁層２１０も複数形成される。上述したように、第２基板２００の位置、すなわち、第１基板１００のキャビティＣの位置は、連結回路５００の位置により決められる。すなわち、第２基板２００は、連結回路５００の周辺部に形成される。また、連結回路５００の位置は、第１素子３００と第２素子４００、そして連結ビア５１０の位置により決められる。これについての具体的な説明は、後述する。

第２基板２００の厚さは、第１基板１００の厚さよりも薄くてもよい。第２基板２００の厚さは、第１基板１００のキャビティＣの厚さと略同一であってもよい。また、キャビティＣが貫通する第１絶縁層１１０の数と、第２基板２００を構成する第２絶縁層２１０の数とは、同一である。すなわち、キャビティＣがＮ個の第１絶縁層１１０を貫通し、第２基板２００がＮ個の第２絶縁層２１０で構成されることができる。ここで、第１絶縁層１１０及び第２絶縁層２１０のそれぞれの厚さは、実質的に同一であることができる。これにより、第１基板１００の上面と第２基板２００の上面とは、実質的に同一平面上に位置することができる。

プリント回路基板には、第１素子３００、第２素子４００、第３素子４１０等が実装される。

第１素子３００は、アンテナを備え、ＲＦ等の高周波信号を処理できる。例えば、第１素子３００は、ＲＦ処理部であり得る。ＲＦ処理部は、アンテナで受信された信号をノイズの除去、大きさの増幅、周波数の下向き変換（ｄｏｗｎ ｃｏｎｖｅｒｔｉｎｇ）して第２素子４００に送信する。反対に、第２素子４００から受信された信号を増幅してアンテナに送信することができる。ＲＦ処理部は、ａｎｔｅｎｎａ、ａｍｐ、ｍｉｘｅｒ、ｆｉｌｔｅｒ等で構成可能である。この第１素子３００は、複数であってもよい。図１ａ及び図１ｂの端末機１では、第１素子が２つ（３００、３００ａ）で構成される。

第２素子４００は、第１素子３００に接続され、中間周波数（ｉｎｔｅｒｍｅｄｉａｔｅ ｆｒｅｑｕｅｎｃｙ）を処理する。第２素子４００は、ＩＦ処理部であり得る。第２素子４００は、第１素子３００と信号をやり取りすることができ、第１素子３００と第２素子４００とがやり取りする信号は、１０ＧＨｚ以上の周波数を有することができ、例えば、約１１．２ＧＨｚの高周波であり得る。一方、第２素子４００が第１素子３００から受信する信号はアナログである反面、第２素子４００で処理されて第３素子４１０に送信する信号はデジタル信号である。

第１素子３００が複数形成されても、第２素子４００は１つ形成されることができる。図１ａ及び図１ｂの端末機１において、第１素子３００は２つで構成されているが、第２素子４００は１つで構成されている。しかし、本発明が第２素子４００の複数形成されることを排除することではない。

第３素子４１０は、第２素子４００に接続され、第３素子４１０は、低周波基底帯域（ｂａｓｅ ｂａｎｄ）の信号を処理する。

第１素子３００は、第１基板１００または第２基板２００上に実装される。第２素子４００も第１基板１００または第２基板２００上に実装される。第１素子３００及び第２素子４００は、第１基板１００及び第２基板２００にかけて実装されることもできる。すなわち、第１素子３００及び第２素子４００は、第１基板１００及び第２基板２００のうちの少なくともいずれか１つ上に実装されることができる。

一方、第３素子４１０は、第１基板１００に実装され、低周波を処理する第３素子４１０に接続している回路での信号損失率が大きくないと、第２基板２００と無関係に第１基板１００に実装されることができる。素子の実装は、第１基板１００または第２基板２００の最上層に位置している絶縁層に形成されたパッド２２０'にソルダーボール等の接合剤を介して可能となる。

第１素子３００と第２素子４００とは、連結回路５００を介して電気的に接続する。上述したように、連結回路５００を介して伝送される信号は、１０ＧＨｚ以上の周波数を有することができる。

第１素子３００が複数形成される場合は、それぞれの第１素子３００が１つの第２素子４００に接続されるためのそれぞれの連結回路５００が必要であるので、連結回路５００を複数形成することができる。一方、１つの第１素子３００と１つの第２素子４００とを接続する連結回路５００は複数であってもよい。このように連結回路５００が複数である場合は、連結回路５００間に互いに重ならないように、第２基板２００の同一層または他の層に形成されることができる。

また、第１素子３００及び第２素子４００は、連結回路５００と連結ビア５１０を介して接続する。連結ビア５１０は、第１基板１００または第２基板２００を貫通して形成されることができる。各素子と連結回路５００とを接続する連結ビア５１０は、複数であってもよい。

連結回路５００の少なくとも一部は、第２基板２００内に形成される。第２絶縁層２１０は、連結回路５００の少なくとも一部を覆うように形成される。例えば、２つの第２絶縁層２１０の間に、連結回路５００の少なくとも一部が位置することができる。

ここで「一部」とは、１つの連結回路５００においての所定の面積を意味するか、複数の連結回路５００のうちの選択された１つ（またはいくつか）の連結回路５００を意味することができる。また、前者と後者の両方を意味する場合もある。

すなわち、「連結回路５００の少なくとも一部は、第２基板２００内に形成される」とは、１つの第１素子３００と第２素子４００とを接続する１つの連結回路５００の一部または全部が第２基板２００内に形成されるとの意味であり得る。

または、「連結回路５００の少なくとも一部は、第２基板２００内に形成される」とは、連結回路５００が複数形成され、複数の連結回路５００のうちの選択された１つ以上の連結回路５００が第２基板２００内に形成されるとの意味であり得る。または、上記２つの意味をすべて包括することもできる。

一方、連結回路５００の第２基板２００内に形成されない部分や、複数の連結回路５００のうちの第２基板２００内に形成されないものは、第１基板１００内に位置する。

以下、（１）１つの連結回路５００の全領域が第２基板２００内に形成される場合、（２）１つの連結回路５００のうちの一部領域のみが第２基板２００内に形成される場合、（３）複数の連結回路５００のうちの選択されたいくつかが第２基板２００内に形成される場合を分けて説明する。しかし、本発明がこれらの場合に限定されることはない。

（１）の場合であって、先ず連結回路５００が単数である場合について説明する。すなわち、第１素子３００及び第２素子４００が両方とも１つずつ形成された場合について先に説明する。しかし、第１素子３００が複数である場合にも説明は同様に適用可能である。

プリント回路基板に第１素子３００及び第２素子４００が実装され、第１素子３００及び第２素子４００が、'第２基板２００'内に形成された連結ビア５１０を介して連結回路５００に接続する場合、連結回路５００は、第２基板２００の第２絶縁層２１０により覆われて、連結回路５００の全領域が第２基板２００内に位置する。

言い換えれば、第１基板１００のキャビティＣが、連結ビア５１０領域及び連結回路５００領域のすべてを含むように形成され、これにより、第２基板２００も連結ビア５１０領域及び連結回路５００領域のすべてをカバーするように形成される。これは、図１ｂにより理解することができる。ただし、図１ｂには、第１素子３００及び第２素子４００のそれぞれに連結ビア５１０が１つずつ示されているが、第１素子３００及び第２素子４００の各連結ビア５１０は、複数形成されることが可能である。

若し、第１素子３００が複数である場合は、第２基板２００も複数形成され、１つの第２基板２００が１つの連結回路５００を含むことができる。

（２）の場合であって、先ず第１素子３００及び第２素子４００が１つずつ形成された場合について説明するが、第１素子３００が複数である場合も同様である。

図面には示されていないが、第１素子３００と連結回路５００とを接続する連結ビア５１０が'第１基板１００'を貫通する場合、第２基板２００は連結回路５００の周辺に形成されて、連結ビア５１０の周辺には形成されないことにより、連結回路５００の一部の領域は第２基板２００領域から外れることがある。ただし、この場合にも、連結回路５００の大部分の領域が第２基板２００内に位置するので、信号損失低減効果の一部を発揮できる。

第２素子４００と連結回路５００とを接続する連結ビア５１０が第１基板１００を貫通する場合にも同様であり、各素子と連結回路５００とを接続する複数の連結ビア５１０のうちの少なくとも１つが第１基板１００を貫通する場合にも同様である。

（３）の場合は、連結回路５００が複数形成されることを前提とし、これは、例えば第１素子３００が複数形成される場合であって、図１ａ及び図１ｂを参照して説明することができる。

図１ａ及び図１ｂには、プリント回路基板に２つの第１素子３００が実装されており、各第１素子３００と第２素子４００とを接続する連結回路５００も２つである。ただし、第２基板２００は１つの連結回路５００の周辺部にのみ形成される。その他の連結回路５００は、第１基板１００内に形成されている。

複数の連結回路５００のうち、所定の長さ以上に形成される連結回路５００のみが第２基板２００内に形成され得る。連結回路５００の長さは、第１素子３００と第２素子４００との間の距離に応じて決められる。連結回路５００の長さが長くなるほど、当該連結回路５００を介して伝送される信号の損失率が大きくなるので、連結回路５００の長さが所定の長さ以上である場合に限って、その周辺部に第２基板２００を配置することにより、コスト低減を図ることができる。

ここで、'所定の長さ'とは、使用者により変更可能であり、回路長さによる信号損失率を考慮して設定することができる。

図１ａ及び図１ｂには、２つの連結回路５００、５００'のうちの１つの連結回路５００の長さが、その他の５００'の長さよりも長い。これは、１つの第１素子３００が他の１つ３００ａよりも第２素子４００から遠く離れているからである。このため、長さの長い連結回路５００のみが第２基板２００内に含まれ、長さの短い連結回路５００'は第１基板１００内に含まれている。勿論、長さの長い連結回路５００は、上述した'所定の長さ'以上に形成されたものである。また、長さの短い連結回路５００'は、'所定の長さ'未満に形成されたものである。言い換えれば、第２基板２００が所定の長さよりも長い連結回路５００の周辺部に対してのみ位置する。

第１基板１００は、第１回路１２０を含むことができる。第１回路１２０は、複数の第１絶縁層１１０の各層に形成されることができる。互いに異なる層に形成されている第１回路１２０の間には、第１ビア１３０が形成されて、層間接続を可能とする。

第１回路１２０は、連結回路５００に接続しなくてもよいが、回路設計によって第１回路１２０が連結回路５００に接続してもよい。

一方、第１回路１２０'の一部は、キャビティＣを介して露出され、キャビティＣ内に第２基板２００が挿入されたとき、第２絶縁層２１０と接触することができる。

第２基板２００は、第２回路２２０を含むことができる。第２回路２２０は、複数の第２絶縁層２１０の各層に形成されることができる。互いに異なる層に形成されている第２回路２２０の間には、第２ビア２３０が形成されて、層間接続を可能とする。また、最上部に位置した第２回路の一部は、パッド２２０'となる。

第２回路２２０は、連結回路５００に接続しなくてもよいが、回路設計によって第２回路２２０が連結回路５００に接続してもよい。図２及び図３には、第２ビア２３０が連結回路５００に接続せず、点線に示されている。

第１回路１２０と第２回路２２０とは互いに接続することができる。第１回路１２０と第２回路２２０とは、第２基板２００を貫通する第２ビア２３０を介して接続することができる。

一方、本発明の一実施例に係るプリント回路基板は、ソルダーレジスト層６００をさらに含むことができ、ソルダーレジスト層６００は、第１基板１００の上面及び第２基板２００の上面に形成される。ソルダーレジスト層６００は、第１基板１００と第２基板２００にかけて形成されることができる。

図３は、本発明の他の実施例に係るプリント回路基板を示す図である。

図３を参照すると、本発明の他の実施例に係るプリント回路基板は、図２を参照して説明した本発明の一実施例に係るプリント回路基板と類似であり、ただし、接着層Ａをさらに含む。

接着層Ａは、第１基板１００と第２基板２００との間に介在されることができる。接着層Ａの厚さは、第２絶縁層２１０の１つの厚さよりも極めて薄くて、第２基板２００の全厚さに影響を及ぼさないようにできる。接着層Ａの誘電正接は、第１絶縁層１１０の誘電正接よりも小さいことにより、接着層Ａが第２基板２００の誘電損失に影響を及ぼさないようにできる。接着層Ａの誘電正接は、第２絶縁層２１０の誘電正接と類似であってもよい。

第１基板１００の第１回路１２０のうち、キャビティＣの底面に位置する第１回路１２０'は、接着層Ａを貫通してもよい。

その他の説明は、本発明の一実施例に係るプリント回路基板と同様であり、省略する。

図４は、本発明の一実施例に係るプリント回路基板の製造方法を示し、図５は、図４の一部、特に図４の（ｉ）を示す図である。

本発明の一実施例に係るプリント回路基板の製造方法では、コアを用いた両面積層方式により第１基板１００を製造し、第１基板１００を順次製造するとともに第２基板２００を順次製造する。

具体的に、図４を参照すると、（ａ）～（ｈ）に示すように、第１基板１００の一部を両面積層方式により製造する。特に、金属箔Ｍが第１絶縁層１１０の両面に積層されている原資材を用いて、テンティング（ｔｅｎｔｉｎｇ）方式により第１回路１２０及び第１ビア１３０を形成する。テンティング方式により第１回路１２０を形成するとき、第１回路１２０の領域に対応するエッチングレジストＲを用いることができる。しかし、第１回路１２０及び第１ビア１３０は、テンティング以外の他の方式により形成することも可能である。

本実施例では、プリント回路基板の第１基板１００が総９個の第１絶縁層１１０で構成され、第２基板２００は、２つの第２絶縁層２００で構成されて、回路層基準にして１０層のプリント回路基板となる。

先ず５個の第１絶縁層１１０により第１基板１００を製造し（図（ｈ））、その後、第２基板２００を構成する第２絶縁層２１０を積層する（図（ｉ））。以後に、両面積層方式を適用して一部製造された第１基板１００の下部に一般の第１絶縁層１１０を積層し、上部には第２絶縁層２１０に対応するホールを備えた第１絶縁層１１０を積層する（図（ｊ））。第１回路１２０、第２回路２２０、連結回路５００を同時に形成し（図（ｋ））、同じ方式により第１絶縁層１１０と第２絶縁層２１０とを再度積層する（図（ｌ））。その後、必要によって、第１回路１２０、第２回路２２０、第１ビア１３０、第２ビア２３０を連結ビア５１０とともに形成する（図（ｍ））。最後に第１基板１００及び第２基板２００にソルダーレジスト層６００を積層し、最も上部にある第１回路１２０または第２回路２２０の一部は、素子を実装するためのパッド２２０'となるように露出させる（図（ｍ））。

図５には、一部が製造された第１基板１００上に第２絶縁層２１０を積層する転写方式が示されている。ロール形態の転写紙Ｐの下面には、第２絶縁層２１０が離型層などにより臨時付着されており、転写紙Ｐが、一部製造された第１基板１００と接触した状態で回転しながら移動し、離型層が分離されることにより、第２絶縁層２１０を第１基板１００上に積層することができる。この転写紙Ｐは、屈曲可能なＰＩ、ＰＥＴなどの素材で形成可能である。

工程の効率のために転写を含むプリント回路基板の製造は、ストリップ（ｓｔｒｉｐ） 単位に実施され、最終的にユニット毎に分離されることができる。

図６から図８は、本発明の他の実施例に係るプリント回路基板の製造方法を示す図である。

本発明の他の実施例に係るプリント回路基板の製造方法では、第１基板１００と第２基板２００を別途の過程により別に製造した後に、第１基板１００のキャビティＣ内に第２基板２００を挿入する方式を採用する。

図６は、第２基板２００を製造する工程を示す。

第２絶縁層２１０の両面に金属箔Ｍが積層されている原資材に、連結回路５００、連結ビア５１０、及び第２回路２２０と第２ビア（図示せず）をテンティング等の方式により形成する（図（ａ）～（ｇ））。第２絶縁層２１０をさらに１層積層し、必要によって接着層Ａを第２基板２００の下部に形成する。このように製造された第２基板２００は、転写紙Ｐの下面に離型層を用いて臨時付着することができる。

図７は、第１基板１００を製造する工程を示す。

第１絶縁層１１０の両面に金属箔Ｍが積層されている原資材に、エッチングレジストＲを用いるテンティング等の方式により第１回路１２０及び第１ビア１３０を形成する。この工程は、所望する層数になるまで繰り返すことができる（図（ａ）～（ｇ））。これは図４を参照して説明したプリント回路基板の製造方法と同様である。その後に、ホールの形成された第１絶縁層１１０を上部に積層し、ホールが形成されていない一般の第１絶縁層１１０を下部に積層してキャビティＣを形成する（図（ｈ））。必要によって、一般の第１絶縁層１１０を両面積層した後に、キャビティＣの加工工程を行う方式を採用することも可能である。

図８では、第１基板１００のキャビティＣ内に第２基板２００を挿入する工程を示している。

第１基板１００のキャビティＣ内に第２基板２００を挿入する工程は、転写方式により実施できる。転写紙Ｐの下面に離型層により臨時付着された第２基板２００が第１基板１００のキャビティＣ内に転写される。このとき、接着層Ａにより第１基板１００と第２基板２００とが接着されてもよい。

以後に、ソルダーレジスト層６００を形成する工程を追加してもよい。

以上、本発明の一実施例について説明したが、当該技術分野で通常の知識を有する者であれば特許請求の範囲に記載した本発明の思想から逸脱しない範囲内で、構成要素の付加、変更、削除または追加などにより本発明を様々に修正及び変更することができ、これも本発明の権利範囲内に含まれるものといえよう。

１ 端末機
１０ プリント回路基板
１００ 第１基板
１１０ 第１絶縁層
１２０、１２０' 第１回路
１３０ 第１ビア
Ｃ キャビティ
２００ 第２基板
２１０ 第２絶縁層
２２０ 第２回路
２２０' パッド
２３０ 第２ビア
Ａ 接着層
３００ 第１素子
４００ 第２素子
４１０ 第３素子
５００ 連結回路
５１０ 連結ビア
６００ ソルダーレジスト層
Ｍ 金属箔
Ｐ 転写紙
Ｒ エッチングレジスト

Claims (34)

1. 第１絶縁部と、
   前記第１絶縁部上に配置され、キャビティを有する第２絶縁部と、
   前記キャビティに配置され、複数の第３絶縁層を含む連結構造体と、を含み、
   前記複数の第３絶縁層のうち少なくとも一層の誘電正接は、前記第２絶縁部の誘電正接よりも小さい、プリント回路基板。
2. 前記第１絶縁部上に又は内にそれぞれ配置される複数の第１配線層と、
   前記第１絶縁部内にそれぞれ配置される１つ以上の第１ビアと、
   前記第２絶縁部上に又は内にそれぞれ配置される複数の第２配線層と、
   前記第２絶縁部内にそれぞれ配置される１つ以上の第２ビアと、をさらに含む、請求項１に記載のプリント回路基板。
3. 前記複数の第１配線層の少なくとも一部は、前記キャビティに露出する、請求項２に記載のプリント回路基板。
4. 前記第１絶縁部は、複数の第１絶縁層を含み、
   前記複数の第３絶縁層のうち少なくとも一層の誘電正接は、前記複数の第１絶縁層のそれぞれの誘電正接よりも小さい、請求項１に記載のプリント回路基板。
5. 前記第２絶縁部は、複数の第２絶縁層を含み、
   前記複数の第３絶縁層のうち少なくとも一層の誘電正接は、前記複数の第２絶縁層のそれぞれの誘電正接よりも小さい、請求項１に記載のプリント回路基板。
6. 前記第１絶縁部と前記連結構造体との間に配置される接着層をさらに含む、請求項１に記載のプリント回路基板。
7. 前記接着層の厚さは、前記複数の第３絶縁層のうち少なくとも一層の厚さよりも薄い、請求項６に記載のプリント回路基板。
8. 前記連結構造体は、前記複数の第３絶縁層上に又は内にそれぞれ配置される複数の第３配線層をさらに含む、請求項２に記載のプリント回路基板。
9. 前記第２絶縁部及び前記連結構造体上に配置される第１素子と、
   前記第２絶縁部及び前記連結構造体上に配置される第２素子と、をさらに含む、請求項８に記載のプリント回路基板。
10. 前記第１素子及び前記第２素子は、前記複数の第３配線層によって互いに電気的に連結され、
    前記第１素子及び前記第２素子は、それぞれ前記複数の第２配線層と電気的に連結される、請求項９に記載のプリント回路基板。
11. 前記第１素子と連結される前記複数の第２配線層の伝送速度は、前記第１素子及び前記第２素子を連結する前記複数の第３配線層の伝送速度よりも小さい、請求項１０に記載のプリント回路基板。
12. 前記第２素子と連結される前記複数の第２配線層の伝送速度は、前記第１素子及び前記第２素子を互いに連結する前記複数の第３配線層の伝送速度よりも小さい、請求項１１に記載のプリント回路基板。
13. 前記第１絶縁部と前記連結構造体との間に配置される接着層をさらに含み、
    前記第１絶縁部及び前記第２絶縁部は、それぞれ複数の第１絶縁層及び複数の第２絶縁層を含み、
    前記複数の第３絶縁層のうち少なくとも一層の誘電正接は、前記複数の第１絶縁層のそれぞれの誘電正接、前記複数の第２絶縁層のそれぞれの誘電正接、及び前記接着層の誘電正接よりも小さい、請求項１に記載のプリント回路基板。
14. 前記第１絶縁部と前記連結構造体との間に配置される接着層をさらに含み、
    前記第１絶縁部及び前記第２絶縁部は、それぞれ複数の第１絶縁層及び複数の第２絶縁層を含み、
    前記複数の第３絶縁層のうち少なくとも一層の誘電損失は、前記複数の第１絶縁層のそれぞれの誘電損失、前記複数の第２絶縁層のそれぞれの誘電損失、及び前記接着層の誘電損失よりも小さい、請求項１に記載のプリント回路基板。
15. 第１絶縁部及び前記第１絶縁部上に配置され、キャビティを有する第２絶縁部を含む基板と、
    前記キャビティに配置され、第３絶縁層及び第３絶縁層に埋め込まれ、一面が第３絶縁層の一面に露出する第３配線層を含む連結構造体と、
    前記第１絶縁部及び前記連結構造体の間に配置される接着層と、を含み、
    前記接着層の厚さは、前記第３絶縁層の厚さよりも薄い、プリント回路基板。
16. 前記基板は、前記第１絶縁部上に又は内にそれぞれ配置される複数の第１配線層、前記第１絶縁部内にそれぞれ配置される１つ以上の第１ビア、前記第２絶縁部上に又は内にそれぞれ配置される複数の第２配線層、及び前記第２絶縁部内に配置される１つ以上の第２ビアをさらに含む、請求項１５に記載のプリント回路基板。
17. 前記複数の第１配線層の少なくとも一部は、前記キャビティに露出し、
    前記接着層は、前記複数の第１配線層の少なくとも一部を覆う、請求項１６に記載のプリント回路基板。
18. 前記第１絶縁部は、複数の第１絶縁層を含み、
    前記第２絶縁部は、複数の第２絶縁層を含む、請求項１７に記載のプリント回路基板。
19. 前記基板及び前記連結構造体上に配置される第１素子と、
    前記基板及び前記連結構造体上に配置される第２素子と、をさらに含む、請求項１８に記載のプリント回路基板。
20. 前記第１素子及び前記第２素子は、前記第３配線層によって互いに電気的に連結され、
    前記第１素子及び前記第２素子は、それぞれ前記複数の第２配線層と電気的に連結される、請求項１９に記載のプリント回路基板。
21. 前記第１素子と連結される前記複数の第２配線層の伝送速度は、前記第１素子及び前記第２素子を互いに連結する前記第３配線層の伝送速度よりも小さい、請求項２０に記載のプリント回路基板。
22. 前記第２素子と連結される前記複数の第２配線層の伝送速度は、前記第１素子及び前記第２素子を互いに連結する前記第３配線層の伝送速度よりも小さい、請求項２１に記載のプリント回路基板。
23. 第１絶縁部を準備する段階と、
    前記第１絶縁部上に第２絶縁部を形成する段階と、
    前記第２絶縁部の少なくとも一部を貫通するキャビティを形成する段階と、
    前記キャビティに複数の第３絶縁層を含む連結構造体を配置する段階と、を含み、
    前記複数の第３絶縁層のうち少なくとも一層の誘電正接は、前記第２絶縁部の誘電正接よりも小さい、プリント回路基板の製造方法。
24. 前記第１絶縁部を準備する段階は、前記第１絶縁部上に又は内に複数の第１配線層を形成する段階、及び前記第１絶縁部内に１つ以上の第１ビアをそれぞれ形成する段階を含み、
    前記第１絶縁部上に前記第２絶縁部を形成する段階は、前記第２絶縁部上に又は内に複数の第２配線層を形成する段階、及び前記第２絶縁部内に１つ以上の第２ビアを形成する段階を含む、請求項２３に記載のプリント回路基板の製造方法。
25. 前記複数の第１配線層の少なくとも一部は、前記キャビティに露出する、請求項２４に記載のプリント回路基板の製造方法。
26. 前記第１絶縁部は、複数の第１絶縁層を含み、
    前記複数の第３絶縁層のうち少なくとも一層の誘電正接は、前記複数の第１絶縁層のそれぞれの誘電正接よりも小さい、請求項２４に記載のプリント回路基板の製造方法。
27. 前記第２絶縁部は、複数の第２絶縁層を含み、
    前記複数の第３絶縁層のうち少なくとも一層の誘電正接は、前記複数の第２絶縁層のそれぞれの誘電正接よりも小さい、請求項２４に記載のプリント回路基板の製造方法。
28. 前記キャビティに前記連結構造体を配置する段階は、前記第１絶縁部上に接着層を形成する段階、及び前記接着層上に前記連結構造体を配置する段階で構成される、請求項２３に記載のプリント回路基板の製造方法。
29. 前記接着層の厚さは、前記複数の第３絶縁層のうち少なくとも一層の厚さよりも薄い、請求項２８に記載のプリント回路基板の製造方法。
30. 前記連結構造体は、前記複数の第３絶縁層上に又は内にそれぞれ配置される複数の第３配線層をさらに含む、請求項２４に記載のプリント回路基板の製造方法。
31. 前記第２絶縁部及び前記連結構造体上に第１素子を配置する段階と、
    前記第２絶縁部及び前記連結構造体上に第２素子を配置する段階と、をさらに含む、請求項３０に記載のプリント回路基板の製造方法。
32. 前記第１素子及び前記第２素子は、前記複数の第３配線層によって互いに電気的に連結され、
    前記第１素子及び前記第２素子は、それぞれ前記複数の第２配線層と電気的に連結される、請求項３１に記載のプリント回路基板の製造方法。
33. 前記第１素子と連結される前記複数の第２配線層の伝送速度は、前記第１素子及び前記第２素子を連結する前記複数の第３配線層の伝送速度よりも小さい、請求項３２に記載のプリント回路基板の製造方法。
34. 前記第２素子と連結される前記複数の第２配線層の伝送速度は、前記第１素子及び前記第２素子を互いに連結する前記複数の第３配線層の伝送速度よりも小さい、請求項３３に記載のプリント回路基板の製造方法。

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