WO2020262891A1 - 회로기판 - Google Patents

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WO2020262891A1
WO2020262891A1 PCT/KR2020/007994 KR2020007994W WO2020262891A1 WO 2020262891 A1 WO2020262891 A1 WO 2020262891A1 KR 2020007994 W KR2020007994 W KR 2020007994W WO 2020262891 A1 WO2020262891 A1 WO 2020262891A1
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insulating layer
metal
buffer layer
layer
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PCT/KR2020/007994
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French (fr)
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김용석
이동화
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엘지이노텍 주식회사
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Definitions

  • a printed circuit board is formed by printing a circuit line pattern on an electrically insulating substrate with a conductive material such as copper, and refers to a board immediately before mounting an electronic component. That is, in order to densely mount various types of electronic devices on a flat plate, it means a circuit board in which the mounting position of each component is determined and a circuit pattern connecting the components is printed on the flat surface and fixed.
  • OSP Organic Solderability Preservative
  • electrolytic nickel/gold electrolytic nickel/gold-cobalt alloy
  • electroless nickel/palladium/gold etc. are used. have.
  • the surface treatment methods used are different depending on their use, for example, the use of soldering, wire bonding, and connector.
  • Components mounted on the printed circuit board may transmit signals generated from the components by circuit patterns connected to the components.
  • the transmission loss of the circuit pattern of the printed circuit board mainly consists of conductor loss due to copper foil and dielectric loss due to insulator.
  • conductor loss due to copper foil is related to the surface roughness of the circuit pattern. That is, as the surface roughness of the circuit pattern increases, transmission loss may increase due to a skin effect.
  • the embodiment is to provide a circuit board having improved reliability by improving adhesion between an insulating layer and a circuit pattern.
  • a circuit board includes an insulating layer; A circuit pattern disposed on an upper surface or under a lower surface of the insulating layer; And a buffer layer disposed between the insulating layer and the circuit pattern, wherein the buffer layer includes a carbon element, a nitrogen element, an oxygen element, a silicon element, a sulfur element, and a metal element, and the ratio of the carbon element to the metal element ((Carbon element/copper element)*100) is 5 to 7, and the ratio of nitrogen element to the metal element ((nitrogen element/copper element)*100) is 1.5 to 7, and oxygen element to the metal element
  • the ratio of ((oxygen element/copper element)*100) is 1.1 to 1.9, and the ratio of silicon element to the metal element ((silicon element/copper element)*100) is 0.5 to 0.9, and for the metal element
  • the ratio of elemental sulfur ((elemental sulfur/elemental copper)*100) is 0.5 to 1.5.
  • a circuit board includes an insulating layer; A circuit pattern disposed on an upper surface or under a lower surface of the insulating layer; And a buffer layer disposed between the insulating layer and the circuit pattern, wherein the buffer layer comprises: a first functional group coupled to the insulating layer; And a second functional group bonded to the circuit pattern, wherein the first functional group and the second functional group include at least one of a carbon element, a nitrogen element, an oxygen element, a silicon element, and a sulfur element.
  • the circuit board according to the embodiment may include a buffer layer disposed between the insulating layer and the circuit pattern.
  • a buffer layer may be formed on the surface of the circuit pattern or a buffer layer may be formed on the insulating layer.
  • the buffer layer may be disposed between the insulating layer and the circuit pattern to improve adhesion between the insulating layer and the circuit pattern.
  • the insulating layer and the circuit pattern are heterogeneous materials each including a resin material and a metal, and when forming the circuit pattern on the insulating layer, there is a problem in that adhesion is lowered.
  • the buffer layer includes a plurality of functional groups coupled to the insulation layer and the circuit pattern, and the functional groups are chemically bonded to the insulation layer and the circuit pattern by covalent bonds or coordination bonds, so that the insulation layer and the It is possible to improve the adhesion of the circuit pattern.
  • the surface roughness of the circuit pattern can be kept low to reduce the transmission loss of the high frequency signal. Even if the surface roughness of the circuit pattern is kept low, the buffer layer Since the adhesion between the insulating layer and the circuit pattern can be secured, the overall reliability of the circuit pattern can be secured.
  • FIG. 1 is a diagram illustrating a cross-sectional view of a circuit board according to an embodiment.
  • top (top) or bottom (bottom) is one as well as when the two components are in direct contact with each other. It also includes a case in which the above other component is formed or disposed between the two components.
  • the insulating substrate 110 may have a flat plate structure.
  • the insulating substrate 110 may be a printed circuit board (PCB).
  • PCB printed circuit board
  • the insulating substrate 110 may be implemented as a single substrate, and differently, may be implemented as a multilayer substrate in which a plurality of insulating layers are successively stacked.
  • the insulating substrate 110 may include a plurality of insulating layers 111.
  • the plurality of insulating layers 111 include a first insulating layer 111a, a second insulating layer 111b, a third insulating layer 111c, and a fourth insulating layer 111d from the bottom.
  • a fifth insulating layer 111e Further, circuit patterns 112 may be disposed on each of the surfaces of the first to fifth insulating layers. That is, the circuit pattern 112 may be disposed on at least one of both surfaces of the first to fifth insulating layers.
  • the plurality of insulating layers 111 are substrates on which electric circuits capable of changing wiring are arranged, and all printed circuit boards, wiring boards, and insulating substrates made of an insulating material capable of forming a circuit pattern 112 on the surface of the insulating layer Can include.
  • the insulating layer 111 may include a photoisotropic film.
  • the insulating layer 111 may include cyclic olefin copolymer (COC), cyclic olefin polymer (COP), photoisotropic polycarbonate (PC), or photoisotropic polymethyl methacrylate (PMMA). .
  • the insulating layer 111 may be bent while having a partially curved surface. That is, the insulating layer 111 may be bent while partially having a flat surface and partially having a curved surface. In detail, the end of the insulating layer 111 may be bent while having a curved surface or may be bent or bent with a surface including a random curvature.
  • the insulating layer 111 may be a flexible substrate having flexible characteristics.
  • the insulating layer 111 may be a curved or bent substrate.
  • the insulating layer 111 represents electrical wiring connecting circuit components based on a circuit design as a wiring diagram, and an electrical conductor can be reproduced on an insulating material.
  • electrical components can be mounted and wiring to connect them in a circuit can be formed, and components other than the electrical connection function of components can be mechanically fixed.
  • Circuit patterns 112 are respectively disposed on the surface of the insulating layer 111.
  • the circuit pattern 112 is a wiring that transmits electrical signals, and may be formed of a metal material having high electrical conductivity.
  • the circuit pattern 112 is at least one selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn). It can be formed of a metallic material.
  • the circuit pattern 112 is selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn) having excellent bonding power. It may be formed of a paste or solder paste including at least one metal material. Preferably, the circuit pattern 112 may be formed of copper (Cu) having high electrical conductivity and a relatively inexpensive price.
  • the circuit pattern 112 is a conventional printed circuit board manufacturing process, such as additive process, subtractive process, MSAP (Modified Semi Additive Process) and SAP (Semi Additive Process). It is possible, and detailed description is omitted here.
  • a buffer layer may be disposed on the surface of the insulating layer 111 and/or the circuit pattern 112.
  • the buffer layer 200 may be disposed on the surface of at least one of the upper, lower, and side surfaces of the circuit pattern 112 or on the surface of the insulating layer 111 on which the circuit pattern is disposed. I can.
  • the insulating layer or the buffer layer formed on the circuit pattern will be described in detail below.
  • At least one via 113 is formed in the insulating layer 111.
  • the via 113 is disposed passing through at least one of the plurality of insulating layers 111.
  • the via 113 may penetrate only one insulating layer among the plurality of insulating layers 111, and differently, may be formed while passing through at least two insulating layers of the plurality of insulating layers 111 in common. have. Accordingly, the vias 113 electrically connect circuit patterns disposed on surfaces of different insulating layers to each other.
  • the via 113 may be formed by filling a through hole (not shown) penetrating at least one of the plurality of insulating layers 111 with a conductive material.
  • the through hole may be formed by any one of mechanical, laser, and chemical processing.
  • methods such as milling, drilling, and routing can be used, and when formed by laser processing, a UV or CO 2 laser method is used.
  • the insulating layer 111 when formed by chemical processing, may be opened by using a chemical containing aminosilane or ketones.
  • the laser processing has a cutting diameter of at least 0.005 mm, and has a wide range of possible thicknesses.
  • YAG laser Yttrium Aluminum Garnet
  • CO 2 laser an ultraviolet (UV) laser
  • YAG laser is a laser that can process both copper foil layers and insulating layers
  • CO 2 laser is a laser that can process only insulating layers.
  • the via 113 is formed by filling the inside of the through hole with a conductive material.
  • the metal material forming the via 113 may be any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd).
  • the conductive material filling may use any one of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, ink jetting, and dispensing, or a combination thereof.
  • a first pad 120 is disposed on an uppermost insulating layer among the plurality of insulating layers 111, and a second pad 140 is disposed under the lowermost insulating layer among the plurality of insulating layers 111 Is placed.
  • the first pad 120 is disposed on the uppermost insulating layer 111 on which the electronic component 190 is to be formed.
  • a plurality of first pads 120 may be formed on the uppermost insulating layer.
  • some of the first pads 120 may serve as a pattern for signal transmission, and others may serve as an inner lead electrically connected to the electronic component 190 through a wire or the like.
  • the first pad 120 may include a wire bonding pad for wire bonding.
  • a second pad 140 is disposed under the lowermost insulating layer to which an external substrate (not shown) is attached among the plurality of insulating layers 111.
  • the second pad 140 also serves as a pattern for signal transmission, and the remaining part serves as an outer lead on which an adhesive member 175 is disposed for attaching the external substrate. can do.
  • the second pad 140 may include a soldering pad for soldering.
  • first upper metal layer 130 is disposed on the first pad 120
  • second upper metal layer 150 is disposed under the second pad 140.
  • the first upper metal layer 130 and the second upper metal layer 150 are formed of the same material, respectively, while protecting the first pad 120 and the second pad 140, the wire bonding or the Increases the soldering properties.
  • the first upper metal layer 130 and the second upper metal layer 150 are formed of a metal including gold (Au).
  • the first upper metal layer 130 and the second upper metal layer 150 may contain only pure gold (purity of 99% or more), and may be formed of an alloy containing gold (Au) differently.
  • the alloy may be formed of a gold alloy containing cobalt.
  • a solder paste 180 is disposed on the insulating layer disposed on the top of the plurality of insulating layers.
  • the solder paste is an adhesive that fixes the electronic component 190 attached to the insulating substrate 110.
  • the solder paste 180 may be referred to as an adhesive.
  • the adhesive may be a conductive adhesive, or alternatively, a non-conductive adhesive. That is, the printed circuit board 100 may be a board to which the electronic component 190 is attached by a wire bonding method, and accordingly, a terminal (not shown) of the electronic component 190 is not disposed on the adhesive. I can.
  • the adhesive may not be electrically connected to the electronic component 190. Accordingly, the adhesive may be a non-conductive adhesive, or alternatively, a conductive adhesive may be used.
  • the conductive adhesive is largely divided into an anisotropic conductive adhesive and an isotropic conductive adhesive. Basically, conductive particles such as Ni, Au/polymer, or Ag, and thermosetting, thermoplastic, or It is composed of a blend type insulating resin that combines the characteristics of the two.
  • a first protective layer 160 is disposed on the uppermost insulating layer to partially expose the surface of the first upper metal layer 130.
  • the first protective layer 160 is disposed to protect the surface of the uppermost insulating layer, and may be, for example, a solder resist.
  • solder paste 180 is disposed on the first upper metal layer 130, and accordingly, the first pad 120 and the electronic component 190 may be electrically connected.
  • the electronic component 190 may include all devices or chips.
  • the device may be classified into an active device and a passive device, and the active device is a device that actively uses a non-linear part, and the passive device refers to a device that does not use a non-linear property even though both linear and non-linear properties exist.
  • the passive device may include a transistor, an IC semiconductor chip, and the like, and the passive device may include a capacitor, a resistor, and an inductor.
  • the passive element is mounted on a substrate together with a conventional semiconductor package in order to increase a signal processing speed of a semiconductor chip, which is an active element, or to perform a filtering function.
  • the electronic component 190 may include all of a semiconductor chip, a light emitting diode chip, and other driving chips.
  • a resin molding part may be formed on the uppermost insulating layer, and accordingly, the electronic component 190 and the first upper metal layer 130 may be protected by the resin molding part.
  • a buffer layer may be disposed on at least one surface of the insulating layer 111 or the circuit pattern 112.
  • the buffer layer 200 may be disposed between the insulating layer 111 and the circuit pattern 112 in a region where the insulating layer 111 and the circuit pattern 112 overlap.
  • the buffer layer 200 may be a surface treatment layer processed on the surface of the insulating layer 111.
  • the buffer layer 200 may be a surface treatment layer processed on the surface of the circuit pattern 112.
  • the buffer layer 200 may be an intermediate layer disposed between the insulating layer and the circuit pattern.
  • the buffer layer 200 may be a coating layer disposed between the insulating layer and the circuit pattern.
  • the buffer layer 200 may be a functional layer that improves adhesion between the insulating layer and the circuit pattern, that is, an adhesion enhancing layer.
  • 2 to 5 are diagrams for explaining the position and arrangement relationship of the buffer layer 200.
  • the buffer layer 200 may be disposed on the surface of the circuit pattern.
  • the buffer layer 200 may be disposed on the upper and lower surfaces of the circuit pattern. That is, the buffer layer 200 may be disposed on a surface that contacts or faces the insulating layer 111 among the surfaces of the circuit pattern.
  • the buffer layer 200 may be disposed on the surface of the circuit pattern.
  • the buffer layer 200 may be disposed on an upper surface, a lower surface, and both side surfaces of the circuit pattern. That is, the buffer layer 200 may be disposed surrounding the entire surface of the circuit pattern.
  • the buffer layer 200 may be disposed on the surface of the insulating layer 111.
  • the buffer layer 200 may be disposed on an upper surface and a lower surface of the insulating layer 111. That is, the buffer layer 200 may be disposed on a surface of the insulating layer 111 in contact with or facing the circuit pattern 112. That is, the buffer layer 200 may be disposed only in a region where the circuit pattern 112 is disposed on the surface of the insulating layer 111 in which the circuit pattern 112 is disposed.
  • the buffer layer 200 may be disposed between the insulating layer 111 and the circuit pattern 112.
  • the buffer layer 200 is disposed between the insulating layer 111 and the circuit pattern 112, and the buffer layer 200 is formed on one surface of the insulating layer 111 and one surface of the circuit pattern 112 Can be combined. That is, the terminal group of the buffer layer, the terminal group of the insulating layer, the terminal group of the buffer layer and the terminal group of the circuit pattern may be chemically bonded.
  • the buffer layer 200 may be formed to have a certain thickness.
  • the buffer layer 200 may be formed as a thin film.
  • the buffer layer 200 may be formed to a thickness of 500 nm or less.
  • the buffer layer 200 may be formed to a thickness of 5 nm to 500 nm.
  • the thickness of the buffer layer 200 is formed to be less than 5 nm, the thickness of the buffer layer is too thin to sufficiently secure adhesion between the insulating layer and the circuit pattern, and when the thickness of the buffer layer exceeds 500 nm , The effect of improving adhesion according to the thickness is insignificant, the overall thickness of the circuit board may be increased, and the dielectric constant of the insulating layer may increase, so that the transmission loss of the circuit board may increase in high frequency use.
  • the buffer layer 200 may include at least one of a carbon element, a nitrogen element, an oxygen element, a silicon element, a sulfur element, and a metal element.
  • the buffer layer 200 may include all of a carbon element, a nitrogen element, an oxygen element, a silicon element, a sulfur element, and a metal element.
  • the carbon element, nitrogen element, oxygen element, silicon element, sulfur element, and metal element are each bonded to each other in the buffer layer to exist in a molecular form or may exist in a single ion form.
  • the carbon element, the nitrogen element, the silicon element, and the sulfur element may be related to a functional group of the buffer layer coupled to the circuit pattern. That is, a functional group formed by molecules including the carbon element, the nitrogen element, the silicon element, the sulfur element, and the like may be chemically combined with the circuit pattern.
  • the metal element may combine molecules formed by the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element. That is, molecules formed by the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element may be chemically bonded through the metal element to form a buffer layer. That is, the metal element may be disposed between the molecules and may act as a mediator for chemically bonding the molecules.
  • the carbon element, nitrogen element, oxygen element, silicon element, sulfur element, and metal element may be included in a certain mass ratio.
  • the metal element may contain the most than other elements, and the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element each have a constant mass ratio based on the metal element Can be included as
  • the mass ratio of the carbon element to the metal element ((carbon element/copper element) * 100) may be 5 to 7
  • the mass ratio of the nitrogen element to the metal element ((nitrogen element/copper element)*100) may be 1.5 to 7.
  • the mass ratio of the oxygen element to the metal element ((oxygen element/copper element)*100) may be 1.1 to 1.9.
  • the mass ratio of the silicon element to the metal element ((silicon element/copper element)*100) may be 0.5 to 0.9.
  • the mass ratio of the sulfur element to the metal element ((elemental sulfur/elemental copper)*100) may be 0.5 to 1.5.
  • the mass ratio of the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element to the metal element may be related to the bonding force of the insulating layer or the circuit board.
  • the bonding force between the buffer layer and the circuit board or the buffer layer and the insulating layer may be weakened. have.
  • the bonding force between the buffer layer and the circuit board or the buffer layer and the insulating layer may be weakened. have.
  • the bonding force between the buffer layer and the circuit board may be weakened.
  • the bonding force between the buffer layer and the circuit board may be weakened.
  • the carbon element, nitrogen element, oxygen element, silicon element, sulfur element, and metal element exist in the form of molecules or ions in the buffer layer, and the molecules and the ions may be bonded to each other to be connected.
  • the buffer layer 200 may include molecules and metal ions formed by the carbon element, nitrogen element, oxygen element, silicon element, sulfur element, and metal elements.
  • the molecules included in the buffer layer 200 may include at least two kinds of molecules according to the size of the molecule or the size of the molecular weight.
  • the molecule may include a macromolecule and a single molecule.
  • the macromolecule, the monomolecule, and the metal ion may be bonded to each other in the buffer layer to be connected to each other.
  • the macromolecule, the single molecule, and the metal ion may be chemically bonded to each other by covalent bonds and coordination bonds in the buffer layer to form a structure in which they are connected to each other.
  • the metal ions may connect the macromolecules, the single molecules, or the macromolecules and the single molecules to each other.
  • the macromolecules, the monomolecules, or the macromolecules and the monomolecules are coordinated with the metal ions, and thus, the macromolecules, the monomolecules, or the macromolecules and the monomolecules are Can be chemically combined.
  • the metal ions may include the same material as the circuit pattern.
  • the metal ion may include a material different from the circuit pattern.
  • the metal ion may include copper or other metals other than copper.
  • the metal ions may be formed by the circuit pattern.
  • metal ions may be formed by ionizing the circuit pattern including a metal using a separate oxidizing agent. Accordingly, ionized metal ions form a buffer layer by coordinating the macromolecules and the monomolecules in the buffer layer to connect the molecules to each other.
  • the buffer layer when forming the buffer layer, separate metal ions are added, and the metal ions form a buffer layer by coordinating the macromolecules and the monomolecules in the buffer layer to connect molecules to each other.
  • the separately added metal ions may be the same as or different from the metal of the circuit pattern.
  • the macromolecule and the single molecule may be molecules containing at least one of the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element.
  • the macromolecule may include a molecule including the carbon element and the nitrogen element.
  • the macromolecule may include an azole group including the carbon element and the nitrogen element.
  • the macromolecule may include a molecule containing the silicon element.
  • the macromolecule may include a silane group containing the silicon element.
  • the single molecule may include the carbon element, the nitrogen element, and the sulfur element. That is, the single molecule may be a molecule including the carbon element, the nitrogen element, and the sulfur element.
  • the single molecule may include an SCN group to which a thiocyanate group (-SCN) is connected.
  • the buffer layer 200 may include a plurality of functional groups.
  • the buffer layer 200 may include a first functional group chemically bonded to the insulating layer 111 and a second functional group chemically bonded to the circuit pattern 112.
  • the second functional group may be coupled to the circuit pattern 112 by coordination.
  • the second functional group may include functional groups coordinated with the circuit pattern 112.
  • the second functional group may include a Si group and a thiocyanate group (-SCN) of a silane group.
  • the first and second functional groups included in the buffer layer may be chemically combined with the insulating layer and the circuit pattern, respectively. Accordingly, adhesion between the insulating layer, which is a different material, and the circuit pattern may be improved by the buffer layer disposed between the insulating layer and the circuit pattern.
  • a copper layer was formed on the insulating layer including the prepreg (PPG). At this time, after coating a coating layer on the surface of the R copper layer in contact with the insulating layer, the copper layer and the insulating layer were adhered.
  • the surface of the coating layer was analyzed using a scanning electron microscope (SEM), and the chemical composition contained in the coating layer was analyzed using an energy dispersive X-ray spectroscopy (EDS).
  • SEM scanning electron microscope
  • EDS energy dispersive X-ray spectroscopy
  • SEM scanning electron microscope
  • EDS energy dispersive X-ray spectroscopy
  • the copper layer was patterned to form a circuit pattern to manufacture a circuit board.
  • the buffer layer included a first functional group including an N group of a hydroxy group (-OH) and an azole group, and a second functional group including a Si group and a thiocyanate group (-SCN) of the silane group.
  • a circuit pattern was formed in the same manner as in the embodiment, except that the copper layer was formed by directly adhering the copper layer on the insulating layer without forming a coating layer on the copper layer, and patterning the copper layer to form a circuit pattern. After formation, adhesion and reliability were evaluated according to the roughness of the circuit pattern.
  • the reliability evaluation was evaluated as MG when the peel strength (kgf/cm) of the circuit pattern was less than 0.6.
  • the circuit board according to the embodiment has improved reliability compared to the circuit board according to the comparative example.
  • the circuit board according to the embodiment is on a coating layer formed on the insulating layer. To form a circuit pattern. Accordingly, it can be seen that the adhesion of the circuit pattern and the reliability of the circuit board can be improved by increasing the peel strength of the circuit pattern as the coating layer is chemically tightly coupled to the insulating layer and the circuit pattern.
  • the circuit board according to the embodiment can have an adhesive force capable of securing the reliability of the circuit board even when the illuminance of the circuit pattern is reduced.
  • the circuit board according to the embodiment can have an adhesive force capable of securing the reliability of the circuit board even when the surface roughness of the circuit pattern is 0.5 or less or in the range of 0.1 to 0.5.
  • the circuit board according to the embodiment may include a buffer layer disposed between the insulating layer and the circuit pattern.
  • a buffer layer may be formed on the surface of the circuit pattern or a buffer layer may be formed on the insulating layer.
  • the buffer layer may be disposed between the insulating layer and the circuit pattern to improve adhesion between the insulating layer and the circuit pattern.
  • the insulating layer and the circuit pattern are heterogeneous materials each including a resin material and a metal, and when forming the circuit pattern on the insulating layer, there is a problem in that adhesion is lowered.
  • the buffer layer includes a plurality of functional groups coupled to the insulation layer and the circuit pattern, and the functional groups are chemically bonded to the insulation layer and the circuit pattern by covalent bonds or coordination bonds, so that the insulation layer and the It is possible to improve the adhesion of the circuit pattern.
  • the surface roughness of the circuit pattern can be kept low to reduce the transmission loss of the high frequency signal. Even if the surface roughness of the circuit pattern is kept low, the buffer layer Since the adhesion between the insulating layer and the circuit pattern can be secured, the overall reliability of the circuit pattern can be secured.

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Abstract

실시예에 따른 회로기판은, 절연층; 상기 절연층의 상부면 상 또는 하부면 아래에 배치되는 회로 패턴; 및 상기 절연층 및 상기 회로 패턴 사이에 배치되는 버퍼층을 포함하고, 상기 버퍼층은 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소를 포함하고, 상기 금속 원소에 대한 탄소 원소의 비((탄소원소/구리원소)*100)는 5 내지 7이고, 상기 금속 원소에 대한 질소 원소의 비((질소원소/구리원소)*100)는 1.5 내지 7이고, 상기 금속 원소에 대한 산소 원소의 비((산소원소/구리원소)*100)는 1.1 내지 1.9이고, 상기 금속 원소에 대한 규소 원소의 비((규소원소/구리원소)*100)는 0.5 내지 0.9이고, 상기 금속 원소에 대한 황 원소의 비((황원소/구리원소)*100)는 0.5 내지 1.5이다.

Description

회로기판
실시예는 회로기판에 관한 것이다.
인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로패턴을 평판 표면에 인쇄하여 고정한 회로기판을 의미한다.
일반적으로, 상기와 같은 인쇄회로기판에 포함된 회로 패턴의 표면처리 방법으로, OSP(Organic Solderability Preservative), 전해 니켈/골드, 전해 니켈/골드-코발트 합금, 무전해 니켈/팔라듐/골드 등이 사용되고 있다.
이때, 상기 사용되는 표면 처리 방법들은 그의 용도에 따라 달라지는데, 예를 들어, 상기 용도에는 솔더링 용도, 와이어 본딩 용도 및 커넥터 용도 등이 있다.
상기 인쇄회로기판 상에 실장되는 부품들은 각 부품들에 연결되는 회로 패턴에 의해 부품에서 발생되는 신호가 전달될 수 있다.
한편, 최근의 휴대용 전자 기기 등의 고기능화에 수반하여, 대량의 정보의 고속 처리를 하기 위해 신호의 고주파화가 진행되고 있어, 고주파 용도에 적합한 인쇄회로기판의 회로 패턴이 요구되고 있다.
이러한 인쇄회로기판의 회로 패턴은 고주파 신호의 품질을 저하시키지 않고 전송 가능하게 하기 위해, 전송 손실의 저감이 요망된다.
인쇄회로기판의 회로 패턴의 전송 손실은, 구리박에 기인하는 도체 손실과, 절연체에 기인하는 유전체 손실로 주로 이루어진다.
한편, 구리박에 기인하는 도체손실은 회로 패턴의 표면 조도와 관계가 있다. 즉, 회로 패턴의 표면 조도가 증가될 수록 스킨 이펙트(skin effect) 효과에 의해 전송 손실이 증가될 수 있다.
따라서, 회로 패턴의 표면 조도를 감소시키면, 전송 손실 감소를 방지할 수 있는 효과가 있으나, 회로 패턴과 절연층의 접착력이 감소되는 문제점이 있다.
따라서, 회로 패턴의 표면 조도를 감소시키면도 회로패턴과 절연층의 접착력 감소를 방지할 수 있는 새로운 구조의 인쇄회로기판이 요구된다.
실시예는 절연층과 회로 패턴의 접착력을 향상시켜, 향상된 신뢰성을 가지는 회로기판을 제공하고자 한다.
실시예에 따른 회로기판은, 절연층; 상기 절연층의 상부면 상 또는 하부면 아래에 배치되는 회로 패턴; 및 상기 절연층 및 상기 회로 패턴 사이에 배치되는 버퍼층을 포함하고, 상기 버퍼층은 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소를 포함하고, 상기 금속 원소에 대한 탄소 원소의 비((탄소원소/구리원소)*100)는 5 내지 7이고, 상기 금속 원소에 대한 질소 원소의 비((질소원소/구리원소)*100)는 1.5 내지 7이고, 상기 금속 원소에 대한 산소 원소의 비((산소원소/구리원소)*100)는 1.1 내지 1.9이고, 상기 금속 원소에 대한 규소 원소의 비((규소원소/구리원소)*100)는 0.5 내지 0.9이고, 상기 금속 원소에 대한 황 원소의 비((황원소/구리원소)*100)는 0.5 내지 1.5이다.
실시예에 따른 회로기판은, 절연층; 상기 절연층의 상부면 상 또는 하부면 아래에 배치되는 회로 패턴; 및 상기 절연층 및 상기 회로 패턴 사이에 배치되는 버퍼층을 포함하고, 상기 버퍼층은 상기 절연층과 결합되는 제 1 작용기; 및 상기 회로 패턴과 결합되는 제 2 작용기를 포함하고, 상기 제 1 작용기 및 상기 제 2 작용기는 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 중 적어도 하나의 원소를 포함한다.
실시예에 따른 회로기판은 절연층과 회로 패턴 사이에 배치되는 버퍼층을 포함할 수 있다.
즉, 실시예에 따른 회로 기판은 회로 패턴의 표면에 버퍼층을 형성하거나, 절연층 상에 버퍼층을 형성할 수 있다.
상기 버퍼층은 상기 절연층과 상기 회로 패턴 사이에 배치되어 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
즉, 상기 절연층과 상기 회로 패턴은 각각 수지물질 및 금속을 포함하는 이종물질로서, 상기 절연층 상에 상기 회로 패턴을 형성할 때, 접착력이 저하되는 문제점이 있다.
따라서, 상기 절연층과 상기 회로 패턴 사이에 상기 절연층과 상기 회로 패턴과 각각 화학적으로 결합되는 버퍼층을 배치하여, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
즉, 상기 버퍼층은 상기 절연층과 상기 회로 패턴과 결합되는 복수의 작용기들을 포함하고, 상기 작용기들이 상기 절연층 및 상기 회로 패턴과 공유결합 또는 배위결합에 의해 화학적으로 결합됨으로써, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
이에 따라, 상기 절연층의 표면 조도를 감소시켜도, 상기 절연층과 상기 회로 패턴의 밀착 신뢰성을 확보할 수 있다.
따라서, 실시예에 따른 회로기판을 고주파 용도로 사용하는 경우에도 회로 패턴의 표면 조도를 낮게 유지하여 고주파 신호의 전송 손실을 감소시킬 수 있고, 회로 패턴의 표면 조도를 낮게 유지하여도, 버퍼층에 의해 절연층과 회로 패턴의 밀착력을 확보할 수 있으므로, 회로 패턴의 전체적인 신뢰성을 확보할 수 있다.
도 1은 실시예에 따른 회로기판의 단면도를 도시한 도면이다.
도 2 내지 도 5는 실시예에 따른 회로기판의 버퍼층의 배치 관계를 설명하기 위한 도면들이다.
도 6은 실시예에 따른 회로기판의 절연층의 간략한 구조식을 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 도면들을 참조하여, 실시예들에 따른 회로기판을 설명한다.
도 1을 참조하면, 실시예에 따른 회로기판은 절연기판(110), 제 1 패드(120), 제 1 상부 금속층(130), 제 2 패드(140), 제 2 상부 금속층(150), 제 1 보호층(160), 제 2 보호층(170), 솔더 페이스트(180), 전자 부품(190)을 포함할 수 있다.
상기 절연기판(110)은 평판 구조를 가질 수 있다. 상기 절연기판(110)은 인쇄회로기판(PCB: Printed Circuit Board)일 수 있다. 여기에서, 상기 절연기판(110)은 단일 기판으로 구현될 수 있으며, 이와 다르게 다수 개의 절연층이 연속적으로 적층된 다층 기판으로 구현될 수 있다.
이에 따라, 상기 절연기판(110)은 복수의 절연층(111)을 포함할 수 있다. 도 2에 도시된 바와 같이, 상기 복수의 절연층(111)은 최하부에서부터 제 1 절연층(111a), 제 2 절연층(111b), 제 3 절연층(111c), 제 4 절연층(111d) 및 제 5 절연층(111e)을 포함할 수 있다. 그리고, 상기 제 1 내지 5 절연층의 표면 각각에는 회로 패턴(112)이 배치될 수 있다. 즉, 상기 제 1 내지 제 5 절연층의 양면들 중 적어도 하나의 면에는 회로 패턴(112)이 배치될 수 있다.
상기 복수의 절연층(111)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 절연층의 표면에 회로 패턴(112)을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.
상기 복수의 절연층(111)은 유리섬유를 포함하는 프리프레그(prepreg)를 포함할 수 있다. 자세하게, 상기 복수의 절연층(111)은 에폭시 수지 및 상기 에폭시 수지에 유리 섬유 및 실리콘계 필러(Si filler)가 분산된 물질을 포함할 수 있다.
또한, 상기 복수의 절연층(111)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(111)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(111)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(111)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(111)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(111)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(111)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(111)의 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 절연층(111)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 절연층(111)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(111)은, 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
상기 절연층(111)의 표면에는 각각 회로패턴(112)이 배치된다. 상기 회로패턴(112)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 회로패턴(112)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다.
또한, 상기 회로패턴(112)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 회로패턴(112)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 회로패턴(112)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
한편, 상기 절연층(111) 및/또는 상기 회로패턴(112)의 표면에는 버퍼층이 배치될 수 있다. 자세하게, 상기 버퍼층(200)은 상기 회로패턴(112)의 상면, 하면 및 측면들 중 적어도 하나의 회로 패턴의 표면 상에 또는 상기 회로 패턴이 배치되는 상기 절연층(111)의 표면 상에 배치될 수 있다.
상기 절연층 또는 상기 회로 패턴에 형성되는 버퍼층에 대해서는 이하에서 상세하게 설명한다.
상기 절연층(111)에는 적어도 하나의 비아(113)가 형성된다. 상기 비아(113)는 상기 복수의 절연층(111) 중 적어도 하나의 절연층을 관통하며 배치된다. 상기 비아(113)는 상기 복수의 절연층(111) 중 어느 하나의 절연층만을 관통할 수 있으며, 이와 다르게 상기 복수의 절연층(111) 중 적어도 2개의 절연층을 공통으로 관통하며 형성될 수도 있다. 이에 따라, 상기 비아(113)는 서로 다른 절연층의 표면에 배치되어 있는 회로패턴을 상호 전기적으로 연결한다.
상기 비아(113)는 상기 복수의 절연층(111) 중 적어도 하나의 절연층을 관통하는 관통 홀(도시하지 않음) 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO 2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 절연층(111)을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005㎜까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO 2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO 2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 비아(113)를 형성한다. 상기 비아(113)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
상기 복수의 절연층(111) 중 최상부에 배치된 절연층 위에는 제 1 패드(120)가 배치되고, 상기 복수의 절연층(111) 중 최하부에 배치된 절연층 아래에는 제 2 패드(140)가 배치된다.
다시 말해서, 상기 복수의 절연층(111) 중 전자부품(190)이 형성될 최상부의 절연층(111) 위에는 제 1 패드(120)가 배치된다. 상기 제 1 패드(120)는 상기 최상부의 절연층 위에 복수 개 형성될 수 있다. 그리고, 상기 제 1 패드(120) 중 일부는 신호 전달을 위한 패턴 역할을 하며, 다른 일부는 상기 전자부품(190)과 와이어등을 통해 전기적으로 연결되는 이너 리드 역할을 할 수 있다. 다시 말해서, 상기 제 1 패드(120)는 와이어 본딩 용도를 위한 와이어 본딩 패드를 포함할 수 있다.
그리고, 상기 복수의 절연층(111) 중 외부 기판(도시하지 않음)이 부착될 최하부의 절연층 아래에는 제 2 패드(140)가 배치된다. 상기 제 2 패드(140)도 상기 제 1 패드(120)와 마찬가지로, 일부는 신호 전달을 위한 패턴 역할을 하며, 나머지 일부는 상기 외부 기판의 부착을 위해 접착부재(175)가 배치되는 아우터 리드 역할을 할 수 있다. 다시 말해서, 상기 제 2 패드(140)는 솔더링 용도를 위한 솔더링 패드를 포함할 수 있다.
그리고, 상기 제 1 패드(120) 위에는 상기 제 1 상부 금속층(130)이 배치되고, 상기 제 2 패드(140) 아래에는 제 2 상부 금속층(150)이 배치된다. 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)은 서로 동일한 물질로 형성되며, 각각 상기 제 1 패드(120) 및 상기 제 2 패드(140)를 보호하면서, 상기 와이어 본딩 또는 상기 솔더링 특성을 증가시킨다.
이를 위해, 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)은 금(Au)을 포함하는 금속으로 형성된다. 바람직하게, 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)은 순수 금(순도 99% 이상)만을 포함할 수 있으며, 이와 다르게 금(Au)을 포함하는 합금으로 형성될 수 있다. 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)이 금을 포함하는 합금으로 형성되는 경우, 상기 합금을 코발트를 포함하는 금 합금으로 형성될 수 있다.
상기 복수의 절연층 중 상기 최상부에 배치된 절연층 위에는 솔더페이스트(180)가 배치된다. 상기 솔더 페이스트는 상기 절연기판(110)에 부착되는 전자부품(190)을 고정시키는 접착제이다. 이에 따라, 상기 솔더페이스트(180)는 접착제라 이름할 수도 있을 것이다. 상기 접착제는 전도성 접착제일 수 있으며, 이와 다르게 비전도성 접착제일 수 있다. 즉, 상기 인쇄회로기판(100)은 와이어 본딩 방식으로 상기 전자부품(190)이 부착되는 기판일 수 있으며, 이에 따라 상기 접착제 상에는 상기 전자부품(190)의 단자(도시하지 않음)가 배치되지 않을 수 있다. 또한, 상기 접착제는 상기 전자부품(190)과 전기적으로 연결되지 않을 수 있다. 따라서, 상기 접착제는 비전도성 접착제를 사용할 수 있으며, 이와 다르게 전도성 접착제를 사용할 수도 있다.
상기 전도성 접착제는, 크게 이방성 도전 접착제(anisotropic conductive adhesive)와 등방성 도전 접착제(isotropic conductive adhesive)로 구분되며, 기본적으로 Ni, Au/고분자, 또는 Ag 등의 도전성 입자들과, 열경화성, 열가소성, 또는 이 둘의 특성을 혼합한 혼합형 절연수지(blend type insulating resin)로 구성된다.
또한, 비전도성 접착제는 폴리머 접착제일 수 있으며, 바람직하게, 열경화성수지, 열가소성수지, 충전제, 경화제, 및 경화촉진제를 포함하는 비전도 폴리머 접착제일 수 있다.
또한, 상기 최상부의 절연층 위에는 상기 제 1 상부 금속층(130)의 표면을 적어도 일부 노출하는 제 1 보호층(160)이 배치된다. 상기 제 1 보호층(160)은 상기 최상부의 절연층의 표면을 보호하기 위해 배치되며, 예를 들어 솔더레지스트일 수 있다.
그리고, 상기 제 1 상부 금속층(130)에는 솔더 페이스트(180)가 배치되며, 그에 따라 상기 제 1 패드(120)와 상기 전자부품(190)은 전기적으로 연결될 수 있다.
여기에서, 상기 전자부품(190)은 소자나 칩을 모두 포함할 수 있다. 상기 소자는 능동 소자와 수동 소자로 구분될 수 있으며, 상기 능동 소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동 소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다. 그리고, 상기 수동 소자에는 트랜지스터, IC 반도체 칩 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하기 위해, 통상의 반도체 패키지와 함께 기판 위에 실장된다.
결론적으로, 상기 전자부품(190)은 반도체 칩, 발광 다이오드 칩 및 기타 구동 칩을 모두 포함할 수 있다.
그리고, 상기 최상부의 절연층 위에는 수지 몰딩부가 형성될 수 있으며, 그에 따라 상기 전자부품(190), 제 1 상부 금속층(130)은 상기 수지 몰딩부에 의해 보호될 수 있다.
한편, 상기 복수의 절연층 중 최하부의 절연층 아래에는 제 2 보호층(170)이 배치된다. 상기 제 2 보호층(170)은 상기 제 2 상부 금속층(150)의 표면을 노출하는 개구부를 갖는다. 상기 제 2 보호층(170)을 솔더레지스트로 형성될 수 있다.
앞서 설명하였듯이. 상기 절연층(111) 또는 상기 회로 패턴(112)의 적어도 하나의 표면에는 버퍼층이 배치될 수 있다.
자세하게, 상기 버퍼층(200)은 상기 절연층(111)과 상기 회로 패턴(112)이 중첩되는 영역에서 상기 절연층(111)과 상기 회로 패턴(112) 사이에 배치될 수 있다.
상기 버퍼층(200)은 상기 절연층(111)의 표면에 처리되는 표면 처리층일 수 있다. 상기 버퍼층(200)은 상기 회로 패턴(112)의 표면에 처리되는 표면 처리층일 수 있다.
상기 버퍼층(200)은 상기 절연층과 상기 회로 패턴 사이에 배치되는 중간층일 수 있다. 상기 버퍼층(200)은 상기 절연층과 상기 회로 패턴 사이에 배치되는 코팅층일 수 있다. 상기 버퍼층(200)은 상기 절연층과 상기 회로 패턴의 밀착력을 향상시키는 기능층 즉, 밀착력 강화층일 수 있다.
도 2 내지 도 5는 상기 버퍼층(200)의 위치 및 배치 관계를 설명하기 위한 도면들이다.
도 2를 참조하면, 상기 버퍼층(200)은 상기 회로 패턴의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(200)은 상기 회로 패턴의 상부면 및 하부면에 배치될 수 있다. 즉, 상기 버퍼층(200)은 상기 회로 패턴의 표면들 중 상기 절연층(111)과 접촉되는 또는 마주보는 표면 상에 배치될 수 있다.
또는, 도 3을 참조하면, 상기 버퍼층(200)은 상기 회로 패턴의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(200)은 상기 회로 패턴의 상부면, 하부면 및 양 측면들에 배치될 수 있다. 즉, 상기 버퍼층(200)은 상기 회로 패턴의 전 표면을 둘러싸며 배치될 수 있다.
또는, 도 4를 참조하면, 상기 버퍼층(200)은 상기 절연층(111)의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(200)은 상기 절연층(111)의 상부면 및 하부면에 배치될 수 있다. 즉, 상기 버퍼층(200)은 상기 절연층(111)의 표면들 중 상기 회로 패턴(112)과 접촉되는 또는 마주보는 표면 상에 배치될 수 있다. 즉, 상기 버퍼층(200)은 상기 회로 패턴(112)이 배치되는 상기 절연층(111)의 전 면 상에 배치될 수 있다.
또는, 도 5를 참조하면, 상기 버퍼층(200)은 상기 절연층(111)의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(200)은 상기 절연층(111)의 상부면, 하부면에 배치될 수 있다. 즉, 상기 버퍼층(200)은 상기 절연층(111)의 표면들 중 상기 회로 패턴(112)과 접촉되는 또는 마주보는 표면 상에 배치될 수 있다. 즉, 상기 버퍼층(200)은 상기 회로 패턴(112)이 배치되는 상기 절연층(111)의 면에서 상기 회로 패턴(112)이 배치되는 영역에만 배치될 수 있다.
즉, 상기 버퍼층(200)은 상기 절연층(111)과 상기 회로 패턴(112) 사이에 배치될 수 있다. 자세하게, 상기 버퍼층(200)은 상기 절연층(111)과 상기 회로 패턴(112) 사이에 배치되고, 상기 버퍼층(200)은 상기 절연층(111)의 일면 및 상기 회로 패턴(112)의 일면과 결합 될 수 있다. 즉, 상기 버퍼층의 말단기와 상기 절연층의 말단기, 상기 버퍼층의 말단기와 상기 회로 패턴의 말단기가 화학적으로 결합될 수 있다.
상기 버퍼층(200)은 일정한 두께로 형성될 수 있다. 자세하게, 상기 버퍼층(200)은 박막으로 형성될 수 있다. 자세하게, 상기 버퍼층(200)은 500㎚ 이하의 두께로 형성될 수 있다. 더 자세하게, 상기 버퍼층(200)은 5㎚ 내지 500㎚의 두께로 형성될 수 있다.
상기 버퍼층(200)의 두께를 5㎚ 이하로 형성하는 경우, 버퍼층의 두께가 너무 얇아 절연층과 회로 패턴의 접착력을 충분하게 확보할 수 없고, 상기 버퍼층의 두께를 500㎚을 초과하여 형성하는 경우, 두께에 따른 접착력 향샹 효과가 미미하며, 회로기판의 전체적인 두께가 증가 될 수 있으며, 절연층의 유전율이 증가하여 고주파 용도시 회로 기판의 전송 손실이 증가될 수 있다.
상기 버퍼층(200)은 복수의 원소들을 포함할 수 있다. 상기 버퍼층(200)에 포함되는 복수의 원소들은 버퍼층 내에서 서로 결합되어 분자형태로 포함되거나 또는 이온 형태로 포함되고, 상기 분자들, 상기 분자 및 상기 이온은 서로 화학적으로 결합되어 버퍼층을 형성할 수 있다.
상기 버퍼층(200)은 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소 중 적어도 하나의 원소를 포함할 수 있다. 자세하게, 상기 버퍼층(200) 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소를 모두 포함할 수 있다.
상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소는 각각 버퍼층 내에서 서로 결합되어 분자 형태로 존재하거나 또는 단독의 이온 형태로 존재할 수 있다.
상기 복수의 원소들 중, 상기 산소 원소, 상기 탄소 원소, 상기 질소 원소는 상기 절연층과 결합되는 상기 버퍼층의 작용기와 관련될 수 있다. 즉, 상기 산소 원소, 상기 탄소 원소, 상기 질소 원자 등을 포함하는 분자들에 의해 형성되는 작용기는 상기 절연층과 화학적으로 결합될 수 있다.
또한, 상기 복수의 원소들 중 상기 탄소 원소, 상기 질소 원소, 상기 규소 원소, 상기 황 원소는 상기 회로 패턴과 결합되는 상기 버퍼층의 작용기와 관련될 수 있다. 즉, 상기 탄소 원소, 상기 질소 원소, 상기 규소 원소, 상기 황 원소 등을 포함하는 분자들에 의해 형성되는 작용기가 상기 회로패턴과 화학적으로 결합될 수 있다.
또한, 상기 금속 원소는 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소들에 의해 형성되는 분자들을 서로 결합할 수 있다. 즉, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소들에 의해 형성되는 분자들은 상기 금속 원소를 통해 화학적으로 결합되어 버퍼층을 형성할 수 있다. 즉, 상기 금속 원소는 상기 분자들 사이에 배치되어, 상기 분자들을 화학적으로 결합하는 매개체 역할을 할 수 있다.
이를 위해, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소는 일정한 질량 비율로 포함될 수 있다. 자세하게, 복수의 원소들 중, 상기 금속 원소는 다른 원소들보다 가장 많이 포함할 수 있고, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소는 상기 금속 원소를 기준으로 하여 각각 일정한 질량 비율로 포함될 수 있다.
자세하게, 금속 원소에 대한 탄소 원소의 질량비((탄소원소/구리원소)*100)는 5 내지 7일 수 있다,
또한, 상기 금속 원소에 대한 질소 원소의 질량비((질소원소/구리원소)*100)는 1.5 내지 7일 수 있다.
또한, 상기 금속 원소에 대한 산소 원소의 질량비((산소원소/구리원소)*100)는 1.1 내지 1.9일 수 있다.
또한, 상기 금속 원소에 대한 규소 원소의 질량비((규소원소/구리원소)*100)는 0.5 내지 0.9일 수 있다.
또한, 상기 금속 원소에 대한 황 원소의 질량비((황원소/구리원소)*100)는 0.5 내지 1.5일 수 있다.
상기 금속 원소에 대한 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소의 질량비는 상기 절연층 또는 상기 회로기판의 결합력과 관계될 수 있다.
자세하게, 상기 금속 원소에 대한 탄소 원소의 질량비((탄소원소/구리원소)*100)가 5 내지 7 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판 또는 상기 버퍼층과 상기 절연층의 결합력이 약해질 수 있다.
또한, 상기 금속 원소에 대한 질소 원소의 질량비((질소원소/구리원소)*100)가 1.5 내지 7 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판 또는 상기 버퍼층과 상기 절연층의 결합력이 약해질 수 있다.
또한, 상기 금속 원소에 대한 산소 원소의 질량비((산소원소/구리원소)*100)가 1.1 내지 1.9 범위를 벗어나는 경우, 상기 버퍼층과 상기 절연층의 결합력이 약해질 수 있다.
또한, 상기 금속 원소에 대한 규소 원소의 질량비((규소원소/구리원소)*100)가 0.5 내지 0.9 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판의 결합력이 약해질 수 있다.
또한, 상기 금속 원소에 대한 황 원소의 질량비((황원소/구리원소)*100)가 0.5 내지 1.5 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판의 결합력이 약해질 수 있다.
한편, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소는 상기 버퍼층 내에서 분자 또는 이온 형태로 존재하며, 상기 분자들 및 상기 이온들은 서로 결합되어 연결될 수 있다.
자세하게, 상기 버퍼층(200)은 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소들에 의해 형성되는 분자 및 금속 이온을 포함할 수 있다. 상기 버퍼층(200)에 포함되는 분자들은 분자의 크기 또는 분자량의 크기에 따라 적어도 2 종류의 분자들을 포함할 수 있다. 자세하게, 상기 분자는 마크로 분자(Macromolecule) 및 단분자(Unimolecular)를 포함할 수 있다.
상기 마크로 분자, 상기 단분자 및 상기 금속 이온은 상기 버퍼층 내에서 서로 결합되어 연결되는 구조로 형성될 수 있다.
자세하게, 상기 마크로 분자, 상기 단분자 및 상기 금속 이온은 상기 버퍼층 내에서 공유결합 및 배위결합에 의해 화학적으로 결합되어 서로 연결되는 구조로 형성될 수 있다.
상기 금속 이온은 상기 마크로 분자들, 상기 단분자들 또는 상기 마크로 분자와 상기 단분자를 서로 연결할 수 있다. 자세하게, 상기 마크로 분자들, 상기 단분자들 또는 상기 마크로 분자와 상기 단분자는 상기 금속 이온과 배위 결합을 하고, 이에 따라, 상기 마크로 분자들, 상기 단분자들 또는 상기 마크로 분자와 상기 단분자는 화학적으로 결합 될 수 있다.
상기 금속 이온은 상기 회로 패턴과 동일한 물질을 포함할 수 있다. 또는, 상기 금속 이온은 상기 회로 패턴과 다른 물질을 포함할 수 있다. 예를 들어, 상기 회로 패턴이 구리를 포함하는 경우, 상기 금속 이온은 구리를 포함하거나 또는 구리 이외의 다른 금속을 포함할 수 있다.
자세하게, 상기 금속 이온은 상기 회로 패턴에 의해 형성될 수 있다. 자세하게, 별도의 산화제를 이용하여 금속을 포함하는 상기 회로 패턴을 이온화 시켜 금속 이온이 형성될 수 있다. 이에 따라, 이온화된 금속 이온이 상기 버퍼층 내에서 상기 마크로 분자 및 상기 단분자와 배위 결합을 하여 분자들을 서로 연결함으로써 버퍼층을 구성할 수 있다.
또는, 상기 버퍼층 형성시 별도의 금속 이온을 첨가하고, 상기 금속 이온은 상기 버퍼층 내에서 상기 마크로 분자 및 상기 단분자와 배위 결합을 하여 분자들을 서로 연결함으로써 버퍼층을 구성할 수 있다. 이때, 별도로 첨가되는 금속 이온은 상기 회로 패턴의 금속과 동일하거나 또는 상이할 수 있다.
상기 마크로 분자 및 상기 단분자는 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 중 적어도 하나를 포함할 수 있다.
즉, 상기 마크로 분자 및 상기 단분자는 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 중 적어도 하나를 포함하는 분자일 수 있다.
자세하게, 상기 마크로 분자는 상기 탄소 원소, 상기 질소 원소를 포함하는 분자를 포함할 수 있다. 자세하게, 상기 마크로 분자는 상기 탄소 원소, 상기 질소 원소를 포함하는 아졸 그룹을 포함할 수 있다.
또한, 상기 마크로 분자는 상기 규소 원소를 포함하는 분자를 포함할 수 있다. 자세하게, 상기 마크로 분자는 상기 규소 원소를 포함하는 실란 그룹을 포함할 수 있다.
또한, 상기 단분자는 상기 탄소 원소, 상기 질소 원소 및 상기 황 원소를 포함할 수 있다. 즉, 상기 단분자는 상기 탄소 원소, 상기 질소 원소 및 상기 황 원소를 포함하는 분자일 수 있다. 예를 들어, 상기 단분자는 티오시아네이트기(-SCN)가 연결되는 SCN 그룹을 포함할 수 있다.
도 6을 참조하면, 상기 버퍼층(200)은 복수의 작용기를 포함할 수 있다. 자세하게, 상기 버퍼층(200)은 상기 절연층(111)과 화학적으로 결합되는 제 1 작용기와 상기 회로 패턴(112)과 화학적으로 졀합되는 제 2 작용기를 포함할 수 있다.
즉, 상기 마크로 분자 및 상기 단분자들은 상기 절연층 및 상기 회로 패턴과 화학적으로 결합되는 복수의 말단기 즉, 작용기들을 포함할 수 있다. 이러한 작용기 들에 의해 상기 절연층과 상기 회로 패턴은 상기 버퍼층에 의해 화학적으로 단단하게 결합되어, 상기 절연층과 상기 회로 패턴의 밀착력이 향상될 수 있다.
상기 제 1 작용기 및 상기 제 2 작용기는 상기 마크로 분자, 상기 단원자 또는 상기 금속 원자 중 하나와 연결되는 버퍼층의 말단기로 정의될 수 있다.
상기 제 1 작용기는 상기 절연층(111)과 공유결합에 의해 결합될 수 있다. 상기 제 1 작용기는 상기 절연층(111)과 공유결합되는 작용기들을 포함할 수 있다. 자세하게, 상기 제 1 작용기는 하이드록시기(-OH) 및 아졸 그룹의 N기를 포함할 수 있다.
또한, 상기 제 2 작용기는 상기 회로 패턴(112)과 배위결합에 의해 결합될 수 있다. 상기 제 2 작용기는 상기 회로 패턴(112)과 배위결합되는 작용기들을 포함할 수 있다. 자세하게, 상기 제 2 작용기는 실란 그룹의 Si기 및 티오시아네이트기(-SCN)를 포함할 수 있다.
상기 버퍼층에 포함되는 제 1 작용기 및 제 2 작용기들은 각각 상기 절연층 및 상기 회로패턴과 화학적으로 결합될 수 있다. 이에 따라, 상기 절연층과 상기 회로 패턴 사이에 배치되는 상기 버퍼층에 의해 이종 물질인 절연층과 회로 패턴의 밀착력을 향상시킬 수 있다.
이하, 실시예들 및 비교예들에 따른 유전율 측정을 통하여 본 발명을 좀더 상세하게 설명한다. 이러한 실시예는 본 발명을 좀 더 상세하게 설명하기 위하여 예시로 제시한 것에 불과하다. 따라서 본 발명이 이러한 실시예에 한정되는 것은 아니다.
실시예
프리프레그(PPG)를 포함하는 절연층 상에 구리층을 형성하였다. 이때 상기 R구리층의 표면들 중 상기 절연층과 접촉하는 면 상에 코팅층을 코팅한 후, 구리층과 절연층을 접착하였다.
이어서, 상기 코팅층에서 5㎜*5㎜의 샘플을 추출하고 코팅층 표면에서 임의의 9개의 지점(point)을 지정하였다.
이어서, 주사전자현미경(SEM)을 사용하여 코팅층의 표면을 분석하고, 에너지 분산 X선 분광분석기(EDS)를 사용하여 코팅층에 포함되는 화학 조성을 분석하였다.
상기 주사전자현미경(SEM) 및 에너지 분산 X선 분광분석기(EDS)에 의해 분석된 상기 코팅층에는 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 구리 원소를 포함하는 것이 분석되었다.
이어서, 상기 구리층을 패터닝하여 회로 패턴을 형성하여 회로 기판을 제조하였다.
이때, 상기 버퍼층은 하이드록시기(-OH) 및 아졸 그룹의 N기를 포함하는 제 1 작용기 및 실란 그룹의 Si기 및 티오시아네이트기(-SCN)를 포함하는 제 2 작용기를 포함하였다.
이어서, 상기 회로패턴의 조도 크기에 따른 접착력 및 신뢰성 평가를 진행하였다.
비교예
구리층에 코팅층을 형성하지 않고, 상기 절연층 상에 직접 구리층을 접착하여 구리층을 형성하여, 구리층을 패터닝하여 회로 패턴을 형성하였다는 점을 제외하고는 실시예와 동일하게 회로 패턴을 형성한 후, 상기 회로패턴의 조도 크기에 따른 접착력 및 신뢰성 평가를 진행하였다.
접착력/신리성 측정방법
실시예 및 비교예에 따른 회로 패턴의 접착력 평가는 UTM 장비를 이용하여 UTM 90° Peel 값을 측정하였다.
또한, 신뢰성 평가는 회로 패턴의 peel strength(kgf/cm)가 0.6 미만인 경우 MG로 평가하였다.
회로패턴의 조도(Ra, ㎜) 실시예(peel strength, kgf/cm) 비교예(peel strength, kgf/cm)
0.1 0.65 0.37
0.2 0.72 0.41
0.3 0.73 0.45
0.4 0.74 0.52
0.5 0.78 0.60
0.6 0.81 0.67
회로패턴의 조도(Ra, ㎜) 실시예(신뢰성, 박리여부) 비교예(신뢰성, 박리여부)
0.1 OK NG
0.2 OK NG
0.3 OK NG
0.4 OK NG
0.5 OK NG
0.6 OK NG
표 1 및 표 2를 참조하면, 실시예에 따른 회로 기판은 비교예에 따른 회로 기판에 비해 향상된 신뢰성을 가지는 것을 알 수 있다.자세하게, 실시예에 따른 회로 기판은 절연층 상에 형성되는 코팅층 상에 회로 패턴을 형성한다. 이에 따라, 코팅층이 절연층과 회로 패턴을 화학적으로 단단하게 결합됨에 따라 회로 패턴의 필값(peel strength)을 증가시켜, 회로 패턴의 접착력 및 회로 기판의 신뢰성을 향상시킬 수 있는 것을 알 수 있다.
즉, 실시예에 따른 회로 기판은 회로 패턴의 조도가 감소되어도 회로 기판의 신뢰성을 확보할 수 있는 접착력을 가질 수 있는 것을 알 수 있다. 자세하게, 실시예에 따른 회로 기판은 회로 패턴의 표면 조도가 0.5 이하 또는 0.1 내지 0.5의 범위에서도 회로 기판의 신뢰성을 확보할 수 있는 접착력을 가질 수 있는 것을 알 수 있다.
즉, 실시예에 따른 회로기판은 고주파 용도에 적용할 때, 회로 패턴의 조도를 감소시켜, 표피 효과(skin effect)에 따른 전송 손실을 감소시킬 수 있고, 낮은 표면 조도를 가져도 코팅층에 의해 회로 패턴의 접착력을 향상시켜 회로 패턴의 신뢰성을 확보할 수 있다.
반면에, 비교예에 따른 회로 기판의 경우 절연층 상에 직접 회로 패턴이 형성된다. 따라서, 절연층과 회로 패턴이 이종 물질로 형성됨에 따라 회로 패턴의 접착력 즉, 필값(peel strength)이 매우 낮은 것을 알 수 있다.
즉, 비교예에 따른 회로 기판은 회로 패턴의 표면 조도를 증가시켜야만 신뢰성을 확보할 수 있고, 회로 패턴이 낮은 표면 조도를 가지는 경우 회로 기판의 신뢰성이 저하되는 것을 알 수 있다.
따라서, 비교예에 따른 회로 기판은 고주파 용도에 적용할 때, 회로 패턴의 표면 조도에 의해 표피 효과(skin effect)에 따른 전송 손실이 증가되는 것을 알 수 있다.
실시예에 따른 회로기판은 절연층과 회로 패턴 사이에 배치되는 버퍼층을 포함할 수 있다.
즉, 실시예에 따른 회로 기판은 회로 패턴의 표면에 버퍼층을 형성하거나, 절연층 상에 버퍼층을 형성할 수 있다.
상기 버퍼층은 상기 절연층과 상기 회로 패턴 사이에 배치되어 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
즉, 상기 절연층과 상기 회로 패턴은 각각 수지물질 및 금속을 포함하는 이종물질로서, 상기 절연층 상에 상기 회로 패턴을 형성할 때, 접착력이 저하되는 문제점이 있다.
따라서, 상기 절연층과 상기 회로 패턴 사이에 상기 절연층과 상기 회로 패턴과 각각 화학적으로 결합되는 버퍼층을 배치하여, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
즉, 상기 버퍼층은 상기 절연층과 상기 회로 패턴과 결합되는 복수의 작용기들을 포함하고, 상기 작용기들이 상기 절연층 및 상기 회로 패턴과 공유결합 또는 배위결합에 의해 화학적으로 결합됨으로써, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
이에 따라, 상기 절연층의 표면 조도를 감소시켜도, 상기 절연층과 상기 회로 패턴의 밀착 신뢰성을 확보할 수 있다.
따라서, 실시예에 따른 회로기판을 고주파 용도로 사용하는 경우에도 회로 패턴의 표면 조도를 낮게 유지하여 고주파 신호의 전송 손실을 감소시킬 수 있고, 회로 패턴의 표면 조도를 낮게 유지하여도, 버퍼층에 의해 절연층과 회로 패턴의 밀착력을 확보할 수 있으므로, 회로 패턴의 전체적인 신뢰성을 확보할 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 절연층;
    상기 절연층의 상부면 상 또는 하부면 아래에 배치되는 회로 패턴; 및
    상기 절연층 및 상기 회로 패턴 사이에 배치되는 버퍼층을 포함하고,
    상기 버퍼층은 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소를 포함하고,
    상기 금속 원소에 대한 탄소 원소의 질량비((탄소원소/구리원소)*100)는 5 내지 7이고,
    상기 금속 원소에 대한 질소 원소의 질량비((질소원소/구리원소)*100)는 1.5 내지 7이고,
    상기 금속 원소에 대한 산소 원소의 질량비((산소원소/구리원소)*100)는 1.1 내지 1.9이고,
    상기 금속 원소에 대한 규소 원소의 질량비((규소원소/구리원소)*100)는 0.5 내지 0.9이고,
    상기 금속 원소에 대한 황 원소의 질량비((황원소/구리원소)*100)는 0.5 내지 1.5인 회로기판.
  2. 제 1항에 있어서,
    상기 버퍼층은 상기 회로 패턴이 배치되는 상기 절연층의 표면 상에 배치되는 회로기판.
  3. 제 1항에 있어서,
    상기 탄소 원소, 상기 질소 원소, 상기 산소 원소, 상기 규소 원소 및 상기 황 원소는 서로 결합하여 복수의 분자들로 존재하고,
    상기 금속 원소는 금속 이온으로 존재하고,
    상기 분자들 및 상기 금속 이온은 서로 화학적으로 결합되는 회로기판.
  4. 제 3항에 있어서,
    상기 분자들은 마크로 분자 및 단분자를 포함하는 회로기판.
  5. 제 1항에 있어서,
    상기 버퍼층은 상기 절연층 및 상기 회로패턴과 연결되는 복수의 말단기들을 포함하고,
    상기 말단기들은 상기 절연층 및 상기 회로패턴과 공유결합 또는 배위결합하는 회로기판.
  6. 절연층;
    상기 절연층의 상부면 상 또는 하부면 아래에 배치되는 회로 패턴; 및
    상기 절연층 및 상기 회로 패턴 사이에 배치되는 버퍼층을 포함하고,
    상기 버퍼층은 상기 절연층과 결합되는 제 1 작용기; 및 상기 회로 패턴과 결합되는 제 2 작용기를 포함하고,
    상기 제 1 작용기 및 상기 제 2 작용기는 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 중 적어도 하나의 원소를 포함하는 회로기판.
  7. 제 6항에 있어서,
    상기 제 1 작용기는 하이드록시기(-OH) 및 아졸 그룹의 N기를 포함하고,
    상기 제 2 작용기는 실란 그룹의 Si기 및 티오시아네이트기(-SCN)를 포함하는 회로기판.
  8. 제 6항에 있어서,
    상기 버퍼층은 마크로 분자, 단분자 및 금속 이온을 더 포함하고,
    상기 금속 이온은 상기 마크로 분자 및 상기 단분자와 서로 화학적으로 결합되는 회로기판.
  9. 제 8항에 있어서,
    상기 회로패턴은 금속을 포함하고,
    상기 금속 원소는 상기 회로 패턴의 금속과 다른 물질을 포함하는 회로기판.
  10. 제 7항에 있어서,
    상기 제 1 작용기는 상기 절연층과 공유결합하고,
    상기 제 2 작용기는 상기 회로패턴과 배위결합하는 회로기판.
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