KR20230049490A - 회로기판 및 이를 포함하는 패키지 기판 - Google Patents

회로기판 및 이를 포함하는 패키지 기판 Download PDF

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KR20230049490A
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강보라
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치되는 코팅층; 및 상기 코팅층 상에 배치되는 회로 패턴층을 포함하고, 상기 회로 패턴층은, 상기 코팅층 상에 배치되는 제1 금속층; 및 상기 제1 금속층 상에 배치되는 제2 금속층을 포함하고, 상기 코팅층은, 상기 제1 절연층과 결합되는 제1 작용기; 및 상기 제1 금속층과 결합되는 제2 작용기를 포함한다.

Description

회로기판 및 이를 포함하는 패키지 기판{CIRCUIT BOARD AND PACKAGE SUBSTRATE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.
인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로 라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로패턴을 평판 표면에 인쇄하여 고정한 회로기판을 의미한다.
상기 인쇄회로기판 상에 실장되는 부품들은 각 부품들에 연결되는 회로 패턴에 의해 부품에서 발생되는 신호가 전달될 수 있다.
한편, 최근의 휴대용 전자 기기 등의 고기능화에 수반하여, 대량의 정보의 고속 처리를 하기 위해 신호의 고주파화가 진행되고 있어, 고주파 용도에 적합한 인쇄회로기판의 회로 패턴이 요구되고 있다.
이러한 인쇄회로기판의 회로 패턴은 신호의 전송 손실을 최소화하여, 고주파 신호의 품질을 저하시키지 않으면서 신호 전송이 가능하도록 해야 한다.
인쇄회로기판의 회로 패턴의 전송 손실은, 구리와 같은 금속 박막에 기인하는 도체 손실과, 절연층과 같은 절연체에 기인하는 유전체 손실로 주로 이루어진다.
금속 박막에 기인하는 도체손실은 회로 패턴의 표면 조도와 관계가 있다. 즉, 회로 패턴의 표면 조도가 증가할수록 스킨 이펙트(skin effect) 효과에 의해 전송 손실이 증가될 수 있다.
따라서, 회로 패턴의 표면 조도를 감소시키면, 전송 손실 감소를 방지할 수 있는 효과가 있으나, 회로 패턴과 절연층의 접착력이 감소되는 문제점이 있다.
또한, 유전체에 따른 감소하기 위해 유전율이 작은 물질을 이용하여 회로기판의 절연층으로 사용할 수 있다.
그러나, 고주파 용도의 회로기판에서 절연층은 낮은 유전율 이외에도 회로 기판에 사용하기 위한 화학적, 기계적 특성이 요구된다.
자세하게, 고주파 용도의 회로기판에 사용되는 절연층은 회로 패턴 설계 및 공정의 용이성을 위한 전기적 성질의 등방성, 금속배선 물질과의 낮은 반응성, 낮은 이온 전이성 및 화학적ㆍ기계적 연마(chemical mechanical polishing, CMP) 등의 공정에 견딜 수 있는 충분한 기계적 강도, 박리 또는 유전율 상승을 방지할 수 있는 낮은 흡습율, 공정 가공 온도를 견딜 수 있는 내열성, 온도 변화에 따른 균열을 없애기 위한 낮은 열팽창계수를 가져야 한다.
또한, 고주파 용도의 회로기판에 사용되는 절연층은 다른 물질(예를 들어 금속 박막)과의 계면에서 발생될 수 있는 각종 응력 및 박리를 최소화할 수 있는 접착력, 내크랙성, 낮은 스트레스 및 낮은 고온 기체 발생성 등 다양한 조건을 만족해야 한다.
이에 따라, 고주파 용도의 회로기판에 사용되는 절연층은 우선적으로 저유전율 및 저열팽창계수 특성을 가지고 있어야 하며, 이에 따라 전체적인 회로기판의 두께를 슬림화할 수 있다.
그러나, 한계점 이상의 얇은 저유전 소재의 절연층을 사용하여 회로 기판을 제작하는 경우, 휨, 크랙 및 박리와 같은 신뢰성 문제가 발생하고 있으며, 이는 저유전 소재의 절연층의 층수가 증가할수록 휨, 크랙 및 박리와 같은 신뢰성 문제 정도가 커지게 된다.
따라서, 저유전 소재의 절연층을 사용하여 회로 기판을 슬림화하면서 미세회로패턴 구현이 가능하고, 휨, 크랙 및 박리와 같은 신뢰성 문제도 해결할 수 있는 방안이 요구되고 있는 실정이다.
실시 예에서는 슬림화가 가능한 회로기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.
또한, 실시 예에서는 절연층과 회로 패턴층 사이의 밀착력이 향상된 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치되는 코팅층; 및 상기 코팅층 상에 배치되는 회로 패턴층을 포함하고, 상기 회로 패턴층은, 상기 코팅층 상에 배치되는 제1 금속층; 및 상기 제1 금속층 상에 배치되는 제2 금속층을 포함하고, 상기 코팅층은, 상기 제1 절연층과 결합되는 제1 작용기; 및 상기 제1 금속층과 결합되는 제2 작용기를 포함한다.
또한, 상기 코팅층의 제1 작용기는, 상기 제1 절연층과 수소 결합하고, 상기 코팅층의 제2 작용기는 상기 제1 금속층과 배위 결합한다.
또한, 상기 제1 절연층은 수산화기(OH)기를 포함하고, 상기 코팅층의 제1 작용기는, 상기 수산화기와 결합하는 카르복실기(COOH) 및 CH3 중 적어도 하나를 포함한다.
또한, 상기 코팅층의 제2 작용기는, 상기 제1 금속층과 배위 결합하는 질소(N) 및 황(S) 중 적어도 하나를 포함한다.
또한, 상기 제1 금속층은 무전해 도금층이고, 상기 제2 금속층은 상기 제1 금속층을 시드층으로 형성된 전해 도금층이다.
또한, 상기 코팅층의 제2 작용기는 상기 제1 금속층의 촉매 금속과 배위 결합한다.
또한, 상기 제1 금속층의 촉매 금속은 팔라듐을 포함하고, 상기 코팅층의 제2 작용기의 질소(N) 및 황(S) 중 적어도 하나는 상기 팔라듐과 배위 결합한다.
또한, 상기 제1 금속층은, 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 가진다.
또한, 상기 제1 금속층의 표면의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 만족하고, 상기 제1 금속층의 표면의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛ 사이의 범위를 만족한다.
또한, 상기 회로 기판은 상기 제1 절연층을 관통하는 관통 홀 내에 배치된 관통 전극을 포함하고, 상기 코팅층은 상기 관통 홀의 내벽에 형성되는 영역을 포함하고, 상기 관통 전극은, 상기 관통 홀의 내벽 상의 코팅층 상에 배치되는 제3 금속층; 및, 상기 제3 금속층 상에 상기 관통 홀을 채우는 제4 금속층을 포함한다.
또한, 상기 관통 전극의 제3 금속층과 접촉하는 코팅층은, 수산화기와 결합하는 카르복실기(COOH) 및 CH3 중 적어도 하나를 포함하는 제1 작용기와, 상기 제3 금속층의 촉매 금속과 배위 결합하는 질소(N) 및 황(S) 중 적어도 하나의 제2 작용기를 포함한다.
또한, 상기 코팅층은, 상기 회로 패턴층과 수직으로 중첩되는 중첩 영역; 및 상기 중첩 영역을 제외한 비중첩 영역을 포함한다.
또한, 상기 회로 기판은 상기 제1 절연층 상에 배치되는 제2 절연층을 더 포함하고, 상기 코팅층의 중첩 영역은 상기 회로 패턴층과 접촉하고, 상기 코팅층의 비중첩 영역은 상기 제2 절연층과 접촉한다.
한편, 실시 예에 따른 회로 기판은 관통 홀을 포함하는 절연층; 상기 절연층의 상기 관통 홀의 내벽에 배치되는 코팅층; 및 상기 코팅층 상에 배치되는 관통 전극을 포함하고, 상기 관통 전극은, 상기 코팅층 상에 배치되는 제1 금속층; 및 상기 제1 금속층 상에 배치되고, 상기 관통 홀을 채우는 제2 금속층을 포함하고, 상기 코팅층은, 상기 절연층과 결합되는 제1 작용기; 및 상기 제1 금속층과 결합되는 제2 작용기를 포함하고, 상기 코팅층의 제1 작용기는, 상기 절연층과 수소 결합하고, 상기 코팅층의 제2 작용기는 상기 제1 금속층과 배위 결합한다.
또한, 상기 절연층은 수산화기(OH)기를 포함하고, 상기 코팅층의 제1 작용기는, 상기 수산화기와 결합하는 카르복실기(COOH) 및 CH3 중 적어도 하나를 포함한다.
또한, 상기 코팅층의 제2 작용기는, 상기 제1 금속층의 촉매 금속과 배위 결합하는 질소(N) 및 황(S) 중 적어도 하나를 포함한다.
또한, 상기 제1 금속층은, 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 가지고, 상기 제1 금속층의 표면의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 만족하고, 상기 제1 금속층의 표면의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛ 사이의 범위를 만족한다.
한편, 실시 예에 따른 패키지 기판은 관통 홀을 포함하는 절연층; 상기 절연층의 상면에 배치되는 제1 영역과, 상기 관통 홀의 내벽에 배치되는 제2 영역을 포함하는 코팅층; 상기 코팅층의 상기 제1 영역 상에 배치되는 상기 절연층 상에 배치되는 회로 패턴층; 상기 코팅층의 상기 제2 영역 상에 배치되는 관통 전극; 및 상기 회로 패턴층 상에 실장되는 칩을 포함하고, 상기 회로 패턴층은, 상기 코팅층의 상기 제1 영역 상에 배치되는 제1 금속층과, 상기 제1 금속층 상에 배치되는 제2 금속층을 포함하고, 상기 관통 전극은, 상기 코팅층의 상기 제2 영역 상에 배치되는 제3 금속층; 및 상기 제3 금속층 상에 상기 관통 홀을 채우며 배치되는 제4 금속층을 포함하고, 상기 코팅층의 제1 영역 및 제2 영역은 각각, 상기 절연층의 수산화기(OH)와 수소 결합하는 카르복실기(COOH) 및 CH3 중 적어도 하나를 포함하는 제1 작용기와, 상기 제1 및 제3 금속층의 촉매 금속과 배위 결합하는 질소(N) 및 황(S) 중 적어도 하나를 포함한다.
실시 예에서는 절연층과 회로 패턴층 사이에 배치되는 코팅층을 포함한다. 구체적으로, 실시 예에서의 코팅층은 절연층과 회로 패턴층의 제1 금속층 사이에 배치된다. 상기 제1 금속층은 화학동도금층일 수 있다. 상기 코팅층은 제1 작용기 및 제2 작용기를 포함한다. 상기 제1 작용기는 상기 절연층과 결합할 수 있고, 상기 제2 작용기는 상기 제1 금속층과 결합할 수 있다. 예를 들어, 상기 제1 작용기는 상기 절연층(110)의 수산화기(OH)와 결합하는 카르복실기(COOH)나 CH3를 포함할 수 있다. 상기 제2 작용기는 상기 제1 금속층의 촉매 금속인 팔라듐과 배위 결합하는 질소(N) 및 황(S) 중 적어도 하나를 포함한다. 이에 따라, 실시 예에서는 상기 코팅층(150)을 이용하여 상기 절연층과 상기 회로 패턴층 사이의 밀착력을 향상시킬 수 있으며, 이에 따라 상기 회로 패턴층이 무너지거나, 상기 절연층으로부터 분리되는 등의 신뢰성 문제를 해결할 수 있다. 나아가, 실시 예에서는 상기 절연층과 상기 제1 금속층 사이의 밀착력을 향상시킴에 따라 상기 회로 패턴층을 구성하는 트레이스의 선폭을 더욱 미세화할 수 있으며, 이에 따른 회로 집적도를 향상시킬 수 있다.
또한, 실시 예에서의 상기 제1 금속층은 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 제1 금속층은 1.2㎛ 내지 2.3㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 제1 금속층은 1.4㎛ 내지 2.2㎛ 사이의 범위의 두께를 만족할 수 있다. 이를 통해 실시 예에서는 상기 제1 금속층과 상기 절연층 사이의 밀착력을 더욱 향상시킬 수 있고, 나아가 상기 절연층과 상기 회로 패턴층 사이의 밀착력을 향상시킬 수 있다. 이를 통해 실시 예에서는 상기 회로 패턴층의 전기적 신뢰성을 향상시킬 수 있으며, 이에 따른 제품 만족도를 향상시킬 수 있다. 또한, 실시 예에서는 상기 절연층과 상기 회로 패턴층 사이의 밀착력을 향상시킴에 따라, 상기 회로 패턴층을 구성하는 트레이스의 선폭의 미세화가 가능하며, 이에 따른 회로 집적도를 높이거나, 회로 기판의 전체적인 부피를 줄일 수 있다.
또한, 실시 예에서의 상기 절연층의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 가질 수 있다. 상기 절연층의 중심선 평균 거칠기 값(Ra)은 300nm 내지 500nm일 수 있다. 또한, 상기 절연층의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛일 수 있다. 예를 들어, 상기 절연층의 최대 단면 높이 값(Rt)은 3㎛ 내지 5㎛일 수 있다. 이때, 상기 절연층의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)은 상기 절연층과 접촉하는 상기 제1 금속층의 표면의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)일 수 있다. 실시 예에서는 상기 제1 금속층의 두께에 대응하게 상기 중심선 평균 거칠기 값(Ra) 또는 최대 단면 높이 값(Rt)을 제어함에 따라, 상기 제1 금속층의 두께 증가에 따른 앵커링 효과를 더욱 향상시킬 수 있다. 나아가, 실시 예에서는 상기 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)의 제어를 통해, 상기 제1 금속층의 도금 두께 균일도를 향상시킬 수 있으며, 나아가 상기 제1 금속층의 에칭 시에 상기 제1 금속층의 일부가 상기 절연층의 표면에 잔존하는 것을 방지하여, 이에 따른 회로 기판의 전기적 신뢰성을 향상시키면서, 회로 기판의 수율을 향상시킬 수 있다.
도 1은 제1 비교 예에 따른 회로 기판을 설명하기 위한 도면이다.
도 2는 제2 비교 예에 따른 회로 기판을 설명하기 위한 도면이다.
도 3은 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 4는 제1 실시 예에 따른 코팅층의 결합 구조를 설명하기 위한 도면이다.
도 5는 제2 실시 예에 따른 코팅층의 결합 구조를 설명하기 위한 도면이다.
도 6은 제3 실시 예에 따른 코팅층의 결합 구조를 설명하기 위한 도면이다.
도 7은 제4 실시 예에 따른 코팅층의 결합 구조를 설명하기 위한 도면이다.
도 8은 실시 예에 따른 코팅층의 분석 결과를 나타낸 도면이다.
도 9는 비교 예 및 실시 예에 따른 절연층과 회로 패턴층 사이의 밀착력을 비교하기 위한 도면이다.
도 10 내지 도 18은 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 19는 제1 실시 예에 따른 다층 회로 기판을 나타낸 도면이다.
도 20은 제2 실시 예에 따른 다층 회로 기판을 나타낸 도면이다.
도 21은 제3 실시 예에 따른 다층 회로 기판을 나타낸 도면이다.
도 22는 실시 예에 따른 패키지 기판을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시 예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “및(와) B, C중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
본 실시 예의 설명에 앞서, 비교 예에 따른 회로기판에 대해 먼저 설명하기로 한다.
도 1은 제1 비교 예에 따른 회로 기판을 설명하기 위한 도면이고, 도 2는 제2 비교 예에 따른 회로 기판을 설명하기 위한 도면이다.
도 1을 참조하면, 제1 비교 예의 회로 기판은 프리프레그를 절연층으로 사용하여 제조된다.
예를 들어, 제1 비교 예의 회로 기판은 프리프레그를 포함하는 절연층(10)을 포함한다. 이때, 상기 프리프레그는 내부에 유리 섬유가 분산된 구조를 가진다.
이때, 제1 비교 예의 회로 기판을 제조하기 위한 기초 부재는 절연층(10) 상에 프라이머층(20)이 배치되고, 상기 프라이머층(20) 상에 동박층(30)이 적층된 구조를 가진다.
한편, 회로 기판을 제조하는 공법으로, 크게 MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법을 포함한다. 상기 MSAP 공법은 상기 동박층(30)이 적층된 상태에서, 회로 패턴층을 형성하는 공정을 진행하는 것이고, 상기 SAP 공법은 상기 동박층(30)을 제거한 이후에 회로 패턴층을 형성하는 공정을 진행하는 것이다.
이때, 상기 MSAP 공법은 회로 패턴층의 일부가 상기 동박층(30)을 포함하고 있다. 이에 따라, MSAP 공법으로는 회로 패턴층의 배선들의 폭이나, 간격을 줄이는 데 한계가 있으며, 이에 따른 회로 집적도를 높이는데 한계가 있다.
한편, 제1 비교 예에서 SAP 공법으로 회로 패턴층을 제조하는 경우, 상기 절연층(10) 상에는 밀착력 확보를 위한 프라이머층(20)이 필수적으로 포함하여야 하며, 이에 따른 제조 비용이 증가하거나, 회로 기판의 전체적인 두께가 증가하는 문제가 있다.
나아가, 제1 비교 예에서 절연층(10)으로 사용되는 프리프레그는 내부에 유리 섬유가 포함되며, 상기 유리 섬유의 두께를 줄이기가 어렵다. 이는, 상기 프리프레그의 두께가 감소하는 경우, 상기 프리프레그에 포함된 유리 섬유가 상기 프리프레그의 표면에 배치되는 회로 패턴층과 접촉할 수 있으며, 이에 따른 크랙 리스트가 발생하기 때문이다. 이에 따라, 제1 비교 예에서의 회로기판은 프리프레그의 두께를 감소시키는 경우, 이에 따른 유전체 파괴 및 회로패턴층의 손상이 발생할 수 있었다. 이에 따라, 비교 예에서의 회로기판은 프리프레그를 구성하는 유리 섬유의 두께로 인해 전체적인 두께를 감소시키는데 한계가 있었다.
한편, 제2 비교 예에서는 제1 비교 예의 문제를 해결하기 위해 RCC(Resin coated copper)를 사용하고 있다.
도 2의 (a)에서와 같이, 제2 비교 예의 회로 기판은 RCC로 구성된 절연층(40)을 사용하여 제조된다. 상기 절연층(40) 내에는 필러(41)가 분산된 구조를 가진다. 그리고, 상기 절연층(40) 상에는 동박층(50)이 부착된 구조를 가진다.
이때, 도 2의 (b)에서와 같이, 제2 비교 예에서는 상기 RCC를 이용하여 회로 기판을 제조하기 위해, 상기 절연층(40) 상에 배치된 동박층(50)을 제거하는 공정을 먼저 진행한다.
그리고, 제2 비교 예에서는 상기 동박층(50)이 제거된 절연층(40) 상에 화학동도금층(60)을 형성하고, 상기 화학동도금층(60)을 시드층으로 전해도금을 진행하여 회로 패턴층을 형성한다.
이때, 제2 비교 예에서의 화학동도금층(60)은 상기 동박층(50)이 제거된 절연층(40) 상에 배치된다. 즉, 상기 화학동도금층(60)의 하면은 상기 절연층(40)의 상면과 직접 접촉한다. 상기 화학동도금층(60)과 절연층(40) 사이의 밀착력은 상기 화학동도금층(60)을 이용하여 형성되는 회로 패턴의 트레이스의 선폭에 영향을 받는다. 이때, 상기 트레이스의 선폭이 10㎛ 이하를 가지는 경우, 상기 화학동도금층(60)과 상기 절연층(40) 사이의 밀착력이 확보되지 않음에 따라 상기 트레이스가 상기 절연층(40)으로부터 분리되는 문제가 있다.
또한, 제2 비교 예에서의 화학동도금층(60)은 0.9㎛ 미만의 두께를 가진다. 그러나, 제2 비교 예에서와 같이 화학동도금층(60)의 두께가 0.9㎛ 미만일 경우, 상기 절연층(40)과 상기 화학동도금층(60) 사이의 밀착력이 확보되지 않으며, 이에 따라 트레이스 전단 방향으로 일정 힘을 가하는 경우, 상기 절연층(40) 상에 배치된 회로 패턴층이 상기 절연층(40)으로부터 분리 또는 박리되는 문제가 있다.
따라서, 실시 예에서는 코팅층을 이용하여 화학동도금층과 절연층 사이의 밀착력을 향상시킬 수 있도록 한다. 구체적으로, 실시 예에서는 절연층과 결합하는 제1 반응기 및 상기 화학동도금층과 결합하는 제2 반응기를 포함한 코팅층을 포함하고, 상기 코팅층을 이용하여 상기 화학동도금층과 상기 절연층 사이의 밀착력을 향상시킬 수 있도록 한다.
또한, 실시 예에서는 화학동도금층의 두께를 증가시켜 상기 회학동도금층과 절연층 사이의 밀착력을 향상시킬 수 있도록 한다. 나아가, 실시 예에서는 절연층의 표면 거칠기를 낮추어 신호 전송 손실을 최소화할 수 있도록 한다. 나아가, 실시 예에서는 절연층의 표면 거칠기 값과 화학동도금층의 두께 중 적어도 어느 하나에 따라 다른 하나의 값을 결정하도록 하여, 회로 기판의 전체적인 신뢰성을 향상시킬 수 있도록 한다.
-전자 디바이스 -
실시 예의 설명에 앞서, 실시 예의 패키지 기판을 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 안테나 칩, 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
그리고, 실시 예에서는 패드의 피치를 미세화할 수 있도록 하고, 상기 피치의 미세화에 따라 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 회로 기판 및 패키지 기판을 제공한다. 나아가, 실시 예에서는 비교 예보다 작은 피치를 가지는 실장 패드 사이에 비교 예보다 더 많은 트레이스를 배치할 수 있도록 한 회로 기판 및 패키지 기판을 제공한다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
- 실시 예 -
도 3은 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 4는 제1 실시 예에 따른 코팅층의 결합 구조를 설명하기 위한 도면이고, 도 5는 제2 실시 예에 따른 코팅층의 결합 구조를 설명하기 위한 도면이며, 도 6은 제3 실시 예에 따른 코팅층의 결합 구조를 설명하기 위한 도면이고, 도 7은 제4 실시 예에 따른 코팅층의 결합 구조를 설명하기 위한 도면이다.
도 3 내지 도 7을 참조하면, 회로 기판은 적어도 1개의 칩이 실장될 수 있도록 하는 실장 공간을 제공한다. 상기 회로 기판에 실장되는 칩은, 1개일 수 있으며, 이와 다르게 2개일 수 있으며, 이와 다르게 3개 이상일 수 있다. 예를 들어, 회로 기판에는 1개의 프로세서 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩이 실장될 수 있으며, 이와 다르게 1개의 프로세서 칩과 함께 1개의 메모리 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩과 적어도 1개의 메모리 칩이 실장될 수 있다.
회로 기판은 절연층(110)을 포함한다.
상기 절연층(110)은 RCC(Resin coated copper)일 수 있다.
이에 따라, 상기 절연층(110)은 레진 및 상기 레진 내에 분산 배치된 필러(111)를 포함할 수 있다. 상기 절연층(110)은 반도체 패키지용 수지일 수 있다. 실시 예에서는 상기 반도체 패키지용 수지를 구성하는 절연층(110) 내의 조성물의 함량 변화를 통해, 상기 절연층(110)이 가지는 유전율을 3.2Dk 이하로 낮출 수 있도록 한다. 바람직하게, 실시 예에서는 상기 반도체 패키지용 수지를 구성하는 절연층(110) 내의 조성물의 함량 변화를 통해, 상기 절연층(110)이 가지는 유전율을 3.0Dk 이하로 낮출 수 있도록 한다. 더욱 바람직하게, 실시 예에서는 반도체 패키지용 수지를 구성하는 절연층(110) 내의 조성물의 함량 변화를 통해, 상기 절연층(110)이 가지는 유전율을 2.9Dk 내지 3.2Dk의 범위를 만족할 수 있도록 한다.
상기와 같은 절연층(110)은 레진 및 필러(111)의 복합체이다. 절연층(110)은 레진이 가지는 제1 유전율과 상기 필러(111)가 가지는 제2 유전율의 조합에 의한 특정의 제3 유전율을 가질 수 있다. 그리고, 상기 제3 유전율은 2.9Dk 내지 3.2Dk 사이의 범위를 만족할 수 있다. 이에 따라 실시 예에서의 절연층(110)은 고주파 용도에 적합한 회로 기판에 적용 가능하다. 이에 따라 실시 예에서의 절연층(110)은 신호 손실을 최소화할 수 있고, 상기 레진의 표면으로 필러(111)가 노출되는 문제를 해결하여, 이에 따른 신뢰성을 향상시킬 수 있도록 한다.
상기 레진은 저유전율을 가질 수 있다. 이때, 일반적인 레진의 종류 및 상기 레진의 종류에 따른 유전율을 살펴보면 표 1과 같다.
material Phenolic Epoxy Maleimide 또는 modify epoxy Cyanate PTFE
유전율( Dk ) 4.5~6.5 3.5~5.0 2.3~2.5 2.6~3.0 2.2
상기와 같이 레진은 다양한 물질을 포함할 수 있다. 이때, Phenolic이나 일반 에폭시, 그리고 cyanate를 포함하는 레진은 유전율이 2.6 Dk 이상으로 나타난다. 또한, 상기 PTFE를 포함하는 레진은 2.2 Dk 정도의 저유전율을 가지고 있으나, 높은 공정 온도 조건이 요구된다. 예를 들어, 일반적인 레진의 요구 공정온도는 250℃이나, 상기 PTFE는 300℃이상의 공정 온도가 요구된다. 또한, 상기 PTFE는 다층의 회로기판을 제조하기 위해서는, 적층 공정 시에 본딩 시트가 필수적으로 요구되며, 이에 따른 전체적인 회로기판의 두께가 증가하여, 회로기판의 슬림화에 문제가 있다.이에 따라 실시 예에서는 변성 에폭시(modify epoxy) 또는 말레이미드(maleimide) 계열을 사용하여 상기 절연층(110)을 구성하는 레진의 유전율을 낮출 수 있도록 한다. 다만, 실시 예는 이에 한정되지 않으며, 상기 유전율은 일반 에폭시 또는 cyanate를 포함할 수도 있을 것이다.또한, 상기 필러(111)는 일정 수준의 유전율을 가질 수 있다. 예를 들어, 필러(111)는 세라믹 필러로 형성될 수 있다. 이때, 세라믹 필러의 종류에 따른 유전율을 살펴보면 다음의 표 2와 같다.
material SiO2 Al2O3 ZrO3 HfO2 TiO2
유전율( Dk ) 3.7~4.2 9.0 3.7~4.2 3.7~4.2 3.7~4.2
상기와 같이, 필러(111)가 Al2O3로 형성된 경우, 상기 필러(111) 자체의 유전율이 9.0 Dk 수준이며, 이에 따라 레진의 유전율만으로 이들의 복합체인 절연층(110)의 유전율을 3.2 Dk 이하로 낮추는데 한계가 있다. 따라서, 실시 예에서는 SiO2, ZrO3, HfO2, 및 TiO2 중 어느 하나의 세라믹 재료를 사용하여 필러(111)를 구성하도록 한다. 이에 따라, 필러(111)는 3.7 내지 4.2 Dk 범위의 유전율을 가질 수 있다.한편, 상기 필러(111)는 직경을 기준으로 복수의 군으로 구분될 수 있다. 예를 들어, 상기 필러(111)는 직경을 기준으로 적어도 3개의 군으로 구분될 수 있다. 예를 들어, 상기 필러(111)는 제1 직경 범위를 가지는 제1 필러군과, 상기 제1 직경 범위보다 작은 제2 직경 범위를 가지는 제2 필러군과, 상기 제2 직경 범위보다 작은 제3 직경 범위를 가지는 제3 필러군을 포함할 수 있다. 구체적으로, 상기 필러(111)는 제1 직경을 가지는 제1 필러군과, 상기 제1 직경보다 작은 제2 직경을 가지는 제2 필러군과, 상기 제2 직경보다 작은 제3 직경을 가지는 제3 필러군을 포함할 수 있다. 그리고, 상기 제1 필러군이 가지는 제1 직경은 상기 제1 직경 범위를 만족할 수 있다. 또한, 상기 제2 필러군의 제2 직경은 상기 제2 직경 범위를 만족할 수 있다. 또한, 상기 제3 필러군의 제3 직경은 상기 제3 직경 범위를 만족할 수 있다.
실시 예에서는 상기 레진 내에 상기 필러(111)를 분산 배치할 때, 상기 필러(111)를 서로 다른 직경 범위를 기준으로 적어도 3개의 필러군으로 구분하고, 상기 적어도 3개의 필러군을 상기 레진 내에 분산 배치하도록 한다. 이에 따라, 실시 예에서는 상기 절연층(110)이 2.9 내지 3.2Dk의 저유전율을 가지도록 하면서, 상기 절연층(110)이 일정 수준 이상의 강도를 가지도록 한다. 나아가, 실시 예에서는 상기 절연층(110)이 상기 범위의 유전율 및 강도를 가지는 조건에서, 디스미어 후에 상기 필러(111)가 노출되는 것을 최소화하여 이에 따른 마이그레이션 성장을 최소화할 수 있도록 한다.
또한, 실시 예에서의 상기 절연층(110)은 30 내지 42 ppm 수준의 열팽창 계수를 가질 수 있도록 한다.
이를 위해, 상기 절연층(110)에서 상기 필러(111)는 고함량을 가질 수 있다. 예를 들어, 실시 예에서의 절연층(110) 내의 필러(111)의 함량은 68 중량% 내지 76 중량%일 수 있다. 상기 절연층(110) 내의 필러(111)의 함량이 68 중량%보다 낮은 경우, 상기 절연층(110)이 일정 수준 이상의 강도를 가지지 못하면서, 상기 범위의 열팽창계수를 가지지 못할 수 있다. 또한, 상기 절연층(110) 내의 필러(111)의 함량이 76 중량%보다 크면, 상기 절연층(110)이 저유전율을 가지지 못할 수 있다. 따라서, 실시 예에서는 상기 절연층(110) 내에 상기 필러(111)가 65 중량% 내지 76 중량%의 범위를 만족할 수 있도록 한다. 한편, 실시 예에서 상기 필러(111)는 서로 다른 직경 범위를 가지는 복수의 군으로 구분될 수 있다. 또한, 상기 필러(111)의 복수의 군은 서로 다른 함량을 가질 수 있다.
예를 들어, 상기 필러(111)는 서로 다른 직경 범위를 가지는 적어도 3개의 필러 군으로 구분될 수 있다. 구체적으로, 상기 필러(111)는 제1 직경 범위를 가지는 제1 필러군을 포함할 수 있다. 상기 제1 필러군이 가지는 제1 직경 범위는 2㎛ 내지 3.5㎛일 수 있다. 상기 제1 필러군은 상기 필러(111)를 구성하는 다른 필러군이 가지는 직경보다 클 수 있다. 예를 들어, 상기 제1 필러군은 상기 필러(111)에 포함되는 적어도 3개의 필러군들이 각각 가지는 직경 범위에서 가장 큰 직경 범위를 가질 수 있다. 상기 필러(111)는 제2 직경 범위를 가지는 제2 필러군을 포함할 수 있다. 상기 제2 필러군이 가지는 제2 직경 범위는 1㎛ 내지 2㎛일 수 있다. 상기 제2 필러군은 상기 필러(111)를 구성하는 필러군들 중 가장 많은 함량을 가진 필러군일 수 있다. 예를 들어, 상기 제2 필러군은 상기 필러(111)를 구성하는 복수의 필러군들 중에서 중간 직경 범위를 가지는 필러들로 이루어질 수 있다. 그리고, 상기 필러(111)를 구성하는 복수의 필러군들의 각각의 함량 중 상기 중간 직경 범위를 가지는 제2 필러군의 함량이 가장 클 수 있다. 상기 필러(111)는 제3 직경 범위를 가지는 제3 필러군을 포함할 수 있다. 상기 제3 필러군이 가지는 제3 직경 범위는 0.5㎛ 내지 1㎛일 수 있다. 상깅 제3 필러군은 제1 실시 예에서, 상기 필러(111)를 구성하는 복수의 필러군들 중에서 가장 작은 직경 범위를 가지는 필러들로 구성될 수 있다. 상기 제3 필러군은 상기 필러(111)가 가지는 함량 범위 내에서, 상기 절연층(110)이 가져야 하는 유전율을 유지하면서, 상기 절연층(110) 내에서의 레진 흐름 방향을 조절할 수 있도록 한다.
예를 들어, 상기와 같은 필러(111)는 제1 필러군, 제2 필러군 및 제3 필러군을 포함한다. 이때, 상기와 같은 복수의 필러군을 포함하는 필러(111)들 사이에서의 레진의 흐름은 규칙적일 수 있다. 예를 들어, 실시 예에서의 상기 제1 필러군은 가장 큰 직경 범위를 가지고 있다. 이에 따라, 상기 제1 필러군을 구성하는 필러들 사이에는 이보다 작은 직경을 가지는 제2 필러군 및 제3 필러군이 배치될 수 있다. 따라서, 실시 예에서는 상기와 같은 복수의 필러군을 포함하는 필러(111)가 존재하는 상태에서, 레진의 흐름은 상기 가장 큰 직경을 가진 제1 필러군들 사이의 제2 필러군 및 제3 필러군을 따라 이루어질 수 있다.
실시 예에서는 상기 필러(111)에서, 상기 제1 필러군이 5중량% 내지 20중량%의 범위를 가지고 포함될 수 있도록 한다. 상기 제1 필러군이 5중량%보다 작은 함량을 가지면, 상기 절연층(110)이 일정 수준의 강성을 가지지 못할 수 있다. 또한, 상기 제1 필러군이 20중량%보다 큰 함량을 가지면, 상기 제1 필러군의 함량의 증가에 따라 디스미어 공정에서, 절연층(110)의 표면으로 필러가 노출되는 문제가 발생할 수 있다. 그리고, 이는 마이그레이션 성장으로 이어질 수 있다.
또한, 실시 예에는 상기 필러(111)에서, 상기 제2 필러군이 60 중량% 내지 80 중량% 사이의 범위를 가지고 포함될 수 있도록 한다. 상기 제2 필러군이 60중량%보다 작은 함량을 가지면, 상기 절연층(110)이 일정 수준의 강성을 가지지 못할 수 있다. 또한, 상기 제2 필러군이 80 중량%보다 큰 함량을 가지면, 상기 절연층(110)이 요구되는 저유전율을 만족하지 못할 수 있다. 또한, 상기 제2 필러군이 80 중량%보다 큰 함량을 가지면, 디스미어 공정에서, 상기 절연층(110)의 표면으로 필러가 노출되는 문제가 발생할 수 있다.
또한, 실시 예에서는 상기 필러(111)에서 상기 제3 필러군이 10 중량% 내지 30 중량%의 함량을 가질 수 있도록 한다. 상기 제3 필러군이 10 중량%보다 작은 함량을 가지는 경우, 상기 제3 필러군의 함량 감소에 따라 제1 필러군 또는 제2 필러군의 함량이 증가되어야 하며, 이에 따른 신뢰성 문제가 발생할 수 있다. 또한, 상기 제3 필러군이 30 중량%보다 큰 함량을 가지는 경우, 상기 제3 필러군의 함량 증가에 따라 레진 흐름성이 저하될 수 있다.
상기 절연층(110)은 10㎛ 내지 30㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 절연층(110)은 15㎛ 내지 25㎛의 범위의 두께를 가질 수 있다.
한편, 상기에서는 절연층(110) 내에 필러(111)가 직경에 따라 적어도 3개의 군으로 구분되는 것으로 설명하였으나, 이에 한정되지는 않는다. 예를 들어, 절연층(110) 내에 포함된 필러(111)의 직경은 모두 동일할 수 있고, 이와 다르게 직경에 따라 2개의 군으로 구분될 수도 있을 것이다.
실시 예의 절연층(110)의 표면에는 회로 패턴층이 배치될 수 있다.
예를 들어, 상기 절연층(110)의 상면에는 제1 회로 패턴층(120)이 배치될 수 있다. 또한, 절연층(110)의 하면에는 제2 회로 패턴층(130)이 배치될 수 있다.
상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 SAP(Semi Additive Process) 공법으로 형성될 수 있다.
상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 각각 트레이스 및 패드를 포함할 수 있다.
이때, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 각각의 트레이스의 선폭은 2㎛ 내지 15㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 각각의 트레이스의 선폭은 2.2㎛ 내지 12㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 각각의 트레이스의 선폭은 2.5㎛ 내지 10㎛의 범위를 만족할 수 있다.
바람직하게, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 트레이스는 2.5㎛ 내지 10㎛의 범위의 선폭을 가지는 미세패턴일 수 있다.
이에 따라, 실시 예에서는 상기 절연층(110)과 상기 제1 회로 패턴층(120) 사이, 그리고 상기 절연층(40)과 상기 제2 회로 패턴층(130) 사이에 코팅층(150)을 형성하는 것에 의해, 상기 절연층(40)과 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 사이의 밀착력을 향상시킬 수 있도록 한다.
나아가, 실시 예에서는 이하에서 설명되는 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 각각의 제1 금속층의 두께 및 상기 절연층(110)의 표면 거칠기 값의 제어를 통해, 상기 절연층(110)과 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 밀착력을 향상시킬 수 있도록 한다.
상기와 같은 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 5㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 7㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 두께가 5㎛ 미만인 경우에는 저항이 증가할 수 있다. 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 두께가 20㎛를 초과하는 경우에는 트레이스의 미세화가 어려울 수 있다.
한편, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 각각 복수의 층 구조를 가질 수 있다.
예를 들어, 상기 제1 회로 패턴층(120)은 제1 금속층(121) 및 제2 금속층(122)을 포함할 수 있다. 이에 대응하게, 상기 제2 회로 패턴층(130)은 제1 금속층(131) 및 제2 금속층(132)을 포함할 수 있다. 이때, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 층 구조는 실질적으로 동일 구조를 가지며, 이하에서는 제1 회로 패턴층(120)의 층 구조를 중심으로 설명하기로 한다.
상기 제1 회로 패턴층(120)은 상기 절연층(110)의 상면에 배치되는 제1 금속층(121)을 포함할 수 있다. 상기 제1 금속층(121)은 무전해 도금층일 수 있다. 바람직하게, 상기 제1 금속층(121)은 화학동도금층일 수 있다.
상기 제1 회로 패턴층(120)은 상기 제1 금속층(121) 상에 배치되는 제2 금속층(122)을 포함할 수 있다. 상기 제2 금속층(122)은 전해 도금층일 수 있다. 예를 들어, 상기 제2 금속층(122)은 상기 제1 금속층(121)을 시드층으로 전해 도금을 진행하여 형성된 층일 수 있다.
상기 제1 금속층(121)의 두께는 상기 제1 회로 패턴층(120)의 트레이스의 선폭의 10% 내지 100%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 금속층(121)의 두께 대비 상기 제1 회로 패턴층(120)의 트레이스의 선폭의 비율은 1배 내지 10배 사이의 범위를 만족할 수 있다. 상기 제1 금속층(121)의 두께는 상기 제1 회로 패턴층(120)의 전체 두께의 5% 내지 50%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 금속층(121)의 두께 대비 상기 제1 회로 패턴층(120)의 전체 두께의 비율은 2배 내지 20배 사이의 범위를 만족할 수 있다. 상기 제1 금속층(121)의 두께는 상기 제2 금속층(122)의 두께의 6% 내지 100%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 금속층(121)의 두께 대비 상기 제2 금속층(122)의 두께의 비율은 1내 내지 19배 사이의 범위를 만족할 수 있다.
구체적으로, 상기 제1 금속층(121)은 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 제1 금속층(121)은 1.2㎛ 내지 2.3㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 제1 금속층(121)은 1.4㎛ 내지 2.2㎛ 사이의 범위의 두께를 만족할 수 있다.
상기 제1 금속층(121)의 두께가 1㎛ 미만이면, 상기 제1 금속층(121)을 구성하는 도금입자의 크기가 작고, 이에 따라 상기 절연층(110)과 상기 제1 금속층(121) 사이의 밀착력이 저하될 수 있다. 그리고, 상기 제1 금속층(121)과 상기 절연층(110) 사이의 밀착력 감소에 따라, 상기 제1 회로 패턴층(120)이 상기 절연층(110)으로 분리되는 문제가 발생할 수 있다.
상기 제1 금속층(121)의 두께가 2.5㎛보다 크면, 상기 제1 회로 패턴층(120)의 미세화가 어려울 수 있다. 예를 들어, 상기 제1 금속층(121)의 두께가 2.5㎛보다 크면, 상기 제1 회로 패턴층(120)의 트레이스의 선폭을 10㎛ 이하로 형성하기 어려울 수 있다.
실시 예에서는 상기 제1 금속층(121)의 두께를 비교 예 대비 증가시키고, 이에 따른 상기 절연층(110)과 상기 제1 금속층(121) 사이의 밀착력을 향상시킬 수 있다.
이하에서는 비교 예와 실시 예의 제1 금속층의 도금 두께 차이에 따라 나타나는 밀착력 차이를 설명하기로 한다.
밀착력(trace shear, gf)
트레이스 선폭 5㎛ 7㎛ 9㎛ 11㎛ 13㎛ 15㎛ 17㎛
비교 예 6.06 7.92 10.59 13.40 14.84 17.26 19.32
실시 예 1(1.1㎛) 6.9 8.5 11.4 14.3 15.95 18.99 21.01
실시 예 2(1.5㎛) 7.25 9.5 12.05 14.87 17.30 20.22 22.30
실시 예 2의 개선% 19.8% 17.3% 12.3% 10.6% 14.2% 14.9% 14.1%
실시 예 3(1.9㎛) 8.46 10.65 13.20 16.26 19.05 22.40 24.77
실시 예 3의 개선(%) 39.6% 34.5% 24.6% 21.3% 28.4% 29.8% 28.2%
표 3을 참조하면, 실시 예에서는 비교 예 대비, 화학동도금층에 대응하는 제1 금속층(121)의 두께가 증가함에 따라, 상기 제1 금속층(121)과 절연층(110) 사이의 밀착력이 증가하는 것을 확인할 수 있었다.특히, 실시 예에서는 제1 회로 패턴층(120)의 트레이스의 선폭이 10㎛ 이하일 경우, 비교 예 대비 제1 금속층(121)과 절연층(110) 사이의 밀착력이 더욱 향상되는 것을 확인할 수 있었다.
한편, 제1 금속층(121)과 상기 절연층(110)의 상면 사이의 밀착력을 더욱 향상시키기 위해서는, 상기 제1 금속층(121)의 두께를 기준으로 상기 절연층(110)의 상면의 표면 거칠기 값이 결정되는 것이 바람직하다.
예를 들어, 상기 절연층(110)의 중심선 평균 거칠기 값(Ra)은 상기 제1 금속층(121)의 두께의 12% 내지 50%일 수 있다.
예를 들어, 상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 가질 수 있다. 예를 들어, 상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra)은 300nm 내지 500nm일 수 있다.
상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra)이 200nm 미만이면, 상기 절연층(110) 상에 상기 제1 금속층(121)을 도금할 시에 기대할 수 있는 앵커링 효과(anchoring effect)가 낮아질 수 있다.
또한, 상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra)이 600nm를 초과하면, 상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra)이 큼에 따라, 상기 제1 금속층(121)이 상기 절연층(110)의 상면에 균일한 두께를 가지고 형성되지 못하며, 이에 따라 오히려 상기 절연층(110)과 상기 제1 금속층(121) 사이의 밀착력이 저하될 수 있다. 나아가, 상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra)이 600nm보다 크면, 상기 절연층(110) 상에서 상기 제1 금속층(121)을 에칭하는 과정에서 상기 절연층(110)의 상면의 조도 사이로 상기 제1 금속층(121)이 잔존하는 문제가 발생할 수 있고, 상기 잔존하는 금속에 의해 회로 쇼트와 같은 전기 신뢰성 문제가 발생할 수 있다. 나아가, 상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra)이 600nm보다 크면, 스킨 이펙트에 의해 신호 전송 손실이 커질 수 있다.
바람직하게, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)은 상기 제1 금속층(121)의 두께의 80% 내지 600%의 사이의 범위를 만족할 수 있다.
예를 들어, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛일 수 있다. 예를 들어, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)은 3㎛ 내지 5㎛일 수 있다.
예를 들어, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)이 2㎛ 미만이면, 상기 절연층(110) 상에 상기 제1 금속층(121)을 도금할 시에 기대할 수 있는 앵커링 효과(anchoring effect)가 낮아질 수 있다.
또한, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)이 6㎛를 초과하면, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)이 큼에 따라, 상기 제1 금속층(121)이 상기 절연층(110)의 상면에 균일한 두께를 가지고 형성되지 못하며, 이에 따라 오히려 상기 절연층(110)과 상기 제1 금속층(121) 사이의 밀착력이 저하될 수 있다. 나아가, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)이 6㎛보다 크면, 상기 절연층(110) 상에서 상기 제1 금속층(121)을 에칭하는 과정에서 상기 절연층(110)의 상면의 조도 사이로 상기 제1 금속층(121)이 잔존하는 문제가 발생할 수 있고, 상기 잔존하는 금속에 의해 회로 쇼트와 같은 전기 신뢰성 문제가 발생할 수 있다. 나아가, 상기 절연층(110)의 상면의 최대 단면 높이 값(Rt)이 6㎛보다 크면, 스킨 이펙트에 의해 신호 전송 손실이 커질 수 있다.
한편, 상기 제2 회로패턴층(130)의 제1 금속층(131)도 상기 제1 회로 패턴층(120)의 제1 금속층(121)과 동일한 범위의 두께를 가질 수 있다. 또한, 상기 절연층(110)의 하면은 상기 절연층(110)의 상면과 동일한 중심선 평균 거칠기 값(Ra) 및/또는 최대 단면 높이 값(Rt)을 가질 수 있다.
한편, 상기 절연층(110)의 상면의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt) 각각은, 상기 절연층(110)의 상면과 접촉하는 상기 제1 금속층(121)의 하면의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)에 대응할 수 있다.
그리고, 상기와 같은 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)에 따른 절연층과 제1 금속층(121) 사이의 밀착력을 보면 아래의 표 4와 같다.
트레이스 선폭(9㎛) 밀착력(Trace shear, gf)
/ Ra:300nm
Rt: 3㎛		 Ra:400nm
Rt: 4㎛		 Ra:500nm
Rt: 5㎛
제1 금속층 두께: 1.0㎛ 9.10 10.60 12.30
제1 금속층 두께:1.5㎛ 10.90 12.10 13.50
제1 금속층 두께:1.9㎛ 11.80 13.20 14.80
상기 표 4에서와 같이, 실시 예에서는 상기 제1 금속층(121)의 두께에 대응하게, 상기 절연층(110) 또는 상기 제1 금속층(121)의 표면의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)를 제어함에 따라, 더욱 향상된 밀착력을 가지는 것을 확인할 수 있었다.한편, 상기 절연층(110) 내에는 관통 전극(140)이 형성될 수 있다.
상기 관통 전극(140)은 상기 절연층(110)의 관통할 수 있다. 예를 들어, 상기 관통 전극(140)은 상기 제1 회로 패턴층(120)과 상기 제2 회로 패턴층(130) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 관통 전극(140)의 상면은 상기 제1 회로 패턴층(120)과 연결되고, 상기 관통 전극(140)의 하면은 상기 제2 회로 패턴층(130)과 연결될 수 있다.
상기 관통 전극(140)은 상기 절연층(110)을 관통하는 관통 홀(미도시)을 형성하고, 상기 형성된 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 관통 전극(140)을 형성할 수 있다. 상기 관통 전극(140)을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 상기 관통 전극(140)은 제1 금속층(141) 및 제2 금속층(142)을 포함할 수 있다.
상기 관통 전극(140)의 제1 금속층(141)은 상기 제1 회로 패턴층(120)의 제1 금속층(121)에 대응할 수 있고, 상기 관통 전극(140)의 제2 금속층(142)은 상기 제1 회로 패턴층(120)의 제2 금속층(122)에 대응할 수 있다.
이에 따라, 상기 관통 전극(140)의 제1 금속층(141)은 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 관통 전극(140)의 제1 금속층(141)은 1.2㎛ 내지 2.3㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 관통 전극(140)의 제1 금속층(141)은 1.4㎛ 내지 2.2㎛ 사이의 범위의 두께를 만족할 수 있다.
또한, 상기 절연층(110)의 관통 홀의 내벽의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 가질 수 있다. 예를 들어, 상기 절연층(110)의 관통 홀의 내벽의 중심선 평균 거칠기 값(Ra)은 300nm 내지 500nm일 수 있다.
또한, 상기 절연층(110)의 관통 홀의 내벽의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛일 수 있다. 예를 들어, 상기 절연층(110)의 관통 홀의 내벽의 최대 단면 높이 값(Rt)은 3㎛ 내지 5㎛일 수 있다.
한편, 실시 예에서의 절연층(110)과 회로 패턴층들 사이에는 코팅층(150)이 배치된다.
상기 코팅층(150)은 절연층(110)의 상면에 배치되는 제1 코팅층(151)과, 절연층(110)의 하면에 배치되는 제2 코팅층(152)과, 상기 절연층(110)의 관통 홀의 내벽에 배치되는 제3 코팅층(153)을 포함한다.
상기 제1 코팅층(151)은 절연층(110)과 제1 회로 패턴층(120) 사이에 배치될 수 있다.
상기 제1 코팅층(151)의 평면 면적은 상기 제1 회로 패턴층(120)의 평면 면적보다 클 수 있다. 이를 통해, 상기 제1 코팅층(151)은 상기 제1 회로 패턴층(120)과 수직으로 중첩되는 중첩 영역 및 상기 중첩 영역 이외의 비중첩 영역을 포함할 수 있다. 예를 들어, 상기 제1 코팅층(151)의 중첩 영역은 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 하면과 접촉할 수 있다. 또한, 상기 제1 코팅층(151)의 비중첩 영역은 상기 제1 회로 패턴층(120)과 수직으로 중첩되지 않을 수 있다. 예를 들어, 상기 제1 코팅층(151)은 상기 절연층(110)의 상면에 전체적으로 형성될 수 있다. 상기 제1 코팅층(151)은 상기 제1 회로 패턴층(120)과 상기 절연층(110)의 사이의 밀착력을 향상시키는 기능을 할 수 있다. 예를 들어, 상기 제1 코팅층(151)은 제1 작용기 및 제2 작용기를 포함한다. 상기 제1 코팅층(150)의 제1 작용기는 상기 절연층(110)과 결합하며, 상기 제1 코팅층(151)의 제2 작용기는 상기 제1 회로 패턴층(120)의 제1 금속층(121)과 결합할 수 있다. 이를 통해, 상기 제1 코팅층(151)은 상기 절연층(110)과 상기 제1 회로 패턴층(120) 사이의 밀착력을 향상시킬 수 있다. 한편, 실시 예의 회로 기판이 다층 구조를 가지는 경우, 상기 절연층(110)의 상면에는 추가적인 상부 절연층(미도시)이 배치될 수 있다. 그리고, 상기 제1 코팅층(151)의 비중첩 영역(제1 회로 패턴층과 접촉하지 않는 영역)은 상기 상부 절연층과 결합할 수 있고, 이를 통해 상기 절연층(110)과 상기 상부 절연층 사이의 밀착력을 향상시킬 수 있다.
이에 대응하게, 제2 코팅층(152)의 평면 면적은 상기 제2 회로 패턴층(130)의 평면 면적보다 클 수 있다. 이를 통해, 상기 제2 코팅층(152)은 상기 제2 회로 패턴층(130)과 수직으로 중첩되는 중첩 영역 및 상기 중첩 영역 이외의 비중첩 영역을 포함할 수 있다. 예를 들어, 상기 제2 코팅층(152)의 중첩 영역은 상기 제2 회로 패턴층(130)의 제1 금속층(131)의 하면과 접촉할 수 있다. 또한, 상기 제2 코팅층(152)의 비중첩 영역은 상기 제2 회로 패턴층(130)과 수직으로 중첩되지 않을 수 있다. 예를 들어, 상기 제2 코팅층(152)은 상기 절연층(110)의 하면에 전체적으로 형성될 수 있다. 상기 제2 코팅층(152)은 상기 제2 회로 패턴층(130)과 상기 절연층(110)의 사이의 밀착력을 향상시키는 기능을 할 수 있다. 즉, 상기 제2 코팅층(152)도 상기 제1 코팅층(151)에 대응하는 제1 작용기 및 제2 작용기를 포함할 수 있다.
한편, 실시 예의 회로 기판이 다층 구조를 가지는 경우, 상기 절연층(110)의 하면에는 추가적인 하부 절연층(미도시)이 배치될 수 있다. 그리고, 상기 제2 코팅층(152)의 비중첩 영역(제2 회로 패턴층과 접촉하지 않는 영역)은 상기 하부 절연층과 결합할 수 있고, 이를 통해 상기 절연층(110)과 상기 하부 절연층 사이의 밀착력을 향상시킬 수 있다.
한편, 절연층(110)의 관통 홀의 내벽에는 제3 코팅층(153)이 형성될 수 있다. 예를 들어, 상기 제3 코팅층(153)은 상기 절연층(110)의 관통 홀의 내벽과 상기 관통 전극(140)의 제1 금속층(141) 사이에 배치될 수 있다. 상기 제3 코팅층(153)도 상기 제1 및 제2 코팅층(151, 152)에 대응하게, 제1 및 제2 작용기를 포함한다. 이에 따라, 상기 코팅층(150)은 상기 절연층(110)과 상기 관통 전극(140) 사이의 밀착력을 향상시킬 수 있다.
이하에서는 상기 코팅층(150)에 대해 구체적으로 설명하기로 한다.
상기 코팅층(150)은 100nm 이하의 두께를 가질 수 있다. 상기 코팅층(150)은 80nm 이하의 두께를 가질 수 있다. 상기 코팅층(150)은 50nm 이하의 두께를 가질 수 있다. 상기 코팅층(150)은 30nm 이하의 두께를 가질 수 있다. 바람직하게 상기 코팅층(150)은 5nm 내지 25nm의 범위의 두께를 가질 수 있다.
상기 코팅층(150)의 두께가 5nm 이하로 형성되는 경우, 상기 코팅층(150)의 두께가 너무 얇음에 따라 상기 절연층(110)과 상기 회로 패턴층들 및 관통 전극 사이의 밀착력을 충분히 확보할 수 없다. 또한, 상기 코팅층(150)의 두께가 100nm를 초과하는 경우, 두께에 따른 밀착력 향상 효과가 미미하며, 이에 따른 회로 기판의 전체적인 두께가 증가할 수 있고, 절연층의 유전율이 증가하여 고주파 용도의 회로 기판에 적용이 어려울 수 있다.
상기 코팅층(150)은 복수의 원소들을 포함할 수 있다.
상기 코팅층(150)에 포함되는 복수의 원소들은 상기 코팅층(150) 내에서 서로 결합되어 분자 형태로 포함되거나, 또는 이온 형태로 포함되고, 상기 분자들, 상기 분자 및 상기 이온은 서로 화학적으로 결합되어 코팅층(150)을 형성할 수 있다.
상기 설명한 바와 같이, 코팅층(150)은 제1 및 제2 작용기를 포함한다.
예를 들어, 상기 코팅층(150)은 산소 원소, 수소 원소, 탄소 원소, 황 원소, 질소 원소 중 적어도 하나 이상을 포함할 수 있다. 상기 코팅층(150) 내에서 상기 산소 원소, 수소 원소, 탄소 원소, 황 원소, 질소 원소는 상기 코팅층(150) 내에서 서로 결합되어 분자 형태로 존재하거나 단독의 이온 형태로 존재할 수 있다.
상기 코팅층(150)에 포함되는 복수의 원소들 중 일부는 상기 절연층(110)과 결합되는 상기 코팅층(150)의 제1 작용기에 대응할 수 있다. 예를 들어, 상기 코팅층(150)에 포함되는 복수의 원소들 중 산소 원소, 수소 원소, 탄소 원소는 상기 절연층(110)과 결합되는 코팅층(150)의 제1 작용기에 대응할 수 있다. 예를 들어, 상기 코팅층(150)의 제1 작용기는 상기 절연층(110)과 화학적으로 결합할 수 있다.
또한, 상기 코팅층(150)에 포함되는 복수의 원소들 중 나머지 일부는 상기 화학동도금층인, 회로 패턴층들의 제1 금속층 및 관통 전극의 제1금속층과 결합하는 코팅층(150)의 제2 작용기에 대응할 수 있다. 예를 들어, 상기 코팅층(150)에 포함되는 질소 원소 및 황 원소는 상기 회로 패턴층들의 제1 금속층 및 관통 전극의 제1 금속층과 결합하는 코팅층(150)의 제2 작용기에 대응할 수 있다. 예를 들어, 상기 코팅층(150)의 제2 작용기는 상기 회로 패턴층들의 제1 금속층 및 관통 전극의 제1 금속층과 화학적으로 결합할 수 있다.
한편, 상기 코팅층(150)에 포함되는 분자들은 분자의 크기 또는 분자량의 크기에 따라 적어도 2종류의 분자를 포함할 수 있다. 예를 들어, 상기 분자는 마크로 분자(Macromolecule) 및 단분자(Unimolecular)를 포함할 수 있다. 예를 들어, 상기 코팅층(150) 내에서의 상기 마크로 분자, 단분자 및 금속 이온은 상기 코팅층(150) 내에서 공유 결합 및 배위 결합에 의해 화학적으로 결합되어 서로 연결되는 구조를 가질 수 있다.
한편, 상기 코팅층(150)은 제1 작용기 및 제2 작용기를 포함한다. 그리고, 상기 제1 작용기 및 제2 작용기는 상기 코팅층(150)을 구성하는 마크로 분자, 상기 단분자, 또는 금속 원자 중 어느 하나와 연결되는 코팅층(150)의 말단기로 정의될 수 있다.
도 4를 참조하면, 상기 제1 작용기는 상기 절연층(110)과 결합할 수 있다. 예를 들어, 상기 제1 작용기는 상기 절연층(110)과 수소 결합할 수 있다. 예를 들어, 상기 제1 작용기는 상기 절연층(110)의 수산화기(OH)와 결합할 수 있다. 이를 위해, 제1 실시 예에서의 제1 작용기는 카르복실기(COOH)를 포함할 수 있다. 상기 코팅층(150)의 카르복실기(COOH)는 상기 절연층(110)의 수산화기(OH)와 수소 결합할 수 있고, 이를 통해 상기 코팅층(150)과 상기 절연층(110) 사이의 밀착력을 향상시키는 기능을 할 수 있다.
또한, 제2 작용기는 상기 제1 금속층들과 결합할 수 있다. 예를 들어, 상기 제1 작용기는 상기 제1 금속층들과 배위 결합할 수 있다. 예를 들어, 상기 제1 작용기는 상기 제1 금속층을 구성하는 금속과 배위 결합하는 원소를 포함할 수 있다. 예를 들어, 상기 코팅층(150)의 제2 작용기는 상기 제1 금속층을 구성하는 구리와 배위 결합할 수 있다. 이와 다르게, 상기 코팅층(150)의 제2 작용기는 상기 제1 금속층을 구성하는 상기 구리를 제외한 다른 금속과 배위 결합할 수 있다.
이때, 실시 예에서는 상기 코팅층(150)의 제2 작용기가 상기 제1 금속층을 화학동도금으로 진행하는 공정에서, 촉매로 사용한 촉매 금속과 배위 결합할 수 있도록 한다. 바람직하게, 실시 예에서의 제2 작용기는 상기 화학동도금으로 제1 도금층을 형성하는 도금 공정에서 촉매로 사용된 촉매 금속인 팔라듐과 배위 결합이 가능한 원소를 포함할 수 있다. 이를 위해, 제1 실시 예에서의 상기 제2 작용기는 질소(N)를 포함할 수 있다. 일 예로, 상기 제2 작용기는 NH2일 수 있다. 그리고, 실시 예에서는 상기 제2 작용기가 상기 제1 금속층의 촉매 금속과 배위 결합할 수 있도록 함으로써, 상기 코팅층(150)과 상기 제1 금속층 사이의 밀착력을 더욱 향상시킬 수 있다.
제1 실시 예에서는 상기 코팅층(150)에 카르복실기(COOH)의 제1 작용기와 질소(N)를 포함하는 제2 작용기를 포함하고, 이를 이용하여 상기 절연층(110)과 상기 제1 금속층 사이의 밀착력을 향상시킬 수 있다.
한편, 제1 실시 예에서의 상기 코팅층(150)을 구성하는 물질의 구조식은 하기의 제1 구조식 및 제2 구조식과 같을 수 있다.
[제1 구조식]
Figure pat00001
[제2 구조식]
Figure pat00002
한편, 제1 실시 예에서의 상기 코팅층(150)을 구성하는 후보 물질에는 상기 제1 및 제2 구조식에 한정되지 않으며, 카르복실기(COOH)를 포함하는 제1 작용기와 질소(N)를 포함하는 제2 작용기를 포함하는 물질이라면 모두 이에 포함될 수 있을 것이다.
한편, 도 5를 참조하면, 상기 제1 작용기는 상기 절연층(110)과 결합할 수 있다. 예를 들어, 제1 작용기는 상기 절연층(110)의 수산화기(OH)와 결합할 수 있다. 이를 위해, 제1 실시 예에서의 제1 작용기는 CH3를 포함할 수 있다. 상기 코팅층(150)의 CH3는 상기 절연층(110)의 수산화기(OH)와 수소 결합할 수 있고, 이를 통해 상기 코팅층(150)과 상기 절연층(110) 사이의 밀착력을 향상시키는 기능을 할 수 있다.
또한, 제2 실시 예에서의 상기 제2 작용기는 제1 실시 예에서와 동일한 질소(N)를 포함할 수 있다. 즉, 제2 실시 예에서의 제2 작용기는 상기 제1 금속층의 촉매 금속인 팔라듐과 배위 결합이 가능한 질소(N)를 포함할 수 있다.
한편, 제2 실시 예에서의 상기 코팅층(150)을 구성하는 물질의 구조식은 하기의 제3 구조식과 같을 수 있다.
[제3 구조식]
Figure pat00003
한편, 제2 실시 예에서의 상기 코팅층(150)을 구성하는 후보 물질에는 상기 제1 및 제2 구조식에 한정되지 않으며, CH3를 포함하는 제1 작용기와 질소(N)를 포함하는 제2 작용기를 포함하는 물질이라면 모두 이에 포함될 수 있을 것이다.
도 6을 참조하면, 코팅층(150)의 상기 제1 작용기는 상기 절연층(110)과 결합할 수 있다. 예를 들어, 상기 제1 작용기는 상기 절연층(110)과 수소 결합할 수 있다. 예를 들어, 상기 제1 작용기는 상기 절연층(110)의 수산화기(OH)와 결합할 수 있다. 이를 위해, 제1 실시 예에서의 제1 작용기는 카르복실기(COOH)를 포함할 수 있다. 상기 코팅층(150)의 카르복실기(COOH)는 상기 절연층(110)의 수산화기(OH)와 수소 결합할 수 있고, 이를 통해 상기 코팅층(150)과 상기 절연층(110) 사이의 밀착력을 향상시키는 기능을 할 수 있다.
또한, 제2 작용기는 제1 금속층의 촉매 금속과 배위 결합할 수 있도록 한다. 바람직하게, 제2 작용기는 상기 화학동도금으로 제1 도금층을 형성하는 도금 공정에서 촉매로 사용된 촉매 금속인 팔라듐과 배위 결합할 수 있다. 이를 위해, 제3 실시 예에서의 상기 제2 작용기는 황(S)을 포함할 수 있다. 일 예로, 상기 제2 작용기는 황(S)을 포함하는 SH일 수 있으나, 이에 한정되는 것은 아니다.
제3 실시 예에서는 상기 코팅층(150)에 카르복실기(COOH)의 제1 작용기와 황(S)을 포함하는 제2 작용기를 포함하고, 이를 이용하여 상기 절연층(110)과 상기 제1 금속층 사이의 밀착력을 향상시킬 수 있다.
한편, 제3 실시 예에서의 상기 코팅층(150)을 구성하는 물질의 구조식은 하기의 제4 내지 제6 구조식과 같을 수 있다.
[제4 구조식]
Figure pat00004
[제5 구조식]
Figure pat00005
[제6 구조식]
Figure pat00006
한편, 제3 실시 예에서의 상기 코팅층(150)을 구성하는 후보 물질에는 상기 제4 내지 제6 구조식에 한정되지 않으며, 카르복실기(COOH)를 포함하는 제1 작용기와 황(S)을 포함하는 제2 작용기를 포함하는 물질이라면 모두 이에 포함될 수 있을 것이다.
도 7을 참조하면, 제4 실시 예에서의 코팅층(150)의 상기 제1 작용기는 상기 절연층(110)과 결합할 수 있다. 예를 들어, 제1 작용기는 상기 절연층(110)의 수산화기(OH)와 결합할 수 있다. 이를 위해, 제1 실시 예에서의 제1 작용기는 CH3를 포함할 수 있다. 상기 코팅층(150)의 CH3는 상기 절연층(110)의 수산화기(OH)와 수소 결합할 수 있고, 이를 통해 상기 코팅층(150)과 상기 절연층(110) 사이의 밀착력을 향상시키는 기능을 할 수 있다.
또한, 코팅층(150)의 제2 작용기는 황(S)을 포함할 수 있다. 일 예로, 상기 제2 작용기는 황(S)을 포함하는 SH일 수 있으나, 이에 한정되는 것은 아니다.
실시 예에서는 절연층과 회로 패턴층 사이에 배치되는 코팅층을 포함한다. 구체적으로, 실시 예에서의 코팅층은 절연층과 회로 패턴층의 제1 금속층 사이에 배치된다. 상기 제1 금속층은 화학동도금층일 수 있다. 상기 코팅층은 제1 작용기 및 제2 작용기를 포함한다. 상기 제1 작용기는 상기 절연층과 결합할 수 있고, 상기 제2 작용기는 상기 제1 금속층과 결합할 수 있다. 예를 들어, 상기 제1 작용기는 상기 절연층(110)의 수산화기(OH)와 결합하는 카르복실기(COOH)나 CH3를 포함할 수 있다. 상기 제2 작용기는 상기 제1 금속층의 촉매 금속인 팔라듐과 배위 결합하는 질소(N) 및 황(S) 중 적어도 하나를 포함한다. 이에 따라, 실시 예에서는 상기 코팅층(150)을 이용하여 상기 절연층과 상기 회로 패턴층 사이의 밀착력을 향상시킬 수 있으며, 이에 따라 상기 회로 패턴층이 무너지거나, 상기 절연층으로부터 분리되는 등의 신뢰성 문제를 해결할 수 있다. 나아가, 실시 예에서는 상기 절연층과 상기 제1 금속층 사이의 밀착력을 향상시킴에 따라 상기 회로 패턴층을 구성하는 트레이스의 선폭을 더욱 미세화할 수 있으며, 이에 따른 회로 집적도를 향상시킬 수 있다.
또한, 실시 예에서의 상기 제1 금속층은 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 제1 금속층은 1.2㎛ 내지 2.3㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 제1 금속층은 1.4㎛ 내지 2.2㎛ 사이의 범위의 두께를 만족할 수 있다. 이를 통해 실시 예에서는 상기 제1 금속층과 상기 절연층 사이의 밀착력을 더욱 향상시킬 수 있고, 나아가 상기 절연층과 상기 회로 패턴층 사이의 밀착력을 향상시킬 수 있다. 이를 통해 실시 예에서는 상기 회로 패턴층의 전기적 신뢰성을 향상시킬 수 있으며, 이에 따른 제품 만족도를 향상시킬 수 있다. 또한, 실시 예에서는 상기 절연층과 상기 회로 패턴층 사이의 밀착력을 향상시킴에 따라, 상기 회로 패턴층을 구성하는 트레이스의 선폭의 미세화가 가능하며, 이에 따른 회로 집적도를 높이거나, 회로 기판의 전체적인 부피를 줄일 수 있다.
또한, 실시 예에서의 상기 절연층의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 가질 수 있다. 상기 절연층의 중심선 평균 거칠기 값(Ra)은 300nm 내지 500nm일 수 있다. 또한, 상기 절연층의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛일 수 있다. 예를 들어, 상기 절연층의 최대 단면 높이 값(Rt)은 3㎛ 내지 5㎛일 수 있다. 이때, 상기 절연층의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)은 상기 절연층과 접촉하는 상기 제1 금속층의 표면의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)일 수 있다. 실시 예에서는 상기 제1 금속층의 두께에 대응하게 상기 중심선 평균 거칠기 값(Ra) 또는 최대 단면 높이 값(Rt)을 제어함에 따라, 상기 제1 금속층의 두께 증가에 따른 앵커링 효과를 더욱 향상시킬 수 있다. 나아가, 실시 예에서는 상기 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)의 제어를 통해, 상기 제1 금속층의 도금 두께 균일도를 향상시킬 수 있으며, 나아가 상기 제1 금속층의 에칭 시에 상기 제1 금속층의 일부가 상기 절연층의 표면에 잔존하는 것을 방지하여, 이에 따른 회로 기판의 전기적 신뢰성을 향상시키면서, 회로 기판의 수율을 향상시킬 수 있다.
도 8은 실시 예에 따른 코팅층의 분석 결과를 나타낸 도면이고, 도 9는 비교 예 및 실시 예에 따른 절연층과 회로 패턴층 사이의 밀착력을 비교하기 위한 도면이다.
도 8을 참조하면, 실시 예에서는 제1 작용기 및 제2 작용기를 포함하는 코팅층을 형성함에 따라 CN- 및 C2N3- 등의 N 성분의 결합 mass 검출량이 증가하는 것을 확인할 수 있었다. 구체적으로, 도 8은 코팅층(150)을 형성한 후의 음이온 모드에 따른 TOF-SIMS(time of flight secondary ion mass spectrometry)의 분석 결과를 보여준다. 도 8의 실시 예 1 및 실시 예 2의 그래프에서와 같이, 음이온 결과에 따라 실시 예에서의 CN- 및 C2N3- 등의 N 성분의 결합 mass 검출량이 증가하는 것을 확인할 수 있었다. 이를 통해, 실시 예에서의 코팅층(150)을 통해 CN+의 결합 및 C2N3+의 결합이 증가하는 것을 확인할 수 있었다.
한편, 도 9의 (a)에 도시된 바와 같이, 비교 예에서는 트레이스의 선폭이 작아질수록, 트레이스와 절연층 사이의 밀착력이 감소함에 따라 일부 영역에서 트레이스의 분리와 같은 신뢰성 문제가 발생하는 것을 확인할 수 있었다. 도 9에서의 W1은 트레이스의 선폭이 17㎛인 것을 의미하고, W2는 트레이스의 선폭이 15㎛인 것을 의미하고, W3은 트레이스의 선폭이 13㎛인 것을 의미하고, W4은 트레이스의 선폭이 11㎛인 것을 의미하고, W5은 트레이스의 선폭이 9㎛인 것을 의미하고, W6은 트레이스의 선폭이 7㎛인 것을 의미하고, W7은 트레이스의 선폭이 5㎛인 것을 의미한다.
예를 들어, 비교 예에서는 7㎛ 선폭(W6)에서, 일부 영역의 트레이스가 분리됨에 따라 절연층 상에 남아있지 않는 것이 확인되었다.
이와 다르게, 실시 예에서는 절연층(110)과 회로 패턴층(120) 사이에 코팅층(150)을 배치하여 상기 절연층(110)과 회로 패턴층들 사이의 밀착력을 확보할 수 있다. 나아가, 실시 예에서는 상기 회로 패턴층을 구성하는 제1 금속층의 두께를 비교 예 대비 증가시킴에 따라 상기 절연층(110)과 상기 회로 패턴층들 사이의 밀착력을 확보할 수 있다. 이를 통해 도 9의 (b)에서와 같이, 실시 예에서는 회로 패턴층의 트레이스의 선폭이 10㎛ 이하로 미세화되어도, 절연층 상에 안정적으로 배치되는 것을 확인할 수 있었다.
구체적으로, 실시 예와 비교 예의 밀착력 차이는 아래의 표 5와 같다.
아래의 표 5는 실시 예에서는 서로 다른 특성을 갖는 레진 상에서, 각각 상기 코팅층(150)이 배치된 상태(실시 예 1, 실시 예 2)와, 상기 코팅층이 배치되지 않은 상태(비교 예 1, 비교 예 2)에서의 트레이스의 선폭에 따른 밀착력 값을 측정한 것이다.
밀착력(trace shear, gf)
트레이스 선폭 5㎛ 7㎛ 9㎛ 11㎛ 13㎛ 15㎛ 17㎛
비교 예1 6.1 7.9 10.6 13.4 14.8 17.3 19.3
비교 예 2 10.5 13.5 15.3 18.5 20.9 24.2 27.0
실시 예 1 8.4 9.8 12.2 14.3 17.2 19.8 22.4
실시 예 2 13.4 14.7 17.0 19.5 22.7 25.5 27.9
표 5에서와 같이, 실시 예에서와 같이 코팅층(150)을 포함하는 경우, 비교 예 대비, 트레이스의 선폭에 영향을 받지 않고, 절연층과 회로 패턴층 사이의 밀착력이 증가하는 것을 확인할 수 있었다.
- 제조 방법 -
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 10 내지 도 18은 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 10을 참조하면, 실시 예에서는 회로 기판의 제조에 기초가 되는 절연부재를 준비한다. 바람직하게, 실시 예에서는 RCC(Resin coated copper)를 준비할 수 있다. 예를 들어, 상기 절연 부재는 레진 및 필러(111)를 포함하는 절연층(110)과, 상기 절연층(110) 상에 부착된 동박층(200)을 포함할 수 있다.
다음으로, 도 11을 참조하면, 실시 예에서는 상기 절연 부재를 가공하여, 상기 절연 부재를 관통하는 관통 홀(TH)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 12를 참조하면, 실시 예에서는 SAP 공법으로 회로 패턴층을 형성하기 위해, 상기 동박층(200)을 제거하는 공정을 진행할 수 있다.
다음으로, 도 13을 참조하면, 실시 예에서는 상기 절연층(110)에 코팅층(150)을 형성하는 공정을 진행할 수 있다. 구체적으로, 실시 예에서는 절연층(110)과 결합하는 제1 작용기와, 제1 금속층과 결합하는 제2 작용기를 포함하는 코팅층(150)을 코팅하는 공정을 진행할 수 있다. 한편, 상기 코팅층(150)은 코팅 방식 이외의 다른 방식으로 상기 절연층(110) 상에 형성될 수 있을 것이다.
상기 코팅층(150)은 상기 절연층(110)의 상면에 배치되는 제1 코팅층(151), 절연층(110)의 하면에 배치되는 제2 코팅층(152) 및 상기 절연층(110)의 관통 홀(TH)의 내벽에 배치되는 제3 코팅층(153)을 포함할 수 있다.
다음으로, 도 14를 참조하면, 실시 예에서는 제1 금속층을 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 제1 코팅층(151), 제2 코팅층(152) 및 제3 코팅층(153) 상에 각각 제1 금속층(121, 131, 141)을 형성하는 공정을 진행할 수 있다.
이때, 상기 제1 금속층(121, 131, 141)은 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 제1 금속층(121, 131, 141)은 1.2㎛ 내지 2.3㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 제1 금속층(121, 131, 141)은 1.4㎛ 내지 2.2㎛ 사이의 범위의 두께를 만족할 수 있다.
다음으로, 도 15를 참조하면, 실시 예에서는 상기 제1 금속층(121, 131, 141) 상에 드라이 필름을 형성하는 공정을 진행할 수 있다.
예를 들어, 실시 예에서는 제1 회로 패턴층(120)이 배치될 영역과 수직으로 중첩되는 제1 개구부(OR1)를 포함하는 제1 드라이 필름(DF1)과, 제2 회로 패턴층(130)이 배치될 영역과 수직으로 중첩되는 제2 개구부(OR2)를 포함하는 제2 드라이 필름(DF2)을 적층하는 공정을 진행할 수 있다.
다음으로, 도 16을 참조하면, 실시 예에서는 제1 금속층(121, 131, 141)을 시드층으로 전해 도금을 진행하여, 상기 드라이 필름(DF1, DF2)의 개구부(OR1, OR2)를 채우는 제2 금속층(122, 132, 142)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 17을 참조하면, 실시 예에서는 드라이 필름(DF1, DF2)을 제거하는 공정을 진행할 수 있다.
다음으로, 도 18을 참조하면, 실시 예에서는 상기 제2 금속층(122, 132, 142)과 수직으로 중첩되지 않은 제1 금속층(121, 131, 141)을 제거하는 공정을 진행하여, 제1 금속층 및 제2 금속층을 각각 포함하는 제1 회로 패턴층(120), 제2 회로 패턴층(130) 및 관통 전극(140)을 형성하는 공정을 진행할 수 있다.
- 다층 기판 -
도 19는 제1 실시 예에 따른 다층 회로 기판을 나타낸 도면이다.
도 19를 참조하면, 회로 기판은 제1 내지 제3 절연부(310, 320, 330)을 포함하는 절연 기판과, 회로 패턴층(340)과, 관통 전극(350)을 포함할 수 있다.
상기 제1 내지 제3 절연부(310, 320, 330)를 포함하는 절연 기판은 평판 구조를 가질 수 있다. 상기 절연 기판은 PCB일 수 있다. 여기에서, 상기 절연 기판은 단일 기판으로 구현될 수 있으며, 이와 다르게 다수 개의 절연층이 연속적으로 적층된 다층 기판으로 구현될 수 있다.
이에 따라, 상기 절연 기판은 복수의 절연부(310, 320, 330)를 포함할 수 있다. 도 19에 도시된 바와 같이, 복수의 절연부는 제1 절연부(310), 상기 제1 절연부(310) 위에 배치된 제2 절연부(320) 및 상기 제1 절연부(310) 아래에 배치된 제3 절연부(330)을 포함한다.
상기 제1 절연부(310), 제2 절연부(320) 및 상기 제3 절연부(330)는 서로 다른 절연물질을 포함할 수 있다. 바람직하게, 상기 제1 절연부(310)는 유리 섬유를 포함할 수 있다. 그리고, 상기 제2 절연부(320) 및 제3 절연부(330)는 상기 제1 절연부(310)와는 다르게 유리 섬유를 포함하지 않을 수 있다. 바람직하게, 상기 제2 절연부(320) 및 제3 절연부(330)는 도 3에 도시된 RCC를 포함할 수 있다.
이에 따라, 상기 제1 절연부(310)를 구성하는 각각의 절연층의 두께는 상기 제2 절연부(320) 및 상기 제3 절연부(330)를 구성하는 각각의 절연층의 두께와 다를 수 있다. 다시 말해서, 상기 제1 절연부(310)를 구성하는 각 절연층의 두께는 상기 제2 절연부(320) 및 상기 제3 절연부(330)를 구성하는 각 절연층의 두께보다 클 수 있다.
즉, 상기 제1 절연부(310)에는 유리 섬유가 포함되고, 상기 유리 섬유는 일반적으로 12㎛의 두께를 가진다. 이에 따라 상기 제1 절연부(310)를 구성하는 각 절연층의 두께는 상기 유리 섬유를 포함하며, 이에 따라 19㎛ 내지 23㎛의 사이의 범위를 가질 수 있다.
이와 다르게, 상기 제2 절연부(320)에는 유리 섬유가 포함되지 않는다. 바람직하게, 상기 제2 절연부(320)를 구성하는 각 절연층은 RCC로 구성될 수 있다.
또한, 상기 제3 절연부(330)에는 유리 섬유가 포함되지 않는다. 바람직하게, 상기 제3 절연부(330)를 구성하는 각 절연층은 RCC일 수 있다.
즉, 비교 예에서의 회로 기판을 구성하는 절연부는 복수의 절연층을 포함하며, 상기 복수의 절연층은 모두 유리 섬유를 포함하는 프리프레그로 구성되었다. 이때, 비교 예의 회로 기판은 프리프레그를 기준으로 유리 섬유의 두께를 줄이기가 어렵다. 이는, 상기 프리프레그의 두께가 감소하는 경우, 상기 프리프레그에 포함된 유리 섬유가 상기 프리프레그의 표면에 배치되는 회로 패턴과 접촉할 수 있으며, 이에 따른 크랙 리스트가 발생하기 때문이다. 이에 따라, 비교 예에서의 회로기판은 PPG의 두께를 감소시키는 경우, 이에 따른 유전체 파괴 및 회로패턴의 손상이 발생할 수 있었다. 이에 따라, 비교 예에서의 회로기판은 프리프레그를 구성하는 유리 섬유의 두께로 인해 전체적인 두께를 감소시키는데 한계가 있었다.
또한, 비교 예에서의 회로 기판은 유리 섬유를 포함한 프리프레그만의 절연층으로 구성되기 때문에, 높은 유전율을 가지고 있다. 그러나, 높은 유전율을 가지는 유전체의 경우, 고주파 대용으로 접근하기가 어려운 문제가 있다. 즉, 비교 예에서의 회로 기판은 유리 섬유의 유전율이 높은 관계로 고주파수 대역에서 유전율이 파괴되는 현상이 발생하게 된다.
이에 따라, 실시 예에서는 다층 회로 기판에서, 적어도 일부의 층은 도 3에 도시된 RCC를 포함하도록 하여, 이에 따른 회로 기판의 두께를 슬림하게 하면서 고주파수 대역에서도 신호 손실을 최소화할 수 있고, 나아가 회로 패턴층과 절연층 사이의 밀착력이 향상된 신뢰성 높은 회로기판을 제공할 수 있다.
제1 절연부(310)는 아래에서부터 제1 절연층(311), 제2 절연층(312), 제3 절연층(313) 및 제4 절연층(314)을 포함할 수 있다. 그리고, 상기 제1 절연층(311), 제2 절연층(312), 제3 절연층(313) 및 제4 절연층(314) 내에는 각각 유리 섬유가 포함될 수 있다. 예를 들어, 상기 제1 절연층(311), 제2 절연층(312), 제3 절연층(313) 및 제4 절연층(314)은 각각 프리프레그를 포함할 수 있다.
한편, 본원의 실시 예에서의 절연 기판은 절연층을 기준으로 8층으로 구성될 수 있다. 그러나, 실시 예는 이에 한정되지 않으며, 상기 절연층의 전체 층 수는 증가 또는 감소할 수 있을 것이다.
또한, 제1 실시 예에서 상기 제1 절연부(310)는 4층으로 구성될 수 있다. 예를 들어, 제1 실시 예에서 상기 제1 절연부(310)는 4층의 프리프레그로 구성될 수 있다.
또한, 상기 제2 절연부(320)는 아래에서부터 제5 절연층(321), 제6 절연층(322)을 포함할 수 있다. 상기 제2 절연부(320)를 구성하는 제5 절연층(321) 및 제6 절연층(322)은 RCC를 포함할 수 있다.
또한, 제3 절연부(330)는 위에서부터 제7 절연층(331) 및 제8 절연층(332)을 포함할 수 있다. 상기 제3 절연부(330)를 구성하는 제7 절연층(331) 및 제8 절연층(332)은 RCC를 포함할 수 있다.
이에 따라, 상기 제2 절연부(320) 및 제3 절연부(330) 상에 배치되는 회로 패턴층들은, 도 3에 도시된 제1 및 제2 회로 패턴층에 대응하는 구조를 가질 수 있을 것이다.
즉, 상기 제1 절연부(310), 제2 절연부(320) 및 제3 절연부(330) 각각을 구성하는 절연층의 표면에는 회로 패턴층(340)이 배치될 수 있다.
바람직하게, 제1 절연층(311), 제2 절연층(312), 제3 절연층(313), 제4 절연층(314), 제5 절연층(321), 제6 절연층(322), 제7 절연층(331) 및 제8 절연층(332)의 적어도 일면에는 회로 패턴층(340)이 배치될 수 있다.
상기 제1 절연부(310), 제2 절연부(320) 및 제3 절연부(330)를 구성하는 각각의 복수의 절연층 중 적어도 하나에는 적어도 하나의 관통 전극(350)가 형성된다. 상기 관통 전극(350)는 상기 복수의 절연층 중 적어도 하나의 절연층을 관통하며 배치된다. 상기 관통 전극(350)는 상기 복수의 절연층 중 어느 하나의 절연층만을 관통할 수 있으며, 이와 다르게 상기 복수의 절연층 중 적어도 2개의 절연층을 공통으로 관통하며 형성될 수도 있다. 이에 따라, 상기 관통 전극(350)는 서로 다른 절연층의 표면에 배치되어 있는 회로 패턴을 상호 전기적으로 연결한다.
도 20은 제2 실시 예에 따른 다층 회로기판을 나타낸 도면이고, 도 21은 제3 실시 예에 따른 다층 회로기판을 나타낸 도면이다.
도 20 및 도 21을 참조하면, 회로기판은 절연 기판의 전체 적층 구조에서, PPG로 구성되는 제1 절연부의 층수, RCC로 구성되는 제2 절연부 및 제3 절연부의 각각의 층수에 차이가 있다.
도 20을 참조하면, 제2 실시 예에서의 회로기판은 제1 절연부(310a), 제2 절연부(320a) 및 제3 절연부(330a)를 포함한다.
그리고, 제1 절연부(310a)는 2층의 프리프레그(311a, 312a)를 포함할 수 있다.
또한, 제2 절연부(320a)는 3층의 RCC(321a, 322a, 323a)를 포함할 수 있다.
또한, 제3 절연부(330a)는 3층의 RCC(331a, 332a, 333a)를 포함할 수 있다.
도 21을 참조하면, 제3 실시 예에서의 회로기판은 하나의 절연부(310b)만을 포함할 수 있다. 그리고, 상기 절연부(310b)는 8층 구조를 가질 수 있다.
또한, 상기 절연부(310b)는 모두 RCC(311b, 312b, 313b, 314b, 315b, 316b, 317b, 318b)를 포함할 수 있다.
- 패키지 기판 -
도 22는 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 22를 참조하면, 패키지 기판은 도 19 내지 도 21 중 적어도 하나의 다층 기판을 포함할 수 있다.
이를 위해, 상기 패키지 기판을 구성하는 다층 회로 기판은 복수의 절연층(411, 412, 413, 414)을 포함하는 제1 절연부(410), 복수의 절연층(421, 422)을 포함하는 제2 절연부(420) 및 복수의 절연층(431, 432)을 포함하는 제3 절연부(430)를 포함할 수 있다. 그리고, 상기 제2 절연부(420) 및 제3 절연부(430)는 RCC를 포함할 수 있고, 이들의 표면에는 도 3에 도시된 바와 같은 제1 및 제2 회로 패턴층이 배치될 수 있다.
한편, 패키지 기판은 최상측에 배치된 절연층 상에 배치되는 제1 보호층(SR1)과, 최하측에 배치된 절연층 상에 배치되는 제2 보호층(SR2)을 포함한다.
또한, 상기 패키지 기판은 최상측에 배치된 회로 패턴층 상에 배치되는 접속부(500)를 포함한다. 상기 접속부(500)는 솔더볼일 수 있으나, 이에 한정되는 것은 아니다.
또한, 패키지 기판은 상기 접속부(500) 상에 부착되는 칩(600)을 포함할 수 있다.
상기 칩(600)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(600)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다.
또한, 도면 상에는 도시되지 않았지만, 실시 예의 패키지 기판은 추가 칩을 더 포함할 수 있다. 예를 들어, 실시 예에서는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 2개의 칩이 상기 회로 기판 상에 일정 간격을 두고 각각 배치될 수 있다. 예를 들어, 실시 예에서의 칩(600)은 센트랄 프로세서 칩 및 그래픽 프로세서 칩을 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 복수의 칩은 상기 회로 기판 상에서 상호 일정 간격 이격될 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 150㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 120㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 100㎛ 이하일 수 있다.
바람직하게, 상기 복수의 칩 사이의 이격 간격은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 상기 복수의 칩 사이의 이격 간격이 60㎛보다 작으면, 상기 복수의 칩의 상호 간의 간섭에 의해, 동작 신뢰성에 문제가 발생할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 상기 복수의 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 패키지 기판의 부피가 커질 수 있다.
실시 예에서는 절연층과 회로 패턴층 사이에 배치되는 코팅층을 포함한다. 구체적으로, 실시 예에서의 코팅층은 절연층과 회로 패턴층의 제1 금속층 사이에 배치된다. 상기 제1 금속층은 화학동도금층일 수 있다. 상기 코팅층은 제1 작용기 및 제2 작용기를 포함한다. 상기 제1 작용기는 상기 절연층과 결합할 수 있고, 상기 제2 작용기는 상기 제1 금속층과 결합할 수 있다. 예를 들어, 상기 제1 작용기는 상기 절연층(110)의 수산화기(OH)와 결합하는 카르복실기(COOH)나 CH3를 포함할 수 있다. 상기 제2 작용기는 상기 제1 금속층의 촉매 금속인 팔라듐과 배위 결합하는 질소(N) 및 황(S) 중 적어도 하나를 포함한다. 이에 따라, 실시 예에서는 상기 코팅층(150)을 이용하여 상기 절연층과 상기 회로 패턴층 사이의 밀착력을 향상시킬 수 있으며, 이에 따라 상기 회로 패턴층이 무너지거나, 상기 절연층으로부터 분리되는 등의 신뢰성 문제를 해결할 수 있다. 나아가, 실시 예에서는 상기 절연층과 상기 제1 금속층 사이의 밀착력을 향상시킴에 따라 상기 회로 패턴층을 구성하는 트레이스의 선폭을 더욱 미세화할 수 있으며, 이에 따른 회로 집적도를 향상시킬 수 있다.
또한, 실시 예에서의 상기 제1 금속층은 1㎛ 내지 2.5㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 상기 제1 금속층은 1.2㎛ 내지 2.3㎛ 사이의 범위의 두께를 만족할 수 있다. 바람직하게, 제1 금속층은 1.4㎛ 내지 2.2㎛ 사이의 범위의 두께를 만족할 수 있다. 이를 통해 실시 예에서는 상기 제1 금속층과 상기 절연층 사이의 밀착력을 더욱 향상시킬 수 있고, 나아가 상기 절연층과 상기 회로 패턴층 사이의 밀착력을 향상시킬 수 있다. 이를 통해 실시 예에서는 상기 회로 패턴층의 전기적 신뢰성을 향상시킬 수 있으며, 이에 따른 제품 만족도를 향상시킬 수 있다. 또한, 실시 예에서는 상기 절연층과 상기 회로 패턴층 사이의 밀착력을 향상시킴에 따라, 상기 회로 패턴층을 구성하는 트레이스의 선폭의 미세화가 가능하며, 이에 따른 회로 집적도를 높이거나, 회로 기판의 전체적인 부피를 줄일 수 있다.
또한, 실시 예에서의 상기 절연층의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 가질 수 있다. 상기 절연층의 중심선 평균 거칠기 값(Ra)은 300nm 내지 500nm일 수 있다. 또한, 상기 절연층의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛일 수 있다. 예를 들어, 상기 절연층의 최대 단면 높이 값(Rt)은 3㎛ 내지 5㎛일 수 있다. 이때, 상기 절연층의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)은 상기 절연층과 접촉하는 상기 제1 금속층의 표면의 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)일 수 있다. 실시 예에서는 상기 제1 금속층의 두께에 대응하게 상기 중심선 평균 거칠기 값(Ra) 또는 최대 단면 높이 값(Rt)을 제어함에 따라, 상기 제1 금속층의 두께 증가에 따른 앵커링 효과를 더욱 향상시킬 수 있다. 나아가, 실시 예에서는 상기 중심선 평균 거칠기 값(Ra) 및 최대 단면 높이 값(Rt)의 제어를 통해, 상기 제1 금속층의 도금 두께 균일도를 향상시킬 수 있으며, 나아가 상기 제1 금속층의 에칭 시에 상기 제1 금속층의 일부가 상기 절연층의 표면에 잔존하는 것을 방지하여, 이에 따른 회로 기판의 전기적 신뢰성을 향상시키면서, 회로 기판의 수율을 향상시킬 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. 제1 절연층;
    상기 제1 절연층 상에 배치되는 코팅층; 및
    상기 코팅층 상에 배치되는 회로 패턴층을 포함하고,
    상기 회로 패턴층은,
    상기 코팅층 상에 배치되는 제1 금속층; 및
    상기 제1 금속층 상에 배치되는 제2 금속층을 포함하고,
    상기 코팅층은,
    상기 제1 절연층과 결합되는 제1 작용기; 및
    상기 제1 금속층과 결합되는 제2 작용기를 포함하는,
    회로 기판.
  2. 제1항에 있어서,
    상기 코팅층의 제1 작용기는,
    상기 제1 절연층과 수소 결합하고,
    상기 코팅층의 제2 작용기는 상기 제1 금속층과 배위 결합하는,
    회로 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 절연층은 수산화기(OH)기를 포함하고,
    상기 코팅층의 제1 작용기는,
    상기 수산화기와 결합하는 카르복실기(COOH) 및 CH3 중 적어도 하나를 포함하는,
    회로 기판.
  4. 제1항 또는 제2항에 있어서,
    상기 코팅층의 제2 작용기는,
    상기 제1 금속층과 배위 결합하는 질소(N) 및 황(S) 중 적어도 하나를 포함하는,
    회로 기판.
  5. 제4항에 있어서,
    상기 제1 금속층은 무전해 도금층이고,
    상기 제2 금속층은 상기 제1 금속층을 시드층으로 형성된 전해 도금층인,
    회로 기판.
  6. 제5항에 있어서,
    상기 코팅층의 제2 작용기는 상기 제1 금속층의 촉매 금속과 배위 결합하는,
    회로 기판.
  7. 제6항에 있어서,
    상기 제1 금속층의 촉매 금속은 팔라듐을 포함하고,
    상기 코팅층의 제2 작용기의 질소(N) 및 황(S) 중 적어도 하나는 상기 팔라듐과 배위 결합하는,
    회로 기판.
  8. 제1항에 있어서,
    상기 제1 금속층은,
    1㎛ 내지 2.5㎛ 사이의 범위의 두께를 가지는,
    회로 기판.
  9. 제8항에 있어서,
    상기 제1 금속층의 표면의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 만족하고,
    상기 제1 금속층의 표면의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛ 사이의 범위를 만족하는,
    회로 기판.
  10. 제1항에 있어서,
    상기 제1 절연층을 관통하는 관통 홀 내에 배치된 관통 전극을 포함하고,
    상기 코팅층은 상기 관통 홀의 내벽에 형성되는 영역을 포함하고,
    상기 관통 전극은,
    상기 관통 홀의 내벽 상의 코팅층 상에 배치되는 제3 금속층; 및,
    상기 제3 금속층 상에 상기 관통 홀을 채우는 제4 금속층을 포함하는,
    회로 기판.
  11. 제10항에 있어서,
    상기 관통 전극의 제3 금속층과 접촉하는 코팅층은,
    수산화기와 결합하는 카르복실기(COOH) 및 CH3 중 적어도 하나를 포함하는 제1 작용기와,
    상기 제3 금속층의 촉매 금속과 배위 결합하는 질소(N) 및 황(S) 중 적어도 하나의 제2 작용기를 포함하는,
    회로 기판.
  12. 제1항에 있어서,
    상기 코팅층은,
    상기 회로 패턴층과 수직으로 중첩되는 중첩 영역; 및
    상기 중첩 영역을 제외한 비중첩 영역을 포함하는,
    회로 기판.
  13. 제12항에 있어서,
    상기 제1 절연층 상에 배치되는 제2 절연층을 더 포함하고,
    상기 코팅층의 중첩 영역은 상기 회로 패턴층과 접촉하고,
    상기 코팅층의 비중첩 영역은 상기 제2 절연층과 접촉하는,
    회로 기판.
  14. 관통 홀을 포함하는 절연층;
    상기 절연층의 상기 관통 홀의 내벽에 배치되는 코팅층; 및
    상기 코팅층 상에 배치되는 관통 전극을 포함하고,
    상기 관통 전극은,
    상기 코팅층 상에 배치되는 제1 금속층; 및
    상기 제1 금속층 상에 배치되고, 상기 관통 홀을 채우는 제2 금속층을 포함하고,
    상기 코팅층은,
    상기 절연층과 결합되는 제1 작용기; 및
    상기 제1 금속층과 결합되는 제2 작용기를 포함하고,
    상기 코팅층의 제1 작용기는,
    상기 절연층과 수소 결합하고,
    상기 코팅층의 제2 작용기는 상기 제1 금속층과 배위 결합하는,
    회로 기판.
  15. 제14항에 있어서,
    상기 절연층은 수산화기(OH)기를 포함하고,
    상기 코팅층의 제1 작용기는,
    상기 수산화기와 결합하는 카르복실기(COOH) 및 CH3 중 적어도 하나를 포함하는,
    회로 기판.
  16. 제14항 또는 제15항에 있어서,
    상기 코팅층의 제2 작용기는,
    상기 제1 금속층의 촉매 금속과 배위 결합하는 질소(N) 및 황(S) 중 적어도 하나를 포함하는,
    회로 기판.
  17. 제16항에 있어서,
    상기 제1 금속층은,
    1㎛ 내지 2.5㎛ 사이의 범위의 두께를 가지고,
    상기 제1 금속층의 표면의 중심선 평균 거칠기 값(Ra)은 200nm 내지 600nm 사이의 범위를 만족하고,
    상기 제1 금속층의 표면의 최대 단면 높이 값(Rt)은 2㎛ 내지 6㎛ 사이의 범위를 만족하는,
    회로 기판.
  18. 관통 홀을 포함하는 절연층;
    상기 절연층의 상면에 배치되는 제1 영역과, 상기 관통 홀의 내벽에 배치되는 제2 영역을 포함하는 코팅층;
    상기 코팅층의 상기 제1 영역 상에 배치되는 상기 절연층 상에 배치되는 회로 패턴층;
    상기 코팅층의 상기 제2 영역 상에 배치되는 관통 전극; 및
    상기 회로 패턴층 상에 실장되는 칩을 포함하고,
    상기 회로 패턴층은,
    상기 코팅층의 상기 제1 영역 상에 배치되는 제1 금속층과,
    상기 제1 금속층 상에 배치되는 제2 금속층을 포함하고,
    상기 관통 전극은,
    상기 코팅층의 상기 제2 영역 상에 배치되는 제3 금속층; 및
    상기 제3 금속층 상에 상기 관통 홀을 채우며 배치되는 제4 금속층을 포함하고,
    상기 코팅층의 제1 영역 및 제2 영역은 각각,
    상기 절연층의 수산화기(OH)와 수소 결합하는 카르복실기(COOH) 및 CH3 중 적어도 하나를 포함하는 제1 작용기와,
    상기 제1 및 제3 금속층의 촉매 금속과 배위 결합하는 질소(N) 및 황(S) 중 적어도 하나를 포함하는,
    패키지 기판.
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