WO2024034703A1 - 인쇄회로기판 및 그 제조방법 - Google Patents

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WO2024034703A1
WO2024034703A1 PCT/KR2022/011906 KR2022011906W WO2024034703A1 WO 2024034703 A1 WO2024034703 A1 WO 2024034703A1 KR 2022011906 W KR2022011906 W KR 2022011906W WO 2024034703 A1 WO2024034703 A1 WO 2024034703A1
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via hole
layer
plating layer
layers
printed circuit
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PCT/KR2022/011906
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English (en)
French (fr)
Inventor
김덕용
Original Assignee
엘지전자 주식회사
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections

Definitions

  • the present invention relates to printed circuit boards and their manufacturing methods.
  • PCB printed circuit board
  • conductors and insulators are stacked, and various components such as semiconductors, capacitors, and resistors are mounted.
  • These printed circuit boards are also called single-sided, double-sided, 4-layer (layer), 6-layer (layer), or (n*2) layer (layer) PCB, depending on the number of layers of the circuit.
  • a 6-layer PCB is used for a computer's main board
  • an 8- or 10-layer PCB is used for graphics cards, etc.
  • network equipment sometimes uses a PCB with several tens of layers.
  • Printed circuit boards are made of insulators except for conductors (circuits), and these boards are usually made of multiple layers of glass fiber and epoxy plastic bonded resin (PREPREG, PP).
  • a through via is provided to electrically connect circuits (layers) of different layers stacked with the insulator 110I in between.
  • the through via is composed of a via hole formed by penetrating different layers spaced apart (layered arrangement) with an insulator, and a plating layer in which a conductor is plated on the inner surface and both end surfaces of the via hole.
  • the opposite side of the pad e.g., bottom surface
  • PSR insulating material
  • SMT surface mounting
  • high temperature e.g., 245°C
  • solder may leak out to the lower side of the via hole at high temperatures during surface mounting (SMT). There is a problem that could happen.
  • a through via is formed on one side spaced apart from the lower side of the component pad along the board surface direction.
  • the through vias must be formed at points spaced apart from the component pad along the board surface direction. There is a problem that the component density per unit area of the PCB is reduced.
  • the purpose of the present invention is to provide a printed circuit board and a method of manufacturing the same that can reduce the size of the board by forming a via on one side of the pad along the stacking direction.
  • Another object of the present invention is to provide a printed circuit board and a manufacturing method thereof that can shorten the signal transmission path and improve signal processing speed.
  • Another object of the present invention is to provide a printed circuit board and a manufacturing method thereof that can increase component density at low cost.
  • the printed circuit board according to the present invention for solving the problems described above is characterized in that a via is formed on one side of the pad along the stacking direction.
  • a via hole passing through the lowermost first layer or the uppermost nth layer of a substrate having a plurality of layers stacked in layers is provided, and a conductive plating layer is placed on the inside and outside of the via hole.
  • the signal transmission path can be shortened.
  • the via hole is formed through a drill.
  • a printed circuit board includes a substrate that is stacked in layers and includes a first layer disposed at the lowest side along the stacking direction to an nth layer disposed at the uppermost side; a via hole formed to penetrate through the first layer or the nth layer along the stacking direction; Plating layers formed inside and outside the via hole; and a pad formed by separating the plating layer formed at the end of the via hole from the surrounding area.
  • component density can be improved by providing vias on one side of the pad along the stacking direction.
  • the signal transmission path between pads and vias can be shortened, and signal processing speed can be improved.
  • the via hole includes an n_n-1th via hole formed through the nth layer and the n-1th layer,
  • the plating layer includes an n_n-1th inner plating layer formed on the inner surface of the n_n-1th via hole; and an n_n-1th end plating layer formed on both ends of the n_n-1th via hole, respectively,
  • the pad is formed on the n_n-1th end plating layer exposed to the outside among the n_n-1th end plating layers of the nth via hole.
  • an n_n-1th filling portion formed by filling the inside of the n_n-1th inner plating layer and the n_n-1th end plating layer of the n_n-1th via hole with an insulating material is provided.
  • the air layer inside the n_n-1th via hole is reduced (removed), and the occurrence of cold solder defects due to air expansion during surface mounting can be suppressed.
  • n_n-1th via hole is blocked during surface mounting, leakage of solder through the n_n-1th via hole can be suppressed.
  • the via hole includes a 2_1 via hole formed through the second layer and the first layer,
  • the plating layer includes a 2_1 inner plating layer formed on the inner surface of the 2_1 via hole; and a 2_1 end plating layer formed on both ends of the 2_1 via hole, respectively,
  • the pad is formed on the 2_1 end plating layer exposed to the outside among the 2_1 end plating layers of the 2_1 via hole.
  • a 2_1 filling portion formed by filling the inside of the 2_1 inner plating layer and the 2_1 end plating layer of the 2_1 via hole with an insulating material is provided.
  • the air layer inside the 2_1 via hole is reduced (removed), and the occurrence of cold solder defects due to air expansion during surface mounting can be suppressed.
  • the via hole includes a 2_1th via hole formed through the second layer and the first layer and an n_n-1th via hole formed through the nth layer and the n-1th layer.
  • the plating layer includes a 2_1 inner plating layer formed on the inner surface of the 2_1 via hole; A 2_1 end plating layer formed on both ends of the 2_1 via hole, respectively; an n_n-1th inner plating layer formed on the inner surface of the n_n-1th via hole; and an n_n-1th end plating layer formed on both ends of the n_n-1th via hole, respectively,
  • the pad is formed on the 2_1st end plating layer exposed to the outside among the 2_1st end plating layers of the 2_1th via hole and the n_n-1th end plating layer exposed to the outside among the n_n-1th end plating layers of the n_n-1th via hole. do.
  • a 2_1 filling portion formed by filling the inside of the 2_1 inner plating layer and the 2_1 end plating layer of the 2_1 via hole with an insulating material
  • n_n-1th filling portion formed by filling the inside of the n_n-1th inner plating layer and the n_n-1th end plating layer of the n_n-1th via hole with an insulating material.
  • the via hole includes a through via hole formed through the first to nth layers
  • the plating layer includes an inner plating layer formed on the inner surface of the through via hole and an end plating layer formed on both ends of the through via hole, respectively,
  • the pads are formed on end plating layers formed on both ends of the through via holes, respectively.
  • a filling portion formed by filling the inner plating layer and the end plating layer of the through via hole with an insulating material is provided.
  • the air layer inside the through via hole is reduced (eliminated), so that cold soldering defects in the solder due to air expansion inside the through via hole can be suppressed during surface mounting.
  • a plate-shaped insulator is provided between the first to nth layers, and the via hole is formed through a drill.
  • the via hole further includes an intermediate via hole formed through two or more layers from the second layer to the n-1th layer,
  • the plating layer includes an inner plating layer formed on the inner surface of the intermediate via hole and an end plating layer formed on both ends of the intermediate via hole.
  • a filling portion formed by filling the inner surface plating layer and the end plating layer of the intermediate via hole with an insulating material is provided.
  • the air inside the intermediate via hole is reduced (removed), and the occurrence of defects due to expansion of the air inside the intermediate via hole during surface mounting can be suppressed.
  • a method of manufacturing a printed circuit board including a step of forming a pad by separating a plating layer exposed to the outside among the plating layers of the via hole from the surrounding area is provided.
  • the degree of integration of components of the printed circuit board can be improved and the size of the printed circuit board can be reduced.
  • the signal transmission path can be shortened and the signal processing speed can be improved.
  • the step of forming the plating layer includes,
  • It includes forming end plating layers formed on both ends of the via hole, respectively.
  • the air inside the via hole can be reduced (excluded), and the occurrence of defects due to air expansion inside the via hole during surface mounting can be suppressed.
  • It includes providing a drill capable of penetrating the plurality of layers.
  • forming the via hole includes forming a second layer and a 2_1 via hole penetrating the first layer.
  • the step of forming the via hole includes,
  • n_n-1th via hole penetrating the nth layer and the n-1th layer.
  • a method of manufacturing a printed circuit board including a step of forming a pad by separating a plating layer exposed to the outside among the plating layers of the through via hole from the surrounding area is provided.
  • the degree of integration of components of the printed circuit board can be improved and the size of the printed circuit board can be reduced.
  • the signal transmission path can be shortened and the signal processing speed can be improved.
  • the step of forming a filling portion by filling the inside of the inner plating layer of the through via hole with an insulating material is further included.
  • a via hole is formed to penetrate through the first layer or the nth layer along the stacking direction, a plating layer formed inside and outside the via hole, and the via hole.
  • the air inside the n_n-1th via hole can be reduced. there is. As a result, the occurrence of defects (cold soldering) caused by expansion of air inside the n_n-1th via hole can be suppressed. Additionally, leakage of solder through the n_n-1th via hole can be suppressed.
  • the air inside the 2_1 via hole is reduced, causing cold soldering defects due to air expansion. This can be suppressed.
  • the air inside each via hole can be reduced (removed). .
  • the occurrence of cold soldering defects due to air expansion inside each via hole due to high temperature during surface mounting can be suppressed.
  • each via hole to be penetrated by a drill, the use of expensive laser equipment can be eliminated. As a result, an increase in manufacturing costs due to the formation of via holes can be suppressed.
  • FIG. 1 is a main cross-sectional view of a printed circuit board according to an embodiment of the present invention.
  • FIG. 2 is a diagram for explaining a method of manufacturing a printed circuit board according to an embodiment of the present invention
  • FIGS. 3A to 3I are diagrams for explaining the manufacturing process of the printed circuit board of FIG. 1;
  • FIG. 4 is a main cross-sectional view of a printed circuit board according to another embodiment of the present invention.
  • FIGS. 5A to 5I are diagrams for explaining the manufacturing process of the printed circuit board of FIG. 4;
  • FIG. 6 is a main cross-sectional view of a printed circuit board according to another embodiment of the present invention.
  • FIG. 7 is a diagram for explaining a method of manufacturing a printed circuit board according to another embodiment of the present invention.
  • FIGS. 8A to 8H are diagrams for explaining the manufacturing process of the printed circuit board of FIG. 6.
  • the printed circuit board 100 of this embodiment includes a substrate 110, a via hole 210, a plating layer 230a, and a pad 270.
  • the substrate 110 includes a plurality of layers 110L stacked in layers.
  • the stacking direction of the plurality of layers 110L refers to the vertical direction in the drawing.
  • the plurality of layers 110L may be composed of, for example, a circuit layer made of a conductor (eg, copper (Cu)).
  • a conductor eg, copper (Cu)
  • the plurality of layers 110L includes a first layer 110L1 to an n-th layer 110Ln along the stacking direction.
  • the plurality of layers 110L are arranged to be spaced apart from each other along the stacking direction.
  • a plate-shaped insulator (110I) is provided between the plurality of layers (110L).
  • the plurality of layers 110L (circuit layers 110L) can be insulated from each other.
  • the plurality of layers 110L are implemented as a first layer 110L1 to a fourth layer 110L4.
  • An insulator 110I is provided between the first layer 110L1 to the fourth layer 110L4.
  • the insulator 110I is, for example, implemented in a plate shape using a composite material called prepreg, which is made by impregnating a liquid synthetic resin such as an epoxy resin into a fiber reinforcement such as glass fiber or carbon fiber.
  • the plurality of layers 110L may be provided on one or both sides of the plate-shaped insulator 110I.
  • the plurality of layers 110L are implemented as first layers 110L1 to fourth layers 110L4.
  • the insulator 110I includes first to third insulators 110I1 to 110I3.
  • the first layer 110L1 may be formed on the bottom of the first insulator 110I1, and the second layer 110L2 may be formed on the bottom of the second insulator 110I2.
  • the third layer 110L3 may be formed on the bottom of the third insulator 110I3, and the n-th layer 110Ln (fourth layer 110L4) may be provided on the top of the third insulator 110I3.
  • the plurality of layers 110L are implemented as the first layer 110L1 to the fourth layer 110L4 is illustrated, but this is only an example and is not limited thereto. That is, the plurality of layers 110L may be implemented as having 6 layers, 8 layers, or 10 layers.
  • An insulating layer 150 may be formed on both surfaces (bottom surface and top surface) of the substrate 110 along the stacking direction.
  • the insulating layer 150 for example, coats the outer surface of the (copper foil) circuit layer (in this embodiment, the first layer 110L1 and the fourth layer 110L4) plated with permanent ink. It is formed by
  • the insulating layer 150 is, for example, a lower insulating layer 1501 coated on the outer surface of the first layer 110L1 and the outer surface of the nth layer 110Ln (fourth layer 110L4). and an upper insulating layer 1502.
  • the substrate 110 is provided with a via hole 210 formed through the uppermost n-th layer 110Ln (in this embodiment, the fourth layer 110L4).
  • the via hole 210 includes an n_n-1th via hole 2101 formed through the nth layer 110Ln and the n-1th layer 110Ln-1.
  • the nth layer (110Ln) which is the uppermost layer, is the fourth layer (110L4), so the n_n-1th via hole 2101 may be referred to as the 4_3th via hole 2101.
  • the via hole 210 may be formed through a drill 220.
  • the via hole 210 (n_n-1th via hole 2101) is formed by drilling 220 into the nth layer (110Ln), the third insulator (110I3), and the n-1th layer (110Ln-1). It can be formed by penetrating.
  • the via hole 210 may be implemented with an inner diameter of 0.6 mm.
  • a plating layer 230 may be formed in the via hole 210 (n_n-1th via hole 2101).
  • the plating layer 230 includes the n_n-1th inner plating layer 2301 formed on the inner surface of the n_n-1th via hole 2101 and the n_n-1th inner plating layer 2301 formed on the end of the n_n-1th via hole 2101. It is provided with an n_n-1 end plating layer (2302).
  • the plating layer 230 (n_n-1th inner plating layer 2301, n_n-1th end plating layer 2302) may be implemented by, for example, copper (Cu) plating.
  • the n-th layer (110Ln) (fourth layer (110L4)) and the n-1th layer (110Ln-1) (third layer (110L3)) can be electrically connected. Additionally, a signal transmission path may be formed between the nth layer (110Ln) and the n-1th layer (110Ln-1).
  • n_n-1th via hole 2101, the n_n-1th inner plating layer 2301, and the n_n-1th end plating layer 2302 may be referred to as vias 200.
  • the via 200 may include the n_n-1th via hole 2101, the n_n-1th inner plating layer 2301, and the n_n-1th end plating layer 2302.
  • the first layer (110L1) to the n-th layer (110Ln) and the plating layer 230 are shown differently (distinctly) for convenience of drawing description, but are actually made of the same material (e.g., It can be formed of copper (Cu)).
  • a filling portion 250 formed by filling with an insulating material is provided inside the plating layer 230.
  • an n_n-1th filling portion 2501 is provided inside the n_n-1th via hole 2101.
  • the air inside the n_n-1th via hole 2101 can be reduced (removed).
  • the plating layer 230 (n_n-1 end plating layer 2302) exposed to the outside among the plating layers 230 may be provided with a pad 270 that is separated from the surrounding area.
  • the pad 270 may be formed to have a larger size than the via hole 210.
  • the pad 270 may be configured to include the n_n-1th inner plating layer 2301, an end of the n_n-1th end plating layer 2302, and a portion of the nth layer (110Ln). there is.
  • the pad 270 may be implemented in a circular shape, for example.
  • the pad 270 is implemented in a circular shape, but this is only an example and may be implemented in a polygonal shape such as a square, pentagon, hexagon, or octagon, or an oval shape.
  • the component 300 may be coupled (mounted) to the pad 270 using solder 290.
  • FIG. 2 is a diagram for explaining a method of manufacturing a printed circuit board according to an embodiment of the present invention
  • FIGS. 3A to 3I are diagrams for explaining the manufacturing process of the printed circuit board of FIG. 1.
  • the method of manufacturing a printed circuit board 100 according to an embodiment of the present invention includes forming a plurality of layers 110L arranged in layers with an insulator 110I therebetween ( S110), forming a via hole 210 including and penetrating the nth layer 110Ln disposed on the uppermost side along the stacking direction or penetrating including the lowermost first layer 110L1 (S130), Forming a plating layer 230 on the inside and outside of the via hole 210 (S140) and separating the plating layer 230 exposed to the outside from the surroundings to form a pad 270. It includes a step of forming (S180).
  • the plurality of layers 110L includes first to n-th layers 110L1 to 110Ln spaced apart in the stacking direction.
  • the plurality of layers 110L are composed of the first layer 110L1 to the fourth layer 110L4, but this is only an example and is not limited thereto.
  • the plurality of layers 110L may be circuit layers made of copper (Cu).
  • a plurality of layers 110L are provided on one or both sides of the insulator 110I.
  • the insulator 110I is composed of a first insulator 110I1 to a third insulator 110I3.
  • the first layer 110L1 is provided on the bottom of the first insulator 110I1.
  • the second layer 110L2 is provided on the bottom of the second insulator 110I2.
  • the third layer 110L3 is provided on the bottom of the third insulator 110I3, and the fourth layer 110L4 is provided on the top of the third insulator 110I3.
  • the step of preparing the drill 220 (S120) is provided.
  • the via hole 210 (n_n-1th via hole 2101) is formed through a drill 220.
  • the via hole 210 includes an n_n-1th via hole 2101 formed through the nth layer 110Ln and the n-1th layer 110Ln-1.
  • the n_n-1th via hole 2101 is formed through the nth layer (110Ln), the third insulator (110I3), and the n-1th layer (110Ln-1).
  • the nth layer (110Ln) is the fourth layer (110L4), so the n_n-1th via hole 2101 means the 4_3th via hole (2101).
  • the step of forming the plating layer 230 on the inside and outside of the via hole 210 includes the step of forming the inner plating layer 230 on the inner surface of the via hole 210 (S145) and the step of forming the plating layer 230 on the inner surface of the via hole 210 (S145).
  • a step (S155) of forming end plating layers 230 at both ends is provided.
  • an inner plating layer 2301 (n_n-1th inner plating layer 2301) is formed on the inner surface of the via hole 210 (n_n-1th via hole 2101) by copper (Cu) plating. is formed
  • the n_n-1th inner plating layer 2301 is formed on the nth layer (110Ln), the third insulator (110I3), and the n-1th layer (110Ln-1), respectively.
  • a step (S150) of filling the inner plating layer 2301 with an insulating material (resin) to form a filling portion 250 is further provided.
  • the inside of the inner plating layer 2301 (n_n-1th inner plating layer 2301) is filled with an insulating material (resin) to form a filling part 250 (n_n-1th filling part 2501). )) is formed.
  • end plating layers 2302 (n_n-1th end plating layers 2302) are formed at both ends of the via hole 210 (n_n-1th via hole 2101) along the stacking direction. do.
  • the end plating layer 2302 is configured to form a plane with the nth layer (110Ln) and the n-1th layer (110Ln-1).
  • a step of stacking the plurality of layers 110L (S160) is further provided.
  • a step of bonding the plurality of layers 110L is further provided.
  • the plurality of laminated layers 110L are joined (heat bonded, hot pressed).
  • the end plating layer 2302 exposed to the outside among the end plating layers 2302 is separated from the surrounding area to form a pad 270.
  • the externally exposed n_n-1th end plating layer 2302 is separated from the surrounding area to form a pad 270.
  • the pad 270 may be formed to be larger than the diameter of the via hole 210 (n_n-1th via hole 2101).
  • the pad 270 may be configured to partially include the nth layer 110Ln.
  • the pad 270 may be configured, for example, in a circular shape, and around the pad 270, the pad 270 is spaced apart from the n-th layer 110Ln.
  • a cut portion 280 in which a portion is cut off is provided.
  • Step S190 is further provided.
  • an insulating layer 150 is formed on the outer surface (bottom surface) of the first layer 110L1 and the outer surface (top surface) of the nth layer 110Ln.
  • the insulating layer 150 may be formed, for example, by coating the outer surfaces of the first layer 110L1 and the n-th layer 110Ln (fourth layer 110L4) with permanent ink. You can.
  • a step of mounting the component 300 on the pad 270 via solder 290 is further provided.
  • the component 300 is mounted on the upper surface of the pad 270 via solder 290.
  • the signal input from the component 300 passes through the solder 290 and the pad 270 and through the inner plating layer 230 (n_n-1 inner plating layer 2301) to the third It is delivered to layer 110L3.
  • Figure 4 is a main cross-sectional view of a printed circuit board according to another embodiment of the present invention
  • Figures 5A to 5I are diagrams for explaining the manufacturing process of the printed circuit board of Figure 4.
  • the printed circuit board 100a of this embodiment includes a substrate 110, a via hole 210a, a plating layer 230a, and a pad 270a.
  • the substrate 110 includes a plurality of layers 110L stacked in layers.
  • each of the plurality of layers 110L may be composed of a circuit layer made of copper (Cu).
  • the plurality of layers 110L includes a first layer 110L1 to an n-th layer 110Ln stacked from the bottom along the stacking direction.
  • a plate-shaped insulator 110I (eg, prepreg) is provided between the plurality of layers 110L.
  • the plurality of layers 110L can be insulated from each other by the insulator 110I.
  • the plurality of layers 110L includes a first layer 110L1 to a fourth layer 110L4.
  • the plurality of layers 110L includes first layers 110L1 to fourth layers 110L4 is illustrated, but this is only an example and is not limited thereto.
  • the plurality of layers 110L may be provided on one or both sides of the insulator 110I.
  • the insulator 110I is composed of first to third insulators 110I1 to 110I3 spaced apart in layers.
  • the first layer 110L1 is provided on the bottom surface of the first insulator 110I1, and the second layer 110L2 is provided on the top surface of the first insulator 110I1. .
  • the third layer 110L3 is provided on the bottom surface of the third insulator 110I3, and the nth layer 110Ln (fourth layer 110L4) is provided on the top surface of the third insulator 110I3. .
  • a second insulator 110I2 is inserted between the second layer 110L2 and the third layer 110L3.
  • the second insulator 110I2 is disposed between the second layer 110L2 and the third layer 110L3.
  • the second layer 110L2 and the third layer 110L3 can be insulated from each other.
  • the via hole 210a includes, for example, an n_n-1th via hole 210a1 that penetrates the nth layer 110Ln and the n-1th layer 110Ln-1.
  • the via hole 210a includes, for example, a 2_1 via hole 210a2 formed through the second layer 110L2 and the first layer 110L1.
  • the via hole 210a may be implemented with a diameter of 0.6 mm.
  • the via hole 210a may be formed using a drill 220.
  • Each of the plating layers 230a is formed by copper (Cu) plating.
  • the plating layer 230a is formed on the n_n-1th inner plating layer 230a1 formed on the inner surface of the n_n-1th via hole 210a1 and on both ends of the n_n-1th via hole 210a1. It includes an n_n-1th end plating layer (230a2).
  • the nth layer (110Ln) and the n-1th layer (110Ln-1) can be electrically connected to each other.
  • the plating layer (230a) is, for example, a 2_1 inner plating layer (230a3) formed on the inner surface of the 2_1 via hole (210a2) and a 2_1 end plating layer (230a4) formed on both ends of the 2_1 via hole (210a2). ) includes.
  • the first layer 110L1 and the second layer 110L2 can be electrically connected to each other.
  • n_n-1th via hole 210a1, the n_n-1th inner plating layer 230a1, and the n_n-1th end plating layer 230a2 may be referred to as upper vias, for example.
  • the 2_1st via hole (210a2), the 2_1st inner plating layer (230a3), and the 2_1st end plating layer (230a4) may be referred to as lower vias, for example.
  • the first layer (110L1) to the n-th layer (110Ln) and each plating layer (230a) are shown separately from each other for convenience of drawing description, but in reality, they are all made of the same material (copper (Cu)). Each is formed by
  • a filling portion 250a filled with an insulating material (eg, resin) is provided inside the plating layer 230a.
  • an n_n-1th filling portion (250a1) is provided inside the n_n-1th inner plating layer (230a1) and the n_n-1th end plating layer (230a2).
  • the air inside the n_n-1 via hole 210a1 is reduced (removed), and the occurrence of cold soldering defects due to air expansion during surface mounting can be suppressed.
  • a 2_1 filling portion 250a2 filled with an insulating material (eg, resin) is provided inside the 2_1 inner plating layer 230a3 and the 2_1 end plating layer 230a4.
  • the plating layer 230a exposed to the outside is formed with a pad 270a that is separated from its surroundings (the circuit layer of the nth layer 110Ln and the first layer 110L1).
  • a cutout portion 280a is formed around the pad 270a to separate it from the circuit layer.
  • an upper pad 270a2 is formed on the n_n-1th end plating layer 230a2 exposed to the outside among the n_n-1th end plating layers 230a2.
  • An upper cut portion 280a2 is formed around the upper pad 270a2 where a portion of the n_n-1th layer is cut.
  • a lower pad 270a1 is formed on the 2_1st end plating layer 230a4 exposed to the outside among the 2_1st end plating layers 230a4.
  • a lower cut portion 280a1 is formed around the lower pad 270a1 by cutting a portion of the first layer 110L1.
  • Components 300a are mounted on each pad 270a (upper pad 270a2, lower pad 270a1) via solder 290a.
  • the lower component 300a1 is mounted on the lower pad 270a1 through the lower solder 290a
  • the upper component 300a2 is mounted on the upper pad 270a2 through the upper solder 290a2.
  • the plurality of layers 110L includes first to n-th layers 110L1 to 110Ln spaced apart from each other along the stacking direction.
  • the plurality of layers 110L includes a first layer 110L1 to a fourth layer 110L4.
  • the plurality of layers 110L are each provided on the surface of the insulator 110I (eg, prepreg).
  • the insulator 110I includes first to third insulators 110I1 to 110I3 spaced apart along the stacking direction.
  • the first layer 110L1 and the second layer 110L2 are provided on the bottom and top surfaces of the first insulator 110I1, respectively.
  • the third layer 110L3 and the fourth layer 110L4 are provided on the bottom and top surfaces of the third insulator 110I3, respectively.
  • the second insulator 110I2 is inserted between the second layer 110L2 and the third layer 110L3. As a result, the second layer 110L2 and the third layer 110L3 can be insulated from each other.
  • the n-th layer (110Ln), the third insulator (110I3), the n-1 layer (110Ln-1), the second layer (110L2), the first insulator (110I1), and Via holes 210a are respectively formed by penetrating the first layer 110L1 with the drill 220.
  • inner plating layers 230a1 and 230a3 are formed inside each via hole 210a (n_n-1th via hole 210a1 and 2_1st via hole 210a2), respectively.
  • An n_n-1th inner plating layer (230a1) is formed inside the n_n-1th via hole (210a1) by copper (Cu) plating.
  • a 2_1 inner plating layer 230a3 is formed inside the 2_1 via hole 210a2 by copper (Cu) plating.
  • each of the inner plating layers 230a1 and 230a3 is filled with an insulating material (eg, resin) to form a filling portion 250a.
  • An n_n-1th filling portion 250a1 is formed inside the n_n-1th inner plating layer 230a1.
  • a 2_1 filling portion (250a2) is formed inside the 2_1 inner plating layer (230a3).
  • end plating layers 230a2 and 230a4 are formed on both ends of each via hole 210a (n_n-1 via hole 210a1 and 2_1 via hole 210a2) by copper (Cu) plating. Each is formed.
  • An n_n-1th end plating layer 230a2 is formed on both ends of the n_n-1th via hole 210a1, respectively.
  • 2_1 end plating layers 230a4 are formed on both ends of the 2_1 via hole 210a2, respectively.
  • the plurality of layers 110L are arranged in layers along the stacking direction, as shown in FIG. 5F.
  • a plurality of layers 110L arranged in a layer are bonded to each other (for example, heat bonded (hot press)).
  • the externally exposed end plating layers 230a2 and 230a4 of the plating layer 230a are cut away from the surrounding area to form a pad 270a of a preset shape.
  • the circumference of 230a4 is cut away from the surrounding area to form an upper pad 270a2 and a lower pad 270a1, respectively.
  • An upper cutout portion 280a2 is formed around the upper pad 270a2 in which a portion of the nth layer 110Ln (fourth layer 110L4) is removed.
  • a lower cut portion 280a1 is formed around the lower pad 270a1 where a portion of the first layer 110L1 is removed.
  • the outer surfaces of the first layer 110L1 and the n-th layer 110Ln are coated with an insulating material to form an insulating layer 150.
  • the insulating layer 150 includes a lower insulating layer 1501 coated on the outer surface of the first layer 110L1 and an upper insulating layer 1502 coated on the outer surface of the nth layer 110Ln.
  • the insulating material forming the insulating layer 150 may be, for example, permanent ink.
  • the component 300a is mounted on each pad 270a through solder 290a ( 4). Specifically, the lower component 300a1 is mounted on the lower pad 270a1 through the lower solder 290a1, and the upper component 300a2 is mounted on the upper pad 270a2 through the upper solder 290a2. .
  • the signal input from the upper component 300a2 of the substrate 110 passes through the upper solder 290a2 and the upper pad 270a2 to the inner plating layer 230a (n_n-1th inner plating layer ( It is transmitted to the third layer 110L3 via 230a1)).
  • the signal input from the lower part 300a1 of the substrate 110 passes through the lower solder 290a1 and the lower pad 270a1 to the inner plating layer 230a (2_1 inner plating layer 230a3). It is then transmitted to the second layer (110L2).
  • Figure 6 is a main cross-sectional view of a printed circuit board according to another embodiment of the present invention.
  • the printed circuit board 100b of this embodiment includes a substrate 110, a via hole 210b, a plating layer 230b, and a pad 270b.
  • the substrate 110 includes a plurality of layers 110L stacked in layers.
  • the plurality of layers 110L are circuit layers formed of, for example, a conductor (copper (Cu)).
  • the plurality of layers 110L includes a first layer 110L1 to an n-th layer 110Ln along the stacking direction.
  • the plurality of layers 110L include a first layer 110L1 to a fourth layer 110L4, but is not limited thereto.
  • a plate-shaped insulator 110I (eg, prepreg) is provided between the plurality of layers 110L.
  • the insulator 110I includes, for example, first to third insulators 110I1 to 110I3 spaced apart from each other along the thickness direction.
  • the plurality of layers 110L may be provided on one or both sides of the insulator 110I.
  • the first layer 110L1 may be provided on the bottom surface of the first insulator 110I1.
  • the second layer 110L2 may be provided on the bottom surface of the second insulator 110I2.
  • the third layer 110L3 may be provided on the bottom surface of the third insulator 110I3, and the fourth layer 110L4 may be provided on the top surface of the third insulator 110I3.
  • Insulating layers 150 are provided on both surfaces of the substrate 110 along the stacking direction.
  • the insulating layer 150 is formed by coating the surface of the first layer 110L1 and the surface of the n-th layer 110Ln with, for example, invariant ink.
  • the insulating layer 150 includes a lower insulating layer 1501 coated on the surface of the first layer 110L1 and an upper insulating layer 1502 coated on the surface of the nth layer 110Ln.
  • the substrate 110 is provided with a via hole 210b penetrating at least two layers.
  • the via hole 210b may be formed through, for example, a drill 220.
  • the via hole 210b may be formed to have a diameter of 0.6 mm.
  • the via hole 210b includes, for example, a through via hole 210b1 formed through the nth layer 110Ln to the first layer 110L1.
  • the through via hole 210b1 is formed by the nth layer 110Ln (fourth layer 110L4), third insulator 110I3, third layer 110L3, second insulator 110I2, and second layer 110L2. ), may be formed by sequentially penetrating the first insulator 110I1 and the first layer 110L1.
  • the via hole 210b is formed through two consecutive layers of the first layer 110L1 to the nth layer 110Ln, and includes an intermediate via hole 210b2 that is not exposed to the outside. do.
  • the intermediate via hole 210b2 is, for example, the n-th layer 110Ln (fourth layer 110L4), third insulator 110I3, third layer 110L3, second insulator 110I2, and It may be formed by sequentially penetrating the second layer (110L2), the first insulator (110I1), and the first layer (110L1).
  • the intermediate via hole 210b2 is formed from the nth layer 110Ln through the first layer 110L1, but this is only an example and is not limited thereto.
  • a plating layer 230b is formed inside and outside the via hole 210b.
  • the plating layer 230b is formed by, for example, copper (Cu) plating.
  • an inner plating layer 230b1 is formed on the inner surface of the through via hole 210b1.
  • End plating layers 230b2 are formed at both ends of the through via hole 210b1 along the stacking direction.
  • An inner plating layer 230b3 is formed on the inner surface of the intermediate via hole 210b2.
  • End plating layers 230b4 are formed at both ends of the intermediate via hole 210b2 along the stacking direction.
  • the end plating layers 230b4 on both sides of the intermediate via hole 210b2 are disposed inside the insulating layer 150 and are therefore not exposed to the outside.
  • the end plating layers 230b2 on both sides of the through via hole 210b1 are exposed to the outside.
  • a filling portion 250b formed by filling an insulating material is provided inside the plating layer 230b.
  • the filling portion 250b includes a first filling portion 250b1 formed inside the through via hole 210b1 and a second filling portion 250b2 formed inside the intermediate via hole 210b2.
  • the end plating layers 230b2 on both sides of the through via hole 210b1 are cut away from the surroundings (the nth layer 110Ln and the first layer 110L1) to form pads 270b, respectively.
  • the pads 270b formed on both sides of the through via hole 210b1 include a lower pad 270b1 formed on the lower part of the substrate 110 and an upper pad 270b2 formed on the upper part of the substrate 110. do.
  • the pad 270b is formed to be larger than the via hole 210b.
  • a portion of the conductor around the inner plating layers 230a1 and 230a3 is configured as a pad 270b.
  • a cutout portion 280b in which one area is cut off is formed around the pad 270b. Specifically, a lower cut portion 280b1 is formed around the lower pad 270b1, and an upper cut portion 280b2 is formed around the upper pad 270b2.
  • Components 300b are respectively mounted on the pads 270b1 and 270b2 on both sides of the through via hole 210b1 via solder 290b.
  • the lower component 300b1 is mounted on the lower pad 270b1 through the lower solder 290b1
  • the upper component 300b2 is mounted on the upper pad 270b2 through the upper solder 290b2.
  • Figure 7 is a diagram for explaining a method of manufacturing a printed circuit board according to another embodiment of the present invention
  • Figures 8A to 8H are diagrams for explaining the manufacturing process of the printed circuit board of Figure 6.
  • the manufacturing method of the printed circuit board 100b includes the first to nth layers (110L1) arranged in layers with an insulator (110I) interposed therebetween. 110Ln) forming each (S310); A step of stacking the first layer (110L1) to the n-th layer (110Ln) so that the first layer (110L1) is disposed at the lowest side and the n-th layer (110Ln) is disposed at the uppermost side along the stacking direction (S320).
  • the plurality of layers 110L of the substrate 110 include first layers 110L1 to n-th layers 110Ln spaced apart in the stacking direction.
  • the plurality of first layers 110L1 to nth layers 110Ln are implemented as first layers 110L1 to fourth layers 110L4, but are not limited thereto.
  • the first layer (110L1) to the n-th layer (110Ln) are spaced apart along the stacking direction, and an insulator (110I) is provided between the first layer (110L1) to the n-th layer (110Ln).
  • an insulator (110I) is provided between the first layer (110L1) to the n-th layer (110Ln).
  • the plurality of first layers 110L1 to n-th layers 110Ln are circuit layers formed of a conductor (eg, copper (Cu)).
  • a conductor eg, copper (Cu)
  • the insulator 110I may be implemented as prepreg, for example.
  • the insulator 110I includes first to third insulators 110I1 to 110I3 that are implemented in the form of a plate.
  • the first layer 110L1 is provided on the bottom surface of the first insulator 110I1, and the second layer 110L2 is provided on the bottom surface of the second insulator 110I2.
  • the third layer 110L3 is provided on the bottom surface of the third insulator 110I3, and the fourth layer 110L4 is provided on the top surface of the third insulator 110I3.
  • a step of bonding the plurality of layers 110L is further provided.
  • the plurality of first layers 110L1 to nth layers 110Ln are stacked and then bonded, as shown in FIG. 8B.
  • the plurality of first layers 110L1 to n-th layers 110Ln may be bonded to each other by, for example, being compressed in a high-temperature vacuum state.
  • a via hole 210b is formed in the bonded substrate 110.
  • the step of preparing the drill 220 (S340) is provided.
  • a via hole 210b is formed by the drill 220, as shown in FIG. 8C.
  • the via hole 210b includes, for example, a through via hole 210b1 formed to sequentially penetrate from the nth layer 110Ln to the first layer 110L1.
  • an intermediate via hole 210b2 is provided that penetrates two consecutive layers of the first layer 110L1 to the nth layer 110Ln and is not exposed to the outside.
  • the intermediate via hole 210b2 is configured to be formed from the nth layer 110Ln through the first layer 110L1, but this is only an example and is not limited thereto.
  • a plating layer 230b is formed on the inside and outside of the via hole 210b (through via hole 210b1, intermediate via hole 210b2) by copper (Cu) plating.
  • the step of forming a plating layer 230b on the inside and outside of the via hole 210b including the through via hole 210b1 includes the step of forming an inner plating layer 230b on the inner surface of the via hole 210b (S365). and forming end plating layers 230b on both ends of the via hole 210b (S375).
  • the step of forming the inner plating layer 230b includes forming an inner plating layer 230b on the inner surface of the through via hole 210b1 and an inner plating layer on the inner surface of the intermediate via hole 210b2. and forming (230b).
  • the step of forming end plating layers 230b on both ends of the via hole 210b includes forming end plating layers 230b on both ends of the through via hole 210b1 and the middle via hole 210b2. A step of forming end plating layers 230b at both ends is provided.
  • inner plating layers 230b are formed on the inner surfaces of the through via hole 210b1 and the intermediate via hole 210b2 by copper (Cu) plating.
  • the inside of the through via hole 210b1 and the inside of the intermediate via hole 210b2 are filled with the insulating material (resin) to form filling portions 250b, respectively.
  • the filling part 250b includes a first filling part 250a1 filled in the through via hole 210b1 and a second filling part 250a2 filled in the middle via hole 210b2.
  • end plating layers 230b2 are formed on both sides of the through via hole 210b1 and the middle via hole 210b2 along the stacking direction of the substrate 110 by copper plating.
  • n-th layer (110Ln) (fourth layer (110L4)), n-1 layer (110Ln-1) (third layer (110L3)), second layer (110L2), and first layer (110L1) ) can be electrically connected to each other.
  • the end plating layer 230b2 on both sides of the through via hole 210b1 along the stacking direction of the substrate 110 may be cut away from the surrounding area to form a pad 270b. .
  • the pad 270b may be configured to be separated from the nth layer 110Ln and the first layer 110L1.
  • a cutout portion 280b formed by cutting the nth layer 110Ln and the first layer 110L1 is provided around the pad 270b.
  • the pad 270b may be implemented with a size larger than the diameter of the through via hole 210b1.
  • the pad 270b includes an upper pad 270b2 disposed on the upper side and a lower pad 270b1 disposed on the lower side along the thickness direction (up and down direction in the drawing) of the substrate 110.
  • the upper pad 270b2 may include a portion of the nth layer 110Ln (fourth layer 110L4).
  • An upper cutout portion 280b2 is provided around the upper pad 270b2 where a portion of the nth layer 110Ln (fourth layer 110L4) is cut and removed.
  • the lower pad 270b1 may be formed by including a portion of the first layer 110L1.
  • a lower cut portion 280b1 in which a portion of the first layer 110L1 is cut (removed) is provided around the lower pad 270b1.
  • the pad 270b is formed along the thickness direction of the substrate 110.
  • An insulating step (S390) is further provided so that an insulating layer 150 is formed on both sides.
  • Both sides (bottom surface and top surface) along the thickness direction of the substrate 110 may be coated with invariant ink to form the insulating layer 150.
  • the insulating layer 150 includes a lower insulating layer 1501 coated on the outer surface of the first layer 110L1 and an upper insulating layer 1502 coated on the outer surface of the nth layer 110Ln.
  • the upper pad 270b2 and lower pad 270b1 are exposed to the outside.
  • the end plating layer 230b4 on both sides of the intermediate via hole 210b2 is coated on both ends with the insulating layer 150, so that it is not exposed to the outside.
  • the step of insulating the substrate 110 so that the insulating layer 150 is formed on both sides along the thickness direction (S390) is further provided.
  • the lower component 300a1 is mounted on the lower pad 270a1 through the lower solder 290a1, and the upper component 300a2 is mounted on the upper pad 270a2 through the upper solder 290a2.
  • a signal input from the upper component 300b2 of the substrate 110 can be input to the inner plating layer 230b1 via the upper solder 290b2 and the upper pad 270b2.
  • a signal input from the lower component 300b2 may be input to the inner plating layer 230b1 via the lower solder 290b1 and the lower pad 270b1.
  • the signal input to the inner plating layer 230b1 of the through via hole 210b1 may be transmitted to the third layer 110L3 and/or the second layer 110L2, respectively.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다, 본 발명에 따른 인쇄회로기판은, 층상으로 적층되는 제1레이어 내지 제n레이어를 구비하는 기판; 적층방향을 따라 상기 제1레이어 또는 제n레이어를 포함하여 관통되게 형성되는 비아홀; 상기 비아홀의 내부 및 외부에 형성되는 도금층; 및 상기 비아홀의 단부에 형성되는 도금층을 주변과 분리하여 형성되는 패드;를 구비하여 구성된다. 이에 의해, 적층방향을 따라 패드의 일 측에 비아가 형성됨으로써 부품 밀집도가 제고될 수 있어 기판의 크기를 줄일 수 있다.

Description

인쇄회로기판 및 그 제조방법
본 발명은, 인쇄회로기판 및 그 제조방법에 관한 것이다.
주지된 바와 같이, 인쇄회로기판 또는 피씨비(PCB: Printed Circuit Board)는, 도체와 절연체가 적층된 구조를 구비하며, 반도체, 커패시터 및 저항 등의 각 종 부품이 장착된다.
이러한 인쇄회로기판은, 회로의 층수에 따라 단면, 양면, 4층(레이어), 6층(레이어).(n*2) 층(레이어) PCB로 불려지기도 한다.
통상 컴퓨터의 메인보드는 6층 PCB, 그래픽 카드 등에는 8층 또는 10층 PCB가 이용되며, 네트워크 장비에는 수십층 PCB가 이용되기도 한다.
인쇄회로기판은, 도체(회로)를 제외한 기판이 절연체로 구성되고, 이러한 기판은 통상, 유리섬유, 에폭시 플라스틱 결합의 수지(PREPREG, PP)를 다층으로 겹쳐서 구성된다.
한편, 절연체(110I)를 사이에 두고 적층되는 서로 다른 레이어의 회로(층)을 전기적으로 연결하기 위해 쓰루비아가 구비된다.
상기 쓰루비아는, 절연체를 두고 이격(층상 배치)된 서로 다른 레이어를 관통하여 형성된 비아홀 및 상기 비아홀의 내면 및 양 단부면에 도체를 도금한 도금층을 구비하여 구성된다.
이에 의해, 절연체의 양 측 회로층이 전기적으로 연결된다.
그런데, 이러한 종래의 인쇄회로기판 및 그 제조방법에 있어서는, 부품 패드(pad)의 하측에 쓰루비아를 형성할 경우, 적층된 기판의 저부면 및 상단면에 절연물질(PSR)을 도포하고, PCB 세척 공정 후, 비아홀의 내부에 세척액(산성용액)이 잔존하게 되어 부식에 기인한 PCB의 크랙을 유발할 수 있다고 하는 문제점이 있다.
또한, 부품 패드의 하측에 쓰루비아를 형성하는 경우, 패드의 반대 측(예를 들면 저부면)이 절연물질(PSR)로 도포되고, 표면실장(SMT) 시, 고온(예를 들면, 245℃)에서 비아홀의 내부 공기가 팽창하면서 솔더(solder)의 냉땜 불량을 유발할 수 있다고 하는 문제점이 있다.
또한, 부품 패드의 하측에 쓰루비아를 형성하는 경우, 패드의 반대 측(예를 들면 저부면)이 개방되어 있는 경우, 표면실장(SMT) 시, 고온에서 비아홀의 하측으로 솔더(solder)가 유출될 수 있다고 하는 문제점이 있다.
이러한 문제점을 고려하여, 종래 인쇄회로기판 및 그 제조방법에 있어서는, 부품 패드(pad)의 하측으로부터 판면방향을 따라 이격된 일 측에 쓰루비아를 형성한다.
그런데, 이러한 부품 패드의 하측으로부터 판면방향을 따라 이격된 지점에 쓰루비아를 형성하는 인쇄회로기판 및 그 제조방법에 있어서는, 부품 패드로부터 판면방향을 따라 이격된 지점에 쓰루비아를 각각 형성하여야 하므로, 피씨비의 단위면적당 부품 밀집도가 저해된다고 하는 문제점이 있다.
이에 의해, 피씨비의 크기가 그만큼 증가하게 된다고 하는 문제점이 있다.
또한, 부품 패드로부터 판면방향을 따라 이격된 지점에 쓰루비아가 형성되므로, 부품 패드로 입력된 신호는 판면방향을 따라 이격된 쓰루비아로 이동되어야 하므로, 그만큼 신호의 전달 경로(길이)가 증가하게 된다고 하는 문제점이 있다.
이에 의해, 신호 전달 경로(길이)가 길어진 만큼 신호 처리 속도가 저하되므로, 제품 성능 향상에 한계가 발생된다고 하는 문제점이 있다.
이러한 문제점을 고려하여, 일부의 인쇄회로기판 및 그 제조방법에 있어서는, 레이저를 이용하여 부품 패드의 하측에 레이저 비아를 형성하는 방법이 이용되고 있다.
그런데, 이러한 종래의 레이저 비아를 구비한 인쇄회로기판 및 그 제조방법에 있어서는, 고가의 레이저 장비가 소요되기 때문에, 인쇄회로기판의 제조 시 제조 비용이 현저하게 증가하게 된다고 하는 문제점이 있다.
따라서, 본 발명은, 적층방향을 따라 패드의 일 측에 비아가 형성되어 기판의 크기를 줄일 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
또한, 본 발명은, 신호 전달 경로를 단축할 수 있고 신호 처리 속도를 제고시킬 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것을 다른 목적으로 한다.
또한, 본 발명은, 저렴한 비용으로 부품 밀집도를 제고시킬 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것을 또 다른 목적으로 한다.
상기한 바와 같은 과제의 해결을 위한 본 발명에 따른 인쇄회로기판은, 적층방향을 따라 패드의 일 측에 비아가 형성되는 것을 특징으로 한다.
구체적으로, 층상으로 적층된 복수의 레이어를 구비한 기판의 최하측의 제1레이어 또는 최상측의 제n레이어를 포함하여 관통되는 비아홀이 구비되고, 상기 비아홀의 내부 및 외부에 도체로 된 도금층을 형성하고, 상기 도금층 중에서 외면에 노출된 도금층을 주변과 분리되게 패드가 형성됨으로써, 인쇄회로기판의 크기를 줄일 수 있다.
또한, 패드로부터 입력된 신호가 상기 비아홀의 도금층을 통해 전달됨으로써, 신호 전달 경로가 단축될 수 있다.
또한, 신호 처리 속도가 제고될 수 있다.
여기서, 상기 비아홀은 드릴에 의해 관통 형성된다.
이에 의해, 제조 비용의 상승이 억제될 수 있다.
본 발명의 일 실시예에 따른 인쇄회로기판은, 층상으로 적층되고, 적층방향을 따라 최하측에 배치되는 제1레이어 내지 최상측에 배치되는 제n레이어를 구비하는 기판; 적층방향을 따라 상기 제1레이어 또는 제n레이어를 포함하여 관통되게 형성되는 비아홀; 상기 비아홀의 내부 및 외부에 형성되는 도금층; 및 상기 비아홀의 단부에 형성되는 도금층을 주변과 분리하여 형성되는 패드;를 포함하여 구성된다.
이에 의해, 적층방향을 따라 패드의 일 측에 비아가 구비됨으로써 부품 밀집도가 제고될 수 있다.
이에 의해, 인쇄회로기판의 크기를 줄일 수 있다.
또한, 패드 및 비아 간 신호 전달 경로가 단축될 수 있고, 신호 처리 속도가 제고될 수 있다.
본 발명의 일 실시예에서, 상기 비아홀은 상기 제n레이어 및 제n-1레이어를 관통하여 형성되는 제n_n-1비아홀을 포함하고,
상기 도금층은, 상기 제n_n-1비아홀의 내면에 형성되는 제n_n-1내면도금층; 및 상기 제n_n-1비아홀의 양 단부에 각각 형성되는 제n_n-1단부도금층;을 구비하고,
상기 패드는 상기 제n비아홀의 제n_n-1단부도금층중 외부에 노출되는 제n_n-1단부도금층에 형성된다.
여기서, 상기 제n_n-1비아홀의 제n_n-1내면도금층 및 제n_n-1단부도금층의 내부에 절연물질을 충진하여 형성되는 제n_n-1충진부가 구비된다.
이에 의해, 상기 제n_n-1비아홀의 내부의 공기층이 감소(제거)되어 표면 실장 시 공기의 팽창에 기인한 솔더의 냉땜 불량 발생이 억제될 수 있다.
또한, 표면 실장 시 상기 제n_n-1비아홀이 차단되므로, 상기 제n_n-1비아홀을 통한 솔더의 누설 발생이 억제될 수 있다.
본 발명의 일 실시예에서, 상기 비아홀은 상기 제2레이어 및 제1레이어를 관통하여 형성되는 제2_1비아홀을 포함하고,
상기 도금층은, 상기 제2_1비아홀의 내면에 형성되는 제2_1내면도금층; 및 상기 제2_1비아홀의 양 단부에 각각 형성되는 제2_1단부도금층;을 구비하고,
상기 패드는 상기 제2_1비아홀의 제2_1단부도금층중 외부에 노출되는 제2_1단부도금층에 형성된다.
여기서, 상기 제2_1비아홀의 제2_1내면도금층 및 제2_1단부도금층의 내부에 절연물질을 충진하여 형성되는 제2_1충진부;가 구비된다.
이에 의해, 상기 제2_1비아홀의 내부의 공기층이 감소(제거)되어 표면 실장 시 공기의 팽창에 기인한 솔더의 냉땜 불량 발생이 억제될 수 있다.
또한, 표면 실장 시 상기 제2_1비아홀이 차단되므로, 상기 2_1비아홀을 통한 솔더의 누설 발생이 억제될 수 있다.
본 발명의 일 실시예에서, 상기 비아홀은, 상기 제2레이어 및 제1레이어를 관통하여 형성되는 제2_1비아홀 및 상기 제n레이어 및 제n-1레이어를 관통하여 형성되는 제n_n-1비아홀을 포함하고,
상기 도금층은, 상기 제2_1비아홀의 내면에 형성되는 제2_1내면도금층; 상기 제2_1비아홀의 양 단부에 각각 형성되는 제2_1단부도금층; 상기 제n_n-1비아홀의 내면에 형성되는 제n_n-1내면도금층; 및 상기 제n_n-1비아홀의 양 단부에 각각 형성되는 제n_n-1단부도금층;을 구비하고,
상기 패드는, 상기 제2_1비아홀의 제2_1단부도금층중 외부에 노출되는 제2_1단부도금층 및 상기 제n_n-1비아홀의 제n_n-1단부도금층중 외부에 노출되는 제n_n-1단부도금층에 각각 형성된다.
여기서, 상기 제2_1비아홀의 제2_1내면도금층 및 제2_1단부도금층의 내부에 절연물질을 충진하여 형성되는 제2_1충진부; 및
상기 제n_n-1비아홀의 제n_n-1내면도금층 및 제n_n-1단부도금층의 내부에 절연물질을 충진하여 형성되는 제n_n-1충진부;가 구비된다.
이에 의해, 상기 제2_1비아홀 및 제n_n-1비아홀 각각의 내부의 공기층이 감소(제거)되어 표면 실장 시 공기의 팽창에 기인한 솔더의 냉땜 불량 발생이 억제될 수 있다.
또한, 표면 실장 시, 상기 제2_1비아홀 및 제n_n-1비아홀이 각각 차단되므로, 상기 제2_1비아홀 및 제n_n-1비아홀을 통한 솔더의 누설 발생이 억제될 수 있다.
본 발명의 일 실시예에서, 상기 비아홀은 상기 제1레이어 내지 제n레이어를 관통하여 형성되는 쓰루비아홀을 포함하고,
상기 도금층은 상기 쓰루비아홀의 내면에 형성되는 내면도금층 및 상기 쓰루비아홀의 양 단부에 각각 형성되는 단부도금층을 구비하고,
상기 패드는 상기 쓰루비아홀의 양 단부에 각각 형성되는 단부도금층에 각각 형성된다.
여기서, 상기 쓰루비아홀의 내면도금층 및 단부도금층의 내부에 절연물질로 충진되어 형성되는 충진부가 구비된다.
이에 의해, 상기 쓰루비아홀의 내부의 공기층이 감소(제거)되어 표면 실장 시, 상기 쓰루비아홀의 내부의 공기 팽창에 기인한 솔더의 냉땜 불량 발생이 억제될 수 있다.
또한, 표면 실장 시, 상기 쓰루비아홀이 차단되므로, 상기 쓰루비아홀을 통한 솔더의 누설 발생이 억제될 수 있다. .
본 발명의 일 실시예에서, 상기 제1레이어 내지 제n레이어의 사이에는 판 상의 절연체가 각각 구비되고, 상기 비아홀은 드릴에 의해 관통 형성된다.
이에 의해, 고가의 레이저 장비의 사용을 배제할 수 있어 상기 비아홀의 제조시 비용 상승을 억제할 수 있다.
본 발명의 일 실시예에서, 상기 비아홀은 제2레이어 내지 제n-1레이어 중에서 2개 이상의 레이어를 관통하여 형성되는 중간비아홀을 더 포함하고,
상기 도금층은, 상기 중간비아홀의 내면에 형성되는 내면도금층 및 상기 중간비아홀의 양 단부에 각각 형성되는 단부도금층;을 구비한다.
여기서, 상기 중간비아홀의 내면도금층 및 단부도금층의 내부에 절연물질로 충진되어 형성되는 충진부;를 구비한다.
이에 의해, 상기 중간비아홀의 내부의 공기가 감소(제거)되어 표면 실장 시 상기 중간비아홀의 내부의 공기의 팽창에 기인한 불량 발생이 억제될 수 있다.
한편, 본 발명의 다른 분야에 따르면, 절연체를 사이에 두고 층상으로 배치되는 복수의 레이어를 형성하는 단계;
적층방향을 따라 최상측에 배치되는 제n레이어를 포함하여 관통되거나 또는 최하측의 제1레이어를 포함하여 관통되는 비아홀을 형성하는 단계;
상기 비아홀의 내부 및 외부에 도금층을 형성하는 단계; 및
상기 비아홀의 도금층 중에서 외부에 노출되는 도금층을 주변과 분리하여 패드를 형성하는 단계;를 포함하는 인쇄회로기판의 제조방법이 제공된다.
이에 의해, 인쇄회로기판의 부품의 집적도를 제고시키 수 있고, 인쇄회로기판의 크기를 줄일 수 있다.
또한, 신호 전달 경로가 단축될 수 있고 신호 처리 속도가 제고될 수 있다.
본 발명의 일 실시예에서, 상기 도금층을 형성하는 단계는,
상기 비아홀의 내면에 형성되는 내면도금층을 형성하는 단계; 및
상기 비아홀의 양 단부에 각각 형성되는 단부도금층을 형성하는 단계;를 포함한다.
본 발명의 일 실시예에서, 상기 단부도금층을 형성하는 단계 전에,
상기 내면도금층의 내부에 절연물질을 충진하여 충진부를 형성하는 단계;를 더 포함한다.
이에 의해, 비아홀의 내부의 공기가 저감(배제)될 수 있어 표면 실장 시 비아홀 내부 공기 팽창에 기인한 불량 발생이 억제될 수 있다.
본 발명의 일 실시예에서, 상기 비아홀을 형성하는 단계 전에,
상기 복수의 레이어를 관통할 수 있는 드릴을 마련하는 단계;를 포함한다.
이에 의해, 레이저와 같은 고가의 장비의 사용을 배제할 수 있어 비아홀 형성에 기인한 제조 비용 상승을 억제할 수 있다.
본 발명의 일 실시예에서, 상기 비아홀을 형성하는 단계는, 제2레이어 및 상기 제1레이어를 관통하는 제2_1비아홀을 형성하는 단계;를 포함한다.
본 발명의 일 실시예에서, 상기 비아홀을 형성하는 단계는,
상기 제n레이어 및 제n-1레이어를 관통하는 제n_n-1비아홀을 형성하는 단계;를 포함한다.
본 발명의 일 실시예에서, 상기 패드를 형성하는 단계 전에,
상기 복수의 레이어를 층상으로 적층하는 단계; 및
층상으로 적층된 상기 복수의 레이어의 표면을 절연처리하는 단계;를 더 포함한다.
한편, 본 발명의 또 다른 분야에 따르면, 절연체를 사이에 두고 층상으로 배치되는 복수의 레이어를 각각 형성하는 단계;
적층방향을 따라 최하측에 제1레이어가 배치되고, 최상측에 제n레이어가 배치되게 상기 복수의 레이어를 적층하는 단계;
상기 제n레이어 내지 제1레이어를 관통하는 쓰루비아홀을 포함하는 비아홀을 형성하는 단계;
상기 쓰루비아홀을 포함한 비아홀의 내부 및 외부에 도금층을 형성하는 단계; 및
상기 쓰루비아홀의 도금층 중에서 외부에 노출되는 도금층을 주변과 분리하여 패드를 형성하는 단계;를 포함하는 인쇄회로기판의 제조방법이 제공된다.
이에 의해, 인쇄회로기판의 부품의 집적도를 제고시키 수 있고, 인쇄회로기판의 크기를 줄일 수 있다.
또한, 신호 전달 경로가 단축될 수 있고 신호 처리 속도가 제고될 수 있다.
본 발명의 일 실시예에서, 상기 쓰루비아홀을 포함한 비아홀의 내부 및 외부에 도금층을 형성하는 단계;는, 상기 쓰루비아홀의 내면에 내면도금층을 형성하는 단계; 및 상기 쓰루비아홀의 양 단부에 단부도금층을 형성하는 단계:를 포함한다.
여기서, 상기 쓰루비아홀의 단부도금층을 형성하는 단계 전에, 상기 쓰루비아홀의 내면도금층의 내부에 절연물질을 충진하여 충진부를 형성하는 단계를 더 포함한다.
상기 쓰루비아홀을 포함한 비아홀을 형성하는 단계는,
상기 제1레이어 내지 제n레이어 중에서 연속된 2개 이상의 레이어를 관통하여 형성되고, 외부에 노출되지 아니하는 중간비아홀을 형성하는 단계;를 더 포함한다.
상기 쓰루비아홀을 포함한 비아홀의 내부 및 외부에 도금층을 형성하는 단계;는, 상기 중간비아홀의 내면에 내면도금층을 형성하는 단계; 및 상기 중간비아홀의 단부에 단부도금층을 형성하는 단계;를 포함한다.
상기 중간비아홀의 단부도금층을 형성하는 단계 전에 상기 중간비아홀의 내면도금층의 내부에 절연물질을 충진하여 충진부를 형성하는 단계;를 더 포함한다.
이상에서 설명한 바와 같이, 본 발명의 일 실시예에 따르면, 적층방향을 따라 제1레이어 또는 제n레이어를 포함하여 관통되게 형성되는 비아홀과, 상기 비아홀의 내부 및 외부에 형성되는 도금층 및 상기 비아홀의 단부에 형성되는 도금층을 주변과 분리하여 형성되는 패드를 구비함으로써, 부품 밀집도가 제고되어 기판의 크기를 줄일 수 있다. 또한, 신호 전달 경로가 단축되어 신호 처리 속도가 제고될 수 있다.
또한, 제n레이어 및 제n-1레이어를 관통하는 제n_n-1비아홀의 내부에 절연물질을 충진하여 제n_n-1충진부를 형성함으로써, 상기 제n_n-1비아홀의 내부의 공기가 감소될 수 있다. 이에 의해, 상기 제n_n-1비아홀의 내부의 공기의 팽창에 기인한 불량(냉땜) 발생이 억제될 수 있다. 또한, 상기 제n_n-1비아홀을 통한 솔더의 누설 발생이 억제될 수 있다.
또한, 제2레이어 및 제1레이어를 관통하는 제2_1비아홀의 내부에 절연물질을 충진하여 제2_1충진부를 형성함으로써, 상기 제2_1비아홀의 내부의 공기가 감소되어, 공기 팽창에 기인한 냉땜 불량 발생이 억제될 수 있다.
또한, 제n_n-1비아홀 및 제2_1비아홀 각각의 내부에 절연물질을 각각 충진하여 제n_n-1충진부 및 제2_1충진부를 각각 마련함으로써, 각 비아홀의 내부의 공기를 감소(제거)시킬 수 있다. 이에 의해, 표면 실장 시 고온에 의해 상기 각 비아홀의 내부의 공기 팽창에 기인한 냉땜 불량 발생이 각각 억제될 수 있다.
또한, 각 비아홀은 드릴에 의해 관통되게 구성함으로써, 고가의 레이저 장비의 사용을 배제할 수 있다. 이에 의해, 비아홀의 형성에 따른 제조 비용 상승을 억제할 수 있다.
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판의 요부단면도,
도 2는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 설명하기 위한 도면,
도 3a 내지 도 3i는 도 1의 인쇄회로기판의 제조과정을 설명하기 위한 도면,
도 4은 본 발명의 다른 실시예에 따른 인쇄회로기판의 요부단면도,
도 5a 내지 도 5i는 도 4의 인쇄회로기판의 제조과정을 설명하기 위한 도면,
도 6은 본 발명의 또 다른 실시예에 따른 인쇄회로기판의 요부단면도,
도 7은 본 발명의 또 다른 실시예에 따른 인쇄회로기판의 제조방법을 설명하기 위한 도면,
도 8a 내지 도 8h는 도 6의 인쇄회로기판의 제조과정을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명한다. 본 명세서는, 서로 다른 실시예라도 동일·유사한 구성에 대해서는 동일·유사한 참조번호를 부여하고, 그 설명은 처음 설명으로 갈음한다. 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판의 요부단면도이다. 도 1에 도시된 바와 같이, 본 실시예의 인쇄회로기판(100)은, 기판(110), 비아홀(210), 도금층(230a) 및 패드(270)를 구비한다.
상기 기판(110)은 층상으로 적층되는 복수의 레이어(110L)를 구비한다.
본 실시예에서, 상기 복수의 레이어(110L)의 적층방향은 도면의 상하방향을 의미한다.
본 실시예에서, 상기 복수의 레이어(110L)는, 예를 들면, 도체(예를 들면, 동(Cu))로 된 회로층으로 구성될 수 있다.
상기 복수의 레이어(110L)는 적층방향을 따라 제1레이어(110L1) 내지 제n레이어(110Ln)를 구비한다.
상기 복수의 레이어(110L)는 적층방향을 따라 서로 이격 배치된다.
상기 복수의 레이어(110L) 사이에는 판 상의 절연체(110I)가 각각 구비된다.
이에 의해, 상기 복수의 레이어(110L)(회로층(110L))이 서로 절연될 수 있다.
상기 복수의 레이어(110L)는 제1레이어(110L1) 내지 제4레이어(110L4)로 구현된다.
상기 제1레이어(110L1) 내지 제4레이어(110L4)의 사이에는 절연체(110I)가 구비된다.
상기 절연체(110I)는, 예를 들면, 유리섬유 또는 탄소섬유와 같은 섬유강화제에 에폭시 수지와 같은 액상 합성수지를 침투시킨 소위 프리프레그(prepreg)라고 하는 복합재로 판 형상으로 구현된다.
본 실시예에서, 상기 복수의 레이어(110L)는 상기 판상의 절연체(110I)의 일 면 또는 양 면에 구비될 수 있다.
본 실시예에서, 상기 복수의 레이어(110L)가 제1레이어(110L1) 내지 제4레이어(110L4)로 구현된다.
본 실시예에서, 상기 절연체(110I)는 제1절연체(110I1) 내지 제3절연체(110I3)를 구비한다.
구체적으로 예를 들면, 상기 제1레이어(110L1)는 상기 제1절연체(110I1)의 저면에 형성되고, 제2레이어(110L2)는 제2절연체(110I2)의 저면에 형성될 수 있다. 제3레이어(110L3)는 제3절연체(110I3)의 저면에 형성되고, 상기 제n레이어(110Ln)(제4레이어(110L4))는 상기 제3절연체(110I3)의 상면에 구비될 수 있다.
본 실시예에서, 상기 복수의 레이어(110L)가 제1레이어(110L1) 내지 제4레이어(110L4)로 구현된 경우를 예시하고 있으나, 이는 예시일 뿐이고, 이에 한정되는 것은 아니다. 즉, 상기 복수의 레이어(110L)는 6레이어, 8레이어 또는 10레이어를구비하게 구현될 수도 있다.
상기 기판(110)의 적층방향을 따라 양 측 표면(저부면 및 상단면)에는 절연층(150)이 형성될 수 있다.
상기 절연층(150)은, 예를 들면, 불변성 잉크(Permanent Ink)를 도금된 (동박) 회로층(본 실시예에서, 제1레이어(110L1) 및 제4레이어(110L4))의 외면을 코팅하여 형성된다.
상기 절연층(150)은, 예를 들면, 상기 제1레이어(110L1)의 외면에 코팅되는 하부절연층(1501) 및 상기 제n레이어(110Ln)(제4레이어(110L4))의 외면에 코팅되는 상부절연층(1502)을 구비한다.
상기 기판(110)에는 최상층인 제n레이어(110Ln)(본 실시예에서, 제4레이어(110L4))를 포함하여 관통형성되는 비아홀(210)이 구비된다.
본 실시예에서, 상기 비아홀(210)은 상기 제n레이어(110Ln) 및 제n-1레이어(110Ln-1)를 관통하여 형성되는 제n_n-1비아홀(2101)을 구비한다. 본 실시예에서, 최상층인 제n레이어(110Ln)는 제4레이어(110L4)이므로, 상기 제n_n-1비아홀(2101)은 제4_3비아홀(2101)로 지칭될 수 있다.
본 실시예에서, 상기 비아홀(210)은 드릴(drill)(220)에 의해 관통 형성될 수 있다.
구체적으로, 상기 비아홀(210)(제n_n-1비아홀(2101))은 드릴(220)에 의해 상기 제n레이어(110Ln), 제3절연체(110I3) 및 제n-1레이어(110Ln-1)를 관통하여 형성될 수 있다.
상기 비아홀(210)은, 예를 들면, 내경이 0.6mm로 구현될 수 있다.
본 실시예에서, 상기 비아홀(210)의 내경이 0.6mm로 구현된 경우를 예시하고 있으나, 이는 예시일 뿐이고, 그 크기는 조절될 수 있다.
상기 비아홀(210)(제n_n-1비아홀(2101))에는 도금층(230)이 형성될 수 있다.
본 실시예에서, 상기 도금층(230)은 상기 제n_n-1비아홀(2101)의 내면에 형성되는 제n_n-1내면도금층(2301) 및 상기 제n_n-1비아홀(2101)의 단부에 형성되는 제n_n-1단부도금층(2302)을 구비한다.
여기서, 상기 도금층(230)(제n_n-1내면도금층(2301), 제n_n-1단부도금층(2302))은, 예를 들면, 동(Cu) 도금에 의해 구현될 수 있다.
이에 의해, 상기 제n레이어(110Ln)(제4레이어(110L4))와 상기 제n-1레이어(110Ln-1)(제3레이어(110L3))가 전기적으로 연결될 수 있다. 또한, 상기 제n레이어(110Ln)와 상기 제n-1레이어(110Ln-1) 간 신호 전달 경로가 형성될 수 있다.
상기 제n_n-1비아홀(2101), 제n_n-1내면도금층(2301) 및 제n_n-1단부도금층(2302)은 비아(200)로 지칭될 수 있다.
본 실시예에서, 상기 비아(200)는, 상기 제n_n-1비아홀(2101), 제n_n-1내면도금층(2301) 및 제n_n-1단부도금층(2302)을 포함할 수 있다.
본 실시예에서, 상기 제1레이어(110L1) 내지 제n레이어(110Ln)와 상기 도금층(230)은, 도면 설명의 편의상 다르게(구별되게) 도시되어 있으나, 실제로는 서로 동일한 재질(예를 들면, 동(Cu))로 형성될 수 있다.
상기 도금층(230)의 내부에는 절연물질로 충진되어 형성되는 충진부(250)가 구비된다.
구체적으로, 상기 제n_n-1비아홀(2101)의 내부에는 제n_n-1충진부(2501)가 구비된다.
이에 의해, 상기 제n_n-1비아홀(2101)의 내부의 공기가 감소(제거)될 수 있다.
이러한 구성에 의하면, 표면 실장 시, 고온에 의한 상기 제n_n-1비아홀(2101)의 내부의 공기 팽창 발생이 억제될 수 있다.
이에 의해, 후술할 패드(270)에 결합되는 솔더(290)의 공기팽창에 기인한 냉땜 불량 발생이 억제될 수 있다.
본 실시예에서, 상기 도금층(230) 중 외부에 노출되는 도금층(230)(제n_n-1단부도금층(2302))은 주변과 분리되어 형성되는 패드(270)를 구비할 수 있다.
상기 패드(270)는, 예를 들면, 상기 비아홀(210)보다 큰 크기로 형성될 수 있다.
본 실시예에서, 상기 패드(270)는, 상기 제n_n-1내면도금층(2301), 상기 제n_n-1단부도금층(2302)의 단부 및 제n레이어(110Ln)의 일부를 포함하여 구성될 수 있다.
상기 패드(270)는, 예를 들면, 원형으로 구현될 수 있다.
본 실시예에서, 상기 패드(270)가 원형으로 구현된 경우를 예시하고 있으나, 이는 예시일 뿐이고, 사각형, 오각형, 육각형, 팔각형 등 다각형 형상 또는 타원형으로 구현될 수도 있다.
상기 패드(270)에는 솔더(290)에 의해 부품(300)이 결합(실장)될 수 있다.
도 2는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 설명하기 위한 도면이고, 도 3a 내지 도 3i는 도 1의 인쇄회로기판의 제조과정을 설명하기 위한 도면이다. 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 인쇄회로기판(100)의 제조방법은, 절연체(110I)를 사이에 두고 층상으로 배치되는 복수의 레이어(110L)를 형성하는 단계(S110), 적층방향을 따라 최상측에 배치되는 제n레이어(110Ln)를 포함하여 관통되거나 또는 최하측의 제1레이어(110L1)를 포함하여 관통되는 비아홀(210)을 형성하는 단계(S130), 상기 비아홀(210)의 내부 및 외부에 도금층(230)을 형성하는 단계(S140) 및 상기 비아홀(210)의 도금층(230) 중에서 외부에 노출되는 도금층(230)을 주변과 분리하여 패드(270)를 형성하는 단계(S180)를 구비한다.
도 3a에 도시된 바와 같이, 복수의 레이어(110L)는 적층방향으로 이격된 제1레이어(110L1) 내지 제n레이어(110Ln)를 구비한다. 본 실시예에서, 복수의 레이어(110L)는 제1레이어(110L1) 내지 제4레이어(110L4)로 구성된 경우를 예시하고 있으나, 이는 예시일 뿐이고, 이에 한정되는 것은 아니다.
복수의 레이어(110L)는 동(Cu)으로 형성된 회로층일 수 있다.
복수의 레이어(110L)는 절연체(110I)의 일면 또는 양면에 구비된다.
본 실시예에서, 상기 절연체(110I)는 제1절연체(110I1) 내지 제3절연체(110I3)로 구성된다.
구체적으로, 상기 제1레이어(110L1)는 상기 제1절연체(110I1)의 저면에 구비된다.
상기 제2레이어(110L2)는 제2절연체(110I2)의 저면에 구비된다.
상기 제3레이어(110L3)는 제3절연체(110I3)의 저면에 구비되고, 상기 제4레이어(110L4)는 상기 제3절연체(110I3)의 상면에 구비된다.
상기 비아홀(210)을 형성하는 단계(S130) 전에는 드릴(220)을 마련하는 단계(S120)가 구비된다.
도 3b에 도시된 바와 같이, 상기 비아홀(210)(제n_n-1비아홀(2101))은 드릴(220)에 의해 관통 형성된다.
본 실시예에서, 상기 비아홀(210)은 제n레이어(110Ln) 및 제n-1레이어(110Ln-1)를 관통하여 형성되는 제n_n-1비아홀(2101)을 포함한다.
구체적으로, 상기 제n_n-1비아홀(2101)은, 상기 제n레이어(110Ln), 상기 제3절연체(110I3) 및 상기 제n-1레이어(110Ln-1)를 관통하여 형성된다. 본 실시예에서, 상기 제n레이어(110Ln)는 제4레이어(110L4)이므로, 상기 제n_n-1비아홀(2101)은 제4_3비아홀(2101)을 의미한다.
상기 비아홀(210)의 내부 및 외부에 도금층(230)을 형성하는 단계(S140)는, 상기 비아홀(210)의 내면에 내면도금층(230)을 형성하는 단계(S145) 및 상기 비아홀(210)의 양 단부에 각각 형성되는 단부도금층(230)을 형성하는 단계(S155)를 구비한다.
도 3c에 도시된 바와 같이, 상기 비아홀(210)(제n_n-1비아홀(2101))의 내면에는 동(Cu) 도금에 의해 내면도금층(2301)(제n_n-1내면도금층(2301))이 형성된다. 상기 제n_n-1내면도금층(2301)은 상기 제n레이어(110Ln), 제3절연체(110I3) 및 제n-1레이어(110Ln-1)에 각각 형성된다.
상기 단부도금층(2302)을 형성하는 단계(S145) 전에, 상기 내면도금층(2301)의 내부에 절연물질(레진)을 충진하여 충진부(250)를 형성하는 단계(S150)를 더 구비한다.
도 3d에 도시된 바와 같이, 상기 내면도금층(2301)(제n_n-1내면도금층(2301))의 내부에는 절연물질(레진)이 충진되어 충진부(250)(제n_n-1충진부(2501))가 형성된다.
도 3e에 도시된 바와 같이, 적층방향을 따라 상기 비아홀(210)(제n_n-1비아홀(2101))의 양 단부에는 단부도금층(2302)(제n_n-1단부도금층(2302))이 각각 형성된다. 여기서, 상기 단부도금층(2302)은 상기 제n레이어(110Ln) 및 상기 제n-1레이어(110Ln-1)와 평면을 이루게 구성된다.
상기 단부도금층(2302)을 형성하는 단계(S145) 후, 상기 복수의 레이어(110L)를 적층하는 단계(S160)를 더 구비한다.
상기 비아홀(210)의 내부 및 외부에 도금층(230)이 형성(S140)되면, 도 3f에 도시된 바와 같이, 복수의 레이어(110L)를 적층한다.
상기 복수의 레이어(110L)를 적층하는 단계(S160) 후, 상기 복수의 레이어(110L)를 접합하는 단계(S170)가 더 구비된다.
도 3g에 도시된 바와 같이, 적층된 복수의 레이어(110L)를 접합(가열접착, 핫프레스(hot press))되도록 한다.
상기 복수의 레어어(110L)를 접합하는 단계(S170) 후, 상기 단부도금층(2302) 중 외부에 노출되는 단부도금층(2302)을 주변과 분리하여 패드(270)를 형성한다.
도 3h에 도시된 바와 같이, 상기 제n_n-1단부도금층(2302) 중에서 외부에 노출된 제n_n-1단부도금층(2302)을 주변으로부터 분리하여 패드(270)를 형성한다.
상기 패드(270)는, 예를 들면, 상기 비아홀(210)(제n_n-1비아홀(2101))의 직경보다 크게 형성될 수 있다.
상기 패드(270)는 제n레이어(110Ln)를 일부 포함하여 구성될 수 있다.
상기 패드(270)는, 예를 들면, 원형으로 구성될 수 있고, 상기 패드(270)의 주변에는 상기 패드(270)가 상기 제n레이어(110Ln)로부터 이격되게 상기 제n레이어(110Ln)의 일부가 절취된 절취부(280)가 구비된다.
상기 패드(270)를 형성하는 단계(S180) 후, 상기 복수의 레이어(110L)의 최하측 레이어(제1레이어(110L1) 및 최상측 레이어(제n레이어(11OLn))의 표면을 절연처리하는 단계(S190)가 더 구비된다.
도 3i에 도시된 바와 같이, 제1레이어(110L1)의 외면(저부면) 및 상기 제n레이어(110Ln)의 외면(상면)에 절연층(150)이 형성된다.
여기서, 상기 절연층(150)은, 예를 들면, 불변성 잉크(Permanent Ink)를 상기 제1레이어(110L1) 및 제n레이어(110Ln)(제4레이어(110L4))의 외면을 코팅하여 형성될 수 있다.
상기 복수의 레이어(110L)를 절연처리하는 단계(S190) 후, 상기 패드(270)에 솔더(290)를 개재하여 부품(300)을 실장하는 단계(S200)가 더 구비된다.
다시 도 1을 참조하면, 상기 패드(270)의 상면에는 솔더(290)를 개재하여 부품(300)이 실장된다.
이러한 구성에 의하여, 상기 부품(300)으로부터 입력된 신호는 상기 솔더(290) 및 패드(270)를 경유하여 상기 내면도금층(230)(제n_n-1내면도금층(2301))을 경유하여 제3레이어(110L3)로 전달된다.
도 4는 본 발명의 다른 실시예에 따른 인쇄회로기판의 요부단면도이고, 도 5a 내지 도 5i는 도 4의 인쇄회로기판의 제조과정을 설명하기 위한 도면이다.
도 4에 도시된 바와 같이, 본 실시예의 인쇄회로기판(100a)은, 기판(110), 비아홀(210a), 도금층(230a) 및 패드(270a)를 구비한다.
상기 기판(110)은 층상으로 적층되는 복수의 레이어(110L)를 구비한다.
본 실시예에서, 상기 복수의 레이어(110L) 각각은 동(Cu)으로 형성되는 회로층으로 구성될 수 있다.
상기 복수의 레이어(110L)는 적층방향을 따라 하측으로부터 적층되는 제1레이어(110L1) 내지 제n레이어(110Ln)를 구비한다.
상기 복수의 레이어(110L) 사이에는 판 상의 절연체(110I)(예를 들면, 프리프레그(prepreg))가 구비된다.
이에 의해, 상기 복수의 레이어(110L)는 상기 절연체(110I)에 의해 서로 절연이 이루어질 수 있다. 본 실시예에서, 상기 복수의 레이어(110L)는 제1레이어(110L1) 내지 제4레이어(110L4)를 구비한다.
본 실시예에서, 상기 복수의 레이어(110L)가 제1레이어(110L1) 내지 제4레이어(110L4)를 구비한 경우를 예시하고 있으나, 이는 예시일 뿐이고, 이에 한정되는 것은 아니다.
상기 복수의 레이어(110L)는 상기 절연체(110I)의 일 면 또는 양 면에 구비될 수 있다.
상기 절연체(110I)는 층상으로 이격된 제1절연체(110I1) 내지 제3절연체(110I3)로 구성된다.
구체적으로, 본 실시예에서, 상기 제1레이어(110L1)는 상기 제1절연체(110I1)의 저부면에 구비되고, 상기 제2레이어(110L2)는 상기 제1절연체(110I1)의 상면에 구비된다.
상기 제3레이어(110L3)는 상기 제3절연체(110I3)의 저부면에 구비되고, 상기 제n레이어(110Ln)(제4레이어(110L4))는 상기 제3절연체(110I3)의 상면에 구비된다.
상기 제2레이어(110L2) 및 제3레이어(110L3) 사이에는 제2절연체(110I2)가 삽입 배치된다.
상기 제2절연체(110I2)는 상기 제2레이어(110L2) 및 제3레이어(110L3) 사이에 배치된다.
이에 의해, 상기 제2레이어(110L2) 및 제3레이어(110L3)가 서로 절연될 수 있다.
상기 비아홀(210a)은, 예를 들면, 상기 제n레이어(110Ln) 및 제n-1레이어(110Ln-1)를 관통하는 제n_n-1비아홀(210a1)을 구비한다.
상기 비아홀(210a)은, 예를 들면, 상기 제2레이어(110L2) 및 제1레이어(110L1)를 관통하여 형성되는 제2_1비아홀(210a2)을 구비하여 구성된다.
상기 비아홀(210a)은, 예를 들면, 직경이 0.6mm로 구현될 수 있다.
상기 비아홀(210a)은 드릴(220)에 의해 형성될 수 있다.
이에 의해, 상기 비아홀(210a)의 제조 시 비용 상승이 억제될 수 있다.
상기 도금층(230a)은 동(Cu) 도금에 의해 각각 형성된다.
상기 도금층(230a)은, 예를 들면, 상기 제n_n-1비아홀(210a1)의 내면에 형성되는 제n_n-1내면도금층(230a1) 및 상기 제n_n-1비아홀(210a1)의 양 단부에 형성되는 제n_n-1단부도금층(230a2)을 포함한다.
이에 의해, 상기 제n레이어(110Ln)와 상기 제n-1레이어(110Ln-1)가 서로 전기적으로 연결될 수 있다.
상기 도금층(230a)은, 예를 들면, 상기 제2_1비아홀(210a2)의 내면에 형성되는 제2_1내면도금층(230a3) 및 상기 제2_1비아홀(210a2)의 양 단부에 형성되는 제2_1단부도금층(230a4)을 포함한다.
이에 의해, 상기 제1레이어(110L1) 및 제2레이어(110L2)가 서로 전기적으로 연결될 수 있다.
여기서, 상기 제n_n-1비아홀(210a1), 제n_n-1내면도금층(230a1) 및 제n_n-1단부도금층(230a2)은, 예를 들면, 상부비아로 지칭될 수 있다.
또한, 상기 제2_1비아홀(210a2), 제2_1내면도금층(230a3) 및 제2_1단부도금층(230a4)은, 예를 들면, 하부비아로 지칭될 수 있다.
본 실시예에서, 상기 제1레이어(110L1) 내지 제n레이어(110Ln) 및 상기 각 도금층(230a)은, 도면 설명의 편의상 서로 구별되게 도시되어 있으나, 실제로 이들은 모두 동일한 재질(동(Cu))로 각각 형성된다.
한편, 상기 도금층(230a)의 내부에는 절연물질(예를 들면, 레진)로 충진되는 충진부(250a)가 구비된다.
구체적으로, 상기 제n_n-1내면도금층(230a1) 및 제n_n-1단부도금층(230a2)의 내부에는 제n_n-1충진부(250a1)가 구비된다.
이에 의해, 상기 제n_n-1비아홀(210a1)의 내부의 공기가 감소(제거)되어 표면 실장 시 공기 팽창에 기인한 냉땜 불량 발생이 억제될 수 있다.
상기 제2_1내면도금층(230a3) 및 제2_1단부도금층(230a4)의 내부에는 절연물질(예를 들면, 레진)으로 충진되는 제2_1충진부(250a2)가 구비된다.
이에 의해, 상기 제2_1비아홀(210a2)의 내부의 공기가 감소되어 표면 실장 시 공기 팽창에 기인한 냉땜 불량 발생이 억제될 수 있다.
본 실시예에서, 상기 도금층(230a) 중 외부에 노출되는 도금층(230a)은 주변(제n레이어(110Ln), 제1레이어(110L1)의 회로층)과 분리되는 패드(270a)가 형성된다. 상기 패드(270a)의 둘레에는 회로층과 분리를 위해 절취된 절취부(280a)가 각각 형성된다.
구체적으로, 상기 제n_n-1단부도금층(230a2) 중 외부에 노출되는 제n_n-1단부도금층(230a2)에는 상부패드(270a2)가 형성된다. 상기 상부패드(270a2)의 둘레에는 상기 제n_n-1레이어의 일부가 절취된 상부절취부(280a2)가 형성된다.
또한, 상기 제2_1단부도금층(230a4) 중 외부에 노출되는 제2_1단부도금층(230a4)에는 하부패드(270a1)가 형성된다. 상기 하부패드(270a1)의 둘레에는 상기 제1레이어(110L1)의 일부가 절취된 하부절취부(280a1)가 형성된다.
상기 각 패드(270a)(상부패드(270a2), 하부패드(270a1))에는 솔더(290a)를 개재하여 부품(300a)이 각각 실장된다.
구체적으로, 상기 하부패드(270a1)에는 하부솔더(290a1)를 개재하여 하부부품(300a1)이 실장되고, 상기 상부패드(270a2)에는 상부솔더(290a2)를 개재하여 상부부품(300a2)이 실장된다.
이하, 도 5a 내지 도 5i를 참조하여 인쇄회로기판(100a)의 제조과정에 대해 설명한다.
도 5a에 도시된 바와 같이, 복수의 레이어(110L)는 적층방향을 따라 서로 이격된 제1레이어(110L1) 내지 제n레이어(110Ln)를 구비한다. 본 실시예에서, 상기 복수의 레이어(110L)는 제1레이어(110L1) 내지 제4레이어(110L4)를 구비한다.
상기 복수의 레이어(110L)는 절연체(110I)(예를 들면, 프리프레그)의 표면에 각각 구비된다.
상기 절연체(110I)는 적층방향을 따라 이격된 제1절연체(110I1) 내지 제3절연체(110I3)를 구비한다.
구체적으로, 상기 제1레이어(110L1) 및 제2레이어(110L2)는 상기 제1절연체(110I1)의 저부면 및 상부면에 각각 구비된다. 상기 제3레이어(110L3) 및 제4레이어(110L4)는 상기 제3절연체(110I3)의 저부면 및 상부면에 각각 구비된다. 제2절연체(110I2)는 상기 제2레이어(110L2) 및 제3레이어(110L3) 사이에 삽입된다. 이에 의해, 상기 제2레이어(110L2) 및 제3레이어(110L3)가 서로 절연될 수 있다.
도 5b에 도시된 바와 같이, 상기 제n레이어(110Ln), 제3절연체(110I3) 및 제n-1레이어(110Ln-1), 그리고 상기 제2레이어(110L2), 제1절연체(110I1) 및 제1레이어(110L1)를 드릴(220)로 각각 관통하여 비아홀(210a)(제n_n-1비아홀(210a1) 및 제2_1비아홀(210a2))이 각각 형성된다.
상기 각 비아홀(210a)(제n_n-1비아홀(210a1) 및 제2_1비아홀(210a2))의 내부에는, 도 5c에 도시된 바와 같이, 내면도금층(230a1, 230a3)이 각각 형성된다. 상기 제n_n-1비아홀(210a1)의 내부에는 동(Cu) 도금에 의해 제n_n-1내면도금층(230a1)이 형성된다. 상기 제2_1비아홀(210a2)의 내부에는 동(Cu) 도금에 의해 제2_1내면도금층(230a3)이 형성된다.
한편, 상기 각 내면도금층(230a1, 230a3)의 내부에는, 도 5d에 도시된 바와 같이, 절연물질(예를 들면, 레진)이 충진되어 충진부(250a)가 각각 형성된다. 상기 제n_n-1내면도금층(230a1)의 내부에는 제n_n-1충진부(250a1)가 형성된다. 상기 제2_1내면도금층(230a3)의 내부에는 제2_1충진부(250a2)가 형성된다.
도 5e에 도시된 바와 같이, 상기 각 비아홀(210a)(제n_n-1비아홀(210a1), 제2_1비아홀(210a2))의 양 단부에는 동(Cu) 도금에 의해 단부도금층(230a2, 230a4)이 각각 형성된다.
상기 제n_n-1비아홀(210a1)의 양 단부에는 제n_n-1단부도금층(230a2)이 각각 형성된다.
상기 제2_1비아홀(210a2)의 양 단부에는 제2_1단부도금층(230a4)이 각각 형성된다.
상기 각 비아홀의 양 단부에 단부도금층(230a2, 230a4)이 각각 형성되면, 상기 복수의 레이어(110L)는, 도 5f에 도시된 바와 같이, 적층방향을 따라 층상으로 배열된다.
도 5g도시된 바와 같이, 층상으로 배열되 복수의 레이어(110L)는 상호 접합(예를 들면, 가열접합(핫프레스(hot press))된다.
상기 복수의 레이어(110L)가 접합되면 상기 도금층(230a) 중에서 외부에 노출된 단부도금층(230a2, 230a4)을 주변으로부터 분리되게 절취하여 미리 설정된 형상의 패드(270a)를 형성한다.
도 5h에 도시된 바와 같이, 상기 제n_n-1단부도금층(230a2) 중 외부에 노출된 제n_n-1단부도금층(230a2) 및 상기 제2_1단부도금층(230a4) 중 외부에 노출된 제2_1단부도금층(230a4)의 둘레를 주변과 분리되게 절취하여 상부패드(270a2) 및 하부패드(270a1)를 각각 형성한다.
상기 상부패드(270a2)의 둘레에는 제n레이어(110Ln)(제4레이어(110L4))의 일부가 제거된 상부절취부(280a2)가 형성된다.
또한, 상기 하부패드(270a1)의 둘레에는 제1레이어(110L1)의 일부가 제거된 하부절취부(280a1)가 형성된다.
상기 패드(270a)가 각각 형성되면, 상기 제1레이어(110L1) 및 제n레이어(110Ln)의 외면을 절연물질로 코팅하여 절연층(150)이 각각 형성된다.
상기 절연층(150)은, 상기 제1레이어(110L1)의 외면에 코팅되는 하부절연층(1501) 및 상기 제n레이어(110Ln)의 외면에 코팅되는 상부절연층(1502)을 구비한다.
상기 절연층(150)을 형성하는 절연물질은, 예를 들면, 불변성 잉크(Permanent Ink)가 이용될 수 있다.
상기 제n레이어(110Ln)의 표면 및 제1레이어(110L1)의 표면에 각각 절연층(150)이 형성되면 상기 각 패드(270a)에는 솔더(290a)를 개재하여 부품(300a)이 실장된다(도 4 참조). 구체적으로, 상기 하부패드(270a1)에는 하부솔더(290a1)를 개재하여 하부부품(300a1)이 실장되고, 상기 상부패드(270a2)에는 상부솔더(290a2)를 개재하여 상부부품(300a2)이 실장된다.
이러한 구성에 의하여, 상기 기판(110)의 상부부품(300a2)으로부터 입력된 신호는 상기 상부솔더(290a2) 및 상부패드(270a2)를 경유하여 상기 내면도금층(230a)(제n_n-1내면도금층(230a1))을 경유하여 상기 제3레이어(110L3)로 전달된다.
또한, 상기 기판(110)의 하부부품(300a1)으로부터 입력된 신호는 상기 하부솔더(290a1) 및 하부패드(270a1)를 경유하여, 상기 내면도금층(230a)(제2_1내면도금층(230a3))을 경유하여 상기 제2레이어(110L2)로 전달된다.
도 6은 본 발명의 또 다른 실시예에 따른 인쇄회로기판의 요부단면도이다.
도 6에 도시된 바와 같이, 본 실시예의 인쇄회로기판(100b)은, 기판(110), 비아홀(210b), 도금층(230b) 및 패드(270b)를 구비한다.
상기 기판(110)은, 층상으로 적층되는 복수의 레이어(110L)를 구비한다.
본 실시예에서, 상기 복수의 레이어(110L)는, 예를 들면, 도체(동(Cu))로 형성되는 회로층이다.
상기 복수의 레이어(110L)는 적층방향을 따라 제1레이어(110L1) 내지 제n레이어(110Ln)를 구비한다. 본 실시예에서, 상기 복수의 레이어(110L)는 제1레이어(110L1) 내지 제4레이어(110L4)를 구비한 경우를 예시하고 있으나, 이에 한정되는 것은 아니다.
상기 복수의 레이어(110L) 사이에는 판 상의 절연체(110I)(예를 들면, 프리프레그)가 각각 구비된다.
상기 절연체(110I)는, 예를 들면, 두께방향을 따라 이격 배치되는 제1절연체(110I1) 내지 제3절연체(110I3)를 구비한다.
상기 복수의 레이어(110L)는, 예를 들면, 상기 절연체(110I)의 일 면 또는 양 면에 구비될 수 있다.
구체적으로 예를 들면, 상기 제1레이어(110L1)는 상기 제1절연체(110I1)의 저부면에 구비될 수 있다.
상기 제2레이어(110L2)는 제2절연체(110I2)의 저부면에 구비될 수 있다.
상기 제3레이어(110L3)는 상기 제3절연체(110I3)의 저부면에 구비되고, 상기 제4레이어(110L4)는 상기 제3절연체(110I3)의 상면에 구비될 수 있다.
상기 기판(110)의 적층방향을 따라 양 표면에는 절연층(150)이 구비된다.
상기 절연층(150)은, 상기 제1레이어(110L1)의 표면 및 상기 제n레이어(110Ln)의 표면을, 예를 들면, 불변성 잉크로 코팅하여 형성된다.
상기 절연층(150)은, 상기 제1레이어(110L1)의 표면에 코팅되는 하부절연층(1501) 및 상기 제n레이어(110Ln)의 표면에 코팅되는 상부절연층(1502)을 구비한다.
상기 기판(110)에는 적어도 2개의 레이어를 관통하는 비아홀(210b)이 구비된다.
상기 비아홀(210b)은, 예를 들면, 드릴(220)에 의해 관통 형성될 수 있다.
이에 의해, 상기 비아홀(210b)의 형성 시 고가의 장비의 사용을 배제할 수 있어 제조 비용이 크게 증가되는 것이 억제될 수 있다.
상기 비아홀(210b)은, 예를 들면, 직경이 0.6mm로 형성될 수 있다.
구체적으로, 상기 비아홀(210b)은, 예를 들면, 상기 제n레이어(110Ln) 내지 제1레이어(110L1)를 관통하여 형성되는 쓰루비아홀(210b1)을 구비한다.
상기 쓰루비아홀(210b1)은, 상기 제n레이어(110Ln)(제4레이어(110L4)), 제3절연체(110I3), 제3레이어(110L3), 제2절연체(110I2), 제2레이어(110L2), 제1절연체(110I1) 및 제1레이어(110L1)를 차례로 관통하여 형성될 수 있다.
상기 비아홀(210b)은, 예를 들면, 상기 제1레이어(110L1) 내지 제n레이어(110Ln) 중에서 연속된 2개의 레이어를 관통하여 형성되고, 외부에 노출되지 아니하는 중간비아홀(210b2)을 구비한다.
상기 중간비아홀(210b2)은, 예를 들면, 상기 제n레이어(110Ln)(제4레이어(110L4)), 제3절연체(110I3), 제3레이어(110L3), 제2절연체(110I2), 제2레이어(110L2), 제1절연체(110I1) 및 제1레이어(110L1)를 차례로 관통하여 형성될 수 있다.
본 실시예에서, 상기 중간비아홀(210b2)은 상기 제n레이어(110Ln)로부터 제1레이어(110L1)를 관통하여 형성된 경우를 예시하고 있으나, 이는 예시일 뿐이고, 이에 한정되는 것은 아니다.
상기 비아홀(210b)의 내부 및 외부에는 도금층(230b)이 형성된다. 상기 도금층(230b)은, 예를 들면, 동(Cu) 도금으로 형성된다.
구체적으로, 상기 쓰루비아홀(210b1)의 내면에는 내면도금층(230b1)이 형성된다.
적층방향을 따라 상기 쓰루비아홀(210b1)의 양 단부에는 단부도금층(230b2)이 형성된다.
상기 중간비아홀(210b2)의 내면에는 내면도금층(230b3)이 형성된다.
적층방향을 따라 상기 중간비아홀(210b2)의 양 단부에는 단부도금층(230b4)이 각각 형성된다.
본 실시예에서, 상기 중간비아홀(210b2)의 양측 단부도금층(230b4)은 상기 절연층(150)의 내부에 배치되므로 외부에 노출되지 아니한다.
여기서, 상기 쓰루비아홀(210b1)의 양 측의 단부도금층(230b2)은 외부에 노출된다.
상기 도금층(230b)의 내부에는 절연물질이 충진되어 형성되는 충진부(250b)가 구비된다.
상기 충진부(250b)는 상기 쓰루비아홀(210b1)의 내측에 형성되는 제1충진부(250b1) 및 상기 중간비아홀(210b2)의 내측에 형성되는 제2충진부(250b2)를 구비한다.
구체적으로, 상기 쓰루비아홀(210b1)의 양 측의 단부도금층(230b2)은 주변(상기 제n레이어(110Ln) 및 상기 제1레이어(110L1))으로부터 분리되게 절취되어 패드(270b)를 각각 형성한다. 상기 쓰루비아홀(210b1)의 양 측에 형성되는 패드(270b)는 상기 기판(110)의 하부에 형성되는 하부패드(270b1) 및 상기 기판(110)의 상부에 형성되는 상부패드(270b2)를 구비한다.
상기 패드(270b)는 상기 비아홀(210b)보다 큰 크기로 형성된다.
이에 따라, 상기 내면도금층(230a1, 230a3)의 둘레의 도체 일부가 패드(270b)로 구성된다.
상기 패드(270b)의 둘레에는 일 영역이 절취된 절취부(280b)가 각각 형성된다. 구체적으로, 상기 하부패드(270b1)의 둘레에는 하부절취부(280b1)이 형성되고, 상기 상부패드(270b2)의 둘레에는 상부절취부(280b2)가 형성된다.
상기 쓰루비아홀(210b1)의 양 측의 패드(270b1, 270b2)에는 솔더(290b)를 개재하여 부품(300b)이 각각 실장된다.
구체적으로, 상기 하부패드(270b1)에는 하부솔더(290b1)를 개재하여 하부부품(300b1)이 실장되고, 상기 상부패드(270b2)에는 상부솔더(290b2)를 개재하여 상부부품(300b2)이 실장된다.
도 7은 본 발명의 또 다른 실시예에 따른 인쇄회로기판의 제조방법을 설명하기 위한 도면이고, 도 8a 내지 도 8h는 도 6의 인쇄회로기판의 제조과정을 설명하기 위한 도면이다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 인쇄회로기판(100b)의 제조방법은, 절연체(110I)를 사이에 두고 층상으로 배치되는 제1레이어(110L1) 내지 제n레이어(110Ln)를 각각 형성하는 단계(S310); 적층방향을 따라 최하측에 제1레이어(110L1)가 배치되고, 최상측에 제n레이어(110Ln)가 배치되게 상기 제1레이어(110L1) 내지 제n레이어(110Ln)를 적층하는 단계(S320); 상기 제n레이어(110Ln)로부터 상기 제1레이어(110L1)를 관통하는 쓰루비아홀(210b1)을 포함하는 비아홀(210b)을 형성하는 단계(S350); 상기 쓰루비아홀(210b1)을 포함한 비아홀(210b)의 내부 및 외부에 도금층(230b)을 형성하는 단계(S360); 및 상기 쓰루비아홀(210b1)의 도금층(230b) 중에서 외부에 노출되는 도금층(230b)을 주변과 분리하여 패드(270b)를 형성하는 단계(S380);를 구비한다.
도 8a에 도시된 바와 같이, 기판(110)의 복수의 레이어(110L)는 적층방향으로 이격된 제1레이어(110L1) 내지 제n레이어(110Ln)를 구비한다. 본 실시예에서, 상기 복수의 제1레이어(110L1) 내지 제n레이어(110Ln)는 제1레이어(110L1) 내지 제4레이어(110L4)로 구현된 경우를 예시하고 있으나, 이에 한정되는 것은 아니다.
상기 제1레이어(110L1) 내지 제n레이어(110Ln)는 적층방향을 따라 이격되고, 상기 제1레이어(110L1) 내지 제n레이어(110Ln) 사이에는 절연체(110I)가 각각 구비된다. 이에 의해, 상기 복수의 제1레이어(110L1) 내지 제n레이어(110Ln)가 서로 절연될 수 있다.
상기 복수의 제1레이어(110L1) 내지 제n레이어(110Ln)는 도체(예를 들면, 동(Cu))로 형성되는 회로층이다.
상기 절연체(110I)는, 예를 들면, 프리프레그로 구현될 수 있다.
상기 절연체(110I)는 판 상으로 구현되는 제1절연체(110I1) 내지 제3절연체(110I3)를 구비한다.
본 실시예에서, 상기 제1레이어(110L1)는 상기 제1절연체(110I1)의 저부면에 구비되고, 상기 제2레이어(110L2)는 제2절연체(110I2)의 저부면에 구비된다. 상기 제3레이어(110L3)는 상기 제3절연체(110I3)의 저부면에 구비되고 상기 제4레이어(110L4)는 상기 제3절연체(110I3)의 상부면에 구비된다.
상기 복수의 레이어의 적층 단계(S320) 후, 상기 복수의 레이어(110L)를 접합하는 단계(S330)를 더 구비한다.
상기 복수의 제1레이어(110L1) 내지 제n레이어(110Ln)는, 도 8b에 도시된 바와 같이, 적층된 후, 접합된다. 여기서, 상기 복수의 제1레이어(110L1) 내지 제n레이어(110Ln)는, 예를 들면, 고온의 진공상태에서 압착되어 서로 접합될 수 있다.
상기 접합된 기판(110)에는 비아홀(210b)이 형성된다.
상기 비아홀(210b)을 형성하는 단계(S350) 전에, 드릴(220)을 준비하는 단계(S340)가 구비된다.
상호 접합된 기판(110)에는, 도 8c에 도시된 바와 같이, 상기 드릴(220)에 의해 비아홀(210b)이 형성된다.
상기 비아홀(210b)은, 예를 들면, 상기 제n레이어(110Ln)로부터 상기 제1레이어(110L1)까지 차례로 관통되게 형성되는 쓰루비아홀(210b1)을 구비한다.
상기 쓰루비아홀(210b1)의 일 측에는 상기 제1레이어(110L1) 내지 제n레이어(110Ln) 중에서 연속된 2개 레이어를 관통하고, 외부에 노출되지 아니하는 중간비아홀(210b2)이 구비된다.
본 실시예에서는 상기 중간비아홀(210b2)이 제n레이어(110Ln)로부터 제1레이어(110L1)를 관통하여 형성되게 구성된 경우를 예시하고 있으나, 이는 예시일 뿐이고, 이에 한정되는 것은 아니다.
상기 비아홀(210b)(쓰루비아홀(210b1), 중간비아홀(210b2))의 내부 및 외부에는 동(Cu) 도금에 의해 도금층(230b)이 형성된다.
상기 쓰루비아홀(210b1)을 포함한 비아홀(210b)의 내부 및 외부에 도금층(230b)을 형성하는 단계(S360)는, 상기 비아홀(210b)의 내면에 내면도금층(230b)을 형성하는 단계(S365) 및 상기 비아홀(210b)의 양 단부에 단부도금층(230b)을 형성하는 단계(S375)를 구비한다.
본 실시예에서, 상기 내면도금층(230b)을 형성하는 단계(S365)는, 상기 쓰루비아홀(210b1)의 내면에 내부도금층(230b)을 형성하는 단계 및 상기 중간비아홀(210b2)의 내면에 내면도금층(230b)을 형성하는 단계를 포함한다.
상기 비아홀(210b)의 양 단부에 단부도금층(230b)을 형성하는 단계(S375)는, 상기 쓰루비아홀(210b1)의 양 단부에 단부도금층(230b)을 형성하는 단계 및 상기 중간비아홀(210b2)의 양 단부에 단부도금층(230b)을 형성하는 단계를 구비한다.
도 8d에 도시된 바와 같이, 상기 쓰루비아홀(210b1) 및 상기 중간비아홀(210b2)의 내면에는 동(Cu) 도금에 의해 내면도금층(230b)이 각각 형성된다.
한편, 상기 비아홀(210b)의 단부도금층(230b)을 형성하는 단계(S375) 전에, 상기 비아홀(210b)의 내부에 절연물질(레진)을 충진하여 충진부(250b)를 형성하는 단계(S370)를 더 구비한다.
도 8e에 도시된 바와 같이, 상기 쓰루비아홀(210b1)의 내부 및 상기 중간비아홀(210b2)의 내부에는 상기 절연물질(레진)이 충진되어 충진부(250b)가 각각 형성된다.
상기 충진부(250b)는 상기 쓰루비아홀(210b1)의 내부에 충진되는 제1충진부(250a1) 및 상기 중간비아홀(210b2)의 내부에 충진되는 제2충진부(250a2)를 구비한다.
도 8f에 도시된 바와 같이, 상기 기판(110)의 적층방향을 따라 상기 쓰루비아홀(210b1) 및 상기 중간비아홀(210b2)의 양 측에는 동 도금에 의해 단부도금층(230b2)이 각각 형성된다.
이에 의해, 상기 제n레이어(110Ln)(제4레이어(110L4)), 제n-1레이어(110Ln-1)(제3레이어(110L3)), 제2레이어(110L2) 및 제1레이어(110L1)가 서로 전기적으로 연결될 수 있다.
한편, 도 8g에 도시된 바와 같이, 상기 기판(110)의 적층방향을 따라 상기 쓰루비아홀(210b1)의 양측의 단부도금층(230b2)은 주변과 분리되게 절취되어 패드(270b)가 형성될 수 있다.
본 실시예에서, 상기 패드(270b)는 상기 제n레이어(110Ln) 및 제1레이어(110L1)로부터 각각 분리되게 구성될 수 있다. 상기 패드(270b)의 둘레에는 상기 제n레이어(110Ln) 및 제1레이어(110L1)가 각각 절취되어 형성되는 절취부(280b)가 구비된다.
상기 패드(270b)는, 예를 들면, 상기 쓰루비아홀(210b1)의 직경보다 큰 크기로 구현될 수 있다.
상기 패드(270b)는, 상기 기판(110)의 두께방향(도면상 상하방향)을 따라 상측에 배치되는 상부패드(270b2) 및 하측에 배치되는 하부패드(270b1)를 구비한다.
상기 상부패드(270b2)는, 예를 들면, 상기 제n레이어(110Ln)(제4레이어(110L4))의 일부를 포함하여 구성될 수 있다.
상기 상부패드(270b2)의 둘레에는 상기 제n레이어(110Ln)(제4레이어(110L4))의 일부가 절취 제거된 상부절취부(280b2)가 구비된다.
상기 하부패드(270b1)는, 예를 들면, 상기 제1레이어(110L1)의 일부를 포함하여 형성될 수 있다.
상기 하부패드(270b1)의 둘레에는 상기 제1레이어(110L1)의 일부가 절취(제거)된 하부절취부(280b1)가 구비된다.
한편, 상기 쓰루비아홀(210b1)의 도금층(230b) 중에서 외부에 노출되는 도금층(230b)을 주변과 분리하여 패드(270b)를 형성하는 단계(S380) 이후, 상기 기판(110)의 두께방향을 따라 양 측면에 절연층(150)이 형성되게 절연처리 하는 단계(S390)가 더 구비된다.
상기 기판(110)의 두께방향을 따라 양 측면(저부면 및 상부면)은 불변성 잉크로 코팅되어 절연층(150)이 형성될 수 있다. 상기 절연층(150)은, 상기 제1레이어(110L1)의 외면에 코팅되는 하부절연층(1501) 및 상기 제n레이어(110Ln)의 외면에 코팅되는 상부절연층(1502)을 구비한다.
상기 상부패드(270b2) 및 하부패드(270b1)는 외부에 노출된다.
상기 중간비아홀(210b2)의 양 측 단부도금층(230b4)은 상기 절연층(150)에 의해 양 단부가 코팅됨으로써 외부에 노출되지 아니한다.
상기 기판(110)의 두께방향을 따라 양 측면에 절연층(150)이 형성되게 절연처리 하는 단계(S390) 이후, 상기 패드(270a)에 솔더(290a)를 개재하여 부품을 실장하는 단계(S400)가 더 구비된다.
상기 하부패드(270a1)에는 하부솔더(290a1)를 개재하여 하부부품(300a1)이 실장되고, 상기 상부패드(270a2)에는 상부솔더(290a2)를 개재하여 상부부품(300a2)이 실장된다.
이러한 구성에 의하여, 상기 기판(110)의 상부부품(300b2)으로부터 입력된 신호는 상기 상부솔더(290b2) 및 상부패드(270b2)를 경유하여 상기 내면도금층(230b1)로 입력될 수 있다. 또한, 상기 하부부품(300b2)로부터 입력된 신호는 상기 하부솔더(290b1) 및 상기 하부패드(270b1)를 경유하여 상기 내면도금층(230b1)으로 입력될 수 있다.
상기 쓰루비아홀(210b1)의 내면도금층(230b1)으로 입력된 신호는 상기 제3레이어(110L3) 및/또는 상기 제2레이어(110L2)로 각각 전달될 수 있다.
이상에서, 본 발명의 특정한 실시예에 관하여 도시되고 설명되었다. 그러나, 본 발명은, 그 사상 또는 본질적인 특징에서 벗어나지 않는 범위 내에서 여러 가지 형태로 실시될 수 있으므로, 위에서 설명된 실시예는 그 발명을 실시하기 위한 구체적인 내용에 의해 제한되지 않아야 한다.
또한, 앞서 기술한 상세한 설명에서 일일이 나열되지 않은 실시예라 하더라도 첨부된 청구범위에서 정의된 그 기술 사상의 범위 내에서 넓게 해석되어야 할 것이다. 그리고, 상기 청구범위의 기술적 범위와 그 균등범위 내에 포함되는 모든 변경 및 변형은 첨부된 청구범위에 의해 포섭되어야 할 것이다.

Claims (20)

  1. 층상으로 적층되는 제1레이어 내지 제n레이어를 구비하는 기판;
    적층방향을 따라 상기 제1레이어 또는 제n레이어를 포함하여 관통되게 형성되는 비아홀;
    상기 비아홀의 내부 및 외부에 형성되는 도금층; 및
    상기 비아홀의 단부에 형성되는 도금층을 주변과 분리하여 형성되는 패드;를 포함하는 인쇄회로기판.
  2. 제1항에 있어서,
    상기 비아홀은 상기 제n레이어 및 제n-1레이어를 관통하여 형성되는 제n_n-1비아홀을 포함하고,
    상기 도금층은, 상기 제n_n-1비아홀의 내면에 형성되는 제n_n-1내면도금층; 및 상기 제n_n-1비아홀의 양 단부에 각각 형성되는 제n_n-1단부도금층;을 구비하고,
    상기 패드는 상기 제n_n-1비아홀의 제n_n-1단부도금층중 외부에 노출되는 제n_n-1단부도금층에 형성되는 인쇄회로기판.
  3. 제2항에 있어서,
    상기 제n_n-1비아홀의 제n_n-1내면도금층 및 제n_n-1단부도금층의 내부에 절연물질을 충진하여 형성되는 제n_n-1충진부;를 더 포함하는 인쇄회로기판.
  4. 제1항에 있어서,
    상기 비아홀은 제2레이어 및 상기 제1레이어를 관통하여 형성되는 제2_1비아홀을 포함하고,
    상기 도금층은, 상기 제2_1비아홀의 내면에 형성되는 제2_1내면도금층; 및 상기 제2_1비아홀의 양 단부에 각각 형성되는 제2_1단부도금층;을 구비하고,
    상기 패드는 상기 제2_1비아홀의 제2_1단부도금층중 외부에 노출되는 제2_1단부도금층에 형성되는 인쇄회로기판.
  5. 제4항에 있어서,
    상기 제2_1비아홀의 제2_1내면도금층 및 제2_1단부도금층의 내부에 절연물질을 충진하여 형성되는 제2_1충진부;를 더 포함하는 인쇄회로기판.
  6. 제1항에 있어서,
    상기 비아홀은, 제2레이어 및 상기 제1레이어를 관통하여 형성되는 제2_1비아홀 및 상기 제n레이어 및 제n-1레이어를 관통하여 형성되는 제n_n-1비아홀을 포함하고,
    상기 도금층은, 상기 제2_1비아홀의 내면에 형성되는 제2_1내면도금층; 상기 제2_1비아홀의 양 단부에 각각 형성되는 제2_1단부도금층; 상기 제n_n-1비아홀의 내면에 형성되는 제n_n-1내면도금층; 및 상기 제n_n-1비아홀의 양 단부에 각각 형성되는 제n_n-1단부도금층;을 구비하고,
    상기 패드는, 상기 제2_1비아홀의 제2_1단부도금층중 외부에 노출되는 제2_1단부도금층 및 상기 제n_n-1비아홀의 제n_n-1단부도금층중 외부에 노출되는 제n_n-1단부도금층에 각각 형성되는 인쇄회로기판.
  7. 제6항에 있어서,
    상기 제2_1비아홀의 제2_1내면도금층 및 제2_1단부도금층의 내부에 절연물질을 충진하여 형성되는 제2_1충진부; 및
    상기 제n_n-1비아홀의 제n_n-1내면도금층 및 제n_n-1단부도금층의 내부에 절연물질을 충진하여 형성되는 제n_n-1충진부;를 더 포함하는 인쇄회로기판.
  8. 제1항에 있어서,
    상기 비아홀은 상기 제1레이어 내지 제n레이어를 관통하여 형성되는 쓰루비아홀을 포함하고,
    상기 도금층은 상기 쓰루비아홀의 내면에 형성되는 내면도금층 및 상기 쓰루비아홀의 양 단부에 각각 형성되는 단부도금층을 구비하고,
    상기 패드는 상기 쓰루비아홀의 양 단부에 각각 형성되는 단부도금층에 각각 형성되는 인쇄회로기판.
  9. 제8항에 있어서,
    상기 쓰루비아홀의 내면도금층 및 단부도금층의 내부에 절연물질로 충진되어 형성되는 충진부;를 더 포함하는 인쇄회로기판.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1레이어 내지 제n레이어의 사이에는 판 상의 절연체가 각각 구비되고,
    상기 비아홀은 드릴에 의해 관통 형성되는 인쇄회로기판.
  11. 제10항에 있어서,
    상기 비아홀은 제1레이어 내지 제n레이어 중에서 연속된 2개 이상의 레이어를 관통하여 형성되고 외부에 노출되지 아니하는 중간비아홀을 더 포함하고,
    상기 도금층은, 상기 중간비아홀의 내면에 형성되는 내면도금층 및 상기 중간비아홀의 양 단부에 각각 형성되는 단부도금층;을 포함하고,
    상기 중간비아홀의 내면도금층 및 단부도금층의 내부에 절연물질로 충진되어 형성되는 충진부;를 더 포함하는 인쇄회로기판.
  12. 절연체를 사이에 두고 층상으로 배치되는 복수의 레이어를 형성하는 단계;
    적층방향을 따라 최상측에 배치되는 제n레이어를 포함하여 관통되거나 또는 최하측의 제1레이어를 포함하여 관통되는 비아홀을 형성하는 단계;
    상기 비아홀의 내부 및 외부에 도금층을 형성하는 단계; 및
    상기 비아홀의 도금층 중에서 외부에 노출되는 도금층을 주변과 분리하여 패드를 형성하는 단계;를 포함하는 인쇄회로기판의 제조방법.
  13. 제12항에 있어서,
    상기 도금층을 형성하는 단계는,
    상기 비아홀의 내면에 형성되는 내면도금층을 형성하는 단계; 및
    상기 비아홀의 양 단부에 각각 형성되는 단부도금층을 형성하는 단계;를 포함하는 인쇄회로기판의 제조방법.
  14. 제13항에 있어서,
    상기 단부도금층을 형성하는 단계 전에,
    상기 내면도금층의 내부에 절연물질을 충진하여 충진부를 형성하는 단계;를 더 포함하는 인쇄회로기판의 제조방법.
  15. 제12항에 있어서,
    상기 비아홀을 형성하는 단계 전에,
    상기 복수의 레이어를 관통할 수 있는 드릴을 마련하는 단계;를 더 포함하는 인쇄회로기판의 제조방법.
  16. 제12항에 있어서,
    상기 비아홀을 형성하는 단계는,
    제2레이어 및 상기 제1레이어를 관통하는 제2_1비아홀을 형성하는 단계;를 포함하는 인쇄회로기판의 제조방법.
  17. 제12항에 있어서,
    상기 비아홀을 형성하는 단계는,
    상기 제n레이어 및 제n-1레이어를 관통하는 제n_n-1비아홀을 형성하는 단계;를 포함하는 인쇄회로기판의 제조방법.
  18. 제12항 내지 제17항 중 어느 한 항에 있어서,
    상기 패드를 형성하는 단계 전에,
    상기 복수의 레이어를 층상으로 적층하는 단계; 및
    층상으로 적층된 상기 복수의 레이어의 표면을 절연처리하는 단계;를 더 포함하는 인쇄회로기판의 제조방법.
  19. 절연체를 사이에 두고 층상으로 배치되는 제1레이어 내지 제n레이어를 각각 형성하는 단계;
    적층방향을 따라 최하측에 제1레이어가 배치되고, 최상측에 제n레이어가 배치되게 상기 제1레이어 내지 제n레이어를 적층하는 단계;
    상기 제n레이어로부터 상기 제1레이어를 관통하는 쓰루비아홀을 포함하는 비아홀을 형성하는 단계;
    상기 쓰루비아홀을 포함한 비아홀의 내부 및 외부에 도금층을 형성하는 단계; 및
    상기 쓰루비아홀의 도금층 중에서 외부에 노출되는 도금층을 주변과 분리하여 패드를 형성하는 단계;를 포함하는 인쇄회로기판의 제조방법.
  20. 제19항에 있어서,
    상기 비아홀을 형성하는 단계는,
    상기 제1레이어 내지 제n레이어 중에서 연속된 2개 이상의 레이어를 관통하여 형성되고, 외부에 노출되지 아니하는 중간비아홀을 형성하는 단계;를 포함하는 인쇄회로기판의 제조방법.
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