CN112331617A - 一种埋入式键合工艺三维集成方法 - Google Patents

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Abstract

本公开涉及三维集成技术领域，尤其涉及一种芯片埋入式键合工艺三维集成方法：在载片上依次制造TSV通孔、PAD结构；所述载片与目标载片键合；在所述载片背面挖槽，凹槽深度小于待埋入芯片厚度，预固定所述埋入芯片，沉积介质层覆盖所述埋入芯片；进行芯片间的金属互联。本公开采用芯片埋入工艺，通过W2W的键合，键合效率大大提升，可实现同质、异质多芯片的三维集成，灵活性强。

Description

一种埋入式键合工艺三维集成方法
技术领域
本公开涉及半导体三维集成制造领域，并且更为具体地，涉及一种埋入式键合工艺三维集成方法。
背景技术
当前电子系统功能多元化，复杂化程度日渐加深，加之传统半导体集成电路微缩制程逼近物理极限，二维平面集成电路的发展速度放缓，目前最热门的三维集成技术，将会对集成电路的创新和产业格局产生颠覆性的影响。
三维集成技术能将多层功能单元在Z轴方向垂直键合堆叠，可实现芯片二维到三维的扩展，即可将不同功能的芯片模块堆叠封装，形成一体化集成芯片系统。现有三维集成堆叠技术包括D2D(Die to Die)、D2W（Die to Wafer）、W2W（wafer to wafer）的方式。现行电路中，针对相同芯片大小的三维集成方式，可以采用W2W堆叠方式。但是针对不同芯片大小的三维集成技术，主要采用D2D或者D2W的键合方式。但上述两种堆叠方式都存在键合效率低，键合对准精度差异大等缺点，多芯片堆叠时，D2D和D2W的工艺难度也会增加。现有技术通过将芯片装贴或焊接到晶圆上，采用W2W堆叠得到键合效率较高的三维集成电路。
现有技术文献公开了一种三维堆叠集成结构及其多芯片集成结构和制备方法，包括基片和嵌装在基片内的若干芯片；基片上设置若干贯穿基片正面和背面的导电通孔，与基片绝缘设置的导电通孔内部填充导电材料；基片背面间隔设置有若干凹槽，每个凹槽内均嵌入对应的芯片，芯片正面的芯片焊盘朝向基片背面；基片背面的表面依次设置有电连通的背面多层金属布线层、背面凸点下金属层和背面对外电引脚，基片正面的表面依次设置有电连通的正面多层金属布线层、正面凸点下金属层和正面对外电引脚，形成多芯片集成结构水平方向的电连接；实现多个芯片三维TSV堆叠集成。
上述文献中采用传统凸点键合工艺，基片间通过焊盘与凸点连接，机械稳定性差。键合层承担着机械支撑与电气互连的作用,因而键合不佳,极易出现对位偏差甚至电连接异常等问题,严重影响器件性能和可靠性。上述文献所述基片背面的表面依次设置有电连通的背面多层金属布线层、背面凸点下金属层和背面对外电引脚，基片正面的表面依次设置有电连通的正面多层金属布线层、正面凸点下金属层和正面对外电引脚，多芯片集成结构厚度大，封装尺寸大，影响电路功率。在上述文献中埋入工艺包括：基片背面间隔设置有若干凹槽，每个凹槽内均嵌入对应的芯片，芯片正面的芯片焊盘朝向基片背面，芯片背面粘贴在凹槽底部；芯片正面，以及芯片侧壁和凹槽侧壁间的缝隙真空喷胶和/或真空压膜填充有机介质。所述芯片尺寸与凹槽需匹配，芯片埋入之前需筛选或挖槽之前确定芯片尺寸大小，灵活度不佳。真空喷胶和/或真空压膜填充有机介质固定芯片成本较高，用于固定芯片的填充物会老化，温度100℃以上，受热影响大，芯片集成稳定性差。
发明内容
本公开提供了一种键合效率高、封装尺寸小、灵活度好、集成稳定性好的埋入式键合工艺三维集成方法。为达到全部或部分上述目的，本公开提供如下技术方案：在载片上依次制造TSV通孔、PAD结构；所述载片与目标载片键合；在所述载片背面挖凹槽若干，凹槽深度小于埋入芯片厚度，用例如耐高温胶水预固定所述埋入芯片，沉积介质层覆盖所述埋入芯片；进行芯片间的金属互联。
所述具体步骤如下：提供载片可以是普通P型硅片，在所述载片通过蚀刻工艺制作TSV通孔，本实施例直径范围优选1~30um，通孔范围深度为10~500um，；对所述TSV通孔依次填充介质层，所述填充介质材料是SiO2、Si3N4、Al2O3材料中的一种或者是任意组合；填充金属薄膜阻挡层，所述金属阻挡层填充材料可以为TiN或者TaN，填充导电材料，所述导电材料可以为W、Cu、Ag、Au或者多晶硅；进行例如CMP工艺使载片表面所述导电材料去除。其中，将制作TSV通孔的一面定义为载片正面，与之相对的一面为载片背面。
通过刻蚀工艺在所述载片正面制造所述PAD结构，作为混合键合（hybridbonding）界面，所述PAD材料可以为Au、Ag、Al、W或Cu中任意一种，通过PAD引出后续需要连线的上述TSV，进行RDL再布线；刻蚀完成的PAD结构进行阻挡层沉积，金属等导电材料填充；用例如CMP工艺使载片表面导电材料去除。
所述载片与其他载片例如硅片进行临时键合，以保护PAD结构，采用grind工艺粗磨载片背面厚度达到所需厚度，一般可以为预定设计载片厚度+（20~25um），再采用干法或湿法刻蚀继续减薄直至露出所述TSV通孔，进行CMP工艺细磨使载片表面平整，最后，去除临时键合载片。机械粗磨，干/湿法刻蚀和CMP细磨的工艺组合，减少对硅片表面的损伤，提高减薄效率。
所述键合工艺可选用金属/介质混合键合或介质键合，本实施例优选载片与目标载片（例如，晶圆）金属/介质混合键合，先通过plasma活化减薄后的所述TSV载片正面与所述目标载片待键合界面，进行预混合键合工艺后退火。上述目标载片除了上述的晶圆，还可以和其他类型载片。其中，键合方案可为载片正面和另一目标载片背面结合（face-back）,位置可颠倒，载片正面与另一目标载片正面相结合或两载片背面键合（face-face）。
通过光刻工艺制作VIA通孔，将所述埋入芯片待引出的PAD及载片上的TSV引出；在VIA通孔侧壁依次填充金属阻挡层和沉积金属，所述金属阻挡层填充材料为TiN或者TaN，所述金属沉积材料为W、Cu或者Au；重布线层，芯片间的金属互联采用AL互联工艺或者 Cu互联工艺。将所述埋入芯片与所述目标晶圆芯片进行电学连接。
在上述载片背面通过光刻，蚀刻工艺等挖凹槽，凹槽略大于所述埋入芯片大小，所述凹槽侧壁与底边的角度可以是直角或倾斜的角度，这样可以使得芯片于凹槽内更容易放置。凹槽深度小于埋入芯片厚度，高度差本公开不做限制，本实施例所述埋入芯片厚度与所述凹槽深度之间的高度差优选0.5~5um。所述埋入芯片在切割成单个芯片前需进行减薄工艺，使得切割后的芯片厚度小于载片晶圆厚度。用于所述芯片预固定的材料为耐高温胶水，所述耐高温胶水滴入所述凹槽后，放入芯片，高温固化胶水，温度为100~400℃，从而实现固定芯片的作用。二次固定采用介质沉积实现，其原理为所述芯片超出所述凹槽部分埋于所述介质层中，介质粘贴所述芯片上表面及所述芯片露出部分的各侧表面，同时介质紧密贴合所述载片，相比现有技术中介质直接在芯片表面沉积的方法，本公开在固定芯片，提高集成稳定性方面表现出极大优势，另外，此法可实现不同大小芯片之间的集成，具有极强的灵活性。
通过光刻，刻蚀工艺制作VIA通孔，将所述埋入芯片待引出的PAD及载片上的TSV引出；在VIA通孔侧壁依次填充金属阻挡层和沉积金属，所述金属阻挡层填充材料为TiN或者TaN，所述金属沉积材料为W、Cu或者Au；重布线层，芯片间的金属互联采用AL互联工艺或者Cu互联工艺，将所述埋入芯片与所述目标晶圆芯片实现电连接。
本技术方案的有益效果在于：通过在载片中埋入芯片，将不同大小的芯片D2D、D2W键合的三维集成方式转化成W2W的键合，大大提高了键合效率。W2W之间的键合选用了Cu-Cu混合键合，键合层性能稳定、脆性小,可具备良好的热、机械性能。通过光刻挖槽埋入芯片的方式，芯片间的相对位置由光刻定位，大大提高了键合对准精度，降低键合之后芯片间电学连接的难度。芯片埋入凹槽，先用耐高温胶水预固定芯片，后续再沉积介质层覆盖芯片，通过芯片与深槽的高度差再次固定芯片。不同尺寸的芯片经过两次固定，与载片结合稳固。本公开提供的方法具有普适性，灵活性强，可适用于同质（硅基芯片之间）、异质（硅基，非硅基芯片）、不同大小芯片间的三维集成，还可实现高密度、高集成度、高性能的多芯片三维集成。
上述说明仅是本公开的概述，为了能够更清楚了解本公开的技术手段，并可依照说明书的内容予以实施，以下以本公开的较佳实施例并配合附图详细说明如后。
附图说明
图1为本公开实施例提供的一种芯片埋入式键合工艺的三维集成制造方法流程图示意图。
图2为本公开实施例一提供的载片正面TSV通孔制造后示意图。
图3为本公开实施例一提供的载片正面PAD制造后的示意图。
图4为本公开实施例一提供的载片背面减薄后的示意图。
图5为本公开实施例一提供的载片正面与目标载片键合后的示意图。
图6为本公开实施例一提供的载片背面挖槽后的示意图。
图7为本公开实施例一提供的凹槽侧壁与底边为倾斜的角度的结构示意图。
图8为本公开实施例一提供的芯片埋入工艺的示意图。
图9为本公开实施例一提供的芯片埋入凹槽后的示意图。
图10为本公开实施例一提供的VIA引线后的示意图。
图11为本公开实施例一提供的金属互联后的示意图。
图12A、12B为本公开实施例三所提供的第一埋入芯片载片正面与第二埋入芯片载片正面键合的多芯片三维集成结构图。
图13A、 13B为本公开实施例四所提供的第三埋入芯片载片正面与第四埋入芯片载片背面键合的多芯片三维集成结构图。
图14A、14B为本公开实施例五所提供的大小不同芯片组合排列载片间背面键合的多芯片三维集成结构图。
图中：1.TSV通孔；2.载片；3.PAD结构；4.键合界面；5.目标晶圆；51. 目标晶圆正面；52.目标晶圆背面；7.第一芯片；8.第二芯片；9.第三芯片；10.VIA通孔;11.晶圆切割道；12.介质沉积层；14.第一埋入芯片载片；15.第二埋入芯片载片；16. 第三埋入芯片载片；17.第四埋入芯片载片；18.第四芯片；19.第五芯片；29.直角凹槽；30.斜角凹槽；101.通孔。
具体实施方式
下面将结合附图对本公开的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖 直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
本公开实施例提供的芯片埋入式键合工艺的三维集成制造方法流程图示意图，为了方便说明，目标载片就用硅片来举例说明。如图1所示包括：在载片上依次制造TSV通孔、PAD结构；所述载片与硅片键合；在所述载片背面挖槽若干，凹槽深度小于埋入芯片厚度，用耐高温胶水预固定所述埋入芯片，沉积介质层覆盖所述埋入芯片；进行芯片间的金属互联。
本实施例提供的载片2例如为普通P硅片，但不局限于此，也可以是SOI等其它类型的载片。本实施例提供载片2键合对象例如为晶圆，但不限于此，在另外实施例中载片键合对象也可以是埋入芯片的载片晶圆或其他芯片晶圆。
请参考图2，在提供的载片上刻蚀形成TSV通孔所刻蚀形成的TSV通孔1直径、深度范围应根据具体需求而定，本实施例中 TSV通孔1直径范围优选1~30um，通孔深度范围例如为10~500um。其中，将制作TSV通孔1的一面定义为载片2正面，与之相对的一面为载片背面。
TSV通孔1刻蚀和清洗完毕后，在孔壁填充介质材料，形成介质层，介质层完全覆盖TSV通孔1内壁，所述填充介质材料为绝缘介质材料，例如为SiO2、Si3N4、Al2O3中的一种或几种任意组合，本实施例优选SiO2与硅载片2直接接触。填充完介质层依次进行金属薄膜阻挡层、导电材料填充，所述金属阻挡层填充材料例如为TiN或者TaN，所述导电材料例如为W、Cu或者多晶硅，但不局限于此。最后对载片2进行CMP工艺去除硅表面导电材料，形成平整载片，从而进行下一步工艺。
请参考图3，在上述载片正面上制造PAD结构3，所述PAD材料为Au、Ag、AL或Cu，以本实施例选Cu，为下面金属/介质混合键合作准备。根据实际需要连线的所述TSV通孔1数量，可以进行RDL再布线工艺，然后进行PAD制作，完成PAD结构3。
请参考图4，减薄上述载片背面露出TSV通孔1。首先提供临时硅片与载片正面21键合，以保护PAD结构3，在减薄工艺结束后，去除临时键合的硅片。
请参考图5，埋入芯片载片正面与目标晶圆正面51键合(face-to-face)。
载片2与晶圆5之间的键合方式可以是混合键合、介质键合，本实施例选择金属/介质混合键合。本实施例先通过plasma活化减薄后的载片正面与目标晶圆正面51，plasma活化即利用不同的气氛产生的等离子体可形成不同的活性基团，例如氧基团如-OH（羟基官能团）或者氮基团如NH2（氨基官能团）等，这些活性基团能集中在材料表面，这就使得实现两种不同物质的键合变得非常容易，这是传统的表面处理工艺无法比拟法的。等离子活化后再将载片2与晶圆5进行混合键合，然后退火，退火工艺可增强混合键合强度，退火温度例如为200~400℃。在本实施例中，对目标晶圆键合面不做限制，埋入芯片载片正面也可与目标晶圆背面52键合。
载片与晶圆键合方案不限于face-to- face，在另外实施例中，刻蚀TSV通孔的一面为载片正面，芯片埋入一面即载片背面，载片背面与目标晶圆键合(face-to- back)，键合方法优选金属/介质混合键合，在载片正面制作TSV通孔，减薄载片背面，直至露出TSV通孔，在载片背面挖槽，埋入芯片若干，然后在埋入芯片一端制造PAD结构，将经上述处理过的载片背面与目标晶圆键合。等离子活化埋入芯片载片背面，沉积介质层，在介质层及键合层制造VIA通孔引线，再与目标晶圆的正面或背面键合，最后进行布线工艺，从而实现载片与晶圆之间的三维集成。埋入芯片载片正面与器件晶圆键合（face-to-face），相比埋入芯片载片背面与器件晶圆键合（face-to-back）方案，face-to-face键合方案所需工艺步骤更少，成本更低。但采用face-to-back键合方案，埋入芯片与器件晶圆距离更近，实际系统应用中必须考虑散热，电磁耦合等效应的影响。而采用face-to-face的方案，埋入芯片与器件晶圆还有较大空间可以做散热，电磁屏蔽等手段增强系统稳定性。本实施例中载片2与晶圆5先键合再减薄，通过键合使得载片与器件晶圆粘贴，一方面可以保护载片PAD结构3部分免受减薄机台吸盘的损伤 (一般晶圆背面减薄工艺需要晶圆正面翻片，去接触减薄机台的吸盘，会对晶圆正面有损伤)；同时器件晶圆5键合在载片2背面减薄时充当载片保护层的作用，减少破片风险。
此实施例中，在设计允许范围内，如果TSV工艺能力足够，TSV可以直接刻蚀到载片背面，省去步骤4的载片背面减薄工艺。
此实施例中，步骤5键合与步骤4减薄工艺顺序也可以调换，先进行键合工艺再减薄，以目标晶圆为支撑进行载片的减薄工艺，无需额外的临时硅片进行临时键合，也省去了后续减薄后的解键合，工艺更加简单。
请参考图6，在载片正面上挖槽，挖槽方式例如为光刻，所述芯片间的相对位置由光刻定位，大大提高了键合对准精度，降低键合之后芯片间电学连接的难度。
为了使芯片能够埋入载片，埋入芯片在切割成单个芯片前需进行减薄工艺，使得切割后的芯片厚度小于载片晶圆厚度,芯片减薄后的厚度根据实际工艺能力，工艺设计及器件进行调整。芯片越厚，载片需要挖槽的深度越深，载片应力变化也越大，对挖槽后续工艺的挑战也越大，芯片越薄，器件性能则会受到影响。
凹槽略大于芯片大小，凹槽29侧壁角度例如是直角，常规直角形状的芯片直接埋入相应凹槽29，沉积介质填充凹槽29侧壁剩余空间，方便芯片的埋入。以图7为例，凹槽30侧壁角度也可以是斜角。
请参考图8，载片2上凹槽埋入对应芯片。本实施例提供凹槽29，凹槽侧壁与底面的角度为直角。埋入的几个芯片为一种类型的芯片7，其材质、大小相同，芯片7厚度大于凹槽29深度，最后埋入载片凹槽29中，上述芯片数量以及排列方式不限于图8，实施例二提供两种大小不同、材质相同的芯片，大小芯片组合排列埋入载片中，实现多芯片在水平方向上的电连接。
请参考图9，实施例芯片埋入工艺的具体过程包括耐高温胶水分别滴入凹槽29，放入若干同种类型的第一芯片7，高温固化胶水，温度例如为100~400℃，从而实现芯片与凹槽底部的固定。后续再沉积介质，形成介质层12，覆盖上述芯片，通过芯片与凹槽的高度差再次固定芯片，埋入芯片7厚度与凹槽29深度之间的高度差例如为0.5~5um。相比传统直接在芯片上表面沉积介质相比，本实施例利用芯片7与凹槽的高度差，介质层12同时覆盖芯片7超出凹槽29部分的四个侧面及上表面，同时介质层12与除凹槽外载片2其他表面贴合，其固定芯片效果大大提升。
请参考图10和图11，对上述两层堆叠结构进行电连接。在上述已形成的堆叠结构中的载片2上制造VIA通孔10，在VIA通孔10侧壁填充材料形成金属阻挡层，金属阻挡层填充材料例如是TiN或TaN，但不限于此。进行完上述填充，再沉积金属，完成VIA通孔10的制造，金属沉积材料例如是W、Cu或Au，但不限于此。最后进行RDL布线，实现芯片与晶圆之间的电连接。
本公开实施例为载片2与晶圆5间键合，载片键合对象不限于晶圆，在实施例三中，参考图12A、12B，载片键合对象为埋入芯片的载片，以键合方案为face-to-face为例，实施例三提供四种类型不同的芯片，大小、尺寸都不同，第二芯片8与第三芯片9按一大一小组合埋入第一载片14，第四芯片18与第五芯片19也按一大一小组合埋入第二载片15，刻蚀TSV通孔的一面为载片正面，在载片正面上制作PAD，与正相对的一面为载片背面，在载片背面上埋入芯片若干，在此实施例中两载片埋入芯片的数量及芯片之间的排列方式等不作限定。第一埋入芯片载片14的正面与第二埋入芯片载片15的正面键合。实施例四提供四种类型的芯片，以图13A、13B为例，以刻蚀TSV通孔的一面为载片正面，第三埋入芯片载片16在载片的背面上埋入芯片，第四埋入芯片载片17以埋入芯片的面为背面，待埋入芯片大小不一，以大芯片和小芯片两两随机组合排列埋入对应的凹槽中，其中，第三埋入芯片载片16的正面与第四埋入芯片载片17的背面键合，第三埋入芯片载片16与第二埋入芯片载片17可互相颠倒待键合面，不局限于图13AB所示的键合方式，载片键合层形成通孔，可以进行电连接，实现两载片上芯片的三维集成。
在另外的实施例五中，提供四种不同类型的芯片，两种类型载片，以埋入芯片的一端为载片正面，不同芯片间任意组合埋入两载片正面，两载片正面相键合（face-face），两载片埋入芯片的数量及芯片之间的排列方式等限定于图14A、14B，再经上述实施例后续处理形成灵活度较佳的多芯片集成电路，具体可参考图14A、14B。
键合层承担着机械支撑与电气互连的作用,因而键合不佳,极易出现对位偏差甚至电连接异常等问题,严重影响器件性能和可靠性。针对键合键合效率，本技术方案提出混合键合方式，提高键合层的稳定性，脆性小,具备良好的热、机械性能；所述芯片间的相对位置由光刻定位，大大提高了键合对准精度，降低键合之后芯片间电学连接的难度，同时，混合键合减小了封装尺寸。针对芯片埋入工艺，本技术方案提出了利用凹槽与芯片的高度差二次固定芯片，不仅提升集成结构的稳定性，还大大增加了芯片埋入的灵活性，本方法可适用不同材质，不同尺寸芯片间的三维集成，得到高密度、高集成度、高性能的多芯片三维集成电路。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (12)

1.一种芯片埋入式键合工艺三维集成方法，其特征在于，包括如下步骤：
在载片上依次制造TSV通孔、PAD结构；所述载片与目标载片键合；在所述载片背面挖凹槽，凹槽深度小于待埋入芯片厚度，预固定所述埋入芯片，沉积介质层覆盖所述埋入芯片；进行芯片间的金属互联。
2.如权利要求1所述的一种芯片埋入式键合工艺三维集成方法，其特征在于，所述TSV通孔制造具体包括：在所述载片正面通过蚀刻工艺制作所述TSV通孔；对所述TSV通孔依次进行介质层、金属薄膜阻挡层、导电材料的填充；表面平整化。
3.如权利要求1所述的一种芯片埋入式键合工艺三维集成方法，其特征在于，所述PAD结构制造具体包括：通过刻蚀工艺在所述载片正面制造所述PAD结构，引出需要连线的所述TSV通孔，进行RDL再布线；刻蚀完成的所述PAD结构进行阻挡层沉积，导电材料填充；表面平整化。
4.如权利要求1所述的一种芯片埋入式键合工艺三维集成方法，其特征在于，在所述载片键合前，对所述载片背面进行减薄。
5.如权利要求1所述的一种芯片埋入式键合工艺三维集成方法，其特征在于，所述键合为金属/介质混合键合或介质键合。
6.如权利要求1所述的一种芯片埋入式键合工艺三维集成方法，其特征在于，所述载片与键合对象键合方案包括载片正面与相应目标载片正面或载片背面与目标载片背面键合（face-face），载片背面与相应目标载片正面或载片正面与目标载片背面键合（face-back）。
7.如权利要求1所述的一种芯片埋入式键合工艺三维集成方法，其特征在于，所述待埋入芯片间材质、尺寸相同或不同，任意组合排列埋入所述载片凹槽中。
8.如权利要求1所述的一种芯片埋入式键合工艺三维集成方法，其特征在于，所述凹槽略大于所述待埋入芯片大小，所述凹槽侧壁与底边的角度是直角或内斜角。
9.如权利要求7所述的一种芯片埋入式键合工艺三维集成方法，其特征在于，所述埋入芯片厚度与所述凹槽深度之间存在高度差为0.5~5um。
10.如权利要求1所述的一种芯片埋入式键合工艺三维集成方法，其特征在于，所述预固定芯片的材料为耐高温胶水。
11.如权利要求9所述的一种芯片埋入式键合工艺三维集成方法，其特征在于，所述预固定芯片方法为将所述耐高温胶水滴入所述凹槽，再放入芯片，高温固化胶水，从而固定芯片，所述高温范围为100~400℃。
12.如权利要求1所述的一种芯片埋入式键合工艺三维集成方法，其特征在于, 芯片间的金属互联具体包括：通过光刻，刻蚀形成通孔，将所述埋入芯片待引出的PAD及载片上的TSV引出；金属阻挡层和金属沉积；将所述埋入芯片与所述目标晶圆芯片进行电学连接。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113410170A (zh) * 2021-06-16 2021-09-17 武汉新芯集成电路制造有限公司 提高拣片效率的方法、三维集成芯片的制造方法及芯片

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150329353A1 (en) * 2014-05-13 2015-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Sensor integration with an outgassing barrier and a stable electrical signal path
CN105118815A (zh) * 2015-08-13 2015-12-02 上海航天测控通信研究所 一种基于铝基板的三维封装用垂直互连结构及其制备方法
CN106876356A (zh) * 2017-03-09 2017-06-20 华天科技（昆山）电子有限公司 芯片嵌入硅基式扇出型封装结构及其制作方法
US20180337160A1 (en) * 2017-05-16 2018-11-22 Raytheon Company Die encapsulation in oxide bonded wafer stack
CN110491853A (zh) * 2019-09-16 2019-11-22 中国电子科技集团公司第五十八研究所 一种硅基三维扇出集成封装方法及结构
US20200075520A1 (en) * 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
CN110993560A (zh) * 2019-11-13 2020-04-10 天津津航计算技术研究所 一种三维集成封装方法
CN111312697A (zh) * 2020-02-28 2020-06-19 西安微电子技术研究所 一种三维堆叠集成结构及其多芯片集成结构和制备方法
CN111341679A (zh) * 2020-02-28 2020-06-26 浙江集迈科微电子有限公司 一种超薄堆叠封装方式
CN111463137A (zh) * 2020-05-22 2020-07-28 中国电子科技集团公司第五十八研究所 一种硅基三维扇出集成封装方法及其结构

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150329353A1 (en) * 2014-05-13 2015-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Sensor integration with an outgassing barrier and a stable electrical signal path
CN105118815A (zh) * 2015-08-13 2015-12-02 上海航天测控通信研究所 一种基于铝基板的三维封装用垂直互连结构及其制备方法
CN106876356A (zh) * 2017-03-09 2017-06-20 华天科技（昆山）电子有限公司 芯片嵌入硅基式扇出型封装结构及其制作方法
US20180337160A1 (en) * 2017-05-16 2018-11-22 Raytheon Company Die encapsulation in oxide bonded wafer stack
CN110494975A (zh) * 2017-05-16 2019-11-22 雷索恩公司 氧化接合的晶圆堆叠中的管芯封装
US20200075520A1 (en) * 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
CN110491853A (zh) * 2019-09-16 2019-11-22 中国电子科技集团公司第五十八研究所 一种硅基三维扇出集成封装方法及结构
CN110993560A (zh) * 2019-11-13 2020-04-10 天津津航计算技术研究所 一种三维集成封装方法
CN111312697A (zh) * 2020-02-28 2020-06-19 西安微电子技术研究所 一种三维堆叠集成结构及其多芯片集成结构和制备方法
CN111341679A (zh) * 2020-02-28 2020-06-26 浙江集迈科微电子有限公司 一种超薄堆叠封装方式
CN111463137A (zh) * 2020-05-22 2020-07-28 中国电子科技集团公司第五十八研究所 一种硅基三维扇出集成封装方法及其结构

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
《惯性MEMS器件原理与实践》: "《惯性MEMS器件原理与实践》", 31 May 2016, 国防工业出版社 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113410170A (zh) * 2021-06-16 2021-09-17 武汉新芯集成电路制造有限公司 提高拣片效率的方法、三维集成芯片的制造方法及芯片
CN113410170B (zh) * 2021-06-16 2023-12-08 武汉新芯集成电路制造有限公司 提高拣片效率的方法、三维集成芯片的制造方法及芯片

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