CN110491853A - 一种硅基三维扇出集成封装方法及结构 - Google Patents
一种硅基三维扇出集成封装方法及结构 Download PDFInfo
- Publication number
- CN110491853A CN110491853A CN201910870925.4A CN201910870925A CN110491853A CN 110491853 A CN110491853 A CN 110491853A CN 201910870925 A CN201910870925 A CN 201910870925A CN 110491853 A CN110491853 A CN 110491853A
- Authority
- CN
- China
- Prior art keywords
- silicon substrate
- chip
- layer
- groove
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 94
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 94
- 239000010703 silicon Substances 0.000 title claims abstract description 94
- 238000005538 encapsulation Methods 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 239000000463 material Substances 0.000 claims abstract description 37
- 239000011521 glass Substances 0.000 claims abstract description 29
- 238000004806 packaging method and process Methods 0.000 claims abstract description 12
- 239000004033 plastic Substances 0.000 claims abstract description 9
- 229910000679 solder Inorganic materials 0.000 claims abstract description 9
- 230000008021 deposition Effects 0.000 claims abstract description 7
- 239000003292 glue Substances 0.000 claims description 18
- 239000004642 Polyimide Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 229920001721 polyimide Polymers 0.000 claims description 6
- 229910010272 inorganic material Inorganic materials 0.000 claims description 5
- 239000011147 inorganic material Substances 0.000 claims description 5
- 239000007769 metal material Substances 0.000 claims description 5
- 229910052681 coesite Inorganic materials 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 229910052906 cristobalite Inorganic materials 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 238000000227 grinding Methods 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229920000642 polymer Polymers 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 229910052682 stishovite Inorganic materials 0.000 claims description 3
- 238000003860 storage Methods 0.000 claims description 3
- 229910052718 tin Inorganic materials 0.000 claims description 3
- 229910052905 tridymite Inorganic materials 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 17
- 238000005516 engineering process Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开一种硅基三维扇出集成封装方法及结构，属于集成电路封装技术领域。首先提供背面沉积有截止层的硅基，在所述截止层上键合玻璃载板；接着在所述硅基正面刻蚀出凹槽和TSV通孔，在凹槽中埋入母芯片并用干膜材料填满；然后将若干个子芯片焊接到所述硅基正面，并塑封整个硅基正面；去除所述玻璃载板和所述截止层，在所述母芯片和硅基背面分别刻蚀凹槽并埋入子芯片；再用干膜材料填满，在子芯片的焊盘处开口，完成n层布线；最后制作阻焊层和凸点，最后减薄、切割完成封装。
Description
技术领域
本发明涉及集成电路封装技术领域，特别涉及一种硅基三维扇出集成封装方法及结构。
背景技术
随着集成电路技术的发展，封装与晶圆制造的边界出现交叉，有相互趋近、融合的趋势。当前及未来，封装不再仅仅是保护和引出作用，还具备了强大的集成能力，通过封装集成，解决半导体工艺目前的困局，即所谓超越摩尔定律。封装集成通过灵活的手段将多类型、多功能器件进行物理尺寸和性能上的整合，实现SOC希望达到但短期能很难达到的高性能、低功耗、小型化的效果。
近年来，随着摩尔定律逐渐走到尽头，扇出型三维封装由于可以高密度集成多功能异构芯片从而形成性能优异的微系统组件，受到越来越多的重视。扇出型三维封装技术形成的封装体互联密度高，相比传统的引线键合封装方案，具有更佳的性能优势，更轻薄的封装结构。扇出型三维封装技术对各类功能芯片的微系统进行再集成，实现高密度、小型化集成的功能组件，该技术不仅可以减少电子器件的体积和重量，同时还能改善电子系统的性能、减少信号的延迟、降低噪声和功率损耗等。
申请号为201910703380.8和201610098740.2的专利使用硅基重构晶圆并扇出晶圆级封装，实现了三维集成封装。但是在这些三维扇出型封装结构中，只在硅基的一面埋入芯片，另外一面仅仅制作重布线和凸点完成电性互连。很显然，这种三维扇出型封装没有最大化的将硅基利用起来，也没有实现硅基三维扇出型封装的最高密度集成。
发明内容
本发明的目的在于提供一种硅基三维扇出集成封装方法及结构，以解决现有的硅基三维扇出型封装集成度不高的问题。
为解决上述技术问题，本发明提供一种硅基三维扇出集成封装方法，包括：
提供背面沉积有截止层的硅基，在所述截止层上键合玻璃载板；
在所述硅基正面刻蚀出凹槽和TSV通孔，在凹槽中埋入母芯片并用干膜材料填满；
将若干个子芯片焊接到所述硅基正面，并塑封整个硅基正面；
去除所述玻璃载板和所述截止层，在所述母芯片和硅基背面分别刻蚀凹槽并埋入子芯片；
用干膜材料填满，在子芯片的焊盘处开口，完成n层布线；
制作阻焊层和凸点，最后减薄、切割完成封装。
可选的，所述截止层的材质为无机材料的一种或几种，或金属材料的一种或几种，其厚度不小于0.1μm，
所述无机材料包括SiO2、SiC和SiN；
所述金属材料包括Al、Cu、Ni、Sn和Au。
可选的，所述玻璃载板包括键合玻璃和形成在所述键合玻璃上的临时键合激光反应层；
所述临时键合激光反应层通过临时键合胶与所述截止层键合；
所述键合玻璃的厚度不小于100μm；所述临时键合胶的厚度不小于1μm，所述临时键合激光反应层的厚度不小于0.1μm。
可选的，在在所述硅基背面刻蚀出凹槽和TSV通孔，在凹槽中埋入母芯片并用干膜材料填满包括：
通过研磨或刻蚀将硅基背面减薄至目标厚度，再刻蚀出凹槽和TSV通孔；
在所述硅基背面进行第一层布线，使所述TSV通孔与所述硅基背面互连；
在所述凹槽中通过临时粘合胶埋入母芯片，其焊盘面朝外；
将所述母芯片与所述硅基间的空隙用干膜材料填满，同时将表面制作平整；
在所述母芯片的焊盘和所述第一层布线的焊盘处开口，完成第二层布线到第n层布线，所述开口尺寸在1μm以上。
可选的，所述凹槽大小根据待埋入母芯片尺寸决定，深度至少10μm；所述TSV通孔深度与所述凹槽一致；所述凹槽和所述TSV通孔的数量均不小于1；
所述母芯片和所述临时粘合胶总厚度与所述凹槽深度的误差不超过5μm；所述母芯片为1颗或多颗，多颗母芯片同时埋入一个凹槽或者每个母芯片分别埋入一个凹槽；
所述母芯片是包括FPGA、CPU和GPU在内的处理器芯片。
可选的，所述干膜材料为包括树脂类和聚酰亚胺类在内的聚合物材质。
可选的，所述子芯片包括数模、射频、无源器件、DSP、存储和桥连接。
可选的，通过塑封材料塑封整个硅基正面，所述塑封材料是包括树脂类和聚酰亚胺类在内的聚合物。
本发明还提供了一种硅基三维扇出集成封装结构，包括硅基，
所述硅基第一面设置有第一布线层和母芯片，所述第一布线层和所述母芯片通过再布线层和微凸点与第一组子芯片焊接相连；
所述硅基第二面和所述母芯片背面埋置有第二组子芯片，并依次制作有n层布线、阻焊层和凸点。
在本发明中提供了一种硅基三维扇出集成封装方法及结构，首先提供背面沉积有截止层的硅基，在所述截止层上键合玻璃载板；接着在所述硅基正面刻蚀出凹槽和TSV通孔，在凹槽中埋入母芯片并用干膜材料填满；然后将若干个子芯片焊接到所述硅基正面，并塑封整个硅基正面；去除所述玻璃载板和所述截止层，在所述母芯片和硅基背面分别刻蚀凹槽并埋入子芯片；再用干膜材料填满，在子芯片的焊盘处开口，完成n层布线；最后制作阻焊层和凸点，最后减薄、切割完成封装。
本发明通过使用硅基实现双面芯片埋入，最大化的利用了硅基基体和母芯片基体，完成高密度异构芯片(如CPU、DSP、FPGA和HBM等)三维集成，其封装效率、集成度、性能大大提高。
附图说明
图1是本发明提供的硅基三维扇出集成封装方法流程示意图；
图2是硅基背面沉积有截止层的示意图；
图3是玻璃载板的示意图；
图4硅基和玻璃载板键合在一起的示意图；
图5是在硅基背面刻蚀TSV通孔和凹槽的示意图；
图6是形成第一层布线的示意图；
图7是埋入母芯片的示意图；
图8是填充干膜材料并开口和再布线后示意图；
图9是焊接子芯片的的示意图；
图10是塑封硅基正面的示意图；
图11是拆掉玻璃载板并清洗临时键合胶的示意图；
图12是清洗临时粘合胶的示意图；
图13是在硅基和母芯片背面刻蚀凹槽的示意图；
图14是埋入子芯片的示意图；
图15是用干膜材料填充子芯片与硅基间空隙并开口的示意图；
图16是形成n层布线的示意图；
图17是制作阻焊层和凸点后的示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种硅基三维扇出集成封装方法及结构作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明实施例一提供了一种硅基三维扇出集成封装方法，其流程如图1所示，包括：
步骤S11、提供背面沉积有截止层的硅基，在所述截止层上键合玻璃载板；
步骤S12、在所述硅基正面刻蚀出凹槽和TSV通孔，在凹槽中埋入母芯片并用干膜材料填满；
步骤S13、将若干个子芯片焊接到所述硅基正面，并塑封整个硅基正面；
步骤S14、去除所述玻璃载板和所述截止层，在所述母芯片和硅基背面分别刻蚀凹槽并埋入子芯片；
步骤S15、用干膜材料填满，在子芯片的焊盘处开口，完成n层布线；
步骤S16、制作阻焊层和凸点，最后减薄、切割完成封装。
具体的，如图2所示，首先提供硅基101，所述硅基101背面沉积有截止层102；所述截止层102的材质为无机材料的一种或几种，如SiO2、SiC和SiN等，或金属材料的一种或几种，Al、Cu、Ni、Sn和Au等；所述截止层102厚度不小于0.1μm。
在所述截止层102上键合玻璃载板。具体的，所述玻璃载板如图3所示，包括键合玻璃201和形成在所述键合玻璃201上的临时键合激光反应层202；所述临时键合激光反应层202通过临时键合胶203与所述截止层102键合，如图4所示。所述键合玻璃201的厚度不小于100μm；所述临时键合胶203的厚度不小于1μm，所述临时键合激光反应层202的厚度不小于0.1μm。
接着通过研磨或刻蚀将硅基101背面减薄至目标厚度，再刻蚀出凹槽104和TSV通孔103，如图5所示；所述凹槽104大小根据待埋入母芯片尺寸决定，深度至少10μm；所述TSV通孔103深度与所述凹槽104一致；所述凹槽104和所述TSV通孔103的数量均不小于1；
如图6，在所述硅101背面形成第一层布线105，使所述TSV通孔103与所述硅基101背面互连；在所述凹槽104中通过临时粘合胶303埋入母芯片301，所述母芯片301的焊盘302面朝外，如图7。具体的，所述母芯片301和所述临时粘合胶303总厚度与所述凹槽104深度的误差不超过5μm；所述母芯片301为1颗或多颗，多颗母芯片同时埋入一个凹槽或者每个母芯片分别埋入一个凹槽；进一步的，所述母芯片301是包括FPGA、CPU和GPU在内的处理器芯片。
然后将所述母芯片301与所述硅基101间的空隙用干膜材料106填满，同时将表面制作平整；所述干膜材料106为包括树脂类和聚酰亚胺类在内的聚合物材质。之后如图8，利用光刻技术在所述母芯片301的焊盘302和所述第一层布线105的焊盘处开口，完成再布线层107，所述开口尺寸在1μm以上。
如图9所示，利用倒装焊技术将若干个子芯片(包括子芯片304和子芯片305)通过微凸点306焊接到所述硅基101正面再布线后露出的焊盘上，并通过塑封材料108塑封整个硅基101正面，将子芯片四个侧边完全包裹起来，以提高封装可靠性，如图10。进一步的，所述子芯片数量不少于1个，可以为数模、射频、无源器件、DSP、存储和桥连接等芯片；更进一步的，所述塑封材料108是包括树脂类和聚酰亚胺类在内的聚合物。
将所述玻璃载板拆掉，并清洗干净所述临时键合胶203，将所述硅基101背面的截止层102露出，如图11所示；通过刻蚀技术去掉所述截止层102，也将所述临时粘合胶303清洗掉，露出所述母芯片301和所述硅基的背面，如图12所示；然后利用干法刻蚀、湿法刻蚀或喷砂技术在所述母芯片301和硅基101的背面分别刻蚀凹槽(包括所述母芯片301背面的凹槽312和所述硅基101背面的凹槽307)，如图13所示；具体的，凹槽尺寸要大于待埋入子芯片的尺寸，凹槽的数量大于1；在凹槽312和凹槽307中通过永久粘合胶309分别埋入子芯片(包括子芯片308、子芯片310和子芯片311)，焊球朝外，如图14所示；所述永久粘合胶309为高分子材质。
请参见图15，使用真空压膜技术，将埋入的子芯片与硅基间的空隙用干膜材料113填满，同时将硅基101背面制作平整，利用光刻技术在埋入的子芯片(包括子芯片308、子芯片310和子芯片311)的焊盘处开口，开口尺寸在1μm以上。之后利用光刻、物理气相沉积、电镀和化镀技术完成n层布线110，如图16所示；其中，所述干膜材料113与所述干膜材料106一样，为包括树脂类和聚酰亚胺类在内的聚合物材质。
最后制作阻焊层111和凸点112，最后减薄、切割完成封装，如图17所示。
如图17所示是最终形成的硅基三维扇出集成封装结构，包括硅基101，所述硅基101第一面设置有第一布线层105和母芯片301，所述第一布线层105和所述母芯片301通过再布线层107和微凸点306与第一组子芯片焊接相连；所述硅基101第二面和所述母芯片301背面埋置有第二组子芯片，并依次制作有n层布线110、阻焊层111和凸点112。其中，所述第一组子芯片包括子芯片304和子芯片305，所述第二组子芯片包括子芯片308、子芯片310和子芯片311。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (9)
1.一种硅基三维扇出集成封装方法，其特征在于，包括：
提供背面沉积有截止层的硅基，在所述截止层上键合玻璃载板；
在所述硅基正面刻蚀出凹槽和TSV通孔，在凹槽中埋入母芯片并用干膜材料填满；
将若干个子芯片焊接到所述硅基正面，并塑封整个硅基正面；
去除所述玻璃载板和所述截止层，在所述母芯片和硅基背面分别刻蚀凹槽并埋入子芯片；
用干膜材料填满，在子芯片的焊盘处开口，完成n层布线；
制作阻焊层和凸点，最后减薄、切割完成封装。
2.如权利要求1所述的硅基三维扇出集成封装方法，其特征在于，所述截止层的材质为无机材料的一种或几种，或金属材料的一种或几种，其厚度不小于0.1μm，
所述无机材料包括SiO2、SiC和SiN；
所述金属材料包括Al、Cu、Ni、Sn和Au。
3.如权利要求1所述的硅基三维扇出集成封装方法，其特征在于，所述玻璃载板包括键合玻璃和形成在所述键合玻璃上的临时键合激光反应层；
所述临时键合激光反应层通过临时键合胶与所述截止层键合；
所述键合玻璃的厚度不小于100μm；所述临时键合胶的厚度不小于1μm，所述临时键合激光反应层的厚度不小于0.1μm。
4.如权利要求1所述的硅基三维扇出集成封装方法，其特征在于，在在所述硅基背面刻蚀出凹槽和TSV通孔，在凹槽中埋入母芯片并用干膜材料填满包括：
通过研磨或刻蚀将硅基背面减薄至目标厚度，再刻蚀出凹槽和TSV通孔；
在所述硅基背面进行第一层布线，使所述TSV通孔与所述硅基背面互连；
在所述凹槽中通过临时粘合胶埋入母芯片，其焊盘面朝外；
将所述母芯片与所述硅基间的空隙用干膜材料填满，同时将表面制作平整；
在所述母芯片的焊盘和所述第一层布线的焊盘处开口，完成第二层布线到第n层布线，所述开口尺寸在1μm以上。
5.如权利要求4所述的硅基三维扇出集成封装方法，其特征在于，所述凹槽大小根据待埋入母芯片尺寸决定，深度至少10μm；所述TSV通孔深度与所述凹槽一致；所述凹槽和所述TSV通孔的数量均不小于1；
所述母芯片和所述临时粘合胶总厚度与所述凹槽深度的误差不超过5μm；所述母芯片为1颗或多颗，多颗母芯片同时埋入一个凹槽或者每个母芯片分别埋入一个凹槽；
所述母芯片是包括FPGA、CPU和GPU在内的处理器芯片。
6.如权利要求1所述的硅基三维扇出集成封装方法，其特征在于，所述干膜材料为包括树脂类和聚酰亚胺类在内的聚合物材质。
7.如权利要求1所述的硅基三维扇出集成封装方法，其特征在于，所述子芯片包括数模、射频、无源器件、DSP、存储和桥连接。
8.如权利要求1所述的硅基三维扇出集成封装方法，其特征在于，通过塑封材料塑封整个硅基正面，所述塑封材料是包括树脂类和聚酰亚胺类在内的聚合物。
9.一种硅基三维扇出集成封装结构，包括硅基(101)，其特征在于，
所述硅基(101)第一面设置有第一布线层(105)和母芯片(301)，所述第一布线层(105)和所述母芯片(301)通过再布线层(107)和微凸点(306)与第一组子芯片焊接相连；
所述硅基(101)第二面和所述母芯片(301)背面埋置有第二组子芯片，并依次制作有n层布线(110)、阻焊层(111)和凸点(112)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910870925.4A CN110491853A (zh) | 2019-09-16 | 2019-09-16 | 一种硅基三维扇出集成封装方法及结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910870925.4A CN110491853A (zh) | 2019-09-16 | 2019-09-16 | 一种硅基三维扇出集成封装方法及结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110491853A true CN110491853A (zh) | 2019-11-22 |
Family
ID=68558073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910870925.4A Pending CN110491853A (zh) | 2019-09-16 | 2019-09-16 | 一种硅基三维扇出集成封装方法及结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110491853A (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110911291A (zh) * | 2019-12-17 | 2020-03-24 | 中国电子科技集团公司第五十八研究所 | 一种树脂型晶圆级扇出集成封装方法及结构 |
| CN111463137A (zh) * | 2020-05-22 | 2020-07-28 | 中国电子科技集团公司第五十八研究所 | 一种硅基三维扇出集成封装方法及其结构 |
| CN112234053A (zh) * | 2020-10-15 | 2021-01-15 | 联合微电子中心有限责任公司 | 晶圆堆叠方法、晶圆堆叠结构和半导体封装 |
| CN112331617A (zh) * | 2020-11-05 | 2021-02-05 | 联合微电子中心有限责任公司 | 一种埋入式键合工艺三维集成方法 |
| WO2022183584A1 (zh) * | 2021-03-01 | 2022-09-09 | 北京大学 | 一种柔性混合电子系统加工方法和柔性混合电子系统 |
| CN115312496A (zh) * | 2022-07-12 | 2022-11-08 | 武汉大学 | 基于后通孔技术的三维半导体集成封装结构及工艺 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080157316A1 (en) * | 2007-01-03 | 2008-07-03 | Advanced Chip Engineering Technology Inc. | Multi-chips package and method of forming the same |
| US20080315398A1 (en) * | 2007-06-22 | 2008-12-25 | Hsing-Lun Lo | Packaging substrate with embedded chip and buried heatsink |
| CN102915983A (zh) * | 2011-08-05 | 2013-02-06 | 欣兴电子股份有限公司 | 嵌埋有中介层的封装基板及其制法 |
| US20150021081A1 (en) * | 2013-07-16 | 2015-01-22 | Sony Corporation | Wiring substrate, method of manufacturing wiring substrate, component-embedded glass substrate, and method of manufacturing component-embedded glass substrate |
| CN107768317A (zh) * | 2016-08-18 | 2018-03-06 | 苏州迈瑞微电子有限公司 | 一种低剖面多芯片封装结构及其制造方法 |
| CN210296354U (zh) * | 2019-09-16 | 2020-04-10 | 中国电子科技集团公司第五十八研究所 | 一种硅基三维扇出集成封装结构 |
-
2019
- 2019-09-16 CN CN201910870925.4A patent/CN110491853A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080157316A1 (en) * | 2007-01-03 | 2008-07-03 | Advanced Chip Engineering Technology Inc. | Multi-chips package and method of forming the same |
| US20080315398A1 (en) * | 2007-06-22 | 2008-12-25 | Hsing-Lun Lo | Packaging substrate with embedded chip and buried heatsink |
| CN102915983A (zh) * | 2011-08-05 | 2013-02-06 | 欣兴电子股份有限公司 | 嵌埋有中介层的封装基板及其制法 |
| US20150021081A1 (en) * | 2013-07-16 | 2015-01-22 | Sony Corporation | Wiring substrate, method of manufacturing wiring substrate, component-embedded glass substrate, and method of manufacturing component-embedded glass substrate |
| CN107768317A (zh) * | 2016-08-18 | 2018-03-06 | 苏州迈瑞微电子有限公司 | 一种低剖面多芯片封装结构及其制造方法 |
| CN210296354U (zh) * | 2019-09-16 | 2020-04-10 | 中国电子科技集团公司第五十八研究所 | 一种硅基三维扇出集成封装结构 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110911291A (zh) * | 2019-12-17 | 2020-03-24 | 中国电子科技集团公司第五十八研究所 | 一种树脂型晶圆级扇出集成封装方法及结构 |
| CN111463137A (zh) * | 2020-05-22 | 2020-07-28 | 中国电子科技集团公司第五十八研究所 | 一种硅基三维扇出集成封装方法及其结构 |
| CN111463137B (zh) * | 2020-05-22 | 2024-05-28 | 中国电子科技集团公司第五十八研究所 | 一种硅基三维扇出集成封装方法及其结构 |
| CN112234053A (zh) * | 2020-10-15 | 2021-01-15 | 联合微电子中心有限责任公司 | 晶圆堆叠方法、晶圆堆叠结构和半导体封装 |
| CN112331617A (zh) * | 2020-11-05 | 2021-02-05 | 联合微电子中心有限责任公司 | 一种埋入式键合工艺三维集成方法 |
| WO2022183584A1 (zh) * | 2021-03-01 | 2022-09-09 | 北京大学 | 一种柔性混合电子系统加工方法和柔性混合电子系统 |
| CN115312496A (zh) * | 2022-07-12 | 2022-11-08 | 武汉大学 | 基于后通孔技术的三维半导体集成封装结构及工艺 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110491853A (zh) | 一种硅基三维扇出集成封装方法及结构 | |
| CN111312697B (zh) | 一种三维堆叠集成结构及其多芯片集成结构和制备方法 | |
| US7605463B2 (en) | Interposer and method for producing the same and electronic device | |
| KR100253116B1 (ko) | Le방법을 이용한 칩사이즈 패키지의 제조방법 | |
| EP3422398A1 (en) | Silicon substrate embedded, fan-out, 3d package structure | |
| CN110310895B (zh) | 一种埋入tsv转接芯片硅基扇出型三维集成封装方法及结构 | |
| CN113257778B (zh) | 一种3d堆叠且背部导出的扇出型封装结构及其制造方法 | |
| CN110379780B (zh) | 一种硅基扇出型晶圆级封装方法及结构 | |
| CN110416091A (zh) | 一种硅基扇出型封装方法及结构 | |
| JP3660918B2 (ja) | 半導体装置及びその製造方法 | |
| CN111463137B (zh) | 一种硅基三维扇出集成封装方法及其结构 | |
| CN110299294A (zh) | 一种三维系统级集成硅基扇出型封装方法及结构 | |
| TWI715055B (zh) | 一種類扇出多元件混合積體軟性微系統及其製備方法 | |
| TW202203404A (zh) | 半導體元件及製造方法 | |
| CN110610868A (zh) | 一种3d扇出型封装方法及结构 | |
| CN112908947A (zh) | 一种塑封封装结构及其制造方法 | |
| CN102544040B (zh) | 利用TSV技术实现GaAs图像传感器的圆片级封装方法 | |
| CN110148587A (zh) | 扇出型天线封装结构及封装方法 | |
| CN110148588A (zh) | 一种扇出型天线封装结构及其封装方法 | |
| WO2022012474A1 (zh) | 晶圆级封装方法以及封装结构 | |
| CN210223949U (zh) | 一种三维系统级集成硅基扇出型封装结构 | |
| CN105810593A (zh) | 一种扇出型封装结构及其封装方法 | |
| CN210296299U (zh) | 一种树脂型三维扇出集成封装结构 | |
| CN210296354U (zh) | 一种硅基三维扇出集成封装结构 | |
| CN110491792A (zh) | 一种树脂型三维扇出集成封装方法及结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |