CN112234053A - 晶圆堆叠方法、晶圆堆叠结构和半导体封装 - Google Patents

Abstract

公开了一种晶圆堆叠方法、晶圆堆叠结构和半导体封装，该方法包括：在第一晶圆中形成第一硅通孔；在所述第一晶圆的对应所述第一硅通孔的位置上，形成第一焊盘；在所述第一晶圆的靠近所述第一焊盘的一侧，将所述第一晶圆键合到第二晶圆；在所述第一晶圆的背离所述第一焊盘的一侧，形成至少一个第一凹槽；在所述至少一个第一凹槽中埋入至少一个第一芯片；以及在所述第一晶圆的靠近所述至少一个第一芯片的一侧，形成第一金属布线。

Description

晶圆堆叠方法、晶圆堆叠结构和半导体封装

技术领域

本公开涉及半导体技术领域，特别是涉及一种晶圆堆叠方法、晶圆堆叠结构和半导体封装。

背景技术

当前硅基集成电路已逐步显现出拐点，产业进入成熟期的后摩尔时代，对三维集成技术创新的需求愈加迫切。

三维集成技术可以将多层功能单元在Z轴方向垂直键合堆叠，并形成一体化集成芯片系统，解决了单片工艺在多维度、多层级和多要素集成的难题。

现行的三维集成技术键合技术主要采用芯片-芯片(D2D)、芯片-晶圆(D2W)、晶圆-晶圆(W2W)的键合技术，其中，针对相同芯片大小的三维集成方式，可以采用W2W键合方式。但是针对不同芯片大小的三维集成技术，主要采用芯片-芯片(D2D)或者芯片-晶圆(D2W)的键合方式。

然而，对于芯片-芯片(D2D)或者芯片-晶圆(D2W)的键合方式而言，其键合效率低，无法满足三维集成技术的需求。

发明内容

提供一种缓解、减轻或者甚至消除上述问题中的一个或多个的机制将是有利的。

根据本公开的一个方面，提供了一种晶圆堆叠方法，包括：在第一晶圆中形成第一硅通孔；在所述第一晶圆的对应所述第一硅通孔的位置上，形成第一焊盘；在所述第一晶圆的靠近所述第一焊盘的一侧，将所述第一晶圆键合到第二晶圆；在所述第一晶圆的背离所述第一焊盘的一侧，形成至少一个第一凹槽；在所述至少一个第一凹槽中埋入至少一个第一芯片；以及在所述第一晶圆的靠近所述至少一个第一芯片的一侧，形成第一金属布线。

根据本公开的另一方面，提供了一种晶圆堆叠结构，包括：第一晶圆，所述第一晶圆包括：第一硅通孔；第一焊盘；所述第一焊盘形成在对应所述第一硅通孔的位置上；至少一个第一凹槽，所述至少一个第一凹槽形成在所述第一晶圆的背离所述第一焊盘的一侧；至少一个第一芯片，所述至少一个第一芯片埋入在所述至少一个第一凹槽中；以及第一金属布线，所述第一金属布线形成在所述第一晶圆的背离所述第一焊盘的一侧；以及第二晶圆，所述第二晶圆与所述第一晶圆的靠近所述第一焊盘的一侧键合。

根据本公开的又一方面，提供了一种半导体封装，包括如上所述的晶圆堆叠结构。

根据在下文中所描述的实施例，本公开的这些和其它方面将是清楚明白的，并且将参考在下文中所描述的实施例而被阐明。

附图说明

在下面结合附图对于示例性实施例的描述中，本公开的更多细节、特征和优点被公开，在附图中：

图1A至图1B是示出已有的芯片-晶圆(D2W)和芯片-芯片(D2D)方式的堆叠工艺的示意图；

图2是根据本公开示例性实施例的晶圆堆叠方法的流程图；

图3A至图3G是根据本公开示例性实施例的通过图2的方法的各个步骤形成的示例结构的示意图；

图4A至图4B是根据本公开示例性实施例的对图2中的晶圆进行减薄的示例结构示意图；

图5是根据本公开示例性实施例的晶圆堆叠结构的示意图；

图6A至图6G是根据本公开示例性实施例的晶圆堆叠方法的各个步骤形成的示例结构的示意图；以及

图7A至图7G是根据本公开另一示例性实施例的晶圆堆叠方法的各个步骤形成的示例结构的示意图。

具体实施方式

将理解的是，尽管术语第一、第二、第三等等在本文中可以用来描述各种元件、部件、区、层和/或部分，但是这些元件、部件、区、层和/或部分不应当由这些术语限制。这些术语仅用来将一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分相区分。因此，下面讨论的第一元件、部件、区、层或部分可以被称为第二元件、部件、区、层或部分而不偏离本公开的教导。

诸如“在…下面”、“在…之下”、“较下”、“在…下方”、“在…之上”、“较上”等等之类的空间相对术语在本文中可以为了便于描述而用来描述如图中所图示的一个元件或特征与另一个(些)元件或特征的关系。将理解的是，这些空间相对术语意图涵盖除了图中描绘的取向之外在使用或操作中的器件的不同取向。例如，如果翻转图中的器件，那么被描述为“在其他元件或特征之下”或“在其他元件或特征下面”或“在其他元件或特征下方”的元件将取向为“在其他元件或特征之上”。因此，示例性术语“在…之下”和“在…下方”可以涵盖在…之上和在…之下的取向两者。诸如“在…之前”或“在…前”和“在…之后”或“接着是”之类的术语可以类似地例如用来指示光穿过元件所依的次序。器件可以取向为其他方式(旋转90度或以其他取向)并且相应地解释本文中使用的空间相对描述符。另外，还将理解的是，当层被称为“在两个层之间”时，其可以是在该两个层之间的唯一的层，或者也可以存在一个或多个中间层。

本文中使用的术语仅出于描述特定实施例的目的并且不意图限制本公开。如本文中使用的，单数形式“一个”、“一”和“该”意图也包括复数形式，除非上下文清楚地另有指示。将进一步理解的是，术语“包括”和/或“包含”当在本说明书中使用时指定所述及特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组的存在或添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组。如本文中使用的，术语“和/或”包括相关联的列出项目中的一个或多个的任意和全部组合，并且短语“A和B中的至少一个”是指仅A、仅B、或A和B两者。

将理解的是，当元件或层被称为“在另一个元件或层上”、“连接到另一个元件或层”、“耦合到另一个元件或层”或“邻近另一个元件或层”时，其可以直接在另一个元件或层上、直接连接到另一个元件或层、直接耦合到另一个元件或层或者直接邻近另一个元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接在另一个元件或层上”、“直接连接到另一个元件或层”、“直接耦合到另一个元件或层”、“直接邻近另一个元件或层”时，没有中间元件或层存在。然而，在任何情况下“在…上”或“直接在…上”都不应当被解释为要求一个层完全覆盖下面的层。

本文中参考本公开的理想化实施例的示意性图示(以及中间结构)描述本公开的实施例。正因为如此，应预期例如作为制造技术和/或公差的结果而对于图示形状的变化。因此，本公开的实施例不应当被解释为限于本文中图示的区的特定形状，而应包括例如由于制造导致的形状偏差。因此，图中图示的区本质上是示意性的，并且其形状不意图图示器件的区的实际形状并且不意图限制本公开的范围。

除非另有定义，本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员所通常理解的相同含义。将进一步理解的是，诸如那些在通常使用的字典中定义的之类的术语应当被解释为具有与其在相关领域和/或本说明书上下文中的含义相一致的含义，并且将不在理想化或过于正式的意义上进行解释，除非本文中明确地如此定义。

如本文使用的，术语芯片和裸片可以互换使用，除非这种互换会引起冲突。应当理解，术语“层”包括薄膜，除非另有说明，否则不应当解释为指示垂直或水平厚度。

在堆叠工艺中，可以对于不同大小的芯片(Die)进行堆叠。例如，如图1A所示，晶圆(Wafer)110可以包括多个第一芯片101。为了实现将第二芯片102和第一芯片101的堆叠，可采用芯片-晶圆(D2W)方式的堆叠工艺，将第二芯片102与包括第一芯片101的晶圆110进行键合。第一芯片102和晶圆110之间的键合界面为第一键合界面SF1。之后，将第三芯片103与第二芯片102进行键合，两者之间的键合界面为第二键合界面SF2。由此，实现了第一芯片101、第二芯片102和第三芯片103的堆叠。

图1B示出了一种芯片-芯片(D2D)方式的堆叠工艺的示意图。其中，第一芯片101、第二芯片102和第三芯片103两两之间进行键合，以实现堆叠结构。

然而，无论是图1A示出的堆叠工艺，还是图1B示出的堆叠工艺，键合效率都比较低。此外，当需要进行多芯片的芯片-晶圆(D2W)或芯片-芯片(D2D)方式的堆叠工艺时，工艺难度增加。并且，随着堆叠层数的增加，例如大于或等于三层，工艺难度将进一步增加，降低了键合效率。

根据本公开的示例性实施例，提供了一种晶圆堆叠方法，该方法能够提高键合效率。

图2是示出根据本公开示例性实施例的晶圆堆叠方法的流程图。如图2所示，所述晶圆堆叠方法可以包括：步骤S101，在第一晶圆中形成第一硅通孔；步骤S102，在所述第一晶圆的对应所述第一硅通孔的位置上，形成第一焊盘；步骤S103，在所述第一晶圆的靠近所述第一焊盘的一侧，将所述第一晶圆键合到第二晶圆；步骤S104，在所述第一晶圆的背离所述第一焊盘的一侧，形成至少一个第一凹槽；步骤S105，在所述至少一个第一凹槽中埋入至少一个第一芯片；以及步骤S106，在所述第一晶圆的靠近所述至少一个第一芯片的一侧，形成第一金属布线。

由此，通过将第一芯片埋入第一晶圆之中，能够通过第一晶圆与第二晶圆的键合来实现第一芯片与第二晶圆的键合。因此，能够将芯片-芯片(D2D)或者芯片-晶圆(D2W)的键合方式转化成晶圆-晶圆(W2W)的键合方式，从而提高了键合效率。

第一金属布线可以用于实现芯片间的金属互联。示例性地，可以采用重布线技术(RDL)来形成第一金属布线。

图3A至3G是根据本公开示例性实施例的通过图2的方法的各个步骤形成的示例结构的示意图。

如图3A所示，在步骤S101中，在第一晶圆310中形成第一硅通孔304。

第一晶圆310可以是任何类型的绝缘体上半导体衬底。在一些实施例中，第一晶圆310可以是绝缘体上硅(silicon-on-insulator,SOI)衬底。SOI衬底对于集成光子器件具有良好的特性。

硅通孔(Through Silicon Via，TSV)技术是一项高密度封装技术，其能够通过铜、钨、多晶硅等导电物质的填充，实现垂直电气互连。硅通孔技术可以通过垂直互连减小互连长度，减小信号延迟，实现器件集成的小型化。主要工艺例如可以包括如下几个部分：通过刻蚀形成通孔；绝缘层、阻挡层和种子层的淀积；以及，铜或其它金属材料的填充(电镀)等等。

作为示例，如图3A所示的硅通孔从上至下穿通了第一晶圆310。在第一晶圆的厚度较薄的情况下，可以形成穿通第一晶圆的硅通孔。然而，如图3A所示的结构仅仅是示例，而并非是对本公开的限制。根据一些实施例，也可以将硅通孔形成在第一晶圆的一部分中，并通过后续进行的减薄工艺，来实现穿通第一晶圆的硅通孔，如以下参照图4A和4B所描述的。

接下来，如图3B所示，在步骤S102中，在第一晶圆310的对应第一硅通孔304的位置上，形成第一焊盘305。

在一些实施例中，第一焊盘的材料可以包括Au、Ag、Al或Cu。例如，第一焊盘305可以包括布线和覆铜。

接下来，如图3C所示，在步骤S103中，在第一晶圆310的靠近第一焊盘305的一侧，将第一晶圆310键合到第二晶圆320。在该步骤中，将第一晶圆310进行翻转，并将第一晶圆310与第二晶圆320进行键合，键合界面示出为SF1。

在一些实施例中，步骤S103可以包括：将第一晶圆310的第一焊盘305键合到第二晶圆320的相应的焊盘区域。例如，可以通过混合键合将第一焊盘305键合到第二晶圆320的相应的焊盘区域，该混合键合不仅包括第一焊盘305与第二晶圆320的相应焊盘区域的键合，还包括第一晶圆310的非金属部分与第二晶圆320的非金属部分的键合。比如，将第一晶圆310的介质层与第二晶圆320的介质层进行键合。如此可以加强键合强度。

示例性地，还可以采取介质键合等其他键合手段，实现第一晶圆与第二晶圆之间的键合，键合完成之后再进行电学连线相关工艺。

在一些实施例中，第二晶圆320例如可以为器件晶圆，该器件晶圆中形成有至少一个器件芯片301。在第二晶圆320为器件晶圆的情况下，步骤103可以包括：将第一晶圆310的第一焊盘305键合到器件晶圆的器件芯片相应的焊盘区域。

接下来，如图3D所示，在步骤S104中，在第一晶圆310的背离第一焊盘305的一侧，形成至少一个第一凹槽306。

根据本公开的另一示例性实施例，可以通过光刻，刻蚀等工艺来形成上述第一凹槽。因此，芯片之间的相对位置能够由光刻定位，从而提高了键合的对准精度。

接下来，如图3E所示，在步骤S105中，在至少一个第一凹槽306中埋入至少一个第一芯片302。在一些实施例中，为了便于将第一芯片302埋入第一凹槽306内部，需要第一凹槽306的尺寸大于第一芯片302。例如，第一芯片302的垂直边缘与第一凹槽306的垂直边缘之间具有间隙(未示出)。

在一些实施例中，第二晶圆320可以为器件晶圆。如图3E所示，器件晶圆中形成有与至少一个第一芯片302相对应的至少一个器件芯片301。

在一些实施例中，第一芯片302的面积小于器件芯片301的面积。

接下来，如图3F所示，在步骤S106中，在第一晶圆310的靠近至少一个第一芯片302的一侧，形成第一金属布线307。在一些实施例中，可以通过RDL工艺，形成第一金属布线307。

示例性地，形成第一金属布线307的过程如下：在第一晶圆310的靠近至少一个第一芯片302的表面上，形成第一介质层308；在第一介质层308中，形成第一过孔(Via)309；以及，形成第一金属布线307，第一金属布线307将第一过孔309电连接至第一硅通孔304。

在一些实施例中，第一过孔309中的填充材料可以是W或Cu。第一介质层308可以由氧化物(例如，二氧化硅)制成。在一些实施例中，可以调节第一介质层的厚度以满足不同需求。这可以通过例如氧化物沉积和平坦化(例如，化学机械抛光(CMP))来实现。例如，当第一介质层较厚时，能够对其中的导电部分实现充分绝缘。而当第一介质层较薄时，能够降低整体器件的厚度。

通过如图3A至3F所示的步骤，实现了第一晶圆和第二晶圆的键合。更具体而言，通过将第一芯片埋入第一晶圆之中，并且通过第一晶圆与第二晶圆的键合实现第一芯片与第二晶圆的键合，能够将芯片-芯片(D2D)或者芯片-晶圆(D2W)的键合方式转化成晶圆-晶圆(W2W)的键合方式，从而提高了键合效率。

尽管图3E中示出的是一个第一芯片302对应于一个器件芯片301，然而本公开并不限于此。例如，根据具体的应用和/或需求，可以使两个或更多个第一芯片302对应于一个器件芯片301。

在一些实施例中，如图3G所示，第一凹槽306与第一芯片302可以不是一一对应的关系。例如，每个第一凹槽306中可以包括两个或更多个第一芯片302。示例性地，在一个凹槽内部的多个第一芯片302通过绝缘层相互隔离。

示例性地，如图3E中所示，在一个第一芯片302对应一个器件芯片301的情况下，一个第一芯片302的面积小于一个器件芯片301的面积。如图3G所示，在两个或更多个第一芯片302对应于一个器件芯片301的情况下，两个或更多个第一芯片302的面积之和可以小于一个器件芯片301的面积。由此，可适用于多个小尺寸的芯片对大尺寸芯片的集成，使得尺寸相差较大的不同芯片也能够通过根据本公开实施例的晶圆堆叠方法来实现三维集成。应当注意的是，上述对于芯片面积的描述仅仅是举例说明，而并非是对本公开的限制。根据不同的应用和/或需求，可以相应地选择芯片的面积。

根据本公开的另一些示例性实施例，在步骤S103和步骤S104中间，晶圆堆叠方法还可以包括减薄步骤。例如，在形成至少一个第一凹槽之前，在第一晶圆的背离第一焊盘的一侧，减薄所述第一晶圆。

如上所述，可以将硅通孔形成为从上至下穿通了第一晶圆，如图3A所示。然而，根据一些实施例，也可以将硅通孔只形成在第一晶圆的一部分中，并通过后续进行的减薄工艺来实现穿通第一晶圆的硅通孔。这样的减薄工艺例如可以在将第一晶圆键合到第二晶圆之后进行。

如图4A所示，在步骤S103中，在第一晶圆410的靠近第一焊盘405的一侧，将第一晶圆410键合到第二晶圆420。如图4A中所示的硅通孔404被示出为形成在第一晶圆410的一部分中。在一些实施例中，第二晶圆420可以为器件晶圆，其中形成有器件芯片401。

如图4B所示，在第一晶圆410的背离第一焊盘405的一侧，减薄第一晶圆410。由此，能够形成穿通第一晶圆410的硅通孔。

示例性地，为了实现对第一晶圆410的减薄，可以先使用减薄机台将第一晶圆410减薄到目标厚度，再使用湿法刻蚀方法，继续减薄第一晶圆410使其露出第一硅通孔404。

一般来讲，晶圆减薄工艺需要晶圆正面翻片，接触减薄机台的吸盘。因此，可能会对晶圆正面有损伤。如上所述，可以在将第一晶圆键合到第二晶圆之后，再进行减薄工艺。因此，对于第一晶圆410而言，先进行键合再进行减薄。这一方面可以保护第一晶圆上所形成的第一焊盘部分免受减薄机台吸盘的损伤，另一方面，第二晶圆420在对于第一晶圆410进行减薄的过程中，能够充当载片的功能，从而减少第一晶圆破片的风险。

在一些实施例中，根据本公开示例性实施例的晶圆堆叠方法还可以包括：在第一晶圆的靠近第一金属布线的一侧，将第一晶圆键合到第三晶圆。

图5是根据本公开示例性实施例的三层晶圆堆叠结构的示意图。下面将结合图5来说明三层晶圆的堆叠过程的一个示例。

如图5所示，在第一晶圆510的靠近第一金属布线507的一侧，将第一晶圆510键合到第三晶圆530。由此，使得第一晶圆510、第二晶圆520和第三晶圆530键合到一起。例如，第一晶圆510与第二晶圆520之间的键合界面示出为第一键合界面SF1，第二晶圆520与第三晶圆530之间的键合界面示出为第二键合界面SF2。第一晶圆510中埋入有至少一个第一芯片502。示例性地，第三晶圆530也可以为器件晶圆，该器件晶圆中形成有与至少一个第一芯片502相对应的至少一个器件芯片503。可以将第一晶圆510的第一金属布线507键合到器件晶圆的相应的焊盘区域。

因此，通过将第一芯片502埋入第一晶圆510，将第一晶圆510作为载片与第二晶圆520和第三晶圆530进行键合，能够实现不同大小的芯片之间的晶圆-晶圆(W2W)键合。通过将芯片-芯片(D2D)或者芯片-晶圆(D2W)的键合方式转化成晶圆-晶圆(W2W)的键合方式，提高了键合效率，并降低了多层堆叠的工艺难度，从而更加容易实现多层堆叠的结构。

图5中示例性地示出了三层晶圆堆叠的结构，其中包括一层载片晶圆，两层器件晶圆。然而，根据不同的应用和/或需求，晶圆堆叠方法还可以实现两层载片晶圆与一层器件晶圆的堆叠。下面将结合图6A至图6G，以及图7A至图7G，对两层载片晶圆与一层器件晶圆相互堆叠的堆叠方法以及堆叠结构做出示例性说明。

图6A至图6G是根据本公开示例性实施例的三层晶圆堆叠方法的各个步骤形成的结构示意图。

如图6A所示，在第三晶圆630中形成第二硅通孔604’。

作为示例，如图6A所示的硅通孔仅形成在第三晶圆630的一部分中，但本公开不限于此。在第三晶圆的厚度较薄的情况下，也可以形成穿通第三晶圆的第二硅通孔。例如，如以上参照图3A所述描述的，类似于在第一晶圆310中形成的第一硅通孔304，第二硅通孔604’也可以形成为穿通第三晶圆630。在第二硅通孔604’形成为穿通第三晶圆630的情况下，可以省略如之后参照图6F所描述的减薄步骤。

第三晶圆630也可以是任何类型的绝缘体上半导体衬底。在一些实施例中，绝缘体上半导体衬底630可以是绝缘体上硅(silicon-on-insulator,SOI)衬底。SOI衬底对于集成光子器件具有良好的特性。

如图6B所示，在第三晶圆630的靠近第二硅通孔604’的一侧，形成至少一个第二凹槽606’。

如图6C所示，在至少一个第二凹槽606’中埋入至少一个第二芯片602’。第二凹槽606’例如可以略大于第二芯片602’的大小，方便芯片埋入。

根据本公开的另一示例性实施例，可以通过光刻工艺来形成上述第二凹槽。因此，芯片之间的相对位置能够由光刻定位，从而提高了键合的对准精度。

接下来，如图6D所示，在第三晶圆630的靠近至少一个第二芯片602’的一侧，形成第二金属布线607’。在一些实施例中，可以通过RDL工艺，形成第二金属布线607’。

示例性地，形成第二金属布线607’的过程如下：在第三晶圆630的靠近至少一个第二芯片602’的表面上，形成第二介质层608’；在第二介质层608’中，形成第二过孔(Via)609’；以及，形成第二金属布线607’，第二金属布线607’将第二过孔609’电连接至第二硅通孔604’。

在一些实施例中，第二过孔609’中的填充材料可以是W或Cu。第二介质层608’可以由氧化物(例如，二氧化硅)制成。在一些实施例中，可以调节第二介质层的厚度以满足不同需求。这可以通过例如氧化物沉积和平坦化(例如，化学机械抛光(CMP))来实现。例如，当第二介质层较厚时，能够对其中的导电部分实现充分绝缘。而当第二介质层较薄时，能够降低整体器件的厚度。

如图6E所示，将第三晶圆630的第二金属布线607’键合到第一晶圆610的第一金属布线607。示例性地，在键合之前，例如可以通过如图3A至3F所示的步骤，形成彼此键合的第一晶圆610和第二晶圆620。尽管前述键合的方式可以采用混合键合，但键合方式也可以是介质键合，在此不做限定。

示例性地，除了将第三晶圆630的第二金属布线607’键合到第一晶圆610的第一金属布线607之外，还可以将第三晶圆630的非金属部分与第一晶圆610的非金属部分进行键合。比如，将第三晶圆630的介质层与第一晶圆610的介质层进行键合。如此可以加强键合强度。如图6F所示，在将第三晶圆630的第二金属布线607’键合到第一晶圆610的第一金属布线607之后，可以在第三晶圆630的远离第二金属布线607’的一侧，减薄第三晶圆630。

如上所述，如果在如图6A所示的步骤中，将第二硅通孔604’形成为穿通第三晶圆630，则可以省略如图6F所示的减薄步骤。

一般来讲，晶圆减薄工艺需要晶圆正面翻片，去接触减薄机台的吸盘，因此可能会对晶圆正面造成损伤。基于此，对于第三晶圆630而言，先进行键合再进行减薄，一方面可以保护第三晶圆上所形成的器件免受减薄机台吸盘的损伤；另一方面在对于第三晶圆630进行减薄时，第一晶圆610能够充当载片的功能，从而减少第三晶圆破片的风险。

如图6G所示，在第三晶圆630的远离第二金属布线607’的一侧，在对应第二硅通孔604’的位置上形成第二焊盘605’。

在一些实施例中，第二焊盘的材料可以包括Au、Ag、Al或Cu。例如，第二焊盘605’可以包括布线和覆铜，以实现电连接。

因此，通过如图6A至6G所示的步骤，可以将第三晶圆630进一步键合至已经彼此键合的第一晶圆610和第二晶圆620，从而形成三层的晶圆堆叠结构。

通过如图6A至6G所示的步骤，可以形成其中埋入的第一芯片与埋入的第二芯片之间距离相对近的晶圆堆叠结构。根据实际的应用和/或需求，如果需要堆叠结构中的芯片相距较近，则可以通过这样的方式来实现三层或三层以上的晶圆堆叠结构。

图7A至图7G是根据本公开另一示例性实施例的三层晶圆堆叠方法的各个步骤形成的结构示意图。

如图7A所示，在第三晶圆730中形成第二硅通孔704’。

作为示例，如图7A所示的硅通孔仅形成在第三晶圆730的一部分中，但本公开不限于此。在第三晶圆的厚度较薄的情况下，也可以形成穿通第三晶圆的第二硅通孔。例如，如以上参照图3A所述描述的，类似于在第一晶圆310中形成的第一硅通孔304，第二硅通孔704’也可以形成为穿通第三晶圆730。在第二硅通孔704’形成为穿通第三晶圆730的情况下，可以省略如之后参照图7D所描述的减薄步骤。

第三晶圆730也可以是任何类型的绝缘体上半导体衬底。在一些实施例中，第三晶圆730可以是绝缘体上硅(silicon-on-insulator,SOI)衬底。SOI衬底对于集成光子器件具有良好的特性。

如图7B所示，在第三晶圆730的对应第二硅通孔704’的位置上，形成第二焊盘705’。

在一些实施例中，第二焊盘的材料可以包括Au、Ag、Al或Cu。例如，第二焊盘705’可以包括布线和覆铜，进而实现电连接。

如图7C所示，将第三晶圆730的第二焊盘705’键合到第一晶圆710的第一金属布线707。示例性地，在键合之前，例如可以通过如图3A至3F所示的步骤，形成彼此键合的第一晶圆710和第二晶圆720。第二晶圆720例如可以为器件晶圆，且包括至少一个器件芯片701。

示例性地，除了将第三晶圆730的第二焊盘705’键合到第一晶圆710的第一金属布线707之外，还可以将第三晶圆730的非金属部分与第一晶圆710的非金属部分进行键合，比如，将两者的介质层进行键合。如此可以加强键合强度。

如图7D所示，在将第三晶圆730的第二焊盘705’键合到第一晶圆710的第一金属布线707之后，可以在第三晶圆730的远离第二焊盘705’的一侧，减薄第三晶圆730。

如上所述，如果在如图7A所示的步骤中，将第二硅通孔704’形成为穿通第三晶圆730，则可以省略如图7D所示的减薄步骤。

一般来讲，晶圆减薄工艺需要晶圆正面翻片，去接触减薄机台的吸盘，因此可能会对晶圆正面造成损伤。基于此，对于第三晶圆730而言，先进行键合再进行减薄，一方面可以保护第三晶圆上所形成的器件免受减薄机台吸盘的损伤；另一方面在对于第三晶圆730进行减薄时，第一晶圆710能够充当载片的功能，从而减少第三晶圆破片的风险。如图7E所示，在第三晶圆730的远离第二焊盘705’的一侧，形成至少一个第二凹槽706’。

如图7F所示，在至少一个第二凹槽706’中埋入至少一个第二芯片702’。

在一些实施例中，第二凹槽706’例如可以略大于第二芯片702’的大小。

根据本公开的另一示例性实施例，可以通过光刻工艺来形成上述第二凹槽。因此，芯片之间的相对位置能够由光刻定位，从而提高了键合的对准精度。

如图7G所示，在第三晶圆730的靠近至少一个第二芯片702’的一侧，形成第二金属布线707’。

在一些实施例中，可以通过RDL工艺形成第二金属布线707’。

示例性地，形成第二金属布线707’的过程如下：在第三晶圆730的靠近至少一个第二芯片702’的表面上，形成第二介质层708’；在第二介质层708’中，形成第二过孔(Via)709’；以及，形成第二金属布线707’，第二金属布线707’将第二过孔709’电连接至第二硅通孔704’。

在一些实施例中，第二过孔709’中的填充材料可以是W或Cu。第二介质层708’可以由氧化物(例如，二氧化硅)制成。在一些实施例中，可以调节第二介质层的厚度以满足不同需求。这可以通过例如氧化物沉积和平坦化(例如，化学机械抛光(CMP))来实现。例如，当第二介质层较厚时，能够对其中的导电部分实现充分绝缘。而当第二介质层较薄时，能够降低整体器件的厚度。

通过如图7A至7G所示的步骤，可以形成其中埋入的第一芯片与埋入的第二芯片之间距离相对远的晶圆堆叠结构。根据实际的应用和/或需求，如果需要堆叠结构中的芯片相距较远，则可以通过这样的方式来实现三层或三层以上的晶圆堆叠结构。例如，如果埋入的第一芯片或者埋入的第二芯片的热耗散、功率或电磁辐射比较强时，可以采用这样的方式以形成芯片彼此之间相距较远的堆叠结构，从而能够适当降低芯片间的相互干扰。此外，还可以具有足够的空间来制作所需的电磁屏蔽或散热等其它结构。

参考图3E、图6C和图7F，在一些实施例中，还包括对于第一芯片或第二芯片的处理步骤。例如，在至少一个第一凹槽中埋入至少一个第一芯片302之前，可以减薄至少一个第一芯片302；和/或，在至少一个第二凹槽中埋入至少一个第二芯片602’或702’之前，可以减薄至少一个第二芯片602’或702’。

通过对芯片进行减薄，并将减薄后的芯片埋入对应凹槽，可以减小需要挖槽的深度，降低工艺难度。同时还可以降低晶圆堆叠结构的厚度，减小器件尺寸。

上面描述了晶圆堆叠方法及其各种变型。将理解的是，不要求这些方法步骤必须以所描述的特定顺序执行，也不要求必须执行所有描述的方法步骤以获得期望的结果。

可以理解的是，上述示例性说明中是以两层晶圆或三层晶圆堆叠为例。两层晶圆例如可以包括一层器件晶圆和一层载片晶圆。三层晶圆例如包括一层载片晶圆和两层器件晶圆，或者包括两层载片晶圆和一层器件晶圆，然而本公开并不限于此。晶圆的堆叠层数和堆叠方式可以根据具体的应用和/或需求进行选择。例如，通过上述方法，可以实现大于3层的晶圆堆叠。此外，在所堆叠的多层晶圆中，每层晶圆是器件晶圆还是载片晶圆，也可以根据需要进行选择。

已经描述了晶圆堆叠方法的实施例，通过上述晶圆堆叠方法所得到的半导体器件的结构将是清楚明白的。在下文中，为了完备性起见，结合图3F、图5、图6G和图7G来描述晶圆堆叠结构的示例性实施例。晶圆堆叠结构的实施例能够提供与方法实施例相同或相应的优点，关于这些优点的详细描述为了简洁性起见被省略。

如图3F所示，根据一个示例性实施例的晶圆堆叠结构可以包括第一晶圆310和第二晶圆320。第一晶圆310包括：第一硅通孔304；第一焊盘305，第一焊盘305形成在对应第一硅通孔304的位置上；至少一个第一凹槽306，至少一个第一凹槽306形成在第一晶圆310的背离第一焊盘305的一侧；至少一个第一芯片302，至少一个第一芯片302埋入在至少一个第一凹槽306中；以及，第一金属布线307，第一金属布线307形成在第一晶圆310的背离第一焊盘305的一侧。第二晶圆320与第一晶圆310的靠近第一焊盘305的一侧键合。

在一些实施例中，第一晶圆310还可以包括：第一介质层308，第一介质层308形成在至少一个第一芯片302上；以及第一过孔309，第一过孔309形成在第一介质层308中，并且第一金属布线307将第一过孔309与第一硅通孔304电连接。

在一些实施例中，第二晶圆320为器件晶圆，器件晶圆中形成有与至少一个第一芯片相对应的至少一个器件芯片301。

在一些实施例中，第一晶圆310的第一焊盘305与器件晶圆的相应的焊盘区域键合。如图3F所示，第一晶圆310与第二晶圆320之间的键合界面示出为第一键合界面SF1。

在一些实施例中，第一芯片302的面积小于器件芯片301的面积。

如图5所示，在一些实施例中，晶圆堆叠结构还可以包括第三晶圆530，第三晶圆530键合至第一晶圆510的靠近第一金属布线507的一侧。

在一些实施例中，第三晶圆530可以为器件晶圆，器件晶圆中形成有与至少一个第一芯片502相对应的至少一个器件芯片503。第一晶圆510的第一金属布线507与器件晶圆的相应的焊盘区域键合。

如图6G所示，在一些实施例中，晶圆堆叠结构还可以包括第三晶圆630。第三晶圆630包括：第二硅通孔604’；第二焊盘605’，第二焊盘605’形成在对应第二硅通孔604’的位置上；至少一个第二凹槽606’，至少一个第二凹槽606’形成在第三晶圆630的背离第二焊盘605’的一侧；至少一个第二芯片602’，至少一个第二芯片602’埋入在至少一个第二凹槽606’中；以及第二金属布线607’，所述第二金属布线607’形成在第三晶圆630的背离第二焊盘605’的一侧。第三晶圆630的第二金属布线607’与第一晶圆610的第一金属布线607键合。第三晶圆630与第一晶圆610之间的键合界面示出为第二键合界面SF2。

如图7G所示，在一些实施例中，晶圆堆叠结构还可以包括第三晶圆730。第三晶圆730包括：第二硅通孔704’；第二焊盘705’，第二焊盘705’形成在对应第二硅通孔704’的位置上；至少一个第二凹槽706’，至少一个第二凹槽706’形成在第三晶圆730的背离第二焊盘705’的一侧；至少一个第二芯片702’，至少一个第二芯片702’埋入在至少一个第二凹槽706’中；以及第二金属布线707’，第二金属布线707’形成在第三晶圆730的背离第二焊盘705’的一侧。第三晶圆730的第二焊盘705’与第一晶圆710的第一金属布线707键合。第三晶圆730与第一晶圆710之间的键合界面示出为第二键合界面SF2。

在一些实施例中，第三晶圆730还包括：第二介质层708’，第二介质层708’形成在至少一个第二芯片702’上；以及第二过孔709’，第二过孔709’形成在第二介质层708’中，并且其中，第二金属布线707’将第二过孔709’与第二硅通孔704’电连接。

在一些实施例中，在第一晶圆、第二晶圆和第三晶圆彼此堆叠所形成的晶圆堆叠结构中，第一、第二、第三晶圆中的一个可以为存储晶圆；第一、第二和第三晶圆中的另一个可以为载片晶圆；并且第一、第二和第三晶圆中的再一个可以为像素晶圆。存储晶圆例如可以包括存储芯片，比如DRAM或FLASH存储芯片。载片晶圆例如可以埋入人工智能(AI)芯片、图像信号处理(ISP)芯片或运算芯片。像素晶圆例如可以包括像素阵列芯片。

在某些情况下，存储晶圆和像素晶圆可以为未被切分的晶圆。存储晶圆中的存储芯片和像素晶圆中的像素阵列芯片的大小可以是相同的，而人工智能芯片、图像信号处理芯片或运算芯片的大小可能与存储芯片、像素阵列芯片的差别较大。因此，通过将人工智能芯片、图像信号处理芯片或运算芯片埋入载片晶圆，能够使得像素晶圆、载片晶圆和存储晶圆之间通过晶圆-晶圆(W2W)方式进行键合堆叠，从而提升了芯片堆叠的效率。

应当理解的是，上述对于像素晶圆、载片晶圆和存储晶圆的示例，仅仅是为了说明根据本公开示例性实施例的晶圆堆叠结构所可以应用的多种场景之一，而并非是对本公开的限制。如上所述，根据具体的应用和/或需求，可以选择晶圆堆叠的层数以及每层晶圆的具体形式。

根据本公开的另一些示例性实施例，还提供了一种半导体封装。该半导体封装例如可以包括如上所述的晶圆堆叠结构。

虽然在附图和和前面的描述中已经详细地说明和描述了本公开，但是这样的说明和描述应当被认为是说明性的和示意性的，而非限制性的；本公开不限于所公开的实施例。通过研究附图、公开内容和所附的权利要求书，本领域技术人员在实践所要求保护的主题时，能够理解和实现对于所公开的实施例的变型。在权利要求书中，词语“包括”不排除未列出的其他元件或步骤，不定冠词“一”或“一个”不排除多个，并且术语“多个”是指两个或两个以上。在相互不同的从属权利要求中记载了某些措施的仅有事实并不表明这些措施的组合不能用来获益。

方面1.一种晶圆堆叠方法，包括：

在第一晶圆中形成第一硅通孔；

在所述第一晶圆的对应所述第一硅通孔的位置上，形成第一焊盘；

在所述第一晶圆的靠近所述第一焊盘的一侧，将所述第一晶圆键合到第二晶圆；

在所述第一晶圆的背离所述第一焊盘的一侧，形成至少一个第一凹槽；

在所述至少一个第一凹槽中埋入至少一个第一芯片；以及

在所述第一晶圆的靠近所述至少一个第一芯片的一侧，形成第一金属布线。

方面2.如方面1所述的方法，还包括：

在形成所述至少一个第一凹槽之前，在所述第一晶圆的背离所述第一焊盘的一侧，减薄所述第一晶圆。

方面3.如方面1所述的方法，其中，在所述第一晶圆的靠近所述至少一个第一芯片的一侧，形成第一金属布线，包括：

在所述第一晶圆的靠近所述至少一个第一芯片的表面上，形成第一介质层；

在所述第一介质层中，形成第一过孔；以及

形成所述第一金属布线，所述第一金属布线将所述第一过孔电连接至所述第一硅通孔。

方面4.如方面1-3中任一项所述的方法，其中，所述第二晶圆为器件晶圆，所述器件晶圆中形成有与所述至少一个第一芯片相对应的至少一个器件芯片。

方面5.如方面4所述的方法，其中，在所述第一晶圆的靠近所述第一焊盘的一侧，将所述第一晶圆键合到第二晶圆，包括：

将所述第一晶圆的所述第一焊盘键合到所述器件晶圆的相应的焊盘区域。

方面6.如方面4所述的方法，其中，所述至少一个第一芯片的面积小于所述至少一个器件芯片的面积。

方面7.如方面1所述的方法，还包括：在所述第一晶圆的靠近所述第一金属布线的一侧，将所述第一晶圆键合到第三晶圆。

方面8.如方面7所述的方法，其中，所述第三晶圆为器件晶圆，所述器件晶圆中形成有与所述至少一个第一芯片相对应的至少一个器件芯片，并且，

其中，在所述第一晶圆的靠近所述第一金属布线的一侧，将所述第一晶圆键合到第三晶圆，包括：

将所述第一晶圆的所述第一金属布线键合到所述器件晶圆的相应的焊盘区域。

方面9.如方面7所述的方法，其中，在所述第一晶圆的靠近所述第一金属布线的一侧，将所述第一晶圆键合到第三晶圆，包括：

在所述第三晶圆中形成第二硅通孔；

在所述第三晶圆的靠近所述第二硅通孔的一侧，形成至少一个第二凹槽；

在所述至少一个第二凹槽中埋入至少一个第二芯片；

在所述第三晶圆的靠近所述至少一个第二芯片的一侧，形成第二金属布线；

将所述第三晶圆的所述第二金属布线键合到所述第一晶圆的所述第一金属布线；以及

在所述第三晶圆的远离所述第二金属布线的一侧，在对应所述第二硅通孔的位置上形成第二焊盘。

方面10如方面9所述的方法，还包括：

在形成所述第二焊盘之前，在所述第三晶圆的远离所述第二金属布线的一侧，减薄所述第三晶圆。

方面11.如方面7所述的方法，其中，在所述第一晶圆的靠近所述第一金属布线的一侧，将所述第一晶圆键合到第三晶圆，包括：

在第三晶圆中形成第二硅通孔；

在所述第三晶圆的对应所述第二硅通孔的位置上，形成第二焊盘；

将所述第三晶圆的所述第二焊盘键合到所述第一晶圆的所述第一金属布线；

在所述第三晶圆的远离所述第二焊盘的一侧，形成至少一个第二凹槽；

在所述至少一个第二凹槽中埋入至少一个第二芯片；以及

在所述第三晶圆的靠近所述至少一个第二芯片的一侧，形成第二金属布线。

方面12.如方面11所述的方法，还包括：

在形成所述至少一个第二凹槽之前，在所述第三晶圆的远离所述第二焊盘的一侧，减薄所述第三晶圆。

方面13.如方面9至12中任一项所述的方法，其中，在所述第三晶圆的靠近所述至少一个第二芯片的一侧，形成第二金属布线，包括：

在所述第三晶圆的靠近所述至少一个第二芯片的表面上，形成第二介质层；

在所述第二介质层中，形成第二过孔；以及

形成所述第二金属布线，所述第二金属布线将所述第二过孔电连接至所述第二硅通孔。

方面14.如方面9至12中任一项所述的方法，还包括：

在所述至少一个第一凹槽中埋入所述至少一个第一芯片之前，减薄所述至少一个第一芯片；和/或

在所述至少一个第二凹槽中埋入所述至少一个第二芯片之前，减薄所述至少一个第二芯片。

方面15.一种晶圆堆叠结构，包括：

第一晶圆，所述第一晶圆包括：

第一硅通孔；

第一焊盘；所述第一焊盘形成在对应所述第一硅通孔的位置上；

至少一个第一凹槽，所述至少一个第一凹槽形成在所述第一晶圆的背离所述第一焊盘的一侧；

至少一个第一芯片，所述至少一个第一芯片埋入在所述至少一个第一凹槽中；以及

第一金属布线，所述第一金属布线形成在所述第一晶圆的背离所述第一焊盘的一侧；以及

第二晶圆，所述第二晶圆与所述第一晶圆的靠近所述第一焊盘的一侧键合。

方面16.如方面15所述的晶圆堆叠结构，其中，所述第一晶圆还包括：

第一介质层，所述第一介质层形成在所述至少一个第一芯片上；以及

第一过孔，所述第一过孔形成在所述第一介质层中，并且

其中，所述第一金属布线将所述第一过孔与所述第一硅通孔电连接。

方面17.如方面15至16中任一项所述的晶圆堆叠结构，其中，

所述第二晶圆为器件晶圆，所述器件晶圆中形成有与所述至少一个第一芯片相对应的至少一个器件芯片。

方面18.如方面17所述的晶圆堆叠结构，其中，

所述第一晶圆的所述第一焊盘与所述器件晶圆的相应的焊盘区域键合。

方面19.如方面17所述的晶圆堆叠结构，其中，

所述至少一个第一芯片的面积小于所述至少一个器件芯片的面积。

方面20.如方面15所述的晶圆堆叠结构，还包括：

第三晶圆，所述第三晶圆键合至所述第一晶圆的靠近所述第一金属布线的一侧。

方面21.如方面20所述的晶圆堆叠结构，其中，

所述第三晶圆为器件晶圆，所述器件晶圆中形成有与所述至少一个第一芯片相对应的至少一个器件芯片，所述第一晶圆的所述第一金属布线与所述器件晶圆的相应的焊盘区域键合。

方面22.如方面20所述的晶圆堆叠结构，其中，所述第三晶圆包括：

第二硅通孔；

第二焊盘；所述第二焊盘形成在对应所述第二硅通孔的位置上；

至少一个第二凹槽，所述至少一个第二凹槽形成在所述第三晶圆的背离所述第二焊盘的一侧；

至少一个第二芯片，所述至少一个第二芯片埋入在所述至少一个第二凹槽中；以及

第二金属布线，所述第二金属布线形成在所述第三晶圆的背离所述第二焊盘的一侧，并且

其中，所述第三晶圆的所述第二金属布线与所述第一晶圆的所述第一金属布线键合。

方面23.如方面20所述的晶圆堆叠结构，其中，所述第三晶圆包括：

第二硅通孔；

第二焊盘，所述第二焊盘形成在对应所述第二硅通孔的位置上；

至少一个第二凹槽，所述至少一个第二凹槽形成在所述第三晶圆的背离所述第二焊盘的一侧；

至少一个第二芯片，所述至少一个第二芯片埋入在所述至少一个第二凹槽中；以及

第二金属布线，所述第二金属布线形成在所述第三晶圆的背离所述第二焊盘的一侧，并且

其中，所述第三晶圆的所述第二焊盘与所述第一晶圆的所述第一金属布线键合。

方面24.如方面20至23中任一项所述的晶圆堆叠结构，其中，所述第三晶圆还包括：

第二介质层，所述第二介质层形成在所述至少一个第二芯片上；以及

第二过孔，所述第二过孔形成在所述第二介质层中，并且

其中，所述第二金属布线将所述第二过孔与所述第二硅通孔电连接。

方面25.一种半导体封装，包括如方面15～24中任一项所述的晶圆堆叠结构。

Claims (10)

1.一种晶圆堆叠方法，包括：

在第一晶圆中形成第一硅通孔；

在所述第一晶圆的对应所述第一硅通孔的位置上，形成第一焊盘；

在所述第一晶圆的靠近所述第一焊盘的一侧，将所述第一晶圆键合到第二晶圆；

在所述第一晶圆的背离所述第一焊盘的一侧，形成至少一个第一凹槽；

在所述至少一个第一凹槽中埋入至少一个第一芯片；以及

在所述第一晶圆的靠近所述至少一个第一芯片的一侧，形成第一金属布线。

2.如权利要求1所述的方法，还包括：在所述第一晶圆的靠近所述第一金属布线的一侧，将所述第一晶圆键合到第三晶圆。

3.如权利要求2所述的方法，其中，所述第三晶圆为器件晶圆，所述器件晶圆中形成有与所述至少一个第一芯片相对应的至少一个器件芯片，并且，

其中，在所述第一晶圆的靠近所述第一金属布线的一侧，将所述第一晶圆键合到第三晶圆，包括：

将所述第一晶圆的所述第一金属布线键合到所述器件晶圆的相应的焊盘区域。

4.如权利要求2所述的方法，其中，在所述第一晶圆的靠近所述第一金属布线的一侧，将所述第一晶圆键合到第三晶圆，包括：

在所述第三晶圆中形成第二硅通孔；

在所述第三晶圆的靠近所述第二硅通孔的一侧，形成至少一个第二凹槽；

在所述至少一个第二凹槽中埋入至少一个第二芯片；

在所述第三晶圆的靠近所述至少一个第二芯片的一侧，形成第二金属布线；

将所述第三晶圆的所述第二金属布线键合到所述第一晶圆的所述第一金属布线；以及

在所述第三晶圆的远离所述第二金属布线的一侧，在对应所述第二硅通孔的位置上形成第二焊盘。

5.如权利要求2所述的方法，其中，在所述第一晶圆的靠近所述第一金属布线的一侧，将所述第一晶圆键合到第三晶圆，包括：

在第三晶圆中形成第二硅通孔；

在所述第三晶圆的对应所述第二硅通孔的位置上，形成第二焊盘；

将所述第三晶圆的所述第二焊盘键合到所述第一晶圆的所述第一金属布线；

在所述第三晶圆的远离所述第二焊盘的一侧，形成至少一个第二凹槽；

在所述至少一个第二凹槽中埋入至少一个第二芯片；以及

在所述第三晶圆的靠近所述至少一个第二芯片的一侧，形成第二金属布线。

6.一种晶圆堆叠结构，包括：

第一晶圆，所述第一晶圆包括：

第一硅通孔；

第一焊盘；所述第一焊盘形成在对应所述第一硅通孔的位置上；

至少一个第一凹槽，所述至少一个第一凹槽形成在所述第一晶圆的背离所述第一焊盘的一侧；

至少一个第一芯片，所述至少一个第一芯片埋入在所述至少一个第一凹槽中；以及

第一金属布线，所述第一金属布线形成在所述第一晶圆的背离所述第一焊盘的一侧；以及

第二晶圆，所述第二晶圆与所述第一晶圆的靠近所述第一焊盘的一侧键合。

7.如权利要求6所述的晶圆堆叠结构，还包括：

第三晶圆，所述第三晶圆键合至所述第一晶圆的靠近所述第一金属布线的一侧。

8.如权利要求7所述的晶圆堆叠结构，其中，所述第三晶圆包括：

第二硅通孔；

第二焊盘；所述第二焊盘形成在对应所述第二硅通孔的位置上；

至少一个第二凹槽，所述至少一个第二凹槽形成在所述第三晶圆的背离所述第二焊盘的一侧；

至少一个第二芯片，所述至少一个第二芯片埋入在所述至少一个第二凹槽中；以及

第二金属布线，所述第二金属布线形成在所述第三晶圆的背离所述第二焊盘的一侧，并且

其中，所述第三晶圆的所述第二金属布线与所述第一晶圆的所述第一金属布线键合。

9.如权利要求7所述的晶圆堆叠结构，其中，所述第三晶圆包括：

第二硅通孔；

第二焊盘，所述第二焊盘形成在对应所述第二硅通孔的位置上；

至少一个第二凹槽，所述至少一个第二凹槽形成在所述第三晶圆的背离所述第二焊盘的一侧；

至少一个第二芯片，所述至少一个第二芯片埋入在所述至少一个第二凹槽中；以及

第二金属布线，所述第二金属布线形成在所述第三晶圆的背离所述第二焊盘的一侧，并且

其中，所述第三晶圆的所述第二焊盘与所述第一晶圆的所述第一金属布线键合。

10.一种半导体封装，包括如权利要求6～9中任一项所述的晶圆堆叠结构。

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