JP2001035972A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 440
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 405
- 239000011347 resin Substances 0.000 claims abstract description 89
- 229920005989 resin Polymers 0.000 claims abstract description 89
- 238000005520 cutting process Methods 0.000 claims abstract description 55
- 238000000034 method Methods 0.000 claims description 35
- 238000007789 sealing Methods 0.000 claims description 5
- 229920001721 polyimide Polymers 0.000 description 8
- 239000009719 polyimide resin Substances 0.000 description 8
- 239000011521 glass Substances 0.000 description 7
- 238000001259 photo etching Methods 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 238000007639 printing Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229920002050 silicone resin Polymers 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000004382 potting Methods 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
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- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L2924/01—Chemical elements
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Abstract
(57)【要約】
【課題】 パッケージベースと半導体チップとが一体化
された半導体装置の生産性をより向上させることが可能
な半導体装置及びその製造方法を提供すること。 【解決手段】 半導体基板１０をパッケージ基板２０に
搭載して、パッケージ基板２０の第１配線電極２１と半
導体基板１０のバンプ１３とを電気接続し、半導体基板
１０とパッケージ基板２０とを一体化する。この一体化
の後に、半導体基板１０側から半導体基板１０を切断
し、パッケージ基板２０をパッケージ基板２０厚さの半
分程度の深さまで切削することにより、各受光部１５の
周囲に切溝４０を形成する。この切溝４０に樹脂５０を
充填し、切溝４０の位置において、切断面の両側に樹脂
５０を残した状態で半導体基板１０とパッケージ基板２
０とを一体的に切断して、複数個の半導体チップ１及び
パッケージベース２とに分離して個々の半導体装置Ａを
形成する。
された半導体装置の生産性をより向上させることが可能
な半導体装置及びその製造方法を提供すること。 【解決手段】 半導体基板１０をパッケージ基板２０に
搭載して、パッケージ基板２０の第１配線電極２１と半
導体基板１０のバンプ１３とを電気接続し、半導体基板
１０とパッケージ基板２０とを一体化する。この一体化
の後に、半導体基板１０側から半導体基板１０を切断
し、パッケージ基板２０をパッケージ基板２０厚さの半
分程度の深さまで切削することにより、各受光部１５の
周囲に切溝４０を形成する。この切溝４０に樹脂５０を
充填し、切溝４０の位置において、切断面の両側に樹脂
５０を残した状態で半導体基板１０とパッケージ基板２
０とを一体的に切断して、複数個の半導体チップ１及び
パッケージベース２とに分離して個々の半導体装置Ａを
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップをワ
イヤボンディングを用いることなくパッケージする半導
体装置とその製造方法に関する。
イヤボンディングを用いることなくパッケージする半導
体装置とその製造方法に関する。
【０００２】
【従来の技術】従来、半導体チップのパッケージ構造と
して、ワイヤボンディングを用いない構造が提案されて
いる。例えば、特許第２８００８０６号公報には、複数
の半導体チップに相当する素子が形成されている半導体
基板を、半導体チップを個々に搭載可能な電極及び外部
接続用電極が形成されているパッケージ基板に搭載し、
半導体基板とパッケージ基板とを相互に電気接続し、そ
の後半導体基板とパッケージ基板とを一体的に切断し
て、複数個の半導体チップとパッケージベースとに分離
して、パッケージベースと半導体チップとが同一平面形
状及び平面寸法に形成された半導体装置が開示されてい
る。
して、ワイヤボンディングを用いない構造が提案されて
いる。例えば、特許第２８００８０６号公報には、複数
の半導体チップに相当する素子が形成されている半導体
基板を、半導体チップを個々に搭載可能な電極及び外部
接続用電極が形成されているパッケージ基板に搭載し、
半導体基板とパッケージ基板とを相互に電気接続し、そ
の後半導体基板とパッケージ基板とを一体的に切断し
て、複数個の半導体チップとパッケージベースとに分離
して、パッケージベースと半導体チップとが同一平面形
状及び平面寸法に形成された半導体装置が開示されてい
る。
【０００３】また、上述した特許第２８００８０６号公
報においては、切断分離された半導体チップとパッケー
ジベースに対し樹脂モールドを施し、各半導体チップを
封止して、半導体チップの耐湿性を向上させている。
報においては、切断分離された半導体チップとパッケー
ジベースに対し樹脂モールドを施し、各半導体チップを
封止して、半導体チップの耐湿性を向上させている。
【０００４】
【発明が解決しようとする課題】しかしながら、切断分
離された半導体チップ及びパッケージベースに対し樹脂
モールドを施していたのでは、切断分離された半導体チ
ップ及びパッケージベースをそれぞれ樹脂モールドする
必要があるために、切断分離された半導体チップ及びパ
ッケージベースをハンドリングする工程も含め、半導体
チップ（パッケージベース）の数だけの工程が必要であ
り、工程数が極めて多く複雑なものとなる。また、パッ
ケージベースと半導体チップとが同一平面形状及び平面
寸法に形成されていたのであれば、切断分離された半導
体チップ及びパッケージベースをハンドリングして外部
基板に搭載する際に、半導体チップあるいは半導体チッ
プを封止している樹脂モールドが他の部品と接触する等
し、半導体チップ、樹脂モールドあるいは接触した他の
部品等が破損し、製造歩留まりが低下してしまうという
問題も存在する。
離された半導体チップ及びパッケージベースに対し樹脂
モールドを施していたのでは、切断分離された半導体チ
ップ及びパッケージベースをそれぞれ樹脂モールドする
必要があるために、切断分離された半導体チップ及びパ
ッケージベースをハンドリングする工程も含め、半導体
チップ（パッケージベース）の数だけの工程が必要であ
り、工程数が極めて多く複雑なものとなる。また、パッ
ケージベースと半導体チップとが同一平面形状及び平面
寸法に形成されていたのであれば、切断分離された半導
体チップ及びパッケージベースをハンドリングして外部
基板に搭載する際に、半導体チップあるいは半導体チッ
プを封止している樹脂モールドが他の部品と接触する等
し、半導体チップ、樹脂モールドあるいは接触した他の
部品等が破損し、製造歩留まりが低下してしまうという
問題も存在する。
【０００５】以上のように、従来の半導体装置は生産性
に関する問題点を有しており、生産性向上には限界があ
った。
に関する問題点を有しており、生産性向上には限界があ
った。
【０００６】本発明は上述の点に鑑みてなされたもの
で、パッケージベースに半導体チップが搭載され、この
パッケージベースに設けられた外部接続用電極と半導体
チップとが電気接続される構成の半導体装置において生
産性をより向上させることが可能な半導体装置及びその
製造方法を提供することを目的とする。
で、パッケージベースに半導体チップが搭載され、この
パッケージベースに設けられた外部接続用電極と半導体
チップとが電気接続される構成の半導体装置において生
産性をより向上させることが可能な半導体装置及びその
製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
は、パッケージベースに半導体チップが搭載され、パッ
ケージベースに設けられた外部接続用電極と半導体チッ
プとが電気接続されてなる半導体装置であって、樹脂か
らなり、半導体チップの側面を封止する保護部が設けら
れ、保護部は、パッケージベースと同一平面外側形状及
び平面外側寸法を有していることを特徴としている。
は、パッケージベースに半導体チップが搭載され、パッ
ケージベースに設けられた外部接続用電極と半導体チッ
プとが電気接続されてなる半導体装置であって、樹脂か
らなり、半導体チップの側面を封止する保護部が設けら
れ、保護部は、パッケージベースと同一平面外側形状及
び平面外側寸法を有していることを特徴としている。
【０００８】このような構成を採用した場合、半導体チ
ップの側面を封止する保護部は、パッケージベースと同
一平面外側形状及び平面外側寸法を有しているので、半
導体チップ及びパッケージベースを備えた半導体装置を
ハンドリングして外部基板等に搭載する際に、保護部が
他の部品と接触することが抑制され、半導体チップ、保
護部あるいは他の部品等の破損による製造歩留まりの低
下を抑制することができる。また、半導体装置を外部基
板等に搭載する際に、パッケージベースを基準として搭
載することが可能となり、搭載精度を向上させることが
できる。以上のことから、パッケージベースに半導体チ
ップが搭載され、このパッケージベースに設けられた外
部接続用電極と半導体チップとが電気接続される構成の
半導体装置を外部基板等に搭載する際の生産性をより向
上させることが可能となる。
ップの側面を封止する保護部は、パッケージベースと同
一平面外側形状及び平面外側寸法を有しているので、半
導体チップ及びパッケージベースを備えた半導体装置を
ハンドリングして外部基板等に搭載する際に、保護部が
他の部品と接触することが抑制され、半導体チップ、保
護部あるいは他の部品等の破損による製造歩留まりの低
下を抑制することができる。また、半導体装置を外部基
板等に搭載する際に、パッケージベースを基準として搭
載することが可能となり、搭載精度を向上させることが
できる。以上のことから、パッケージベースに半導体チ
ップが搭載され、このパッケージベースに設けられた外
部接続用電極と半導体チップとが電気接続される構成の
半導体装置を外部基板等に搭載する際の生産性をより向
上させることが可能となる。
【０００９】また、保護部は、更に、半導体チップのパ
ッケージベースと対向する面の裏面を封止するように設
けられていることが好ましい。このような構成を採用し
た場合、半導体チップのパッケージベースと対向する面
の裏面が、保護部により封止されるので、半導体チップ
のパッケージベースと対向する面の裏面を保護して、半
導体チップの耐湿性をより向上させることが可能であ
る。
ッケージベースと対向する面の裏面を封止するように設
けられていることが好ましい。このような構成を採用し
た場合、半導体チップのパッケージベースと対向する面
の裏面が、保護部により封止されるので、半導体チップ
のパッケージベースと対向する面の裏面を保護して、半
導体チップの耐湿性をより向上させることが可能であ
る。
【００１０】また、保護部は、更に、パッケージベース
の側面の一部までを含んで封止するように設けられてい
ることが好ましい。このような構成を採用した場合、パ
ッケージベースに設けられた外部接続用電極と半導体チ
ップとが電気接続される部位が封止され、この電気接続
される部位の耐湿性を向上させることが可能である。
の側面の一部までを含んで封止するように設けられてい
ることが好ましい。このような構成を採用した場合、パ
ッケージベースに設けられた外部接続用電極と半導体チ
ップとが電気接続される部位が封止され、この電気接続
される部位の耐湿性を向上させることが可能である。
【００１１】また、パッケージベースは、光学的に透明
な部材からなり、半導体チップのパッケージベースと対
向する面には、光を受光する受光部あるいは発光する発
光部が設けられていることが好ましい。このような構成
を採用した場合、半導体装置自体を、半導体チップのパ
ッケージベースに対向する面を発光面あるいは受光面と
する光半導体装置として機能させることが可能である。
ここで、光学的に透明とは、所定波長の光に対して透過
性の極めて高い状態のことをいう。
な部材からなり、半導体チップのパッケージベースと対
向する面には、光を受光する受光部あるいは発光する発
光部が設けられていることが好ましい。このような構成
を採用した場合、半導体装置自体を、半導体チップのパ
ッケージベースに対向する面を発光面あるいは受光面と
する光半導体装置として機能させることが可能である。
ここで、光学的に透明とは、所定波長の光に対して透過
性の極めて高い状態のことをいう。
【００１２】また、樹脂は、遮光性を有していることが
好ましい。このような構成を採用した場合、受光部が設
けられた半導体装置（受光素子）においては、受光部に
対して装置側方あるいは裏側から回り込んで入射する迷
光が低減され、受光部に対向する部分のパッケージベー
スから入射する光を確実に受光でき、受光部の受光方向
性の低下を抑制し、ノイズの低減を図ることが可能とな
る。また、発光部が設けられた半導体装置（発光素子）
においては、発光部から装置側方に向って発せられる光
が低減され、指向特性を鋭くすることが可能となると共
に、所定波長の光を反射する樹脂の場合、発光部から側
方に発せられる光は半導体装置内で内部反射し、発光面
より発せられるため高出力化が可能となる。
好ましい。このような構成を採用した場合、受光部が設
けられた半導体装置（受光素子）においては、受光部に
対して装置側方あるいは裏側から回り込んで入射する迷
光が低減され、受光部に対向する部分のパッケージベー
スから入射する光を確実に受光でき、受光部の受光方向
性の低下を抑制し、ノイズの低減を図ることが可能とな
る。また、発光部が設けられた半導体装置（発光素子）
においては、発光部から装置側方に向って発せられる光
が低減され、指向特性を鋭くすることが可能となると共
に、所定波長の光を反射する樹脂の場合、発光部から側
方に発せられる光は半導体装置内で内部反射し、発光面
より発せられるため高出力化が可能となる。
【００１３】また、本発明に係る半導体装置は、パッケ
ージベースに半導体チップが搭載され、パッケージベー
スに設けられた外部接続用電極と半導体チップとが電気
接続されてなる半導体装置であって、半導体チップは、
パッケージベースと略相似形状で且つパッケージベース
より小さい平面寸法に形成されていることを特徴として
いる。
ージベースに半導体チップが搭載され、パッケージベー
スに設けられた外部接続用電極と半導体チップとが電気
接続されてなる半導体装置であって、半導体チップは、
パッケージベースと略相似形状で且つパッケージベース
より小さい平面寸法に形成されていることを特徴として
いる。
【００１４】このような構成を採用した場合、半導体チ
ップは、パッケージベースと略相似形状で且つパッケー
ジベースより小さい平面寸法に形成されているので、半
導体チップ及びパッケージベースを備えた半導体装置を
ハンドリングして外部基板等に搭載する際の他の部品と
の接触が抑制され、半導体チップあるいは他の部品等の
破損による製造歩留まりの低下を抑制することができ
る。また、半導体装置を外部基板等に搭載する際に、パ
ッケージベースを基準として搭載することが可能とな
り、搭載精度を向上させることができる。以上のことか
ら、パッケージベースに半導体チップが搭載され、この
パッケージベースに設けられた外部接続用電極と半導体
チップとが電気接続される構成の半導体装置を外部基板
等に実装する際の生産性をより向上させることが可能と
なる。
ップは、パッケージベースと略相似形状で且つパッケー
ジベースより小さい平面寸法に形成されているので、半
導体チップ及びパッケージベースを備えた半導体装置を
ハンドリングして外部基板等に搭載する際の他の部品と
の接触が抑制され、半導体チップあるいは他の部品等の
破損による製造歩留まりの低下を抑制することができ
る。また、半導体装置を外部基板等に搭載する際に、パ
ッケージベースを基準として搭載することが可能とな
り、搭載精度を向上させることができる。以上のことか
ら、パッケージベースに半導体チップが搭載され、この
パッケージベースに設けられた外部接続用電極と半導体
チップとが電気接続される構成の半導体装置を外部基板
等に実装する際の生産性をより向上させることが可能と
なる。
【００１５】また、半導体チップのパッケージベースと
対向する面には、パッケージベースに設けられた外部接
続用電極と電気接続されるボンディングパッドが設けら
れ、半導体チップとパッケージベースとの間に所定幅の
間隙を形成した状態で、ボンディングパッドと外部接続
用電極とが電気接続されており、半導体チップとパッケ
ージベースとの間に形成された所定幅の間隙には、絶縁
性樹脂が充填されて、硬化されていることが好ましい。
このような構成を採用した場合、パッケージベースに設
けられた外部接続用電極と半導体チップとが電気接続さ
れる部位を確実に保護することができると共に、半導体
チップとパッケージベースとが絶縁性樹脂により接着さ
れ、機械的強度を増大させることができる。
対向する面には、パッケージベースに設けられた外部接
続用電極と電気接続されるボンディングパッドが設けら
れ、半導体チップとパッケージベースとの間に所定幅の
間隙を形成した状態で、ボンディングパッドと外部接続
用電極とが電気接続されており、半導体チップとパッケ
ージベースとの間に形成された所定幅の間隙には、絶縁
性樹脂が充填されて、硬化されていることが好ましい。
このような構成を採用した場合、パッケージベースに設
けられた外部接続用電極と半導体チップとが電気接続さ
れる部位を確実に保護することができると共に、半導体
チップとパッケージベースとが絶縁性樹脂により接着さ
れ、機械的強度を増大させることができる。
【００１６】本発明に係る半導体装置の製造方法は、複
数の半導体チップに相当する素子が形成されている半導
体基板を、半導体チップを個々に搭載可能な電極及び外
部接続用電極が形成されているパッケージ基板に搭載
し、半導体基板とパッケージ基板とを相互に電気接続す
る工程と、半導体基板側から半導体基板を切断し、素子
の周囲に所定幅の切溝を形成する工程と、切溝に樹脂を
充填する工程と、切溝の位置において、切断面の両側に
樹脂を残した状態で半導体基板とパッケージ基板とを一
体的に切断して、複数個の半導体チップとパッケージベ
ースとに分離する工程と、を含むことを特徴としてい
る。
数の半導体チップに相当する素子が形成されている半導
体基板を、半導体チップを個々に搭載可能な電極及び外
部接続用電極が形成されているパッケージ基板に搭載
し、半導体基板とパッケージ基板とを相互に電気接続す
る工程と、半導体基板側から半導体基板を切断し、素子
の周囲に所定幅の切溝を形成する工程と、切溝に樹脂を
充填する工程と、切溝の位置において、切断面の両側に
樹脂を残した状態で半導体基板とパッケージ基板とを一
体的に切断して、複数個の半導体チップとパッケージベ
ースとに分離する工程と、を含むことを特徴としてい
る。
【００１７】このような構成を採用した場合、半導体基
板をパッケージ基板に搭載した後に、半導体基板側から
半導体基板を切断して素子の周囲に形成した所定幅の切
溝に樹脂を充填し、この切溝の位置において、切断面の
両側に樹脂を残した状態で半導体基板とパッケージ基板
とを一体的に切断して、複数個の半導体チップとパッケ
ージベースとに分離して個々の半導体装置を形成してい
るので、上述した従来の技術のように、切断分離された
個々の半導体装置をハンドリングして樹脂モールドを施
すことが不要となり、素子の周囲に形成した所定幅の切
溝に樹脂を充填し、この切溝の位置において切断すると
いう工程で、半導体チップを樹脂にて封止し得る構成の
半導体装置が形成され、半導体装置の製造工程を短縮す
ることができる。また、樹脂モールドを施すために切断
分離された個々の半導体装置をハンドリングすることも
不要となり、半導体装置にハンドリングする際の破損等
の問題が生じることはなく、製造歩留まりの低下を抑制
することができる。以上のことから、パッケージベース
に半導体チップが搭載され、このパッケージベースに設
けられた外部接続用電極と半導体チップとが電気接続さ
れる構成の半導体装置の生産性をより向上させることが
可能となる。
板をパッケージ基板に搭載した後に、半導体基板側から
半導体基板を切断して素子の周囲に形成した所定幅の切
溝に樹脂を充填し、この切溝の位置において、切断面の
両側に樹脂を残した状態で半導体基板とパッケージ基板
とを一体的に切断して、複数個の半導体チップとパッケ
ージベースとに分離して個々の半導体装置を形成してい
るので、上述した従来の技術のように、切断分離された
個々の半導体装置をハンドリングして樹脂モールドを施
すことが不要となり、素子の周囲に形成した所定幅の切
溝に樹脂を充填し、この切溝の位置において切断すると
いう工程で、半導体チップを樹脂にて封止し得る構成の
半導体装置が形成され、半導体装置の製造工程を短縮す
ることができる。また、樹脂モールドを施すために切断
分離された個々の半導体装置をハンドリングすることも
不要となり、半導体装置にハンドリングする際の破損等
の問題が生じることはなく、製造歩留まりの低下を抑制
することができる。以上のことから、パッケージベース
に半導体チップが搭載され、このパッケージベースに設
けられた外部接続用電極と半導体チップとが電気接続さ
れる構成の半導体装置の生産性をより向上させることが
可能となる。
【００１８】また、切溝に樹脂を充填した際に、半導体
基板のパッケージ基板と対向する面の裏面を樹脂にて被
覆することが好ましい。このような構成を採用した場
合、切溝に樹脂を充填する際に、半導体基板のパッケー
ジ基板と対向する面の裏面が樹脂にて被覆されるので、
新たな工程を追加することなく、半導体基板のパッケー
ジ基板と対向する面の裏面を樹脂にて被覆できるので、
製造工程を複雑化することなく、半導体チップの保護が
可能となる。
基板のパッケージ基板と対向する面の裏面を樹脂にて被
覆することが好ましい。このような構成を採用した場
合、切溝に樹脂を充填する際に、半導体基板のパッケー
ジ基板と対向する面の裏面が樹脂にて被覆されるので、
新たな工程を追加することなく、半導体基板のパッケー
ジ基板と対向する面の裏面を樹脂にて被覆できるので、
製造工程を複雑化することなく、半導体チップの保護が
可能となる。
【００１９】また、切溝を形成する工程より前に、半導
体基板のパッケージ基板と対向する面の裏面を樹脂にて
被覆する工程を含むことが好ましい。このような構成を
採用した場合、切溝への樹脂の充填とは別に、半導体基
板のパッケージ基板と対向する面の裏面を樹脂にて被覆
するので、半導体基板のパッケージ基板と対向する面の
裏面を被覆する樹脂の厚さ、樹脂表面の平滑さ等の製造
上の工程管理を確実に行うことが可能となる。
体基板のパッケージ基板と対向する面の裏面を樹脂にて
被覆する工程を含むことが好ましい。このような構成を
採用した場合、切溝への樹脂の充填とは別に、半導体基
板のパッケージ基板と対向する面の裏面を樹脂にて被覆
するので、半導体基板のパッケージ基板と対向する面の
裏面を被覆する樹脂の厚さ、樹脂表面の平滑さ等の製造
上の工程管理を確実に行うことが可能となる。
【００２０】また、半導体基板をパッケージ基板に搭載
する際に、半導体基板とパッケージ基板との間に所定幅
の間隙を形成し、間隙に、絶縁性樹脂を充填する工程を
含むことが好ましい。このような構成を採用した場合、
パッケージ基板に設けられた外部接続用電極と半導体基
板とが電気接続される部位を確実に保護することができ
ると共に、半導体基板とパッケージ基板とが絶縁性樹脂
により接着され、機械的強度を増大させることができ
る。
する際に、半導体基板とパッケージ基板との間に所定幅
の間隙を形成し、間隙に、絶縁性樹脂を充填する工程を
含むことが好ましい。このような構成を採用した場合、
パッケージ基板に設けられた外部接続用電極と半導体基
板とが電気接続される部位を確実に保護することができ
ると共に、半導体基板とパッケージ基板とが絶縁性樹脂
により接着され、機械的強度を増大させることができ
る。
【００２１】また、切溝を形成する工程より後に、外部
基板と電気接続するためのバンプを外部接続用電極に形
成する工程を含むことが好ましい。このような構成を採
用した場合、バンプが形成されていない状態のパッケー
ジ基板の半導体基板と対向する面の裏面を下面とした状
態で、切溝を形成でき、切溝の加工精度の低下を抑制す
ることが可能となる。
基板と電気接続するためのバンプを外部接続用電極に形
成する工程を含むことが好ましい。このような構成を採
用した場合、バンプが形成されていない状態のパッケー
ジ基板の半導体基板と対向する面の裏面を下面とした状
態で、切溝を形成でき、切溝の加工精度の低下を抑制す
ることが可能となる。
【００２２】また、切溝を形成する工程において、切溝
を、第１の厚さを有する切刃にて半導体基板を切断する
ことにより形成する一方、複数個の半導体チップとパッ
ケージベースとに分離する工程において、第１の厚さよ
り薄い第２の厚さを有する切刃にて半導体基板とパッケ
ージ基板とを一体的に切断することが好ましい。このよ
うな構成を採用した場合、第１の厚さを有する切刃と第
１の厚さより薄い第２の厚さを有する切刃とによる切断
するという、極めて簡易な手法により、半導体装置を製
造することができ、半導体装置の製造工程を簡略化する
ことが可能となる。
を、第１の厚さを有する切刃にて半導体基板を切断する
ことにより形成する一方、複数個の半導体チップとパッ
ケージベースとに分離する工程において、第１の厚さよ
り薄い第２の厚さを有する切刃にて半導体基板とパッケ
ージ基板とを一体的に切断することが好ましい。このよ
うな構成を採用した場合、第１の厚さを有する切刃と第
１の厚さより薄い第２の厚さを有する切刃とによる切断
するという、極めて簡易な手法により、半導体装置を製
造することができ、半導体装置の製造工程を簡略化する
ことが可能となる。
【００２３】また、切溝を形成する工程において、切溝
を、半導体基板側から半導体基板を切断し、パッケージ
基板の一部を切削して形成することが好ましい。このよ
うな構成を採用した場合、樹脂を充填した際に、この樹
脂が、パッケージベースに相当する部位の側面の一部ま
でを含んで被覆するので、個々の半導体装置に分割され
た際に、パッケージベースに設けられた外部接続用電極
と半導体チップとが電気接続される部位が樹脂により封
止され、この電気接続される部位の耐湿性を向上させる
ことが可能となる。
を、半導体基板側から半導体基板を切断し、パッケージ
基板の一部を切削して形成することが好ましい。このよ
うな構成を採用した場合、樹脂を充填した際に、この樹
脂が、パッケージベースに相当する部位の側面の一部ま
でを含んで被覆するので、個々の半導体装置に分割され
た際に、パッケージベースに設けられた外部接続用電極
と半導体チップとが電気接続される部位が樹脂により封
止され、この電気接続される部位の耐湿性を向上させる
ことが可能となる。
【００２４】また、パッケージ基板の半導体基板と対向
する面で、半導体基板と対向する部分の外側に位置する
部分に目印パターンを形成し、目印パターンを基準とし
て切溝を形成することが好ましい。このような構成を採
用した場合、パッケージ基板の半導体基板と対向する面
の裏面を下面とした状態でも、目印パターンを基準とし
て切溝を形成でき、切溝の加工精度を向上することが可
能となる。
する面で、半導体基板と対向する部分の外側に位置する
部分に目印パターンを形成し、目印パターンを基準とし
て切溝を形成することが好ましい。このような構成を採
用した場合、パッケージ基板の半導体基板と対向する面
の裏面を下面とした状態でも、目印パターンを基準とし
て切溝を形成でき、切溝の加工精度を向上することが可
能となる。
【００２５】また、パッケージ基板の半導体基板と対向
する面の裏面に目印パターンを形成し、目印パターンを
基準として半導体基板とパッケージ基板とを一体的に切
断することが好ましい。このような構成を採用した場
合、半導体基板のパッケージ基板と対向する面の裏面を
下面とした状態でも、目印パターンを基準として半導体
基板とパッケージ基板とを一体的に切断でき、半導体基
板及びパッケージ基板の切断の加工精度を向上すること
が可能となる。
する面の裏面に目印パターンを形成し、目印パターンを
基準として半導体基板とパッケージ基板とを一体的に切
断することが好ましい。このような構成を採用した場
合、半導体基板のパッケージ基板と対向する面の裏面を
下面とした状態でも、目印パターンを基準として半導体
基板とパッケージ基板とを一体的に切断でき、半導体基
板及びパッケージ基板の切断の加工精度を向上すること
が可能となる。
【００２６】また、パッケージ基板は、光学的に透明な
部材からなり、半導体基板のパッケージ基板と対向する
面の一部にアライメントパターンを形成し、パッケージ
基板の半導体基板と対向する面あるいはその裏面の一部
にアライメントパターンを形成し、半導体基板をパッケ
ージ基板に搭載する際に、これらのアライメントパター
ンを利用して両者の位置決めを行うことが好ましい。こ
のような構成を採用した場合、パッケージ基板が光学的
に透明であることを利用して、パッケージ基板側に位置
決め用窓等を新たに形成することなく、半導体基板とパ
ッケージ基板との位置決めを行うことができ、半導体装
置の製造工程の簡略化を図ることが可能となる。ここ
で、光学的に透明とは、所定波長の光に対して透過性の
極めて高い状態のことをいう。
部材からなり、半導体基板のパッケージ基板と対向する
面の一部にアライメントパターンを形成し、パッケージ
基板の半導体基板と対向する面あるいはその裏面の一部
にアライメントパターンを形成し、半導体基板をパッケ
ージ基板に搭載する際に、これらのアライメントパター
ンを利用して両者の位置決めを行うことが好ましい。こ
のような構成を採用した場合、パッケージ基板が光学的
に透明であることを利用して、パッケージ基板側に位置
決め用窓等を新たに形成することなく、半導体基板とパ
ッケージ基板との位置決めを行うことができ、半導体装
置の製造工程の簡略化を図ることが可能となる。ここ
で、光学的に透明とは、所定波長の光に対して透過性の
極めて高い状態のことをいう。
【００２７】
【発明の実施の形態】本発明の実施の形態を図面に基づ
いて説明する。なお、図面の説明において同一の要素に
は同一の符号を付しており、重複する説明は省略する。
いて説明する。なお、図面の説明において同一の要素に
は同一の符号を付しており、重複する説明は省略する。
【００２８】（第１実施形態）図１は、本発明による半
導体装置の第１実施形態を、製造工程順に説明する説明
図であり、図２は半導体基板の平面図、図４はパッケー
ジ基板の平面図である。図１（ａ）に示されるように、
シリコン等の半導体基板１０は、一方の面１０ａに、ボ
ンディングパッド１１と、パッケージ基板２０に対する
半導体基板１０の位置合わせを行うための第１アライメ
ントパターン１２が形成されている。ボンディングパッ
ド１１上には、電気接続用に、Ａｕあるいは半田等によ
るバンプ１３が設けられている。半導体基板１０の他方
の面１０ｂには、ポリイミド樹脂膜１４がスピンコート
技術あるいは印刷技術等を用いて成膜されている。
導体装置の第１実施形態を、製造工程順に説明する説明
図であり、図２は半導体基板の平面図、図４はパッケー
ジ基板の平面図である。図１（ａ）に示されるように、
シリコン等の半導体基板１０は、一方の面１０ａに、ボ
ンディングパッド１１と、パッケージ基板２０に対する
半導体基板１０の位置合わせを行うための第１アライメ
ントパターン１２が形成されている。ボンディングパッ
ド１１上には、電気接続用に、Ａｕあるいは半田等によ
るバンプ１３が設けられている。半導体基板１０の他方
の面１０ｂには、ポリイミド樹脂膜１４がスピンコート
技術あるいは印刷技術等を用いて成膜されている。
【００２９】半導体基板１０は、図２に示されるよう
に、後に切断分離される多数個の半導体チップ１を含ん
でいる。各半導体チップ１は、図３に示されるように、
所定波長（例えば、近紫外から近赤外までの波長）の光
を受光する受光部１５を有しており、受光部１５の外側
にボンディングパッド１１（本実施形態においては、４
箇所）が設けられている。第１アライメントパターン１
２は、図２に示されるように、半導体基板１０の直径方
向の外周部分の２箇所に設けられており、フォトエッチ
ング技術等を用いて「＋」字状に形成されている。この
第１アライメントパターン１２は、ボンディングパッド
１１と同じ配線を利用して形成することも可能である。
に、後に切断分離される多数個の半導体チップ１を含ん
でいる。各半導体チップ１は、図３に示されるように、
所定波長（例えば、近紫外から近赤外までの波長）の光
を受光する受光部１５を有しており、受光部１５の外側
にボンディングパッド１１（本実施形態においては、４
箇所）が設けられている。第１アライメントパターン１
２は、図２に示されるように、半導体基板１０の直径方
向の外周部分の２箇所に設けられており、フォトエッチ
ング技術等を用いて「＋」字状に形成されている。この
第１アライメントパターン１２は、ボンディングパッド
１１と同じ配線を利用して形成することも可能である。
【００３０】先ず、この半導体基板１０を、図１（ｂ）
に示されるように、半導体基板１０より大きい面積を有
した矩形のパッケージ基板２０上に搭載し、一体化す
る。パッケージ基板２０は、受光部１５が受光する光の
波長に対して光学的に透明な、透光性ガラスからなる。
パッケージ基板２０の一方の面２０ａには、第１配線電
極２１と、パッケージ基板２０に対する半導体基板１０
の位置合わせを行うための第２アライメントパターン２
２と、後に半導体基板１０を切断し切溝４０を形成する
際に基準となる第１目印パターン２３とが形成されてい
る。パッケージ基板２０の他方の面２０ｂには、外部基
板（図示せず）と接続される第２配線電極２４と、後に
半導体基板１０とパッケージ基板２０とを一体的に切断
する際の基準となる第２目印パターン２５とが形成され
ている。ここで、第１配線電極２１及び第２配線電極２
４は、各請求項における外部接続用電極を構成してい
る。
に示されるように、半導体基板１０より大きい面積を有
した矩形のパッケージ基板２０上に搭載し、一体化す
る。パッケージ基板２０は、受光部１５が受光する光の
波長に対して光学的に透明な、透光性ガラスからなる。
パッケージ基板２０の一方の面２０ａには、第１配線電
極２１と、パッケージ基板２０に対する半導体基板１０
の位置合わせを行うための第２アライメントパターン２
２と、後に半導体基板１０を切断し切溝４０を形成する
際に基準となる第１目印パターン２３とが形成されてい
る。パッケージ基板２０の他方の面２０ｂには、外部基
板（図示せず）と接続される第２配線電極２４と、後に
半導体基板１０とパッケージ基板２０とを一体的に切断
する際の基準となる第２目印パターン２５とが形成され
ている。ここで、第１配線電極２１及び第２配線電極２
４は、各請求項における外部接続用電極を構成してい
る。
【００３１】第１配線電極２１は、図４に示されるよう
に、半導体基板１０のバンプ１３（ボンディングパッド
１１）と対応する位置に設けられており、パッケージ基
板２０を貫通して設けられたスルーホール２６内部の配
線電極（図示せず）を介して第２配線電極２４と導通さ
れている。第２アライメントパターン２２は、同じく図
４に示されるように、半導体基板１０の第１アライメン
トパターン１２が形成された位置に対応する位置の、２
箇所に設けられており、フォトエッチング技術等を用い
て第１アライメントパターン１２より大きい「＋」字状
に形成されている。
に、半導体基板１０のバンプ１３（ボンディングパッド
１１）と対応する位置に設けられており、パッケージ基
板２０を貫通して設けられたスルーホール２６内部の配
線電極（図示せず）を介して第２配線電極２４と導通さ
れている。第２アライメントパターン２２は、同じく図
４に示されるように、半導体基板１０の第１アライメン
トパターン１２が形成された位置に対応する位置の、２
箇所に設けられており、フォトエッチング技術等を用い
て第１アライメントパターン１２より大きい「＋」字状
に形成されている。
【００３２】第１目印パターン２３は、図６に示される
ように、パッケージ基板２０の半導体基板１０に対向す
る部分の外側部分に位置する角部近傍に、フォトエッチ
ング技術等を用いて４箇所形成されている。第２目印パ
ターン２５は、図５に示されるように、半導体基板１０
の半導体チップ１の切断軌跡に対応する位置上に、等間
隔で、フォトエッチング技術等を用いて１４行１５列の
２１０箇所に形成されている。
ように、パッケージ基板２０の半導体基板１０に対向す
る部分の外側部分に位置する角部近傍に、フォトエッチ
ング技術等を用いて４箇所形成されている。第２目印パ
ターン２５は、図５に示されるように、半導体基板１０
の半導体チップ１の切断軌跡に対応する位置上に、等間
隔で、フォトエッチング技術等を用いて１４行１５列の
２１０箇所に形成されている。
【００３３】半導体基板１０をパッケージ基板２０に搭
載する際には、半導体基板１０の受光部１５及び第１ア
ライメントパターン１２が形成された一方の面１０ａと
パッケージ基板２０の第２アライメントパターン２２が
形成された一方の面２０aとを対向させた状態で、パッ
ケージ基板２０に形成された第２アライメントパターン
２２と半導体基板１０に形成された第１アライメントパ
ターン１２とを合致させて、位置合わせを行う（図５に
示された状態）。半導体基板１０とパッケージ基板２０
との位置合わせが終わった後、パッケージ基板２０の第
１配線電極２１と半導体基板１０のバンプ１３とを公知
の熱圧着等の接続技術を用いて接続（フリップチップ接
続）する。半導体基板１０とパッケージ基板２０とが電
気接続された状態（図１（ｂ）に示された状態）におい
て、半導体基板１０とパッケージ基板２０との間には所
定幅（例えば、１００μm程度）の間隙３０が形成され
ており、この間隙３０の幅はボンディングパッド１１、
バンプ１３及び第１配線電極２１の厚さにより規定、管
理されることになる。
載する際には、半導体基板１０の受光部１５及び第１ア
ライメントパターン１２が形成された一方の面１０ａと
パッケージ基板２０の第２アライメントパターン２２が
形成された一方の面２０aとを対向させた状態で、パッ
ケージ基板２０に形成された第２アライメントパターン
２２と半導体基板１０に形成された第１アライメントパ
ターン１２とを合致させて、位置合わせを行う（図５に
示された状態）。半導体基板１０とパッケージ基板２０
との位置合わせが終わった後、パッケージ基板２０の第
１配線電極２１と半導体基板１０のバンプ１３とを公知
の熱圧着等の接続技術を用いて接続（フリップチップ接
続）する。半導体基板１０とパッケージ基板２０とが電
気接続された状態（図１（ｂ）に示された状態）におい
て、半導体基板１０とパッケージ基板２０との間には所
定幅（例えば、１００μm程度）の間隙３０が形成され
ており、この間隙３０の幅はボンディングパッド１１、
バンプ１３及び第１配線電極２１の厚さにより規定、管
理されることになる。
【００３４】半導体基板１０をパッケージ基板２０に搭
載し一体化すると、図１（ｃ）に示されるように、半導
体基板１０とパッケージ基板２０との間に形成された間
隙３０に、アンダーフィル樹脂３１を充填し、硬化させ
る。アンダーフィル樹脂３１は、受光部１５が受光する
光の波長に対して光学的に透明で且つ絶縁性を有してお
り、例えば、シリコーン樹脂等にて構成される。
載し一体化すると、図１（ｃ）に示されるように、半導
体基板１０とパッケージ基板２０との間に形成された間
隙３０に、アンダーフィル樹脂３１を充填し、硬化させ
る。アンダーフィル樹脂３１は、受光部１５が受光する
光の波長に対して光学的に透明で且つ絶縁性を有してお
り、例えば、シリコーン樹脂等にて構成される。
【００３５】次いで、公知のダイシング技術等を用い
て、図１（ｄ）に示されるように、切溝４０を形成す
る。一体化された半導体基板１０及びパッケージ基板２
０は、パッケージ基板２０の第２配線電極２４が形成さ
れた他方の面２０ｂ（半導体基板１０と対向する面の裏
面）を下面とされた状態（図１（ｄ）に示される状態）
で、ダイシング装置（図示せず）に固定される。半導体
基板１０及びパッケージ基板２０がダイシング装置に固
定されると、パッケージ基板２０の一方の面２０ａ（半
導体基板１０と対向する面）の４箇所に形成された第１
目印パターン２３を基準として、図６に示されるよう
に、半導体基板１０の各受光素子（半導体チップ１）の
周囲に切溝４０が形成される。この切溝４０は、１００
μｍ程度の厚さを有する切刃を用いて、図１（ｄ）に示
されるように、半導体基板１０側から半導体基板１０を
切断し、パッケージ基板２０をパッケージ基板２０の厚
さの半分程度の深さまで切削することにより形成されて
いる。パッケージ基板２０の他方の面２０ｂ（半導体チ
ップ１と対向する面の裏面）側の一部は切断されずに残
っている。
て、図１（ｄ）に示されるように、切溝４０を形成す
る。一体化された半導体基板１０及びパッケージ基板２
０は、パッケージ基板２０の第２配線電極２４が形成さ
れた他方の面２０ｂ（半導体基板１０と対向する面の裏
面）を下面とされた状態（図１（ｄ）に示される状態）
で、ダイシング装置（図示せず）に固定される。半導体
基板１０及びパッケージ基板２０がダイシング装置に固
定されると、パッケージ基板２０の一方の面２０ａ（半
導体基板１０と対向する面）の４箇所に形成された第１
目印パターン２３を基準として、図６に示されるよう
に、半導体基板１０の各受光素子（半導体チップ１）の
周囲に切溝４０が形成される。この切溝４０は、１００
μｍ程度の厚さを有する切刃を用いて、図１（ｄ）に示
されるように、半導体基板１０側から半導体基板１０を
切断し、パッケージ基板２０をパッケージ基板２０の厚
さの半分程度の深さまで切削することにより形成されて
いる。パッケージ基板２０の他方の面２０ｂ（半導体チ
ップ１と対向する面の裏面）側の一部は切断されずに残
っている。
【００３６】一体化された半導体基板１０及びパッケー
ジ基板２０に切溝４０が形成されると、図１（ｅ）及び
図７に示されるように、各種印刷技術あるいはポッティ
ング技術を用いて、切溝４０に樹脂５０を充填する。切
溝４０に充填される樹脂５０は、受光部１５が受光する
波長の光を遮光する特性を有し、例えば、黒色に着色さ
れたエポキシ樹脂からなる。切溝４０に充填された樹脂
５０が硬化した後に、図１（ｆ）に示されるように、パ
ッケージ基板２０の他方の面２０ｂに形成された第２配
線電極２４に、外部基板（図示せず）との接続用に、Ａ
ｕあるいは半田等によるバンプ２７を設ける。
ジ基板２０に切溝４０が形成されると、図１（ｅ）及び
図７に示されるように、各種印刷技術あるいはポッティ
ング技術を用いて、切溝４０に樹脂５０を充填する。切
溝４０に充填される樹脂５０は、受光部１５が受光する
波長の光を遮光する特性を有し、例えば、黒色に着色さ
れたエポキシ樹脂からなる。切溝４０に充填された樹脂
５０が硬化した後に、図１（ｆ）に示されるように、パ
ッケージ基板２０の他方の面２０ｂに形成された第２配
線電極２４に、外部基板（図示せず）との接続用に、Ａ
ｕあるいは半田等によるバンプ２７を設ける。
【００３７】しかる上で、公知のダイシング技術等を用
いて、一体化された半導体基板１０及びパッケージ基板
２０を同時に切断する。一体化された半導体基板１０及
びパッケージ基板２０は、半導体基板１０のポリイミド
樹脂膜１４が形成された他方の面１０ｂ（パッケージ基
板２０と対向する面の裏面）を下面とされた状態（図１
（ｆ）に示される状態）で、ダイシング装置（図示せ
ず）に固定される。半導体基板１０及びパッケージ基板
２０がダイシング装置に固定されると、パッケージ基板
２０の他方の面２０ｂ（半導体基板１０と対向する面の
裏面）に形成された第２目印パターン２５を基準とし
て、一体化された半導体基板１０及びパッケージ基板２
０が一体的に切断されて、図１（ｇ）に示されるよう
に、複数個の半導体装置Ａ１に分離される。半導体基板
１０及びパッケージ基板２０は、２５μｍ程度の厚さを
有する切刃を用いて、切溝４０の幅方向で略中央部を切
断軌跡として、切溝４０に充填された樹脂５０を切断面
の両側に残した状態で切断される。
いて、一体化された半導体基板１０及びパッケージ基板
２０を同時に切断する。一体化された半導体基板１０及
びパッケージ基板２０は、半導体基板１０のポリイミド
樹脂膜１４が形成された他方の面１０ｂ（パッケージ基
板２０と対向する面の裏面）を下面とされた状態（図１
（ｆ）に示される状態）で、ダイシング装置（図示せ
ず）に固定される。半導体基板１０及びパッケージ基板
２０がダイシング装置に固定されると、パッケージ基板
２０の他方の面２０ｂ（半導体基板１０と対向する面の
裏面）に形成された第２目印パターン２５を基準とし
て、一体化された半導体基板１０及びパッケージ基板２
０が一体的に切断されて、図１（ｇ）に示されるよう
に、複数個の半導体装置Ａ１に分離される。半導体基板
１０及びパッケージ基板２０は、２５μｍ程度の厚さを
有する切刃を用いて、切溝４０の幅方向で略中央部を切
断軌跡として、切溝４０に充填された樹脂５０を切断面
の両側に残した状態で切断される。
【００３８】上述したようにして製造された半導体装置
Ａ１は、図１（ｇ）及び図８に示されるように、半導体
基板１０から分割された平面視矩形の半導体チップ１
と、パッケージ基板２０から分割された平面視矩形のパ
ッケージベース２とを有することになる。半導体チップ
１の一方の面を１ａ、他方の面を１ｂ、パッケージベー
ス２の一方の面を２ａ、他方の面を２ｂとする。半導体
チップ１の一方の面１ａ（パッケージベース２と対向す
る面）には受光部１５が設けられており、この受光部１
５がパッケージベース２を透過した所定波長の光を受光
することにより生成される信号は、受光部１５からボン
ディングパッド１１、バンプ１３、第１配線電極２１、
スルーホール２６内部の配線電極（図示せず）、第２配
線電極２４及びバンプ２７を介して、外部基板の電極
（図示せず）に送られる。半導体チップ１の他方の面１
ｂ（パッケージベース２に対向する面の裏面）にはポリ
イミド樹脂膜１４からなる保護部３ａ、及び、半導体チ
ップ１、アンダーフィル樹脂３１及びパッケージベース
２の一部の側面には充填された樹脂５０からなる保護部
３ｂが形成されており、保護部３ａ，３ｂにより、半導
体チップ１の他方の面１ｂ（パッケージベース２に対向
する面の裏面）及び側面、アンダーフィル樹脂３１の側
面、及び、パッケージベース２の一部の側面が封止され
ている。半導体装置Ａ１は一体化された半導体基板１０
及びパッケージ基板２０が一体的に切断されて個々に分
離されるために、保護部３ｂは、パッケージベース２と
同一平面外側形状及び外側寸法を有している。半導体チ
ップ１は、パッケージベース２と略相似形状で且つパッ
ケージベース２より小さい平面寸法を有している。
Ａ１は、図１（ｇ）及び図８に示されるように、半導体
基板１０から分割された平面視矩形の半導体チップ１
と、パッケージ基板２０から分割された平面視矩形のパ
ッケージベース２とを有することになる。半導体チップ
１の一方の面を１ａ、他方の面を１ｂ、パッケージベー
ス２の一方の面を２ａ、他方の面を２ｂとする。半導体
チップ１の一方の面１ａ（パッケージベース２と対向す
る面）には受光部１５が設けられており、この受光部１
５がパッケージベース２を透過した所定波長の光を受光
することにより生成される信号は、受光部１５からボン
ディングパッド１１、バンプ１３、第１配線電極２１、
スルーホール２６内部の配線電極（図示せず）、第２配
線電極２４及びバンプ２７を介して、外部基板の電極
（図示せず）に送られる。半導体チップ１の他方の面１
ｂ（パッケージベース２に対向する面の裏面）にはポリ
イミド樹脂膜１４からなる保護部３ａ、及び、半導体チ
ップ１、アンダーフィル樹脂３１及びパッケージベース
２の一部の側面には充填された樹脂５０からなる保護部
３ｂが形成されており、保護部３ａ，３ｂにより、半導
体チップ１の他方の面１ｂ（パッケージベース２に対向
する面の裏面）及び側面、アンダーフィル樹脂３１の側
面、及び、パッケージベース２の一部の側面が封止され
ている。半導体装置Ａ１は一体化された半導体基板１０
及びパッケージ基板２０が一体的に切断されて個々に分
離されるために、保護部３ｂは、パッケージベース２と
同一平面外側形状及び外側寸法を有している。半導体チ
ップ１は、パッケージベース２と略相似形状で且つパッ
ケージベース２より小さい平面寸法を有している。
【００３９】上述した第１実施形態によれば、半導体基
板１０をパッケージ基板２０に搭載して一体化した後
に、半導体基板１０側から半導体基板１０を切断し、パ
ッケージ基板２０をパッケージ基板２０厚さの半分程度
の深さまで切削することにより各受光部１５の周囲に形
成した切溝４０に樹脂５０を充填し、この切溝４０の位
置において、切断面の両側に樹脂５０を残した状態で半
導体基板１０とパッケージ基板２０とを一体的に切断し
て、複数個の半導体チップ１及びパッケージベース２と
に分離して個々の半導体装置Ａ１を形成しているので、
上述した従来の技術のように、切断分離された個々の半
導体装置Ａ１をハンドリングして樹脂モールド等を施す
ことが不要となり、素子の周囲に形成した切溝４０に樹
脂５０を充填し、この切溝４０の位置において切断する
という工程で、半導体チップ１を樹脂５０にて封止し得
る構成の半導体装置Ａ１が製造されることになり、半導
体装置Ａ１の製造工程を短縮することができる。また、
樹脂モールド等を施すために切断分離された個々の半導
体装置Ａ１をハンドリングすることも不要となり、半導
体装置Ａ１にハンドリングする際の破損等の問題が生じ
ることはなく、製造歩留まりの低下を抑制することがで
きる。以上のことから、パッケージベース２と半導体チ
ップ１とが一体化された半導体装置Ａ１の生産性を更に
向上させることが可能となる。
板１０をパッケージ基板２０に搭載して一体化した後
に、半導体基板１０側から半導体基板１０を切断し、パ
ッケージ基板２０をパッケージ基板２０厚さの半分程度
の深さまで切削することにより各受光部１５の周囲に形
成した切溝４０に樹脂５０を充填し、この切溝４０の位
置において、切断面の両側に樹脂５０を残した状態で半
導体基板１０とパッケージ基板２０とを一体的に切断し
て、複数個の半導体チップ１及びパッケージベース２と
に分離して個々の半導体装置Ａ１を形成しているので、
上述した従来の技術のように、切断分離された個々の半
導体装置Ａ１をハンドリングして樹脂モールド等を施す
ことが不要となり、素子の周囲に形成した切溝４０に樹
脂５０を充填し、この切溝４０の位置において切断する
という工程で、半導体チップ１を樹脂５０にて封止し得
る構成の半導体装置Ａ１が製造されることになり、半導
体装置Ａ１の製造工程を短縮することができる。また、
樹脂モールド等を施すために切断分離された個々の半導
体装置Ａ１をハンドリングすることも不要となり、半導
体装置Ａ１にハンドリングする際の破損等の問題が生じ
ることはなく、製造歩留まりの低下を抑制することがで
きる。以上のことから、パッケージベース２と半導体チ
ップ１とが一体化された半導体装置Ａ１の生産性を更に
向上させることが可能となる。
【００４０】また、半導体基板１０の他方の面１０ｂ
（パッケージ基板２０と対向する面の裏面）に、予めポ
リイミド樹脂膜１４を成膜しているので、このポリイミ
ド樹脂膜１４の厚さ、ポリイミド樹脂膜１４表面の平滑
さ等の製造上の工程管理を確実に行うことが可能とな
る。
（パッケージ基板２０と対向する面の裏面）に、予めポ
リイミド樹脂膜１４を成膜しているので、このポリイミ
ド樹脂膜１４の厚さ、ポリイミド樹脂膜１４表面の平滑
さ等の製造上の工程管理を確実に行うことが可能とな
る。
【００４１】また、半導体基板１０をパッケージ基板２
０に搭載する際に、半導体基板１０とパッケージ基板２
０との間に所定幅の間隙３０を形成し、この間隙３０に
アンダーフィル樹脂３１を充填するので、アンダーフィ
ル樹脂３１によりパッケージ基板２０に形成された第１
配線電極２１と半導体基板１０に形成されたバンプ１３
との接続部位、及び、バンプ１３とボンディングパッド
１１との接続部位を確実に保護することができると共
に、半導体基板１０とパッケージ基板２０とがアンダー
フィル樹脂３１により接着され、機械的強度を増大させ
ることができる。
０に搭載する際に、半導体基板１０とパッケージ基板２
０との間に所定幅の間隙３０を形成し、この間隙３０に
アンダーフィル樹脂３１を充填するので、アンダーフィ
ル樹脂３１によりパッケージ基板２０に形成された第１
配線電極２１と半導体基板１０に形成されたバンプ１３
との接続部位、及び、バンプ１３とボンディングパッド
１１との接続部位を確実に保護することができると共
に、半導体基板１０とパッケージ基板２０とがアンダー
フィル樹脂３１により接着され、機械的強度を増大させ
ることができる。
【００４２】また、切溝４０を形成し、切溝４０に樹脂
５０を充填した後に、外部基板（図示せず）と電気接続
するためのバンプ２７を第２配線電極２４に形成してい
るので、バンプ２７が形成されていない状態のパッケー
ジ基板２０の他方の面２０ｂ（半導体基板１０と対向す
る面の裏面）を下面とした状態で、切溝４０を形成で
き、切溝４０の加工精度の低下を抑制することが可能と
なる。
５０を充填した後に、外部基板（図示せず）と電気接続
するためのバンプ２７を第２配線電極２４に形成してい
るので、バンプ２７が形成されていない状態のパッケー
ジ基板２０の他方の面２０ｂ（半導体基板１０と対向す
る面の裏面）を下面とした状態で、切溝４０を形成で
き、切溝４０の加工精度の低下を抑制することが可能と
なる。
【００４３】また、切溝４０を形成する際に、切溝４０
を、１００μｍ程度の厚さを有する切刃を用いて半導体
基板１０を切断することにより形成する一方、複数個の
半導体チップ１とパッケージベース２とに分離する際
に、２５μｍ程度の厚さを有する切刃を用いて半導体基
板１０とパッケージ基板２０とを一体的に切断するの
で、厚さの異なる２つの切刃による切断するという、極
めて簡易な手法により、半導体装置Ａ１を製造すること
ができ、半導体装置Ａ１の製造工程を簡略化することが
可能となる。
を、１００μｍ程度の厚さを有する切刃を用いて半導体
基板１０を切断することにより形成する一方、複数個の
半導体チップ１とパッケージベース２とに分離する際
に、２５μｍ程度の厚さを有する切刃を用いて半導体基
板１０とパッケージ基板２０とを一体的に切断するの
で、厚さの異なる２つの切刃による切断するという、極
めて簡易な手法により、半導体装置Ａ１を製造すること
ができ、半導体装置Ａ１の製造工程を簡略化することが
可能となる。
【００４４】また、切溝４０を形成する際に、切溝４０
を、半導体基板１０側から半導体基板１０を切断し、パ
ッケージ基板２０をパッケージ基板２０の厚さの半分程
度の深さまで切削して形成しているので、切溝４０に樹
脂５０を充填した際に、この充填される樹脂５０が、パ
ッケージベース２に相当する部位の側面の一部までを含
んで被覆するので、アンダーフィル樹脂３１が充填され
ている部分（パッケージ基板２０に形成された第１配線
電極２１と半導体基板１０に形成されたバンプ１３との
接続部位、及び、バンプ１３とボンディングパッド１１
との接続部位）が充填される樹脂５０により封止され、
また、個々の半導体装置Ａ１に分離した際にも、アンダ
ーフィル樹脂３１が充填されている部分が充填される樹
脂５０により封止され、これらの部分の耐湿性を向上さ
せることが可能となる。
を、半導体基板１０側から半導体基板１０を切断し、パ
ッケージ基板２０をパッケージ基板２０の厚さの半分程
度の深さまで切削して形成しているので、切溝４０に樹
脂５０を充填した際に、この充填される樹脂５０が、パ
ッケージベース２に相当する部位の側面の一部までを含
んで被覆するので、アンダーフィル樹脂３１が充填され
ている部分（パッケージ基板２０に形成された第１配線
電極２１と半導体基板１０に形成されたバンプ１３との
接続部位、及び、バンプ１３とボンディングパッド１１
との接続部位）が充填される樹脂５０により封止され、
また、個々の半導体装置Ａ１に分離した際にも、アンダ
ーフィル樹脂３１が充填されている部分が充填される樹
脂５０により封止され、これらの部分の耐湿性を向上さ
せることが可能となる。
【００４５】また、パッケージ基板２０の一方の面２０
ａ（半導体基板１０と対向する面）の、パッケージ基板
２０の半導体基板１０に対向する部分の外側部分に位置
する角部近傍に、第１目印パターン２３を形成し、この
第１目印パターン２３を基準として切溝４０を形成する
ので、パッケージ基板２０の他方の面２０ｂ（半導体基
板１０と対向する面の裏面）を下面とした状態でも、第
１目印パターン２３を基準として切溝４０を形成でき、
切溝４０の加工精度を向上することが可能となる。
ａ（半導体基板１０と対向する面）の、パッケージ基板
２０の半導体基板１０に対向する部分の外側部分に位置
する角部近傍に、第１目印パターン２３を形成し、この
第１目印パターン２３を基準として切溝４０を形成する
ので、パッケージ基板２０の他方の面２０ｂ（半導体基
板１０と対向する面の裏面）を下面とした状態でも、第
１目印パターン２３を基準として切溝４０を形成でき、
切溝４０の加工精度を向上することが可能となる。
【００４６】また、パッケージ基板２０の他方の面２０
ｂ（半導体基板１０と対向する面の裏面）に第２目印パ
ターン２５を形成し、第２目印パターン２５を基準とし
て半導体基板１０とパッケージ基板２０とを一体的に切
断するので、半導体基板１０の他方の面１０ｂ側（パッ
ケージ基板２０と対向する面の裏面）を下面とした状態
でも、第２目印パターン２５を基準として半導体基板１
０とパッケージ基板２０とを一体的に切断でき、半導体
基板１０及びパッケージ基板２０の切断の加工精度を向
上することが可能となる。
ｂ（半導体基板１０と対向する面の裏面）に第２目印パ
ターン２５を形成し、第２目印パターン２５を基準とし
て半導体基板１０とパッケージ基板２０とを一体的に切
断するので、半導体基板１０の他方の面１０ｂ側（パッ
ケージ基板２０と対向する面の裏面）を下面とした状態
でも、第２目印パターン２５を基準として半導体基板１
０とパッケージ基板２０とを一体的に切断でき、半導体
基板１０及びパッケージ基板２０の切断の加工精度を向
上することが可能となる。
【００４７】また、パッケージ基板２０は、所定波長の
光に対して光学的に透明な透光性ガラスからなり、半導
体基板１０の一方の面１０ａ（パッケージ基板２０と対
向する面）の直径方向の外周部分に第１アライメントパ
ターン１２を形成し、パッケージ基板２０の一方の面２
０ａ（半導体基板１０と対向する面）の第１アライメン
トパターン１２と対応する位置に第２アライメントパタ
ーン２２を形成し、半導体基板１０をパッケージ基板２
０に搭載する際に、第１アライメントパターン１２及び
第２アライメントパターン２２を利用して両者の位置決
めを行うので、パッケージ基板２０が所定波長の光に対
して光学的に透明であることを利用して、パッケージ基
板２０側に位置決め用窓等を新たに形成することなく、
半導体基板１０とパッケージ基板２０との位置決めを行
うことができ、半導体装置Ａ１の製造工程の簡略化を図
ることが可能となる。
光に対して光学的に透明な透光性ガラスからなり、半導
体基板１０の一方の面１０ａ（パッケージ基板２０と対
向する面）の直径方向の外周部分に第１アライメントパ
ターン１２を形成し、パッケージ基板２０の一方の面２
０ａ（半導体基板１０と対向する面）の第１アライメン
トパターン１２と対応する位置に第２アライメントパタ
ーン２２を形成し、半導体基板１０をパッケージ基板２
０に搭載する際に、第１アライメントパターン１２及び
第２アライメントパターン２２を利用して両者の位置決
めを行うので、パッケージ基板２０が所定波長の光に対
して光学的に透明であることを利用して、パッケージ基
板２０側に位置決め用窓等を新たに形成することなく、
半導体基板１０とパッケージ基板２０との位置決めを行
うことができ、半導体装置Ａ１の製造工程の簡略化を図
ることが可能となる。
【００４８】一方、半導体装置Ａ１については、特に、
樹脂５０からなる保護部３ｂがパッケージベース２と同
一平面外側形状及び平面外側寸法を有しているので、半
導体チップ１とパッケージベース２とが一体化された半
導体装置Ａ１をハンドリングして外部基板（図示せず）
に搭載する際に、保護部３ｂが他の部品と接触すること
が抑制され、接触時の半導体チップ１、保護部３ｂある
いは他の部品等の破損による製造歩留まりの低下を抑制
することができる。また、半導体装置Ａ１を外部基板
（図示せず）に搭載する際に、パッケージベース２を基
準として搭載することが可能となり、半導体装置Ａ１の
搭載精度を向上させることができる。以上のことから、
パッケージベース２と半導体チップ１とが一体化された
半導体装置Ａ１の生産性をより向上させることが可能と
なる。
樹脂５０からなる保護部３ｂがパッケージベース２と同
一平面外側形状及び平面外側寸法を有しているので、半
導体チップ１とパッケージベース２とが一体化された半
導体装置Ａ１をハンドリングして外部基板（図示せず）
に搭載する際に、保護部３ｂが他の部品と接触すること
が抑制され、接触時の半導体チップ１、保護部３ｂある
いは他の部品等の破損による製造歩留まりの低下を抑制
することができる。また、半導体装置Ａ１を外部基板
（図示せず）に搭載する際に、パッケージベース２を基
準として搭載することが可能となり、半導体装置Ａ１の
搭載精度を向上させることができる。以上のことから、
パッケージベース２と半導体チップ１とが一体化された
半導体装置Ａ１の生産性をより向上させることが可能と
なる。
【００４９】また、半導体チップ１の他方の面１ｂ（パ
ッケージベース２と対向する面の裏面）はポリイミド樹
脂膜１４からなる保護部３ａにより封止されるので、半
導体チップ１の他方の面１ｂ（パッケージベース２と対
向する面の裏面）を保護して、半導体チップ１の耐湿性
をより向上させることが可能となる。
ッケージベース２と対向する面の裏面）はポリイミド樹
脂膜１４からなる保護部３ａにより封止されるので、半
導体チップ１の他方の面１ｂ（パッケージベース２と対
向する面の裏面）を保護して、半導体チップ１の耐湿性
をより向上させることが可能となる。
【００５０】また、半導体チップ１の一方の面１ａ（パ
ッケージベース２と対向する面）には所定波長の光を受
光する受光部１５が設けられ、パッケージベース２を受
光部１５が受光する光の波長に対して光学的に透明な透
光性ガラスとしているので、半導体装置Ａ１自体を、半
導体チップ１の一方の面１ａ側を受光面とする光半導体
装置として機能させることが可能である。
ッケージベース２と対向する面）には所定波長の光を受
光する受光部１５が設けられ、パッケージベース２を受
光部１５が受光する光の波長に対して光学的に透明な透
光性ガラスとしているので、半導体装置Ａ１自体を、半
導体チップ１の一方の面１ａ側を受光面とする光半導体
装置として機能させることが可能である。
【００５１】また、樹脂５０からなる保護部３ｂは、受
光部１５が受光する波長の光を遮光するので、受光部１
５に対して装置側方から回り込んで入射する光が低減さ
れ、受光部１５に対向する部分のパッケージベース２か
ら入射する光を確実に受光でき、受光素子として用いら
れる半導体装置Ａ１（受光部１５）の受光方向性の低下
を抑制するとともに、ノイズの低減を図ることが可能と
なる。
光部１５が受光する波長の光を遮光するので、受光部１
５に対して装置側方から回り込んで入射する光が低減さ
れ、受光部１５に対向する部分のパッケージベース２か
ら入射する光を確実に受光でき、受光素子として用いら
れる半導体装置Ａ１（受光部１５）の受光方向性の低下
を抑制するとともに、ノイズの低減を図ることが可能と
なる。
【００５２】（第２実施形態）図９は、本発明による半
導体装置の第２実施形態を、製造工程順に説明する説明
図である。図９（ａ）に示されるように、シリコン等の
半導体基板１０は、後に切断分離される多数個の半導体
チップ１を含み、第１実施形態と同様に、受光部１５、
ボンディングパッド１１、バンプ１３及び第１アライメ
ントパターン１２が形成されている。先ず、この半導体
基板１０を、図９（ｂ）に示されるように、半導体基板
１０より大きい面積を有した矩形のパッケージ基板２０
上に搭載し、一体化する。パッケージ基板２０は、受光
部１５が受光する光の波長に対して光学的に透明な、透
光性ガラスからなり、第１実施形態と同様に、第１配線
電極２１、第２アライメントパターン２２、第１目印パ
ターン２３、第２配線電極２４及び第２目印パターン２
５が形成されている。ここで、第１配線電極２１及び第
２配線電極２４は、各請求項における外部接続用電極を
構成している。
導体装置の第２実施形態を、製造工程順に説明する説明
図である。図９（ａ）に示されるように、シリコン等の
半導体基板１０は、後に切断分離される多数個の半導体
チップ１を含み、第１実施形態と同様に、受光部１５、
ボンディングパッド１１、バンプ１３及び第１アライメ
ントパターン１２が形成されている。先ず、この半導体
基板１０を、図９（ｂ）に示されるように、半導体基板
１０より大きい面積を有した矩形のパッケージ基板２０
上に搭載し、一体化する。パッケージ基板２０は、受光
部１５が受光する光の波長に対して光学的に透明な、透
光性ガラスからなり、第１実施形態と同様に、第１配線
電極２１、第２アライメントパターン２２、第１目印パ
ターン２３、第２配線電極２４及び第２目印パターン２
５が形成されている。ここで、第１配線電極２１及び第
２配線電極２４は、各請求項における外部接続用電極を
構成している。
【００５３】半導体基板１０をパッケージ基板２０に搭
載する際には、半導体基板１０の受光部１５及び第１ア
ライメントパターン１２が形成された一方の面１０ａと
パッケージ基板２０の第２アライメントパターン２２が
形成された一方の面２０ａとを対向させた状態で、第２
アライメントパターン２２と第１アライメントパターン
１２とを合致させて、位置合わせを行う。半導体基板１
０とパッケージ基板２０との位置合わせが終わった後、
パッケージ基板２０の第１配線電極２１と半導体基板１
０のバンプ１３とを公知の熱圧着等の接続技術を用いて
接続（フリップチップ接続）する。半導体基板１０とパ
ッケージ基板２０とが電気接続された状態（図９（ｂ）
に示された状態）において、半導体基板１０とパッケー
ジ基板２０との間には所定幅（例えば、１００μm程
度）の間隙３０が形成されており、この間隙３０の幅は
ボンディングパッド１１、バンプ１３及び第１配線電極
２１の厚さにより規定、管理されることになる。
載する際には、半導体基板１０の受光部１５及び第１ア
ライメントパターン１２が形成された一方の面１０ａと
パッケージ基板２０の第２アライメントパターン２２が
形成された一方の面２０ａとを対向させた状態で、第２
アライメントパターン２２と第１アライメントパターン
１２とを合致させて、位置合わせを行う。半導体基板１
０とパッケージ基板２０との位置合わせが終わった後、
パッケージ基板２０の第１配線電極２１と半導体基板１
０のバンプ１３とを公知の熱圧着等の接続技術を用いて
接続（フリップチップ接続）する。半導体基板１０とパ
ッケージ基板２０とが電気接続された状態（図９（ｂ）
に示された状態）において、半導体基板１０とパッケー
ジ基板２０との間には所定幅（例えば、１００μm程
度）の間隙３０が形成されており、この間隙３０の幅は
ボンディングパッド１１、バンプ１３及び第１配線電極
２１の厚さにより規定、管理されることになる。
【００５４】半導体基板１０をパッケージ基板２０に搭
載し一体化すると、図９（ｃ）に示されるように、半導
体基板１０とパッケージ基板２０との間に形成された間
隙３０に、アンダーフィル樹脂３１を充填し、硬化させ
る。アンダーフィル樹脂３１は、受光部１５が受光する
光の波長に対して光学的に透明で且つ絶縁性を有してお
り、例えば、シリコーン樹脂等にて構成される。
載し一体化すると、図９（ｃ）に示されるように、半導
体基板１０とパッケージ基板２０との間に形成された間
隙３０に、アンダーフィル樹脂３１を充填し、硬化させ
る。アンダーフィル樹脂３１は、受光部１５が受光する
光の波長に対して光学的に透明で且つ絶縁性を有してお
り、例えば、シリコーン樹脂等にて構成される。
【００５５】次いで、公知のダイシング技術等を用い
て、図９（ｄ）に示されるように、切溝４０を形成す
る。一体化された半導体基板１０及びパッケージ基板２
０は、パッケージ基板２０の第２配線電極２４が形成さ
れた他方の面２０ｂ（半導体基板１０と対向する面の裏
面）を下面とされた状態（図９（ｄ）に示される状態）
で、ダイシング装置（図示せず）に固定される。半導体
基板１０及びパッケージ基板２０がダイシング装置に固
定されると、第１目印パターン２３を基準として、半導
体基板１０の各受光素子（半導体チップ１）の周囲に切
溝４０が形成される。この切溝４０は、１００μｍ程度
の厚さを有する切刃を用いて、半導体基板１０側から半
導体基板１０を切断し、パッケージ基板２０をパッケー
ジ基板２０の厚さの半分程度の深さまで切削することに
より形成されている。パッケージ基板２０の他方の面２
０ｂ（半導体チップ１と対向する面の裏面）側の一部は
切断されずに残っている。
て、図９（ｄ）に示されるように、切溝４０を形成す
る。一体化された半導体基板１０及びパッケージ基板２
０は、パッケージ基板２０の第２配線電極２４が形成さ
れた他方の面２０ｂ（半導体基板１０と対向する面の裏
面）を下面とされた状態（図９（ｄ）に示される状態）
で、ダイシング装置（図示せず）に固定される。半導体
基板１０及びパッケージ基板２０がダイシング装置に固
定されると、第１目印パターン２３を基準として、半導
体基板１０の各受光素子（半導体チップ１）の周囲に切
溝４０が形成される。この切溝４０は、１００μｍ程度
の厚さを有する切刃を用いて、半導体基板１０側から半
導体基板１０を切断し、パッケージ基板２０をパッケー
ジ基板２０の厚さの半分程度の深さまで切削することに
より形成されている。パッケージ基板２０の他方の面２
０ｂ（半導体チップ１と対向する面の裏面）側の一部は
切断されずに残っている。
【００５６】一体化された半導体基板１０及びパッケー
ジ基板２０に切溝４０が形成されると、図９（ｅ）に示
されるように、各種印刷技術あるいはポッティング技術
を用いて、半導体基板１０の他方の面１０ｂ（パッケー
ジ基板２０と対向する面の裏面）を被覆するように、切
溝４０に樹脂５０を充填する。切溝４０に充填される樹
脂５０は、受光部１５が受光する波長の光を遮光する特
性を有し、例えば、黒色に着色されたエポキシ樹脂から
なる。切溝４０に充填された樹脂５０が硬化した後に、
図９（ｆ）に示されるように、パッケージ基板２０の他
方の面２０ｂに形成された第２配線電極２４に、外部基
板（図示せず）との接続用に、Ａｕあるいは半田等によ
るバンプ２７を設ける。
ジ基板２０に切溝４０が形成されると、図９（ｅ）に示
されるように、各種印刷技術あるいはポッティング技術
を用いて、半導体基板１０の他方の面１０ｂ（パッケー
ジ基板２０と対向する面の裏面）を被覆するように、切
溝４０に樹脂５０を充填する。切溝４０に充填される樹
脂５０は、受光部１５が受光する波長の光を遮光する特
性を有し、例えば、黒色に着色されたエポキシ樹脂から
なる。切溝４０に充填された樹脂５０が硬化した後に、
図９（ｆ）に示されるように、パッケージ基板２０の他
方の面２０ｂに形成された第２配線電極２４に、外部基
板（図示せず）との接続用に、Ａｕあるいは半田等によ
るバンプ２７を設ける。
【００５７】しかる上で、公知のダイシング技術等を用
いて、一体化された半導体基板１０及びパッケージ基板
２０を同時に切断する。一体化された半導体基板１０及
びパッケージ基板２０は、半導体基板１０の充填された
樹脂５０により被覆された他方の面１０ｂ（パッケージ
基板２０と対向する面の裏面）を下面とされた状態（図
９（ｆ）に示される状態）で、ダイシング装置（図示せ
ず）に固定される。半導体基板１０及びパッケージ基板
２０がダイシング装置に固定されると、第２目印パター
ン２５を基準として、一体化された半導体基板１０及び
パッケージ基板２０が一体的に切断されて、図９（ｇ）
に示されるように、複数個の半導体装置Ａ２に分離され
る。半導体基板１０及びパッケージ基板２０は、２５μ
ｍ程度の厚さを有する切刃を用いて、切溝４０の幅方向
で略中央部を切断軌跡として、切溝４０に充填された樹
脂５０を切断面の両側に残した状態で切断される。
いて、一体化された半導体基板１０及びパッケージ基板
２０を同時に切断する。一体化された半導体基板１０及
びパッケージ基板２０は、半導体基板１０の充填された
樹脂５０により被覆された他方の面１０ｂ（パッケージ
基板２０と対向する面の裏面）を下面とされた状態（図
９（ｆ）に示される状態）で、ダイシング装置（図示せ
ず）に固定される。半導体基板１０及びパッケージ基板
２０がダイシング装置に固定されると、第２目印パター
ン２５を基準として、一体化された半導体基板１０及び
パッケージ基板２０が一体的に切断されて、図９（ｇ）
に示されるように、複数個の半導体装置Ａ２に分離され
る。半導体基板１０及びパッケージ基板２０は、２５μ
ｍ程度の厚さを有する切刃を用いて、切溝４０の幅方向
で略中央部を切断軌跡として、切溝４０に充填された樹
脂５０を切断面の両側に残した状態で切断される。
【００５８】上述したようにして製造された半導体装置
Ａ２は、図９（ｇ）に示されるように、半導体基板１０
から分割された平面視矩形の半導体チップ１と、パッケ
ージ基板２０から分割された平面視矩形のパッケージベ
ース２とを有することになる。半導体チップ１の一方の
面を１ａ、他方の面を１ｂ、パッケージベース２の一方
の面を２ａ、他方の面を２ｂとする。半導体チップ１の
一方の面１ａ（パッケージベース２と対向する面）に
は、受光部１５が設けられており、この受光部１５がパ
ッケージベース２を透過した所定波長の光を受光するこ
とにより生成される信号は、受光部１５からボンディン
グパッド１１、バンプ１３、第１配線電極２１、スルー
ホール２６内部の配線電極（図示せず）、第２配線電極
２４及びバンプ２７を介して、外部基板の電極（図示せ
ず）に送られる。半導体チップ１の他方の面１ｂ（パッ
ケージベース２に対向する面の裏面）と、半導体チップ
１、アンダーフィル樹脂３１及びパッケージベース２の
一部の側面とは樹脂５０からなる保護部３ｃが形成され
ており、第１実施形態と同様に、保護部３ｃにより、半
導体チップ１の他方の面１ｂ（パッケージベース２に対
向する面の裏面）及び側面、アンダーフィル樹脂３１の
側面、及び、パッケージベース２の一部の側面が封止さ
れている。半導体装置Ａ２は一体化された半導体基板１
０及びパッケージ基板２０が一体的に切断されて個々に
分離されるために、保護部３ｃは、パッケージベース２
と同一平面外側形状及び外側寸法を有している。半導体
チップ１は、パッケージベース２と略相似形状で且つパ
ッケージベース２より小さい平面寸法を有している。
Ａ２は、図９（ｇ）に示されるように、半導体基板１０
から分割された平面視矩形の半導体チップ１と、パッケ
ージ基板２０から分割された平面視矩形のパッケージベ
ース２とを有することになる。半導体チップ１の一方の
面を１ａ、他方の面を１ｂ、パッケージベース２の一方
の面を２ａ、他方の面を２ｂとする。半導体チップ１の
一方の面１ａ（パッケージベース２と対向する面）に
は、受光部１５が設けられており、この受光部１５がパ
ッケージベース２を透過した所定波長の光を受光するこ
とにより生成される信号は、受光部１５からボンディン
グパッド１１、バンプ１３、第１配線電極２１、スルー
ホール２６内部の配線電極（図示せず）、第２配線電極
２４及びバンプ２７を介して、外部基板の電極（図示せ
ず）に送られる。半導体チップ１の他方の面１ｂ（パッ
ケージベース２に対向する面の裏面）と、半導体チップ
１、アンダーフィル樹脂３１及びパッケージベース２の
一部の側面とは樹脂５０からなる保護部３ｃが形成され
ており、第１実施形態と同様に、保護部３ｃにより、半
導体チップ１の他方の面１ｂ（パッケージベース２に対
向する面の裏面）及び側面、アンダーフィル樹脂３１の
側面、及び、パッケージベース２の一部の側面が封止さ
れている。半導体装置Ａ２は一体化された半導体基板１
０及びパッケージ基板２０が一体的に切断されて個々に
分離されるために、保護部３ｃは、パッケージベース２
と同一平面外側形状及び外側寸法を有している。半導体
チップ１は、パッケージベース２と略相似形状で且つパ
ッケージベース２より小さい平面寸法を有している。
【００５９】上述した第２実施形態においても第１実施
形態と同様の作用効果を奏し、半導体基板１０をパッケ
ージ基板２０に搭載して一体化した後に、半導体基板１
０側から半導体基板１０を切断し、パッケージ基板２０
をパッケージ基板２０の厚さの半分程度の深さまで切削
することにより、各受光部１５の周囲に形成した切溝４
０に樹脂５０を充填し、この切溝４０の位置において、
切断面の両側に樹脂５０を残した状態で半導体基板１０
とパッケージ基板２０とを一体的に切断して、複数個の
半導体チップ１及びパッケージベース２とに分離して個
々の半導体装置Ａ２を形成しているので、切断分離され
た個々の半導体装置Ａ２をハンドリングして樹脂モール
ド等を施すことが不要となり、半導体装置Ａ２の製造工
程を短縮することができる。また、半導体装置Ａ２にハ
ンドリングする際の破損等の問題が生じることはなく、
製造歩留まりの低下を抑制することができる。
形態と同様の作用効果を奏し、半導体基板１０をパッケ
ージ基板２０に搭載して一体化した後に、半導体基板１
０側から半導体基板１０を切断し、パッケージ基板２０
をパッケージ基板２０の厚さの半分程度の深さまで切削
することにより、各受光部１５の周囲に形成した切溝４
０に樹脂５０を充填し、この切溝４０の位置において、
切断面の両側に樹脂５０を残した状態で半導体基板１０
とパッケージ基板２０とを一体的に切断して、複数個の
半導体チップ１及びパッケージベース２とに分離して個
々の半導体装置Ａ２を形成しているので、切断分離され
た個々の半導体装置Ａ２をハンドリングして樹脂モール
ド等を施すことが不要となり、半導体装置Ａ２の製造工
程を短縮することができる。また、半導体装置Ａ２にハ
ンドリングする際の破損等の問題が生じることはなく、
製造歩留まりの低下を抑制することができる。
【００６０】また、半導体装置Ａ２についても、充填さ
れた樹脂５０からなる保護部３ｃがパッケージベース２
と同一平面外側形状及び平面外側寸法を有しているの
で、半導体チップ１とパッケージベース２とが一体化さ
れた半導体装置Ａ２をハンドリングして外部基板（図示
せず）に搭載する際に、保護部３ｃが他の部品と接触す
ることが抑制され、接触時の半導体チップ１、保護部３
ｃあるいは他の部品等の破損による製造歩留まりの低下
を抑制することができる。また、半導体装置Ａ２を外部
基板（図示せず）に搭載する際に、パッケージベース２
を基準として搭載することが可能となり、半導体装置Ａ
２の搭載精度を向上させることができる。
れた樹脂５０からなる保護部３ｃがパッケージベース２
と同一平面外側形状及び平面外側寸法を有しているの
で、半導体チップ１とパッケージベース２とが一体化さ
れた半導体装置Ａ２をハンドリングして外部基板（図示
せず）に搭載する際に、保護部３ｃが他の部品と接触す
ることが抑制され、接触時の半導体チップ１、保護部３
ｃあるいは他の部品等の破損による製造歩留まりの低下
を抑制することができる。また、半導体装置Ａ２を外部
基板（図示せず）に搭載する際に、パッケージベース２
を基準として搭載することが可能となり、半導体装置Ａ
２の搭載精度を向上させることができる。
【００６１】また、特有の効果としては、切溝４０に樹
脂５０を充填する際に、半導体基板１０の他方の面１０
ｂ（パッケージ基板２０と対向する面の裏面）を樹脂５
０にて被覆するので、新たな工程を追加することなく、
半導体基板１０（半導体チップ１）の保護が可能とな
る。
脂５０を充填する際に、半導体基板１０の他方の面１０
ｂ（パッケージ基板２０と対向する面の裏面）を樹脂５
０にて被覆するので、新たな工程を追加することなく、
半導体基板１０（半導体チップ１）の保護が可能とな
る。
【００６２】（第３実施形態）図１０は、本発明による
半導体装置の第３実施形態を、製造工程順に説明する説
明図である。図１０（ａ）に示されるように、シリコン
等の半導体基板１０は、後に切断分離される多数個の半
導体チップ１を含み、第１及び第２実施形態と同様に、
受光部１５、ボンディングパッド１１、バンプ１３及び
第１アライメントパターン１２が形成されている。先
ず、この半導体基板１０を、図１０（ｂ）に示されるよ
うに、半導体基板１０より大きい面積を有した矩形のパ
ッケージ基板２０上に搭載し、一体化する。パッケージ
基板２０は、受光部１５が受光する光の波長に対して光
学的に透明な、透光性ガラスにからなり、第１及び第２
実施形態と同様に、第１配線電極２１、第２アライメン
トパターン２２、第１目印パターン２３、第２配線電極
２４及び第２目印パターン２５が形成されている。ここ
で、第１配線電極２１及び第２配線電極２４は、各請求
項における外部接続用電極を構成している。
半導体装置の第３実施形態を、製造工程順に説明する説
明図である。図１０（ａ）に示されるように、シリコン
等の半導体基板１０は、後に切断分離される多数個の半
導体チップ１を含み、第１及び第２実施形態と同様に、
受光部１５、ボンディングパッド１１、バンプ１３及び
第１アライメントパターン１２が形成されている。先
ず、この半導体基板１０を、図１０（ｂ）に示されるよ
うに、半導体基板１０より大きい面積を有した矩形のパ
ッケージ基板２０上に搭載し、一体化する。パッケージ
基板２０は、受光部１５が受光する光の波長に対して光
学的に透明な、透光性ガラスにからなり、第１及び第２
実施形態と同様に、第１配線電極２１、第２アライメン
トパターン２２、第１目印パターン２３、第２配線電極
２４及び第２目印パターン２５が形成されている。ここ
で、第１配線電極２１及び第２配線電極２４は、各請求
項における外部接続用電極を構成している。
【００６３】半導体基板１０をパッケージ基板２０に搭
載する際には、半導体基板１０の受光部１５及び第１ア
ライメントパターン１２が形成された一方の面１０ａと
パッケージ基板２０の第２アライメントパターン２２が
形成された一方の面２０ａとを対向させた状態で、第２
アライメントパターン２２と第１アライメントパターン
１２とを合致させて、位置合わせを行う。半導体基板１
０とパッケージ基板２０との位置合わせが終わった後、
パッケージ基板２０の第１配線電極２１と半導体基板１
０のバンプ１３とを公知の熱圧着等の接続技術を用いて
接続（フリップチップ接続）する。半導体基板１０とパ
ッケージ基板２０とが電気接続された状態（図１０
（ｂ）に示された状態）において、半導体基板１０とパ
ッケージ基板２０との間には所定幅（例えば、１００μ
m程度）の間隙３０が形成されており、この間隙３０の
幅はボンディングパッド１１、バンプ１３及び第１配線
電極２１の厚さにより規定、管理されることになる。
載する際には、半導体基板１０の受光部１５及び第１ア
ライメントパターン１２が形成された一方の面１０ａと
パッケージ基板２０の第２アライメントパターン２２が
形成された一方の面２０ａとを対向させた状態で、第２
アライメントパターン２２と第１アライメントパターン
１２とを合致させて、位置合わせを行う。半導体基板１
０とパッケージ基板２０との位置合わせが終わった後、
パッケージ基板２０の第１配線電極２１と半導体基板１
０のバンプ１３とを公知の熱圧着等の接続技術を用いて
接続（フリップチップ接続）する。半導体基板１０とパ
ッケージ基板２０とが電気接続された状態（図１０
（ｂ）に示された状態）において、半導体基板１０とパ
ッケージ基板２０との間には所定幅（例えば、１００μ
m程度）の間隙３０が形成されており、この間隙３０の
幅はボンディングパッド１１、バンプ１３及び第１配線
電極２１の厚さにより規定、管理されることになる。
【００６４】半導体基板１０をパッケージ基板２０に搭
載し一体化すると、図１０（ｃ）に示されるように、半
導体基板１０とパッケージ基板２０との間に形成された
間隙３０に、アンダーフィル樹脂３１を充填し、硬化さ
せる。アンダーフィル樹脂３１は、受光部１５が受光す
る光の波長に対して光学的に透明で且つ絶縁性を有して
おり、例えば、シリコーン樹脂等にて構成される。
載し一体化すると、図１０（ｃ）に示されるように、半
導体基板１０とパッケージ基板２０との間に形成された
間隙３０に、アンダーフィル樹脂３１を充填し、硬化さ
せる。アンダーフィル樹脂３１は、受光部１５が受光す
る光の波長に対して光学的に透明で且つ絶縁性を有して
おり、例えば、シリコーン樹脂等にて構成される。
【００６５】次いで、公知のダイシング技術等を用い
て、図１０（ｄ）に示されるように、切溝４０を形成す
る。一体化された半導体基板１０及びパッケージ基板２
０は、パッケージ基板２０の第２配線電極２４が形成さ
れた他方の面２０ｂ（半導体基板１０と対向する面の裏
面）を下面とされた状態（図１０（ｄ）に示される状
態）で、ダイシング装置（図示せず）に固定される。半
導体基板１０及びパッケージ基板２０がダイシング装置
に固定されると、第１目印パターン２３を基準として、
半導体基板１０の各受光素子（半導体チップ１）の周囲
に切溝４０が形成される。この切溝４０は、１００μｍ
程度の厚さを有する切刃を用いて、半導体基板１０側か
ら半導体基板１０を切断し、パッケージ基板２０をパッ
ケージ基板２０厚さの半分程度の深さまで切削すること
により形成されている。パッケージ基板２０の他方の面
２０ｂ（半導体チップ１と対向する面の裏面）側の一部
は切断されずに残っている。一体化された半導体基板１
０及びパッケージ基板２０に切溝４０が形成されると、
図１０（ｅ）に示されるように、パッケージ基板２０の
他方の面２０ｂに形成された第２配線電極２４に、外部
基板（図示せず）との接続用に、Ａｕあるいは半田等に
よるバンプ２７を設ける。
て、図１０（ｄ）に示されるように、切溝４０を形成す
る。一体化された半導体基板１０及びパッケージ基板２
０は、パッケージ基板２０の第２配線電極２４が形成さ
れた他方の面２０ｂ（半導体基板１０と対向する面の裏
面）を下面とされた状態（図１０（ｄ）に示される状
態）で、ダイシング装置（図示せず）に固定される。半
導体基板１０及びパッケージ基板２０がダイシング装置
に固定されると、第１目印パターン２３を基準として、
半導体基板１０の各受光素子（半導体チップ１）の周囲
に切溝４０が形成される。この切溝４０は、１００μｍ
程度の厚さを有する切刃を用いて、半導体基板１０側か
ら半導体基板１０を切断し、パッケージ基板２０をパッ
ケージ基板２０厚さの半分程度の深さまで切削すること
により形成されている。パッケージ基板２０の他方の面
２０ｂ（半導体チップ１と対向する面の裏面）側の一部
は切断されずに残っている。一体化された半導体基板１
０及びパッケージ基板２０に切溝４０が形成されると、
図１０（ｅ）に示されるように、パッケージ基板２０の
他方の面２０ｂに形成された第２配線電極２４に、外部
基板（図示せず）との接続用に、Ａｕあるいは半田等に
よるバンプ２７を設ける。
【００６６】しかる上で、公知のダイシング技術等を用
いて、パッケージ基板２０の切断されていない、パッケ
ージ基板２０の他方の面２０ｂ（半導体チップ１と対向
する面の裏面）側の一部を切断する。一体化された半導
体基板１０及びパッケージ基板２０は、半導体基板１０
の他方の面１０ｂ（パッケージ基板２０と対向する面の
裏面）を下面とされた状態（図１０（ｅ）に示される状
態）で、ダイシング装置（図示せず）に固定される。半
導体基板１０及びパッケージ基板２０がダイシング装置
に固定されると、第２目印パターン２５を基準として、
パッケージ基板２０が切断されて、図１０（ｆ）に示さ
れるように、複数個の半導体装置Ａ３に分離される。パ
ッケージ基板２０は、２５μｍ程度の厚さを有する切刃
を用いて、切溝４０の幅方向で略中央部を切断軌跡とし
て、切断される。
いて、パッケージ基板２０の切断されていない、パッケ
ージ基板２０の他方の面２０ｂ（半導体チップ１と対向
する面の裏面）側の一部を切断する。一体化された半導
体基板１０及びパッケージ基板２０は、半導体基板１０
の他方の面１０ｂ（パッケージ基板２０と対向する面の
裏面）を下面とされた状態（図１０（ｅ）に示される状
態）で、ダイシング装置（図示せず）に固定される。半
導体基板１０及びパッケージ基板２０がダイシング装置
に固定されると、第２目印パターン２５を基準として、
パッケージ基板２０が切断されて、図１０（ｆ）に示さ
れるように、複数個の半導体装置Ａ３に分離される。パ
ッケージ基板２０は、２５μｍ程度の厚さを有する切刃
を用いて、切溝４０の幅方向で略中央部を切断軌跡とし
て、切断される。
【００６７】上述した第３実施形態における半導体装置
Ａ３によれば、図１０（ｆ）に示されるように、パッケ
ージ基板２０から分割された平面視矩形のパッケージベ
ース２と、半導体基板１０から分割された平面視矩形の
半導体チップ１とを有することになる。半導体チップ１
の一方の面を１ａ、他方の面を１ｂ、パッケージベース
２の一方の面を２ａ、他方の面を２ｂとする。半導体チ
ップ１の一方の面１ａ（パッケージベース２と対向する
面）には、受光部１５が設けられており、この受光部１
５がパッケージベース２を透過した所定波長の光を受光
することにより生成される信号は、受光部１５からボン
ディングパッド１１、バンプ１３、第１配線電極２１、
スルーホール２６内部の配線電極（図示せず）、第２配
線電極２４及びバンプ２７を介して、外部基板の電極
（図示せず）に送られる。半導体装置Ａ３は、１００μ
ｍ程度の厚さを有する切刃を用いて切断された切断面
と、２５μｍ程度の厚さを有する切刃を用いて切断され
た切断面とを有し、半導体チップ１は、１００μｍ程度
の厚さを有する切刃を用いて切断された切断面をその側
面１ｃとし、パッケージベース２の他方の面２ｂ（半導
体チップ１と対向する面の裏面）側の一部は、２５μｍ
程度の厚さを有する切刃を用いて切断された切断面をそ
の側面２ｃとしている。このため、半導体チップ１は、
パッケージベース２と略相似形状で且つパッケージベー
ス２より小さい平面寸法を有する。
Ａ３によれば、図１０（ｆ）に示されるように、パッケ
ージ基板２０から分割された平面視矩形のパッケージベ
ース２と、半導体基板１０から分割された平面視矩形の
半導体チップ１とを有することになる。半導体チップ１
の一方の面を１ａ、他方の面を１ｂ、パッケージベース
２の一方の面を２ａ、他方の面を２ｂとする。半導体チ
ップ１の一方の面１ａ（パッケージベース２と対向する
面）には、受光部１５が設けられており、この受光部１
５がパッケージベース２を透過した所定波長の光を受光
することにより生成される信号は、受光部１５からボン
ディングパッド１１、バンプ１３、第１配線電極２１、
スルーホール２６内部の配線電極（図示せず）、第２配
線電極２４及びバンプ２７を介して、外部基板の電極
（図示せず）に送られる。半導体装置Ａ３は、１００μ
ｍ程度の厚さを有する切刃を用いて切断された切断面
と、２５μｍ程度の厚さを有する切刃を用いて切断され
た切断面とを有し、半導体チップ１は、１００μｍ程度
の厚さを有する切刃を用いて切断された切断面をその側
面１ｃとし、パッケージベース２の他方の面２ｂ（半導
体チップ１と対向する面の裏面）側の一部は、２５μｍ
程度の厚さを有する切刃を用いて切断された切断面をそ
の側面２ｃとしている。このため、半導体チップ１は、
パッケージベース２と略相似形状で且つパッケージベー
ス２より小さい平面寸法を有する。
【００６８】上述した第３実施形態によれば、半導体チ
ップ１は、パッケージベース２と略相似形状で且つパッ
ケージベース２より小さい平面寸法に形成されているの
で、半導体装置Ａ３をハンドリングして外部基板（図示
せず）に搭載する際の他の部品との接触が抑制され、接
触時の半導体チップ１あるいは他の部品等の破損によ
る、製造歩留まりの低下を抑制することができる。ま
た、半導体装置Ａ３を外部基板（図示せず）に搭載する
際に、パッケージベース２を基準として搭載することが
可能となり、搭載精度を向上させることもできる。
ップ１は、パッケージベース２と略相似形状で且つパッ
ケージベース２より小さい平面寸法に形成されているの
で、半導体装置Ａ３をハンドリングして外部基板（図示
せず）に搭載する際の他の部品との接触が抑制され、接
触時の半導体チップ１あるいは他の部品等の破損によ
る、製造歩留まりの低下を抑制することができる。ま
た、半導体装置Ａ３を外部基板（図示せず）に搭載する
際に、パッケージベース２を基準として搭載することが
可能となり、搭載精度を向上させることもできる。
【００６９】なお、第１〜第３実施形態において、半導
体基板１０（半導体チップ１）に形成される受光部１５
は、上述した波長範囲を受光するものに限られるもので
はなく、狭帯域の波長を選択的に受光するものでもよ
い。また、半導体基板１０（半導体チップ１）には、受
光部１５に限られず、所定波長の光を発光する発光部を
始め、演算回路等が形成されてもよい。
体基板１０（半導体チップ１）に形成される受光部１５
は、上述した波長範囲を受光するものに限られるもので
はなく、狭帯域の波長を選択的に受光するものでもよ
い。また、半導体基板１０（半導体チップ１）には、受
光部１５に限られず、所定波長の光を発光する発光部を
始め、演算回路等が形成されてもよい。
【００７０】また、第２アライメントパターン２２をパ
ッケージ基板２０の一方の面２０ａ（半導体基板１０と
対向する面）に形成しているが、パッケージ基板２０は
透光性ガラスからなるため、パッケージ基板２０の他方
の面２０ｂ（半導体基板１０と対向する面の裏面）に形
成してもよい。
ッケージ基板２０の一方の面２０ａ（半導体基板１０と
対向する面）に形成しているが、パッケージ基板２０は
透光性ガラスからなるため、パッケージ基板２０の他方
の面２０ｂ（半導体基板１０と対向する面の裏面）に形
成してもよい。
【００７１】また、半導体基板１０（半導体チップ１）
に形成される素子が受光素子あるいは発光素子でない場
合等には、パッケージ基板２０を透光性ガラスとする必
要はなく、透光性を有さないセラミック基板等をパッケ
ージ基板２０として用いてもよい。透光性を有さないセ
ラミック基板等をパッケージ基板２０として用いる場合
には、第２アライメントパターン２２を形成する代わり
に、パッケージ基板２０を貫通する位置決め用窓を形成
し、この位置決め用窓と第１アライメントパターン１２
とにより、半導体基板１０とパッケージ基板２０との位
置合わせを行うことになる。
に形成される素子が受光素子あるいは発光素子でない場
合等には、パッケージ基板２０を透光性ガラスとする必
要はなく、透光性を有さないセラミック基板等をパッケ
ージ基板２０として用いてもよい。透光性を有さないセ
ラミック基板等をパッケージ基板２０として用いる場合
には、第２アライメントパターン２２を形成する代わり
に、パッケージ基板２０を貫通する位置決め用窓を形成
し、この位置決め用窓と第１アライメントパターン１２
とにより、半導体基板１０とパッケージ基板２０との位
置合わせを行うことになる。
【００７２】また、切溝４０を、半導体基板１０側から
半導体基板１０を切断し、パッケージ基板２０をパッケ
ージ基板２０の厚さの半分程度の深さまで切削すること
により形成しているが、必ずしもパッケージ基板２０に
到達するまで切削する必要はなく、少なくとも、半導体
基板１０を切断しておけばよい。
半導体基板１０を切断し、パッケージ基板２０をパッケ
ージ基板２０の厚さの半分程度の深さまで切削すること
により形成しているが、必ずしもパッケージ基板２０に
到達するまで切削する必要はなく、少なくとも、半導体
基板１０を切断しておけばよい。
【００７３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、パッケージベースに半導体チップが搭載され、
このパッケージベースに設けられた外部接続用電極と前
記半導体チップとが電気接続される構成の半導体装置の
生産性をより向上させることが可能な半導体装置及びそ
の製造方法を提供することができる。
よれば、パッケージベースに半導体チップが搭載され、
このパッケージベースに設けられた外部接続用電極と前
記半導体チップとが電気接続される構成の半導体装置の
生産性をより向上させることが可能な半導体装置及びそ
の製造方法を提供することができる。
【図１】本発明による半導体装置の第１実施形態を、製
造工程順に説明する説明図である。
造工程順に説明する説明図である。
【図２】本発明による半導体装置の第１実施形態に含ま
れる、半導体基板の平面図である。
れる、半導体基板の平面図である。
【図３】本発明による半導体装置の第１実施形態に含ま
れる、半導体基板の要部拡大平面図である。
れる、半導体基板の要部拡大平面図である。
【図４】本発明による半導体装置の第１実施形態に含ま
れる、パッケージ基板の平面図である。
れる、パッケージ基板の平面図である。
【図５】図１（ｃ）の状態における平面図である。
【図６】図１（ｄ）の状態における平面図である。
【図７】図１（ｅ）の状態における平面図である。
【図８】本発明による半導体装置の第１実施形態を示す
斜視図である。
斜視図である。
【図９】本発明による半導体装置の第２実施形態を、製
造工程順に説明する説明図である。
造工程順に説明する説明図である。
【図１０】本発明による半導体装置の第３実施形態を、
製造工程順に説明する説明図である。
製造工程順に説明する説明図である。
１…半導体チップ、２…パッケージベース、３ａ，３
ｂ，３ｃ…保護部、１０…半導体基板、１１…ボンディ
ングパッド、１２…第１アライメントパターン、１４…
ポリイミド樹脂膜、１５…受光部、２０…パッケージ基
板、２１…第１配線電極、２２…第２アライメントパタ
ーン、２３…第１目印パターン、２４…第２配線電極、
２５…第２目印パターン、３０…間隙、３１…アンダー
フィル樹脂、４０…切溝、５０…樹脂、Ａ１，Ａ２，Ａ
３…半導体装置。
ｂ，３ｃ…保護部、１０…半導体基板、１１…ボンディ
ングパッド、１２…第１アライメントパターン、１４…
ポリイミド樹脂膜、１５…受光部、２０…パッケージ基
板、２１…第１配線電極、２２…第２アライメントパタ
ーン、２３…第１目印パターン、２４…第２配線電極、
２５…第２目印パターン、３０…間隙、３１…アンダー
フィル樹脂、４０…切溝、５０…樹脂、Ａ１，Ａ２，Ａ
３…半導体装置。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/60 ３１１ Ｈ０１Ｌ 21/78 Ｌ 21/301 23/12 Ｌ 23/12 23/30 Ｅ Ｆ Ｆターム(参考） 4M109 AA02 BA03 CA04 DB15 DB16 DB17 EE12 EE13 GA01 5F044 KK06 KK21 LL11 RR18 RR19 5F061 AA02 BA03 CA04 CB02 FA01
Claims (17)
- 【請求項１】 パッケージベースに半導体チップが搭載
され、前記パッケージベースに設けられた外部接続用電
極と前記半導体チップとが電気接続されてなる半導体装
置であって、 樹脂からなり、前記半導体チップの側面を封止する保護
部が設けられ、 前記保護部は、前記パッケージベースと同一平面外側形
状及び平面外側寸法を有していることを特徴とする半導
体装置。 - 【請求項２】 前記保護部は、更に、前記半導体チップ
の前記パッケージベースと対向する面の裏面を封止する
ように設けられていることを特徴とする請求項１に記載
の半導体装置。 - 【請求項３】 前記保護部は、更に、前記パッケージベ
ースの側面の一部までを含んで封止するように設けられ
ていることを特徴とする請求項１又は２に記載の半導体
装置。 - 【請求項４】 前記パッケージベースは、光学的に透明
な部材からなり、 前記半導体チップの前記パッケージベースと対向する面
には、光を受光する受光部あるいは発光する発光部が設
けられていることを特徴とする請求項１〜３のいずれか
一項に記載の半導体装置。 - 【請求項５】 前記樹脂は、遮光性を有していることを
特徴とする請求項４に記載の半導体装置。 - 【請求項６】 パッケージベースに半導体チップが搭載
され、前記パッケージベースに設けられた外部接続用電
極と前記半導体チップとが電気接続されてなる半導体装
置であって、 前記半導体チップは、前記パッケージベースと略相似形
状で且つ前記パッケージベースより小さい平面寸法に形
成されていることを特徴とする半導体装置。 - 【請求項７】 前記半導体チップの前記パッケージベー
スと対向する面には、前記パッケージベースに設けられ
た外部接続用電極と電気接続されるボンディングパッド
が設けられ、 前記半導体チップと前記パッケージベースとの間に所定
幅の間隙を形成した状態で、前記ボンディングパッドと
前記外部接続用電極とが電気接続されており、 前記半導体チップと前記パッケージベースとの間に形成
された所定幅の間隙には、絶縁性樹脂が充填されて、硬
化されていることを特徴とする請求項１〜６のいずれか
一項に記載の半導体装置。 - 【請求項８】 複数の半導体チップに相当する素子が形
成されている半導体基板を、前記半導体チップを個々に
搭載可能な電極及び外部接続用電極が形成されているパ
ッケージ基板に搭載し、前記半導体基板と前記パッケー
ジ基板とを相互に電気接続する工程と、 前記半導体基板側から前記半導体基板を切断し、前記素
子の周囲に所定幅の切溝を形成する工程と、 前記切溝に樹脂を充填する工程と、 前記切溝の位置において、切断面の両側に前記樹脂を残
した状態で前記半導体基板と前記パッケージ基板とを一
体的に切断して、複数個の半導体チップとパッケージベ
ースとに分離する工程と、を含むことを特徴とする半導
体装置の製造方法。 - 【請求項９】 前記切溝に前記樹脂を充填した際に、前
記半導体基板の前記パッケージ基板と対向する面の裏面
を前記樹脂にて被覆することを特徴とする請求項８に記
載の半導体装置の製造方法。 - 【請求項１０】 前記切溝を形成する前記工程より前
に、前記半導体基板の前記パッケージ基板と対向する面
の裏面を樹脂にて被覆する工程を含むことを特徴とする
請求項８に記載の半導体装置の製造方法。 - 【請求項１１】 前記半導体基板を前記パッケージ基板
に搭載する際に、前記半導体基板と前記パッケージ基板
との間に所定幅の間隙を形成し、 前記間隙に、絶縁性樹脂を充填する工程を含むことを特
徴とする請求項８〜１０のいずれか一項に記載の半導体
装置の製造方法。 - 【請求項１２】 前記切溝を形成する前記工程より後
に、外部基板と電気接続するためのバンプを前記外部接
続用電極に形成する工程を含むことを特徴とする請求項
８〜１１のいずれか一項に記載の半導体装置の製造方
法。 - 【請求項１３】 前記切溝を形成する前記工程におい
て、前記切溝を、第１の厚さを有する切刃にて半導体基
板を切断することにより形成する一方、 複数個の半導体チップとパッケージベースとに分離する
前記工程において、前記第１の厚さより薄い第２の厚さ
を有する切刃にて前記半導体基板と前記パッケージ基板
とを一体的に切断することを特徴とする請求項８〜１２
のいずれか一項に記載の半導体装置の製造方法。 - 【請求項１４】 前記切溝を形成する前記工程におい
て、前記切溝を、前記半導体基板側から前記半導体基板
を切断し、前記パッケージ基板の一部を切削して形成す
ることを特徴とする請求項８〜１３のいずれか一項に記
載の半導体装置の製造方法。 - 【請求項１５】 前記パッケージ基板の前記半導体基板
と対向する面で、前記半導体基板に対向する部分の外側
に位置する部分に目印パターンを形成し、 前記目印パターンを基準として前記切溝を形成すること
を特徴とする請求項８〜１４のいずれか一項に記載の半
導体装置の製造方法。 - 【請求項１６】 前記パッケージ基板の前記半導体基板
と対向する面の裏面に目印パターンを形成し、 前記目印パターンを基準として前記半導体基板と前記パ
ッケージ基板とを一体的に切断することを特徴とする請
求項８〜１５のいずれか一項に記載の半導体装置の製造
方法。 - 【請求項１７】 前記パッケージ基板は、光学的に透明
な部材からなり、 前記半導体基板の前記パッケージ基板と対向する面の一
部にアライメントパターンを形成し、 前記パッケージ基板の前記半導体基板と対向する面ある
いはその裏面の一部にアライメントパターンを形成し、 前記半導体基板を前記パッケージ基板に搭載する際に、
これらのアライメントパターンを利用して両者の位置決
めを行うことを特徴とする請求項８〜１６に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20351399A JP4234269B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20351399A JP4234269B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体装置及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001035972A true JP2001035972A (ja) | 2001-02-09 |
| JP2001035972A5 JP2001035972A5 (ja) | 2006-08-31 |
| JP4234269B2 JP4234269B2 (ja) | 2009-03-04 |
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ID=16475407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20351399A Expired - Fee Related JP4234269B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体装置及びその製造方法 |
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- 1999-07-16 JP JP20351399A patent/JP4234269B2/ja not_active Expired - Fee Related
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| JPWO2013179767A1 (ja) * | 2012-05-30 | 2016-01-18 | オリンパス株式会社 | 撮像装置の製造方法および半導体装置の製造方法 |
| JPWO2013179765A1 (ja) * | 2012-05-30 | 2016-01-18 | オリンパス株式会社 | 撮像装置の製造方法および半導体装置の製造方法 |
| JPWO2013179764A1 (ja) * | 2012-05-30 | 2016-01-18 | オリンパス株式会社 | 撮像装置の製造方法および半導体装置の製造方法 |
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| JP2022088340A (ja) * | 2020-12-02 | 2022-06-14 | エルジー ディスプレイ カンパニー リミテッド | Ｌｅｄの転写方法及びそれを用いた表示装置の製造方法 |
| JP7295205B2 (ja) | 2020-12-02 | 2023-06-20 | エルジー ディスプレイ カンパニー リミテッド | Ｌｅｄの転写方法及びそれを用いた表示装置の製造方法 |
| CN113889561A (zh) * | 2021-09-30 | 2022-01-04 | 深圳市电通材料技术有限公司 | 一种封装基板制作方法及封装基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4234269B2 (ja) | 2009-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060713 |
|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080729 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
| R150 | Certificate of patent (=grant) or registration of utility model |
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|
| LAPS | Cancellation because of no payment of annual fees |