JP2005019966A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 半導体装置のパッケージを小型化すると共に、製造工程を簡略化して製造コストを削減する。
【解決手段】
表面にＭＥＭＳデバイス１１Ａ及びその不図示の配線を形成した半導体チップ１０Ａを複数配置して成る半導体ウェハ３０Ａと、封止キャップ２０Ａを複数配置したキャップ・アレイ・ウェハ４０Ａとを接着し、そのキャビティＣＶにＭＥＭＳデバイス１１Ａを封止する。そして、半導体ウェハ３０Ａを貫通して複数のビアホール１３を設けて埋め込み電極１４を形成し、さらにバンプ電極１５を形成する。以上の工程の後、この構造体を、スクライブラインＬに沿って切断することにより、個々のパッケージに分割する。
【選択図】 図３

Description

本発明は、半導体装置及びその製造方法に関し、特に、被封止デバイスをパッケージに封止した半導体装置及びその製造方法に関する。

近年、マイクロ・エレクトロ・メカニカル・システム（Micro Electro Mechanical System）を利用したデバイス（以下、「ＭＥＭＳデバイス」と略称する）、イメージ・センサなどに用いられる電荷結合素子（Charge Coupled Device：以下、「ＣＣＤ」と略称する）、赤外線（Infrared Radiation）を電気的に検出するセンサ（以下、「ＩＲセンサ」と略称する）などが開発されている。

そして、これらの電子デバイスや微小な機械的デバイス（以下、「電子デバイス等」と略称する）は、半導体チップ上に形成され、これがパッケージ化される。そのようなパッケージには、金属キャップにより封止するキャンパッケージ、セラミックから成るキャップにより封止するセラミックパッケージなどがある。

なお、関連する参考技術文献には、例えば以下の特許文献が挙げられる。
特開平１１−３５１９５９号公報 特開平１１−２５８０５５号公報 特開２００１−１３１５６号公報

しかしながら、従来のパッケージによれば、電子デバイス等の被封止デバイスが形成された半導体チップと、これを封止するためのキャップ等を別々に用意して、これらを組み立ていた。そのため、大量生産における製造工程が煩雑化し、これに伴って製造コストが増大していた。また、パッケージのサイズが大型化し、プリント基板等に実装する際の実装面積が増大するという問題を生じていた。

そこで、本発明は、電子デバイス等のパッケージ化に際し、製造工程を簡略化して製造コストを削減すると共に、サイズの小型化を可能にした半導体装置及びその製造方法を提供するものである。

本発明の半導体装置は、上述の課題に鑑みて為されたものであり、表面に被封止デバイスが形成された半導体チップに封止キャップを接着し、半導体チップと封止キャップの間の空間によって形成されるキャビティ内に被封止デバイスを封止したものである。ここで、被封止デバイスは、ＭＥＭＳデバイス、ＩＲセンサ、ＣＣＤ等の電子デバイスもしくは微小な機械的デバイス等である。

半導体チップには、これを貫通するビアホールが形成され、このビアホールには、埋め込み電極が形成される。埋め込み電極は、被封止デバイスと配線によって接続されている。そして、埋め込み電極には、外部接続用電極が接続されている。

本発明によれば、半導体装置の封止キャップと半導体チップをウェハ上に複数形成して接着し、その後に複数のパッケージに分割する工程を経ることで、大量生産における製造工程を簡略化することができる。これにより、各パッケージの製造コストを削減することができる。

また、各パッケージの半導体チップを貫通してビアホールを設け、埋め込み電極を形成することで、その底面にバンプ電極を形成できる。これにより、パッケージを小型化することが可能となり、プリント基板等に実装する際の実装面積を減少させることができる。

また、被封止デバイスが封止されるキャビティを真空もしくは不活性ガスを充填した状態にすることで、被封止デバイスの寿命や信頼性等を向上させることができる。

次に、本発明の第１の実施形態に係る半導体装置の構成について、図面を参照して説明する。

図１（ａ）は、本実施形態に係る半導体装置の平面図である。また、図１（ｂ）は、図１のＸ−Ｘ線に沿った断面図である。

半導体チップ１０Ａ（例えばシリコン・チップ）表面の被封止デバイス形成領域ＳＡ（点線で囲まれた領域）には、被封止デバイスである複数のＭＥＭＳデバイス１１Ａ（例えばリレー，コンデンサ，コイル，モーター等）が形成されている。これらのＭＥＭＳデバイス１１Ａは、例えばマイクロ・マシンといった微小機構を半導体チップ１０Ａ上で実現する際の、電子的及び機械的な構成要素である。

また、これらのＭＥＭＳデバイス１１Ａに接続された配線１２（Ｃｕ、Ａｌ、Ａｌ合金等から成る）が、被封止デバイス形成領域ＳＡの周辺に延びて形成されている。これらの配線１２は、１μｍ程度の薄さで形成され、半導体チップ１０Ａ上にＭＥＭＳデバイス１１Ａが形成される製造工程で形成される。

また、被封止デバイス形成領域ＳＡの周辺に延びて形成された各配線１２端部の直下には、複数のビアホール１３が、半導体チップ１０Ａを貫通して形成されている。このビアホール１３には、埋め込み電極１４（Ｃｕ、Ａｌ、Ａｌ合金等から成る）が形成されている。ここで、埋め込み電極１４は、メッキ法やスパッタリング法などにより形成され、ＭＥＭＳデバイス１１Ａの配線１２と接続されている。なお、図１（ｂ）では、埋め込み電極１４はビアホール１３内に完全に埋め込まれているが、メッキ時間やスパッタリング時間の調整により、不完全に埋め込まれても良い。

一方、半導体チップ１０Ａ裏面側の埋め込み電極１４には、外部接続用電極であるバンプ電極１５（ハンダ等から成る）が形成されている。これにより、パッケージ化された半導体チップ１０Ａのリード線を半導体チップ１０Ａの側面から引き出す必要がなく、底面から引き出せるため、パッケージの小型化を実現することができる。従って、プリント基板等に実装する際の実装面積が増大するという問題を回避することができる。

そして、半導体チップ１０Ａ表面には、ガラス、シリコン、セラミック、もしくは樹脂（例えばプラスチック）から成る封止キャップ２０Ａが接着されている。ここで、半導体チップ１０Ａと封止キャップ２０Ａは、半導体チップ１０Ａの表面と封止キャップ２０Ａの凹部２１Ａの形成面（封止キャップ２０Ａの内面）とが向き合うように、エポキシ樹脂等の接着剤によって接着されている。

そして、半導体チップ１０Ａ表面と封止キャップ２０Ａの凹部２１Ａとの間の空間にはキャビティＣＶが形成されている。そのキャビティＣＶ内にはＭＥＭＳデバイス１１Ａが封止されている。ここで、封止キャップ２０Ａの厚さｄは、数１０μｍ〜数１００μｍ程度、キャビティＣＶの高さｈは数μｍ〜数１０μｍ程度であるが、これには限られない。

そして、前記半導体チップ１０Ａの表面に形成されたＭＥＭＳデバイス１１Ａは、キャビティＣＶ内を、真空状態もしくは不活性ガス（例えばＮ2）を充填した状態にして封止される。これにより、封止されたＭＥＭＳデバイス１１Ａは、封止キャップ２０Ａによって機械的に保護されると共に、封止されたＭＥＭＳデバイス１１Ａが大気に触れることがなくなるため、酸化等による腐食や劣化を防ぐことができる。従って、半導体チップ１０Ａ上に形成されたＭＥＭＳデバイス１１Ａの寿命や信頼性を向上させることが可能となる。

なお、封止キャップ２０Ａが、ガラスもしくはシリコンから成る場合、その凹部２１Ａの形成面には、特定の波長の光を遮断または透過するフィルター機能を有した金属薄膜（不図示）が形成されてもよい。この場合、金属薄膜によるフィルターは強度的に弱いため取扱いに注意が必要であったが、形成したキャビティＣＶを利用して封止キャップ２０Ａの凹部２１Ａ形成面に当該フィルターを形成することで、取扱いが簡便になるといった効果がある。

次に、上述した半導体チップ１０Ａ及び封止キャップ２０Ａを、ウェハ上に複数形成した構成について、図面を参照して説明する。

図２（ａ）は、上述した半導体チップ１０Ａをマトリックス状に複数形成して成る半導体ウェハ３０Ａの平面図である。

半導体ウェハ３０Ａは、シリコン等の半導体材料によって形成される。複数の半導体チップ１０Ａは、行方向及び列方向に延びたスクライブラインＬによって区画されており、各半導体チップ１０Ａ内の被封止デバイス形成領域ＳＡ内には、ＭＥＭＳデバイス１１Ａが形成されている。

なお、図示しないが、各ＭＥＭＳデバイス１１Ａには、被封止デバイス形成領域ＳＡの周辺に向かって延びる配線１２（Ｃｕ、Ａｌ、Ａｌ合金等から成る）が接続されている。

図２（ｂ）は、上述した封止キャップ２０Ａをマトリックス状に複数形成して成るキャップ・アレイ・ウェハ４０Ａの平面図である。

キャップ・アレイ・ウェハ４０Ａは、ガラス、シリコン、セラミック、もしくは樹脂（例えばプラスチック）により形成される。スクライブラインＬ’によって区画された各領域は、半導体チップ１０Ａに対応する領域である。このキャップ・アレイ・ウェハ４０ＡのスクライブラインＬ’は仮想的なものでよく、両者の接着時に半導体ウェハ３０ＡのスクライブラインＬと重なるものである。

そして、半導体チップ１０Ａの被封止デバイス形成領域ＳＡに対応した領域には、凹部２１Ａが形成されている。ここで、キャップ・アレイ・ウェハ４０Ａがガラス、シリコン、もしくはセラミックから成る場合、凹部２１Ａはエッチング等により形成される。

一方、キャップ・アレイ・ウェハ４０Ａが樹脂から成る場合、複数の凹部２１Ａを有するように、キャップ・アレイ・ウェハ４０Ａが射出形成により形成される。

なお、上述した半導体チップ１０Ａ及び半導体ウェハ３０Ａでは、ＭＥＭＳデバイス１１Ａに、配線１２を介して、埋め込み電極１４及び外部接続用電極であるバンプ電極１５を接続して形成したが、配線１２を介さずに、埋め込み電極１４及びバンプ電極１５を直接接続して形成してもよい。この点は、後述する第２の実施形態についても同様である。

次に、本実施形態に係る半導体装置の製造方法について、図面を参照して説明する。

図３（ａ）に示すように、その表面にＭＥＭＳデバイス及びその配線１２（不図示）を形成した半導体ウェハ３０Ａを用意する。半導体ウェハ３０Ａの構成については、図２（ａ）に示したものと同様である。

また、複数の凹部２１Ａを有するキャップ・アレイ・ウェハ４０Ａを用意する。キャップ・アレイ・ウェハ４０Ａの構成は、図２（ｂ）に示したものと同様である。なお、キャップ・アレイ・ウェハ４０Ａが、ガラスもしくはシリコンから成る場合、その凹部２１Ａの形成面に、特定の波長の光を遮断または透過するフィルター機能を有した金属薄膜（不図示）を形成してもよい。

ここで、キャップ・アレイ・ウェハ４０Ａと、半導体ウェハ３０Ａとを、キャップ・アレイ・ウェハ４０Ａの凹部２１Ａの形成面と半導体ウェハ３０Ａの表面とが向き合うように対向させる。

次に、図３（ｂ）に示すように、キャップ・アレイ・ウェハ４０Ａと半導体ウェハ３０Ａを、エポキシ樹脂等の接着剤によって接着する。ここで、キャップ・アレイ・ウェハ４０Ａの凹部２１Ａは、半導体ウェハ３０Ａの各被封止デバイス形成領域ＳＡと一致するように接着される。

即ち、キャップ・アレイ・ウェハ４０Ａの各凹部２１Ａと半導体ウェハ３０Ａ表面との間の空間にキャビティＣＶを形成し、そのキャビティＣＶ内にＭＥＭＳデバイス１１Ａを封止する。この際、真空中でキャップ・アレイ・ウェハ４０Ａと半導体ウェハ３０Ａとの接着を行うことにより、キャビティＣＶ内を真空状態にする。もしくは、不活性ガス（例えばＮ2）雰囲気中で、キャップ・アレイ・ウェハ４０Ａと半導体ウェハ３０Ａとの接着を行うことにより、キャビティＣＶ内に不活性ガス（例えばＮ2）を充填してもよい。

その後、半導体ウェハ３０Ａの裏面をバックグラインドして、半導体ウェハ３０Ａの厚さを、例えば数１０μｍ〜数１００μｍ程度に薄くしてもよい。なお、バックグラインドは、キャップ・アレイ・ウェハ４０Ａ、もしくは半導体ウェハ３０Ａとキャップ・アレイ・ウェハ４０Ａの両者に対して施してもよい。

次に、図３（ｃ）に示すように、半導体ウェハ３０Ａの裏面から表面を貫通して、複数のビアホール１３を形成する。これらのビアホール１３の形成には、エッチングやレーザービーム照射などの方法を用いることができる。

そして、これらのビアホール１３には、埋め込み電極１４（Ｃｕ、Ａｌ、Ａｌ合金等から成る）を、メッキ法やスパッタリング法を用いて形成する。さらに、半導体ウェハ３０Ａ裏面側の埋め込み電極１４には、バンプ電極１５（ハンダ等から成る）を形成する。なお、図３（ｃ）では、バンプ電極１５を埋め込み電極１４の直下に形成したが、半導体ウェハ３０Ａ裏面において、埋め込み電極１４に接続された裏面配線を形成し、その裏面配線上にバンプ電極１５を形成してもよい。

そして、以上の工程の後に、上述したキャップ・アレイ・ウェハ４０Ａと接着された半導体ウェハ３０Ａを、そのスクライブラインＬに沿って、ダイシングブレードやレーザー等により切断し、個々のパッケージに分割する。

上述したように、複数のパッケージを、キャップ・アレイ・ウェハ４０Ａ及び半導体ウェハ３０Ａから同時に形成するため、大量生産における製造工程を簡略化することができる。これにより、各パッケージの製造コストを削減することができる。

なお、上述した実施形態においては、被封止デバイスをＭＥＭＳデバイス１１Ａとしたが、その他の電子デバイス（例えばＩＲセンサ）を被封止デバイスとしてもよい。

次に、本発明の第２の実施形態に係る半導体装置の構成を、図面を参照して説明する。

図４（ａ）は、本実施形態に係る半導体装置の平面図である。また、図４（ｂ）は、図４のＹ−Ｙ線に沿った断面図である。

半導体チップ１０Ｂ（例えばシリコン・チップ）表面の被封止デバイス形成領域ＳＢ（点線で囲まれた領域）には、被封止デバイスであるＣＣＤ１１Ｂが形成されている。ここで、ＣＣＤ１１Ｂは、例えばイメージ・センサとして用いられる。一方、被封止デバイス形成領域ＳＢと隣接する半導体チップ１０Ｂ上の他の被封止デバイス形成領域には、ＣＣＤ１１Ｂを制御するための論理回路ＬＧＣが形成されている。

また、ＣＣＤ１１Ｂ、及びその論理回路ＬＧＣに接続された配線１２（Ｃｕ、Ａｌ、Ａｌ合金等から成る）が、被封止デバイス形成領域ＳＢ及び論理回路ＬＧＣの周辺に延びて形成されている。これらの配線１２は、１μｍ程度の薄さで、半導体チップ１０Ｂ上にＣＣＤ１１Ｂ及び論理回路ＬＧＣが形成される製造工程において形成される。

また、被封止デバイス形成領域ＳＢの周辺に延びて形成された各配線１２端部の直下には、複数のビアホール１３が、半導体チップ１０Ｂを貫通して形成されている。このビアホール１３には、埋め込み電極１４（Ｃｕ、Ａｌ、Ａｌ合金等から成る）が形成されている。ここで、埋め込み電極１４は、メッキ法やスパッタリング法などにより形成され、ＣＣＤ１１Ｂ及び論理回路ＬＧＣの配線１２と接続されている。

一方、半導体チップ１０Ｂ裏面側の埋め込み電極１４にはバンプ電極１５（ハンダ等から成る）が形成されている。これにより、パッケージ化された半導体チップ１０Ｂのリード線を、半導体チップ１０Ｂの側面から引き出す必要がなく、底面から引き出せるため、パッケージの小型化を実現することができる。従って、プリント基板等に実装する際の実装面積が増大するという問題を回避することができる。

そして、半導体チップ１０Ｂ表面には、封止キャップ２０Ｂ（ガラス、シリコン、もしくは樹脂から成る）が接着されている。ここで、半導体チップ１０Ｂと封止キャップ２０Ｂは、半導体チップ１０Ｂの表面の被封止デバイス形成領域ＳＢと封止キャップ２０Ｂの凹部２１Ｂの形成面とが向き合うように接着されている。

そして、半導体チップ１０Ｂ表面の被封止デバイス形成領域ＳＢと封止キャップ２０Ｂの凹部２１Ｂとの間の空間にはキャビティＣＶが形成されている。そのキャビティＣＶ内にはＣＣＤ１１Ｂが封止されている。ここで、前記半導体チップ１０Ｂの表面に形成されたＣＣＤ１１Ｂは、キャビティＣＶ内を、真空状態もしくは不活性ガス（例えばＮ2）を充填した状態にして封止される。これにより、封止されたＣＣＤ１１Ｂが大気に触れることがなくなるため、酸化等による腐食や劣化を防ぐことができる。従って、半導体チップ１０Ｂ上に形成されたＣＣＤ１１Ｂの寿命や信頼性を向上させることが可能となる。

一方、論理回路ＬＧＣの形成領域上には、封止キャップ２０Ｂの凸部（不図示）が接着され、キャビティＣＶは形成されない。

ＣＣＤ１１ＢをキャビティＣＶ内に封止しているのは、封止キャップ２０Ｂと半導体チップ１０Ｂを形成する材料の膨張率の相違によって生じる応力が、ＣＣＤ１１Ｂに悪影響を及ぼすのを防止するためである。その一方で、論理回路ＬＧＣ上には封止キャップ２０Ｂの凸部を接着することで、封止キャップ２０Ｂの接着面積を大きくし、接着強度を大きくしている。

なお、封止キャップ２０Ｂがガラスもしくはシリコンから形成されている場合、その凹部２１Ｂの形成面には、特定の波長の光を遮断または透過するフィルター機能を有した金属薄膜（不図示）が形成されてもよい。この場合、金属薄膜によるフィルターは、強度的に弱いため取扱いに注意が必要であったが、形成したキャビティＣＶを利用して封止キャップ２０Ｂの凹部２１Ｂ形成面に当該フィルターを形成することで、取扱いが簡便になるといった効果がある。

次に、上述した半導体チップ１０Ｂ及び封止キャップ２０Ｂをウェハ上に複数形成した構成について、図２（ａ）及び図２（ｂ）を参照して説明する。

本実施形態に係る半導体チップ１０Ｂは、図２（ａ）に示した半導体ウェハ３０Ａと同様に、スクライブラインＬによって区画され、マトリックス状に複数配置される（不図示）。ただし、スクライブラインＬによって区画された各領域において、被封止デバイス形成領域ＳＢ（不図示）内にはＣＣＤ１１Ｂが形成され、ＣＣＤ１１Ｂに隣接した位置には、ＣＣＤ１１Ｂを制御する論理回路ＬＧＣが形成される（不図示）。ここで、各ＣＣＤ１１Ｂ及び論理回路ＬＧＣには、被封止デバイス形成領域ＳＢ及び論理回路ＬＧＣの形成領域の周辺に向かって延びる配線１２が接続される（不図示）。

本実施形態に係る封止キャップ２０Ｂは、図２（ｂ）に示したキャップ・アレイ・ウェハ４０Ａと同様に、仮想的なスクライブラインＬ’によって区画され、マトリックス状に複数配置される（不図示）。ただし、スクライブラインＬ’によって区画された各領域において、半導体チップ１０Ｂの被封止デバイス形成領域ＳＢ（不図示）に対応した領域のみに、凹部２１Ｂが形成される（不図示）。

凹部２１Ｂは、第１の実施形態と同様に、本実施形態におけるキャップ・アレイ・ウェハがガラスもしくはシリコンから成る場合はエッチング等により形成され、キャップ・アレイ・ウェハが樹脂から成る場合は、その射出形成時に同時に形成される。

上述した本実施形態における半導体ウェハ及びキャップ・アレイ・ウェハは、第１の実施形態に示した製造方法と同じ工程を経て、最終的に個々のパッケージに分割される。

なお、上述した実施形態においては、被封止デバイスをＣＣＤ１１Ｂとしたが、その他の電子デバイスを被封止デバイスとしてもよい。

本発明の第１の実施形態に係る半導体装置の平面図、及びそのＸ−Ｘ線断面図である。 本発明の第１の実施形態に係る半導体ウェハ及びキャップ・アレイ・ウェハの平面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。 本発明の第２の実施形態に係る半導体装置の平面図、及びそのＹ−Ｙ線断面図である。

符号の説明

１０Ａ，１０Ｂ 半導体チップ １１Ａ ＭＥＭＳデバイス
１１Ｂ ＣＣＤ １２ 配線 １３ ビアホール
１４ 埋め込み電極 １５ バンプ電極
２０Ａ，２０Ｂ 封止キャップ ２１Ａ，２１Ｂ 凹部
３０Ａ，３０Ｂ 半導体ウェハ ４０Ａ，４０Ｂ キャップ・アレイ・ウェハ
ＳＡ，ＳＢ 被封止デバイス形成領域 ＣＶ キャビティ
ＬＧＣ 論理回路 Ｌ スクライブライン

Claims (18)

1. 表面に被封止デバイスが形成された半導体チップと、
   前記半導体チップの表面に接着され、前記被封止デバイスを、前記半導体チップとそれとの間の空間で形成されるキャビティ内に封止する封止キャップと、を有することを特徴とする半導体装置。
2. 前記封止キャップが、ガラス、シリコン、セラミック、もしくは樹脂のいずれかから成ることを特徴とする請求項１記載の半導体装置。
3. 前記被封止デバイスが、ＭＥＭＳデバイスであることを特徴とする請求項１または２記載の半導体装置。
4. 前記被封止デバイスが、赤外線センサであることを特徴とする請求項１または２記載の半導体装置。
5. 前記被封止デバイスがＣＣＤであることを特徴とする請求項１または２記載の半導体装置。
6. 前記半導体チップ表面における前記キャビティ外の領域には、前記ＣＣＤを制御する論理回路が形成され、この領域に前記封止キャップの凸部が接着されていることを特徴とする請求項５記載の半導体装置。
7. 前記キャビティ内は、真空であることを特徴とする請求項１，２，３，４，５，６のいずれかに記載の半導体装置。
8. 前記キャビティ内には、不活性ガスが充填されたことを特徴とする請求項１，２，３，４，５，６のいずれかに記載の半導体装置。
9. 前記封止キャップの内側には、特定の波長の光を遮断または透過するフィルター機能を有した金属薄膜が形成されたことを特徴とする請求項１，２，３，４，５，６，７，８のいずれかに記載の半導体装置。
10. 前記半導体チップに貫通されたビアホールに形成された埋め込み電極と、
    前記埋め込み電極と前記被封止デバイスとを接続する配線と、を具備したことを特徴とする請求項１記載の半導体装置。
11. 表面に被封止デバイスが形成され、スクライブラインによって区画された半導体チップを複数配置して成る半導体ウェハと、凹部が形成された封止キャップを複数配置して成るキャップ・アレイ・ウェハと、を準備し、
    前記キャップ・アレイ・ウェハと前記半導体ウェハ表面とを接着させることにより、前記キャップ・アレイ・ウェハの凹部と前記半導体ウェハ表面との間の空間でキャビティを形成すると共に、このキャビティ内に前記被封止デバイスを封止する工程と、
    スクライブラインに沿って前記半導体ウェハ及び前記キャップ・アレイ・ウェハを切断することにより、個々のパッケージに分割する工程と、を有することを特徴とする半導体装置の製造方法。
12. 前記キャビティ内を真空状態にすることを特徴とする請求項１１記載の半導体装置の製造方法。
13. 前記キャビティ内に不活性ガスを充填することを特徴とする請求項１１記載の半導体装置の製造方法。
14. 前記キャップ・アレイ・ウェハの凹部の内面には、特定の波長の光を遮断または透過するフィルター機能を有した金属薄膜を形成したことを特徴とする請求項１１，１２，１３のいずれかに記載の半導体装置の製造方法。
15. 前記半導体ウェハにビアホールを形成する工程と、
    前記ビアホールに埋め込み電極を形成する工程と、
    前記埋め込み電極と前記被封止デバイスとを接続する配線を形成する工程と、を具備したことを特徴とする請求項１１記載の半導体装置の製造方法。
16. 前記キャップ・アレイ・ウェハと前記半導体ウェハの表面とを接着する工程の後に、
    前記半導体ウェハをバックグラインドする工程を具備したことを特徴とする請求項１１記載の半導体装置の製造方法。
17. 前記キャップ・アレイ・ウェハと前記半導体ウェハの表面とを接着する工程の後に、
    前記キャップ・アレイ・ウェハをバックグラインドする工程を具備したことを特徴とする請求項１１記載の半導体装置の製造方法。
18. 前記キャップ・アレイ・ウェハと前記半導体ウェハの表面とを接着する工程の後に、
    前記半導体ウェハと前記キャップ・アレイ・ウェハの両者をバックグラインドする工程を具備したことを特徴とする請求項１１記載の半導体装置の製造方法。

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