JP2005019966A5 - - Google Patents

Claims (18)

1. 表面に被封止デバイスが形成された半導体チップと、
   前記半導体チップの表面に接着され、前記被封止デバイスを、前記半導体チップとそれとの間の空間で形成されるキャビティ内に封止する封止キャップと、を有することを特徴とする半導体装置。
2. 前記封止キャップが、ガラス、シリコン、セラミック、もしくは樹脂のいずれかから成ることを特徴とする請求項１に記載の半導体装置。
3. 前記封止キャップが、前記半導体チップと向き合うように凹部を有することを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記被封止デバイスが、ＭＥＭＳデバイスであることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
5. 前記被封止デバイスがＣＣＤであることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
6. 前記半導体チップ表面における前記キャビティ外の領域には、前記ＣＣＤを制御する論理回路が形成され、この領域に前記封止キャップの凸部が接着されていることを特徴とする請求項５に記載の半導体装置。
7. 前記キャビティ内は、真空であることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。
8. 前記キャビティ内には、不活性ガスが充填されたことを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。
9. 前記封止キャップの内側には、特定の波長の光を遮断または透過するフィルター機能を有した金属薄膜が形成されたことを特徴とする請求項１乃至請求項８のいずれかに記載の
   半導体装置。
10. 前記半導体チップに貫通されたビアホールに形成された埋め込み電極と、
    前記埋め込み電極と前記被封止デバイスとを接続する配線と、を具備したことを特徴とする請求項１乃至請求項９のいずれかに記載の半導体装置。
11. 表面に被封止デバイスが形成され、スクライブラインによって区画された半導体チップを複数配置して成る半導体ウェハと、凹部が形成された封止キャップを複数配置して成るキャップ・アレイ・ウェハと、を準備し、
    前記キャップ・アレイ・ウェハと前記半導体ウェハ表面とを接着させることにより、前記キャップ・アレイ・ウェハの凹部と前記半導体ウェハ表面との間の空間でキャビティを形成すると共に、このキャビティ内に前記被封止デバイスを封止する工程と、
    スクライブラインに沿って前記半導体ウェハ及び前記キャップ・アレイ・ウェハを切断することにより、個々のパッケージに分割する工程と、を有することを特徴とする半導体装置の製造方法。
12. 前記キャビティ内を真空状態にすることを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記キャビティ内に不活性ガスを充填することを特徴とする請求項１１に記載の半導体装置の製造方法。
14. 前記キャップ・アレイ・ウェハの凹部の内面には、特定の波長の光を遮断または透過するフィルター機能を有した金属薄膜を形成したことを特徴とする請求項１１乃至請求項１３のいずれかに記載の半導体装置の製造方法。
15. 前記半導体ウェハにビアホールを形成する工程と、
    前記ビアホールに埋め込み電極を形成する工程と、
    前記埋め込み電極と前記被封止デバイスとを接続する配線を形成する工程と、を具備したことを特徴とする請求項１１乃至請求項１４のいずれかに記載の半導体装置の製造方法。
16. 前記キャップ・アレイ・ウェハと前記半導体ウェハの表面とを接着する工程の後に、
    前記半導体ウェハをバックグラインドする工程を具備したことを特徴とする請求項１１乃至請求項１５のいずれかに記載の半導体装置の製造方法。
17. 前記キャップ・アレイ・ウェハと前記半導体ウェハの表面とを接着する工程の後に、
    前記キャップ・アレイ・ウェハをバックグラインドする工程を具備したことを特徴とする請求項１１乃至請求項１５のいずれかに記載の半導体装置の製造方法。
18. 前記キャップ・アレイ・ウェハと前記半導体ウェハの表面とを接着する工程の後に、
    前記半導体ウェハと前記キャップ・アレイ・ウェハの両者をバックグラインドする工程を具備したことを特徴とする請求項１１乃至請求項１７のいずれかに記載の半導体装置の製造方法。