KR100636762B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 패키지를 소형화함과 함께, 제조 공정을 간략화하여 제조 비용을 삭감한다. 표면에 MEMS 디바이스(11A) 및 그의 배선(도시하지 않음)을 형성한 반도체 칩(10A)을 복수 배치하여 이루어지는 반도체 웨이퍼(30A)와, 밀봉 캡(20A)을 복수 배치한 캡 어레이 웨이퍼(40A)를 접착하고, 그 캐비티 CV에 MEMS 디바이스(11A)를 밀봉한다. 그리고, 반도체 웨이퍼(30A)를 관통하여 복수의 비어홀(13)을 형성하여 매립 전극(14)을 형성하고, 또한 범프 전극(15)를 형성한다. 이상의 공정 후에, 이 구조체를 스크라이브 라인 L을 따라 절단함으로써, 개개의 패키지로 분할한다.
피밀봉 디바이스, 반도체 칩, 캐비티, MEMS 디바이스

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 평면도 및 그 X-X선 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 웨이퍼 및 캡 어레이 웨이퍼의 평면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 평면도 및 그 Y-Y선 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10A, 10B : 반도체 칩
11A : MEMS 디바이스
11B : CCD
12 : 배선
13 : 비아 홀
14 : 매립 전극
15 : 범프 전극
20A, 20B : 밀봉 캡
21A, 21B : 오목부
30A, 30B : 반도체 웨이퍼
40A, 40B : 캡 어레이 웨이퍼
SA, SB : 피밀봉 디바이스 형성 영역
CV : 캐비티
LGC : 논리 회로
L : 스크라이브 라인
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 피밀봉 디바이스를 패키지에 밀봉한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 마이크로 일렉트로 메카니컬 시스템(Micro Electro Mechanical System)을 이용한 디바이스(이하, 「MEMS 디바이스」라고 약칭함), 이미지 센서 등에 이용되는 전하 결합 소자(Charge Coupled Device: 이하, 「CCD」라고 약칭함), 적외선(Infrared Radiation)을 전기적으로 검출하는 센서(이하, 「IR 센서」라고 약칭함) 등이 개발되어 있다.
그리고, 이들 전자 디바이스나 미소한 기계적 디바이스(이하, 「전자 디바이 스 등」이라고 약칭함)는, 반도체 칩 상에 형성되고, 이것이 패키지화된다. 그와 같은 패키지에는 금속 캡에 의해 밀봉하는 캡 패키지, 세라믹으로 이루어지는 캡에 의해 밀봉하는 세라믹 패키지 등이 있다.
또, 관련된 참고 기술 문헌에는, 예를 들면 이하의 특허 문헌을 들 수 있다.
특허 문헌 1 : 일본 특개평 11-351959호 공보
특허 문헌 2 : 일본 특개평 11-258055호 공보
특허 문헌 3 : 일본 특개 2001-13156호 공보
그러나, 종래의 패키지에 따르면, 전자 디바이스 등의 피밀봉 디바이스가 형성된 반도체 칩과, 이것을 밀봉하기 위한 캡 등을 별도로 준비하고, 이들을 조합하였다. 그 때문에, 대량 생산에서의 제조 공정이 번잡화하고, 이것에 수반하여 제조 비용이 증대하였다. 또한, 패키지의 사이즈가 대형화하고, 프린트 기판 등에 실장할 때의 실장 면적이 증대한다는 문제가 발생하였다.
그래서, 본 발명은 전자 디바이스 등을 패키지화할 때, 제조 공정을 간략화하여 제조 비용을 삭감함과 함께, 사이즈의 소형화를 가능하게 한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치는, 상술한 과제를 감안하여 이루어진 것으로, 표면에 피밀봉 디바이스가 형성된 반도체 칩에 밀봉 캡을 접착하고, 반도체 칩과 밀봉 캡 사이의 공간에 의해 형성되는 캐비티 내에 피밀봉 디바이스를 밀봉한 것이다. 여 기서, 피밀봉 디바이스는 MEMS 디바이스, IR 센서, CCD 등의 전자 디바이스 혹은 미소한 기계적 디바이스 등이다.
반도체 칩에는 이것을 관통하는 비아 홀이 형성되고, 이 비아 홀에는 매립 전극이 형성된다. 매립 전극은 피밀봉 디바이스와 배선에 의해 접속되어 있다. 그리고, 매립 전극에는 외부 접속용 전극이 접속되어 있다.
<실시예>
다음으로, 본 발명의 제1 실시예에 따른 반도체 장치의 구성에 대하여 도면을 참조하여 설명한다.
도 1의 (a)는 본 실시예에 따른 반도체 장치의 평면도이다. 또한, 도 1의 (b)는 도 1의 X-X선을 따른 단면도이다.
반도체 칩(10A)(예를 들면, 실리콘 칩) 표면의 피밀봉 디바이스 형성 영역 SA(점선으로 둘러싸인 영역)에는, 피밀봉 디바이스인 복수의 MEMS 디바이스(11A)(예를 들면, 릴레이, 컨덴서, 코일, 모터 등)가 형성되어 있다. 이들 MEMS 디바이스(11A)는, 예를 들면 마이크로 머신 등과 같은 미소 기구를 반도체 칩(10A) 상에서 실현할 때의 전자적 및 기계적인 구성 요소이다.
또한, 이들 MEMS 디바이스(11A)에 접속된 배선(12)(Cu, Al, Al 합금 등으로 이루어짐)이 피밀봉 디바이스 형성 영역 SA의 주변에 연장되어 형성되어 있다. 이들 배선(12)은 1㎛ 정도로 얇게 형성되고, 반도체 칩(10A) 상에 MEMS 디바이스(11A)가 형성되는 제조 공정에서 형성된다.
또한, 피밀봉 디바이스 형성 영역 SA의 주변으로 연장되어 형성된 각 배선(12) 단부의 바로 아래에는, 복수의 비아 홀(13)이 반도체 칩(10A)을 관통하여 형성되어 있다. 이 비아 홀(13)에는 매립 전극(14)(Cu, Al, Al 합금 등으로 이루어짐)이 형성되어 있다. 여기서, 매립 전극(14)은 도금법이나 스퍼터링법 등에 의해 형성되고, MEMS 디바이스(11A)의 배선(12)과 접속되어 있다. 또, 도 1의 (b)에서는 매립 전극(14)은 비아 홀(13) 내에 완전히 매립되어 있지만, 도금 시간이나 스퍼터링 시간의 조정에 의해 불완전하게 매립되어도 된다.
한편, 반도체 칩(10A) 이면측의 매립 전극(14)에는 외부 접속용 전극인 범프 전극(15)(땜납 등으로 이루어짐)이 형성되어 있다. 이에 의해, 패키지화된 반도체 칩(10A)의 리드선을 반도체 칩(10A)의 측면으로부터 인출할 필요가 없고, 저면으로부터 인출할 수 있기 때문에, 패키지의 소형화를 실현할 수 있다. 따라서, 프린트 기판 등에 실장할 때의 실장 면적이 증대한다는 문제를 회피할 수 있다.
그리고, 반도체 칩(10A) 표면에는, 유리, 실리콘, 세라믹, 혹은 수지(예를 들면 플라스틱)로 이루어지는 밀봉 캡(20A)이 접착되어 있다. 여기서, 반도체 칩(10A)과 밀봉 캡(20A)은, 반도체 칩(10A)의 표면과 밀봉 캡(20A)의 오목부(21A)의 형성면(밀봉 캡(20A)의 내면)이 마주 향하도록, 에폭시 수지 등의 접착제에 의해서 접착되어 있다.
그리고, 반도체 칩(10A) 표면과 밀봉 캡(20A)의 오목부(21A) 사이의 공간에는 캐비티 CV가 형성되어 있다. 그 캐비티 CV 내에는 MEMS 디바이스(11A)가 밀봉되어 있다. 여기서, 밀봉 캡(20A)의 두께 d는, 수 10㎛∼수 10O㎛ 정도, 캐비티 CV의 높이 h는, 수㎛∼수 10㎛ 정도이지만 이것에는 한정되지 않는다.
그리고, 상기 반도체 칩(10A) 표면에 형성된 MEMS 디바이스(11A)는 캐비티 CV 내를 진공 상태 혹은 불활성 가스(예를 들면 N2)를 충전한 상태로 하여 밀봉된다. 이에 의해, 밀봉된 MEMS 디바이스(11A)는 밀봉 캡(20A)에 의해서 기계적으로 보호됨과 함께, 밀봉된 MEMS 디바이스(11A)가 대기에 닿지 않게 되기 때문에, 산화 등에 의한 부식이나 열화를 방지할 수 있다. 따라서, 반도체 칩(10A) 상에 형성된 MEMS 디바이스(11A)의 수명이나 신뢰성을 향상시키는 것이 가능해진다.
또, 밀봉 캡(20A)이 유리 혹은 실리콘으로 이루어지는 경우, 그 오목부(21A)의 형성면에는 특정한 파장의 빛을 차단 또는 투과하는 필터 기능을 갖는 금속 박막(도시하지 않음)이 형성되어도 된다. 이 경우, 금속 박막에 의한 필터는 강도가 약하기 때문에 취급에 주의가 필요하지만, 형성한 캐비티 CV를 이용하여 밀봉 캡(20A)의 오목부(21A) 형성면에 해당 필터를 형성함으로써, 취급이 간편해진다고 하는 효과가 있다.
다음으로, 상술한 반도체 칩(10A) 및 밀봉 캡(20A)을, 웨이퍼 상에 복수 형성한 구성에 대하여 도면을 참조하여 설명한다.
도 2의 (a)는 상술한 반도체 칩(10A)을 매트릭스 형태로 복수 형성하여 이루어지는 반도체 웨이퍼(30A)의 평면도이다.
반도체 웨이퍼(30A)는 실리콘 등의 반도체 재료에 의해 형성된다. 복수의 반도체 칩(10A)은 행 방향 및 열 방향으로 연장된 스크라이브 라인 L에 의해서 구획되어 있고, 각 반도체 칩(10A) 내의 피밀봉 디바이스 형성 영역 SA 내에는 MEMS 디바이스(11A)가 형성되어 있다.
또, 도시하지 않았지만, 각 MEMS 디바이스(11A)에는 피밀봉 디바이스 형성 영역 SA의 주변을 향하여 연장되는 배선(12)(Cu, Al, Al 합금 등으로 이루어짐)이 접속되어 있다.
도 2의 (b)는 상술한 밀봉 캡(20A)을 매트릭스 형태로 복수 형성하여 이루어지는 캡 어레이 웨이퍼(40A)의 평면도이다.
캡 어레이 웨이퍼(40A)는 유리, 실리콘, 세라믹, 혹은 수지(예를 들면 플라스틱)에 의해 형성된다. 스크라이브 라인 L'에 의해 구획된 각 영역은, 반도체 칩(10A)에 대응하는 영역이다. 이 캡 어레이 웨이퍼(40A)의 스크라이브 라인 L'는 가상적인 것이어도 되고, 양자의 접착 시에 반도체 웨이퍼(30A)의 스크라이브 라인 L과 중첩되는 것이다.
그리고, 반도체 칩(10A)의 피밀봉 디바이스 형성 영역 SA에 대응한 영역에는 오목부(21A)가 형성되어 있다. 여기서, 캡 어레이 웨이퍼(40A)가 유리, 실리콘, 혹은 세라믹으로 이루어지는 경우, 오목부(21A)는 에칭 등에 의해 형성된다.
한편, 캡 어레이 웨이퍼(40A)가 수지로 이루어지는 경우, 복수의 오목부(21A)를 갖도록, 캡 어레이 웨이퍼(40A)가 사출 형성에 의해 형성된다.
또, 상술한 반도체 칩(10A) 및 반도체 웨이퍼(30A)에서는 MEMS 디바이스(11A)에 배선(12)을 개재하여 매립 전극(14) 및 외부 접속용 전극인 범프 전극(15)을 접속하여 형성했지만, 배선(12)을 개재하지 않고 매립 전극(14) 및 범프 전극(15)을 직접 접속하여 형성해도 된다. 이 점은 후술하는 제2 실시예에 대해서도 마찬가지이다.
다음으로, 본 실시예에 따른 반도체 장치의 제조 방법에 대하여, 도면을 참조하여 설명한다.
도 3의 (a)에 도시한 바와 같이, 그 표면에 MEMS 디바이스 및 그 배선(12)(도시하지 않음)을 형성한 반도체 웨이퍼(30A)를 준비한다. 반도체 웨이퍼(30A)의 구성에 대해서는 도 2의 (a)에 도시한 것과 마찬가지이다.
또한, 복수의 오목부(21A)를 갖는 캡 어레이 웨이퍼(40A)를 준비한다. 캡 어레이 웨이퍼(40A)의 구성은 도 2의 (b)에 도시한 것과 마찬가지이다. 또, 캡 어레이 웨이퍼(40A)가 유리 혹은 실리콘으로 이루어지는 경우, 그 오목부(21A)의 형성면에 특정한 파장의 빛을 차단 또는 투과하는 필터 기능을 갖는 금속 박막(도시하지 않음)을 형성해도 된다.
여기서, 캡 어레이 웨이퍼(40A)와 반도체 웨이퍼(30A)를, 캡 어레이 웨이퍼(40A)의 오목부(21A)의 형성면과 반도체 웨이퍼(30A)의 표면이 마주 향하도록 대향시킨다.
다음으로, 도 3의 (b)에 도시한 바와 같이, 캡 어레이 웨이퍼(40A)와 반도체 웨이퍼(30A)를 에폭시 수지 등의 접착제에 의해 접착한다. 여기서, 캡 어레이 웨이퍼(40A)의 오목부(21A)는 반도체 웨이퍼(30A)의 각 피밀봉 디바이스 형성 영역 SA와 일치하도록 접착된다.
즉, 캡 어레이 웨이퍼(40A)의 각 오목부(21A)와 반도체 웨이퍼(30A) 표면 사이의 공간에 캐비티 CV를 형성하고, 그 캐비티 CV 내에 MEMS 디바이스(11A)를 밀봉한다. 이 때, 진공 중에서 캡 어레이 웨이퍼(40A)와 반도체 웨이퍼(30A)의 접착을 행함으로써, 캐비티 CV 내를 진공 상태로 한다. 혹은 불활성 가스(예를 들면 N2) 분위기 속에서, 캡 어레이 웨이퍼(40A)와 반도체 웨이퍼(30A)의 접착을 행함으로써, 캐비티 CV 내에 불활성 가스(예를 들면 N2)를 충전해도 된다.
그 후, 반도체 웨이퍼(30A)의 이면을 백 그라운드하여, 반도체 웨이퍼(30A)의 두께를, 예를 들면 수 10㎛∼수 100㎛ 정도로 얇게 해도 된다. 또, 백 그라운드는 캡 어레이 웨이퍼(40A), 혹은 반도체 웨이퍼(30A)와 캡 어레이 웨이퍼(40A)의 양자에 실시해도 된다.
다음으로, 도 3의 (c)에 도시한 바와 같이, 반도체 웨이퍼(30A)의 이면으로부터 표면을 관통하여, 복수의 비아 홀(13)을 형성한다. 이들 비아 홀(13)의 형성에는 에칭이나 레이저 빔 조사 등의 방법을 이용할 수 있다.
그리고, 이들 비아 홀(13)에는, 매립 전극(14)(Cu, Al, Al 합금 등으로 이루어짐)을, 도금법이나 스퍼터링법을 이용하여 형성한다. 또한, 반도체 웨이퍼(30A) 이면측의 매립 전극(14)에는, 범프 전극(15)(땜납 등으로 이루어짐)을 형성한다. 또, 도 3의 (c)에는, 범프 전극(15)을 매립 전극(14)의 바로 아래에 형성하였지만, 반도체 웨이퍼(30A) 이면에서, 매립 전극(14)에 접속된 이면 배선을 형성하고, 그 이면 배선 상에 범프 전극(15)을 형성해도 된다.
그리고, 이상의 공정 후에, 상술한 캡 어레이 웨이퍼(40A)와 접착된 반도체 웨이퍼(30A)를, 그 스크라이브 라인 L을 따라, 다이싱 블레이드나 레이저 등에 의해 절단하여, 개개의 패키지로 분할한다.
상술한 바와 같이, 복수의 패키지를, 캡 어레이 웨이퍼(40A) 및 반도체 웨이 퍼(30A)로부터 동시에 형성하기 때문에, 대량 생산에서의 제조 공정을 간략화할 수 있다. 이에 의해, 각 패키지의 제조 비용을 삭감할 수 있다.
또, 상술한 실시예에서는 피밀봉 디바이스를 MEMS 디바이스(11A)로 하였지만, 그 밖의 전자 디바이스(예를 들면 IR 센서)를 피밀봉 디바이스로 해도 된다.
다음으로, 본 발명의 제2 실시예에 따른 반도체 장치의 구성을 도면을 참조하여 설명한다.
도 4의 (a)는 본 실시예에 따른 반도체 장치의 평면도이다. 또한, 도 4의 (b)는 도 4의 Y-Y선을 따른 단면도이다.
반도체 칩(10B)(예를 들면 실리콘 칩) 표면의 피밀봉 디바이스 형성 영역 SB(점선으로 둘러싸인 영역)에는, 피밀봉 디바이스인 CCD(11B)가 형성되어 있다. 여기서, CCD(11B)는, 예를 들면 이미지 센서로서 이용된다. 한편, 피밀봉 디바이스 형성 영역 SB와 인접하는 반도체 칩(10B) 상의 다른 피밀봉 디바이스 형성 영역에는 CCD(11B)를 제어하기 위한 논리 회로 LGC가 형성되어 있다.
또한, CCD(11B) 및 그 논리 회로 LGC에 접속된 배선(12)(Cu, Al, Al 합금 등으로 이루어짐)이, 피밀봉 디바이스 형성 영역 SB 및 논리 회로 LGC의 주변에 연장되어 형성되어 있다. 이들 배선(12)은 1㎛ 정도로 얇게, 반도체 칩(10B) 상에 CCD(11B) 및 논리 회로 LGC가 형성되는 제조 공정에서 형성된다.
또한, 피밀봉 디바이스 형성 영역 SB의 주변으로 연장되어 형성된 각 배선(12) 단부의 바로 아래에는, 복수의 비아 홀(13)이 반도체 칩(10B)을 관통하여 형성되어 있다. 이 비아 홀(13)에는, 매립 전극(14)(Cu, Al, Al 합금 등으로 이루 어짐)이 형성되어 있다. 여기서, 매립 전극(14)은 도금법이나 스퍼터링법 등에 의해 형성되고, CCD(11B) 및 논리 회로 LGC의 배선(12)과 접속되어 있다.
한편, 반도체 칩(10B) 이면측의 매립 전극(14)에는 범프 전극(15)(땜납 등으로 이루어짐)이 형성되어 있다. 이에 의해, 패키지화된 반도체 칩(10B)의 리드선을 반도체 칩(10B)의 측면으로부터 인출할 필요가 없고, 저면으로부터 인출할 수 있기 때문에, 패키지의 소형화를 실현할 수 있다. 따라서, 프린트 기판 등에 실장할 때의 실장 면적이 증대한다는 문제를 회피할 수 있다.
그리고, 반도체 칩(10B) 표면에는 밀봉 캡(20B)(유리, 실리콘, 혹은 수지로 이루어짐)이 접착되어 있다. 여기서, 반도체 칩(10B)과 밀봉 캡(20B)은 반도체 칩(10B)의 표면의 피밀봉 디바이스 형성 영역 SB와 밀봉 캡(20B)의 오목부(21B)의 형성면이 마주 향하도록 접착되어 있다.
그리고, 반도체 칩(10B) 표면의 피밀봉 디바이스 형성 영역 SB와 밀봉 캡(20B)의 오목부(21B) 사이의 공간에는 캐비티 CV가 형성되어 있다. 그 캐비티 CV 내에는 CCD(11B)가 밀봉되어 있다. 여기서, 상기 반도체 칩(10B)의 표면에 형성된 CCD(11B)는 캐비티 CV 내를, 진공 상태 혹은 불활성 가스(예를 들면 N2)를 충전한 상태로 하여 밀봉된다. 이에 의해, 밀봉된 CCD(11B)가 대기에 닿지 않게 되기 때문에, 산화 등에 의한 부식이나 열화를 방지할 수 있다. 따라서, 반도체 칩(10B) 상에 형성된 CCD(11B)의 수명이나 신뢰성을 향상시키는 것이 가능해진다.
한편, 논리 회로 LGC의 형성 영역 위에는 밀봉 캡(20B)의 볼록부(도시하지 않음)가 접착되고, 캐비티 CV는 형성되지 않는다.
CCD(11B)를 캐비티 CV 내에 밀봉하고 있는 것은, 밀봉 캡(20B)과 반도체 칩(10B)을 형성하는 재료의 팽창율의 차이에 의해서 발생하는 응력이 CCD(11B)에 악영향을 미치게 하는 것을 방지하기 위함이다. 그 한편으로, 논리 회로 LGC 상에는 밀봉 캡(20B)의 볼록부를 접착함으로써, 밀봉 캡(20B)의 접착 면적을 크게 하고, 접착 강도를 크게 하고 있다.
또, 밀봉 캡(20B)이 유리 혹은 실리콘으로 형성되어 있는 경우, 그 오목부(21B)의 형성면에는 특정한 파장의 빛을 차단 또는 투과하는 필터 기능을 갖는 금속 박막(도시하지 않음)이 형성되어도 된다. 이 경우, 금속 박막에 의한 필터는 강도가 약하기 때문에 취급에 주의가 필요하지만, 형성한 캐비티 CV를 이용하여 밀봉 캡(20B)의 오목부(21B) 형성면에 해당 필터를 형성함으로써, 취급이 간편해진다고 하는 효과가 있다.
다음으로, 상술한 반도체 칩(10B) 및 밀봉 캡(20B)을 웨이퍼 상에 복수 형성한 구성에 대하여, 도 2의 (a) 및 도 2의 (b)를 참조하여 설명한다.
본 실시예에 따른 반도체 칩(10B)은, 도 2의 (a)에 도시한 반도체 웨이퍼(30A)와 마찬가지로, 스크라이브 라인 L에 의해 구획되어, 매트릭스 형태로 복수 배치된다(도시하지 않음). 단, 스크라이브 라인 L에 의해 구획된 각 영역에서, 피밀봉 디바이스 형성 영역 SB(도시하지 않음) 내에는 CCD(11B)가 형성되고, CCD(11B)에 인접한 위치에는 CCD(11B)를 제어하는 논리 회로 LGC가 형성된다(도시하지 않음). 여기서, 각 CCD(11B) 및 논리 회로 LGC에는 피밀봉 디바이스 형성 영역 SB 및 논리 회로 LGC의 형성 영역의 주변을 향하여 연장되는 배선(12)이 접속된 다(도시하지 않음).
본 실시예에 따른 밀봉 캡(20B)은 도 2의 (b)에 도시한 캡 어레이 웨이퍼(40A)와 마찬가지로, 가상적인 스크라이브 라인 L'에 의해 구획되고, 매트릭스 형태로 복수 배치된다(도시하지 않음). 단, 스크라이브 라인 L'에 의해 구획된 각 영역에서 반도체 칩(10B)의 피밀봉 디바이스 형성 영역 SB(도시하지 않음)에 대응한 영역에만 오목부(21B)가 형성된다(도시하지 않음).
오목부(21B)는 제1 실시예와 마찬가지로, 본 실시예에서의 캡 어레이 웨이퍼가 유리 혹은 실리콘으로 이루어지는 경우에는 에칭 등에 의해 형성되고, 캡 어레이 웨이퍼가 수지로 이루어지는 경우에는 그 사출 형성 시에 동시에 형성된다.
상술한 본 실시예에서의 반도체 웨이퍼 및 캡 어레이 웨이퍼는 제1 실시예에 도시한 제조 방법과 동일한 공정을 거쳐, 최종적으로 개개의 패키지로 분할된다.
또, 상술한 실시예에서는 피밀봉 디바이스를 CCD(11B)로 하였지만, 그 밖의 전자 디바이스를 피밀봉 디바이스로 해도 된다.
본 발명에 따르면, 반도체 장치의 밀봉 캡과 반도체 칩을 웨이퍼 상에 복수 형성하여 접착하고, 그 후에 복수의 패키지로 분할하는 공정을 거침으로써, 대량 생산에서의 제조 공정을 간략화할 수 있다. 이에 의해, 각 패키지의 제조 비용을 삭감할 수 있다.
또한, 각 패키지의 반도체 칩을 관통하여 비아 홀을 형성하고, 매립 전극을 형성함으로써, 그 저면에 범프 전극을 형성할 수 있다. 이에 의해, 패키지를 소형 화하는 것이 가능해져, 프린트 기판 등에 실장할 때의 실장 면적을 감소시킬 수 있다.
또한, 피밀봉 디바이스가 밀봉되는 캐비티를 진공 혹은 불활성 가스를 충전한 상태로 함으로써, 피밀봉 디바이스의 수명이나 신뢰성 등을 향상시킬 수 있다.

Claims (18)

  1. 표면에 피밀봉 디바이스가 형성된 반도체 칩과,
    오목부를 갖고, 상기 반도체 칩의 표면에 접착되고, 상기 피밀봉 디바이스를, 상기 반도체 칩과 상기 오목부 사이의 공간에서 형성되는 캐비티 내에 밀봉하는 밀봉 캡을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 밀봉 캡은 유리, 실리콘, 세라믹, 혹은 수지 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 피밀봉 디바이스는 MEMS 디바이스인 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 피밀봉 디바이스는 적외선 센서인 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 피밀봉 디바이스는 CCD인 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 반도체 칩 표면에서의 상기 캐비티 외의 영역에는 상기 CCD를 제어하는 논리 회로가 형성되고, 이 영역에 상기 밀봉 캡의 볼록부가 접착되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항, 제2항 및 제6항 중 어느 한 항에 있어서,
    상기 캐비티 내부에는 진공인 것을 특징으로 하는 반도체 장치.
  8. 제1항, 제2항 및 제6항 중 어느 한 항에 있어서,
    상기 캐비티 내부에는 불활성 가스가 충전된 것을 특징으로 하는 반도체 장치.
  9. 제1항, 제2항 및 제6항 중 어느 한 항에 있어서,
    상기 밀봉 캡의 내측에는, 특정한 파장의 빛을 차단 또는 투과하는 필터 기능을 갖는 금속 박막이 형성된 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 반도체 칩에 관통된 비아 홀에 형성된 매립 전극과,
    상기 매립 전극과 상기 피밀봉 디바이스를 접속하는 배선을 더 구비하는 것을 특징으로 하는 반도체 장치.
  11. 표면에 피밀봉 디바이스가 형성되고, 스크라이브 라인에 의해 구획된 반도체 칩을 복수 배치하여 이루어지는 반도체 웨이퍼와, 오목부가 형성된 밀봉 캡을 복수 배치하여 이루어지는 캡 어레이 웨이퍼를 준비하고,
    상기 캡 어레이 웨이퍼와 상기 반도체 웨이퍼 표면을 접착시킴으로써, 상기 캡 어레이 웨이퍼의 오목부와 상기 반도체 웨이퍼 표면 사이의 공간에서 캐비티를 형성함과 함께, 이 캐비티 내에 상기 피밀봉 디바이스를 밀봉하는 공정과,
    스크라이브 라인을 따라 상기 반도체 웨이퍼 및 상기 캡 어레이 웨이퍼를 절단함으로써, 개개의 패키지로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 캐비티 내를 진공 상태로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 캐비티 내에 불활성 가스를 충전하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 캡 어레이 웨이퍼의 오목부의 내면에는 특정한 파장의 빛을 차단 또는 투과하는 필터 기능을 갖는 금속 박막을 형성한 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제11항에 있어서,
    상기 반도체 웨이퍼에 비아 홀을 형성하는 공정과,
    상기 비아 홀에 매립 전극을 형성하는 공정과,
    상기 매립 전극과 상기 피밀봉 디바이스를 접속하는 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제11항에 있어서,
    상기 캡 어레이 웨이퍼와 상기 반도체 웨이퍼의 표면을 접착하는 공정 후에,
    상기 반도체 웨이퍼를 백 그라운드하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제11항에 있어서,
    상기 캡 어레이 웨이퍼와 상기 반도체 웨이퍼의 표면을 접착하는 공정 후에,
    상기 캡 어레이 웨이퍼를 백 그라운드하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제11항에 있어서,
    상기 캡 어레이 웨이퍼와 상기 반도체 웨이퍼의 표면을 접착하는 공정 후에,
    상기 반도체 웨이퍼와 상기 캡 어레이 웨이퍼의 양자를 백 그라운드하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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