KR100922309B1 - 웨이퍼 레벨 반도체 패키지 제조 방법 - Google Patents

Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼의 패드가 형성된 면을 폴리머로 코팅하고, 웨이퍼의 백(back)면을 그라인딩하는 공정에서 패드와 통전을 위한 비아홀(via hole)을 형성하여 솔더볼을 융착시킨 구조로 제조되는 웨이퍼 레벨 반도체 패키지 및 그 제조 방법에 관한 것이다.

이를 위해, 본 발명은 본딩패드를 포함하는 상기 웨이퍼 상면에 걸쳐 코팅되며, 마더보드와 유사한 열팽창계수를 갖는 폴리머와; 상기 웨이퍼의 백면으로부터 본딩패드쪽으로 통전 가능하게 관통된 비아홀과; 상기 비아홀에 충진된 전도성 충진재와; 상기 비아홀의 입구에 전도성 충진재와 통전 가능하게 융착되는 솔더볼; 로 구성된 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지 및 그 제조 방법을 제공한다.

웨이퍼, 레벨, 반도체 패키지, 솔더볼, 폴리머, 열팽창계수

Description

웨이퍼 레벨 반도체 패키지 제조 방법{Wafer level semiconductor package and method for manufacturing the same}

본 발명은 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼의 패드가 형성된 면을 폴리머로 코팅하고, 웨이퍼의 백(back)면을 그라인딩하는 공정에서 패드와 통전을 위한 비아홀(via hole)을 형성하여 솔더볼을 융착시킨 구조로 제조되는 웨이퍼 레벨 반도체 패키지 제조 방법에 관한 것이다.

주지된 바와 같이, 실리콘을 주재료로 하는 웨이퍼는 소정의 집적회로들이 집적된 복수개의 집적회로 칩들이 가로 및 세로방향으로 배열되어 있고, 서로 인접하는 집적회로 칩들 사이는 절단라인(scribe line)으로 형성된 구조로 이루어져 있다.

또한, 상기 웨이퍼의 상부면에는 집적회로와 전기적으로 연결된 본딩 패드(bond pad)들이 형성되어 있으며, 웨이퍼 내부의 집적회로들이 외부환경으로부터 보호되도록 본딩패드(칩 패드)를 제외한 나머지 영역은 산화막 또는 질화막으로 된 불활성층으로 덮혀져 있다.

이러한 웨이퍼를 이용하여 반도체 패키지를 제조하려면, 먼저 웨이퍼 상태로부터 칩을 개개 단위로 소잉해야 하고, 이후 기판(리드프레임, 인쇄회로기판 등)상에 칩을 부착하는 공정, 칩과 기판간을 전기적으로 연결하는 와이어 본딩 공정, 칩과 와이어 등을 보호하기 위한 몰딩 공정 등을 거치게 된다.

최근에는 전자기기의 소형화 및 고집적화 추세에 따라, 반도체 패키지도 칩 스케일로 제조되고 있는 바, 제조 비용 절감 및 공정 축소 등의 효과를 감안하여 웨이퍼 레벨에서 칩 스케일 패키지를 제조하기도 한다.

첨부한 도 2는 종래의 웨이퍼 레벨 패키지의 일례를 나타내는 단면도로서, 웨이퍼(10) 표면에 본딩 패드(12)가 노출되어 있고, 그 나머지 영역은 절연층으로서 불활성층(14)으로 덮혀져 있다.

또한, 상기 본딩 패드(12)와 접속되면서 상기 불활성층(14)의 표면에는 전도성 금속패턴(16)이 증착되어 있으며, 상기 불활성층(14) 및 전도성 금속패턴(16)은 소위 BCB라는 레진으로 이루어진 절연층(18)으로 덮혀지게 된다.

이때, 상기 전도성 금속패턴(16)의 끝단부분은 절연층(18)으로 덮혀지지 않고 외부로 노출되며, 이 노출된 전도성 금속패턴(16)에 접착수단에 의하여 솔더볼(20)을 융착시킴으로써, 다수의 웨이퍼 레벨 패키지로 완성된다.

물론, 웨이퍼 상태에서 각 칩 단위로 제조된 웨이퍼 레벨 패키지를 개개의 반도체 패키지로 소잉하는 공정이 후공정에서 진행된다.

그러나, 상기와 같은 종래의 웨이퍼 레벨 패키지는 다음과 같은 문제점이 있다.

웨이퍼의 본딩 패드로부터 연장된 전도성 금속패턴의 끝단부분이 볼랜드로 이용되는데, 솔더볼이 전도성 금속패턴에 융착되기 때문에 솔더볼의 접합 강도가 취약한 단점이 있다.

특히, 패키지가 보드(마더보드)에 실장되어 구동되는 경우, 웨이퍼 칩과 보드간의 열팽창계수 차이가 매우 크므로, 웨이퍼 칩과 보드의 신축 정도가 크게 차이가 나게 되고, 이에 의해 솔더볼에 열적 응력이 매우 심하게 인가되어, 결국 솔더볼의 결합부위에 균열이 발생되면서 솔더볼이 단락되는 경우가 발생될 수 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로서, 웨이퍼의 본딩패드가 형성된 전체 면을 마더보드와 열팽창계수가 동일한 절연성 폴리머를 코팅하고, 웨이퍼의 백그라인딩시 본딩패드와 통전 가능한 비아홀을 형성하여 솔더볼을 융착시킨 구조의 웨이퍼 레벨 패키지를 제공함으로써, 마더보드와 절연성 폴리머의 열팽창계수가 서로 유사하여 솔더볼에 열적 응력이 집중되지 않게 되어, 솔더볼의 결합력(solder joint)에 대한 신뢰성을 향상시킬 수 있는 웨이퍼 레벨 반도체 패키지 제조 방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 웨이퍼 레벨 반도체 패키지는: 웨이퍼와; 본딩패드를 포함하는 상기 웨이퍼 상면에 걸쳐 코팅되며, 마더보드와 유사한 열팽창계수를 갖는 폴리머와; 상기 웨이퍼의 백면으로부터 본딩패드쪽으로 통전 가능하게 관통된 비아홀과; 상기 비아홀에 충진된 전도성 충진재와; 상기 비아홀의 입구에 전도성 충진재와 통전 가능하게 융착되는 솔더볼; 로 구성된 것을 특징으로 한다.

상기한 목적을 달성하기 위한 본 발명의 웨이퍼 레벨 반도체 패키지 제조 방법은: 웨이퍼의 상면에 노출된 본딩패드를 포함하여 웨이퍼 상면에 걸쳐 마더보드와 유사한 열팽창계수를 갖는 절연성 폴리머를 코팅하는 단계와; 상기 웨이퍼의 백면을 백 그라인딩하는 단계와; 상기 웨이퍼의 백면으로부터 본딩패드쪽으로 비아홀을 관통 형성하는 단계와; 상기 본딩패드와 통전 가능하게 전도성 충진재를 비아홀에 충진시키는 단계와; 상기 비아홀의 입구에 전도성 충진재와 통전 가능하게 솔더볼을 융착시키는 단계; 로 이루어지는 것을 특징으로 한다.

삭제

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.

액티브 Si 웨이퍼 패드 즉, 본딩패드를 포함하는 웨이퍼의 상면에 폴리머(마더보드와 유사한 열팽창계수를 갖는 폴리머)를 코팅한 후, 활성 영역(active area)를 제외하고 웨이퍼 두께를 감소시키고자 백 그라인딩(back grinding) 공정을 실시하면서 외부와의 전기적 통전을 위한 비아홀을 형성하고, 이 바아홀에 전도성 충진재를 충진하여 솔더볼을 융착시킴으로써, 웨이퍼 레벨 패키지를 용이하게 제조할 수 있다.

특히, 웨이퍼에 코팅된 폴리머가 마더보드와 유사한 열팽창계수를 갖기 때문에 솔더볼쪽으로 열응력이 집중되는 것을 방지하여, 솔더볼의 접합(solder joint) 신뢰성을 향상시킬 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.

웨이퍼 레벨 패키지는 박형 형태로 제조가 가능하여 휴대용 기기에 많이 사용되어지며, 우수한 전기적 특성으로 고속 디바이스(device)용으로 사용될 수 있지만, 상기와 같이 솔더 조인트(solder joint)의 신뢰성 저하로 인하여 사용이 극히 제한되는 점을 감안하면, 솔더 조인트의 신뢰성을 향상시키는 것이 향후 웨이퍼 레벨 패키지의 시장을 선점할 수 있는 관건이라 하겠다.

이에, 본 발명은 솔더 조인트의 신뢰성 향상을 위한 웨이퍼 레벨 패키지를 제공하고자 한 것으로서, 그 구조는 첨부한 도 1에 도시된 바와 같다.

첨부한 도 1은 본 발명에 따른 웨이퍼 레벨 반도체 패키지 및 그 제조 방법을 순서대로 나타내는 단면도이다.

전술한 바와 같이, 상기 웨이퍼(10)는 집적설계된 회로들이 복수개의 칩들이 가로 및 세로방향으로 배열되고, 인접하는 칩들 사이는 소잉 가능한 절단라인(scribe line)이 형성된 구조로 되어 있다.

특히, 상기 웨이퍼(10)의 상면에는 집적회로와 전기적으로 연결된 복수의 본딩 패드(12: bond pad)들이 노출되어 있으며, 본딩패드(칩 패드)를 제외한 나머지 영역은 산화막 또는 질화막으로 된 불활성층(14)으로 덮혀져 있다.

여기서, 상기 웨이퍼(10)의 상면에 걸쳐 마더보드와 열팽창계수가 유사하게 조절된 폴리머(22: 예를들어, 마더보드와 열팽창계수가 유사하게 조절된 몰딩 컴파운드 수지, 페이스트(paste), 복수층의 필름 등)가 코팅 처리된다.

다음으로, 웨이퍼(10)의 두께를 줄이는 공정으로서, 웨이퍼 백 그라인딩 공정이 진행되며, 이 백 그라인딩 공정을 통하여 전체 웨이퍼 레벨 패키지의 두께를 줄여 경박단소화를 실현하면서 상기 본딩패드(12)와 하기와 같이 융착되는 솔더볼(20)간의 신호 전달 길이를 단축시킬 수 있다.

상기 웨이퍼(10)의 백면에 대한 그라인딩 공정후, 웨이퍼의 백면으로부터 본딩패드쪽으로 비아홀(24)을 관통 형성한다.

상기 비아홀(24)은 딥 리액티브 이온 에칭법(Deep Reactive Ion Etching), 레이저 가공법, 화학적 에칭법 등의 당업자에게 잘 알려진 방법을 이용하여 관통 형성시킬 수 있다.

다음으로, 상기 비아홀(24)내에 전도성 충진재(26)를 충진하거나, 비아홀(24)의 내경면에 전도성 충진재(26)를 코팅시키는 과정을 진행하여, 상기 본딩패드(12)와 전도성 충진재(26)가 통전 가능한 상태가 되도록 한다.

이어서, 상기 비아홀(24)의 입구에 솔더볼(20)을 융착시키되, 상기 전도성 충진재(26)와 통전 가능하게 솔더볼(20)을 융착시킴으로써, 본 발명의 웨이퍼 레벨 반도체 패키지(100)로 완성된다.

물론, 상기 웨이퍼의 각 칩 단위별로 패키지가 완성되며, 후공정에서 웨이퍼의 소잉라인을 따라 소잉 공정이 진행되어, 개개의 웨이퍼 레벨 패키지로 분리된다.

이와 같이, 웨이퍼 레벨 패키지의 입출력 단자가 되는 솔더볼의 웨이퍼의 백면쪽에 구성하고, 웨이퍼의 상면에는 마더보드와 유사한 열팽창계수를 갖는 폴리머를 코팅해줌에 따라, 마더보드와 폴리머의 열팽창계수가 서로 유사하여 솔더볼에 열적 응력이 집중되지 않게 되어, 솔더볼의 결합력(solder joint)에 대한 신뢰성을 향상시킬 수 있다.

도 1은 본 발명에 따른 웨이퍼 레벨 반도체 패키지 및 그 제조 방법을 순서대로 나타내는 단면도,

도 2는 종래의 웨이퍼 레벨 반도체 패키지의 일례를 나타내는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 웨이퍼 12 : 본딩 패드

14 : 불활성층 16 : 전도성 금속패턴

18 : 절연층 20 : 솔더볼

22 : 폴리머 24 : 비아홀

26 : 전도성 충진재 100 : 반도체 패키지

Claims (3)

1. 삭제
2. 웨이퍼의 상면에 노출된 본딩패드를 포함하여 웨이퍼 상면에 걸쳐 마더보드와 유사한 열팽창계수를 갖는 절연성 폴리머를 코팅하는 단계와;

   상기 웨이퍼의 백면을 백그라인딩하는 단계와;

   상기 웨이퍼의 백면으로부터 본딩패드쪽으로 비아홀을 관통 형성하는 단계와;

   상기 본딩패드와 통전 가능하게 전도성 충진재를 비아홀에 충진시키는 단계와;

   상기 비아홀의 입구에 전도성 충진재와 통전 가능하게 솔더볼을 융착시키는 단계;

   로 이루어지는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지 제조 방법.
3. 삭제

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