JP2008258322A - 基板及びその製造方法 - Google Patents

基板及びその製造方法 Download PDF

Info

Publication number
JP2008258322A
JP2008258322A JP2007097614A JP2007097614A JP2008258322A JP 2008258322 A JP2008258322 A JP 2008258322A JP 2007097614 A JP2007097614 A JP 2007097614A JP 2007097614 A JP2007097614 A JP 2007097614A JP 2008258322 A JP2008258322 A JP 2008258322A
Authority
JP
Japan
Prior art keywords
electrode
substrate
layer
convex portion
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007097614A
Other languages
English (en)
Other versions
JP5154819B2 (ja
Inventor
Akinori Shiraishi
晶紀 白石
Hiroshi Murayama
啓 村山
Masahiro Haruhara
昌宏 春原
Naoyuki Koizumi
直幸 小泉
Mitsutoshi Azuma
光敏 東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2007097614A priority Critical patent/JP5154819B2/ja
Priority to KR1020080030590A priority patent/KR20080090307A/ko
Priority to US12/061,203 priority patent/US8481863B2/en
Priority to TW097112124A priority patent/TW200847366A/zh
Priority to EP08154036.1A priority patent/EP1978558B1/en
Publication of JP2008258322A publication Critical patent/JP2008258322A/ja
Application granted granted Critical
Publication of JP5154819B2 publication Critical patent/JP5154819B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09036—Recesses or grooves in insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09045—Locally raised area or protrusion of insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1147—Sealing or impregnating, e.g. of pores
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/426—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates without metal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Led Device Packages (AREA)
  • Led Devices (AREA)

Abstract

【課題】本発明は貫通電極の周辺の気密性を高めることを課題とする。
【解決手段】基板１０１には、発光素子１０２を実装するためのベース１０１Ａと、ベース１０１Ａ上に起立する壁部１０１Ｂとにより画成された収納部１０１Ｃが設けられている。パッケージ１００は、収納部１０１Ｃの周囲を囲むように形成された壁部１０１Ｂの上端がカバー１０３と接合されることで発光素子１０２を封止する構成となる。封止構造１３０は、ベース１０１Ａの下面側表面に形成された凹凸部１４０と、この凹凸部１４０の表面に積層された密着層１５０と、密着層１５０に積層された給電層１６０と、給電層１６０の表面に積層された電極層１７０とから構成されている。凹凸部１４０は、貫通電極１０７の外周または貫通孔１２０の内壁から半径方向に離間した位置に形成された第１凹部１８０と、第１凹部１８０よりさらに外側へ離間した位置に形成された第２凹部１９０とを有する。
【選択図】図１

Description

本発明は基板及びその製造方法に係り、特に気密封止されるパッケージに用いられ、貫通電極を有する基板及びその製造方法に関する。
基板上に形成される、または基板上に搭載される素子には、様々な種類のものが存在するが、当該素子の種類によっては、基板上で封止された状態で用いられることが好ましい場合がある。
例えば、ＬＥＤ（light emitting diode）などの光機能素子、あるいはマイクロ・エレクトロ・メカニカル・システム（Micro Electro Mechanical System、ＭＥＭＳと呼ばれる場合がある）を用いた素子（以下文中では「ＭＥＭＳ素子」と称する）は、微細で精密な構成であるので、構造上基板上で封止されて用いられることが好ましい。
このような素子としては、光機能素子の他に、例えば圧力センサ、加速度センサ、ジャイロなどがある。このような素子は、真空状態や減圧状態、または不活性ガスで置換された雰囲気で用いられることが好ましく、外気及び外気に含まれる塵埃の影響を受けない封止構造体により封止された空間に収納されていることが好ましい。
この種の気密封止のパッケージとしては、シリコンウェハを張り合わせることにより、半導体素子を封止する方法が提案されている（例えば、特許文献１参照）。
一方、上記のような気密封止構造を用いた構成においては、素子の電極がシリコン基板（以下「基板」と称する）を貫通する貫通電極に接合されて電気的な接続を行なうように構成することで、パッケージの小型化及び薄型化が図られている。
また、貫通電極を有するパッケージでは、基板の貫通孔の内壁に形成された絶縁層と貫通電極との密着性の低下あるいは劣化が生じると、外気が貫通孔から気密封止された空間に侵入するおそれがある。このような貫通孔における気密性の低下を防ぐ手段として、例えば、貫通孔に形成された貫通電極の端部及び貫通電極周辺の基板表面に導電層を積層して当該導電層と基板表面との密着性により気密性を確保する方法がある（例えば、特許文献２参照）。
特開２００５−１９９６６号公報 特開２００５−１１９８７号公報
しかしながら、上記方法では、当該導電層と基板表面との密着性を得るため、貫通電極を中心とする半径方向に導電層を大きく形成する必要があるので、パッケージ自体が大型化するという問題があった。
また、各素子の小型化に伴って隣接する貫通電極間の距離が狭くなるにつれて導電層の設置スペースが制限されると、十分な気密性を確保することが難しくなる。
そこで、本発明は上記事情に鑑み、上記課題を解決した基板及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明は以下のような手段を有する。
本発明は、貫通電極を有する基板の製造方法において、前記貫通電極の端部周辺に位置する前記基板表面に少なくとも凹部または凸部の何れか一方を含む凹凸部を形成する工程と、前記凹凸部の表面に電極層を形成する工程と、を有することにより、上記課題を解決するものである。
前記凹凸部は、前記貫通電極の周囲を囲むように形成されることが望ましい。
前記凹凸部は、少なくとも前記凹部または前記凸部の何れか一方が複数配置され、前記複数の凹部または前記複数の凸部が前記貫通電極の中心から周辺方向の異なる位置に形成されることが望ましい。
本発明は、前記凹凸部の表面に密着性及び導電性を有する密着層を積層する工程を有することにより、上記課題を解決するものである。
本発明は、貫通電極を有する基板の製造方法において、前記貫通電極の端部周辺に位置する前記基板表面に少なくとも凹部または凸部の何れか一方を含む凹凸部を形成する工程と、前記貫通電極を形成するための貫通孔を形成する工程と、前記貫通孔内の途中まで前記貫通電極を形成する工程と、前記凹凸部の表面及び前記貫通電極の端部に電極層を積層する工程と、を有することにより、上記課題を解決するものである。
本発明は、前記貫通孔の開口内壁に粗化処理を施す工程を有することにより、上記課題を解決するものである。
本発明は、前記貫通孔の開口内壁及び前記凹凸部の表面に密着性及び導電性を有する密着層を積層する工程を有することにより、上記課題を解決するものである。
本発明は、貫通電極を有する基板において、基板表面の前記貫通電極の端部周辺に形成され、少なくとも凹部または凸部の何れか一方を含む凹凸部と、前記凹凸部の表面に形成される電極層とを備えることにより、上記課題を解決するものである。
本発明によれば、貫通電極の端部周辺に位置する基板表面に少なくとも凹部または凸部の何れか一方を含む凹凸部を形成し、凹凸部の表面に電極層を形成するため、基板表面と電極層との接合距離を凹部または凸部の形状によって実質的に延長することが可能になり、貫通電極周辺での気密性をより高めることができると共に、電極層の設置スペースが小さくても気密性を確保することができるので、パッケージの小型化にも対応することが可能になる。
以下、図面を参照して本発明を実施するための最良の形態について説明する。
図１は、本発明の実施例１による基板を用いたパッケージ１００を模式的に示す縦断面図である。図１を参照するに、パッケージ１００は、例えばＳｉよりなる基板１０１に、光機能素子として、例えばＬＥＤよりなる発光素子１０２が実装されてなる半導体装置である。発光素子１０２は、サファイア（Ａｌ２Ｏ３）を基材としてＰ層、Ｎ層、電極などが形成されている。
尚、本実施例では、発光素子１０２が基板１０１に実装される構成について説明しているが、発光素子のみではなく、例えば、受光素子あるいはＭＥＭＳ素子を実装した構成の半導体装置にも本発明を適用することができるのは、勿論である。
また、発光素子１０２上には光透過性の、例えばガラスよりなる平板状のカバー１０３が設置される。
また、基板１０１には、発光素子１０２を実装するためのベース１０１Ａと、ベース１０１Ａ上に起立する壁部１０１Ｂとにより画成された収納部１０１Ｃが設けられている。この収納部１０１Ｃは、基板１０１の上面側が開口となる向きで形成されている。そして、パッケージ１００は、収納部１０１Ｃの周囲を囲むように形成された壁部１０１Ｂの上端がカバー１０３と接合されることで発光素子１０２を封止する構成となる。すなわち、発光素子１０２は、気密に封止された密閉空間である収納部１０１Ｃに実装される。このため、収納部１０１Ｃを、例えば減圧状態としたり、または不活性ガスで満たすことが可能となり、発光素子１０２の性能の維持と長寿命化を図ることが可能となる。
また、基板１０１とカバー１０３とが陽極接合により接続されていると、例えば樹脂などの有機材料により接合される場合にくらべて発光素子１０２が封止される空間が清浄に保持されるため、発光素子１０２の品質が良好となり、好ましい。
また、発光素子１０２は、例えばＡｕよりなるバンプ１０６上に設置され、当該バンプ１０６は例えばＡｕ層が表面となるようにＮｉ層とＡｕ層が積層されてなる接続層１０６Ａを介して基板１０１の底面を貫通するように形成される貫通電極１０７と電気的に接続されている。また、接続層１０６Ａは、Ｎｉ／Ｐｄ／Ａｕめっき層（Ａｕが表面になる）あるいは他のめっき層を用いても良い。
貫通電極１０７の、発光素子１０２が接続される側の反対側（図１中、下端側）には、例えばＡｕ層が表面となるようにＮｉ層とＡｕ層が積層されてなる接続層１０８Ａが形成され、さらに当該接続層１０８Ａに半田バンプ１０８が形成されている。すなわち、貫通電極１０７が形成されることによって、発光素子１０２と、当該発光素子１０２が封止される空間の外側の接続対象とを、容易に接続することが可能になっている。また、半田バンプ１０８と貫通電極１０７の間にも、例えばＮｉ／Ａｕメッキ層よりなる接続層が形成されていてもよいが、本図では図示を省略している。
また、基板１０１の下面には、絶縁層（シリコン酸化膜）１１０が形成され、例えば当該基板１０１と、貫通電極１０７との間や、バンプ１０６との間は絶縁層１１０によって絶縁されている。
ここで、基板１０１のベース１０１Ａを貫通する貫通孔１２０及び貫通孔１２０に形成された貫通電極１０７の封止構造について説明する。図１において、拡大して示す部分が、基板１０１の封止構造１３０である。この封止構造１３０は、貫通孔１２０の内部の円筒状空間にＣｕまたはＮｉを電解めっき法などにより成長させてなる貫通電極１０７と貫通孔１２０の内壁に積層された絶縁層（シリコン酸化膜）１１０との間での密着性が劣化した場合に微小な隙間が生じ、この隙間によって収納部１０１Ｃに外気が侵入したり、あるいは収納部１０１Ｃに加圧された不活性ガスが外部に漏れたりすることを防止するための封止構造である。
封止構造１３０は、ベース１０１Ａの下面側表面に形成された凹凸部１４０と、この凹凸部１４０の表面に積層された密着層１５０と、密着層１５０に積層された給電層１６０と、給電層１６０の表面に積層された電極層１７０とから構成されている。
凹凸部１４０は、貫通電極１０７の外周または貫通孔１２０の内壁から半径方向に所定距離Ｌ１（例えば、１０μｍ〜１００μｍ）離間した位置に形成された第１凹部１８０と、第１凹部１８０よりさらに外側へ所定距離Ｌ２（例えば、１０μｍ〜１００μｍ）離間した位置に形成された第２凹部１９０とを有する。
また、第１凹部１８０と第２凹部１９０との間には、凸部２００が形成されている。凸部２００の半径方向の幅Ｌ３（例えば、１０μｍ〜１００μｍ）は、第１凹部１８０と第２凹部１９０との間隔(離間距離)に等しい。尚、本実施例では、各距離Ｌ１，Ｌ２，Ｌ３が等間隔となるように設定されているが、夫々異なる距離にして不均一な間隔で配置されるようにしても良い。
このように貫通電極１０７の外周または貫通孔１２０の内壁から半径方向の異なる位置に第１凹部１８０、凸部２００、第２凹部１９０が形成されることで凹凸部１４０に対する密着層１５０の接合長さＬは、電極層１７０の半径Ｒに半径方向及び垂直方向の段差部分の長さＨ（第１凹部１８０、第２凹部１９０の深さ）の４倍を加算した長さとなる（Ｌ＝Ｒ＋４Ｈ）。そのため、電極層１７０の半径Ｒよりも第１凹部１８０、第２凹部１９０の段差数分だけ接合距離が延長されたことになり、ベース１０１Ａと電極層１７０との接合強度が高まると共に、ベース１０１Ａの下面側表面での気密性が格段に高められている。
この第１凹部１８０、第２凹部１９０の深さＨは、電極層１７０の半径Ｒや貫通孔１２０の内径などに対応する所定値（例えば、１μｍ〜５０μｍ）に設定される。第１凹部１８０、第２凹部１９０の深さＨは、同一寸法でも良いし、夫々が異なる寸法となるようにしても良い。
尚、第１凹部１８０、第２凹部１９０の半径方向の位置、及び深さは、上記括弧内の数値に限るものではなく、夫々貫通電極１０７の直径（貫通孔１２０の内径）や基板１０１またはベース１０１Ａの厚さ等によって任意に選択される数値が設定される。
ここで、上記パッケージ１００に用いられる封止構造１３０を製造する製造方法の一例について、図２Ａ〜図２Ｋに基づき、手順（その１〜１１）を説明する。ただし、以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある。
まず、図２Ａに示す工程において、例えばＳｉよりなる基板１０１の上面側をエッチングしてパターニングし、発光素子１０２(図１参照)を設置するための収納部１０１Ｃを形成する。尚、本実施例では、基板１０１の上面側からエッチングして発光素子１０２を収納する収納部１０１Ｃを形成する製造方法について説明するが、基板１０１の厚さが薄い場合には、平板状に形成された基板の表面に発光素子１０２の周囲を囲むための壁を積層して収納部を形成する製造方法を用いて良い。
次に、図２Ｂに示す工程において、貫通電極１０７を形成するための貫通孔１２０を、エッチングにより基板１０１のベース１０１Ａを上下方向に貫通するように形成する。
この後の工程では、図２Ｂ中に示す貫通孔１２０及びその周辺を囲むＡ部に封止構造１３０を形成する際の手順について説明する。
次に、図２Ｃに示す工程において、ベース１０１Ａの下面側（図２Ｃでは説明の便宜上下方向を逆向きに示す）の表面１０１Ｄにドライフィルムレジスト等のレジスト２１０を積層する。
次に、図２Ｄに示す工程において、レジスト２１０をパターニング（露光、現像）して前述した第１凹部１８０、第２凹部１９０の形成位置に対応する箇所から除去する。パターニングによりレジスト２１０に形成された開口２１２、２１４は、第１凹部１８０、第２凹部１９０の輪郭形状に対応しており、夫々貫通孔１２０から半径方向に所定距離離間した位置で貫通孔１２０を囲むように同心円状、または貫通孔１２０を中心とする四角形状の枠状に形成される。
次に、図２Ｅに示す工程において、パターニングされたレジスト２１０の開口２１２、２１４内に露出するベース１０１Ａの表面１０１Ｄにエッチング処理を施し、第１凹部１８０、第２凹部１９０からなる環状溝（上方からみて環状）または四角枠状溝(上方からみて四角形)を形成する。実際は、ベース１０１Ａの上面側の面がレジスト２１０等によりマスクされた状態でエッチングが行なわれるため、ベース１０１Ａの表面１０１Ｄに開口２１２、２１４のパターン形状（上方からみた形状）に応じた形状の第１凹部１８０、第２凹部１９０がエッチングされる。従って、レジスト２１０の開口２１２、２１４の各寸法や間隔を換えることにより、第１凹部１８０、第２凹部１９０を任意の寸法及び間隔に形成することが可能になる。
次に、図２Ｆに示す工程において、剥離液により膨潤、軟化させ、ブラッシングによりレジスト２１０を除去する。これにより、ベース１０１Ａの表面１０１Ｄに、貫通孔１２０の周囲を囲むように第１凹部１８０、第２凹部１９０、凸部２００が同心円状または四角枠状に形成された状態の基板１０１が得られる。
次に、図２Ｇに示す工程において、ベース１０１Ａの下面（第１凹部１８０、第２凹部１９０、凸部２００の表面を含む）、収納部１０１Ｃの内壁面や貫通孔１２０の内壁面を含む基板１０１の表面に、例えば熱ＣＶＤ法などにより、酸化膜（シリコン酸化膜、または熱酸化膜と呼ぶ場合もある）からなる絶縁層１１０を形成する。
次に、図２Ｈに示す工程において、例えば基板１０１のベース１０１Ａの下面側に導電性テープ２２０（図２Ｈ中、一点鎖線で示す）を貼り付ける。そして、この導電性テープ２２０を給電層として電解めっき法等により貫通孔１２０にＣｕ層またはＮｉ層を成長させる。これにより、貫通孔１２０には、ＣｕまたはＮｉが析出して得られた貫通電極１０７が形成される。そして、貫通孔１２０に貫通電極１０７が形成された後は、導電性テープ２２０をベース１０１Ａの下面から剥がして除去する。
次に、図２Ｉに示す工程において、ＰＶＤ（Physical Vapor Deposition）法またはＣＶＤ（Chemical Vapor Deposition）法により絶縁層１１０に対して良好な密着性を有する密着メタル(例えば、Ｔｉ，Ｔａ，Ｃｒなど)を第１凹部１８０、第２凹部１９０、凸部２００、貫通電極１０７を含むベース１０１Ａの表面１０１Ｄ全体に蒸着させて密着層１５０を積層する。
そのため、密着層１５０の表面は、貫通孔１２０の内壁（または貫通電極１０７の外周）からの周縁部までの半径方向（周辺方向）の長さに、第１凹部１８０、第２凹部１９０、凸部２００の上下方向の深さ（または高さ）を加算した距離を有する。このように密着層１５０は、第１凹部１８０、第２凹部１９０、凸部２００の表面（半径方向及び上下方向の壁面を含む）に接合されるため、絶縁層１１０との間の気密性が高められており、絶縁層１１０に対して強固に積層される。
次に、図２Ｊに示す工程において、ＰＶＤ法または無電解めっき法により一例としてＣｕ等からなる給電層１６０を密着層１５０の表面に積層する。給電層１６０は、密着性の高い密着層１５０に接合されると共に、第１凹部１８０、第２凹部１９０、凸部２００の表面（上下方向の壁面を含む）にも接合されるため、平坦面に接合する場合よりも接合距離が大幅に延長されることにより、密着層１５０と給電層１６０との間の気密性が高められており、密着層１５０に対して強固に積層される。
次に、図２Ｋに示す工程において、給電層１６０の表面にめっきレジスト２３０を形成し、次いでめっきレジスト２３０をパターニング（露光、現像）して前述した電極層１７０の形成位置に対応する箇所を除去して電極層形成用開口２３２を形成する。電極層形成用開口２３２は、第１凹部１８０、第２凹部１９０、凸部２００が露出するように上方からみて貫通電極１０７の軸心を中心とする円形または四角形状に形成される。
次に、図２Ｌに示す工程において、セミアディティブ法により給電層１６０からの給電による電解めっきを施して給電層１６０の表面にＣｕめっき層からなる電極層１７０を積層する。また、電極層１７０はサブトラクティブ法などセミアディティブ法以外の方法で形成するようにしても良い。
このように、電極層１７０は、第１凹部１８０、第２凹部１９０、凸部２００の表面に絶縁層１１０、密着層１５０、給電層１６０を介して接合されるため、平坦面に接合する場合よりも接合距離が大幅に延長されることにより、給電層１６０との間の気密性が高められており、給電層１６０に対して強固に積層される。
次に、図２Ｍに示す工程において、レジスト２３０を除去し、次いで電極層１７０の下方部分を除く領域（電極層１７０の外側の領域）の密着層１５０と給電層１６０をエッチングにより除去する。これで、図１に示す封止構造１３０が完成する。
このように、封止構造１３０は、ベース１０１Ａの表面に形成された第１凹部１８０、第２凹部１９０、凸部２００の表面（上下方向の壁面を含む）に絶縁層１１０、密着層１５０、給電層１６０、電極層１７０を積層する構成であるので、貫通孔１２０の内壁と貫通電極１０７の外周との間に微細な隙間が発生した場合でも、貫通電極１０７の周囲の気密性を高めることができると共に、平坦面のものよりも接合強度をより一層高めることが可能になる。
続いて、上記封止構造１３０を有する基板１０１の収納部１０１Ｃに発光素子１０２を実装する手順（その１〜９）について図３Ａ〜図３Ｉに基づいて説明する。ただし、以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある。
まず、図３Ａに示す工程において、ベース１０１Ａの下面側には、複数の収納部１０１Ｃの夫々に設けられた貫通電極１０７の周辺に気密性が確保された封止構造１３０が形成されている。
次に、図３Ｂに示す工程において、例えばメッキ法により、例えばＮｉ／Ａｕよりなる接続層１０６Ａ，１０８Ａを形成する。この場合、接続層１０６Ａは、それぞれ貫通電極１０７の上端側（収納部１０１Ｃ側）に形成される。また、接続層１０８Ａは、それぞれ貫通電極１０７の反対側（下端側）の電極層１７０上に形成される。
次に、図３Ｃに示す工程において、接続層１０６Ａ上に、一例としてＡｕワイヤのワイヤボンディングにより、それぞれバンプ１０６を形成する。なお、本図以降では、接続層１０６Ａの図示を省略している。
次に、図３Ｄに示す工程において、収納部１０１Ｃの周囲の壁部１０１Ｂの上端側表面に形成された絶縁層１１０を、例えばマスクエッチにより剥離する。本工程によって絶縁層１１０が除去された壁部１０１Ｂの上端には、後の工程においてガラスよりなるカバーを接合することが可能になる。
次に、図３Ｅに示す工程において、発光素子１０２を収納部１０１Ｃ内に設置する。この場合、例えば熱圧着、または超音波接合などを用いて、発光素子１０２の電極とバンプ１０６を電気的に接合し、バンプ１０６を介して発光素子１０２と貫通電極１０７が電気的に接続されるように構成する。
次に、図３Ｆに示す工程において、例えばホウケイ酸ガラスよりなる、透過性を有する平板状のカバー１０３と基板１０１の壁部１０１Ｂの上端面を、例えば陽極接合法により接合し、発光素子１０２を基板１０１の収納部１０１Ｃ内に封止する構造が形成される。この場合、陽極接合法では、カバー１０３と基板１０１との間に高電圧を印加し、カバー１０３と基板１０１を昇温することでカバー１０３と壁部１０１Ｂの上端面とを接合する。
上記の陽極接合が行われると、基板を構成するＳｉと、カバーを構成するガラス中の酸素が結合し、接合力が良好で安定した接合が行われる。また、樹脂材料を用いた接合と異なり、発光素子１０２が封止される空間を汚染するようなガス、不純物などが殆ど発生することがない。
次に、図３Ｇに示す工程において、接続層１０８Ａに半田バンプ１０８を形成する。
次に、図３Ｈに示す工程において、基板１０１とカバー１０３をダイシングにより切断し、個片化することで、先に説明したパッケージ１００(図１を参照)が完成する。
図４は実施例２による基板に用いられた封止構造を模式的に示す縦断面図である。パッケージ１００に用いられる封止構造の実施例２について、図４に基づき説明する。以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある。
図４に示されるように、実施例２の封止構造３３０は、ベース１０１Ａの下面側表面に形成された凹凸部３４０と、この凹凸部３４０の表面に積層された密着層１５０と、密着層１５０に積層された給電層１６０と、給電層１６０の表面に積層された電極層１７０とから構成されている。
凹凸部３４０は、貫通電極１０７の外周または貫通孔１２０の内壁に対して半径方向に所定距離Ｌ１（例えば、１０μｍ〜１００μｍ）離間した位置に形成された第１凸部３８０と、第１凸部３８０よりさらに外側へ所定距離Ｌ２（例えば、１０μｍ〜１００μｍ）離間した位置に形成された第２凸部３９０とを有する。
また、第１凸部３８０と第２凸部３９０との間には、凹部４００が形成されている。凹部４００の半径方向の幅Ｌ３（例えば、１０μｍ〜１００μｍ）は、第１凸部３８０と第２凸部３９０との間隔(離間距離)に等しい。尚、本実施例では、各距離Ｌ１，Ｌ２，Ｌ３が等間隔となるように設定されているが、夫々異なる距離にして不均一な間隔で配置されるようにしても良い。
このように貫通電極１０７の外周または貫通孔１２０の内壁から半径方向の異なる位置に第１凸部３８０、凹部４００、第２凸部３９０が形成されることで凹凸部３４０に対する密着層１５０の接合長さＬは、電極層１７０の半径Ｒに半径方向及び垂直方向の段差部分の長さＨ（第１凸部３８０、第２凸部３９０の高さ）の４倍を加算した長さとなる（Ｌ＝Ｒ＋４Ｈ）。そのため、電極層１７０の半径Ｒよりも第１凸部３８０、第２凸部３９０の段差数分だけ接合距離が延長されたことになり、ベース１０１Ａと電極層１７０との接合強度が高まると共に、ベース１０１Ａの下面側表面での気密性が格段に高められている。
この第１凸部３８０、第２凸部３９０の高さＨは、電極層１７０の半径Ｒや貫通孔１２０の内径などに対応する所定値（例えば、１μｍ〜１０μｍ）に設定される。第１凸部３８０、第２凸部３９０の高さＨは、同一寸法でも良いし、夫々が異なる寸法となるようにしても良い。
尚、第１凸部３８０、第２凸部３９０の半径方向の位置、及び高さは、上記括弧内の数値に限るものではなく、夫々貫通電極１０７の直径（貫通孔１２０の内径）や基板１０１またはベース１０１Ａの厚さ等によって任意に選択される数値が設定される。
次に、上記の封止構造３３０を製造する製造方法について、図５Ａ〜図５Ｉに基づき、手順（その１〜９）を説明する。尚、図５Ａ〜図５Ｉに示す各工程は、前述した図２Ｃ〜図２Ｋに示す工程の別の実施例に相当する。以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある。
まず、図５Ａに示す工程において、ベース１０１Ａの下面側（図５Ａでは説明の便宜上下方向を逆向きに示す）の表面１０１Ｄにドライフィルムレジスト等のレジスト２１０を積層する。
次に、図５Ｂに示す工程において、レジスト２１０をパターニング（露光、現像）して前述した第１凸部３８０、第２凸部３９０の形成位置に対応する箇所を除く部分から除去して第１凸部３８０、第２凸部３９０の形成位置に対応する箇所にレジスト２１０を残す。ベース１０１Ａの表面１０１Ｄに残されたレジスト２１０のパターンは、第１凸部３８０、第２凸部３９０の輪郭形状に対応しており、夫々貫通孔１２０から半径方向に所定距離離間した位置で貫通孔１２０を囲むように同心円状、または貫通孔１２０を中心とする四角形状の枠状に形成される。
次に、図５Ｃに示す工程において、パターニングされたレジスト２１０の間に形成された開口２１６，２１７，２１８内に露出するベース１０１Ａの表面１０１Ｄにエッチング処理を施す。これにより、レジスト２１０が積層されていない部分の表面１０１Ｄが除去されるため、相対的に第１凸部３８０、第２凸部３９０からなる環状凸部（上方からみて環状）または四角枠状凸部(上方からみて四角形)、及び凹部４００が形成される。
実際は、ベース１０１Ａの上面側の面がレジスト２１０等によりマスクされた状態でエッチングが行なわれるため、開口２１６，２１７，２１８のパターン形状（上方からみた形状）に応じた貫通孔１２０の周囲及びその外側に位置する凹部４００がエッチングされる。従って、レジスト２１０の開口２１６，２１７，２１８の各寸法や間隔を換えることにより、第１凸部３８０、第２凸部３９０を任意の寸法及び間隔に形成することが可能になる。
次に、図５Ｄに示す工程において、剥離液により膨潤、軟化させ、ブラッシングによりレジスト２１０を除去する。これにより、ベース１０１Ａの表面１０１Ｄに、貫通孔１２０の周囲を囲むように第１凸部３８０、第２凸部３９０、凹部４００が上方からみて同心円状または四角枠状に形成された状態の基板１０１が得られる。
次に、図５Ｅに示す工程において、ベース１０１Ａの下面（第１凸部３８０、第２凸部３９０、凹部４００の表面を含む）、収納部１０１Ｃの内壁面や貫通孔１２０の内壁面を含む基板１０１の表面に、例えば熱ＣＶＤ法などにより、酸化膜（シリコン酸化膜、または熱酸化膜と呼ぶ場合もある）からなる絶縁層１１０を形成する。
次に、図５Ｆに示す工程において、例えば基板１０１のベース１０１Ａの下面側に導電性テープ２２０（図５Ｆ中、一点鎖線で示す）を貼り付ける。そして、この導電性テープ２２０を給電層として電解めっき法等により貫通孔１２０にＣｕ層またはＮｉ層を成長させる。これにより、貫通孔１２０には、ＣｕまたはＮｉが析出して得られた貫通電極１０７が形成される。そして、貫通孔１２０に貫通電極１０７が形成された後は、導電性テープ２２０をベース１０１Ａの下面から剥がして除去する。
次に、図５Ｇに示す工程において、ＰＶＤ（Physical Vapor Deposition）法またはＣＶＤ（Chemical Vapor Deposition）法により絶縁層１１０に対して良好な密着性を有する密着メタル(例えば、Ｔｉ，Ｔａ，Ｃｒなど)を第１凸部３８０、第２凸部３９０、凹部４００貫通電極１０７を含むベース１０１Ａの表面全体に蒸着させて密着層１５０を積層する。
そのため、密着層１５０の表面は、貫通孔１２０の内壁（または貫通電極１０７の外周）からの周縁部までの半径方向（周辺方向）の長さに、第１凸部３８０、第２凸部３９０、凹部４００の上下方向の深さ（または高さ）を加算した距離を有する。このように密着層１５０は、第１凸部３８０、第２凸部３９０、凹部４００の表面（半径方向及び上下方向の壁面を含む）に接合されるため、絶縁層１１０との間の気密性が高められており、絶縁層１１０に対して強固に積層される。
次に、図５Ｈに示す工程において、ＰＶＤ法または無電解めっき法により一例としてＣｕ等からなる給電層１６０を密着層１５０の表面に積層する。給電層１６０は、密着性の高い密着層１５０に接合されると共に、第１凸部３８０、第２凸部３９０、凹部４００の表面（上下方向の壁面を含む）にも接合されるため、平坦面に接合する場合よりも接合距離が大幅に延長されることにより、密着層１５０と給電層１６０との間の気密性が高められており、密着層１５０に対して強固に積層される。
次に、図５Iに示す工程において、給電層１６０の表面にめっきレジスト２３０を形成し、次いでめっきレジスト２３０をパターニング（露光、現像）して前述した電極層１７０の形成位置に対応する箇所を除去して電極層形成用開口２３２を形成する。電極層形成用開口２３２は、第１凹部１８０、第２凹部１９０、凸部２００が露出するように上方からみて貫通電極１０７の軸心を中心とする円形または四角形状に形成される。
次に、図５Ｊに示す工程において、セミアディティブ法により給電層１６０からの給電による電解めっきを施して給電層１６０の表面にＣｕめっき層からなる電極層１７０を積層する。また、電極層１７０はサブトラクティブ法などセミアディティブ法以外の方法で形成するようにしても良い。このように、電極層１７０は、第１凸部３８０、第２凸部３９０、凹部４００の表面に絶縁層１１０、密着層１５０、給電層１６０を介して接合されるため、平坦面に接合する場合よりも接合距離が大幅に延長されることにより、給電層１６０との間の気密性が高められており、給電層１６０に対して強固に積層される。
次に、図５Ｋに示す工程において、レジスト２３０を除去し、次いで電極層１７０の下方部分を除く領域（電極層１７０の外側の領域）の密着層１５０と給電層１６０をエッチングにより除去する。これで、図４に示す封止構造３３０が完成する。
このように、封止構造３３０は、ベース１０１Ａの表面に形成された第１凸部３８０、第２凸部３９０、凹部４００の表面（上下方向の壁面を含む）に絶縁層１１０、密着層１５０、給電層１６０、電極層１７０を積層する構成であるので、貫通孔１２０の内壁と貫通電極１０７の外周との間に微細な隙間が発生した場合でも、貫通電極１０７の周囲の気密性を高めることができると共に、平坦面のものよりも接合強度をより一層高めることが可能になる。
図６は実施例３による基板に用いられた封止構造を模式的に示す縦断面図である。パッケージ１００に用いられる封止構造の実施例３について、図６に基づき説明する。以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある。
図６に示されるように、実施例３の封止構造４３０は、貫通孔１２０の開口の内壁に微小な凹凸による粗面４４０が形成されている。この粗面４４０は、前述した実施例１の図２Ｂの工程において、エッチングにより基板１０１のベース１０１Ａを上下方向に貫通する貫通孔１２０を形成した後、貫通孔１２０の内壁全面または貫通孔１２０の一部（開口端側）の内壁にハーフエッチングによる粗化処理を施すことにより形成される。
その後、前述した実施例１の図２Ｇ、図２Ｉ、図２Ｊ、図２Ｌの工程により、ベース１０１Ａの全面及び貫通孔１２０の内壁(粗面４４０を含む)に絶縁層１１０、密着層１５０、給電層１６０を積層し、レジスト２３０の電極層形成用開口２３２に電極層１７０を形成する。また、図２Ｈの工程により貫通電極１０７を形成する際は、電解めっき時間を短縮することにより、貫通孔１２０の開口の一端側の内壁が露出するように貫通電極１０７の一端が貫通孔１２０の開口端より低くなるように貫通電極１０７を形成する。
さらに、密着層１５０は、粗面４４０の表面に均一な膜厚で積層されることが望ましい。この密着層１５０は、例えば、分子レベルでの均一な薄膜形成が可能なＡＬＤ（アトミック・レイア・デポジジョン）で行なうことが好ましい。そして、微小な凹凸を有する密着層１５０の表面には、均一な膜厚を有する給電層１６０が積層されることが望ましい。
さらに、セミアディティブ法により給電層１６０からの給電による電解めっきを施して給電層１６０の表面にＣｕめっき層からなる電極層１７０を積層する。また、電極層１７０はサブトラクティブ法などセミアディティブ法以外の方法で形成するようにしても良い。
これにより、電極層１７０は、実施例１，２と同様に、実施例１の第１凹部１８０、第２凹部１９０（あるいは実施例２の第１凸部３８０、第２凸部３９０）の表面に積層されると共に、貫通孔１２０の開口の一端側の内壁に形成された微小な凹凸を有する粗面４４０の表面に絶縁層１１０、密着層１５０、給電層１６０を介して接合される。そのため、電極層１７０は、給電層１６０との間の気密性がより高められており、給電層１６０に対して強固に積層される。
また、実施例３では、貫通孔１２０の内壁に粗面４４０と、実施例１の第１凹部１８０、第２凹部１９０あるいは実施例２の第１凸部３８０、第２凸部３９０とを組み合わせてなるため、上記実施例１，２よりも密着層１５０、給電層１６０、電極層１７０との間の気密性がより一層高められており、給電層１６０に対して強固に積層される。
上記実施例では、基板１０１の収納部１０１Ｃに発光素子１０２が実装された場合を例に挙げて説明したが、これに限らず、発光素子１０２以外の素子（例えば、ＭＥＭＳ素子など）が実装される基板の封止構造にも本発明が適用できるのは勿論である。
また、上記各実施例では、基板１０１の下面側のみに第１凹部１８０、第２凹部１９０あるいは第１凸部３８０、第２凸部３９０を設ける構成について説明したが、これに限らず、基板１０１の上面側及び下面側（貫通電極１０７の両端側）に第１凹部１８０、第２凹部１９０あるいは第１凸部３８０、第２凸部３９０を設けるようにしても良いのは勿論である。また、上記実施例３の粗面４００を貫通電極１０７の両端側の開口内壁に形成し、絶縁層１１０、密着層１５０、給電層１６０を介して電極層１７０を積層するようにしても良い。
また、上記各実施例では、発光素子１０２が実装される基板１０１に貫通電極１０７を設ける構成を一例として説明したが、これに限らず、例えば、集積回路が形成されたシリコン基板に貫通電極１０７を設けると共に、上記実施例１の封止構造１３０、または実施例２の封止構造５３０、または貫通孔１２０の開口内壁に粗面４４０を形成し、粗面４４０に絶縁層１１０、密着層１５０、給電層１６０を介して電極層１７０を積層する構成を適用することも可能である。
本発明の実施例１による基板を用いたパッケージ１００を模式的に示す縦断面図である。 実施例１の基板の製造方法（その１）を説明するための図である。 実施例１の基板の製造方法（その２）を説明するための図である。 実施例１の基板の製造方法（その３）を説明するための図である。 実施例１の基板の製造方法（その４）を説明するための図である。 実施例１の基板の製造方法（その５）を説明するための図である。 実施例１の基板の製造方法（その６）を説明するための図である。 実施例１の基板の製造方法（その７）を説明するための図である。 実施例１の基板の製造方法（その８）を説明するための図である。 実施例１の基板の製造方法（その９）を説明するための図である。 実施例１の基板の製造方法（その１０）を説明するための図である。 実施例１の基板の製造方法（その１１）を説明するための図である。 実施例１の基板の製造方法（その１２）を説明するための図である。 実施例１の基板の製造方法（その１３）を説明するための図である。 実施例１の基板に発光素子を実装する製造方法（その１）を説明するための図である。 実施例１の基板に発光素子を実装する製造方法（その２）を説明するための図である。 実施例１の基板に発光素子を実装する製造方法（その３）を説明するための図である。 実施例１の基板に発光素子を実装する製造方法（その４）を説明するための図である。 実施例１の基板に発光素子を実装する製造方法（その５）を説明するための図である。 実施例１の基板に発光素子を実装する製造方法（その６）を説明するための図である。 実施例１の基板に発光素子を実装する製造方法（その７）を説明するための図である。 実施例１の基板に発光素子を実装する製造方法（その８）を説明するための図である。 実施例２による基板に用いられた封止構造を模式的に示す縦断面図である。 実施例２の基板の製造方法（その１）を説明するための図である。 実施例２の基板の製造方法（その２）を説明するための図である。 実施例２の基板の製造方法（その３）を説明するための図である。 実施例２の基板の製造方法（その４）を説明するための図である。 実施例２の基板の製造方法（その５）を説明するための図である。 実施例２の基板の製造方法（その６）を説明するための図である。 実施例２の基板の製造方法（その７）を説明するための図である。 実施例２の基板の製造方法（その８）を説明するための図である。 実施例２の基板の製造方法（その９）を説明するための図である。 実施例２の基板の製造方法（その１０）を説明するための図である。 実施例２の基板の製造方法（その１１）を説明するための図である。 実施例３による基板に用いられた封止構造を模式的に示す縦断面図である。
符号の説明
１００ パッケージ
１０１ 基板
１０１Ａ ベース
１０１Ｂ 壁部
１０１Ｃ 収納部
１０２ 発光素子
１０３ カバー
１０７ 貫通電極
１０８ 半田バンプ
１１０ 絶縁層
１２０ 貫通孔
１３０，３３０，４３０ 封止構造
１４０ 凹凸部
１５０ 密着層
１６０ 給電層
１７０ 電極層
１８０ 第１凹部
１９０ 第２凹部
２００ 凸部
３８０ 第１凸部
３９０ 第２凸部
４００ 凹部
４４０ 粗面

Claims (12)

  1. 貫通電極を有する基板の製造方法において、
    前記貫通電極の端部周辺に位置する前記基板表面に少なくとも凹部または凸部の何れか一方を含む凹凸部を形成する工程と、
    前記凹凸部の表面に電極層を形成する工程と、
    を有することを特徴とする基板の製造方法。
  2. 前記凹凸部は、前記貫通電極の周囲を囲むように形成されることを特徴とする請求項１に記載の基板の製造方法。
  3. 前記凹凸部は、少なくとも前記凹部または前記凸部の何れか一方が複数配置され、前記複数の凹部または前記複数の凸部が前記貫通電極の中心から周辺方向の異なる位置に形成されることを特徴とする請求項１に記載の基板の製造方法。
  4. 前記凹凸部の表面に密着性及び導電性を有する密着層を積層する工程を有することを特徴とする前記請求項１乃至３の何れかに記載の基板の製造方法。
  5. 貫通電極を有する基板の製造方法において、
    前記貫通電極の端部周辺に位置する前記基板表面に少なくとも凹部または凸部の何れか一方を含む凹凸部を形成する工程と、
    前記貫通電極を形成するための貫通孔を形成する工程と、
    前記貫通孔内の途中まで前記貫通電極を形成する工程と、
    前記凹凸部の表面及び前記貫通電極の端部に電極層を積層する工程と、
    を有することを特徴とする請求項１乃至４の何れかに記載の基板の製造方法。
  6. 前記貫通孔の開口内壁に粗化処理を施す工程を有することを特徴とする前記請求項５に記載の基板の製造方法。
  7. 前記貫通孔の開口内壁及び前記凹凸部の表面に密着性及び導電性を有する密着層を積層する工程を有することを特徴とする前記請求項５または６に記載の基板の製造方法。
  8. 貫通電極を有する基板において、
    基板表面の前記貫通電極の端部周辺に形成され、少なくとも凹部または凸部の何れか一方を含む凹凸部と、
    前記凹凸部の表面に形成される電極層と
    を備えたことを特徴とする基板。
  9. 前記凹凸部は、前記貫通電極の周囲を囲むように形成されていることを特徴とする請求項８に記載の基板。
  10. 前記凹凸部は、少なくとも前記凹部または前記凸部の何れか一方が複数配置され、前記複数の凹部または前記複数の凸部が前記貫通電極の中心から周辺方向の異なる位置に配置されていることを特徴とする請求項８または９に記載の基板。
  11. 前記貫通電極が形成される貫通孔の内壁の少なくとも一部が微小な凹凸を有する粗面であることを特徴とする請求項８乃至１０の何れかに記載の基板。
  12. 前記凹凸部の表面に積層され、密着性及び導電性を有する密着層を有することを特徴とする前記請求項８乃至１１の何れかに記載の基板。
JP2007097614A 2007-04-03 2007-04-03 基板及びその製造方法 Active JP5154819B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007097614A JP5154819B2 (ja) 2007-04-03 2007-04-03 基板及びその製造方法
KR1020080030590A KR20080090307A (ko) 2007-04-03 2008-04-02 기판 및 그 제조 방법
US12/061,203 US8481863B2 (en) 2007-04-03 2008-04-02 Substrate and method for manufacturing the same
TW097112124A TW200847366A (en) 2007-04-03 2008-04-03 Substrate and method for manufacturing the same
EP08154036.1A EP1978558B1 (en) 2007-04-03 2008-04-03 Substrate and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007097614A JP5154819B2 (ja) 2007-04-03 2007-04-03 基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2008258322A true JP2008258322A (ja) 2008-10-23
JP5154819B2 JP5154819B2 (ja) 2013-02-27

Family

ID=39430083

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007097614A Active JP5154819B2 (ja) 2007-04-03 2007-04-03 基板及びその製造方法

Country Status (5)

Country Link
US (1) US8481863B2 (ja)
EP (1) EP1978558B1 (ja)
JP (1) JP5154819B2 (ja)
KR (1) KR20080090307A (ja)
TW (1) TW200847366A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192696A (ja) * 2009-02-18 2010-09-02 Shinko Electric Ind Co Ltd 電子部品装置及びその製造方法
KR101091304B1 (ko) 2010-01-20 2011-12-07 엘지이노텍 주식회사 발광 소자 패키지 및 그 제조방법
US9704793B2 (en) 2011-01-04 2017-07-11 Napra Co., Ltd. Substrate for electronic device and electronic device
WO2023176148A1 (ja) * 2022-03-16 2023-09-21 アオイ電子株式会社 配線基板および配線基板の製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI453878B (zh) * 2009-01-10 2014-09-21 Unimicron Technology Corp 封裝基板及其製法
KR101637581B1 (ko) * 2010-03-09 2016-07-07 엘지이노텍 주식회사 발광 소자 패키지 및 그 제조방법
CN102244178A (zh) * 2010-05-14 2011-11-16 展晶科技(深圳)有限公司 发光二极管的封装结构
CN102270725A (zh) * 2010-06-01 2011-12-07 展晶科技(深圳)有限公司 发光二极管封装结构
CN102315354B (zh) * 2010-06-29 2013-11-06 展晶科技(深圳)有限公司 发光二极管的封装结构
KR102059402B1 (ko) * 2013-04-15 2019-12-26 삼성전자주식회사 전자소자 패키지 및 이에 사용되는 패키지 기판
JP6185415B2 (ja) 2014-03-27 2017-08-23 株式会社東芝 半導体発光装置
KR20170011366A (ko) * 2015-07-22 2017-02-02 삼성전자주식회사 반도체 칩 및 이를 가지는 반도체 패키지
US11282717B2 (en) 2018-03-30 2022-03-22 Intel Corporation Micro-electronic package with substrate protrusion to facilitate dispense of underfill between a narrow die-to-die gap
CN110400860A (zh) * 2019-07-23 2019-11-01 华引芯（武汉）科技有限公司 一种uv led全无机密封结构及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1126629A (ja) * 1997-06-30 1999-01-29 Murata Mfg Co Ltd 電子部品のパッケージ構造及びその製造方法
JP2000353776A (ja) * 1999-01-04 2000-12-19 Ibiden Co Ltd 導電性接続ピンおよびパッケージ基板
JP2002118338A (ja) * 2000-10-06 2002-04-19 Matsushita Electric Ind Co Ltd 回路基板およびその製造方法
JP2005011987A (ja) * 2003-06-19 2005-01-13 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法
JP2005019966A (ja) * 2003-06-06 2005-01-20 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP3751625B2 (ja) * 2004-06-29 2006-03-01 新光電気工業株式会社 貫通電極の製造方法
JP2007027279A (ja) * 2005-07-13 2007-02-01 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62216259A (ja) * 1986-03-17 1987-09-22 Fujitsu Ltd 混成集積回路の製造方法および構造
JPH02324A (ja) * 1987-12-18 1990-01-05 Mitsui Mining & Smelting Co Ltd 導電膜回路およびその製造方法
EP1211920B1 (en) * 1999-08-12 2010-09-15 Ibiden Co., Ltd. Multilayer printed wiring board and method for manufacturing multilayer printed wiring board
JP2004228392A (ja) 2003-01-24 2004-08-12 Seiko Epson Corp 半導体装置の製造方法および半導体モジュールの製造方法
JP2004327910A (ja) 2003-04-28 2004-11-18 Sharp Corp 半導体装置およびその製造方法
JP4873517B2 (ja) 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP2007067216A (ja) 2005-08-31 2007-03-15 Sanyo Electric Co Ltd 半導体装置およびその製造方法、回路基板およびその製造方法
JP4782526B2 (ja) 2005-09-30 2011-09-28 Ｊｕｋｉ株式会社 ミシン
US7354799B2 (en) * 2005-11-08 2008-04-08 Intel Corporation Methods for anchoring a seal ring to a substrate using vias and assemblies including an anchored seal ring

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1126629A (ja) * 1997-06-30 1999-01-29 Murata Mfg Co Ltd 電子部品のパッケージ構造及びその製造方法
JP2000353776A (ja) * 1999-01-04 2000-12-19 Ibiden Co Ltd 導電性接続ピンおよびパッケージ基板
JP2002118338A (ja) * 2000-10-06 2002-04-19 Matsushita Electric Ind Co Ltd 回路基板およびその製造方法
JP2005019966A (ja) * 2003-06-06 2005-01-20 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2005011987A (ja) * 2003-06-19 2005-01-13 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法
JP3751625B2 (ja) * 2004-06-29 2006-03-01 新光電気工業株式会社 貫通電極の製造方法
JP2007027279A (ja) * 2005-07-13 2007-02-01 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192696A (ja) * 2009-02-18 2010-09-02 Shinko Electric Ind Co Ltd 電子部品装置及びその製造方法
KR101091304B1 (ko) 2010-01-20 2011-12-07 엘지이노텍 주식회사 발광 소자 패키지 및 그 제조방법
US8395170B2 (en) 2010-01-20 2013-03-12 Lg Innotek Co., Ltd. Light emitting device package and light unit having the same
US9704793B2 (en) 2011-01-04 2017-07-11 Napra Co., Ltd. Substrate for electronic device and electronic device
WO2023176148A1 (ja) * 2022-03-16 2023-09-21 アオイ電子株式会社 配線基板および配線基板の製造方法
JP7469348B2 (ja) 2022-03-16 2024-04-16 アオイ電子株式会社 配線基板および配線基板の製造方法

Also Published As

Publication number Publication date
US8481863B2 (en) 2013-07-09
JP5154819B2 (ja) 2013-02-27
EP1978558B1 (en) 2017-09-13
TW200847366A (en) 2008-12-01
KR20080090307A (ko) 2008-10-08
US20080251287A1 (en) 2008-10-16
EP1978558A1 (en) 2008-10-08

Similar Documents

Publication Publication Date Title
JP5154819B2 (ja) 基板及びその製造方法
KR101591991B1 (ko) 발광소자 패키지 및 그 제조 방법
CN102884645B (zh) 发光装置的制造方法以及发光装置
JP4828248B2 (ja) 発光装置及びその製造方法
JP5568786B2 (ja) 半導体パッケージの製造方法及び半導体パッケージ
US7834438B2 (en) Sealed structure and method of fabricating sealed structure and semiconductor device and method of fabricating semiconductor device
JP5073946B2 (ja) 半導体装置および半導体装置の製造方法
CN102592982B (zh) 晶片封装体的形成方法
JP2015133520A (ja) チップパッケージおよびその製造方法
CN101853842A (zh) 芯片封装体及其制作方法
JP5384690B2 (ja) チップパッケージ
JP2007027279A (ja) 半導体装置および半導体装置の製造方法
US7829993B2 (en) Semiconductor apparatus
US20090242923A1 (en) Hermetically Sealed Device with Transparent Window and Method of Manufacturing Same
JP2007201361A (ja) 半導体装置及び半導体装置の製造方法
JP2005129888A (ja) センサ装置、センサシステム、センサ装置の製造方法及びセンサシステムの製造方法
JP2009238957A (ja) 基板へのビアの形成方法
JP5620698B2 (ja) 半導体構成体及び半導体構成体の製造方法
JP2006186357A (ja) センサ装置及びその製造方法
TWI434440B (zh) 晶片封裝體及其形成方法
KR20080095944A (ko) 웨이퍼 본딩 패키징 방법
JP5901991B2 (ja) 電子部品パッケージ及びその製造方法
TWI415304B (zh) 發光二極體封裝結構、顯示裝置、發光二極體封裝結構的製造方法
CN111540763B (zh) 显示面板及其制作方法、显示装置
TW202310452A (zh) 半導體元件及其製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100119

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120605

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120802

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121127

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121206

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151214

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5154819

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150