CN101853842A - 芯片封装体及其制作方法 - Google Patents

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Abstract

本发明公开一种芯片封装体及其制作方法，上述芯片封装体包括一承载基底，其具有一凹槽。多个彼此隔绝的导电层，设置于承载基底上。至少一芯片，设置于承载基底的凹槽中，其中上述芯片具有多个电极，上述电极电连接至该些导电层。及一导电通道，设置于承载基底中，导电通道通过该些导电层电连接至该芯片的电极，其中导电通道包括多个堆叠的孔洞。

Description

芯片封装体及其制作方法
技术领域
本发明涉及一种芯片封装体及其制作方法，特别是涉及一种发光芯片封装体及其制作方法。
背景技术
芯片封装制作工艺是形成电子产品过程中的一重要步骤。芯片封装体除了将芯片保护于其中，使免受外界环境污染外，还提供芯片内部芯片与外界的电连接通路。
随着半导体制作工艺技术的不断进步，可在更小的芯片中形成更多的半导体元件。除了使芯片的效能更为提升外，还能节省晶片面积而降低成本。然而，随着芯片尺寸缩小化与元件密度的增加，其输出/输入连接(I/O)的数目与密度也增加，造成芯片与外界间的导电通路形成不易。尤其是由许多光电芯片组成的芯片阵列封装结构，作为芯片阵列内部或芯片阵列对外部输出/输入连接(I/O)的金线数目庞大，无法降低生产成本。
因此，业界亟需一种新颖的封装结构以改善光电元件的封装。
发明内容
有鉴于此，本发明的一实施例提供一种芯片封装体，包括一承载基底，其具有一凹槽。多个彼此隔绝的导电层，设置于承载基底上。至少一芯片，设置于承载基底的凹槽中，其中上述芯片具有多个电极，上述电极电连接至上述些导电层。及一导电通道，设置于承载基底中，导电通道通过上述些导电层电连接至上述些芯片的电极，其中导电通道包括多个堆叠的孔洞。
本发明的另一实施例提供一种芯片封装体的制作方法，包括：提供一承载基底；在承载基底的第一表面形成一第一孔洞；在承载基底的第二表面对应上述第一孔洞的位置，形成连通上述第一孔洞的一第二孔洞；形成一凹槽在上述承载基底的第二表面上；形成一导电通道在上述第一孔洞和上述第二孔洞中及形成多个彼此隔绝的导电层在上述承载基底上以电连接上述导电通道；及设置至少一芯片在承载基底上的凹槽中，其中上述芯片具有多个电极，以电连接至上述些导电层。
附图说明
图1A-图1F显示本发明一实施例的芯片封装体的一系列制作工艺剖视图。
主要元件符号说明
500～芯片封装体；
200～承载基底；
200a、200b～表面；
202a’、202b’、202a”、202b”～孔洞；
203～凹槽；
204a’、204b’、204a”、204b”～绝缘层；
206a’、206b’、206a”、206b”、206c”～导电层；
208a’、208b’、208a”、208b”～填充层；
301～芯片阵列；
302a、302b～芯片；
310a、311a～第一电极；
310b、311b～第二电极；
320a～第一导电结构；
320b～第二导电结构；
324～粘着层；
336～荧光层；
338～透镜结构。
具体实施方式
以下以各实施例详细说明并伴随着附图说明的范例，做为本发明的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明之，值得注意的是，图中未绘示或描述的元件，为所属技术领域中具有通常知识者所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。
本发明实施例的芯片封装体是利用晶片级封装(wafer level chip scalepackage，WLCSP)制作工艺封装各种包含主动元件或被动元件(active orpassive elements)、数字电路或模拟电路等集成电路的芯片(electroniccomponents)，例如是有关于光电元件(opto electronic devices)、微机电系统(Micro Electro Mechanical Systems(MEMS))、微流体系统(micro fluidicsystems)、或利用热、光线及压力等物理量变化来测量的物理感测器(PhysicalSensor)。特别是可选择使用晶片级封装制作工艺对影像感测器、发光二极管(light emitted diode，LED)、激光二极管(laser diode，LD)、太阳能电池、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(microactuators)、表面声波元件、压力感测器(pressure sensors)、或喷墨头(ink printerheads)等半导体芯片。其中晶片级封装制作工艺主要是指在晶片阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的芯片重新分布在一承载基底上，再进行封装制作工艺，也可称之为晶片级封装制作工艺。上述晶片级封装制作工艺也适用于通过堆叠(stack)方式安排具有集成电路的多片晶片，以形成多层集成电路(multi-layer integratedcircuit device)的封装体。
图1A-图1E显示本发明一实施例的芯片封装体500的一系列制作工艺剖视图。
首先，如图1A所示，提供承载基底200，其包括上表面200a及相反的下表面200b。承载基底200可包括硅基底、半导体基底、化合物半导体基底、半导体晶片、蓝宝石基底、或前述的组合。
接着，继续参照图1A，自承载基底200的下表面200b形成穿入承载基底200的孔洞202a’及202b’，孔洞202a’及202b’的底部露出承载基底200。在一实施例中，孔洞的位置可以选定，例如在随后将芯片设置于承载基底200上时，使孔洞位于凹槽的外侧。上述孔洞不一次贯穿承载基底，可降低制作工艺难度，并提高良率。
请接着参照图1B，选择性在孔洞202a’及202b’的侧壁上及部分的承载基底200上形成绝缘层204a’及204b’。绝缘层204a’及204b’的材质可例如为无机材料的氧化硅层、氮化硅层、氮氧化硅层、金属氧化物、或前述的组合；或也可为有机高分子材料，如聚醯亚胺树脂(polyimide)或苯环丁烯(butylcyclobutene，BCB，道氏化学公司)等。绝缘层204a’及204b’的形成方式可包含旋转涂布(spin coating)或喷涂(spray coating)，或其他适合的沉积方式，例如化学气相沉积、低压化学气相沉积、电浆增强式化学气相沉积等制作工艺。在一实施例中，绝缘层204a’及204b’易可选用光阻绝缘材料，以便于依需求而将之图案化。此外，若上述承载基板是由绝缘基底构成，则可省去形成导电层前的绝缘层沉积步骤。
接着，继续参照图1B，在孔洞202a’及202b’的侧壁上分别形成孔洞导电层206a’及206b’。孔洞导电层206a’及206b’还进一步延伸至承载基底200下表面200b上，可作为芯片封装体与外部的导电通路。例如，延伸至下表面200b上的孔洞导电层206a’及206b’可进一步通过焊球或凸块等电连接至外部结构，如印刷电路板等。孔洞导电层206a’及206b’的材质包括金属材料、导电高分子材料、导电陶瓷材料、或前述的组合，可采用例如物理气相沉积、化学气相沉积、或电化学电镀等方法来形成孔洞导电层206a’及206b’。可利用光刻及蚀刻制作工艺依所需将孔洞导电层206a’及206b’图案化。在此实施例中，较佳同时形成孔洞导电层206a’及206b’，即孔洞导电层206a’及206b’较佳由同一导电层图案化而得。
接着，继续参照图1B，可选择性在孔洞202a’及202b’中的孔洞导电层206a’及206b’上分别形成填充层208a’及208b’。填充层208a’及208b’的材质包括高分子材料，例如是防焊绿漆、聚亚醯胺(Polyimide)、类聚亚醯胺(Polyimide-like material)等可作为永久材的材料、或前述的组合，其形成方式例如包括电镀、旋转涂布(spin coating)、喷涂(spray coating)、淋幕涂布(curatincoating)等、或前述的组合。
接着，如图1C所示，例如以蚀刻或激光穿孔的方式，在承载基底200上表面200a上形成孔洞202a”及202b”。孔洞202a”及202b”大抵对准于下方的孔洞202a’及202b’。在一实施例中，以蚀刻方式形成孔洞202a”及202b”，其中孔洞202a’及202b’底部的横向导电板206a’及206b’可分别作为蚀刻形成孔洞202a”及202b”时的蚀刻停止层。所形成的孔洞202a”及202b”的底部分别露出孔洞导电层206a’及206b’。在一实施例中，在形成孔洞202a”及202b”的过程中，孔洞202a’及202b’底部的绝缘层204a’及204b’也被移除。此外，在一实施例中，先形成的孔洞如下层孔洞202a’及202b’的上表面，其尺寸可大于后形成的孔洞如上层孔洞202a”及202b”的下表面，以便于蚀刻对准。
请继续参照图1C，在承载基底200的上表面200a上形成凹槽203。凹槽203的底部将用以放置芯片于其上。在一实施例中，凹槽203较佳地是于形成孔洞202a”及202b”时同时形成，可省去额外的制作工艺。在一实施例中，凹槽203的深度可选择与孔洞202a”及202b”实质相同。在其他实施例中，凹槽203的深度可较孔洞202a”及202b”为深。此外，在其他实施例中，若设置于凹槽中的芯片为发光二极管芯片，更可于凹槽的侧壁及/或底部上形成反射层以增加发光亮度。
接着，如图1D所示，选择性在孔洞202a”及202b”的侧壁及底部上，分别形成绝缘层204a”及204b”。绝缘层204a”及204b”分别进一步延伸至承载基底200的上表面200a上，并延伸至凹槽203的侧壁及底部上。绝缘层204a”及204b”的材质与形成方式可与绝缘层204a’及204b’相似。
接着，如图1E所示，移除孔洞202a”及202b”底部上的绝缘层204a”及204b”而露出孔洞导电层206a’及206b’，移除方式例如包括使用光刻及蚀刻制作工艺或使用激光移除。接着，在凹槽203及孔洞202a”及202b”的侧壁与底部上分别顺应性形成导电层206a”、206b”及206c”，孔洞导电层206a”及206b”进一步延伸至承载基底200的上表面200a上。在一实施例中，可在凹槽203的底部上设置发光二极管芯片阵列，较佳地是于凹槽203的侧壁及底部上形成反射层，以提升上述发光二极管芯片阵列的发光效率。在一实施例中，反射层较佳与孔洞导电层206a”及206b”同时形成。孔洞导电层206a”及206b”的材质与形成方式可与孔洞导电层206a’及206b’相同。反射层的材质包括具反射性的金属材质，其形成方式可与孔洞导电层206a”及206b”相同。在此实施例中，反射层由延伸进入凹槽203的侧壁或底面上的孔洞导电层206a”、206b”及206c”构成。
然后，可选择性于孔洞202a”及202b”中的孔洞导电层206a”及206b”上分别形成填充层208a”及208b”。填充层208a”及208b”的材质和形成方式可与填充层208a’及208b’相同。
在此实施例中，上下堆叠的孔洞202a’及202a”以及位于孔洞202a’及202a”侧壁上的孔洞导电层206a’及206a”构成一第一导电通道320a。类似地，上下堆叠的孔洞202b’及202b”以及位于孔洞202b’及202b”侧壁上的孔洞导电层206b’及206b”构成一第二导电通道320b。此外，图1E的实施例中，第一导电通道320a和第二导电通道320b与承载基底200之间较佳包括绝缘层，包括绝缘层204a’、204a”、204b’、及204b”。第一导电通道320a和第二导电通道320b的孔洞导电层上还可视情况填入填充层208a’、208a”、208b’及208b”。
本发明实施例还包括许多其他诸多变化，例如第一导电通道320a和第二导电通道320b的孔洞导电层可大抵完全填满孔洞。两堆叠的孔洞之间可包括一横向导电板以电连接孔洞导电层，各种变化端视应用及制作工艺状况而定。
虽然，在此实施例中堆叠孔洞的形成是先形成下孔洞与下孔洞导电层，再接着形成上孔洞与上孔洞导电层，但本发明实施例不限于此。在另一实施例中，可先形成上孔洞与上孔洞导电层，再接着形成下孔洞与下孔洞导电层。再者，较佳地是在形成上孔洞时，同时形成用以放置芯片的凹槽。
接着，如图1F所示，包括至少一芯片，例如由多个芯片302a和302b组成的芯片阵列301(为方便显示起见，本发明实施例的图示仅显示两个芯片302a和302b，但芯片的数目并未限制)，经由例如为导电银胶的粘着层324设置于承载基底200上。在本发明一实施例中，芯片阵列301可包括由发光二极管(LED)或激光二极管(LD)等发光元件组成的阵列，但并未限制本发明。芯片阵列301的芯片302a和302b可分别具有第一电极310a、311a和第二电极310b、311b，其中每一个芯片302a和302b的第一电极310a、311a和第二电极310b、311b位于芯片302a和302b的下表面。在另一实施例中，第一电极310a、311a和第二电极310b、311b也可分别位于下表面和上表面。而第一电极310a、311a和第二电极310b、311b通过导电层206”电连接至第一导电通道和第二导电通道。举例来说，芯片302a的第一电极310a和第二电极310b分别电连接至孔洞导电层206a”和导电层206c”；芯片302b的第一电极311a和第二电极311b分别电连接至孔洞导电层206b”和导电层206c”。因此芯片302a和302b可通过导电层206c”串联或并联在一起。
如图1F所示，在发光芯片的其他实施例中，可选择性于发光芯片阵列301上顺应性覆盖一具有均匀厚度的荧光层336。或者，在其他实施例中，也可在芯片阵列301上选择性地形成透镜结构338。上述透镜结构338可依客制化要求而设置。
在本发明的各实施例中，芯片封装体500可具有不同的优点。例如本发明实施例的芯片阵列可搭配晶片级封装(WLCSP)制作工艺，使封装体尺寸远小于现有打线(wire bond，WB)型封装体。在另一实施例中，当例如以发光元件的芯片阵列作为照明或显示用途时，本发明实施例的芯片封装体可使每个发光元件的间距缩小，可增加画素的连续性，使画面目视效果更佳。此外，如以硅晶片作为承载基底将可具有较佳的耐热特性。在另一实施例中，导电通道可由上下孔洞堆叠而成，上、下孔洞之间可包括一横向导电层以增加孔洞导电层的导电面积。
虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应以附上的权利要求所界定的为准。

Claims (20)

1.一种芯片封装体，包括：
承载基底，其具有一凹槽；
多个彼此隔绝的导电层，设置于该承载基底上；
至少一芯片，设置于该承载基底的该凹槽中，其中该芯片具有多个电极，以电连接至该些导电层；以及
导电通道，设置于该承载基底中，且经由该些导电层电连接至该芯片的电极，其中该导电通道包括多个堆叠的孔洞。
2.如权利要求1所述的芯片封装体，其中该些导电层及该导电通道与该承载基底之间由一绝缘层隔离。
3.如权利要求1所述的芯片封装体，其中该些导电层顺应性设置于该凹槽的侧壁与底部。
4.如权利要求1所述的芯片封装体，其中该承载基底为一硅基底。
5.如权利要求1所述的芯片封装体，还包括一反射层，设置该凹槽的侧壁与底部。
6.如权利要求1所述的芯片封装体，其中该导电通道贯穿该承载基底。
7.如权利要求6所述的芯片封装体，其中该导电通道包括垂直堆叠的多个孔洞以及位于延伸至该些孔洞侧壁上的该些导电层。
8.如权利要求7所述的芯片封装体，其中该垂直堆叠的多个孔洞包括第一孔洞及第二孔洞，且该第一孔洞及第二孔洞之间包括横向导电板以电连接延伸至该些孔洞侧壁上的该些导电层。
9.如权利要求7所述的芯片封装体，其中该垂直堆叠的多个孔洞包括第一孔洞及第二孔洞，且该第一孔洞邻接该第二孔洞的表面大于该第二孔洞邻接该第一孔洞的表面。
10.如权利要求7所述的芯片封装体，其中该垂直堆叠的多个孔洞包括第一孔洞及第二孔洞，且该第一孔洞邻接该第二孔洞的表面大于该第二孔洞邻接该第一孔洞的表面，该第一孔洞及该第二孔洞之间包括导电板以电连接延伸至该些孔洞侧壁上的该些导电层。
11.如权利要求10所述的芯片封装体，其中该第一孔洞为下层孔洞，该第二孔洞为上层孔洞。
12.如权利要求11所述的芯片封装体，其中该上层孔洞与该凹槽具有相同深度。
13.一种芯片封装体的制作方法，包括下列步骤：
提供一承载基底；
在该承载基底的第一表面形成第一孔洞；
在该承载基底的第二表面对应该第一孔洞的位置，形成连通该第一孔洞的第二孔洞；
在该承载基底的第二表面上形成凹槽；
在该第一孔洞和该第二孔洞中形成导电通道及在该承载基底上形成多个彼此隔绝的导电层以电连接该导电通道；及
在该承载基底上的该凹槽中设置至少一芯片，其中该芯片具有多个电极，以电连接至该些导电层。
14.如权利要求13所述的芯片封装体的制作方法，其还包括在该承载基底上形成一绝缘层以隔离该些导电层及该导电通道。
15.如权利要求14所述的芯片封装体的制作方法，其中该第一孔洞及第二孔洞之间包括一横向导电板。
16.如权利要求14所述的芯片封装体的制作方法，其中该第一孔洞邻接该第二孔洞的表面大于该第二孔洞邻接该第一孔洞的表面。
17.如权利要求14所述的芯片封装体的制作方法，其中该第一孔洞及第二孔洞之间包括一横向导电板，且该第一孔洞邻接该第二孔洞的表面大于该第二孔洞邻接该第一孔洞的表面。
18.如权利要求14所述的芯片封装体的制作方法，其中该第一孔洞为下层孔洞，该第二孔洞为上层孔洞。
19.如权利要求18所述的芯片封装体的制作方法，其中该上层孔洞与该凹槽同时形成。
20.如权利要求19所述的芯片封装体的制作方法，其中该上层孔洞与该下层孔洞为分别形成。
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