KR100384333B1 - 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법 - Google Patents

웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법 Download PDF

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Abstract

이 발명은 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법에 관한 것으로, 웨이퍼의 일면에 접착층을 부착한 채 개별 반도체칩으로 소잉함으로써 기판 또는 다른 반도체칩 상에 반도체칩 접착에 의한 레진 블리드(resin bleed) 및 반도체칩의 틸트(titlt) 현상을 제거하고, 또한 웨이퍼 상태에서 그 일면을 백그라인딩(back grinding)하여 매우 얇은 형태의 반도체칩을 얻을 수 있는 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법을 제공하기 위해 일면에 패턴층이 형성된 다수의 반도체칩이 스트릿라인으로 구분되어 있는 웨이퍼를 제공하는 단계와; 상기 웨이퍼의 패턴층이 형성되지 않은 면에 접착층을 접착하는 단계와; 상기 웨이퍼의 접착층을 마운트테이프 상에 접착하는 단계와; 상기 웨이퍼의 스트릿라인을 따라서 각각의 반도체칩을 통과하여 접착층까지 일체로 소잉하는 단계와; 상기 접착층이 접착된 상태로 반도체칩을 픽업하는 단계를 포함하여 이루어진 것을 특징으로 함.

Description

웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법{fabrication method of semiconductor chip for semiconductor package from wafer}
본 발명은 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법에 관한 것으로, 보다 상세하게 설명하면 웨이퍼의 일면에 접착층을 부착한 채 개별 반도체칩으로 소잉함으로써 기판 또는 다른 반도체칩 상에 반도체칩 접착에 의한 레진 블리드(resin bleed) 및 반도체칩의 틸트(titlt) 현상을 제거하고, 또한 웨이퍼 상태에서 그 일면을 백그라인딩(back grinding)하여 매우 얇은 형태의 반도체칩을 얻을 수 있는 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법에 관한 것이다.
통상 개별 반도체칩을 기판(리드프레임, 인쇄회로기판 등등) 또는 다른 반도체칩에 접착하는 방법으로 레진 또는 페이스트(paste)를 이용한 방법이 알려져 있다. 이러한 반도체칩의 접착 방법은 통상 상기 기판 등에 일정량의 레진 등을 도포한 후 일정 온도 및 압력하에서 상기 반도체칩을 접착하는 방법이다.
그러나 상기와 같이 레진을 이용하여 반도체칩을 기판 등에 접착하는 경우에는 상기 레진이 반도체칩의 접착 영역 외측으로 흘러나가는 레진 블리드 아웃(bleed out) 현상이 빈번히 발생하고, 또한 반도체칩이 기판상에서 높이차를 가지며 접착되거나 또는 기울어진 채 접착되는 틸트(titlt) 현상이 발생하는 문제점이 있다.
또한, 적층된 반도체패키지(stacked semiconductor package)를 제조하기 위해 첫 번째 반도체칩 일면에 두 번째 반도체칩을 레진으로 접착하는 경우에는 통상 첫 번째 반도체칩에 오염 및 레진 블리드 아웃이 특히 심하게 발생하며, 두 번째 반도체칩의 위치에 대한 정확도가 매우 떨어지는 문제가 있다.
더구나, 모듈러스(modulus)가 큰 레진을 사용할 경우 마더보드에 반도체패키지를 실장한 후의 신뢰성에서도 상기 레진상에서 반도체칩이 이동할 수 있음으로 그 신뢰성이 더욱 저하되는 문제가 있다.
더불어, 현재 반도체칩을 매우 얇게 패키징하기 위한 기술로 백그라인딩(back grinding) 기술이 알려져 있다. 이 기술은 통상 웨이퍼에서 낱개로 분리된 반도체칩의 후면, 즉 패턴이 형성되지 않은 면을 레이저, 에칭 또는 기계적 그라인딩 방법에 의해 일정 부분을 깍아 낸 상태에서 나머지 제조 공정인 기판에의 부착, 전기적 접속, 봉지 및 입출력단자 형성 공정 등을 실시하는 기술이다.
그러나, 상기와 같이 반도체칩의 후면을 깍아내어 반도체칩의 두께가 너무 얇게 됨으로써, 웨이퍼에서 반도체칩의 픽업시 발생하는 스트레스에 의해 그 반도체칩이 쉽게 깨지게 되며 이는 곧 반도체패키지의 생산수율을 저하시키는 원인이 되고 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 발명한 것으로, 웨이퍼 일면에 접착층을 부착한 채 개별 반도체칩으로 소잉함으로써 기판 상에 상기 반도체칩 접착에 의한 레진 블리드(resin bleed) 및 반도체칩의 틸트(titlt) 현상을 제거할 수 있는 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법을 제공하는데 있다.
본 발명의 또다른 목적은 웨이퍼 상태에서 그 일면을 백그라인딩(back grinding)하여 매우 얇은 형태의 반도체칩을 얻을 수 있을 뿐 아니라 픽업시 스트레스발생을 최소화할 수 있는 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법을 제공하는데 있다.
도1 내지 도5b는 본 발명에 의한 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법을 도시한 순차 설명도이다.
도6a 내지 도6g는 본 발명에 의한 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법중 백그라인딩 방법을 도시한 순차 설명도이다.
도7은 본 발명에 의한 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법에 의해 제조된 반도체칩을 포함하는 반도체패키지를 도시한 단면도이다.
도8a 내지 도8f는 도7에 도시된 반도체패키지의 제조 방법을 도시한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
10; 웨이퍼 12; 반도체칩
14; 스트릿라인 16; 입출력패드
18; 소잉홈 19; 요홈
22; 접착층 24; 커버테이프
30; 마운트테이프 40; 소잉툴
50; 픽업툴 60; 커버레이테이프
110; 제1반도체칩 111,121; 입출력패드
112; 접착제 120; 제2반도체칩
122; 접착테이프 130; 인쇄회로기판
131; 수지층 132; 본드핑거
133; 볼랜드 134; 커버코오트
140; 도전성와이어 150; 봉지재
160; 도전성볼
상기한 목적을 달성하기 위해 본 발명에 의한 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법은 일면에 패턴층이 형성된 다수의 반도체칩이 스트릿라인으로 구분되어 있는 웨이퍼를 제공하는 단계와; 상기 웨이퍼의 패턴층이 형성되지 않은 면에 접착층을 접착하는 단계와; 상기 웨이퍼의 접착층을 마운트테이프 상에 접착하는 단계와; 상기 웨이퍼의 스트릿라인을 따라서 각각의 반도체칩을 통과하여 접착층까지 일체로 소잉하는 단계와; 상기 접착층이 접착된 상태로 반도체칩을 픽업하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기 접착층 접착 단계에서 이용된 접착층은 웨이퍼와 접하는 면의 반대면에 커버테이프가 더 접착된 것을 이용할 수 있다. 상기와 같이 커버테이프가 더 접착된 경우에 소잉 단계는 접착층에 부착된 커버테이프 일부 영역까지 소잉함이 바람직하다.
상기 접착층만 접착된 경우에 소잉 단계는 접착층에 부착된 마운트테이프 일부 영역까지 소잉함이 바람직하다.
상기 마운트테이프와 커버테이프 사이의 접착 강도는 상기 커버테이프와 접착층 사이의 접착강도보다 큰 마운트테이프를 이용함이 바람직하다.
또한, 웨이퍼와 접착층 사이의 접착 강도는 상기 접착층과 마운트테이프와의 접착강도보다 큰 마운트테이프를 이용함이 바람직하다.
상기 웨이퍼 제공 단계 후, 웨이퍼의 스트릿라인을 따라 패턴층의 두께보다 깊게 요홈을 형성하는 단계와; 상기 웨이퍼의 패턴층이 형성된 면에 커버레이테이프를 접착하는 단계와; 상기 웨이퍼의 패턴층이 형성되지 않은 면을 상기 요홈이 형성된 면까지 그라인딩하는 단계와; 상기 웨이퍼의 그라인딩된 면에 접착층을 접착하는 단계와; 상기 웨이퍼의 패턴층이 형성된 면에 접착된 커버레이테이프를 제거하는 단계를 더 포함할 수도 있다.
또한 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 상면에 다수의 입출력패드를 갖는 제1반도체칩과; 상기 제1반도체칩의 상면에 접착테이프에 의해 접착되며 상면에 다수의 입출력패드를 갖는 제2반도체칩과; 상기 제1반도체칩의 저면에 접착제에 의해 접착되어 있으며, 수지층을 중심으로, 상,하면에는 본드핑거 및 볼랜드를 포함하는 도전성 회로패턴이 형성되어 있고, 상기 본드핑거 및 볼랜드가 개방되도록 커버코오트가 코팅된 인쇄회로기판과; 상기 제1반도체칩 및 제2반도체칩의 입출력패드를 인쇄회로기판의 본드핑거에 전기적으로 접속하는 도전성와이어와; 상기 제1반도체칩, 제2반도체칩, 도전성와이어 및 인쇄회로기판의 본드핑거 등을 외부 환경으로부터 보호하기 위해 그 상면을 봉지하는 봉지재와; 상기 인쇄회로기판의 볼랜드에 융착되어 제1반도체칩 및 제2반도체칩의 신호를 외부로 입출력시키는 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
또한 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 수지층을 중심으로, 상,하면에는 본드핑거 및 볼랜드를 포함하는 도전성 회로패턴이 형성되어 있고, 상기 본드핑거 및 볼랜드가 개방되도록 커버코오트가 코팅된 인쇄회로기판을 제공하는 단계와; 상기 인쇄회로기판의 상부 중앙에 접착제를 개재하여 다수의 입출력패드를 갖는 제1반도체칩을 접착하는 단계와; 상기 제1반도체칩의 상면에, 미리 저면에 접착테이프가 접착되어 있으며 상면에는 다수의 입출력패드를 갖는 제2반도체칩을 접착하는 단계와; 상기 제1반도체칩 및 제2반도체칩을 인쇄회로기판의 본드핑거에 도전성 와이어를 이용하여 전기적으로 접속하는 전기적 접속 단계와; 상기 제1반도체칩, 제2반도체칩, 도전성 와이어 및 인쇄회로기판의 본드핑거 등을 외부 환경으로부터 보호하기 위해 봉지재로 봉지하는 단계와; 상기 인쇄회로기판의 볼랜드에 도전성볼을 융착하여 최종 입출력단자를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기와 같이 하여 본 발명에 의한 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법과 반도체패키지 및 그 제조 방법에 의하면 먼저 웨이퍼 일면에 접착층을 부착한 채 개별 반도체칩으로 소잉함으로써 기판 또는 또다른 반도체칩 상에 상기 반도체칩 접착에 의한 오염, 레진 블리드 아웃 또는 반도체칩의 틸트 현상 등을 제거할 수 있고, 또한 반도체칩의 접착 위치에 대한 정확도를 증가시킬 수 있게 된다.
더불어, 웨이퍼 상태에서 그 일면을 백그라인딩하여 매우 얇은 형태의 반도체칩을 얻을 수 있을 뿐만 아니라 접착층 및 마운트테이프상에서 반도체칩이 픽업되므로 픽업시 발생하는 반도체칩에 대한 스트레스가 최소화된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도1내지 도5b는 본 발명에 의한 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법을 도시한 순차 설명도이다.
먼저 일면에는 패턴층(도시되지 않음)이 형성되고, 상기 패턴층에 연결되어서는 다수의 입출력패드(16)가 형성된 다수의 반도체칩(12)이 마치 바둑판 모양의 스트릿라인(14)으로 구분되어 있는 웨이퍼(10)를 제공한다.(도1)
상기 웨이퍼(10)의 패턴층이 형성되지 않은 타면에 상기 웨이퍼(10)의 크기와 유사한 크기의 접착층(22)을 접착한다.(도2b)
여기서, 상기 접착층(22)은 롤러(roller) 또는 배큠(vacuum)부착수단을 이용하여 웨이퍼(10)에 접착할 수 있다. 또한, 상기 접착층(22)과 웨이퍼(10)의 접착 강도를 높이기 위해 적당한 온도와 압력을 가할 수도 있다.
상기 접착층(22)은 그 일면에 커버테이프(24)가 더 부착된 것을 그 웨이퍼(10)의 패턴층이 형성되지 않은 타면에 접착할 수도 있다.(도2a)
이어서, 상기 접착층(22) 또는 커버테이프(24)가 부착된 접착층(22)이 접착된 웨이퍼(10)를 마운트테이프(30)상에 접착한다.(도3a, 도3b)
여기서, 상기 마운트테이프(30)와 커버테이프(24) 사이의 접착 강도는 상기 커버테이프(24)와 접착층(22) 사이의 접착강도보다 큰 마운트테이프(30)를 이용함이 바람직하다.
또한, 상기 웨이퍼(10)와 접착층(22)의 접착강도는 상기 접착층(22)과 마운트테이프(30)의 접착강도보다 큰 접착층(22)을 이용함이 바람직하다.
계속해서, 상기 웨이퍼(10)의 스트릿라인(14)을 따라서 소잉툴(40)을 이용하여 반도체칩(12) 및 접착층(22)까지 일체로 소잉한다.(도4b)
이때, 상기 접착층(22) 일면에 부착된 마운트테이프(30) 일부 영역까지 소잉되도록 함이 바람직하다.
또한, 접착층(22) 일면에 커버테이프(24)가 부착된 경우에는 그 커버테이프(24) 일부 영역까지 소잉함이 바람직하다.(도4a)
도면중 미설명 부호 18은 소잉툴(40)로 소잉된 소잉홈을 도시한 것이다.
계속해서, 소정의 픽업툴(50)을 이용하여 상기 반도체칩(12)의 일면에 접착층(22)이 접착된 상태로 상기 반도체칩(12)을 픽업한다.
이때, 상기 접착층(22)과 커버테이프(24)와의 접착강도보다는 그 커버테이프(24)와 마운트테이프(30) 사이의 접착강도가 큼으로서 반도체칩(12)의 일면에는 접착층(22)이 접착된 상태로 픽업된다.(도5a)
또한, 접착층(22)과 마운트테이프(30)와의 접착 강도는 반도체칩(12)과 접착층(22)과의 접착강도보다 작음으로써 역시 반도체칩(12)의 일면에 접착층(22)의 접착된 채 픽업된다.(도5b)
도6a 내지 도6g는 본 발명에 의한 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법중 백그라인딩 방법을 도시한 순차 설명도이다.
도시된 바와 같이 웨이퍼(10) 제공 단계 후에는 웨이퍼(10)의 스트릿라인(14)을 따라 패턴층의 두께보다 약간 깊게 일정깊이의 요홈(19)을 형성한다.(도6a)
상기 패턴층이 형성된 면에 커버레이테이프(60)를 부착한다.(도6b)
상기 패턴층의 형성되지 않은 웨이퍼(10)의 일면을 상기 요홈(19)에 의해 각각의 반도체칩(12)으로 분리될 때까지 화학적 에칭, 레이저 또는 기계적 그라인딩 방법에 의해 깍아낸다.(도6c)
상기 반도체칩(12)의 그라인딩된 면에 커버테이프(24)가 부착된 접착층(22) 또는 커버테이프(24)가 없는 접착층(22)을 부착하고 그것을 마운트테이프(30)에 접착한다.(도6d)
계속해서, 상기 패턴층이 형성된 반도체칩(12) 일면에 접착되어 있는 커버레이테이프(60)를 제거한다.(도6e)
소정의 소잉툴(40)을 이용하여 상기 접착층(22)을 관통하여 커버테이프(24)의 일정 영역까지 소잉한다.(도6f) 여기서, 커버테이프(24)가 없는 경우에는 마운트테이프(30)의 일정 영역까지 소잉한다.
픽업툴(50)을 이용하여 상기 반도체칩(12)의 일면에 접착층(22)이 접착된 상태로 그 반도체칩(12)을 픽업한다.(도6g)
한편, 상기와 같이 백그라인딩이 되었거나 또는 되지 않은 반도체칩(12)은 도7에 도시된 바와 같이 그 반도체칩(12)의 일면에 접착층(22)이 개재된 채 리드프레임, 인쇄회로기판 등의 기판(70) 또는 다른 반도체칩 등에 접착되는 공정이 추가될 수 있다. 이때에도 그 접착 강도를 높이기 위해 일정한 온도 및 압력을 가할 수 있다.
이와 같이, 본 발명은 액체성의 레진이나 페이스트를 이용하지 않고 고체성의 접착층을 반도체칩의 저면에 접착한 상태로 기판이나 다른 반도체칩의 일면에 접착할 수 있음으로서, 종래의 레진 블리드 아웃 또는 틸트 현상을 예방할 수 있게 된다. 따라서, 기판이나 다른 반도체칩의 일면에 레진 블리드 아웃으로 인한 오염문제 등도 예방할 수 있으며, 그 접착 위치에 대한 정확도도 높일 수 있게 된다.
더불어, 반도체칩을 얇게 패키징하기 위한 백그라인딩 방법에 있어서도, 통상 각 반도체칩들이 움직이지 않토록 커버레이테이프로 고정한 상태에서 그라인딩을 실시하므로 매우 안정적으로 그라인딩할 수 있고, 또한 픽업시에도 반도체칩의 일면에 접착층이 개재되고, 그 접착층은 마운트테이프상에 위치되므로 픽업시의 반도체칩에 가해지는 스트레스가 경감된다.
한편, 도7은 본 발명에 의한 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법에 의해 제조된 반도체칩을 포함하는 반도체패키지를 도시한 단면도이다.
도시된 바와 같이 본 발명에 의한 반도체패키지는 상면에 다수의 입출력패드(111)를 갖는 제1반도체칩(110)이 구비되어 있고, 상기 제1반도체칩(110)의 상면에는 크기 또는 체적이 그 제1반도체칩(110)보다 작은 제2반도체칩(120)이 접착테이프(122)에 의해 접착되어 있으며 마찬가지로 상면에는 다수의 입출력패드(121)가 형성되어 있다.
한편, 상기 제1반도체칩(110)의 저면에는 접착제(112)에 의해 인쇄회로기판(130)이 접착되어 있으며, 상기 인쇄회로기판(130)은 수지층(131)을 중심으로, 상,하면에 본드핑거(132) 및 볼랜드(133)를 포함하는 도전성 회로패턴이 형성되어 있고, 상기 본드핑거(132) 및 볼랜드(133)가 개방되도록 커버코오트(134)가 코팅되어 있다.
또한, 상기 제1반도체칩(110) 및 제2반도체칩(120)의 입출력패드(111,121)는 도전성와이어(140)에 의해 인쇄회로기판(130)의 본드핑거(132)에 접속됨으로써 전기적 신호가 상호 도통가능하게 되어 있다.
상기 제1반도체칩(110), 제2반도체칩(120), 도전성와이어(140) 및 인쇄회로기판(130)의 본드핑거(132) 등의 상부는 봉지재(150)에 의해 봉지됨으로써 외부 환경으로부터 보호되도록 되어 있다. 또한, 상기 인쇄회로기판(130)의 볼랜드(133)에는 제1반도체칩(110) 및 제2반도체칩(120)의 신호를 외부로 입출력시키도록 도전성볼(160)이 융착되어 있다.
상기와 같이 본 발명에 의한 반도체패키지에 의하면 제1반도체칩(110) 상면에 제2반도체칩(120)이 접착되어 있음으로써, 같은 반도체패키지에 보다 많은 수의 반도체칩을 수용할 수 있어 결국 반도체패키지의 집적도, 실장밀도, 전기적 기능 등을 향상시키게 된다.
한편, 도8a 내지 도8f는 도7에 도시된 반도체패키지의 제조 방법을 도시한 순차 설명도이다.
먼저, 수지층(131)을 중심으로, 상,하면에는 본드핑거(132) 및 볼랜드(133)를 포함하는 도전성 회로패턴이 형성되어 있고, 상기 본드핑거(132) 및 볼랜드(133)가 개방되도록 커버코오트(134)가 코팅된 통상적인 인쇄회로기판(130)을 제공한다.(도8a)
상기 인쇄회로기판(130)의 상부 중앙에 접착제(112)를 개재하여 다수의 입출력패드(111)를 갖는 제1반도체칩(110)을 접착한다.(도8b)
여기서, 상기 접착제(112)는 통상적인 에폭시 접착제를 사용할 수 있다.
다음으로 상기 제1반도체칩(110)의 상면에, 미리 저면에 접착테이프(122)가 접착되어 있으며 상면에는 다수의 입출력패드(121)를 갖는 제2반도체칩(120)을 접착한다.(도8c)
상기와 같이 제1반도체칩(110)의 액체 접착제(112)와는 다르게 고체상의 접착테이프(122)가 저면에 접착된 상태로 제2반도체칩(120)을 접착하게 됨으로써 상기 제2반도체칩(120)의 틸트 현상을 억제할 수 있고, 또는 레진 블리드 아웃에 의한 제1반도체칩(110)의 입출력패드(111)를 오염시키지 않게 되는 장점이 있다.
다음으로, 상기 제1반도체칩(110) 및 제2반도체칩(120)을 인쇄회로기판(130)의 본드핑거(132)에 도전성와이어(140)를 이용하여 전기적으로 접속한다.(도 8d)
여기서, 상기 도전성와이어(140)는 통상적인 골드와이어 또는 알루미늄 와이어를 사용할 수 있다. 또한 제1반도체칩(110)을 먼저 전기 접속하든지, 제2반도체칩(120)을 먼저 전기접속하든지 그 순서에는 제한이 없지만 바람직하기로는 제1반도체칩(110)을 먼저 와이어본딩함이 양호하다.
계속해서, 상기 제1반도체칩(110), 제2반도체칩(120), 도전성와이어(140) 및 인쇄회로기판(130)의 본드핑거(132) 등을 외부 환경으로부터 보호하기 위해 봉지재(150)로 봉지한다.(도 8e)
마지막으로, 상기 인쇄회로기판(130)의 볼랜드(133)에 도전성볼(160)을 융착하여 최종 입출력단자를 형성한다.(도 8f)
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기예만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
상기와 같이 하여 본 발명에 의한 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법에 의하면 먼저 웨이퍼 일면에 접착층을 부착한 채 개별 반도체칩으로 소잉함으로써 기판 또는 또다른 반도체칩 상에 상기 반도체칩 접착에 의한 레진 블리드 아웃, 오염 또는 반도체칩의 틸트 현상 등을 제거할 수 있고, 또한 반도체칩의 접착 위치에 대한 정확도를 증가시킬 수 있는 효과가 있다.
더불어, 웨이퍼 상태에서 그 일면을 백그라인딩하여 매우 얇은 형태의 반도체칩을 얻을 수 있을 뿐만 아니라 접착층 및 마운트테이프상에서 반도체칩이 픽업되므로 픽업시 발생하는 반도체칩에 대한 스트레스가 경감되는 효과가 있다.

Claims (9)

  1. (삭제)
  2. (삭제)
  3. (삭제)
  4. (삭제)
  5. (삭제)
  6. (삭제)
  7. (정정) 일면에 패턴층이 형성된 다수의 반도체칩(12)이 다수의 스트릿라인(14)으로 구분되어 있는 웨이퍼(10)를 제공하는 단계와;
    웨이퍼(10)의 스트릿라인(14)을 따라 상기 패턴층의 두께보다 깊게 요홈(19)을 형성하는 단계와;
    상기 웨이퍼(10)의 패턴층이 형성된 면에 커버레이테이프(60)를 접착하는 단계와;
    상기 웨이퍼(10)의 패턴층이 형성되지 않은 반대면을 상기 요홈(19)의 바닥면까지 그라인딩하는 단계와;
    상기 웨이퍼(10)의 그라인딩된 면에 접착층(22) 및 커버테이프(24)를 순차적으로 접착하는 단계와;
    상기 웨이퍼(10)의 패턴층이 형성된 면에 접착된 커버레이테이프(60)를 제거하는 단계와;
    상기 웨이퍼(10)의 커버테이프(24)를 마운트테이프(30) 상에 접착하는 단계와;
    상기 웨이퍼(10)의 요홈(19)을 통하여 접착층(22) 및 그 하면의 커버테이프(24)의 일부 영역까지 소잉하는 단계와;
    상기 마운트테이프(30) 및 커버테이프(24)에서 접착층(22)이 접착된 상태로 반도체칩(12)을 픽업하는 단계를 포함하여 이루어진 웨이퍼로부터 반도체패키지용 반도체칩의 가공 방법.
  8. (삭제)
  9. (삭제)
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