JP4620366B2 - 半導体装置、半導体素子の製造方法、および半導体装置の製造方法 - Google Patents

半導体装置、半導体素子の製造方法、および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置、半導体素子の製造方法、および半導体装置の製造方法に関する。
近年の電子機器の高機能化並びに軽薄短小化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んできている。これらの電子機器に使用される半導体パッケージは、小型化かつ多ピン化してきており、また、半導体パッケージを含めた電子部品を実装する、実装用基板も小型化してきている。さらには電子機器への収納性を高めるため、リジット基板とフレキシブル基板を積層し一体化して、折り曲げを可能としたリジットフレックス基板が、実装用基板として使われるようになってきている。
半導体パッケージの小型化に伴い、回路基板上にチップを実装したＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）やＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）等のエリア実装型の新しい方式が提案されている。これらの半導体パッケージにおいて、半導体チップの電極とサブストレートの端子との電気的接続方法として、ワイヤボンディング方式やＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式、ＦＣ（Ｆｒｉｐ Ｃｈｉｐ）方式等が用いられている。ここで、サブストレートは、半導体パッケージ用基板とも呼ばれ、プラスチックやセラミックス等各種材料を使って構成され、従来型半導体パッケージのリードフレームの機能を有する。
しかし、上記のような従来の工法では一つの半導体パッケージに対し半導体素子を一つしか収納できないため、半導体パッケージの小型化には自ずと限界があった。このため、複数個の半導体素子を積み重ねて一つの半導体パッケージの内部に収納することにより、実装密度を向上させる手法が提案されている。
ところで、半導体素子は、外部のリードフレームまたはサブストレートと電気的に接続される必要がある。サブストレート直上に設けられた半導体素子は、フリップチップ方式でサブストレートに接続されることもあるが、上層に設けられた半導体素子は、素子形成面に電極パッドが形成され、電極パッドを介してサブストレートと電気的に接続される。電極パッドとサブストレートとは、たとえばワイヤボンディングによる金線接合により接続される。
複数個の半導体素子を積層する場合、下層の半導体素子の電極パッドを露出させるため、また下層のワイヤボンディングによる金線接合と上層の半導体素子との干渉を避けるため、上層の半導体素子は下層の半導体素子よりも小さく形成される必要があり、実装上の制約が大きくなっている。
とくに、半導体チップの電極パッドがチップ表面の中心に配置されたいわゆるセンターパッドを有する半導体チップにおいては、半導体チップの裏面どうしが接するように積層する方法を採らざるを得なかった（特許文献１）。
特開２００２−２０８６５６号公報
本発明は上記事情を踏まえてなされたものであり、本発明の目的は、半導体素子を含む半導体装置を小型化する技術を提供することにある。本発明の別の目的は、このような半導体装置を簡易に製造する技術を提供することにある。
本発明によれば、基材と、素子形成面にセンターパッドが設けられ、前記基材上にフェイスアップ実装された第一の半導体素子と、前記第一の半導体素子の前記素子形成面上に設けられた第二の半導体素子と、前記第一の半導体素子と前記第二の半導体素子との間に設けられ、前記センターパッドを封止する接着層と、基材の所定箇所と前記センターパッドとを接続するボンディングワイヤと、を含み、ボンディングワイヤと交差する前記第一の半導体素子の前記素子形成面の縁部が、テーパ形状を有し、前記接着層の厚みが前記ボンディングワイヤの直径よりも大きく、前記接着層は、前記第二の半導体素子と接着する接着面において、当該第二の半導体素子よりも小さく形成されたことを特徴とする半導体装置が提供される。

ここで、センターパッドとは半導体素子の中心部分に配置されたものだけでなく、半導体素子上の周辺部分（ペリフェラル）よりも内側に配置されたものも含む。また、基材とは、たとえばインターポーザーやプリント基板等の配線基板、または他の半導体素子とすることができる。
このように、半導体素子の内側部分に配置されたパッドに接続されたボンディングワイヤを他の部材と接続する際に、半導体素子の縁部がとがっていると、ボンディングワイヤが損傷を受けるおそれがある。とくに、半導体素子の中心に配置されたパッドと接続されたボンディングワイヤの場合、ペリフェラルに配置されたパッドと接続されたボンディングワイヤに比べて半導体素子の縁部の影響を受けやすい。しかし、本発明によれば、縁部がテーパ状に形成されているので、このような損傷のおそれを低減することができる。
ここで、ボンディングワイヤは金線とすることができる。また、縁部は、ベベルカットによりテーパ状に形成されてよい。
本発明の半導体装置は、第一の半導体素子の素子形成面上に設けられた第二の半導体素子と、第一の半導体素子と第二の半導体素子との間に設けられ、センターパッドを封止する接着層と、をさらに含むことができる。
ここで、ボンディングワイヤは、素子形成面上をはうように第一の半導体素子と接着層との間に配置されてもよい。このような場合に、ボンディングワイヤの第一の半導体素子の素子形成面の縁部上を通過する部分が縁部により損傷を受けるおそれがあるが、本発明によれば、縁部がテーパ状に形成されているため、ボンディングワイヤの損傷のおそれを低減することができる。また、ボンディングワイヤは、接着層内に埋め込まれた構成とすることもできる。このような場合でも、第一の半導体素子の素子形成面の縁部をテーパ状にしておくことにより、ボンディングワイヤが損傷を受けるおそれを低減することができる。
本発明の半導体装置において、接着層の厚みを前記ボンディングワイヤの直径よりも大きくすることができる。
これにより、第二の半導体素子を第一の半導体素子上に積層した際に、接着層の厚みによりボンディングワイヤの厚みの段差を低減することができ、第二の半導体素子を第一の半導体素子上に水平に配置することができる。ここで、接着層は、第二の半導体素子が第一の半導体素子上に積層されたときに、下層の第一の半導体素子の素子形成面からのびるボンディングワイヤ等が上層の第二の半導体素子と干渉することのないような膜厚を有することが好ましい。これにより、複数の半導体素子を積層した場合に、互いに電気的な干渉が生じることなく、安定的な半導体装置を得ることができる。
本発明の半導体装置において、接着層は、第二の半導体素子と接着する接着面において、当該第二の半導体素子よりも小さく形成されてよい。
これにより、第一の半導体素子のセンターパッドに接続されたボンディングワイヤが第二の半導体素子により保護される構成となり、ボンディングワイヤが変形等するのを防ぐことができる。また、このような構成とすることにより、接着層がスペーサーの役目を果たすので、第二の半導体素子を第一の半導体素子と同等の大きさ以上に形成することができる。
本発明によれば、素子形成面にセンターパッドが形成された複数の半導体素子を製造する方法であって、複数の素子が形成された半導体基板を素子形成面側から素子毎の外縁に沿ってテーパ状の刃を有する第一の切断機で部分的に除去する工程と、第一の切断機よりも幅が狭い第二の切断機で半導体基板を切断する工程と、を含むことを特徴とする半導体素子の製造方法が提供される。
これにより、半導体素子を効率よく製造することができる。
本発明の半導体素子の製造方法は、半導体基板の素子形成面の反対面全面に接着層を貼り付ける工程をさらに含むことができ、半導体基板を切断する工程において、半導体基板とともに接着層も切断することができる。
本発明によれば、上記半導体素子の製造方法により形成された第一の半導体素子上に、接着層が素子形成面の反対面に接着された第二の半導体素子を積層し、第一の半導体素子のセンターパッドを、第二の半導体素子の接着層により封止する工程を含むことを特徴とする半導体装置の製造方法が提供される。
本発明の半導体装置の製造方法において、第一の半導体素子は、基材上にフェイスアップ実装することができ、センターパッドは、基材の所定箇所とボンディングワイヤを介して接続することができ、第二の半導体素子の接着層の厚みをボンディングワイヤの直径よりも大きくすることができる。
本発明の半導体装置の製造方法において、接着層の第二の半導体素子と接する面と反対側の面は、第一の半導体素子の素子形成面よりも小さく形成することができる。
本発明によれば、半導体素子を含む半導体装置を小型化することができる。また、本発明によれば、このような半導体装置を簡易に製造することができる。
図１は、本実施の形態における半導体装置の製造手順を示す工程断面図である。
本実施の形態において、第一の接着層付き半導体素子１６および第二の接着層付き半導体素子１０６をそれぞれ準備し、第一の接着層付き半導体素子１６の上に第二の接着層付き半導体素子１０６を積層することにより、半導体装置１００を製造する。第一の接着層付き半導体素子１６および第二の接着層付き半導体素子１０６の製造手順については後述する。
まず、インターポーザー１８上に第一の接着層付き半導体素子１６を載置する（図１（ａ））。半導体素子１０の素子形成面にはセンターパッド２３が形成されている。ここでは一つのセンターパッド２３しか示していないが、半導体素子１０の素子形成面の中央部には、複数のセンターパッド２３が一列に配置される。図７は、複数のセンターパッド２３が配置された状態を示す半導体素子１０の上面図である。つづいて、半導体素子１０のセンターパッド２３とインターポーザー１８とをボンディングワイヤ２０で電気的に接続する（図１（ｂ））。ボンディングワイヤ２０としては、金やアルミニウム等の金属を用いることができる。ここで、半導体素子１０の素子形成面の縁部は、ベベルカットによりテーパ状に形成されている。そのため、半導体素子１０のセンターパッド２３からインターポーザー１８上に延在するボンディングワイヤ２０が半導体素子１０の縁部により損傷を受けるおそれを低減することができる。
つづいて、第一の接着層付き半導体素子１６上に第二の接着層付き半導体素子１０６を積層する（図１（ｃ））。半導体素子１０２の素子形成面にもセンターパッド２４が形成されている。
第二の接着層付き半導体素子１０６において、接着層１０４は、半導体素子１０２と接着する接着面において、半導体素子１０２よりも小さく形成される。これにより、第二の接着層付き半導体素子１０６を第一の接着層付き半導体素子１６上に積層した際に、下層の半導体素子１０と上層の半導体素子１０２との間に隙間ができる。そのため、ボンディングワイヤ２０と上層の半導体素子１０２との干渉を防ぐことができる。
また、第二の接着層付き半導体素子１０６の接着層１０４の厚みがボンディングワイヤ２０の直径より大きくなるようにされる。これにより、第二の接着層付き半導体素子１０６を第一の接着層付き半導体素子１６上に積層した際に、接着層１０４の厚みによりボンディングワイヤ２０の厚みを吸収することができ、第二の接着層付き半導体素子１０６を第一の接着層付き半導体素子１６上に水平に配置することができる。ボンディングワイヤ２０としては、たとえば直径が約２５μｍのものを用いることができる。接着層１０４の膜厚は、好ましくは、ボンディングワイヤ２０の直径の１２５％以上、より好ましくは２００％以上とする。これにより、接着層１０４の厚みによりボンディングワイヤ２０の厚みを効果的に吸収することができる。また、接着層１０４の膜厚は、好ましくは、ボンディングワイヤ２０の直径の５００％以下、より好ましくは４００％以下とする。これにより、上下チップとの金線接触なく積層することができる。
つづいて、半導体素子１０２のセンターパッド２４とインターポーザー１８とをボンディングワイヤ２１で電気的に接続する。次いで、トランスファモールド等により、封止材２２で第一の接着層付き半導体素子１６と第二の接着層付き半導体素子１０６との積層体を封止してパッケージ化する。封止材２２としては、たとえばＥＭＥ−Ｇ７７０（住友ベークライト株式会社製）等のエポキシ封止樹脂を用いることができる。これにより、構成の半導体装置１００が得られる（図１（ｄ））。第二の接着層付き半導体素子１０６の半導体素子１０２の素子形成面の縁部もテーパ状に形成してもよい。このようにすれば、第一の接着層付き半導体素子１６および第二の接着層付き半導体素子１０６を封止材２２で封止する際にボンディングワイヤ２１が半導体素子１０２の縁部にあたって損傷を受けるおそれを低減することができる。
次に、第一の接着層付き半導体素子１６の製造手順を説明する。図２は、第一の接着層付き半導体素子１６の製造手順を示す工程断面図である。
まず、半導体基板１１を準備し、素子形成面の反対面である裏面全体に接着層１２を形成する（図２（ａ））。半導体基板１１の素子形成面には、複数の素子が形成されている。接着層１２は、たとえばダイボンド用の接着フィルムである。接着層１２としては、たとえば、ＤＦ−４０２（日立化成工業株式会社製）を用いることができる。接着層１２の膜厚は、とくに限定されないが、たとえば１０μｍ以上２００μｍ以下とすることができる。このようなフィルムを適宜積層させて用いることができる。
接着層１２は、ロールラミネータ、真空弾性体プレス、真空ラミネーター等の既存の方法で半導体基板１１に貼り付けることができる。半導体基板１１の反りを抑制するためには、ロールでの貼り付けよりも、面圧を用いて、できるだけ低温で貼り付けることが好ましい。
つづいて、半導体基板１１の素子形成面において、素子毎の外縁に沿って、角度付き成形ブレードを用いたベベルカットにより、半導体基板１１を部分的に除去し、切欠部１４を形成する（図２（ｂ））。
この後、半導体基板１１および接着層１２を素子毎の外縁に沿って切断する（図２（ｄ））。半導体基板１１および接着層１２の切断は、たとえばダイシング用ブレードにより行うことができる。ここで、ダイシング用ブレードの刃の幅は角度付き成形ブレードの刃の幅よりも狭く形成される。これにより、半導体素子１０の素子形成面の反対面に接着層１２が貼り付けられた第一の接着層付き半導体素子１６を得ることができる（図２（ｄ））。
図３は、半導体基板１１に切欠部１４を形成する工程ならびに半導体基板１１および接着層１２を切断する工程を示す図である。
まず、半導体基板１１の素子形成面の素子毎の外縁に沿って、角度付き成形ブレード３０により切欠部１４を形成する。ここで、切欠部１４は、半導体素子の動作に影響を及ぼさない範囲でできるだけ広く取ることが望ましい。ここで、角度付き成形ブレード３０の幅Ｌは、たとえば１５μｍ以上１００μｍ以下とすることができる。また、角度付き成形ブレード３０の角度αは、たとえば３０°以上６７．５°以下とすることができる。
引き続き、半導体基板１１の素子形成面側からダイシング用ブレード３２により半導体基板１１および接着層１２の切断領域３４を切断する。これにより、切断面の荒れを低減するとともに、工程を短縮することができる。
また、切欠部１４を形成した後、半導体基板１１の素子形成面に固定用テープを貼り付け、接着層１２側からダイシング用ブレード３２により接着層１２および半導体基板１１を切断することもできる。固定用テープを用いることにより、接着層１２および半導体基板１１を切断した際に、これらがばらばらになるのを防ぐことができる。
次に、第二の接着層付き半導体素子１０６の製造手順を説明する。図４は、第二の接着層付き半導体素子１０６の製造手順を示す工程断面図である。
まず、半導体基板１０１を準備し（図４（ａ））、素子形成面の反対面である裏面全面に接着層１０４を形成する（図４（ｂ））。接着層１０４としては、たとえば、ＨＳ−２１０（日立化成工業株式会社製）等の低弾性アクリル樹脂系ダイアタッチフィルムを用いることができる。接着層１０４は、接着フィルムを半導体基板１０１に貼り付けることにより形成することができる。また、接着層１０４としては、加熱することにより溶融する材料を用いることができる。このような材料を用いた場合、接着層１０４を加熱して溶融させた状態で第二の接着層付き半導体素子１０６を第一の接着層付き半導体素子１６上に積層させることができる。これにより、ボンディングワイヤ２０が接着層１０４内に入り込むので、第二の接着層付き半導体素子１０６積層時のボンディングワイヤ２０の変形を抑えることができ、ボンディングワイヤ２０どうしの干渉を防ぐことができる。
つづいて、接着層１０４を選択的に除去する（図４（ｃ））。接着層１０４は、第二の接着層付き半導体素子１０６を第一の接着層付き半導体素子１６上に積層した際に、半導体素子１０のセンターパッド２３に接続されたボンディングワイヤ２０と干渉しないように選択的に部分除去される。接着層１０４を除去する方法としては、種々の方法を用いることができるが、たとえば、回転砥石をダイシング用ブレードに組み付けて接着層１０４を部分的に除去する方法を用いることができる。また、フォトリソグラフィー、プラズマ、サンドブラスト、レーザー加工等の他の既知の方法を用いることもできる。なお、接着層１０４を部分的に除去する際に、半導体基板１０１の裏面の一部が同時に除去されてもよい。
この後、半導体基板１０１を複数の半導体素子１０２に分割する（図４（ｅ））。半導体基板１０１の切断は、たとえばダイシング用ブレードにより行うことができる。これにより、半導体素子１０２の素子形成面の反対面の接着面において半導体素子１０２よりも小さく形成された接着層１０４が貼り付けられた第二の接着層付き半導体素子１０６を得ることができる（図４（ｆ））。
本実施の形態において、図４（ｃ）に示すように、接着層１０４を選択的に除去する工程を含むことにより、第二の接着層付き半導体素子１０６を第一の接着層付き半導体素子１６上に積層したときに、下層の半導体素子１０からのびるボンディングワイヤ２０が接着層１０４と干渉することのないようにできる。これにより、上層の半導体素子１０２の大きさを考慮することなく、半導体素子の積層体を形成することができる。
図５は、接着層１０４が貼り付けられた半導体基板１０１を裏面から見た平面図である。
図５（ａ）において、破線１２０は半導体基板１０１の素子形成面に形成された素子毎の外縁を示す。図５（ｂ）は、図４（ｄ）で説明した接着層１０４を選択的に除去した後の半導体基板１０１を示す図である。接着層１０４は、素子毎の外縁（破線１２０）に沿って、所定幅で部分的に除去される。その後、素子毎の外縁に沿って半導体基板１０１が切断される。これにより、図４（ｆ）に示したような第二の接着層付き半導体素子１０６が得られる。
図６は、接着層１０４を除去する工程および半導体基板１０１を切断する工程を示す図である。接着層１０４を、ダイシング用ブレードに組み付けた回転砥石１２２で除去する場合、接着層１０４を除去する工程と半導体基板１０１を切断する工程とは略同時に行うこともできる。この場合、図示したように、半導体基板１０１の裏面から回転砥石１２２で接着層１０４を除去するとともに、引き続いて半導体基板１０１の裏面からダイシング用ブレード１２４により半導体基板１０１を切断する。これにより、切断面の荒れを低減するとともに、工程を短縮することもできる。
ここで、回転砥石１２２の幅ｍは、ダイシング用ブレード１２４の幅より太く形成される。回転砥石１２２の幅ｍは、たとえば１５μｍ以上２ｍｍ以下とすることができる。接着層１０４は、第二の接着層付き半導体素子１０６を第一の接着層付き半導体素子１６上に積層したときに、接着層１０４が半導体素子１０の切欠部１４（図３参照）上にはみ出さない大きさに形成することが好ましい。
また、半導体基板１０１の裏面から回転砥石１２２で接着層１０４を除去した後、半導体基板１０１の裏面に固定用テープを貼り付け、素子形成面からダイシング用ブレード１２４により半導体基板１０１を切断することもできる。固定用テープを用いることにより、半導体基板１０１を切断した際に、これらがばらばらになるのを防ぐことができる。
以下、実施例により本発明を具体的に説明するが、本発明はこれに限定されるものではない。
まず、第二の接着層付き半導体素子を以下のようにして製造した。複数の素子が形成された半導体基板（厚さ２００μｍ）の素子形成面の反対面全面にロールラミネータにより、厚さ７５μｍのダイボンド用フィルム（ＨＳ−２１０、日立化成工業株式会社製）を貼り付けた。次に、ウェットブラストマシンにより半導体基板に形成された素子毎の外縁に沿って、外縁から幅１６０μｍのフィルムを除去した。
その後、ダイシング用ブレードにより第二の接着層付き半導体素子（７ｍｍ×８ｍｍ）を個片化した。ここで、ダイシング用ブレードの刃の幅は５０μｍのものを用いた。
つづいて、第一の接着層付き半導体素子を以下のようにして製造した。素子の中心線上に複数の入出力端子が配置された複数の素子が形成された半導体基板（厚さ２００μｍ）の素子形成面の反対面全面にロールラミネータにより、厚さ７５μｍのダイボンド用フィルム（ＤＦ−４０２、日立化成工業株式会社製）を貼り付けた。次に、角度付き成形ブレードを用いたベベルカットの手法により、半導体基板に形成された素子毎の外縁に沿って、外縁から７５μｍの部位まで半導体基板を部分的に研磨除去した。その後、ダイシング用ブレードにより第一の接着層付き半導体素子（７ｍｍ×８ｍｍ）を個片化した。ここでも、ダイシング用ブレードの刃の幅は５０μｍのものを用いた。
つづいて、第一の接着層付き半導体素子を有機サブストレート上にダイアタッチペーストを用いて搭載し、第一の接着層付き半導体素子の入出力端子と有機サブストレートをウェッジボンディングの手法を用いてボンディングワイヤ（金線）により接続した。有機サブストレートとしては、表面にボンディングフィンガーが形成され、裏面にはハンダボール搭載用のランドが形成されたものを用いた。このとき、ボンディングワイヤの最高高さは、第一の接着層付き半導体素子の素子形成面から３８μｍの高さだった。
次に、第二の接着層付き半導体素子を第一の接着層付き半導体素子上に積層搭載した。つづいて、第二の接着層付き半導体素子の素子形成面に形成された入出力端子と有機サブストレートをウェッジボンディングの手法を用いてボンディングワイヤ（金線）により接続した。
つづいて、第一の接着層付き半導体素子および第二の接着層付き半導体素子が積層して搭載された有機サブストレートの表面を封止樹脂により封止し、裏面に半田ボールを搭載し、ＢＧＡパッケージを形成した。このようにして得られた半導体装置を、プリント配線板に実装し、動作確認を行った結果、半導体装置として正常に動作することが確認された。
以上の実施の形態で説明したセンターパッド２３は、半導体素子のリードフレームや有機基板上に直接マウントされている必要はなく、当該半導体素子上に配置された他の半導体素子上に積層搭載されたものであってもよい。
また、センターパッドとは半導体素子の素子形成面の中心部分に配置されたものだけでなく、半導体素子上の周辺部分よりも内側に配置されたものも含む。
ボンディングワイヤは、後工程での変形を抑制するために、経路の最高点が極力半導体素子から離れないように設定することが好ましい。具体的には、経路の最高点が半導体素子の素子形成面から１５０μｍ以下となるように設定することが好ましい。
なお、本発明は、以下の態様も含む。
［１］ 入出力用端子が半導体素子中央部に一列に配置されている第１の半導体素子（以後センターパッド素子と呼称）上に第２の半導体素子（以後積層素子と呼称）を積層し、一つの半導体パッケージに収納する構造とし、センターパッド素子がワイヤボンディングによる金線を介して半導体パッケージ外部と接続することを特徴とする半導体装置の製造方法、
［２］ 積層素子の機能面裏側に予め接着剤を供給してなる［１］に記載の半導体装置の製造方法、
［３］ 予め供給される接着剤の厚みがワイヤボンディングに用いられる金線の太さの１２５％以上５００％以下であり、積層素子を積層する際に接着剤がセンターパッド素子上の金線を包み込みつつ固定するとともにセンターパッド素子と積層素子とを接着する［１］または［２］に記載の半導体装置の製造方法、
［４］ センターパッド素子を個片化する際に、機能面端部をベベルカットの手法により研削する［１］［２］または［３］に記載の半導体装置の製造方法、
［５］ 接着剤端部が積層素子端部より内側にあるように接着剤を供給する［２］に記載の半導体装置の製造方法。
［６］ ［１］〜［５］のいずれかに記載の製造方法により製造された半導体装置。
本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 第一の接着層付き半導体素子の製造手順を示す工程断面図である。 半導体基板に切欠部を形成する工程ならびに半導体基板および接着層を切断する工程を示す図である。 第二の接着層付き半導体素子の製造手順を示す工程断面図である。 接着層が貼り付けられた半導体基板を裏面から見た平面図である。 接着層を除去する工程および半導体基板を切断する工程を示す図である。 複数のセンターパッドが配置された状態を示す半導体素子の上面図である。
符号の説明
１０ 半導体素子
１１ 半導体基板
１２ 接着層
１４ 切欠部
１６ 第一の接着層付き半導体素子
１８ インターポーザー
２０ ボンディングワイヤ
２２ 封止材
２３ センターパッド
２４ センターパッド
３０ 角度付き成形ブレード
３２ ダイシング用ブレード
１００ 半導体装置
１０１ 半導体基板
１０２ 半導体素子
１０４ 接着層
１０６ 接着層付き半導体素子
１０８ インターポーザー
１１０ ボンディングワイヤ
１１２ 半田ボール
１１４ 封止材
１２２ 回転砥石
１２４ ダイシング用ブレード

Claims (4)

  1. 基材と、
    素子形成面にセンターパッドが設けられ、前記基材上にフェイスアップ実装された第一の半導体素子と、
    前記第一の半導体素子の前記素子形成面上に設けられた第二の半導体素子と、
    前記第一の半導体素子と前記第二の半導体素子との間に設けられ、前記センターパッドを封止する接着層と、
    前記基材の所定箇所と前記センターパッドとを接続するボンディングワイヤと、
    を含み、
    前記ボンディングワイヤと交差する前記第一の半導体素子の前記素子形成面の縁部が、テーパ形状を有し、
    前記接着層の厚みが前記ボンディングワイヤの直径よりも大きく、
    前記接着層は、前記第二の半導体素子と接着する接着面において、当該第二の半導体素子よりも小さく形成されたことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記縁部が、ベベルカットによりテーパ状に形成されたことを特徴とする半導体装置。
  3. 複数の素子が形成された半導体基板の前記素子形成面の反対面全面に接着層を貼り付ける工程と、半導体基板を素子形成面側から前記素子毎の外縁に沿ってテーパ状の刃を有する第一の切断機で部分的に除去する工程と、前記第一の切断機よりも幅が狭い第二の切断機で前記半導体基板及び接着層を切断する工程とによって得られ、素子形成面にセンターパッドが設けられた第一の半導体素子を基材上にフェイスアップ実装する工程と、
    前記センターパッドを前記基材の所定箇所とボンディングワイヤを介して接続する工程と、
    この第一の半導体素子上に、接着層が素子形成面の反対面に接着された第二の半導体素子を積層し、前記第一の半導体素子の前記センターパッドを、前記第二の半導体素子の前記接着層により封止する工程とを含み、
    前記第二の半導体素子の前記接着層の厚みが前記ボンディングワイヤの直径よりも大きいことを特徴とする半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記接着層の前記第二の半導体素子と接する面と反対側の面は、前記第一の半導体素子の前記素子形成面よりも小さく形成されたことを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4594777B2 (ja) * 2005-03-28 2010-12-08 株式会社東芝 積層型電子部品の製造方法
JP4643341B2 (ja) * 2005-04-08 2011-03-02 株式会社東芝 半導体装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5999747A (ja) * 1982-11-29 1984-06-08 Toshiba Corp 半導体装置
JPH05102300A (ja) * 1991-10-07 1993-04-23 Mitsubishi Electric Corp 半導体装置
JPH11251493A (ja) * 1998-02-27 1999-09-17 Fujitsu Ltd 半導体装置及びその製造方法及びその搬送トレイ及び半導体基板の製造方法
JP2001176916A (ja) * 1999-12-17 2001-06-29 Hitachi Ltd 半導体装置の製造方法
JP2001185576A (ja) * 1999-12-27 2001-07-06 Hitachi Ltd 半導体装置
JP2001308262A (ja) * 2000-04-26 2001-11-02 Mitsubishi Electric Corp 樹脂封止ｂｇａ型半導体装置
JP2002226796A (ja) * 2001-01-29 2002-08-14 Hitachi Chem Co Ltd ウェハ貼着用粘着シート及び半導体装置
JP2002256235A (ja) * 2001-03-01 2002-09-11 Hitachi Chem Co Ltd 接着シート、半導体装置の製造方法および半導体装置
JP2002299547A (ja) * 2001-03-29 2002-10-11 Matsushita Electric Ind Co Ltd 積層型半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5999747A (ja) * 1982-11-29 1984-06-08 Toshiba Corp 半導体装置
JPH05102300A (ja) * 1991-10-07 1993-04-23 Mitsubishi Electric Corp 半導体装置
JPH11251493A (ja) * 1998-02-27 1999-09-17 Fujitsu Ltd 半導体装置及びその製造方法及びその搬送トレイ及び半導体基板の製造方法
JP2001176916A (ja) * 1999-12-17 2001-06-29 Hitachi Ltd 半導体装置の製造方法
JP2001185576A (ja) * 1999-12-27 2001-07-06 Hitachi Ltd 半導体装置
JP2001308262A (ja) * 2000-04-26 2001-11-02 Mitsubishi Electric Corp 樹脂封止ｂｇａ型半導体装置
JP2002226796A (ja) * 2001-01-29 2002-08-14 Hitachi Chem Co Ltd ウェハ貼着用粘着シート及び半導体装置
JP2002256235A (ja) * 2001-03-01 2002-09-11 Hitachi Chem Co Ltd 接着シート、半導体装置の製造方法および半導体装置
JP2002299547A (ja) * 2001-03-29 2002-10-11 Matsushita Electric Ind Co Ltd 積層型半導体装置およびその製造方法

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