WO2021182247A1 - 半導体集積回路装置 - Google Patents

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WO2021182247A1
WO2021182247A1 PCT/JP2021/008218 JP2021008218W WO2021182247A1 WO 2021182247 A1 WO2021182247 A1 WO 2021182247A1 JP 2021008218 W JP2021008218 W JP 2021008218W WO 2021182247 A1 WO2021182247 A1 WO 2021182247A1
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transistor
transistors
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祖父江　功弥
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株式会社ソシオネクスト
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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device provided with a nanosheet (nanowire) FET (Field Effect Transistor).
  • nanosheet nanowire
  • FET Field Effect Transistor
  • the withstand voltage of transistors tends to decrease as the process becomes finer.
  • some interface units that input and output signals to and from the outside of the device require a high voltage that exceeds the withstand voltage of the transistor, depending on the standard and the like.
  • one of the basic elements constituting a semiconductor integrated circuit is a capacitive element.
  • a capacitive element may be configured by using a transistor.
  • the transistor which is a basic component of the LSI, has realized an improvement in the degree of integration, a reduction in the operating voltage, and an improvement in the operating speed by reducing (scaling) the gate length.
  • off-current due to excessive scaling and a significant increase in power consumption due to the off-current have become problems.
  • three-dimensional structure transistors in which the transistor structure is changed from the conventional two-dimensional type to the three-dimensional type are being actively studied. As one of them, nanosheet (nanowire) FETs are attracting attention.
  • Patent Document 1 discloses a high withstand voltage capacitive element configured by connecting transistors in series.
  • Non-Patent Documents 1 and 2 disclose the layout of a SRAM memory cell and a standard cell using a nanosheet FET having a fork-shaped gate electrode.
  • a nanosheet FET having a fork-shaped gate electrode is referred to as a forksheet FET, following the description in Non-Patent Document 1.
  • An object of the present disclosure is to provide a layout structure of a capacitive element having a high withstand voltage using a fork sheet FET.
  • the first aspect of the present disclosure is a semiconductor integrated circuit device including a capacitive element, wherein the capacitive element includes at least one capacitive structure provided between a first node and a second node.
  • the capacitive structure extends in a first nanosheet extending in the first direction and a second direction perpendicular to the first direction, the second direction of the first nanosheet, and the first and second nanosheets.
  • a first transistor having a first gate wiring formed to surround an outer periphery in a third direction perpendicular to the direction, a second nanosheet extending in the first direction, and extending in the second direction.
  • the second nanosheet comprises a second transistor having a second gate wiring formed to surround the outer periphery of the second nanosheet in the second and third directions, wherein the first and second transistors are the second. Adjacent in the direction and at least one of the nodes is connected to each other, the first nanosheet and the second nanosheet face each other in the second direction, and the first nanosheet The surface of the second nanosheet on the second nanosheet side is exposed from the first gate wiring, and the surface of the second nanosheet on the first nanosheet side is exposed from the second gate wiring.
  • the capacitive structure constituting the capacitive element is a first transistor having a first nanosheet extending in the first direction and a first gate wiring extending in the second direction and surrounding the outer periphery of the first nanosheet.
  • the first and second transistors are adjacent in the second direction, and at least one of the nodes is connected to each other.
  • the first nanosheet and the second nanosheet face each other in the second direction, and the surface of the first nanosheet on the second nanosheet side is exposed from the first gate wiring, and the surface of the second nanosheet on the first nanosheet side. The surface is exposed from the second gate wiring.
  • the distance between the first nanosheet and the second nanosheet, which is required to separate the gate of the first transistor and the gate of the second transistor, can be reduced. Therefore, since the size of the capacitive element in the second direction can be reduced, the layout structure of the capacitive element having a high withstand voltage using the fork sheet FET can be realized in a small area.
  • the second aspect of the present disclosure is a semiconductor integrated circuit device including a capacitive element, wherein the capacitive element includes at least one capacitive structure provided between the first node and the second node.
  • the capacitive structure extends in a first nanosheet extending in the first direction and a second direction perpendicular to the first direction, the second direction of the first nanosheet, and the first and second nanosheets.
  • a second transistor comprising a second gate wiring formed to surround the outer periphery of the second nanosheet in the second and third directions, wherein the first and second transistors are the first. Adjacent in the direction and one node connected to each other, the first side surface of the first nanosheet in the second direction is exposed from the first gate wiring and said second. The surface of the nanosheet on the first side in the second direction is exposed from the second gate wiring.
  • the capacitive structure constituting the capacitive element is a first transistor having a first nanosheet extending in the first direction and a first gate wiring extending in the second direction and surrounding the outer periphery of the first nanosheet.
  • the first and second transistors are adjacent in the first direction and one node is connected to each other.
  • the first side surface of the first nanosheet in the second direction is exposed from the first gate wiring, and the same first side surface of the second nanosheet in the second direction is exposed from the second gate wiring.
  • the distance between the capacitance structure and another capacitance structure adjacent to the first side in the second direction can be reduced. Therefore, since the size of the capacitive element in the second direction can be reduced, the layout structure of the capacitive element having a high withstand voltage using the fork sheet FET can be realized in a small area.
  • a third aspect of the present disclosure is a semiconductor integrated circuit device including a capacitive element, wherein the capacitive element includes at least one capacitive structure provided between a first node and a second node.
  • the capacitive structure comprises a first transistor having a first nanosheet extending in the first direction and a second transistor having a second nanosheet extending in the first direction, wherein the first and second transistors are:
  • the first gate wiring which is adjacent in the second direction perpendicular to the first direction and extends in the second direction, is the second direction of the first and second nanosheets, and the first and second directions. It is formed so as to surround the outer periphery in the third direction perpendicular to the second direction, and the surface of the second nanosheet opposite to the first nanosheet in the second direction is from the first gate wiring. It is exposed.
  • the capacitive structure constituting the capacitive element includes a first transistor having a first nanosheet extending in the first direction and a second transistor having a second nanosheet extending in the first direction.
  • the first and second transistors are adjacent in the second direction, and the first gate wiring extending in the second direction is formed so as to surround the outer periphery of the first and second nanosheets.
  • the surface of the second nanosheet opposite to the first nanosheet in the second direction is exposed from the first gate wiring.
  • a capacitive element having a high withstand voltage can be realized by using a fork sheet FET.
  • FIGS. 1 and 2 are cross-sectional views in the vertical direction of the plan view of FIG. Circuit diagram of the capacitive element shown in FIGS. 1 and 2.
  • Circuit diagram of the capacitive element shown in FIGS. 6 and 7 Top view showing an example of the layout structure of the capacitive element according to the third embodiment. Circuit diagram of the capacitive element shown in FIG.
  • FIG. 1 Top view showing an example of the layout structure of the capacitive element which concerns on the modification of 3rd Embodiment Circuit diagram of the capacitive element shown in FIG. It is a figure which shows the basic structure of a fork sheet FET, (a) is a plan view, (b) is a sectional view.
  • the semiconductor integrated circuit device is provided with a nanosheet FET (Field Effect Transistor).
  • the nanosheet FET is an FET using a thin sheet (nanosheet) through which an electric current flows. Nanosheets are made of, for example, silicon. Then, in the semiconductor integrated circuit device, a part of the nanosheet FET is a fork-sheet FET having a fork-shaped gate electrode.
  • the semiconductor layer portion formed at both ends of the nanosheet and forming the terminal serving as the source or drain of the nanosheet FET is referred to as a "pad".
  • FIG. 13 is a diagram showing the basic structure of the fork sheet FET, (a) is a plan view, and (b) is a cross-sectional view taken along the line YY'of (a).
  • two transistors TR1 and TR2 are arranged side by side with an interval S in the Y direction.
  • the gate wiring 531 that serves as the gate of the transistor TR1 and the gate wiring 532 that serves as the gate of the transistor TR2 both extend in the Y direction and are arranged at the same position in the X direction.
  • the channel portion 521 which is the channel region of the transistor TR1 and the channel portion 526 which is the channel region of the transistor TR2 are composed of nanosheets.
  • each of the channel portions 521 and 526 is composed of nanosheets having a three-sheet structure that overlaps in a plan view.
  • Pads 522a and 522b serving as a source region or a drain region of the transistor TR1 are formed on both sides of the channel portion 521 in the X direction.
  • Pads 527a and 527b serving as a source region or a drain region of the transistor TR2 are formed on both sides of the channel portion 526 in the X direction.
  • the pads 522a and 522b are formed by epitaxial growth from the nanosheets constituting the channel portion 521.
  • the pads 527a and 527b are formed by epitaxial growth from the nanosheets constituting the channel portion 526.
  • the gate wiring 531 surrounds the outer circumference of the channel portion 521 made of nanosheets in the Y direction and the Z direction via a gate insulating film (not shown). However, in the nanosheet constituting the channel portion 521, the surface on the side of the transistor TR2 in the Y direction is not covered by the gate wiring 531 and is exposed from the gate wiring 531. That is, in the cross-sectional view of FIG. 13B, the gate wiring 531 does not cover the right side of the drawing of the nanosheet constituting the channel portion 521, but covers the upper side, the left side, and the lower side of the drawing. The gate wiring 531 overlaps the nanosheet constituting the channel portion 521 on the opposite side of the transistor TR2 in the Y direction by the length OL.
  • the gate wiring 532 surrounds the outer circumference of the channel portion 526 made of nanosheets in the Y and Z directions via a gate insulating film (not shown). However, in the nanosheet constituting the channel portion 526, the surface on the side of the transistor TR1 in the Y direction is not covered by the gate wiring 532 and is exposed from the gate wiring 532. That is, in the cross-sectional view of FIG. 13B, the gate wiring 532 does not cover the left side of the drawing of the nanosheet constituting the channel portion 526, but covers the upper side, the right side, and the lower side of the drawing. The gate wiring 532 overlaps the nanosheet constituting the channel portion 526 on the opposite side of the transistor TR1 in the Y direction by the length OL.
  • the effective gate width Weff 2 ⁇ W + H Will be. Since the channel portions 521 and 526 of the transistors TR1 and TR2 are composed of three nanosheets, the gate effective width of the transistors TR1 and TR2 is determined. 3x (2xW + H) Will be.
  • the gate wiring 531 does not overlap the nanosheet constituting the channel portion 521 on the side of the transistor TR2 in the Y direction. Further, the gate wiring 532 does not overlap with the nanosheet constituting the channel portion 526 on the side of the transistor TR1 in the Y direction. As a result, the transistors TR1 and TR2 can be brought closer to each other, and the area can be reduced.
  • the number of nanosheets constituting the channel portion of the transistor is not limited to three. That is, the nanosheet may have a single sheet structure, or may have a plurality of overlapping sheet structures in a plan view. Further, in FIG. 13B, the cross-sectional shape of the nanosheet is shown as a rectangle, but the cross-sectional shape of the nanosheet is not limited to this, and the cross-sectional shape of the nanosheet may be, for example, a square, a circle, an ellipse, or the like. ..
  • the fork sheet FET and the nano sheet FET in which the gate wiring surrounds the entire circumference of the nano sheet may be mixed in the semiconductor integrated circuit device.
  • VDD and VVSS indicate the power supply voltage or the power supply itself.
  • expressions such as “same wiring width” that mean that the widths and the like are the same include a range of variations in manufacturing.
  • the source and drain of the transistor are appropriately referred to as "nodes" of the transistor. That is, one node of the transistor refers to the source or drain of the transistor, and both nodes of the transistor refer to the source and drain of the transistor.
  • FIGS. 2 (a) and 2 (b) are cross-sectional views in a vertical direction in a plan view. ..
  • FIG. 2A is a cross section of line Y1-Y1'
  • FIG. 2B is a cross section of line Y2-Y2'.
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction)
  • the vertical direction of the drawing is the Y direction (corresponding to the second direction)
  • the direction perpendicular to the substrate surface is defined. It is in the Z direction (corresponding to the third direction).
  • FIG. 3 is a circuit diagram showing the configuration of the capacitive element shown in FIGS. 1 and 2.
  • the semiconductor integrated circuit device according to this embodiment includes the capacitive element shown in FIG. A signal is given to the nodes IN1 and IN2, for example. Alternatively, the nodes IN1 and IN2 are connected to the power supply line. In this case, the capacitive element functions as the inter-power supply capacitance. The same applies to the capacitive elements shown below.
  • the capacitive element of FIG. 3 is connected to two nodes IN1.
  • N-conductive transistors N11, N12, N13, and N14 are arranged between one node IN1 and node IN2.
  • the gates of the transistors N11 and N13 are connected to the node IN1.
  • the gates of the transistors N12 and N14 are connected to the node IN2.
  • Both nodes of the transistors N11 and N12 are connected to each other.
  • Both nodes of the transistors N13 and N14 are connected to each other.
  • Transistors N11 and N13 share one node, and transistors N12 and N14 share one node.
  • N conductive type transistors N15, N16, N17, and N18 are arranged between the other node IN1 and node IN2.
  • the connection relationship between the transistors N15 to N18 is the same as the connection relationship between the transistors N11 to N14, and the details thereof will be omitted here.
  • the voltage applied to the transistors N11 to N14 and N15 to N18 is 1/2 of the voltage between the nodes IN1-IN2. Therefore, a voltage higher than the withstand voltage of the transistors N11 to N14 and N15 to N18 can be applied to this capacitive element.
  • the capacitive element of FIG. 3 has a configuration in which four capacitive structures consisting of two transistors in which a source and a drain are connected to each other are provided between the node IN1 and the node IN2. That is, the capacitive element of FIG. 3 has a capacitive structure composed of transistors N11 and N12, a capacitive structure composed of transistors N13 and N14, a capacitive structure composed of transistors N15 and N16, and a capacitive structure composed of transistors N17 and N18. ..
  • N-type transistors N11 to N18 are arranged in two rows in the X direction and four rows in the Y direction. That is, the transistors N11 and N13 are arranged in the X direction, the transistors N12 and N14 are arranged in the X direction, the transistors N15 and N17 are arranged in the X direction, and the transistors N16 and N18 are arranged in the X direction.
  • the transistors N11, N12, N15, and N16 are arranged in a row in the Y direction.
  • the transistors N13, N14, N17, and N18 are arranged in a row in the Y direction.
  • Transistors N11 to N14 have nanosheets 21a, 21c, 21b, and 21d each having a three-sheet structure that overlaps in a plan view as a channel portion.
  • the transistors N15 to N18 have nanosheets 26a, 26c, 26b, and 26d each having a three-sheet structure overlapping in a plan view as a channel portion. That is, the transistors N11 to N14 and N15 to N18 are nanosheet FETs.
  • pads 22a, 22b and 22c composed of a semiconductor layer having an integral structure connected to three sheet structures are provided. Each is formed.
  • the pads 22a and 22b serve as a source region and a drain region of the transistor N11.
  • the pads 22b and 22c serve as a source region and a drain region of the transistor N13.
  • Pads 22d, 22e, and 22f made of a semiconductor layer having an integral structure connected to three sheet structures are formed on the left side of the drawing of the nanosheet 21c, between the nanosheets 21c and 21d, and on the right side of the drawing of the nanosheet 21d, respectively.
  • the pads 22d and 22e serve as a source region and a drain region of the transistor N12.
  • the pads 22e and 22f serve as a source region and a drain region of the transistor N14.
  • Pads 27a, 27b, 27c made of an integral semiconductor layer connected to three sheet structures are formed on the left side of the drawing of the nanosheet 26a, between the nanosheets 26a and 26b, and on the right side of the drawing of the nanosheet 26b, respectively.
  • the pads 27a and 27b serve as a source region and a drain region of the transistor N15.
  • the pads 27b and 27c serve as a source region and a drain region of the transistor N17.
  • Pads 27d, 27e, 27f made of a semiconductor layer having an integral structure connected to three sheet structures are formed on the left side of the drawing of the nanosheet 26c, between the nanosheets 26c and 26d, and on the right side of the drawing of the nanosheet 26d, respectively.
  • the pads 27d and 27e serve as a source region and a drain region of the transistor N16.
  • the pads 27e and 27f serve as a source region and a drain region of the transistor N18.
  • Gate wirings 31a and 31b extending in parallel in the Y direction are formed in the regions of the transistors N11 and N13. Gate wirings 32a and 32b extending in parallel in the Y direction are formed in the regions of the transistors N12, N14, N15 and N17. Gate wirings 33a and 33b extending in parallel in the Y direction are formed in the regions of the transistors N16 and N18. The gate wirings 31a, 32a, 33a are arranged in a row in the Y direction. The gate wirings 31b, 32b, 33b are arranged in a row in the Y direction. Further, dummy gate wirings 36a and 36b are formed on both sides of the gate wirings 31a and 31b in the X direction. Dummy gate wirings 36c and 36d are formed on both sides of the gate wirings 32a and 32b in the X direction. Dummy gate wirings 36e and 36f are formed on both sides of the gate wirings 33a and 33b in the X direction.
  • the gate wiring 31a surrounds the outer periphery of the nanosheet 21a of the transistor N11 in the Y direction and the Z direction via a gate insulating film (not shown).
  • the gate wiring 31a serves as a gate for the transistor N11.
  • the gate wiring 31b surrounds the outer periphery of the nanosheet 21b of the transistor N13 in the Y direction and the Z direction via a gate insulating film (not shown).
  • the gate wiring 31b serves as a gate for the transistor N13.
  • the gate wiring 32a surrounds the outer periphery of the nanosheet 21c of the transistor N12 and the nanosheet 26a of the transistor N15 in the Y direction and the Z direction via a gate insulating film (not shown).
  • the gate wiring 32a serves as a gate for the transistors N12 and N15.
  • the gate wiring 32b surrounds the outer periphery of the nanosheet 21d of the transistor N14 and the nanosheet 26b of the transistor N17 in the Y direction and the Z direction via a gate insulating film (not shown).
  • the gate wiring 32b serves as a gate for the transistors N14 and N17.
  • the gate wiring 33a surrounds the outer periphery of the nanosheet 26c of the transistor N16 in the Y direction and the Z direction via a gate insulating film (not shown).
  • the gate wiring 33a serves as a gate for the transistor N16.
  • the gate wiring 33b surrounds the outer periphery of the nanosheet 26d of the transistor N18 in the Y direction and the Z direction via a gate insulating film (not shown).
  • the gate wiring 33b serves as a gate for the transistor N18.
  • Local wirings 41a, 41b, 41c extending in parallel in the Y direction and local wirings 46a, 46b, 46c extending in parallel in the Y direction are formed in the local wiring layer.
  • the local wiring 41a is connected to the pads 22a and 22d.
  • the local wiring 41b is connected to the pads 22b and 22e.
  • the local wiring 41c is connected to the pads 22c and 22f.
  • the local wiring 46a is connected to the pads 27a and 27d.
  • the local wiring 46b is connected to the pads 27b and 27e.
  • the local wiring 46c is connected to the pads 27c and 27f.
  • metal wirings 51, 52, 53 extending in the X direction are formed.
  • the metal wirings 51 and 53 correspond to the node IN1 of the capacitance element, and the metal wiring 52 corresponds to the node IN2 of the capacitance element.
  • the metal wiring 51 is connected to the gate wirings 31a and 31b via vias.
  • the metal wiring 52 is connected to the gate wirings 32a and 32b via vias.
  • the metal wiring 53 is connected to the gate wirings 33a and 33b via vias.
  • the nanosheet 21a and the nanosheet 21c face each other in the Y direction.
  • the surface of the nanosheet 21a on the nanosheet 21c side in the Y direction is not covered by the gate wiring 31a and is exposed from the gate wiring 31a.
  • the surface on the nanosheet 21a side in the Y direction is not covered by the gate wiring 32a and is exposed from the gate wiring 32a.
  • the nanosheets 21b and the nanosheets 21d face each other in the Y direction.
  • the surface of the nanosheet 21b on the nanosheet 21d side in the Y direction is not covered by the gate wiring 31b and is exposed from the gate wiring 31b.
  • the surface on the nanosheet 21b side in the Y direction is not covered by the gate wiring 32b and is exposed from the gate wiring 32b.
  • the nanosheet 26a and the nanosheet 26c face each other in the Y direction.
  • the surface of the nanosheet 26a on the nanosheet 26c side in the Y direction is not covered by the gate wiring 32a and is exposed from the gate wiring 32a.
  • the surface on the nanosheet 26a side in the Y direction is not covered by the gate wiring 33a and is exposed from the gate wiring 33a.
  • the nanosheet 26b and the nanosheet 26d face each other in the Y direction.
  • the surface of the nanosheet 26b on the nanosheet 26d side in the Y direction is not covered by the gate wiring 32b and is exposed from the gate wiring 32b.
  • the surface on the nanosheet 26b side in the Y direction is not covered by the gate wiring 33b and is exposed from the gate wiring 33b.
  • the gate wiring 31a and the gate wiring 32a need to be separated, and the gate wiring 31b and the gate wiring 32b need to be separated.
  • the distance between the nanosheets 21a and 21c and the distance between the nanosheets 21b and 21d can be reduced (d1 ⁇ d2).
  • different signals are given to the gates of the transistors N15 and N17 and the gates of the transistors N16 and N18. Therefore, the gate wiring 32a and the gate wiring 33a need to be separated, and the gate wiring 32b and the gate wiring 33b need to be separated.
  • the distance between the nanosheets 26a and 26c and the distance between the nanosheets 26b and 26d can be reduced.
  • the gates of the transistors arranged between the nodes IN1 and IN2 can be separated by a small distance between nanosheets, so that the size of the capacitive element in the Y direction can be reduced.
  • the capacitive structure constituting the capacitive element is, for example, a transistor having a nanosheet 21a extending in the X direction and a gate wiring 31a extending in the Y direction and surrounding the outer periphery of the nanosheet 21a. It includes N11, a nanosheet 21c extending in the X direction, and a transistor N12 extending in the Y direction and having a gate wiring 32a surrounding the outer periphery of the nanosheet 21c.
  • the transistors N11 and N12 are adjacent to each other in the Y direction, and both nodes are connected to each other.
  • the nanosheet 21a and the nanosheet 21c face each other in the Y direction, the surface of the nanosheet 21c of the nanosheet 21a is exposed from the gate wiring 31a, and the surface of the nanosheet 21c on the nanosheet 21a side is exposed from the gate wiring 32a.
  • the distance between the nanosheet 21a and the nanosheet 21c, which is required to separate the gate of the transistor N11 and the gate of the transistor N12, can be reduced. Therefore, since the size of the capacitance element in the Y direction can be reduced, the layout structure of the capacitance element having a high withstand voltage using the fork sheet FET can be realized in a small area.
  • both nodes that is, both the source and the drain, are connected to the two transistors constituting the capacitive structure, but only one of the nodes may be connected. That is, at least one of the two transistors constituting the capacitive structure may be connected.
  • the transistors arranged in the X direction share one node, but the nodes do not have to be shared.
  • each capacitance structure is composed of N conductive type transistors, but may be composed of P conductive type transistors.
  • the capacitive element may include both a capacitive structure made of an N conductive transistor and a capacitive structure made of a P conductive transistor.
  • the upper N conductive transistors N11 to N14 may be replaced with P conductive transistors.
  • two capacitance structures are arranged in the X direction, but three or more may be arranged. Further, the capacitance structures may be further arranged in the Y direction.
  • FIG. 4 is a plan view showing an example of the layout structure of the capacitive element according to the modified example of the first embodiment.
  • the layout structure of FIG. 4 corresponds to two capacitive elements of FIG. 1 arranged side by side in the Y direction. That is, both the capacitance structures 1A and 1B have the same configuration as the capacitance element of FIG.
  • FIG. 5 is a circuit diagram showing the configuration of the capacitive element shown in FIG.
  • the capacitive element of FIG. 5 is connected to two nodes IN1, transistors N11 to N18 are arranged between one node IN1 and node IN2, and transistors N11 to N18 are arranged between the node IN2 and the other node IN1.
  • N21 to N28 are arranged.
  • transistors N11 and N13 are connected to node IN1.
  • the gates of the transistors N12, N14, N15, and N17 are connected to each other.
  • the gates of the transistors N16 and N18 are connected to the node IN2.
  • Both nodes of the transistors N11 and N12 are connected to each other.
  • Both nodes of the transistors N13 and N14 are connected to each other.
  • Both nodes of the transistors N15 and N16 are connected to each other.
  • Both nodes of the transistors N17 and N18 are connected to each other.
  • Transistors N11 and N13 share one node, and transistors N12 and N14 share one node.
  • Transistors N15 and N17 share one node, and transistors N16 and N18 share one node.
  • the gates of transistors N21 and N23 are connected to node IN2.
  • the gates of the transistors N22, N24, N25, and N27 are connected to each other.
  • the gates of the transistors N26 and N28 are connected to the node IN1.
  • Both nodes of the transistors N21 and N22 are connected to each other.
  • Both nodes of the transistors N23 and N24 are connected to each other.
  • Both nodes of the transistors N25 and N26 are connected to each other.
  • Both nodes of the transistors N27 and N28 are connected to each other.
  • Transistors N21 and N23 share one node, and transistors N22 and N24 share one node.
  • Transistors N25 and N27 share one node, and transistors N26 and N28 share one node.
  • metal wirings 51, 52, 53, 54, 55 extending in the X direction are formed in the M1 wiring layer.
  • the metal wirings 51 and 55 correspond to the node IN1 of the capacitance element, and the metal wiring 53 corresponds to the node IN2 of the capacitance element.
  • Both the capacitance structures 1A and 1B have the same configuration as the capacitance element of FIG. Therefore, as in the above-described embodiment, the gates of the transistors arranged between the nodes IN1 and IN2 can be separated by a small distance between nanosheets, so that the size of the capacitive element in the Y direction can be reduced. ..
  • the number of stages of the transistor connected in series between the node IN1 and the node IN2 is not limited to four stages, and may be more than four stages. It is also possible to have a configuration in which transistors are connected in series in odd-numbered stages such as three stages. In this case, one of the nodes IN1 and IN2 is connected to the node instead of the gate of the transistor.
  • FIG. 6 and 7 are views showing an example of the layout structure of the capacitive element according to the second embodiment, FIG. 6 is a plan view, and FIG. 7 is a cross-sectional view in the vertical direction in a plan view.
  • FIG. 7 is a cross section of lines Y3-Y3'.
  • FIG. 8 is a circuit diagram showing the configuration of the capacitive element shown in FIGS. 6 and 7.
  • N conductive transistors N11, N12, N13, N14, N15, N16, N17, and N18 are arranged between the node IN1 and the node IN2.
  • the gates of the transistors N11, N13, N15, and N17 are connected to the node IN1.
  • the gates of the transistors N12, N14, N16, and N18 are connected to the node IN2.
  • Both nodes of the transistors N11 and N15 are connected to each other.
  • Both nodes of the transistors N12 and N16 are connected to each other.
  • Both nodes of the transistors N13 and N17 are connected to each other.
  • Transistors N11 and N12 share one node, transistors N12 and N13 share one node, and transistors N13 and N14 share one node.
  • Transistors N15 and N16 share one node, transistors N16 and N17 share one node, and transistors N17 and N18 share one node.
  • the capacitive element of FIG. 8 has a configuration in which four capacitive structures consisting of two transistors in which one node is connected to each other are provided between the node IN1 and the node IN2. That is, the capacitive element of FIG. 8 has a capacitive structure composed of transistors N11 and N12, a capacitive structure composed of transistors N13 and N14, a capacitive structure composed of transistors N15 and N16, and a capacitive structure composed of transistors N17 and N18. ..
  • N-type transistors N11 to N18 are arranged in four rows in the X direction and two rows in the Y direction. That is, the transistors N11, N12, N13, and N14 are arranged in the X direction, and the transistors N15, N16, N17, and N18 are arranged in the X direction. Transistors N11 and N15 are arranged in the Y direction, transistors N12 and N16 are arranged in the Y direction, transistors N13 and N17 are arranged in the Y direction, and transistors N14 and N18 are arranged in the Y direction.
  • Transistors N11 to N14 have nanosheets 121a, 121b, 121c, and 121d each having a three-sheet structure that overlaps in a plan view as a channel portion.
  • the transistors N15 to N18 have nanosheets 126a, 126b, 126c, and 126d each having a three-sheet structure overlapping in a plan view as a channel portion. That is, the transistors N11 to N14 and N15 to N18 are nanosheet FETs.
  • the three sheet structures are connected to the left side of the drawing of the nanosheet 121a, between the nanosheets 121a and 121b, between the nanosheets 121b and 121c, between the nanosheets 121c and 121d, and on the right side of the drawing of the nanosheet 121d.
  • Pads 122a, 122b, 122c, 122d, and 122e made of a semiconductor layer having an integral structure are formed, respectively.
  • the pads 122a and 122b serve as a source region and a drain region of the transistor N11.
  • the pads 122b and 122c serve as a source region and a drain region of the transistor N12.
  • the pads 122c and 122d serve as a source region and a drain region of the transistor N13.
  • the pads 122d and 122e serve as a source region and a drain region of the transistor N14.
  • the left side of the drawing of the nanosheet 126a, between the nanosheets 126a and 126b, between the nanosheets 126b and 126c, between the nanosheets 126c and 126d, and on the right side of the drawing of the nanosheet 126d consists of a semiconductor layer having an integral structure connected to three sheet structures.
  • Pads 127a, 127b, 127c, 127d, and 127e are formed, respectively.
  • the pads 127a and 127b serve as a source region and a drain region of the transistor N15.
  • the pads 127b and 127c serve as a source region and a drain region of the transistor N16.
  • the pads 127c and 127d serve as a source region and a drain region of the transistor N17.
  • the pads 127d and 127e serve as a source region and a drain region of the transistor N18.
  • Gate wirings 131a, 131b, 131c, 131d extending in parallel in the Y direction are formed in the regions of transistors N11 to N14.
  • Gate wirings 132a, 132b, 132c, 132d extending in the Y direction are formed in the regions of the transistors N15 to N18.
  • the gate wirings 131a and 132a are arranged in a row in the Y direction.
  • the gate wirings 131b and 132b are arranged in a row in the Y direction.
  • the gate wirings 131c and 132c are arranged in a row in the Y direction.
  • the gate wirings 131d and 132d are arranged in a row in the Y direction.
  • dummy gate wirings 136a and 136b are formed on both sides of the gate wirings 131a to 131d and 132a to 132d in the X direction.
  • the gate wiring 131a surrounds the outer periphery of the nanosheet 121a of the transistor N11 in the Y direction and the Z direction via a gate insulating film (not shown).
  • the gate wiring 131a serves as a gate for the transistor N11.
  • the gate wirings 131b, 131c, 131d surround the outer circumferences of the transistors N12, N13, N14 nanosheets 121b, 121c, 121d in the Y and Z directions, respectively, via a gate insulating film (not shown). There is.
  • the gate wirings 131b, 131c, and 131d serve as gates for transistors N12, N13, and N14, respectively.
  • the gate wiring 132a surrounds the outer circumference of the nanosheet 126a of the transistor N15 in the Y direction and the Z direction via a gate insulating film (not shown).
  • the gate wiring 132a serves as a gate for the transistor N15.
  • the gate wirings 132b, 132c, 132d surround the outer circumferences of the transistors N16, N17, N18 nanosheets 126b, 126c, 126d in the Y and Z directions, respectively, via a gate insulating film (not shown). There is.
  • the gate wirings 132b, 132c, and 132d serve as gates for transistors N16, N17, and N18, respectively.
  • the gate wirings 131a and 132a arranged in the Y direction are connected via a bridge portion 133a as a gate connection portion formed between the gate wiring 131a and the gate wiring 132a.
  • the gate wirings 131b and 132b arranged in the Y direction are connected via a bridge portion 133b formed between the gate wiring 131b and the gate wiring 132b.
  • the gate wirings 131c and 132c arranged in the Y direction are connected via a bridge portion 133c formed between the gate wiring 131c and the gate wiring 132c.
  • the gate wirings 131d and 132d arranged in the Y direction are connected via a bridge portion 133d formed between the gate wiring 131d and the gate wiring 132d.
  • Local wirings 141a, 141b, 141c, 141d, 141e extending in the Y direction are formed on the local wiring layer.
  • the local wiring 141a is connected to the pads 122a and 127a.
  • the local wiring 141b is connected to the pads 122b and 127b.
  • the local wiring 141c is connected to the pads 122c and 127c.
  • the local wiring 141d is connected to the pads 122d and 127d.
  • the local wiring 141e is connected to the pads 122e and 127e.
  • metal wirings 151 and 152 extending in the X direction are formed.
  • the metal wiring 152 corresponds to the node IN1 of the capacitance element, and the metal wiring 151 corresponds to the node IN2 of the capacitance element.
  • the metal wiring 151 is connected to the gate wirings 131b and 131d via vias.
  • the metal wiring 152 is connected to the gate wirings 132a and 132c via vias.
  • the nanosheet 121a and the nanosheet 126a face each other in the Y direction.
  • the surface of the nanosheet 121a on the nanosheet 126a side in the Y direction is not covered by the gate wiring 131a and is exposed from the gate wiring 131a.
  • the surface on the nanosheet 121a side in the Y direction is not covered by the gate wiring 132a and is exposed from the gate wiring 132a.
  • the nanosheet 121b and the nanosheet 126b face each other in the Y direction.
  • the nanosheet 121c and the nanosheet 126c face each other in the Y direction.
  • the nanosheet 121d and the nanosheet 126d face each other in the Y direction.
  • the surfaces of the nanosheets 121b, 121c, 121d on the side of the nanosheets 126b, 126c, 126d in the Y direction are not covered by the gate wirings 131b, 131c, 131d, respectively, and are exposed from the gate wirings 131b, 131c, 131d. ing.
  • the surfaces of the nanosheets 121b, 121c, 121d in the Y direction are not covered by the gate wirings 132b, 132c, 132d and are exposed from the gate wirings 132b, 132c, 132d.
  • the distance between the transistors N11 to N14 and the transistors N15 to N18 can be reduced (d1 ⁇ d2). Therefore, the size of the capacitive element in the Y direction can be reduced.
  • the capacitive structure constituting the capacitive element is, for example, a transistor having a nanosheet 121a extending in the X direction and a gate wiring 131a extending in the Y direction and surrounding the outer periphery of the nanosheet 121a. It includes N11, a nanosheet 121b extending in the X direction, and a transistor N12 extending in the Y direction and having a gate wiring 131b surrounding the outer periphery of the nanosheet 121b.
  • the transistors N11 and N12 are adjacent to each other in the X direction, and one node is connected to each other.
  • the surface of the nanosheet 121a on the first side (lower side of the drawing here) in the Y direction is exposed from the gate wiring 131a, and the surface of the nanosheet 121b on the same first side (lower side of the drawing here) in the Y direction. Is exposed from the gate wiring 131b.
  • the distance between the capacitance structure and the capacitance structure composed of the transistors N15 and N16 adjacent to the first side in the Y direction can be reduced. Therefore, the size of the capacitive element in the Y direction can be reduced.
  • the surface of the nanosheet 126a on the first side in the Y direction (here, the upper side in the drawing) is exposed from the gate wiring 132a, and the same first side of the nanosheet 126b in the Y direction.
  • the surface (here, the upper side of the drawing) is exposed from the gate wiring 132b.
  • each capacitance structure is composed of N conductive type transistors, but may be composed of P conductive type transistors.
  • the capacitive element may include both a capacitive structure made of an N conductive transistor and a capacitive structure made of a P conductive transistor.
  • two capacitance structures are arranged in the X direction, but three or more may be arranged. Further, in the Y direction, the capacitance structures may be further arranged.
  • FIG. 9 is a diagram showing an example of the layout structure of the capacitive element according to the third embodiment.
  • FIG. 10 is a circuit diagram showing the configuration of the capacitive element shown in FIG.
  • the semiconductor integrated circuit device according to this embodiment includes the capacitive element shown in FIG. A signal is given to the nodes IN1 and IN2, for example. Alternatively, the nodes IN1 and IN2 are connected to the power supply line. In this case, the capacitive element functions as the inter-power supply capacitance.
  • the capacitive element of FIG. 10 is connected to two nodes IN1.
  • N-conductive transistors N11, N12, N13, and N14 are arranged between one node IN1 and node IN2. Both nodes of the transistors N11 and N13 are connected to the node IN1. Both nodes of the transistors N12 and N14 are connected to the node IN2.
  • the gates of the transistors N11, N12, N13, and N14 are connected to each other.
  • N conductive transistors N15, N16, N17, and N18 are arranged between the node IN2 and the other node IN1. Both nodes of the transistors N15 and N17 are connected to the node IN2. Both nodes of the transistors N16 and N18 are connected to the node IN1. The gates of the transistors N15, N16, N17, and N18 are connected to each other.
  • the voltage applied to the transistors N11 to N18 is 1/2 of the voltage between the nodes IN1-IN2. Therefore, a voltage higher than the withstand voltage of the transistors N11 to N18 can be applied to this capacitive element.
  • the capacitive element of FIG. 10 has a configuration in which four capacitive structures consisting of two transistors whose gates are connected to each other are provided between the node IN1 and the node IN2. That is, the capacitive element of FIG. 10 has a capacitive structure composed of transistors N11 and N12, a capacitive structure composed of transistors N13 and N14, a capacitive structure composed of transistors N15 and N16, and a capacitive structure composed of transistors N17 and N18. ..
  • N-type transistors N11 to N18 are arranged in two rows in the X direction and four rows in the Y direction. That is, the transistors N11 and N13 are arranged in the X direction, the transistors N12 and N14 are arranged in the X direction, the transistors N15 and N17 are arranged in the X direction, and the transistors N16 and N18 are arranged in the X direction.
  • the transistors N11, N12, N15, and N16 are arranged in a row in the Y direction.
  • the transistors N13, N14, N17, and N18 are arranged in a row in the Y direction.
  • Transistors N11 to N14 have nanosheets 221a, 221b, 221c, and 221d each having a three-sheet structure overlapping in a plan view as a channel portion.
  • the transistors N15 to N18 have nanosheets 226a, 226b, 226c, and 226d each having a three-sheet structure overlapping in a plan view as a channel portion. That is, the transistors N11 to N14 and N15 to N18 are nanosheet FETs.
  • pads 222a, 222b and 222c composed of a semiconductor layer having an integral structure connected to three sheet structures are provided. Each is formed.
  • the pads 222a and 222b serve as a source region and a drain region of the transistor N11.
  • the pads 222b and 222c serve as a source region and a drain region of the transistor N13.
  • Pads 222d, 222e, 222f made of a semiconductor layer having an integral structure connected to three sheet structures are formed on the left side of the drawing of the nanosheet 221c, between the nanosheets 221c and 221d, and on the right side of the drawing of the nanosheet 221d, respectively.
  • the pads 222d and 222e serve as a source region and a drain region of the transistor N12.
  • the pads 222e and 222f serve as a source region and a drain region of the transistor N14.
  • Pads 227a, 227b, 227c made of an integral semiconductor layer connected to three sheet structures are formed on the left side of the drawing of the nanosheet 226a, between the nanosheets 226a and 226b, and on the right side of the drawing of the nanosheet 226b, respectively.
  • the pads 227a and 227b serve as a source region and a drain region of the transistor N15.
  • the pads 227b and 227c serve as a source region and a drain region of the transistor N17.
  • Pads 227d, 227e, and 227f made of an integral semiconductor layer connected to three sheet structures are formed on the left side of the drawing of the nanosheet 226c, between the nanosheets 226c and 226d, and on the right side of the drawing of the nanosheet 226d, respectively.
  • the pads 227d and 227e serve as a source region and a drain region of the transistor N16.
  • the pads 227e and 227f serve as a source region and a drain region of the transistor N18.
  • Gate wirings 231a and 231b extending in parallel in the Y direction are formed in the regions of transistors N11 to N14. Gate wirings 232a and 232b extending in parallel in the Y direction are formed in the regions of the transistors N15 to N18. The gate wirings 231a and 232a are arranged in a row in the Y direction. The gate wirings 231b and 232b are arranged in a row in the Y direction. Further, dummy gate wirings 236a and 236b are formed on both sides of the gate wirings 231a and 231b in the X direction. Dummy gate wirings 236c and 236d are formed on both sides of the gate wirings 232a and 232b in the X direction.
  • the gate wiring 231a surrounds the outer periphery of the nanosheet 221a of the transistor N11 and the nanosheet 221c of the transistor N12 in the Y direction and the Z direction via a gate insulating film (not shown).
  • the gate wiring 231a serves as a gate for the transistors N11 and N12.
  • the gate wiring 231b surrounds the outer periphery of the nanosheet 221b of the transistor N13 and the nanosheet 221d of the transistor N14 in the Y direction and the Z direction via a gate insulating film (not shown).
  • the gate wiring 231b serves as a gate for the transistors N13 and N14.
  • the gate wiring 232a surrounds the outer periphery of the nanosheet 226a of the transistor N15 and the nanosheet 226c of the transistor N16 in the Y and Z directions via a gate insulating film (not shown).
  • the gate wiring 232a serves as a gate for the transistors N15 and N16.
  • the gate wiring 232b surrounds the outer periphery of the nanosheet 226b of the transistor N17 and the nanosheet 226d of the transistor N18 in the Y direction and the Z direction via a gate insulating film (not shown).
  • the gate wiring 232b serves as a gate for the transistors N17 and N18.
  • Local wirings 241a, 241b, 241c extending in parallel in the Y direction, local wirings 242a, 242b, 242c extending in parallel in the Y direction, and local wirings 243a, 243b, 243c extending in parallel in the Y direction are formed in the local wiring layer.
  • the local wiring 241a is connected to the pad 222a.
  • the local wiring 241b is connected to the pad 222b.
  • the local wiring 241c is connected to the pad 222c.
  • the local wiring 242a is connected to the pads 222d and 227a.
  • the local wiring 242b is connected to the pads 222e and 227b.
  • the local wiring 242c is connected to the pads 222f and 227c.
  • the local wiring 243a is connected to the pad 227d.
  • the local wiring 243b is connected to the pad 227e.
  • the local wiring 243c is connected to the pad 227f.
  • metal wirings 251, 252, 253, 254, 255 extending in the X direction are formed.
  • the metal wirings 251,255 correspond to the node IN1 of the capacitance element
  • the metal wiring 253 corresponds to the node IN2 of the capacitance element.
  • the metal wiring 251 is connected to the local wirings 241a, 241b, and 241c via vias.
  • the metal wiring 252 is connected to the gate wirings 231a and 231b via vias.
  • the metal wiring 253 is connected to the local wirings 242a, 242b, and 242c via vias.
  • the metal wiring 254 is connected to the gate wirings 232a and 232b via vias.
  • the metal wiring 255 is connected to the local wirings 243a, 243b, and 243c via vias.
  • the nanosheet 221c and the nanosheet 226a face each other in the Y direction.
  • the surface of the nanosheet 221c on the nanosheet 226a side in the Y direction is not covered by the gate wiring 231a and is exposed from the gate wiring 231a.
  • the surface of the nanosheet 226a on the nanosheet 221c side in the Y direction is not covered by the gate wiring 232a and is exposed from the gate wiring 232a.
  • the nanosheet 221d and the nanosheet 226b face each other in the Y direction.
  • the surface of the nanosheet 221d on the nanosheet 226b side in the Y direction is not covered by the gate wiring 231b and is exposed from the gate wiring 231b.
  • the surface of the nanosheet 226b on the nanosheet 221d side in the Y direction is not covered by the gate wiring 232b and is exposed from the gate wiring 232b.
  • the upper surface of the drawing in the Y direction is not covered by the gate wiring 231a and is exposed from the gate wiring 231a.
  • the surface of the nanosheet 221b on the upper side of the drawing in the Y direction is not covered by the gate wiring 231b and is exposed from the gate wiring 231b.
  • the lower surface of the drawing in the Y direction is not covered by the gate wiring 232a and is exposed from the gate wiring 232a.
  • the lower surface of the drawing in the Y direction is not covered by the gate wiring 232b and is exposed from the gate wiring 232b.
  • the gates of transistors N11 to N14 and the gates of transistors N15 to N18 are separated. Therefore, the gate wiring 231a and the gate wiring 232a need to be separated, and the gate wiring 231b and the gate wiring 232b need to be separated.
  • the distance between the nanosheets 221c and 226a and the distance between the nanosheets 221d and 226b can be reduced (d1 ⁇ d2).
  • the gates of adjacent transistors included in the two capacitive structures connected to the node IN2 can be separated by a small distance between nanosheets, so that the size of the capacitive element in the Y direction can be reduced.
  • the capacitive structure constituting the capacitive element includes, for example, a transistor N11 having nanosheets 221a extending in the X direction and a transistor N12 having nanosheets 221c extending in the X direction. ..
  • the transistors N11 and N12 are adjacent to each other in the Y direction, and the gate wiring 231a is formed so as to surround the outer periphery of the nanosheets 221a and 221c.
  • the surface of the nanosheet 221c opposite to the nanosheet 221a in the Y direction is exposed from the gate wiring 231a.
  • the distance between the capacitance structure and the capacitance structure composed of the transistors N15 and N16 adjacent to the transistor N12 side in the Y direction can be reduced. Therefore, since the size of the capacitance element in the Y direction can be reduced, the layout structure of the capacitance element having a high withstand voltage using the fork sheet FET can be realized in a small area.
  • the surface of the nanosheet 226a opposite to the nanosheet 226c in the Y direction is exposed from the gate wiring 232a.
  • the distance between the capacitance structure and the capacitance structure composed of the transistors N11 and N12 adjacent to the transistor N15 side in the Y direction can be reduced. Therefore, the size of the capacitive element in the Y direction can be reduced.
  • both nodes that is, both the source and the drain are connected to the node IN1 or the node IN2, but only one of the nodes is connected. May be good.
  • the gates of the transistors arranged in the X direction are connected to each other, but the transistors may not be connected to each other.
  • each capacitance structure is composed of N conductive type transistors, but may be composed of P conductive type transistors.
  • the capacitive element may include both a capacitive structure made of an N conductive transistor and a capacitive structure made of a P conductive transistor.
  • the upper N conductive transistors N11 to N14 may be replaced with P conductive transistors.
  • two capacitance structures are arranged in the X direction, but three or more may be arranged. Further, the capacitance structures may be further arranged in the Y direction.
  • FIG. 11 is a diagram showing an example of a layout structure of a capacitance element according to a modified example of the third embodiment.
  • FIG. 12 is a circuit diagram showing the configuration of the capacitive element shown in FIG.
  • the capacitive elements shown in FIGS. 11 and 12 have the same layout structure and circuit configuration as the capacitive elements shown in FIGS. 9 and 10. However, in the capacitance elements shown in FIGS. 11 and 12, the connection relationship with the nodes IN1 and IN2 is different from that of the capacitance elements shown in FIGS. 9 and 10. That is, in FIG. 11, the metal wiring 251 corresponds to the node IN1 of the capacitance element, and the metal wiring 255 corresponds to the node IN2 of the capacitance element.
  • N-type transistors are connected in series between the node IN1 and the node IN2. Then, the transistors N11 and N13 are connected to the node IN1, and the transistors N16 and N18 are connected to the node IN2.
  • the gates of adjacent transistors included in the two capacitive structures connected between the node IN1 and the node IN2 can be separated by a small distance between nanosheets. Therefore, the size of the capacitive element in the Y direction can be reduced.
  • a layout structure of a capacitive element having a high withstand voltage using a fork sheet FET can be realized in a small area, which is useful for, for example, miniaturization of a semiconductor chip and improvement of the degree of integration.

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Abstract

フォークシートＦＥＴを用いた容量素子のレイアウト構造を提供する。容量素子を構成する容量構造は、Ｘ方向に延びるナノシート（２１ａ）、およびＹ方向に延びナノシート（２１ａ）の外周を囲うゲート配線（３１ａ）を有するトランジスタ（Ｎ１１）と、Ｘ方向に延びるナノシート（２１ｃ）、およびＹ方向に延びナノシート（２１ｃ）の外周を囲うゲート配線（３２ａ）を有するトランジスタ（Ｎ１２）とを備える。ナノシート（２１ａ）のナノシート（２１ｃ）側の面はゲート配線（３１ａ）から露出し、ナノシート（２１ｃ）のナノシート（２１ａ）側の面はゲート配線（３２ａ）から露出している。

Description

半導体集積回路装置
　本開示は、ナノシート（ナノワイヤ）ＦＥＴ（Field Effect Transistor）を備えた半導体集積回路装置に関する。
　半導体集積回路装置では、プロセスの微細化に伴い、トランジスタの耐圧は低下傾向にある。一方、装置外部との間の信号入出力を行うインターフェース部は、その規格等によって、トランジスタの耐圧を超える高電圧を要するものがある。
　また、半導体集積回路を構成する基本的な素子の１つに、容量素子がある。半導体集積回路装置では、容量素子を、トランジスタを用いて構成する場合がある。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、ナノシート（ナノワイヤ）ＦＥＴが注目されている。
　特許文献１では、トランジスタを直列に接続することによって構成した高耐圧の容量素子が開示されている。
　非特許文献１，２では、ゲート電極をフォーク形状としたナノシートＦＥＴを用いたＳＲＡＭメモリセルおよびスタンダードセルのレイアウトが開示されている。
特開平８－３０６８７０号公報
P. Weckx et al., "Stacked nanosheet fork architecture for SRAM design and device co-optimization toward 3nm", 2017 IEEE International Electron Devices Meeting (IEDM), December 2017, IEDM17-505～508 P. Weckx et al., "Novel forksheet device architecture as ultimate logic scaling device towards 2nm", 2019 IEEE International Electron Devices Meeting (IEDM), December 2019, IEDM19-871～874
　本明細書では、ゲート電極をフォーク形状としたナノシートＦＥＴのことを、非特許文献１の記載にならい、フォークシート（fork sheet）ＦＥＴと呼ぶことにする。
　ところが、現在までにフォークシートＦＥＴを用いた高耐圧の容量のレイアウト構造の検討はなされていない。
　本開示は、フォークシートＦＥＴを用いた、高耐圧を有する容量素子のレイアウト構造を提供することを目的とする。
　本開示の第１態様では、容量素子を備えた半導体集積回路装置であって、前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、前記容量構造は、第１方向に延びている第１ナノシートと、前記第１方向と垂直をなす第２方向に延びており、前記第１ナノシートの前記第２方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲うように形成された第１ゲート配線とを有する、第１トランジスタと、前記第１方向に延びている第２ナノシートと、前記第２方向に延びており、前記第２ナノシートの前記第２および第３方向における外周を囲うように形成された第２ゲート配線とを有する、第２トランジスタとを備え、前記第１および第２トランジスタは、前記第２方向において隣接しており、かつ、少なくともいずれか一方のノードが、互いに接続されており、前記第１ナノシートと前記第２ナノシートとは前記第２方向において対向しており、かつ、前記第１ナノシートの前記第２ナノシート側の面は前記第１ゲート配線から露出しており、前記第２ナノシートの前記第１ナノシート側の面は前記第２ゲート配線から露出している。
　この態様によると、容量素子を構成する容量構造は、第１方向に延びている第１ナノシート、および、第２方向に延びており第１ナノシートの外周を囲う第１ゲート配線を有する第１トランジスタと、第１方向に延びている第２ナノシート、および、第２方向に延びており第２ナノシートの外周を囲う第２ゲート配線を有する第２トランジスタとを備える。第１および第２トランジスタは、第２方向において隣接しており、少なくともいずれか一方のノードが互いに接続されている。そして、第１ナノシートと第２ナノシートとは第２方向において対向しており、第１ナノシートの第２ナノシート側の面は第１ゲート配線から露出しており、第２ナノシートの第１ナノシート側の面は第２ゲート配線から露出している。これにより、第１トランジスタのゲートと第２トランジスタのゲートとを分離するために必要となる、第１ナノシートと第２ナノシートとの間の距離を、小さくすることができる。したがって、容量素子の第２方向におけるサイズを縮小することができるので、フォークシートＦＥＴを用いた高耐圧を有する容量素子のレイアウト構造を、小面積で実現することができる。
　本開示の第２態様では、容量素子を備えた半導体集積回路装置であって、前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、前記容量構造は、第１方向に延びている第１ナノシートと、前記第１方向と垂直をなす第２方向に延びており、前記第１ナノシートの前記第２方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲うように形成された第１ゲート配線とを有する、第１トランジスタと、前記第１方向に延びている第２ナノシートと、前記第２方向に延びており、前記第２ナノシートの前記第２および第３方向における外周を囲うように形成された第２ゲート配線とを有する、第２トランジスタとを備え、前記第１および第２トランジスタは、前記第１方向において隣接しており、かつ、一方のノードが、互いに接続されており、前記第１ナノシートの前記第２方向における第１側の面は前記第１ゲート配線から露出しており、前記第２ナノシートの前記第２方向における前記第１側の面は前記第２ゲート配線から露出している。
　この態様によると、容量素子を構成する容量構造は、第１方向に延びている第１ナノシート、および、第２方向に延びており第１ナノシートの外周を囲う第１ゲート配線を有する第１トランジスタと、第１方向に延びている第２ナノシート、および、第２方向に延びており第２ナノシートの外周を囲う第２ゲート配線を有する第２トランジスタとを備える。第１および第２トランジスタは、第１方向において隣接しており、一方のノードが互いに接続されている。そして、第１ナノシートの第２方向における第１側の面は第１ゲート配線から露出しており、第２ナノシートの第２方向における、同じ第１側の面は第２ゲート配線から露出している。これにより、当該容量構造と、第２方向の第１側に隣接する他の容量構造との間の距離を、小さくすることができる。したがって、容量素子の第２方向におけるサイズを縮小することができるので、フォークシートＦＥＴを用いた高耐圧を有する容量素子のレイアウト構造を、小面積で実現することができる。
　本開示の第３態様では、容量素子を備えた半導体集積回路装置であって、前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、前記容量構造は、第１方向に延びている第１ナノシートを有する第１トランジスタと、前記第１方向に延びている第２ナノシートを有する第２トランジスタとを備え、前記第１および第２トランジスタは、前記第１方向と垂直をなす第２方向において隣接しており、前記第２方向に延びている第１ゲート配線が、前記第１および第２ナノシートの前記第２方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲うように、形成されており、前記第２ナノシートの、前記第２方向における前記第１ナノシートと反対側の面は、前記第１ゲート配線から露出している。
　この態様によると、容量素子を構成する容量構造は、第１方向に延びている第１ナノシートを有する第１トランジスタと、第１方向に延びている第２ナノシートを有する第２トランジスタとを備える。第１および第２トランジスタは、第２方向において隣接しており、第２方向に延びている第１ゲート配線が、第１および第２ナノシートの外周を囲うように形成されている。そして、第２ナノシートの第２方向における第１ナノシートと反対側の面は、第１ゲート配線から露出している。これにより、当該容量構造と、第２方向における第２トランジスタ側に隣接する他の容量構造との間の距離を、小さくすることができる。したがって、容量素子の第２方向におけるサイズを縮小することができるので、フォークシートＦＥＴを用いた高耐圧を有する容量素子のレイアウト構造を、小面積で実現することができる。
　本開示によると、フォークシートＦＥＴを用いて、高耐圧を有する容量素子を実現することができる。
第１実施形態に係る容量素子のレイアウト構造の例を示す平面図 （ａ），（ｂ）は図１の平面視縦方向における断面図 図１および図２に示す容量素子の回路図 第１実施形態の変形例に係る容量素子のレイアウト構造の例を示す平面図 図４に示す容量素子の回路図 第２実施形態に係る容量素子のレイアウト構造の例を示す平面図 図６の平面視縦方向における断面図 図６および図７に示す容量素子の回路図 第３実施形態に係る容量素子のレイアウト構造の例を示す平面図 図９に示す容量素子の回路図 第３実施形態の変形例に係る容量素子のレイアウト構造の例を示す平面図 図１１に示す容量素子の回路図 フォークシートＦＥＴの基本構造を示す図であり、（ａ）は平面図、（ｂ）は断面図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は、ナノシートＦＥＴ（Field Effect Transistor）を備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。そして、半導体集積回路装置において、ナノシートＦＥＴの一部は、ゲート電極をフォーク形状としたフォークシートＦＥＴであるものとする。
　また、本開示では、ナノシートの両端に形成されており、ナノシートＦＥＴのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。
　まず、フォークシートＦＥＴの基本構造について、説明する。
　図１３はフォークシートＦＥＴの基本構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ｙ－Ｙ’における断面図である。図１３の基本構造では、２つのトランジスタＴＲ１，ＴＲ２が、Ｙ方向において間隔Ｓを空けて並べて配置されている。トランジスタＴＲ１のゲートとなるゲート配線５３１と、トランジスタＴＲ２のゲートとなるゲート配線５３２は、ともにＹ方向に延びており、かつ、Ｘ方向において同じ位置に配置されている。
　トランジスタＴＲ１のチャネル領域となるチャネル部５２１と、トランジスタＴＲ２のチャネル領域となるチャネル部５２６は、ナノシートで構成されている。図１３では、チャネル部５２１，５２６はそれぞれ、平面視で重なる３枚のシート構造からなるナノシートによって構成されている。チャネル部５２１のＸ方向における両側に、トランジスタＴＲ１のソース領域またはドレイン領域となるパッド５２２ａ，５２２ｂが形成されている。チャネル部５２６のＸ方向における両側に、トランジスタＴＲ２のソース領域またはドレイン領域となるパッド５２７ａ，５２７ｂが形成されている。パッド５２２ａ，５２２ｂは、チャネル部５２１を構成するナノシートからのエピタキシャル成長によって、形成される。パッド５２７ａ，５２７ｂは、チャネル部５２６を構成するナノシートからのエピタキシャル成長によって、形成される。
　ゲート配線５３１は、ナノシートで構成されたチャネル部５２１のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２１を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ２の側の面が、ゲート配線５３１によって覆われておらず、ゲート配線５３１から露出している。すなわち、図１３（ｂ）の断面図では、ゲート配線５３１は、チャネル部５２１を構成するナノシートの図面右側は覆っておらず、図面上側、左側および下側を覆っている。ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の反対側に長さＯＬだけオーバーラップしている。
　ゲート配線５３２は、ナノシートで構成されたチャネル部５２６のＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ただし、チャネル部５２６を構成するナノシートは、Ｙ方向におけるトランジスタＴＲ１の側の面は、ゲート配線５３２によって覆われておらず、ゲート配線５３２から露出している。すなわち、図１３（ｂ）の断面図では、ゲート配線５３２は、チャネル部５２６を構成するナノシートの図面左側は覆っておらず、図面上側、右側および下側を覆っている。ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の反対側に長さＯＬだけオーバーラップしている。
　各ナノシートの幅（Ｙ方向におけるサイズ）をＷ、高さ（Ｚ方向のサイズ）をＨとすると、ゲート実効幅Ｗｅｆｆは、
　Ｗｅｆｆ＝２×Ｗ+Ｈ
となる。トランジスタＴＲ１，ＴＲ２のチャネル部５２１，５２６は３枚のナノシートによって構成されているので、トランジスタＴＲ１，ＴＲ２のゲート実効幅は、
　３×（２×Ｗ＋Ｈ）
となる。
　図１３の構造によると、ゲート配線５３１は、チャネル部５２１を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ２の側にオーバーラップしていない。また、ゲート配線５３２は、チャネル部５２６を構成するナノシートに対して、Ｙ方向におけるトランジスタＴＲ１の側にオーバーラップしていない。これにより、トランジスタＴＲ１，ＴＲ２をより近づけることが可能になり、小面積化が実現できる。
　なお、トランジスタのチャネル部を構成するナノシートの枚数は、３枚に限られるものではない。すなわち、ナノシートは、１枚のシート構造からなるものであってよいし、平面視で重なる複数枚のシート構造からなるものであってもよい。また、図１３（ｂ）では、ナノシートの断面形状は長方形として図示しているが、これに限られるものではなく、ナノシートの断面形状は、例えば、正方形、円形、楕円形等であってもよい。
　また、半導体集積回路装置内には、フォークシートＦＥＴと、ゲート配線がナノシートの全周囲を囲んでいるナノシートＦＥＴとが、混在していてもかまわない。
　本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　また、本明細書では、トランジスタのソースおよびドレインのことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。
　（第１実施形態）
　図１および図２は第１実施形態に係る容量素子のレイアウト構造の例を示す図であり、図１は平面図、図２（ａ），（ｂ）は平面視縦方向における断面図である。図２（ａ）は線Ｙ１－Ｙ１’の断面、図２（ｂ）は線Ｙ２－Ｙ２’の断面である。
　なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（第３方向に相当）としている。
　図３は図１および図２に示す容量素子の構成を示す回路図である。本実施形態に係る半導体集積回路装置は、図３に示す容量素子を備える。ノードＩＮ１，ＩＮ２は、例えば、信号が与えられる。あるいは、ノードＩＮ１，ＩＮ２は、電源線と接続される。この場合は、容量素子は電源間容量として機能する。以降に示す容量素子に関しても、同様である。
　図３の容量素子は２個のノードＩＮ１に接続されている。一方のノードＩＮ１とノードＩＮ２との間に、Ｎ導電型のトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４が配置されている。トランジスタＮ１１，Ｎ１３のゲートはノードＩＮ１と接続されている。トランジスタＮ１２，Ｎ１４のゲートはノードＩＮ２と接続されている。トランジスタＮ１１，Ｎ１２は両方のノードが互いに接続されている。トランジスタＮ１３，Ｎ１４は両方のノードが互いに接続されている。トランジスタＮ１１，Ｎ１３は一方のノードを共有しており、トランジスタＮ１２，Ｎ１４は一方のノードを共有している。
　また、他方のノードＩＮ１とノードＩＮ２との間に、Ｎ導電型のトランジスタＮ１５，Ｎ１６，Ｎ１７，Ｎ１８が配置されている。トランジスタＮ１５～Ｎ１８の接続関係は、トランジスタＮ１１～Ｎ１４の接続関係と同様であり、ここではその詳細は省略する。
　図３の構成では、トランジスタＮ１１～Ｎ１４，Ｎ１５～Ｎ１８に印加される電圧は、ノードＩＮ１－ＩＮ２間の電圧の１／２となる。このため、この容量素子は、トランジスタＮ１１～Ｎ１４，Ｎ１５～Ｎ１８の耐圧よりも高い電圧が印加可能になる。
　図３の容量素子は、ソースおよびドレインが互いに接続された２個のトランジスタからなる容量構造が、ノードＩＮ１とノードＩＮ２との間に、４個設けられた構成になっている。すなわち、図３の容量素子は、トランジスタＮ１１，Ｎ１２からなる容量構造、トランジスタＮ１３，Ｎ１４からなる容量構造、トランジスタＮ１５，Ｎ１６からなる容量構造、および、トランジスタＮ１７，Ｎ１８からなる容量構造を備えている。
　図１に示すように、Ｎ型トランジスタＮ１１～Ｎ１８がＸ方向に２列、Ｙ方向に４列、並んでいる。すなわち、トランジスタＮ１１，Ｎ１３がＸ方向に並び、トランジスタＮ１２，Ｎ１４がＸ方向に並び、トランジスタＮ１５，Ｎ１７がＸ方向に並び、トランジスタＮ１６，Ｎ１８がＸ方向に並んでいる。トランジスタＮ１１，Ｎ１２，Ｎ１５，Ｎ１６はＹ方向に１列に並んでいる。トランジスタＮ１３，Ｎ１４，Ｎ１７，Ｎ１８はＹ方向に１列に並んでいる。
　トランジスタＮ１１～Ｎ１４は、チャネル部として、平面視で重なる３枚のシート構造からなるナノシート２１ａ，２１ｃ，２１ｂ，２１ｄをそれぞれ有する。トランジスタＮ１５～Ｎ１８は、チャネル部として、平面視で重なる３枚のシート構造からなるナノシート２６ａ，２６ｃ，２６ｂ，２６ｄをそれぞれ有する。すなわち、トランジスタＮ１１～Ｎ１４，Ｎ１５～Ｎ１８はナノシートＦＥＴである。
　図１に示すように、ナノシート２１ａの図面左側、ナノシート２１ａ，２１ｂの間、ナノシート２１ｂの図面右側に、３枚のシート構造に接続された一体構造の半導体層からなるパッド２２ａ，２２ｂ，２２ｃがそれぞれ形成されている。パッド２２ａ，２２ｂは、トランジスタＮ１１のソース領域およびドレイン領域となる。パッド２２ｂ，２２ｃは、トランジスタＮ１３のソース領域およびドレイン領域となる。ナノシート２１ｃの図面左側、ナノシート２１ｃ，２１ｄの間、ナノシート２１ｄの図面右側に、３枚のシート構造に接続された一体構造の半導体層からなるパッド２２ｄ，２２ｅ，２２ｆがそれぞれ形成されている。パッド２２ｄ，２２ｅは、トランジスタＮ１２のソース領域およびドレイン領域となる。パッド２２ｅ，２２ｆは、トランジスタＮ１４のソース領域およびドレイン領域となる。
　ナノシート２６ａの図面左側、ナノシート２６ａ，２６ｂの間、ナノシート２６ｂの図面右側に、３枚のシート構造に接続された一体構造の半導体層からなるパッド２７ａ，２７ｂ，２７ｃがそれぞれ形成されている。パッド２７ａ，２７ｂは、トランジスタＮ１５のソース領域およびドレイン領域となる。パッド２７ｂ，２７ｃは、トランジスタＮ１７のソース領域およびドレイン領域となる。ナノシート２６ｃの図面左側、ナノシート２６ｃ，２６ｄの間、ナノシート２６ｄの図面右側に、３枚のシート構造に接続された一体構造の半導体層からなるパッド２７ｄ，２７ｅ，２７ｆがそれぞれ形成されている。パッド２７ｄ，２７ｅは、トランジスタＮ１６のソース領域およびドレイン領域となる。パッド２７ｅ，２７ｆは、トランジスタＮ１８のソース領域およびドレイン領域となる。
　トランジスタＮ１１，Ｎ１３の領域に、Ｙ方向に並列に延びるゲート配線３１ａ，３１ｂが形成されている。トランジスタＮ１２，Ｎ１４，Ｎ１５，Ｎ１７の領域に、Ｙ方向に並列に延びるゲート配線３２ａ，３２ｂが形成されている。トランジスタＮ１６，Ｎ１８の領域に、Ｙ方向に並列に延びるゲート配線３３ａ，３３ｂが形成されている。ゲート配線３１ａ，３２ａ，３３ａはＹ方向に１列に並んでいる。ゲート配線３１ｂ，３２ｂ，３３ｂはＹ方向に１列に並んでいる。また、ゲート配線３１ａ，３１ｂのＸ方向における両側に、ダミーゲート配線３６ａ，３６ｂが形成されている。ゲート配線３２ａ，３２ｂのＸ方向における両側に、ダミーゲート配線３６ｃ，３６ｄが形成されている。ゲート配線３３ａ，３３ｂのＸ方向における両側に、ダミーゲート配線３６ｅ，３６ｆが形成されている。
　ゲート配線３１ａは、トランジスタＮ１１のナノシート２１ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３１ａは、トランジスタＮ１１のゲートとなる。ゲート配線３１ｂは、トランジスタＮ１３のナノシート２１ｂのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３１ｂは、トランジスタＮ１３のゲートとなる。
　ゲート配線３２ａは、トランジスタＮ１２のナノシート２１ｃおよびトランジスタＮ１５のナノシート２６ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３２ａは、トランジスタＮ１２，Ｎ１５のゲートとなる。ゲート配線３２ｂは、トランジスタＮ１４のナノシート２１ｄおよびトランジスタＮ１７のナノシート２６ｂのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３２ｂは、トランジスタＮ１４，Ｎ１７のゲートとなる。
　ゲート配線３３ａは、トランジスタＮ１６のナノシート２６ｃのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３３ａは、トランジスタＮ１６のゲートとなる。ゲート配線３３ｂは、トランジスタＮ１８のナノシート２６ｄのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線３３ｂは、トランジスタＮ１８のゲートとなる。
　ローカル配線層に、Ｙ方向に並列に延びるローカル配線４１ａ，４１ｂ，４１ｃ、および、Ｙ方向に並列に延びるローカル配線４６ａ，４６ｂ，４６ｃが形成されている。ローカル配線４１ａは、パッド２２ａ，２２ｄと接続されている。ローカル配線４１ｂは、パッド２２ｂ，２２ｅと接続されている。ローカル配線４１ｃは、パッド２２ｃ，２２ｆと接続されている。ローカル配線４６ａは、パッド２７ａ，２７ｄと接続されている。ローカル配線４６ｂは、パッド２７ｂ，２７ｅと接続されている。ローカル配線４６ｃは、パッド２７ｃ，２７ｆと接続されている。
　Ｍ１配線層において、Ｘ方向に延びるメタル配線５１，５２，５３が形成されてている。メタル配線５１，５３が、容量素子のノードＩＮ１に対応しており、メタル配線５２が、容量素子のノードＩＮ２に対応している。メタル配線５１は、ゲート配線３１ａ，３１ｂとビアを介して接続されている。メタル配線５２は、ゲート配線３２ａ，３２ｂとビアを介して接続されている。メタル配線５３は、ゲート配線３３ａ，３３ｂとビアを介して接続されている。
　ここで、ナノシート２１ａとナノシート２１ｃとはＹ方向において対向している。ナノシート２１ａは、Ｙ方向におけるナノシート２１ｃ側の面が、ゲート配線３１ａによって覆われておらず、ゲート配線３１ａから露出している。ナノシート２１ｃは、Ｙ方向におけるナノシート２１ａ側の面が、ゲート配線３２ａによって覆われておらず、ゲート配線３２ａから露出している。同様に、ナノシート２１ｂとナノシート２１ｄとはＹ方向において対向している。ナノシート２１ｂは、Ｙ方向におけるナノシート２１ｄ側の面が、ゲート配線３１ｂによって覆われておらず、ゲート配線３１ｂから露出している。ナノシート２１ｄは、Ｙ方向におけるナノシート２１ｂ側の面が、ゲート配線３２ｂによって覆われておらず、ゲート配線３２ｂから露出している。
　また、ナノシート２６ａとナノシート２６ｃとはＹ方向において対向している。ナノシート２６ａは、Ｙ方向におけるナノシート２６ｃ側の面が、ゲート配線３２ａによって覆われておらず、ゲート配線３２ａから露出している。ナノシート２６ｃは、Ｙ方向におけるナノシート２６ａ側の面が、ゲート配線３３ａによって覆われておらず、ゲート配線３３ａから露出している。同様に、ナノシート２６ｂとナノシート２６ｄとはＹ方向において対向している。ナノシート２６ｂは、Ｙ方向におけるナノシート２６ｄ側の面が、ゲート配線３２ｂによって覆われておらず、ゲート配線３２ｂから露出している。ナノシート２６ｄは、Ｙ方向におけるナノシート２６ｂ側の面が、ゲート配線３３ｂによって覆われておらず、ゲート配線３３ｂから露出している。
　トランジスタＮ１１，Ｎ１３のゲートとトランジスタＮ１２，Ｎ１４のゲートには、互いに異なる信号が与えられる。このため、ゲート配線３１ａとゲート配線３２ａとは分離する必要があり、ゲート配線３１ｂとゲート配線３２ｂとは分離する必要がある。一方、上のような構成によって、ナノシート２１ａ，２１ｃ間の距離、および、ナノシート２１ｂ，２１ｄ間の距離を小さくすることができる（ｄ１＜ｄ２）。同様に、トランジスタＮ１５，Ｎ１７のゲートとトランジスタＮ１６，Ｎ１８のゲートには、互いに異なる信号が与えられる。このため、ゲート配線３２ａとゲート配線３３ａとは分離する必要があり、ゲート配線３２ｂとゲート配線３３ｂとは分離する必要がある。一方、上のような構成によって、ナノシート２６ａ，２６ｃ間の距離、および、ナノシート２６ｂ，２６ｄ間の距離を小さくすることができる。
　したがって、ノードＩＮ１，ＩＮ２間に配置されるトランジスタのゲートを、小さなナノシート間距離によって分離することができるので、容量素子のＹ方向におけるサイズを縮小することができる。
　以上のように本実施形態によると、容量素子を構成する容量構造は、例えば、Ｘ方向に延びているナノシート２１ａ、および、Ｙ方向に延びておりナノシート２１ａの外周を囲うゲート配線３１ａを有するトランジスタＮ１１と、Ｘ方向に延びているナノシート２１ｃ、および、Ｙ方向に延びておりナノシート２１ｃの外周を囲うゲート配線３２ａを有するトランジスタＮ１２とを備える。トランジスタＮ１１，Ｎ１２は、Ｙ方向において隣接しており、両方のノードが互いに接続されている。ナノシート２１ａとナノシート２１ｃとはＹ方向において対向しており、ナノシート２１ａのナノシート２１ｃの面はゲート配線３１ａから露出しており、ナノシート２１ｃのナノシート２１ａ側の面はゲート配線３２ａから露出している。これにより、トランジスタＮ１１のゲートとトランジスタＮ１２のゲートとを分離するために必要となる、ナノシート２１ａとナノシート２１ｃとの間の距離を小さくすることができる。したがって、容量素子のＹ方向におけるサイズを縮小することができるので、フォークシートＦＥＴを用いた高耐圧を有する容量素子のレイアウト構造を、小面積で実現することができる。
　なお、上述の実施形態では、容量構造を構成する２個のトランジスタは、両方のノードすなわちソースおよびドレインの両方が接続されているが、いずれか一方のノードだけが接続されていてもよい。すなわち、容量構造を構成する２個のトランジスタは、少なくともいずれか一方のノードが、接続されていればよい。
　また、上述の実施形態では、Ｘ方向に並ぶトランジスタは、一方のノードを共有しているが、ノードを共有していなくてもよい。
　また、上述の実施形態では、各容量構造は、Ｎ導電型のトランジスタによって構成されているが、Ｐ導電型のトランジスタによって構成されていてもよい。また、容量素子は、Ｎ導電型のトランジスタからなる容量構造と、Ｐ導電型のトランジスタからなる容量構造との両方を備えていてもよい。例えば、図３の容量素子において、上側のＮ導電型トランジスタＮ１１～Ｎ１４をＰ導電型のトランジスタに置き換えてもよい。
　また、上述の実施形態では、容量構造がＸ方向において２個並んでいるが、３個以上並んでいてもよい。また、Ｙ方向において、容量構造をさらに並べてもかまわない。
　（変形例）
　図４は第１実施形態の変形例に係る容量素子のレイアウト構造の例を示す平面図である。図４のレイアウト構造は、図１の容量素子を２個、Ｙ方向に並べて配置したものに相当する。すなわち、容量構造１Ａ，１Ｂはともに、図１の容量素子と同様の構成である。
　図５は図４に示す容量素子の構成を示す回路図である。図５の容量素子は２個のノードＩＮ１に接続されており、一方のノードＩＮ１とノードＩＮ２との間にトランジスタＮ１１～Ｎ１８が配置されており、ノードＩＮ２と他方のノードＩＮ１との間にトランジスタＮ２１～Ｎ２８が配置されている。
　トランジスタＮ１１，Ｎ１３のゲートはノードＩＮ１と接続されている。トランジスタＮ１２，Ｎ１４，Ｎ１５，Ｎ１７のゲートは互いに接続されている。トランジスタＮ１６，Ｎ１８のゲートはノードＩＮ２と接続されている。トランジスタＮ１１，Ｎ１２は両方のノードが互いに接続されている。トランジスタＮ１３，Ｎ１４は両方のノードが互いに接続されている。トランジスタＮ１５，Ｎ１６は両方のノードが互いに接続されている。トランジスタＮ１７，Ｎ１８は両方のノードが互いに接続されている。トランジスタＮ１１，Ｎ１３は一方のノードを共有しており、トランジスタＮ１２，Ｎ１４は一方のノードを共有している。トランジスタＮ１５，Ｎ１７は一方のノードを共有しており、トランジスタＮ１６，Ｎ１８は一方のノードを共有している。
　トランジスタＮ２１，Ｎ２３のゲートはノードＩＮ２と接続されている。トランジスタＮ２２，Ｎ２４，Ｎ２５，Ｎ２７のゲートは互いに接続されている。トランジスタＮ２６，Ｎ２８のゲートはノードＩＮ１と接続されている。トランジスタＮ２１，Ｎ２２は両方のノードが互いに接続されている。トランジスタＮ２３，Ｎ２４は両方のノードが互いに接続されている。トランジスタＮ２５，Ｎ２６は両方のノードが互いに接続されている。トランジスタＮ２７，Ｎ２８は両方のノードが互いに接続されている。トランジスタＮ２１，Ｎ２３は一方のノードを共有しており、トランジスタＮ２２，Ｎ２４は一方のノードを共有している。トランジスタＮ２５，Ｎ２７は一方のノードを共有しており、トランジスタＮ２６，Ｎ２８は一方のノードを共有している。
　図５の構成では、ノードＩＮ１とノードＩＮ２との間に、トランジスタが４段、直列に接続されている。すなわち、トランジスタＮ１１～Ｎ１８，Ｎ２１～Ｎ２８に印加される電圧は、ノードＩＮ１－ＩＮ２間の電圧の１／４となる。このため、この容量素子は、トランジスタＮ１１～Ｎ１８，Ｎ２１～Ｎ２８の耐圧よりも高い電圧が印加可能になる。
　図４のレイアウト構造では、Ｍ１配線層において、Ｘ方向に延びるメタル配線５１，５２，５３，５４，５５が形成されている。メタル配線５１，５５が、容量素子のノードＩＮ１に対応しており、メタル配線５３が、容量素子のノードＩＮ２に対応している。
　容量構造１Ａ，１Ｂはともに、図１の容量素子と同様の構成である。このため、上述の実施形態と同様に、ノードＩＮ１，ＩＮ２間に配置されるトランジスタのゲートを、小さなナノシート間距離によって分離することができるので、容量素子のＹ方向におけるサイズを縮小することができる。
　なお、ノードＩＮ１とノードＩＮ２との間に直列接続するトランジスタの段数は、４段に限られるものではなく、４段より多い段数としてもよい。また、トランジスタを３段など奇数段、直列に接続した構成とすることも可能である。この場合は、ノードＩＮ１，ＩＮ２の一方が、トランジスタのゲートではなく、ノードに接続される。
　（第２実施形態）
　図６および図７は第２実施形態に係る容量素子のレイアウト構造の例を示す図であり、図６は平面図、図７は平面視縦方向における断面図である。図７は線Ｙ３－Ｙ３‘の断面である。
　図８は図６および図７に示す容量素子の構成を示す回路図である。ノードＩＮ１とノードＩＮ２との間に、Ｎ導電型のトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ１６，Ｎ１７，Ｎ１８が配置されている。トランジスタＮ１１，Ｎ１３，Ｎ１５，Ｎ１７のゲートはノードＩＮ１と接続されている。トランジスタＮ１２，Ｎ１４，Ｎ１６，Ｎ１８のゲートはノードＩＮ２と接続されている。トランジスタＮ１１，Ｎ１５は両方のノードが互いに接続されている。トランジスタＮ１２，Ｎ１６は両方のノードが互いに接続されている。トランジスタＮ１３，Ｎ１７は両方のノードが互いに接続されている。トランジスタＮ１４，Ｎ１８は両方のノードが互いに接続されている。トランジスタＮ１１，Ｎ１２は一方のノードを共有しており、トランジスタＮ１２，Ｎ１３は一方のノードを共有しており、トランジスタＮ１３，Ｎ１４は一方のノードを共有している。トランジスタＮ１５，Ｎ１６は一方のノードを共有しており、トランジスタＮ１６，Ｎ１７は一方のノードを共有しており、トランジスタＮ１７，Ｎ１８は一方のノードを共有している。
　図８の容量素子は、一方のノードが互いに接続された２個のトランジスタからなる容量構造が、ノードＩＮ１とノードＩＮ２との間に、４個設けられた構成になっている。すなわち、図８の容量素子は、トランジスタＮ１１，Ｎ１２からなる容量構造、トランジスタＮ１３，Ｎ１４からなる容量構造、トランジスタＮ１５，Ｎ１６からなる容量構造、および、トランジスタＮ１７，Ｎ１８からなる容量構造を備えている。
　図６に示すように、Ｎ型トランジスタＮ１１～Ｎ１８がＸ方向に４列、Ｙ方向に２列、並んでいる。すなわち、トランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４がＸ方向に並び、トランジスタＮ１５，Ｎ１６，Ｎ１７，Ｎ１８がＸ方向に並んでいる。トランジスタＮ１１，Ｎ１５がＹ方向に並び、トランジスタＮ１２，Ｎ１６がＹ方向に並び、トランジスタＮ１３，Ｎ１７がＹ方向に並び、トランジスタＮ１４，Ｎ１８がＹ方向に並んでいる。
　トランジスタＮ１１～Ｎ１４は、チャネル部として、平面視で重なる３枚のシート構造からなるナノシート１２１ａ，１２１ｂ，１２１ｃ，１２１ｄをそれぞれ有する。トランジスタＮ１５～Ｎ１８は、チャネル部として、平面視で重なる３枚のシート構造からなるナノシート１２６ａ，１２６ｂ，１２６ｃ，１２６ｄをそれぞれ有する。すなわち、トランジスタＮ１１～Ｎ１４，Ｎ１５～Ｎ１８はナノシートＦＥＴである。
　図６に示すように、ナノシート１２１ａの図面左側、ナノシート１２１ａ，１２１ｂの間、ナノシート１２１ｂ，１２１ｃの間、ナノシート１２１ｃ，１２１ｄの間、ナノシート１２１ｄの図面右側に、３枚のシート構造に接続された一体構造の半導体層からなるパッド１２２ａ，１２２ｂ，１２２ｃ，１２２ｄ，１２２ｅがそれぞれ形成されている。パッド１２２ａ，１２２ｂは、トランジスタＮ１１のソース領域およびドレイン領域となる。パッド１２２ｂ，１２２ｃは、トランジスタＮ１２のソース領域およびドレイン領域となる。パッド１２２ｃ，１２２ｄは、トランジスタＮ１３のソース領域およびドレイン領域となる。パッド１２２ｄ，１２２ｅは、トランジスタＮ１４のソース領域およびドレイン領域となる。
　ナノシート１２６ａの図面左側、ナノシート１２６ａ，１２６ｂの間、ナノシート１２６ｂ，１２６ｃの間、ナノシート１２６ｃ，１２６ｄの間、ナノシート１２６ｄの図面右側に、３枚のシート構造に接続された一体構造の半導体層からなるパッド１２７ａ，１２７ｂ，１２７ｃ，１２７ｄ，１２７ｅがそれぞれ形成されている。パッド１２７ａ，１２７ｂは、トランジスタＮ１５のソース領域およびドレイン領域となる。パッド１２７ｂ，１２７ｃは、トランジスタＮ１６のソース領域およびドレイン領域となる。パッド１２７ｃ，１２７ｄは、トランジスタＮ１７のソース領域およびドレイン領域となる。パッド１２７ｄ，１２７ｅは、トランジスタＮ１８のソース領域およびドレイン領域となる。
　トランジスタＮ１１～Ｎ１４の領域に、Ｙ方向に並列に延びるゲート配線１３１ａ，１３１ｂ，１３１ｃ，１３１ｄが形成されている。トランジスタＮ１５～Ｎ１８の領域に、Ｙ方向に延びるゲート配線１３２ａ，１３２ｂ，１３２ｃ，１３２ｄが形成されている。ゲート配線１３１ａ，１３２ａはＹ方向に１列に並んでいる。ゲート配線１３１ｂ，１３２ｂはＹ方向に１列に並んでいる。ゲート配線１３１ｃ，１３２ｃはＹ方向に１列に並んでいる。ゲート配線１３１ｄ，１３２ｄはＹ方向に１列に並んでいる。また、ゲート配線１３１ａ～１３１ｄ，１３２ａ～１３２ｄのＸ方向における両側に、ダミーゲート配線１３６ａ，１３６ｂが形成されている。
　ゲート配線１３１ａは、トランジスタＮ１１のナノシート１２１ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３１ａは、トランジスタＮ１１のゲートとなる。同様に、ゲート配線１３１ｂ，１３１ｃ，１３１ｄは、それぞれ、トランジスタＮ１２，Ｎ１３，Ｎ１４のナノシート１２１ｂ，１２１ｃ，１２１ｄのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３１ｂ，１３１ｃ，１３１ｄは、それぞれ、トランジスタＮ１２，Ｎ１３，Ｎ１４のゲートとなる。
　ゲート配線１３２ａは、トランジスタＮ１５のナノシート１２６ａのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３２ａは、トランジスタＮ１５のゲートとなる。同様に、ゲート配線１３２ｂ，１３２ｃ，１３２ｄは、それぞれ、トランジスタＮ１６，Ｎ１７，Ｎ１８のナノシート１２６ｂ，１２６ｃ，１２６ｄのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１３２ｂ，１３２ｃ，１３２ｄは、それぞれ、トランジスタＮ１６，Ｎ１７，Ｎ１８のゲートとなる。
　Ｙ方向に並ぶゲート配線１３１ａ，１３２ａは、ゲート配線１３１ａとゲート配線１３２ａとの間に形成されたゲート接続部としてのブリッジ部１３３ａを介して、接続されている。Ｙ方向に並ぶゲート配線１３１ｂ，１３２ｂは、ゲート配線１３１ｂとゲート配線１３２ｂとの間に形成されたブリッジ部１３３ｂを介して、接続されている。Ｙ方向に並ぶゲート配線１３１ｃ，１３２ｃは、ゲート配線１３１ｃとゲート配線１３２ｃとの間に形成されたブリッジ部１３３ｃを介して、接続されている。Ｙ方向に並ぶゲート配線１３１ｄ，１３２ｄは、ゲート配線１３１ｄとゲート配線１３２ｄとの間に形成されたブリッジ部１３３ｄを介して、接続されている。
　ローカル配線層に、Ｙ方向に延びるローカル配線１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ，１４１ｅが形成されている。ローカル配線１４１ａは、パッド１２２ａ，１２７ａと接続されている。ローカル配線１４１ｂは、パッド１２２ｂ，１２７ｂと接続されている。ローカル配線１４１ｃは、パッド１２２ｃ，１２７ｃと接続されている。ローカル配線１４１ｄは、パッド１２２ｄ，１２７ｄと接続されている。ローカル配線１４１ｅは、パッド１２２ｅ，１２７ｅと接続されている。
　Ｍ１配線層において、Ｘ方向に延びるメタル配線１５１，１５２が形成されている。メタル配線１５２が、容量素子のノードＩＮ１に対応しており、メタル配線１５１が、容量素子のノードＩＮ２に対応している。メタル配線１５１は、ゲート配線１３１ｂ，１３１ｄとビアを介して接続されている。メタル配線１５２は、ゲート配線１３２ａ，１３２ｃとビアを介して接続されている。
　ここで、ナノシート１２１ａとナノシート１２６ａとはＹ方向において対向している。ナノシート１２１ａは、Ｙ方向におけるナノシート１２６ａ側の面が、ゲート配線１３１ａによって覆われておらず、ゲート配線１３１ａから露出している。ナノシート１２６ａは、Ｙ方向におけるナノシート１２１ａ側の面が、ゲート配線１３２ａによって覆われておらず、ゲート配線１３２ａから露出している。
　同様に、ナノシート１２１ｂとナノシート１２６ｂとはＹ方向において対向している。ナノシート１２１ｃとナノシート１２６ｃとはＹ方向において対向している。ナノシート１２１ｄとナノシート１２６ｄとはＹ方向において対向している。そして、ナノシート１２１ｂ，１２１ｃ，１２１ｄは、それぞれ、Ｙ方向におけるナノシート１２６ｂ，１２６ｃ，１２６ｄ側の面が、ゲート配線１３１ｂ，１３１ｃ，１３１ｄによって覆われておらず、ゲート配線１３１ｂ，１３１ｃ，１３１ｄから露出している。ナノシート１２６ｂ，１２６ｃ，１２６ｄは、Ｙ方向におけるナノシート１２１ｂ，１２１ｃ，１２１ｄ側の面が、ゲート配線１３２ｂ，１３２ｃ，１３２ｄによって覆われておらず、ゲート配線１３２ｂ，１３２ｃ，１３２ｄから露出している。
　上のような構成によって、トランジスタＮ１１～Ｎ１４とトランジスタＮ１５～Ｎ１８との間の距離を小さくすることができる（ｄ１＜ｄ２）。したがって、容量素子のＹ方向におけるサイズを縮小することができる。
　以上のように本実施形態によると、容量素子を構成する容量構造は、例えば、Ｘ方向に延びているナノシート１２１ａ、および、Ｙ方向に延びておりナノシート１２１ａの外周を囲うゲート配線１３１ａを有するトランジスタＮ１１と、Ｘ方向に延びているナノシート１２１ｂ、および、Ｙ方向に延びておりナノシート１２１ｂの外周を囲うゲート配線１３１ｂを有するトランジスタＮ１２とを備える。トランジスタＮ１１，Ｎ１２は、Ｘ方向において隣接しており、一方のノードが互いに接続されている。そして、ナノシート１２１ａのＹ方向における第１側（ここでは図面下側）の面はゲート配線１３１ａから露出しており、ナノシート１２１ｂのＹ方向における、同じ第１側（ここでは図面下側）の面はゲート配線１３１ｂから露出している。これにより、当該容量構造と、Ｙ方向の第１側に隣接するトランジスタＮ１５，Ｎ１６からなる容量構造との間の距離を、小さくすることができる。したがって、容量素子のＹ方向におけるサイズを縮小することができる。
　また、トランジスタＮ１５，Ｎ１６からなる容量構造では、ナノシート１２６ａのＹ方向における第１側（ここでは図面上側）の面はゲート配線１３２ａから露出しており、ナノシート１２６ｂのＹ方向における、同じ第１側（ここでは図面上側）の面はゲート配線１３２ｂから露出している。これにより、当該容量構造と、Ｙ方向の第１側に隣接するトランジスタＮ１１，Ｎ１２からなる容量構造との間の距離を、小さくすることができる。したがって、容量素子のＹ方向におけるサイズを縮小することができる。
　なお、上述の実施形態では、各容量構造は、Ｎ導電型のトランジスタによって構成されているが、Ｐ導電型のトランジスタによって構成されていてもよい。また、容量素子は、Ｎ導電型のトランジスタからなる容量構造と、Ｐ導電型のトランジスタからなる容量構造との両方を備えていてもよい。
　また、上述の実施形態では、容量構造がＸ方向において２個並んでいるが、３個以上並んでいてもよい。また、Ｙ方向においても、容量構造をさらに並べてもかまわない。
　（第３実施形態）
　図９は第３実施形態に係る容量素子のレイアウト構造の例を示す図である。図１０は図９に示す容量素子の構成を示す回路図である。本実施形態に係る半導体集積回路装置は、図１０に示す容量素子を備える。ノードＩＮ１，ＩＮ２は、例えば、信号が与えられる。あるいは、ノードＩＮ１，ＩＮ２は、電源線と接続される。この場合は、容量素子は電源間容量として機能する。
　図１０の容量素子は２個のノードＩＮ１に接続されている。一方のノードＩＮ１とノードＩＮ２との間に、Ｎ導電型のトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４が配置されている。トランジスタＮ１１，Ｎ１３の両方のノードはノードＩＮ１と接続されている。トランジスタＮ１２，Ｎ１４の両方のノードはノードＩＮ２と接続されている。トランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４のゲートは互いに接続されている。
　ノードＩＮ２と他方のノードＩＮ１との間に、Ｎ導電型のトランジスタＮ１５，Ｎ１６，Ｎ１７，Ｎ１８が配置されている。トランジスタＮ１５，Ｎ１７の両方のノードはノードＩＮ２と接続されている。トランジスタＮ１６，Ｎ１８の両方のノードはノードＩＮ１と接続されている。トランジスタＮ１５，Ｎ１６，Ｎ１７，Ｎ１８のゲートは互いに接続されている。
　図１０の構成では、トランジスタＮ１１～Ｎ１８に印加される電圧は、ノードＩＮ１－ＩＮ２間の電圧の１／２となる。このため、この容量素子は、トランジスタＮ１１～Ｎ１８の耐圧よりも高い電圧が印加可能になる。
　図１０の容量素子は、ゲートが互いに接続された２個のトランジスタからなる容量構造が、ノードＩＮ１とノードＩＮ２との間に、４個設けられた構成になっている。すなわち、図１０の容量素子は、トランジスタＮ１１，Ｎ１２からなる容量構造、トランジスタＮ１３，Ｎ１４からなる容量構造、トランジスタＮ１５，Ｎ１６からなる容量構造、および、トランジスタＮ１７，Ｎ１８からなる容量構造を備えている。
　図９に示すように、Ｎ型トランジスタＮ１１～Ｎ１８がＸ方向に２列、Ｙ方向に４列、並んでいる。すなわち、トランジスタＮ１１，Ｎ１３がＸ方向に並び、トランジスタＮ１２，Ｎ１４がＸ方向に並び、トランジスタＮ１５，Ｎ１７がＸ方向に並び、トランジスタＮ１６，Ｎ１８がＸ方向に並んでいる。トランジスタＮ１１，Ｎ１２，Ｎ１５，Ｎ１６はＹ方向に１列に並んでいる。トランジスタＮ１３，Ｎ１４，Ｎ１７，Ｎ１８はＹ方向に１列に並んでいる。
　トランジスタＮ１１～Ｎ１４は、チャネル部として、平面視で重なる３枚のシート構造からなるナノシート２２１ａ，２２１ｂ，２２１ｃ，２２１ｄをそれぞれ有する。トランジスタＮ１５～Ｎ１８は、チャネル部として、平面視で重なる３枚のシート構造からなるナノシート２２６ａ，２２６ｂ，２２６ｃ，２２６ｄをそれぞれ有する。すなわち、トランジスタＮ１１～Ｎ１４，Ｎ１５～Ｎ１８はナノシートＦＥＴである。
　図９に示すように、ナノシート２２１ａの図面左側、ナノシート２２１ａ，２２１ｂの間、ナノシート２２１ｂの図面右側に、３枚のシート構造に接続された一体構造の半導体層からなるパッド２２２ａ，２２２ｂ，２２２ｃがそれぞれ形成されている。パッド２２２ａ，２２２ｂは、トランジスタＮ１１のソース領域およびドレイン領域となる。パッド２２２ｂ，２２２ｃは、トランジスタＮ１３のソース領域およびドレイン領域となる。ナノシート２２１ｃの図面左側、ナノシート２２１ｃ，２２１ｄの間、ナノシート２２１ｄの図面右側に、３枚のシート構造に接続された一体構造の半導体層からなるパッド２２２ｄ，２２２ｅ，２２２ｆがそれぞれ形成されている。パッド２２２ｄ，２２２ｅは、トランジスタＮ１２のソース領域およびドレイン領域となる。パッド２２２ｅ，２２２ｆは、トランジスタＮ１４のソース領域およびドレイン領域となる。
　ナノシート２２６ａの図面左側、ナノシート２２６ａ，２２６ｂの間、ナノシート２２６ｂの図面右側に、３枚のシート構造に接続された一体構造の半導体層からなるパッド２２７ａ，２２７ｂ，２２７ｃがそれぞれ形成されている。パッド２２７ａ，２２７ｂは、トランジスタＮ１５のソース領域およびドレイン領域となる。パッド２２７ｂ，２２７ｃは、トランジスタＮ１７のソース領域およびドレイン領域となる。ナノシート２２６ｃの図面左側、ナノシート２２６ｃ，２２６ｄの間、ナノシート２２６ｄの図面右側に、３枚のシート構造に接続された一体構造の半導体層からなるパッド２２７ｄ，２２７ｅ，２２７ｆがそれぞれ形成されている。パッド２２７ｄ，２２７ｅは、トランジスタＮ１６のソース領域およびドレイン領域となる。パッド２２７ｅ，２２７ｆは、トランジスタＮ１８のソース領域およびドレイン領域となる。
　トランジスタＮ１１～Ｎ１４の領域に、Ｙ方向に並列に延びるゲート配線２３１ａ，２３１ｂが形成されている。トランジスタＮ１５～Ｎ１８の領域に、Ｙ方向に並列に延びるゲート配線２３２ａ，２３２ｂが形成されている。ゲート配線２３１ａ，２３２ａはＹ方向に１列に並んでいる。ゲート配線２３１ｂ，２３２ｂはＹ方向に１列に並んでいる。また、ゲート配線２３１ａ，２３１ｂのＸ方向における両側に、ダミーゲート配線２３６ａ，２３６ｂが形成されている。ゲート配線２３２ａ，２３２ｂのＸ方向における両側に、ダミーゲート配線２３６ｃ，２３６ｄが形成されている。
　ゲート配線２３１ａは、トランジスタＮ１１のナノシート２２１ａおよびトランジスタＮ１２のナノシート２２１ｃのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３１ａは、トランジスタＮ１１，Ｎ１２のゲートとなる。ゲート配線２３１ｂは、トランジスタＮ１３のナノシート２２１ｂおよびトランジスタＮ１４のナノシート２２１ｄのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３１ｂは、トランジスタＮ１３，Ｎ１４のゲートとなる。
　ゲート配線２３２ａは、トランジスタＮ１５のナノシート２２６ａおよびトランジスタＮ１６のナノシート２２６ｃのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３２ａは、トランジスタＮ１５，Ｎ１６のゲートとなる。ゲート配線２３２ｂは、トランジスタＮ１７のナノシート２２６ｂおよびトランジスタＮ１８のナノシート２２６ｄのＹ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２３２ｂは、トランジスタＮ１７，Ｎ１８のゲートとなる。
　ローカル配線層に、Ｙ方向に並列に延びるローカル配線２４１ａ，２４１ｂ，２４１ｃ、Ｙ方向に並列に延びるローカル配線２４２ａ，２４２ｂ，２４２ｃ、および、Ｙ方向に並列に延びるローカル配線２４３ａ，２４３ｂ，２４３ｃが形成されている。ローカル配線２４１ａは、パッド２２２ａと接続されている。ローカル配線２４１ｂは、パッド２２２ｂと接続されている。ローカル配線２４１ｃは、パッド２２２ｃと接続されている。ローカル配線２４２ａは、パッド２２２ｄ，２２７ａと接続されている。ローカル配線２４２ｂは、パッド２２２ｅ，２２７ｂと接続されている。ローカル配線２４２ｃは、パッド２２２ｆ，２２７ｃと接続されている。ローカル配線２４３ａは、パッド２２７ｄと接続されている。ローカル配線２４３ｂは、パッド２２７ｅと接続されている。ローカル配線２４３ｃは、パッド２２７ｆと接続されている。
　Ｍ１配線層において、Ｘ方向に延びるメタル配線２５１，２５２，２５３，２５４，２５５が形成されている。メタル配線２５１，２５５が、容量素子のノードＩＮ１に対応しており、メタル配線２５３が、容量素子のノードＩＮ２に対応している。メタル配線２５１は、ローカル配線２４１ａ，２４１ｂ，２４１ｃとビアを介して接続されている。メタル配線２５２は、ゲート配線２３１ａ，２３１ｂとビアを介して接続されている。メタル配線２５３は、ローカル配線２４２ａ，２４２ｂ，２４２ｃとビアを介して接続されている。メタル配線２５４は、ゲート配線２３２ａ，２３２ｂとビアを介して接続されている。メタル配線２５５は、ローカル配線２４３ａ，２４３ｂ，２４３ｃとビアを介して接続されている。
　ここで、ナノシート２２１ｃとナノシート２２６ａとはＹ方向において対向している。ナノシート２２１ｃは、Ｙ方向におけるナノシート２２６ａ側の面が、ゲート配線２３１ａによって覆われておらず、ゲート配線２３１ａから露出している。ナノシート２２６ａは、Ｙ方向におけるナノシート２２１ｃ側の面が、ゲート配線２３２ａによって覆われておらず、ゲート配線２３２ａから露出している。同様に、ナノシート２２１ｄとナノシート２２６ｂとはＹ方向において対向している。ナノシート２２１ｄは、Ｙ方向におけるナノシート２２６ｂ側の面が、ゲート配線２３１ｂによって覆われておらず、ゲート配線２３１ｂから露出している。ナノシート２２６ｂは、Ｙ方向におけるナノシート２２１ｄ側の面が、ゲート配線２３２ｂによって覆われておらず、ゲート配線２３２ｂから露出している。
　また、ナノシート２２１ａは、Ｙ方向における図面上側の面が、ゲート配線２３１ａによって覆われておらず、ゲート配線２３１ａから露出している。ナノシート２２１ｂは、Ｙ方向における図面上側の面が、ゲート配線２３１ｂによって覆われておらず、ゲート配線２３１ｂから露出している。ナノシート２２６ｃは、Ｙ方向における図面下側の面が、ゲート配線２３２ａによって覆われておらず、ゲート配線２３２ａから露出している。ナノシート２２６ｄは、Ｙ方向における図面下側の面が、ゲート配線２３２ｂによって覆われておらず、ゲート配線２３２ｂから露出している。
　図１０の回路では、トランジスタＮ１１～Ｎ１４のゲートとトランジスタＮ１５～Ｎ１８のゲートとは分離されている。このため、ゲート配線２３１ａとゲート配線２３２ａとは分離する必要があり、ゲート配線２３１ｂとゲート配線２３２ｂとは分離する必要がある。一方、上のような構成によって、ナノシート２２１ｃ，２２６ａ間の距離、および、ナノシート２２１ｄ，２２６ｂ間の距離を小さくすることができる（ｄ１＜ｄ２）。
　したがって、ノードＩＮ２に接続される２つの容量構造に含まれる、隣り合うトランジスタのゲートを、小さなナノシート間距離によって分離することができるので、容量素子のＹ方向におけるサイズを縮小することができる。
　以上のように本実施形態によると、容量素子を構成する容量構造は、例えば、Ｘ方向に延びているナノシート２２１ａを有するトランジスタＮ１１と、Ｘ方向に延びているナノシート２２１ｃを有するトランジスタＮ１２とを備える。トランジスタＮ１１，Ｎ１２は、Ｙ方向において隣接しており、ゲート配線２３１ａがナノシート２２１ａ，２２１ｃの外周を囲うように形成されている。そして、ナノシート２２１ｃのＹ方向におけるナノシート２２１ａと反対側の面は、ゲート配線２３１ａから露出している。これにより、当該容量構造と、Ｙ方向におけるトランジスタＮ１２側に隣接するトランジスタＮ１５，Ｎ１６からなる容量構造との間の距離を、小さくすることができる。したがって、容量素子のＹ方向におけるサイズを縮小することができるので、フォークシートＦＥＴを用いた高耐圧を有する容量素子のレイアウト構造を、小面積で実現することができる。
　また、トランジスタＮ１５，Ｎ１６からなる容量構造では、ナノシート２２６ａのＹ方向におけるナノシート２２６ｃと反対側の面は、ゲート配線２３２ａから露出している。これにより、当該容量構造と、Ｙ方向におけるトランジスタＮ１５側に隣接するトランジスタＮ１１，Ｎ１２からなる容量構造との間の距離を、小さくすることができる。したがって、容量素子のＹ方向におけるサイズを縮小することができる。
　なお、上述の実施形態において、容量構造を構成する各トランジスタは、両方のノードすなわちソースおよびドレインの両方がノードＩＮ１またはノードＩＮ２に接続されているが、いずれか一方のノードだけが接続されていてもよい。
　また、上述の実施形態では、Ｘ方向に並ぶトランジスタは、ゲート同士が接続されているが、接続されていなくてもよい。
　また、上述の実施形態では、各容量構造は、Ｎ導電型のトランジスタによって構成されているが、Ｐ導電型のトランジスタによって構成されていてもよい。また、容量素子は、Ｎ導電型のトランジスタからなる容量構造と、Ｐ導電型のトランジスタからなる容量構造との両方を備えていてもよい。例えば、図１０の容量素子において、上側のＮ導電型トランジスタＮ１１～Ｎ１４をＰ導電型のトランジスタに置き換えてもよい。
　また、上述の実施形態では、容量構造がＸ方向において２個並んでいるが、３個以上並んでいてもよい。また、Ｙ方向において、容量構造をさらに並べてもかまわない。
　（変形例）
　図１１は第３実施形態の変形例に係る容量素子のレイアウト構造の例を示す図である。図１２は図１１に示す容量素子の構成を示す回路図である。図１１および図１２に示す容量素子は、レイアウト構造および回路構成が、ともに、図９および図１０に示す容量素子と同様である。ただし、図１１および図１２に示す容量素子では、ノードＩＮ１，ＩＮ２との接続関係が、図９および図１０に示す容量素子と異なっている。すなわち、図１１において、メタル配線２５１が、容量素子のノードＩＮ１に対応しており、メタル配線２５５が、容量素子のノードＩＮ２に対応している。
　本変形例では、ノードＩＮ１とノードＩＮ２との間に、Ｎ型トランジスタが４段、直列に接続されている。そして、トランジスタＮ１１，Ｎ１３がノードＩＮ１に接続されており、トランジスタＮ１６，Ｎ１８がノードＩＮ２に接続されている。
　本変形例においても、上述の実施形態と同様に、ノードＩＮ１とノードＩＮ２との間に接続される２つの容量構造に含まれる、隣り合うトランジスタのゲートを、小さなナノシート間距離によって分離することができるので、容量素子のＹ方向におけるサイズを縮小することができる。
　本開示では、フォークシートＦＥＴを用いた高耐圧を有する容量素子のレイアウト構造を、小面積で実現することができるので、例えば半導体チップの小型化や集積度向上に有用である。
２１ａ，２１ｂ，２１ｃ，２１ｄ，２６ａ，２６ｂ，２６ｃ，２６ｄ　ナノシート
３１ａ，３１ｂ，３２ａ，３２ｂ，３３ａ，３３ｂ　ゲート配線
１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２６ａ，１２６ｂ，１２６ｃ，１２６ｄ　ナノシート
１３１ａ，１３１ｂ，１３１ｃ，１３１ｄ，１３２ａ，１３２ｂ，１３２ｃ，１３２ｄ　ゲート配線
１３３ａ，１３３ｂ，１３３ｃ，１３３ｄ　ブリッジ部（ゲート接続部）
２２１ａ，２２１ｂ，２２１ｃ，２２１ｄ，２２６ａ，２２６ｂ，２２６ｃ，２２６ｄ　ナノシート
２３１ａ，２３１ｂ，２３２ａ，２３２ｂ　ゲート配線
ＩＮ１　第１ノード
ＩＮ２　第２ノード
Ｎ１１～Ｎ１８，Ｎ２１～Ｎ２８　トランジスタ

Claims (15)

  1. 　容量素子を備えた半導体集積回路装置であって、
    　前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、
    　前記容量構造は、
    　第１方向に延びている第１ナノシートと、前記第１方向と垂直をなす第２方向に延びており、前記第１ナノシートの前記第２方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲うように形成された第１ゲート配線とを有する、第１トランジスタと、
    　前記第１方向に延びている第２ナノシートと、前記第２方向に延びており、前記第２ナノシートの前記第２および第３方向における外周を囲うように形成された第２ゲート配線とを有する、第２トランジスタとを備え、
    　前記第１および第２トランジスタは、前記第２方向において隣接しており、かつ、少なくともいずれか一方のノードが、互いに接続されており、
    　前記第１ナノシートと前記第２ナノシートとは前記第２方向において対向しており、かつ、前記第１ナノシートの前記第２ナノシート側の面は前記第１ゲート配線から露出しており、前記第２ナノシートの前記第１ナノシート側の面は前記第２ゲート配線から露出している
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第１ゲート配線は前記第１ノードと接続されており、前記第２ゲート配線は前記第２ノードと接続されている
    ことを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記容量素子は、前記容量構造を複数、備え、
    　前記複数の容量構造は、前記第１方向に並んで配置された第１および第２容量構造を含み、
    　前記第１容量構造の前記第１トランジスタと前記第２容量構造の前記第１トランジスタとは、一方のノードを共有しており、前記第１容量構造の前記第２トランジスタと前記第２容量構造の前記第２トランジスタとは、一方のノードを共有している
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記容量素子は、前記容量構造を複数、備え、
    　前記複数の容量構造は、前記第２方向に並んで配置された第１および第２容量構造を含み、
    　前記第１容量構造の前記第２ゲート配線、および、前記第２容量構造の前記第１ゲート配線は、一体に形成されている
    ことを特徴とする半導体集積回路装置。
  5. 　請求項４記載の半導体集積回路装置において、
    　前記第１容量構造の前記第１ゲート配線は前記第１ノードと接続されており、前記第２容量構造の前記第２ゲート配線は前記第２ノードと接続されている
    ことを特徴とする半導体集積回路装置。
  6. 　容量素子を備えた半導体集積回路装置であって、
    　前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、
    　前記容量構造は、
    　第１方向に延びている第１ナノシートと、前記第１方向と垂直をなす第２方向に延びており、前記第１ナノシートの前記第２方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲うように形成された第１ゲート配線とを有する、第１トランジスタと、
    　前記第１方向に延びている第２ナノシートと、前記第２方向に延びており、前記第２ナノシートの前記第２および第３方向における外周を囲うように形成された第２ゲート配線とを有する、第２トランジスタとを備え、
    　前記第１および第２トランジスタは、前記第１方向において隣接しており、かつ、一方のノードが、互いに接続されており、
    　前記第１ナノシートの前記第２方向における第１側の面は前記第１ゲート配線から露出しており、前記第２ナノシートの前記第２方向における前記第１側の面は前記第２ゲート配線から露出している
    ことを特徴とする半導体集積回路装置。
  7. 　請求項６記載の半導体集積回路装置において、
    　前記第１ゲート配線は前記第１ノードと接続されており、前記第２ゲート配線は前記第２ノードと接続されている
    ことを特徴とする半導体集積回路装置。
  8. 　請求項６記載の半導体集積回路装置において、
    　前記容量素子は、前記容量構造を複数、備え、
    　前記複数の容量構造は、前記第２方向に並んで配置された第１および第２容量構造を含み、
    　前記第１容量構造の前記第１ナノシートと前記第２容量構造の前記第１ナノシートとは前記第２方向において対向しており、前記第１容量構造の前記第２ナノシートと前記第２容量構造の前記第２ナノシートとは前記第２方向において対向しており、
    　前記第１容量構造において、前記第１側は、前記第２容量構造の側であり、前記第２容量構造において、前記第１側は、前記第１容量構造の側である
    ことを特徴とする半導体集積回路装置。
  9. 　請求項８記載の半導体集積回路装置において、
    　前記第１容量構造の前記第１ゲート配線と前記第２容量構造の前記第１ゲート配線とは、当該第１ゲート配線間に設けられた第１ゲート接続部によって、互いに接続されており、
    　前記第１容量構造の前記第２ゲート配線と前記第２容量構造の前記第２ゲート配線とは、当該第２ゲート配線間に設けられた第２ゲート接続部によって、互いに接続されている
    ことを特徴とする半導体集積回路装置。
  10. 　請求項６記載の半導体集積回路装置において、
    　前記容量素子は、前記容量構造を複数、備え、
    　前記複数の容量構造は、前記第１方向に並んで配置された第１および第２容量構造を含み、
    　前記第１容量構造の前記第２トランジスタと前記第２容量構造の前記第１トランジスタとは、一方のノードを共有しており、
    　前記第１容量構造の前記第１ゲート配線と前記第２容量構造の前記第１ゲート配線とは電気的に接続されており、前記第１容量構造の前記第２ゲート配線と前記第２容量構造の前記第２ゲート配線とは電気的に接続されている
    ことを特徴とする半導体集積回路装置。
  11. 　容量素子を備えた半導体集積回路装置であって、
    　前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、
    　前記容量構造は、
    　第１方向に延びている第１ナノシートを有する第１トランジスタと、
    　前記第１方向に延びている第２ナノシートを有する第２トランジスタとを備え、
    　前記第１および第２トランジスタは、前記第１方向と垂直をなす第２方向において隣接しており、
    　前記第２方向に延びている第１ゲート配線が、前記第１および第２ナノシートの前記第２方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲うように、形成されており、
    　前記第２ナノシートの、前記第２方向における前記第１ナノシートと反対側の面は、前記第１ゲート配線から露出している
    ことを特徴とする半導体集積回路装置。
  12. 　請求項１１記載の半導体集積回路装置において、
    　前記第１ナノシートの、前記第２方向における前記第２ナノシートと反対側の面は、前記第１ゲート配線から露出している
    ことを特徴とする半導体集積回路装置。
  13. 　請求項１１記載の半導体集積回路装置において、
    　前記第１トランジスタの少なくともいずれか一方のノードは、前記第１ノードと接続されており、前記第２トランジスタの少なくともいずれか一方のノードは、前記第２ノードと接続されている
    ことを特徴とする半導体集積回路装置。
  14. 　請求項１１記載の半導体集積回路装置において、
    　前記容量素子は、前記容量構造を複数、備え、
    　前記複数の容量構造は、前記第２方向に並んで配置された第１および第２容量構造を含み、
    　前記第１容量構造の前記第２ナノシートと前記第２容量構造の前記第２ナノシートとは、前記第２方向において対向している
    ことを特徴とする半導体集積回路装置。
  15. 　請求項１４記載の半導体集積回路装置において、
    　前記第１容量構造の前記第２トランジスタと、前記第２容量構造の前記第２トランジスタとは、少なくともいずれか一方のノードが、互いに接続されており、
    　前記第１容量構造の前記第１トランジスタの少なくともいずれか一方のノードは、前記第１ノードと接続されており、前記第２容量構造の前記第１トランジスタの少なくともいずれか一方のノードは、前記第２ノードと接続されている
    ことを特徴とする半導体集積回路装置。
PCT/JP2021/008218 2020-03-11 2021-03-03 半導体集積回路装置 WO2021182247A1 (ja)

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