JP2014013792A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 157
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 135
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 135
- 239000000758 substrate Substances 0.000 claims abstract description 87
- 239000010410 layer Substances 0.000 claims description 135
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 229920005591 polysilicon Polymers 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 16
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 46
- 229910052710 silicon Inorganic materials 0.000 description 46
- 239000010703 silicon Substances 0.000 description 46
- 210000000746 body region Anatomy 0.000 description 43
- 238000002955 isolation Methods 0.000 description 26
- 238000000034 method Methods 0.000 description 23
- 230000004048 modification Effects 0.000 description 17
- 238000012986 modification Methods 0.000 description 17
- 230000008569 process Effects 0.000 description 17
- 230000000052 comparative effect Effects 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 238000009413 insulation Methods 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
【課題】ゲート電極を活性領域に短絡させる構成を有する半導体装置において素子面積を低減し、かつ接触抵抗を低減する。
【解決手段】半導体装置は、第1の領域を有する半導体基板と、前記第1の領域の前記半導体基板上に形成されたゲート電極と、前記第1の領域の前記半導体基板に形成された第1の活性領域と、前記第1の領域の前記ゲート電極の上面及び側面に形成された第1のシリサイド層と、前記ゲート電極の少なくとも側面の前記シリサイド層と前記第1の活性領域とに接するコンタクトビアプラグと、を有する。
【選択図】図1
【解決手段】半導体装置は、第1の領域を有する半導体基板と、前記第1の領域の前記半導体基板上に形成されたゲート電極と、前記第1の領域の前記半導体基板に形成された第1の活性領域と、前記第1の領域の前記ゲート電極の上面及び側面に形成された第1のシリサイド層と、前記ゲート電極の少なくとも側面の前記シリサイド層と前記第1の活性領域とに接するコンタクトビアプラグと、を有する。
【選択図】図1
Description
以下に説明する実施形態は、半導体装置およびその製造方法に関する。
いくつかの半導体装置、例えばダイナミックスレッショルドMOSトランジスタ(Dt−MOSトランジスタ)やSRAMでは、ゲート電極を半導体基板表面に電気的に、いわゆるシェアドコンタクトプラグにより接続する場合がある。
Nicolet M. A. et al. "VLSI electronics: Microstructure Science, Vol.6", editors: N. G. Einspruch and G. B. Larrabee, Academic Press, New York, 1983, chapter 6, pages 457-458
シェアドコンタクトプラグはビアプラグの一種であるが、ゲート電極を覆う層間絶縁膜中に形成された、ゲート電極の上面および半導体基板の表面を露出する細長い開口部中に、前記開口部の形状に対応して細長い形状で形成されるのが通常である。一般にゲート電極は側壁絶縁膜を形成されているため、シェアドコンタクトは、半導体基板の表面とコンタクトするためには、ゲート電極の上面から側壁絶縁膜を超えて延在する必要があり、大きな面積を占有する問題を有している。
一実施形態による半導体装置は、第1の領域を有する半導体基板と、前記第1の領域の前記半導体基板上に形成されたゲート電極と、前記第1の領域の前記半導体基板に形成された第1の活性領域と、前記第1の領域の前記ゲート電極の上面及び側面に形成された第1のシリサイド層と、前記ゲート電極の少なくとも側面の前記シリサイド層と前記第1の活性領域とに接するコンタクトビアプラグと、を有する。
他の実施形態による半導体装置は、第1の領域を有する半導体基板と、前記第1の領域において前記半導体基板上に形成されたゲート電極と、前記第1の領域において前記半導体基板に形成された第1の活性領域と、前記ゲート電極の上面及び側壁面に形成され、前記第1の活性領域に接する第1のシリサイド層と、を有する。
一の実施形態の半導体装置によれば、コンタクトビアプラグの寸法を縮小あるいは省略することができ、半導体装置の寸法を縮小することができる。
[第1の実施形態]
図1は第1の実施形態による半導体装置20の構成を示す平面図、図2(A)は前記半導体装置20の線X1−X1に沿った断面図、図2(B)は前記半導体装置20の線X2−X2に沿った断面図、図3は前記半導体装置20の線Y−Yに沿った断面図である。
図1は第1の実施形態による半導体装置20の構成を示す平面図、図2(A)は前記半導体装置20の線X1−X1に沿った断面図、図2(B)は前記半導体装置20の線X2−X2に沿った断面図、図3は前記半導体装置20の線Y−Yに沿った断面図である。
図1の平面図を参照するに、前記半導体装置20はゲート電極23Gを、前記ゲート電極23G直下のボディ領域に短絡させたいわゆるダイナミックスレッショルドMOSトランジスタ(以下、Dt−MOSトランジスタと表記する)であり、シリコン基板21上に素子分離領域21Iにより画成された第1の素子領域21Aと第2の素子領域21Bとを含む。前記素子領域21Aおよび前記第2の素子領域21Bは、前記シリコン基板21の一部をそれぞれ構成する。前記第1の素子領域21AはDt−MOSトランジスタ20のMOSトランジスタ部分を構成する素子領域を構成し、前記第2の素子領域21BはDt−MOSトランジスタ20のゲート電極をボディ領域に電気接続するゲートタップ領域を構成する。以下の説明では第1の素子領域21Aを単に「素子領域21A」と記し、第2の素子領域21Bを「ゲートタップ領域21B」と記す。
図1の平面図よりわかるように本実施形態による半導体装置20では前記ゲート電極23Gが、前記シリコン基板21上を前記素子領域21Aからゲートタップ領域21Bまで、前記素子領域21Aとゲートタップ領域21Bとを隔てる絶縁領域21Iiを横切って連続して延在している。図示の例では前記ゲート電極23Gはポリシリコンより形成され、図1の平面図には図示していないが、その上面にはサリサイド法によりシリサイド層23s1が形成されている。また前記絶縁領域21Iiは、前記STI構造の素子分離領域21Iに連続するSTI型の絶縁領域であるが、後で説明するように、前記素子分離領域21Iよりも浅く形成されている。その結果、先にも述べたように、前記素子領域21Aにおけるボディ領域が前記絶縁領域21Iiの下を通ってゲートタップ領域21Bに連続することができる。
前記素子領域21Aにおいて前記ゲート電極23Gには、側壁面に沿ってシリコン酸化膜やシリコン窒化膜などよりなる側壁絶縁膜23SWが形成されており、前記素子領域21Aにおいては前記ゲート電極23Gの一方の側で前記側壁絶縁膜23SWよりも外側にソース領域21Sが、また他方の側で前記側壁絶縁膜23Wよりも外側にドレイン領域21Dが形成されている。すなわち前記素子領域21Aには、前記ゲート電極23Gおよびソース領域21s,ドレイン領域21Dを有するMOSトランジスタが形成されている。
さらに前記ソース領域21Sおよびドレイン領域21Dは、図1には示されていないシリサイド層21s1,21s2によりそれぞれ覆われており、前記シリサイド層21s1,21s2を介して前記ソース領域21SにはビアプラグV1が、また前記ドレイン領域21DにはビアプラグV2がコンタクトしている。
一方、前記ゲートタップ領域21Bにおいては前記ゲート電極23Gに側壁絶縁膜23SWが形成されておらず、代わりに前記ゲート電極23Gの上面および両側壁面には電気的にコンタクトしてシェアドコンタクトプラグ24Pが形成されている。前記シェアドコンタクトプラグ24Pを形成することにより、前記ゲート電極23Gを前記ゲートタップ領域21Bに露出したシリコン基板21の表面に電気的に接続することができる。このため、後で説明するように前記ゲート電極23Gの上面および両側壁面には前記ゲートタップ領域21Bにおいてシリサイド層が形成されており、また前記ゲートタップ領域21Bに露出したシリコン基板21の表面にもシリサイド層が形成されている。
以下、素子領域21Aおよびゲートタップ領域21Bにおける素子構造を、図2(A)および図2(B)の断面図を参照しながら説明する。以下の例ではnチャネル型のDt−MOSトランジスタを説明するが、各半導体層の導電型を反転させることでpチャネル型のDt−MOSトランジスタも同様に形成することができる。
図2(A)の断面図を参照するに、前記素子領域21Aにおいてはシリコン基板21中、深いn型ウェル21DNW上にp−型のボディ領域21Bdyが形成されており、前記シリコン基板21上には前記ゲート電極23Gがゲート絶縁膜22Gを介して、例えばn+型のポリシリコンにより形成されている。
さらに前記素子領域21Aではp−型のボディ領域21Bdy中、前記ゲート電極23Gの第1の側にn型のソースエクステンション領域21aが、また前記ゲート電極23Gの第2の側、すなわち前記第1の側の反対側にはn型のドレインエクステンション領域21bが形成され、前記シリコン基板21中、前記ソースエクステンション領域21aとドレインエクステンション領域21bとの間にはゲート電極23Gの直下にDt−MOSトランジスタ20のチャネル領域21CHが形成されている。
前記ゲート電極23Gにはそれぞれの側壁面を覆って前記ゲート側壁絶縁膜23SWが形成されており、前記素子領域21Aのうち、前記ゲート電極23Gの前記第1の側でかつ前記ゲート側壁絶縁膜23SWの外側には、n+型のソース領域21Sが、前記ソースエクステンション領域21aに部分的に重畳して形成されている。また前記ゲート電極23Gの前記第2の側で前記ゲート側壁絶縁膜23SWの外側には、n+型のドレイン領域21Dが、前記ドレインエクステンション領域21bに部分的に重畳されて形成されている。
さらに図2(A)の断面では先に述べたシリサイド層23s1が前記ゲート電極23Gの上面に形成され、またシリサイド層21s1および21s2が、前記ソース領域21Sおよびドレイン領域21Dの表面にそれぞれ形成されている。
さらに前記シリコン基板21上には層間絶縁膜24が、前記ゲート電極23Gおよびシリサイド層23s1を、前記ゲート側壁絶縁膜23SW共々覆うように形成されている。先にも述べたように前記ゲート電極23G,ソース領域21S,ドレイン領域21Dなどは、前記素子領域21Aにおいて、チャネル領域21CHを有するnチャネルMOSトランジスタ構造を構成する。図1におけるゲート電極23Gは図2(A)の断面図では、前記ソース領域21cおよびドレイン領域21dに対応してn+型にドープされている。以下では前記ゲート電極23Gのうち、n+型にドープされている部分をゲート電極部分23GNと表記する。
次に図2(B)の断面図を参照するに、前記ゲートタップ領域21Bには、前記素子領域21Aから前記深いn型ウェル21DNWおよび前記p型ボディ領域21Bdyが、前記素子分離領域21Iの一部を構成し前記素子領域21Aと前記ゲートタップ領域21Bの間に位置するSTI型の、ただし素子分離領域21Iよりは浅い絶縁領域21Iiの下を通って連続的に延在しており、また前記シリコン基板21の表面においては前記ゲート電極23Gが、前記素子領域21Aから前記絶縁領域21Ii上を通過して、連続的に延在している。なお前記ゲートタップ領域21Bにおいて前記ゲート電極23Gのゲート電極部分23GPは、前記シリコン基板21の表面に、前記ゲート絶縁膜22Gに対応した、同様に薄い絶縁膜22Tを介して形成されている。
本実施形態では、前記ゲートタップ領域21Bにおいて前記ゲート電極23Gには前記ゲート側壁絶縁膜23SWは形成されていないことに注意が必要である。さらにこれに関連して、前記ゲート電極23Gの上面および両側壁面には、前記素子領域21Aにおけるシリサイド層23s1から連続するシリサイド層23s2が、前記ゲート電極23Gの上面および両側壁面を連続して覆って形成されていることに注意が必要である。
一方前記ゲートタップ領域21Bでは前記素子領域21Aから延在するp−型ボディ領域21Bdyの表面に、それぞれp+型にドープされたコンタクト領域21eおよび21fが前記ゲート電極23Gの第1の側および第2の側に形成されており、前記コンタクト領域21eおよび21fの表面には、前記シリサイド層21s1,21s2と同様なシリサイド層21t1,21t2がそれぞれ形成されている。ただし前記シリサイド層23s1,23s2と異なり、前記シリサイド層21t1はシリサイド層21s1から電気的に分離されており、同様にシリサイド層21t2はシリサイド層21s2から電気的に分離されている。なお図1におけるゲート電極23Gは図2(B)の断面図では、前記コンタクト領域21eおよびコンタクト領域21fに対応してp+型にドープされていることに注意すべきである。以下では前記ゲート電極23Gのうち、p+型にドープされている部分をゲート電極部分23GPと表記する。
さらに前記層間絶縁膜24は前記ゲートタップ領域21Bにおいても前記シリコン基板21の表面を覆い、前記層間絶縁膜24には前記シリサイド層23s2で覆われたゲート電極部分23GPの上面および両側壁面、さらにシリサイド層21t1,21t2で覆われた前記シリコン基板21の表面を前記ゲートタップ領域21Bにおいて露出する開口部24Vが形成される。
さらに前記開口部24Vは金属膜により充填され、その結果、前記p+型のゲート電極部分23GPの側壁面および上面にシリサイド層23sを介してコンタクトし、また前記コンタクト領域21e,21fにそれぞれのシリサイド層21t1,21t2を介してコンタクトするシェアドコンタクトプラグ24Pが形成される。前記シェアドコンタクトプラグ24Pにより、前記ゲート電極部分23GPは前記ゲートタップ領域21Bにおいてゲート電極23Gの直下のp−型ボディ領域21Bdyに電気的に接続される。
図3は前記Dt−MOSトランジスタ20の前記図1における線Y−Yに沿った断面図である。
図3を参照するに、前記ゲート電極23Gは前記素子領域21Aから前記ゲートタップ領域21Bまで前記シリコン基板21上を連続して延在し、前記ゲート電極23G上には前記素子領域21Aにおいてはシリサイド層21s1が、またゲートタップ領域21Bにおいてはシリサイド層21s2が、連続して形成されている。ただしシリサイド層21s1は前記ゲート電極部分23GNの上面のみを覆うのに対しシリサイド層21s2は前記ゲート電極部分23GPの上面および両側壁面を覆って形成されている。
前記シリコン基板21の表面には、前記素子領域21Aにおいてはゲート絶縁膜22Gが、また前記ゲートタップ領域21Bにおいては同様な薄い絶縁膜22Tが形成されており、前記ゲート電極23Gはその下のp−型ボディ領域21Bdyから、前記素子領域21Aにおいては前記ゲート絶縁膜22により、また前記ゲートタップ領域21Bにおいては前記絶縁膜22Tにより隔てられる。
これにより前記素子領域21Aにおいてはゲート電極23Gにより先に説明したnチャネルMOSトランジスタが形成されるのに対し、前記ゲートタップ領域21Bにおいて前記ゲート電極23Gは、前記シェアドコンタクトプラグ24Pにより前記p―型ボディ領域21Bdyに電気的に接続される。その結果、前記素子領域21Aに形成されたMOSトランジスタは、いわゆるダイナミックスレッショルドMOSトランジスタ(Dt−MOSトランジスタ)として動作する。また図3より、前記絶縁領域21IiはSTI構造を有しているものの、素子分離領域21Iよりは浅く形成されており、その結果前記p−型ボディ領域21Bdyが前記素子領域21Aからゲートタップ領域21Bまで連続して延在できることがわかる。
図4は、Dt−MOSトランジスタの動作特性を、通常のMOSトランジスタ(Non−Dt−MOS)の動作特性と比較して示すグラフである。
Dt−MOSトランジスタでは、ゲート電極23Gに印加される入力信号が前記ゲートタップ領域21Bにおいて前記p−型ボディ領域21Bdyにも印加されるため、前記信号電圧は前記Dt−MOSトランジスタの閾値電圧を低下させるように作用し、Dt−MOSトランジスタの動作特性は、前記信号電圧の増大と共に、閾値電圧が低いMOSトランジスタ(Non−Dt−MOS)の動作特性に漸近する。このため、本実施形態によるDt−MOSトランジスタ20も低い信号電圧でスイッチオンすることができる一方、信号電圧が0Vあるいはその近傍の低電圧である場合には、前記ボディ21Bdyの電位が0Vあるいはその近傍となり、トランジスタの動作特性が、高い閾値電圧を有するMOSトランジスタ(Non−Dt−MOSトランジスタ)の動作特性に漸近する。すなわち前記Dt−MOSトランジスタ20の閾値電圧は、通常の、高い閾値電圧を有するnチャネルMOSトランジスタのものと変わらず、その結果、Dt−MOSトランジスタ20は図4に示すように低いオフ電流ないしリーク電流で特徴づけられるスイッチオフ動作を示す。
再び図2(B)を参照するに、本実施形態ではゲートタップ領域21Bにおいてシェアドコンタクトプラグ24Pが前記ゲート電極23Gの上面および両側壁面にシリサイド層23s2を介してコンタクトしているが、前記シェアドコンタクトプラグ24Pはさらに前記シリコン基板21中のp−型ボディ領域21Bdyに、図2(B)中に円C1,C2で囲んで示す箇所において、前記シリサイド層21t1,21t2をそれぞれ介してコンタクトしていることに注意すべきである。図示の例では比較のため便宜上、前記シェアドコンタクトプラグ24Pのうちソース領域21eの側の端が、前記素子領域21Aにおけるゲート側壁絶縁膜23SWの端に一致するように形成されているが、もちろん本実施形態がかかる特定の構成に限定されないのは明らかである。
これに対し図5および図6は、比較対照例によるDt−MOSトランジスタ100の構成を示す。比較のため図1および図2と対応する箇所には同一の参照符号を付し、説明を省略する。
図5を参照するに、本比較対照例では前記ゲート側壁絶縁膜23SWがゲート電極23Gの全体にわたり形成されており、このため図6(A)に示す素子領域21AにおけるMOSトランジスタの構成は先の図2(A)のものと同じであっても、図6(B)に示すゲートタップ領域21Bの構成は先の図2(B)のものとは異なっている。
より具体的には、前記ゲート電極23Gにはゲートタップ領域21Bにおいても側壁絶縁膜23SWが形成されており、前記p+型コンタクト領域21e,21fは前記側壁絶縁膜23SWの外側に形成されている。またこれに伴ってシリサイド層21s1,21s2も、それぞれの側壁絶縁膜23SWの外側に形成されている。
このような構成のゲートタップ領域21Bにおいてシェアドコンタクトプラグ24Pがゲート電極23Gを前記シリコン基板21中のボディ領域21bdyに電気的に接続しようとすると、前記シェアドコンタクトプラグ24は図6(B)に示すようにゲート電極23G上の側壁絶縁膜23SWを超えて延在する必要があり、かつ前記図2(B)の構成における領域C1,C2と同じコンタクト面積を確保しようとすると、図6(B)におけるコンタクト領域C3の面積として、前記コンタクト領域C1,C2の面積の総和に等しいかそれ以上の面積を確保する必要が生じる。図6(B)の構成では、前記シェアドコンタクトプラグ24Pのうち、ゲート電極23Gの図中右側に位置する部分は側壁絶縁膜23SW上にあって電気的コンタクトに寄与しないことに注意すべきである。これに対し図2(B)の実施形態では、シェアドコンタクトプラグ24Pはゲート電極23Gの図中左側に位置する部分も右側に位置する部分も、ボディ領域21bdyとの電気接続に寄与している。
このように図5,図6の比較対照例では、前記シェアドコンタクトプラグ24Pのサイズが増大してしまう問題を有している。さらに図6(B)の構成では、前記シェアドコンタクトプラグ24Pは前記ゲート電極23Gと、その上面のシリサイド層23s1を介してしかコンタクトできないため、シェアドコンタクトプラグ24Pを設けてもコンタクト抵抗を十分に低減することができない。これに対し本実施形態では前記シェアドコンタクトプラグ24Pを、前記図6(B)の側壁絶縁膜23SWの形成範囲内に形成することが可能となる。
次に本実施形態のDt−MOSトランジスタ20の製造工程を、図7〜図20の工程断面図を参照しながら説明する。ここで図7〜図20の各図中、(A)は前記図1中の線X1−X1に沿った断面図、(B)は前記図1中線X2−X2に沿った断面図、(C)は線Y−Yに沿った断面図を示している。
図7を参照するに、p−型のシリコン基板21上には通常のプロセスにより素子分離領域21Iが例えば250nm〜350nmの深さに形成される。このようにして形成された素子分離領域21Iは前記素子領域21Aおよびゲートタップ領域21Bを画成する。
次に図8の工程において前記シリコン基板21上に、前記素子分離領域21Iを形成した場合と同様なパッド酸化膜21OXおよびシリコン窒化膜21Nを形成し、さらにこれをパターニングして前記絶縁領域21Iiに対応する位置において前記シリコン基板21の表面を露出する。さらに図8の工程では前記シリコン窒化膜21Nをマスクに前記シリコン基板21を、前記素子分離領域21Iよりは浅い、例えば100nm〜200nmの深さにドライエッチングし、前記絶縁領域21Iiに対応した凹部21iを形成する。
さらに図9の工程において前記凹部21iを高密度プラズマCVD法により形成したCVDシリコン酸化膜により充填することにより、(C)のY−Y断面に現れる絶縁領域21Iiを形成する。なお図9は、前記CVDシリコン酸化膜を、前記シリコン窒化膜21Nをストッパとした化学機械研磨(CMP)により除去し、その後、シリコン窒化膜21Nおよびパッド酸化膜21OXをウェットエッチングにより除去し、シリコン基板21の表面を露出した状態を示している。
次に図10の工程において前記シリコン基板21中にn型不純物元素、例えばPを200keV〜500keVの加速電圧下、1×1013cm−2〜1×1014cm−2のドーズ量でイオン注入し、前記素子領域21A〜21Bを含む領域に深いn型ウェル21DNWを、例えば素子分離領域21Iよりも深く形成する。
さらに図10の工程では前記シリコン基板21中にp型不純物元素、例えばBを10keV〜100keVの加速電圧下、1×1012cm−2〜1×1014cm−2のドーズ量でイオン注入し、前記素子領域21A〜21Bを含む領域に、前記素子分離領域21Iよりは浅いが前記絶縁領域21Iiよりは深いp型のボディ領域21Bdyを形成する。図11(C)のY−Y断面図よりわかるように前記深いn型ウェル21DNWおよびp型ボディ領域21Bdyは前記絶縁領域21Iiの下を前記素子領域21Aからゲートタップ領域21Bまで連続して延在している。
次に図11の工程において前記シリコン基板21の表面に熱酸化あるいはプラズマ酸化により、膜厚が1nm〜2nmのシリコン酸化膜22を前記素子領域21Aおよびゲートタップ領域21Bに同時に形成し、さらにポリシリコン膜23を50nm〜150nm、例えば100nmの膜厚に堆積し、前記素子領域21Aからゲートタップ領域21Bまでを連続して覆う。
次に図12の工程において前記ポリシリコン膜23およびその下のシリコン酸化膜22をパターニングし、図12(A)のX1−X1断面では前記ゲート電極23Gおよびゲート絶縁膜22Gが、また図12(B)のX2−X2断面ではゲート電極23Gと絶縁膜22Tが形成される。
さらに図13の工程において前記素子領域21Aにおいては前記ゲート電極23Gをマスクにn型の不純物元素、例えばAsが1keV〜10keVの加速電圧下、5×1014cm−2〜5×1015cm−2のドーズ量でイオン注入され、前記p型のボディ領域21Bdy中、前記ゲート電極23Gのそれぞれの側にn型のソースエクステンション領域21aおよびドレインエクステンション領域21bが形成される。さらに図13の工程では、前記ゲートタップ領域21Bにおいてゲート電極23Gをマスクにp型の不純物元素、例えばBが1keV〜10keVの加速電圧下、5×1014cm−2〜5×1015cm−2のドーズ量でイオン注入され、前記p型のボディ領域21Bdy中、前記ゲート電極23Gのそれぞれの側にp型領域21eeおよび21ffが形成される。
さらに図14の工程において前記ゲート電極23Gに側壁絶縁膜23SWを40nm〜80nmの膜厚に形成する。このようにして形成した側壁絶縁膜23SWは、前記ゲート電極23Gの側壁面を覆って、その全長にわたり、すなわち素子領域21Aおよびゲートタップ領域21Bにわたり形成される。
前記側壁絶縁膜23SWは、先にも述べたようにシリコン酸化膜あるいはシリコン窒化膜、あるいはそれらの積層膜より構成されているが、本実施形態ではさらに図15の工程において前記側壁絶縁膜23SWを、前記素子領域21Aを、レジスト開口部R1Aを有するレジストパターンR1により保護した状態で、前記ゲートタップ領域21Bから、例えばCF4やCHF3をエッチングガスとして使ったドライエッチングにより、高選択比の条件、すなわち側壁絶縁膜23SWがシリコン基板21やゲート電極23に対して高いエッチング速度でエッチングされるような条件で除去され、前記ゲートタップ領域23Gにおいては前記ゲート電極23Gの側壁面が露出される。前記図15の工程におけるエッチングの結果、前記側壁絶縁膜23SWは図21の平面図に示すように、前記絶縁領域21Iiの途中で途切れている。ただし図21の平面図は図15の構造に対応しており、先に説明した部分には同一の参照符号を付している。また図21中、レジストパターンR1は図示しておらず、レジスト開口部R1Aのみを示している。さらに図21中、前記絶縁領域21Iiが破線で示されている。上記側壁絶縁膜23SWのエッチングは、先に述べたドライエッチング以外にも、緩衝HF水溶液を使ったウェットエッチングにより行うことができる。
また図15の工程においては、前記側壁絶縁膜23SWを除去するエッチングの結果、前記ゲートタップ領域21Bにおいては前記素子分離領域21Iを構成するシリコン酸化膜が、前記図14の段階で側壁絶縁膜23SWにより覆われていなかった領域において矢印で示すように後退し、特にX2−X2断面ではボディ領域21Bdyやp型コンタクト領域21ee,21ffが形成されているシリコン基板21の側壁面が露出される場合がある。
図22は、図15の工程における図21に平面図を示す構造の、線Y1−Y1に沿った断面図を示す。図22よりわかるように前記線Y1−Y1は線Y−Yに平行で、かつ側壁絶縁膜23SWの外側において前記絶縁領域21Iiを切るように設定されている。
図15を参照するに、前記線Y1−Y1に沿った断面でみると、矢印で示すシリコン酸化膜の後退は、素子分離領域21Iのみならず、絶縁領域21Iiにおいても発生し、ボディ領域21Bdyが露出する凹部21dipが形成される。場合によっては、図22に示すように前記凹部21dipにおいてシリコン酸化膜が全て除去され、ボディ領域21Bdyの表面が露出することがある。
さらに図16の工程において前記レジストパターンR1を除去した後、前記素子領域21Aにおいてはn型の不純物元素、例えばPを、前記ゲート電極23Gおよび側壁絶縁膜23SWをマスクに5keV〜30keVの加速電圧下、1×1015cm−2〜1×1016cm−2のドーズ量でイオン注入し、前記ボディ領域21Bdy中、側壁絶縁膜23SWの外側に、それぞれソースエクステンション領域21aおよびドレインエクステンション領域21bに部分的に重畳して、n+型のソース領域21cおよびドレイン領域21dを形成する。またこのイオン注入に伴い、前記ゲート電極23Gのうち、素子領域21A上を延在する部分がn+型にドープされ、n+型のゲート電極部分23GNが形成される。
また図16の工程では前記ゲートタップ領域21Bにおいてp型の不純物元素、例えばBを、前記ゲート電極23Gをマスクに5keV〜30keVの加速電圧下、1×1015cm−2〜1×1016cm−2のドーズ量でイオン注入し、前記ボディ領域21Bdy中に、それぞれ前記p型領域21eeおよび21ffに対応してp+型のコンタクト領域21eおよび21fを形成する。またこのイオン注入に伴い、前記ゲート電極23Gのうち、ゲートタップ領域21B上を延在する部分がp+型にドープされ、p+型のゲート電極部分23GPが形成される。
図23は、図16のイオン注入工程に対応した、前記図21における線Y1−Y1に沿った断面図である。
図23を参照するに、前記ゲートタップ領域21Bにおけるイオン注入の結果、前記ボディ領域21Bdyの表面にp+型コンタクト領域21eあるいは21fが形成されると同時に、前記凹部21dipの底にもp型領域21pが形成されることになる。またイオン注入エネルギによっては、図24の断面図に示すように前記p型領域21pはその下のn型ウェル21DNWにまで到達する場合もある。しかし、このような事象が生じても、前記ボディ領域21Bdyを介した前記素子領域21Aとゲートタップ領域21Bとの間の電気接続は、かえって抵抗値が低減するため好ましく、Dt−MOSトランジスタの動作に支障は生じない。特に図24の場合は前記p型領域21pがn型ウェル21DNWにまで到達しているが、前記p型領域21pは前記n型ウェル21DNWからp/n接合により分離されるため、両者の間に電気的な接続は生じない。だたし前記p型領域21pが深いn型ウェル21DNWの下のp型シリコン基板21に到達するのは避けるのが好ましい。
次に図17の工程において、前記図16における露出シリコン面上にサリサイドプロセスにより、CoSi2などの低抵抗シリサイド膜が形成され、その結果、図17(A)の断面では前記ゲート電極部分23GNの上面にシリサイド層23s1が形成される。また図17(B)の断面では前記ゲート電極部分23GPの上面および側壁面にシリサイド層23s2が、図17(C)の断面図よりわかるように前記シリサイド層23s1に連続して、形成される。以下の説明では、シリサイド層23s1はゲート電極部分23GN上に形成されているゲートシリサイド層、シリサイド層23s2はゲート電極部分23GP上に形成されているゲートシリサイド層と定義する。
またかかるサリサイドプロセスの結果、図17(A)の断面では前記ソース領域21cにシリサイド層21s1が、また前記ドレイン領域21dにはシリサイド層21s2が、さらに図17(B)の断面では前記コンタクト領域21eにシリサイド層21t1が、また前記コンタクト層21fにシリサイド層21t2が形成される。
これらのシリサイド層21s1,21s2,21t1.21t2,23s1,23s2はサリサイド法により、例えば10nm〜20nm程度の膜厚で形成される。
ところで先に説明した図16のドライエッチング工程の際、特に図16(B)の断面図に示されるように前記ゲートタップ領域21Bにおいて素子分離領域21Iの一部が後退してしまい、p+型コンタクト領域21e,21fにおいてp型ボディ領域21Bdyの側壁面が露出してしまう場合がある。このような場合、図17のシリサイド形成工程において前記コンタクト領域21eおよび21fがp型ボディ領域21Bdyにシリサイド層21t1あるいは21t2を介して短絡してしまう可能性がある。しかしコンタクト領域21eおよびコンタクト領域21fはいずれもp+型の領域であり、シリサイド層によりp型のボディ領域21Bdyに短絡しても素子動作に影響は生じない。一方、図18(A)に示すX1−X1断面では前記側壁絶縁膜23SWの除去はなされておらず、素子分離領域21Iに、前記X2−X2断面におけるような後退は生じていない。このため前記側壁絶縁膜23SWの除去を行っても、素子領域21Aに形成されるMOSトランジスタの動作特性が影響されることはない。
図25は図17の工程に対応した前記図21における線Y1−Y1に沿った断面図である。
図25を参照するに、前記線Y1−Y1に沿った断面では前記シリサイド層21t1あるいは21t2は、前記ボディ領域21Bdyにおいてシリコン基板21の上面のみならず前記凹部21dipの底面および絶縁膜21Iiが形成されていない側の側壁面、さらに前記素子分離領域21Iの後退により露出された側壁面に形成される。
なお図17のシリサイド形成工程では、図17(B)に示すX2−X2断面においてゲート電極部分23GP直下の絶縁膜22Tが図中に矢印で示すように後退しているが、これはシリサイド形成工程に先立って図16(A)〜(C)に示す構造の表面をHFにより清浄化することに伴って生じているものである。シリサイド形成に先立って生じるこのような絶縁膜22Tの後退の結果、前記シリサイド層21t1,21t2は前記ゲートタップ領域21Bにおいて前記絶縁膜22Tに接して形成される。
次に図18の工程において前記シリコン基板21上に層間絶縁膜24を、図18(A)に示すように素子領域21Aにおいては前記ゲート電極部分23GNを側壁絶縁膜23SWおよびシリサイド層23s1を介して覆うように、また図18(B)に示すようにゲートタップ領域21Bにおいてはゲート電極部分23GPの上面と側壁面に形成されたシリサイド層23s2を直接に覆うように形成し、図19の工程において前記層間絶縁膜24中に、前記シリサイド層21s1,21s2および23s2をそれぞれ露出するビアホール24Va〜24Vcを形成する。
さらに図20の工程において前記ビアホール24Va〜24Vc中にビアプラグ24VA,24VBおよび24VCを、前記図1で説明したビアプラグV1,V2および24Pにそれぞれ対応して形成する。ここでビアプラグ24VCはシェアドコンタクトプラグであり、前記ゲートタップ領域21Bにおいて前記ゲート電極部分23GPと上面および両側壁面において前記シリサイド層23s2を介してコンタクトし、前記ゲート電極23をシリサイド層21t1,21t2およびコンタクト領域21eおよび21fを介して前記p型ボディ領域21Bdyに電気的に接続する。これにより、前記シリコン基板21上には、ゲート電極23Gをボディ領域21Bdyに短絡させたDt−MOSトランジスタ20が形成される。
さらに図20の工程では、前記層間絶縁膜24上に次の層間絶縁膜25が形成され、前記層間絶縁膜25中に前記ビアプラグ24VA〜24VCにそれぞれ対応して配線パタ―ン25A〜25Cが形成されている。
なお本実施形態の図15の工程において、図21の断面図に示すように、図15の工程においてレジストパターンR1を、図26に示すようにレジスト開口部R1Aが前記ゲートタップ領域21B内においてゲート電極23Gおよび側壁絶縁膜23SWの一部のみを露出するように形成することも可能である。
図26のレジスト開口部R1Aを有するレジストパターンR1を使って側壁絶縁膜23SWを除去した場合には、図27に示すように、素子分離領域21Iや絶縁領域21Iiの後退を回避することができる。ただし図27中、(A)は図1における線X1−X1に沿った断面図、(B)は線X2−X2に沿った断面図、(C)は線Y−Yに沿った断面図である。図27中、先に説明した部分には同一の参照符号を付し、説明を省略する。図27は先の図17の工程に対応する。
以下、本実施形態の第1の変形例を説明する。
先の説明では側壁絶縁膜23SWを図15の工程でゲートタップ領域21Bにおいて除去してからソースおよびドレイン領域21S,21Dおよびゲートコンタクト領域21e,21fを形成するイオン注入を行っていたが、図28〜図30の変形例に示すように、側壁絶縁膜23SWを除去する前にこれらのイオン注入を行うようにしてもよい。ただし図28〜図30中、先に説明した部分には同一の参照符号を付し、説明を省略する。
すなわち前記図14の工程の後、図28(B)に示すように前記ゲートタップ領域21Bにおいて側壁絶縁膜23SWがゲート電極23G上に形成されている状態でp型不純物元素を高濃度にイオン注入し前記ゲートコンタクト領域21eおよび21fをp+型の導電型で形成する。また別に素子領域21Aにおいては図28(A)に示すようにn+型のソース領域21Sおよび21Dを形成する。
次に図29の工程において前記ゲートタップ領域21Bにおいてのみ側壁絶縁膜23SWを除去し、図30の工程において前記素子領域21Aおよびゲートタップ領域21Bにおいてサリサイド法によりシリサイド形成を行い、前記素子領域21Aにおいてはゲート電極部分23GN上にシリサイド層23s1を、またソース領域21Sおよびドレイン領域21D上にはシリサイド層21s1および21s2を先の実施形態と同様に形成する。また同時にゲートタップ領域21Bにおいてはシリサイド層23s2を前記ゲート電極部分23GPの上面および両側壁面に形成し、さらにシリサイド層21t1および21t2を前記ゲートコンタクト領域21e,21fの上面および素子分離領域21Iの後退に伴って形成された側壁面に形成する。
図28〜図30の変形例ではp+型のコンタクト領域21e,21fがp+型のゲート電極部分23GPから離間して形成されるが、シリサイド層21t1,21t2がゲート電極部分23GPの直近まで延在するため、図20で説明したような寸法の小さいシェアドコンタクトプラグ24Vcを使うことにより、ゲート電極23Gをボディ領域21Bdyに低い抵抗値で電気接続することが可能である。
以下、本実施形態の第2の変形例を説明する。
先に説明した実施形態では、先にゲート電極23Gの全体にわたり側壁絶縁膜23SWを形成し、その後で側壁絶縁膜23SWをゲートタップ領域21Bから除去する半導体装置の製造方法を説明したが、このような実施形態をさらに変形し、最初から側壁絶縁膜23SWがゲートタップ領域21Bにおいては形成されないようにすることも可能である。
すなわち前記図13の工程の後、前記シリコン基板21上に前記素子領域21Aからゲートタップ領域21Bまで連続してシリコン酸化膜あるいはシリコン窒化膜あるいはこれらの積層膜よりなる絶縁膜230を、図31(A),(B)に示すように略一様な膜厚で、例えばCVD法などにより形成し、次に図32の工程において、前記シリコン基板21上に前記素子領域21Aを覆うが前記ゲートタップ領域21Bにおいて前記絶縁膜230のうち前記ゲート電極23Gを覆う部分を露出するレジスト開口部R2Aを有するレジストパターンR2を形成する。さらに図33の工程において前記レジストパターンR2をマスクに前記ゲートタップ領域21Bにおいて前記絶縁膜230を除去する。さらに図34の工程において前記絶縁膜230をエッチバックすることにより、前記素子領域21Aのゲート電極23Gにのみ、側壁絶縁膜23SWを形成することが可能となる。
図34の工程の後、先に説明した図16移行の工程を実行することにより、図20あるいは図27で説明したDt−MOSトランジスタ20を得ることができる。その際、前記レジスト開口部R2Aの大きさを、前記ゲートタップ領域21B全体に拡げた場合には図20の構造が得られ、図26のレジスト開口部R1Aのように狭く形成した場合には、図27の構造が得られる。
[第2の実施形態]
次に第2の実施形態について、図35(A)〜(C)を参照しながら説明する。先の実施形態と同様、(A)は図1の平面図における線X1−X1に沿った断面図、(B)は線X2−X2に沿った断面図、(C)は線Y−Yに沿った断面図を示す。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図35(A)〜(C)は、先の実施形態のもの、例えば図17(A)〜(C)に対応している。
次に第2の実施形態について、図35(A)〜(C)を参照しながら説明する。先の実施形態と同様、(A)は図1の平面図における線X1−X1に沿った断面図、(B)は線X2−X2に沿った断面図、(C)は線Y−Yに沿った断面図を示す。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図35(A)〜(C)は、先の実施形態のもの、例えば図17(A)〜(C)に対応している。
シリサイド層をサリサイド法に従ってシリコンと金属Mの反応、例えば
Si+M→MSi
により形成する場合、金属原子がSi層と結合するため反応後には反応前より体積膨張を生じるものが多い(例えば非特許文献1)。
Si+M→MSi
により形成する場合、金属原子がSi層と結合するため反応後には反応前より体積膨張を生じるものが多い(例えば非特許文献1)。
例えばNiSiの場合、反応後には約1.2倍の体積膨張を生じることが知られている。同様にTiSi2の場合には約1.12倍の体積膨張が、PtSiの場合には約1.5倍の体積膨張が、Pd2Siの場合には約2.09倍の体積膨張が、さらにIrSiの場合には約1.39倍の体積膨張が生じることが知られている。
シリサイド層21s1,21s2,23s1,21t1,21t2および23s2などは、先にも説明したように10〜20nmの膜厚に形成される一方、前記絶縁膜22Tはゲート絶縁膜22と同じく1〜2nmの膜厚に形成されるため、これらのシリサイド層に例えば1.2倍の体積膨張が生じた場合、体積膨張に対応した膜厚の増大が生起すると考えると、形成されるシリサイド層21t1,21t2および前記ゲート電極部分23GPの側壁面に形成されるシリサイド層23s2は、図35(B)の断面図に示すように、互いに確実に衝合し、電気的にコンタクトすることがわかる。
例えば20nmの膜厚のシリサイド層において20%の体積膨張は、4nmの膜厚の増大につながり、シリサイド層23s2とシリサイド層21t1あるいは21t2を合わせて約8nmの隙間を埋めるだけの体積膨張が生じる。このためシリサイド層23s2とシリサイド層21t1あるいは21t2は確実に衝合し、シェアドコンタクトプラグを使わずとも、ポリシリコンゲート電極23GPをボディ21Bdyに容易に電気的にコンタクトさせることが可能となる。
このようにシリサイド層23s2とシリサイド層21t1あるいは21t2が確実に電気的にコンタクトすることから、本実施形態ではDt−MOSトランジスタにおいてあえてシェアドコンタクトプラグ24Pあるいは24Vcを省略し、シリサイド層どうしの結合により、ゲート電極23Gとボディ領域21Bdyの電気的接続を達成する。その際、前記絶縁膜22Tを図17の工程における図17(B)の矢印に対応して5nm〜15nm程度後退させておけば、より確実なコンタクトを形成することが可能となる。
このように本実施形態ではシェアドコンタクトプラグを省略することにより、図36(A)〜(C)に示すように前記シリコン基板21上に層間絶縁膜24と層間絶縁膜25を積層して多層配線構造を形成した場合、前記ゲート電極部分23GPの上方に、ゲート電極23Gとは無関係な配線、例えば電源配線25VDDなどを通すことが可能となり、回路設計の自由度が大きく向上する。ただし図36中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図43(A)〜(C)は、本実施形態の一変形例による半導体装置の製造工程を示す。図43(A)〜(C)は、いずれも図1におけるX2−X2断面に対応した断面を示す。
図43(A)を参照するに、本変形例では図34(B)の工程の後、HF処理によりゲート絶縁膜22Tを後退させる。
さらに図43(B)の工程において、前記図43(A)の露出シリコン面、すなわちp+型コンタクト領域21e,21fの露出表面および前記ポリシリコンゲート電極23GPの露出表面にシリコン層27をCVD法により選択的に、数ナノメートル程度の膜厚に成長させる。
このようにして形成したシリコン膜27は前記ゲート電極23GP直下において前記ゲート絶縁膜22Tの後退により生じた隙間を充填して形成され、図43(C)の工程でシリサイド層27sに変換することにより、前記ゲート電極23GPを前記コンタクト領域21e,21fに、前記シリサイド層27sを介して電気的に接続することができる。本変形例では、前記シリコン層27が図43(B)の工程において前記ゲート電極23GPからコンタクト領域21e,21fまで連続しているため、前記シリサイド層27sの形成の際、必ずしも体積膨張を伴う反応を生じる材料を使う必要がなく、例えばコバルトシリサイドのような、体積膨張を生じない材料であっても、使うことが可能となる。
[第3の実施形態]
図37は、前記図1のnチャネルDt−MOSトランジスタ20を同様な構成のpチャネルDt−MOSトランジスタ30と共に、CMOS構成に集積化した第3の実施形態による半導体装置40の構成を示す平面図である。
図37は、前記図1のnチャネルDt−MOSトランジスタ20を同様な構成のpチャネルDt−MOSトランジスタ30と共に、CMOS構成に集積化した第3の実施形態による半導体装置40の構成を示す平面図である。
図37の平面図を参照するに、半導体装置40は前記STI型の素子分離領域21I中に形成されており、n―チャネルDt−MOSトランジスタ20は先に説明したように素子領域21Aとゲートタップ領域21Bとを有し、ポリシリコンゲート電極23Gが前記素子領域21Aからゲートタップ領域21Bまで連続して延在している。先の実施形態で説明した通り、前記ポリシリコンゲート電極23Gは前記素子領域21Aにおいては側壁面が側壁絶縁膜23SWにより、また上面がシリサイド層23s1により覆われており、またゲートタップ領域21Bにおいては上面および側壁面がシリサイド層23s2により覆われている。また前記ゲートタップ領域21Bにおいて前記ポリシリコンゲート電極23Gはシェアドコンタクトプラグ24Pにより、ゲートタップ領域21Bの表面を覆うシリサイド層21t1,21t2に接続されている。前記素子領域20においてはp型のボディ領域21Bdy中、前記ゲート電極23Gの左右にn+型のソース領域21Sおよびドレイン領域21Dが形成され、ゲート電極23G自体も、前記素子領域21Aにおいてはn+型にドープされている。一方前記ゲートタップ領域21Bには前記浅い絶縁領域21Iiの下を通ってp型のボディ領域21Bdyが延在し、p+型のコンタクト領域21eおよび21fが形成されている。前記シリサイド層21t1,21t2は、前記コンタクト領域21e,21fの表面に形成されている。先に説明した図2(A),(B)および図3を参照。
本実施形態では、前記シリコン基板21上にさらにpチャネルDt−MOSトランジスタ30の素子領域31Aと、前記pチャネルDt−MOSトランジスタ30のゲートタップ領域31Bとが形成されており、図示は省略するが、前記素子領域31Aには前記p型ボディ領域21Bdyと同様な、ただし逆のn型のボディ領域が形成されている。さらに図示は省略するが、前記ゲートタップ領域31Bには前記ゲートタップ領域21Bにおけるp+型ゲートコンタクト領域21e,2fと同様な、ただし逆のn+型の導電型を有するゲートコンタクト領域が形成されている。前記素子領域31Aとゲートタップ領域31Bの間には、前記STI型の素子分離領域21Iに連続して前記絶縁領域21Iiと同様な絶縁領域21Ijが、前記n型のボディ領域が素子領域31Aからゲートタップ領域31Bまで連続して延在できるように、浅く形成されている。
前記半導体装置40では、前記ポリシリコンゲート電極23Gはさらに前記素子領域31Aおよび31B上を、前記素子領域21Aおよび21B上におけると同様に延在し、前記素子領域31A上においてはp+型にドープされる。一方前記ゲートタップ領域31B上では前記ポリシリコンゲート電極23Gは、前記ゲートタップ領域21Bとは逆のn+型にドープされる。前記ポリシリコンゲート電極23Gには前記素子領域31Aにおいては前記側壁絶縁膜23SWが前記素子領域21Aから側壁絶縁膜33SWとして延在し、前記ポリシリコンゲート電極23Gの上面には前記シリサイド層23s1と同様なシリサイド層33s1が形成される。前記素子領域31A中、ポリシリコンゲート電極23の両側で前記側壁絶縁膜33SWの外側には、図37中には図示されないがp+型のソース領域およびドレイン領域が形成されており、前記p+型のソース領域およびドレイン領域にそれぞれ対応して前記シリコン基板21上にはビアプラグV3およびV4が、前記p+型のソース領域およびドレイン領域にそれぞれ対応するシリサイド層31s1および31s2を介して、形成されている。
一方、前記ゲートタップ領域31Bにおいて前記側壁絶縁膜33SWはポリシリコンゲート電極23Gの側壁面から除去されており、前記ポリシリコンゲート電極23Gの上面および側壁面には、前記ゲートタップ領域21Bにおけるシリサイド層23s2と同様なシリサイド層33s2が形成されている。さらに前記ゲートタップ領域21Bには前記シェアドコンタクトプラグ24Pと同様なシェアドコンタクトプラグ34Pが形成されている。すなわち前記シェアドコンタクトプラグ34Pは前記ポリシリコンゲート電極23Gの両側壁面および上面に前記シリサイド層33s2を介してコンタクトし、前記ポリシリコンゲート電極23Gを、前記ゲートタップ領域31Bに形成されている、前記p+型コンタクト領域21e,21fに対応して形成されている、図37には図示されないn+型コンタクト領域に、シリサイド層31t1,31t2を介して電気的に接続する。
本実施形態では、前記ゲートコンタクト領域21Bおよび31Bにおいて側壁絶縁膜23SWあるいは33SWが除去されているため、先の実施形態でも説明したようにシェアドコンタクトプラグ24Pあるいは34Pの幅を縮小することができ、これに伴って図37中に破線40L〜40Mで示す半導体装置40全体の寸法を、前記シェアドコンタクトプラグ24Pおよび34Pにそれぞれ対応した両端部40Lおよび40Mにおいて縮小することができる。ただし図37において破線40L〜40Nにより示す半導体装置40の外形には前記素子分離領域21Iの一部が含まれている。特に前記両端部40Lおよび40Mにおける幅W1を半導体装置本体部40Nの幅W2の1/2以下に設定することにより、図37のような半導体装置40を図38に示すようにシリコン基板21上において互い違いに、すなわち一対の端部40Mの間に一つの端部40Lが配置され一対の端部40Lの間に一つの端部40Mが配置されるように、隙間無く敷き詰めることができ、半導体装置40を集積化した半導体集積回路装置60の占有面積を、次に図39で説明する本実施形態の比較例による半導体装置50を集積化した場合と比較して、例えば11%程度も減少させることができる。ここで図38は前記半導体装置40を集積化した本実施形態による半導体集積回路装置60を示す平面図、図39は前記比較例による半導体装置50を示す平面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図39を参照するに、本比較例では前記側壁絶縁膜23SW,33SWはゲートタップ領域21Bからゲートタップ領域31Bまでゲート電極23Gの全長にわたり連続して形成されており、その結果、前記ゲートタップ領域21Bにおいてシェアドコンタクトプラグ24Pはゲートタップ領域21B上に形成されたシリサイド層21t1にコンタクトするために前記側壁絶縁膜23SWを超えて延在する必要がある。ゲートタップ領域31Bにおいても同様で、シェアドコンタクトプラグ34Pはゲートタップ領域31B上に形成されたシリサイド層31t1にコンタクトするために前記側壁絶縁膜33SWを超えて延在する必要がある。このためには、前記ゲートタップ領域21Bあるいは31Bの幅を前記素子領域21Aあるいは31Aの幅に等しく形成する必要があり、半導体装置50の占有領域は図39中に破線で示すように矩形形状となってしまう。そこでこのような半導体装置50をシリコン基板21上に隙間無く配列して形成した半導体集積回路の面積は、図38で説明したものよりも、約12%大きくなってしまう。さらに図39の比較例では、前記シェアドコンタクトプラグ24P,34Pがゲート電極23Gの上面においてのみシリサイド層23s1あるいは33s1とコンタクトするため、先の実施形態に比べて接触抵抗が増加しやすい問題点を有しており、このため図39の比較例ではシェアドコンタクトプラグ24P,34Pの面積を増大させている。
[第4の実施形態]
図40は、第4の実施形態による半導体装置80のレイアウトを示す平面図である。
図40は、第4の実施形態による半導体装置80のレイアウトを示す平面図である。
図40を参照するに、半導体装置80は先の第2の実施形態による半導体装置40の変形例となっており、図37の実施形態と同様にポリシリコンゲート電極23Gがp+型のゲートコンタクト領域21Bから素子領域21A、素子領域31Aおよびn+型のゲートコンタクト領域31Bまで延在し、前記素子領域21Aから素子領域31Aまでの間では前記ポリシリコンゲート電極23Gの両側壁面に側壁絶縁膜23SWあるいは33SWが、図37の実施形態と同様に形成されている。前記ポリシリコンゲート電極23Gは、前記側壁絶縁膜23SWが形成されている領域では上面にシリサイド層23s1が形成されており、前記ゲートコンタクト領域21Bにコンタクトする部分では両側壁面および上面にシリサイド層23s2が形成されている。前記ポリシリコンゲート電極23G条のシリサイド層23s2と、前記ゲートコンタクト領域21Bの表面に形成されたシリサイド層21t1,21t2とは、体積膨張をすることにより接触しており、これにより前記ゲート電極23Gは、前記素子領域21Aにおいてゲート電極23G直下に位置するp型のボディ領域21Bdyに電気的に接続されている。
同様に前記ポリシリコンゲート電極23Gは、前記側壁絶縁膜33SWが形成されている領域では上面にシリサイド層33s1が形成されており、前記ゲートコンタクト領域31Bにコンタクトする部分では両側壁面および上面にシリサイド層33s2が形成されている。前記ポリシリコンゲート電極23G上のシリサイド層33s2と、前記ゲートコンタクト領域31Bの表面に形成されたシリサイド層31t1,31t2とは、体積膨張をすることにより接触しており、これにより前記ゲート電極23Gは、前記素子領域31Aにおいてゲート電極23G直下に位置する、導電型を別とすれば前記ボディ領域21Bdyと同様なn型のボディ領域に電気的に接続されている。
図40には、さらに第1層の金属配線パターンM1,第2層の金属配線パターンM2,第3層の金属配線パターンM3が示されているが、第1層の金属配線パターンM1には前記ゲートコンタクト領域21Bを通過する電源配線VDDやVCCが含まれているのがわかる。前記電源配線VDDは図36における電源配線パターン25VDDに対応するもので、本実施形態ではゲートタップ領域21B,31Bにおいてシェアドコンタクトプラグ24P,34Pを省略できるため、このような、ゲートタップ領域21Bや31B上をコンタクトせずに横断する電源パターンなどの配線パターンの配置が可能となっている。本実施形態ではその結果、図41に比較例として示すシェアドコンタクトプラグ24P,34Pを使った構成の半導体装置に比べ、素子の縦方向への寸法Lを、例えば約6%縮小することができる。ただし図41の半導体装置は図39の比較例と実質的に同じであり、図40の金属配線パターンM1,M2,M3と同様な金属配線パターンが形成されている。図41中、同一部分には同一の参照符号を付し、説明を省略する。
図40の平面図中に前記半導体装置80の外形を破線で示しているが、図40よりわかるように半導体装置80は前記ゲートタップ領域21B,31Bに対応して幅が狭められ、その結果図40の平面図中、上端および下端に突出部80Lおよび80Mが、先の図37における突出部40L,40Mに対応して形成されているのがわかる。前記寸法Lは、前記突出部80Lの先端から突出部80Mの先端までの距離として定義される。
さらに図42は、前記図40中に破線で示す半導体装置80を前記シリコン基板21上において互い違いに、すなわち一対の端部80Mの間に一つの端部80Lが配置され一対の端部80Lの間に一つの端部40Mが配置されるように、隙間無く敷き詰めた、半導体集積回路装置88の例を示す。
半導体集積回路装置88は二入力NAND回路を構成するが、かかる構成により、前記図41の比較対照例の半導体装置を隙間無く敷き詰めた場合に比較して、例えば15%程度の、非常に大きな面積の縮小が可能となる。
以上の説明はDt−MOSトランジスタを例に行ったが、本願発明はシェアドコンタクトプラグを使う他の半導体装置、例えばSRAMなどにおいても有用である。
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
(付記1)
第1の領域を有する半導体基板と、
前記第1の領域の前記半導体基板上に形成されたゲート電極と、
前記第1の領域の前記半導体基板に形成された第1の活性領域と、
前記第1の領域の前記ゲート電極の上面及び側面に形成された第1のシリサイド層と、
前記ゲート電極の少なくとも側面の前記シリサイド層と前記第1の活性領域とに接するコンタクトビアプラグと、
を有することを特徴とする半導体装置。
(付記2)
前記半導体基板と前記ゲート電極との間にゲート絶縁膜を有し、
前記第1のシリサイド層は、前記ゲート絶縁膜に接することを特徴とする付記1に記載の半導体装置。
(付記3)
第1の領域を有する半導体基板と、
前記第1の領域において前記半導体基板上に形成されたゲート電極と、
前記第1の領域において前記半導体基板に形成された第1の活性領域と、
前記ゲート電極の上面及び側面に形成され、前記第1の活性領域に接する第1のシリサイド層と、
を有することを特徴とする半導体装置。
(付記4)
前記ゲート電極はポリシリコンを含み、前記第1のシリサイド層はニッケルを含むことを特徴とする付記3に記載の半導体装置。
(付記5)
前記第1の活性領域が前記ゲート電極の近傍まで形成され、前記第1の活性領域の表面に第2のシリサイド層を有することを特徴とする付記1乃至4に記載の半導体装置。
(付記6)
前記第1の活性領域において前記ゲート電極の上を、前記ゲート電極に接続されることなく延在する配線パターンを有する付記3乃至5に記載の半導体装置。
(付記7)
前記配線パターンは電源配線パターンであることを特徴とする付記6に記載の半導体装置。
(付記8)
前記半導体基板は第2の領域を更に有し、
前記第2の領域の前記半導体基板に形成され、前記第1の活性領域と電気的に接続するチャネル領域と、
前記第2の領域の前記半導体基板に、前記チャネル領域を挟んで形成された第2の活性領域と、を有し
前記ゲート電極は、前記第1の領域及び前記第2の領域に延在し、前記第2の領域においては前記チャネル領域上に形成されたことを特徴とする付記1乃至7に記載の半導体装置。
(付記9)
前記半導体基板は、前記第1の領域と前記第2の領域との間に素子分離領域を更に有し、
前記素子分離領域は、前記半導体基板に形成された開口部と、前記開口部に形成された素子分離絶縁膜と、前記開口部の下の前記半導体基板に形成された導電領域と、を有し、
前記チャネル領域は、前記導電領域を通じて前記第1の活性領域に電気的に接続することを特徴とする付記8に記載の半導体装置。
(付記10)
各々が前記第1の領域及び前記第2の領域を含む複数のトランジスタ、を有し、
前記第1の領域は前記第1の方向に第1の幅を有し、
前記第2の領域は、前記第1の方向に前記第1の幅より広い第2の幅を有し、
前記複数のトランジスタは、第1のトランジスタ,第2のトランジスタ及び第3のトランジスタを含み、
前記第1のトランジスタの前記第1の領域,前記第2のトランジスタの前記第1の領域および前記第3のトランジスタの前記第1の領域は前記第1の方向に沿って配置され、
前記第3のトランジスタの前記第1の領域は、前記第1のトランジスタの前記第1の領域と前記第2のトランジスタの前記第1の領域との間に位置し、
前記第1のトランジスタの前記第2の領域及び前記第2のトランジスタの前記第2の領域は、それぞれ前記第1のトランジスタの前記第1の領域及び前記第2のトランジスタの前記第1の領域から、前記半導体基板表面において前記第1の方向と垂直の第2の方向に離れて位置し、
前記第3のトランジスタの前記第2の領域は、前記第3のトランジスタの前記第2の領域から、前記第2の方向と反対の第3の方向に離れて位置することを特徴とする付記8または9に記載の半導体装置。
(付記11)
半導体基板上にゲート電極を形成する工程と、
前記半導体基板に第1の活性領域を形成する工程と、
前記ゲート電極の側壁面上に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜の一部を除去して、前記ゲート電極の側壁面の一部を露出する工程と、
前記ゲート電極の側壁面の一部を露出する工程の後に、前記ゲート電極の一部をシリサイド化して、前記ゲート電極の上面及び側面にシリサイド層を形成する工程と、
を有し、
前記ゲート電極と前記第1の活性領域とが電気的に接続されることを特徴とする半導体装置の製造方法。
(付記12)
前記シリサイド層を形成する工程の後に、前記ゲート電極及び前記半導体基板上、前記側壁絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シリサイド層及び前記第1の活性領域を露出する開口部を形成する工程と、
前記開口部内に導電体を形成する工程と、
を有し、
前記導電体は、露出された前記シリサイド層及び前記第1の活性領域に接することを特徴とする付記11に記載の半導体装置の製造方法。
(付記13)
前記シリサイド層が前記第1の活性領域に接することを特徴とする付記11に記載の半導体装置の製造方法。
(付記14)
前記シリサイド層を形成する工程は、
前記第1の活性領域の表面もシリサイド化することを特徴とする付記11乃至13に記載の半導体装置の製造方法。
(付記15)
前記半導体基板に第1および第2の活性領域を形成する工程と、
半導体基板上にゲート電極を、前記第1および第2の活性領域を横切って形成する工程と、
前記第1の活性領域において前記ゲート電極への側壁絶縁膜の形成を回避しつつ、前記第2の活性領域において前記ゲート電極の側壁面上に側壁絶縁膜を形成する工程と、
前記第1の活性領域において前記ゲート電極の上面および側壁面に第1のシリサイド層を、また前記第2の活性領域において前記ゲート電極の上面に第2のシリサイド層を前記第1のシリサイド層に連続して形成する工程と、
を有し、
前記ゲート電極と前記第1の活性領域とが電気的に接続されることを特徴とする半導体装置の製造方法。
(付記16)
前記側壁絶縁膜を形成する工程は、前記第1および第2の活性領域にわたり前記ゲート電極を覆う絶縁膜を形成する工程と、前記絶縁膜を前記第1の活性領域において除去する工程と、前記絶縁膜を除去する工程の後、前記絶縁膜をエッチバックする工程とを含むことを特徴とする付記15記載の半導体装置の製造方法。
(付記1)
第1の領域を有する半導体基板と、
前記第1の領域の前記半導体基板上に形成されたゲート電極と、
前記第1の領域の前記半導体基板に形成された第1の活性領域と、
前記第1の領域の前記ゲート電極の上面及び側面に形成された第1のシリサイド層と、
前記ゲート電極の少なくとも側面の前記シリサイド層と前記第1の活性領域とに接するコンタクトビアプラグと、
を有することを特徴とする半導体装置。
(付記2)
前記半導体基板と前記ゲート電極との間にゲート絶縁膜を有し、
前記第1のシリサイド層は、前記ゲート絶縁膜に接することを特徴とする付記1に記載の半導体装置。
(付記3)
第1の領域を有する半導体基板と、
前記第1の領域において前記半導体基板上に形成されたゲート電極と、
前記第1の領域において前記半導体基板に形成された第1の活性領域と、
前記ゲート電極の上面及び側面に形成され、前記第1の活性領域に接する第1のシリサイド層と、
を有することを特徴とする半導体装置。
(付記4)
前記ゲート電極はポリシリコンを含み、前記第1のシリサイド層はニッケルを含むことを特徴とする付記3に記載の半導体装置。
(付記5)
前記第1の活性領域が前記ゲート電極の近傍まで形成され、前記第1の活性領域の表面に第2のシリサイド層を有することを特徴とする付記1乃至4に記載の半導体装置。
(付記6)
前記第1の活性領域において前記ゲート電極の上を、前記ゲート電極に接続されることなく延在する配線パターンを有する付記3乃至5に記載の半導体装置。
(付記7)
前記配線パターンは電源配線パターンであることを特徴とする付記6に記載の半導体装置。
(付記8)
前記半導体基板は第2の領域を更に有し、
前記第2の領域の前記半導体基板に形成され、前記第1の活性領域と電気的に接続するチャネル領域と、
前記第2の領域の前記半導体基板に、前記チャネル領域を挟んで形成された第2の活性領域と、を有し
前記ゲート電極は、前記第1の領域及び前記第2の領域に延在し、前記第2の領域においては前記チャネル領域上に形成されたことを特徴とする付記1乃至7に記載の半導体装置。
(付記9)
前記半導体基板は、前記第1の領域と前記第2の領域との間に素子分離領域を更に有し、
前記素子分離領域は、前記半導体基板に形成された開口部と、前記開口部に形成された素子分離絶縁膜と、前記開口部の下の前記半導体基板に形成された導電領域と、を有し、
前記チャネル領域は、前記導電領域を通じて前記第1の活性領域に電気的に接続することを特徴とする付記8に記載の半導体装置。
(付記10)
各々が前記第1の領域及び前記第2の領域を含む複数のトランジスタ、を有し、
前記第1の領域は前記第1の方向に第1の幅を有し、
前記第2の領域は、前記第1の方向に前記第1の幅より広い第2の幅を有し、
前記複数のトランジスタは、第1のトランジスタ,第2のトランジスタ及び第3のトランジスタを含み、
前記第1のトランジスタの前記第1の領域,前記第2のトランジスタの前記第1の領域および前記第3のトランジスタの前記第1の領域は前記第1の方向に沿って配置され、
前記第3のトランジスタの前記第1の領域は、前記第1のトランジスタの前記第1の領域と前記第2のトランジスタの前記第1の領域との間に位置し、
前記第1のトランジスタの前記第2の領域及び前記第2のトランジスタの前記第2の領域は、それぞれ前記第1のトランジスタの前記第1の領域及び前記第2のトランジスタの前記第1の領域から、前記半導体基板表面において前記第1の方向と垂直の第2の方向に離れて位置し、
前記第3のトランジスタの前記第2の領域は、前記第3のトランジスタの前記第2の領域から、前記第2の方向と反対の第3の方向に離れて位置することを特徴とする付記8または9に記載の半導体装置。
(付記11)
半導体基板上にゲート電極を形成する工程と、
前記半導体基板に第1の活性領域を形成する工程と、
前記ゲート電極の側壁面上に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜の一部を除去して、前記ゲート電極の側壁面の一部を露出する工程と、
前記ゲート電極の側壁面の一部を露出する工程の後に、前記ゲート電極の一部をシリサイド化して、前記ゲート電極の上面及び側面にシリサイド層を形成する工程と、
を有し、
前記ゲート電極と前記第1の活性領域とが電気的に接続されることを特徴とする半導体装置の製造方法。
(付記12)
前記シリサイド層を形成する工程の後に、前記ゲート電極及び前記半導体基板上、前記側壁絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シリサイド層及び前記第1の活性領域を露出する開口部を形成する工程と、
前記開口部内に導電体を形成する工程と、
を有し、
前記導電体は、露出された前記シリサイド層及び前記第1の活性領域に接することを特徴とする付記11に記載の半導体装置の製造方法。
(付記13)
前記シリサイド層が前記第1の活性領域に接することを特徴とする付記11に記載の半導体装置の製造方法。
(付記14)
前記シリサイド層を形成する工程は、
前記第1の活性領域の表面もシリサイド化することを特徴とする付記11乃至13に記載の半導体装置の製造方法。
(付記15)
前記半導体基板に第1および第2の活性領域を形成する工程と、
半導体基板上にゲート電極を、前記第1および第2の活性領域を横切って形成する工程と、
前記第1の活性領域において前記ゲート電極への側壁絶縁膜の形成を回避しつつ、前記第2の活性領域において前記ゲート電極の側壁面上に側壁絶縁膜を形成する工程と、
前記第1の活性領域において前記ゲート電極の上面および側壁面に第1のシリサイド層を、また前記第2の活性領域において前記ゲート電極の上面に第2のシリサイド層を前記第1のシリサイド層に連続して形成する工程と、
を有し、
前記ゲート電極と前記第1の活性領域とが電気的に接続されることを特徴とする半導体装置の製造方法。
(付記16)
前記側壁絶縁膜を形成する工程は、前記第1および第2の活性領域にわたり前記ゲート電極を覆う絶縁膜を形成する工程と、前記絶縁膜を前記第1の活性領域において除去する工程と、前記絶縁膜を除去する工程の後、前記絶縁膜をエッチバックする工程とを含むことを特徴とする付記15記載の半導体装置の製造方法。
20,40,80 半導体装置
21 シリコン基板
21A,31A 素子領域
21B、31BV ゲートタップ領域
21Bdy ボディ領域
21CH チャネル領域
21DNW 深いn型ウェル
21I 素子分離領域
21Ii,21Ij 絶縁領域
21a ソースエクステンション領域
21b ドレインエクステンション領域
21c ソース領域
21d ドレイン領域
21dip 凹部
21e,21f コンタクト領域
21s1,21s2,21t1,21t2 シリサイド層
22 シリコン酸化膜
22G ゲート絶縁膜
22T 絶縁膜
23G ゲート電極
23GN,23GP ゲート電極部分
23SW,33SW 側壁絶縁膜
23s1,23s2 シリサイド層
24,25 層間絶縁膜
24P,34P シェアドコンタクトプラグ
24VA,21VB,24VC ビアプラグ
24Va,24Vb,24Vc ビアホール
25A,25B,25C 配線パターン
40L,40M,80L,80M 突出部
50 比較例
60,88 半導体集積回路装置
230 絶縁膜
M1〜M3 金層配線パターン
R1,R2 レジストパターン
R1A,R2A レジスト開口部
V1〜V5 ビアプラグ
21 シリコン基板
21A,31A 素子領域
21B、31BV ゲートタップ領域
21Bdy ボディ領域
21CH チャネル領域
21DNW 深いn型ウェル
21I 素子分離領域
21Ii,21Ij 絶縁領域
21a ソースエクステンション領域
21b ドレインエクステンション領域
21c ソース領域
21d ドレイン領域
21dip 凹部
21e,21f コンタクト領域
21s1,21s2,21t1,21t2 シリサイド層
22 シリコン酸化膜
22G ゲート絶縁膜
22T 絶縁膜
23G ゲート電極
23GN,23GP ゲート電極部分
23SW,33SW 側壁絶縁膜
23s1,23s2 シリサイド層
24,25 層間絶縁膜
24P,34P シェアドコンタクトプラグ
24VA,21VB,24VC ビアプラグ
24Va,24Vb,24Vc ビアホール
25A,25B,25C 配線パターン
40L,40M,80L,80M 突出部
50 比較例
60,88 半導体集積回路装置
230 絶縁膜
M1〜M3 金層配線パターン
R1,R2 レジストパターン
R1A,R2A レジスト開口部
V1〜V5 ビアプラグ
Claims (11)
- 第1の領域を有する半導体基板と、
前記第1の領域の前記半導体基板上に形成されたゲート電極と、
前記第1の領域の前記半導体基板に形成された第1の活性領域と、
前記第1の領域の前記ゲート電極の上面及び側面に形成された第1のシリサイド層と、
前記ゲート電極の少なくとも側面の前記シリサイド層と前記第1の活性領域とに接するコンタクトビアプラグと、
を有することを特徴とする半導体装置。 - 前記半導体基板と前記ゲート電極との間にゲート絶縁膜を有し、
前記第1のシリサイド層は、前記ゲート絶縁膜に接することを特徴とする請求項1に記載の半導体装置。 - 第1の領域を有する半導体基板と、
前記第1の領域において前記半導体基板上に形成されたゲート電極と、
前記第1の領域において前記半導体基板に形成された第1の活性領域と、
前記ゲート電極の上面及び側面に形成され、前記第1の活性領域に接する第1のシリサイド層と、
を有することを特徴とする半導体装置。 - 前記ゲート電極はポリシリコンを含み、前記第1のシリサイド層はニッケルを含むことを特徴とする請求項3に記載の半導体装置。
- 前記第1の活性領域が前記ゲート電極の近傍まで形成され、前記第1の活性領域の表面に第2のシリサイド層を有することを特徴とする請求項1乃至4に記載の半導体装置。
- 前記半導体基板は第2の領域を更に有し、
前記第2の領域の前記半導体基板に形成され、前記第1の活性領域と電気的に接続するチャネル領域と、
前記第2の領域の前記半導体基板に、前記チャネル領域を挟んで形成された第2の活性領域と、を有し
前記ゲート電極は、前記第1の領域及び前記第2の領域に延在し、前記第2の領域においては前記チャネル領域上に形成されたことを特徴とする請求項1乃至5に記載の半導体装置。 - 各々が前記第1の領域及び前記第2の領域を含む複数のトランジスタ、を有し、
前記第1の領域は前記第1の方向に第1の幅を有し、
前記第2の領域は、前記第1の方向に前記第1の幅より広い第2の幅を有し、
前記複数のトランジスタは、第1のトランジスタ,第2のトランジスタ及び第3のトランジスタを含み、
前記第1のトランジスタの前記第1の領域,前記第2のトランジスタの前記第1の領域および前記第3のトランジスタの前記第1の領域は前記第1の方向に沿って配置され、
前記第3のトランジスタの前記第1の領域は、前記第1のトランジスタの前記第1の領域と前記第2のトランジスタの前記第1の領域との間に位置し、
前記第1のトランジスタの前記第2の領域及び前記第2のトランジスタの前記第2の領域は、それぞれ前記第1のトランジスタの前記第1の領域及び前記第2のトランジスタの前記第1の領域から、前記半導体基板表面において前記第1の方向と垂直の第2の方向に離れて位置し、
前記第3のトランジスタの前記第2の領域は、前記第3のトランジスタの前記第2の領域から、前記第2の方向と反対の第3の方向に離れて位置することを特徴とする請求項6に記載の半導体装置。 - 半導体基板上にゲート電極を形成する工程と、
前記半導体基板に第1の活性領域を形成する工程と、
前記ゲート電極の側壁面上に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜の一部を除去して、前記ゲート電極の側壁面の一部を露出する工程と、
前記ゲート電極の側壁面の一部を露出する工程の後に、前記ゲート電極の一部をシリサイド化して、前記ゲート電極の上面及び側面にシリサイド層を形成する工程と、
を有し、
前記ゲート電極と前記第1の活性領域とが電気的に接続されることを特徴とする半導体装置の製造方法。 - 前記シリサイド層を形成する工程の後に、前記ゲート電極及び前記半導体基板上、前記側壁絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シリサイド層及び前記第1の活性領域を露出する開口部を形成する工程と、
前記開口部内に導電体を形成する工程と、
を有し、
前記導電体は、露出された前記シリサイド層及び前記第1の活性領域に接することを特徴とする請求項8に記載の半導体装置の製造方法。 - 前記シリサイド層が前記第1の活性領域に接することを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記シリサイド層を形成する工程は、
前記第1の活性領域の表面もシリサイド化することを特徴とする請求項8乃至10に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012149745A JP2014013792A (ja) | 2012-07-03 | 2012-07-03 | 半導体装置およびその製造方法 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012149745A JP2014013792A (ja) | 2012-07-03 | 2012-07-03 | 半導体装置およびその製造方法 |
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Publication Number | Publication Date |
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JP2014013792A true JP2014013792A (ja) | 2014-01-23 |
Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012149745A Pending JP2014013792A (ja) | 2012-07-03 | 2012-07-03 | 半導体装置およびその製造方法 |
Country Status (2)
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US (1) | US9053962B2 (ja) |
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2012
- 2012-07-03 JP JP2012149745A patent/JP2014013792A/ja active Pending
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2013
- 2013-04-15 US US13/862,894 patent/US9053962B2/en not_active Expired - Fee Related
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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