JP2007027727A - フルシリサイド化ゲートmosfetの形成方法及び該方法により得られるデバイス - Google Patents
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Abstract
【解決手段】この方法は、FUSIとソース及び/又はドレイン領域へのコンタクトとの間の短絡形成を防止するのに使用可能である。特に、この方法は、ゲート誘電体の上方に膨張体積を形成する。上記体積は、フルシリサイド化ゲートを実質的に含むように設計される。
【選択図】図3a
Description
このアプローチによれば、MOSFETデバイスのFUSIゲートは、シリサイド金属としてニッケルを用いて、単一のシリサイドステップの間に形成される。FUSIゲートの仕事関数は、どのニッケル・ケイ素化合物相がシリサイド工程中に形成されるかを決める堆積したままの(as-deposited)ニッケル層の厚さを変化することにより調整することができる。
ゲート誘電体及びゲート電極からなるゲートスタックを設け、ここで、上記ゲート電極は厚さtVを有し、上記ゲート誘電体に接するゲート電極の少なくとも一部分は、半導体材料にて形成され、及び上記ゲートスタックのサイドウォールは、誘電性層により包まれる;
上記ゲート誘電体に接する上記半導体材料の層厚さtSCを得るため、部分的に上記ゲート電極を除去し;
上記半導体層上の少なくとも一つのシリサイド金属の層を堆積し; そして
厚さtSILを有するシリサイドを形成するため上記半導体層をフルシリサイドする、
ここで、tV及びtSCは、関係tV ≧tSIL=tSC(1+b)に従い選択され、ここで(1+b)はシリサイドの体積膨張係数である。
厚さtSCを有する半導体材料を備える(あるいは、からなる)電極ゲートを設け、;
上記半導体材料上に誘電性のサイドウォールを有し、及びそれに整列された容器を形成し、ここで上記容器は、高さtCOを有し、;
上記半導体材料上に少なくとも一つのシリサイド金属の層を堆積し; そして
厚さtSILを有するケイ素化合物を形成するため上記半導体材料をフルシリサイドする、
ここで、tCO及びtSCは、関係tCO ≧(b.tSC)に従い選択され、
ここで、tSIL / tSC =(1+b)は、形成されたケイ素化合物の体積膨張係数である。
tV=tSC+tCO ≧ tSIL=tSC(1+b) [1]
tCO ≧ b tSIL [2]
ここで、(1+b)は、形成されたケイ素化合物の体積膨張係数であり、(b.tSC)は、半導体層の厚さtSCを超えるケイ素化合物層の厚さである。
14…サイドウォールスペーサ。
Claims (12)
- フルシリサイド化ゲート電極を有する少なくとも一つのMOSFETデバイスを製造する方法であって、
ゲート誘電体及びゲート電極からなるゲートスタックを設け、ここで、上記ゲート電極は厚さtVを有し、上記ゲート誘電体に接する上記ゲート電極の少なくとも一部分は、半導体材料にて形成され、及び上記ゲートスタックのサイドウォールは、誘電性層により包まれ;
上記ゲート誘電体に接する上記半導体材料の層厚さtSCを得るため、部分的に上記ゲート電極を除去し;
上記半導体層上の少なくとも一つのシリサイド金属の層を堆積し; そして
厚さtSILを有するシリサイドを形成するため上記半導体層をフルシリサイドする、
ここで、tV及びtSCは、関係tV ≧tSIL=tSC(1+b)に従い選択され、ここで(1+b)はシリサイドの体積膨張係数である。 - 上記ゲートスタックのサイドウォールを包む上記誘電性層は、スペーサーである、請求項1記載の製造方法。
- 上記スペーサーは、上記ゲートスタックの上記サイドウォールに対して誘電性材料の共形層を堆積し、その後上記誘電性材料(8)を異方性にエッチバックすることで形成される、請求項2記載の製造方法。
- 上記ゲート電極を部分的に除去する工程は、厚さtSCを有する上記半導体層を得るため半導体材料を薄くする工程を備える、請求項1から3のいずれかに記載の製造方法。
- 上記半導体材料はシリコンである、請求項1から4のいずれかに記載の製造方法。
- 上記シリサイド金属はニッケルである、請求項1から5のいずれかに記載の製造方法。
- 上記ゲート誘電体に接触していない上記ゲート電極の一部は、上記半導体材料に対して選択的に除去可能な材料にて形成される、請求項1から6のいずれかに記載の製造方法。
- 上記ゲート電極を部分的に除去する工程は、上記半導体材料を露出するため、上記ゲート誘電体に接触していない上記一部を選択的に除去する工程を備える、請求項7記載の製造方法。
- 上記ゲート誘電体に接触していない上記一部は、SixGeyにて形成される、請求項7又は8記載の製造方法。
- 上記半導体材料をフルシリサイドする工程は、実質的に全ての上記半導体材料をケイ素化合物に変換するようにサーマルバジェットを供給する工程と、反応しないいずれの金属をも除去する工程とを備える、請求項1から9のいずれかに記載の製造方法。
- 上記半導体材料をフルシリサイドする工程は、部分的に上記半導体材料をケイ素化合物へ変換するように第1サーマルバジェットを供給する工程と、反応しないいずれの金属をも除去する工程と、上記半導体材料のケイ素化合物への変換を完了するための第2サーマルバジェットを供給する工程とを備える、請求項1から9のいずれかに記載の製造方法。
- 厚さtSCを有する半導体材料を備える(あるいは、からなる)電極ゲートを設け;
上記半導体材料上に誘電性のサイドウォールを有し、及びそれに整列された容器を形成し、ここで上記容器は、高さtCOを有し;
上記半導体材料上に少なくとも一つのシリサイド金属の層を堆積し; そして
厚さtSILを有するケイ素化合物を形成するため上記半導体材料をフルシリサイドする、各工程を備え、
ここで、tCO及びtSCは、関係tCO ≧(b.tSC)に従い選択され、
ここで、tSIL / tSC =(1+b)は、形成されたケイ素化合物の体積膨張係数である、
フルシリサイド化ゲート電極を有するMOSFETデバイスの製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8653579B2 (en) | 2010-06-30 | 2014-02-18 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
US9053962B2 (en) | 2012-07-03 | 2015-06-09 | Fujitsu Semiconductor Limited | Semiconductor device and fabrication process thereof |
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JP2005524243A (ja) * | 2002-04-30 | 2005-08-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | シリサイドを使用する金属ゲート電極およびこれを形成する方法 |
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2006
- 2006-07-11 JP JP2006190584A patent/JP2007027727A/ja active Pending
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