CN104681535B

CN104681535B - 半导体器件的接触件结构

Info

Publication number: CN104681535B
Application number: CN201410706358.6A
Authority: CN
Inventors: 蔡俊雄; 林衍廷
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2013-11-29
Filing date: 2014-11-28
Publication date: 2017-09-29
Anticipated expiration: 2034-11-28
Also published as: KR101684010B1; KR20150063007A; CN104681535A

Abstract

上述实施例提供了形成具有低电阻的接触件结构的机制。具有多个子层的应变材料堆叠件用于降低接触件结构下面的导电层的肖特基势垒高度(SBH)。应变材料堆叠件包括SiGe主层、梯度SiGe层、GeB层、Ge层和SiGe顶层。GeB层将肖特基势垒移至GeB和金属锗化物之间的界面，这大大降低了肖特基势垒高度(SBH)。较低的SBH、SiGe顶层中的Ge形成金属锗化物以及GeB层中的高B浓度有助于减小接触件结构下面的导电层的电阻。

Description

半导体器件的接触件结构

相关申请的交叉引用

本申请与2012年11月08日提交的标题为“半导体器件的接触件结构”的共同代决和共同受让的专利申请第13/672,258号(代理案号TSM12-0787) 相关，其全部内容结合于此作为参考。

技术领域

本发明涉及集成电路器件，更具体地，涉及半导体器件的接触件结构。

背景技术

随着半导体工业已进入到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，在诸如鳍式场效应晶体管(FinFET)的半导体器件的三维设计的发展中已经产生了来自制造和设计问题的挑战。典型的 FinFET制造为具有通过例如蚀刻掉衬底的硅层的一部分形成的从衬底延伸的薄垂直“鳍”(或鳍结构)。在该垂直鳍中形成FinFET的沟道。栅极提供在鳍的三侧上方(例如，包裹鳍)。在沟道的两侧均具有栅极允许栅极从两侧对沟道进行控制。FinFET的进一步优势包括减小短沟道效应和更高的电流。

然而，在互补金属氧化物半导体(CMOS)制造中实现这些特征和工艺还存在挑战。例如，应变材料上的硅化物形成引起FinFET的源极/漏极区的高接触电阻，从而使器件性能退化。

发明内容

为了解决现有技术中存在的问题，本发明提供了一种半导体器件结构，包括：栅极结构，形成在半导体衬底的表面上方；凹槽，邻近所述栅极结构，其中，所述凹槽形成在所述半导体衬底的表面下方；应变材料堆叠件，填充所述凹槽，其中，所述应变材料堆叠件中的材料的晶格常数与所述衬底的晶格常数不同，其中，所述应变材料堆叠件包括硼掺杂的(B掺杂的) 锗(GeB)层、金属-Ge层和金属-SiGe层；以及接触件结构，形成在层间介电(ILD)层中，其中，所述接触件结构的底部与所述金属-SiGe层接触。

在上述半导体器件结构中，其中，所述应变材料堆叠件还包括位于所述GeB层和所述金属-Ge层之间的锗(Ge)层。

在上述半导体器件结构中，其中，所述GeB层的硼浓度在从约1E20 原子/cm³至约4E20原子/cm³的范围内。

在上述半导体器件结构中，其中，所述应变材料堆叠件还包括SiGe层，其中，所述SiGe层填充所述凹槽的主要部分，其中，所述SiGe层填充所述凹槽的底部。

在上述半导体器件结构中，其中，所述应变材料堆叠件还包括SiGe层，其中，所述SiGe层填充所述凹槽的主要部分，其中，所述SiGe层填充所述凹槽的底部，其中，所述应变材料堆叠件还包括位于所述SiGe层上方的梯度SiGe层。

在上述半导体器件结构中，其中，所述应变材料堆叠件还包括SiGe层，其中，所述SiGe层填充所述凹槽的主要部分，其中，所述SiGe层填充所述凹槽的底部，其中，所述应变材料堆叠件还包括位于所述SiGe层上方的梯度SiGe层，其中，所述梯度SiGe层的Ge浓度从所述梯度SiGe层的底部至顶部在从约30％至约80％的范围内增大。

在上述半导体器件结构中，其中，所述金属-Ge层和所述金属-SiGe层中的金属元素相同。

在上述半导体器件结构中，其中，所述金属-Ge层和所述金属-SiGe层中的金属元素选自由Ti、Al、Mo、Zr、Hf、Ta、In、Ni、Be、Mg、Ca、Y、 Ba、Sr、Sc或Ga组成的组。

在上述半导体器件结构中，其中，所述应变材料堆叠件向上延伸至所述半导体衬底的表面之上。

在上述半导体器件结构中，其中，所述凹槽的深度介于约和约的范围内。

在上述半导体器件结构中，其中，所述栅极结构是替代栅极。

在上述半导体器件结构中，其中，所述栅极结构形成在所述半导体衬底的鳍上方。

在上述半导体器件结构中，其中，所述应变材料堆叠件的各个层外延地生长以填充所述凹槽。

根据本发明的另一方面，提供了一种半导体器件结构，包括：栅极结构，形成在半导体衬底的表面上方；凹槽，邻近所述栅极结构，其中，所述凹槽形成在所述半导体衬底的表面下方；应变材料堆叠件，填充所述凹槽，其中，所述应变材料堆叠件包括SiGe层、梯度SiGe层、硼掺杂的(B 掺杂的)锗(GeB)层、金属-Ge层和金属-SiGe层；以及接触件结构，形成在层间介电(ILD)层中，其中，所述接触件结构的底部与所述金属-SiGe 层接触。

根据本发明的又一方面，提供了一种形成半导体器件结构的方法，包括：在半导体衬底的表面上方形成栅极结构；形成邻近所述栅极结构的凹槽，其中，所述凹槽形成在所述半导体衬底的表面下方；以及形成填充所述凹槽的应变材料堆叠件，其中，所述应变材料堆叠件包括第一SiGe层、梯度SiGe层、硼掺杂的(B掺杂的)锗(GeB)层、Ge层和第二SiGe层。

在上述方法中，其中，所述方法还包括：在层间介电(ILD)层中形成接触件结构；在所述接触件结构上方依次沉积金属层和保护层；以及实施热退火以将所述金属层中的金属驱入所述第二SiGe层和所述Ge层中。

在上述方法中，其中，所述方法还包括：在层间介电(ILD)层中形成接触件结构；在所述接触件结构上方依次沉积金属层和保护层；以及实施热退火以将所述金属层中的金属驱入所述第二SiGe层和所述Ge层中，其中，所述方法还包括：实施湿蚀刻以去除所述保护层和所述金属层的未反应金属。

在上述方法中，其中，所述方法还包括：在层间介电(ILD)层中形成接触件结构；在所述接触件结构上方依次沉积金属层和保护层；以及实施热退火以将所述金属层中的金属驱入所述第二SiGe层和所述Ge层中，其中，在所述热退火之后，所述第二SiGe层变成金属-SiGe层，并且所述Ge 层的至少一部分变成金属-Ge层。

在上述方法中，其中，所述方法还包括：在层间介电(ILD)层中形成接触件结构；在所述接触件结构上方依次沉积金属层和保护层；以及实施热退火以将所述金属层中的金属驱入所述第二SiGe层和所述Ge层中，其中，在所述热退火之后，所述第二SiGe层变成金属-SiGe层，并且所述Ge 层的至少一部分变成金属-Ge层，其中，所述Ge层的另一部分保持未反应。

在上述方法中，其中，所述方法还包括：在层间介电(ILD)层中形成接触件结构；在所述接触件结构上方依次沉积金属层和保护层；以及实施热退火以将所述金属层中的金属驱入所述第二SiGe层和所述Ge层中，其中，所述金属层包括Ti、Al、Mo、Zr、Hf、Ta、In、Ni、Be、Mg、Ca、Y、 Ba、Sr、Sc或Ga。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本发明的各个方面的示出制造半导体器件的接触件结构的方法的流程图。

图2A至图2H是根据本发明的各个方面的处于各个制造阶段的包括接触件结构的半导体器件的示意性截面图。

图3示出了根据一些实施例的填充接近栅极结构的凹槽的应变材料堆叠件中的各种应变材料。

图4A至图4C是根据本发明的各个方面的处于各个制造阶段的接触件结构的部分的放大的截面图。

具体实施方式

应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

参照图1，示出了根据一些实施例的制造半导体器件的接触件结构的方法100的流程图。方法100开始于操作102，其中，衬底包括栅极结构和位于栅极结构的每一侧上的隔离结构。方法100继续进行操作104，其中，在栅极结构和隔离结构之间形成凹槽。在形成凹槽之后，在操作106 中外延生长应变材料以填充凹槽。应变材料包括晶格常数与衬底的晶格常数不同的材料。

然后方法100继续进行操作108，其中，在衬底上方形成层间介电(ILD) 层以覆盖栅极结构、填充的凹槽的表面和隔离结构的表面。方法100继续进行操作110，其中，在ILD层中形成接触开口以暴露填充凹槽的应变材料的顶面。然后，方法100继续进行操作112，其中，在衬底的表面上方沉积金属层和保护层。沉积金属层以用作接触开口的衬垫，并且保护层沉积在金属层上方。

然后方法100继续进行操作114，其中，衬底经受热工艺以在接触开口的底部和底部周围的区域处形成金属硅化物和金属锗化物(金属-Ge)的复合物。金属硅化物和金属锗化物的复合物由金属层和与金属层接触的应变材料的顶面附近的硅和锗形成。然后，在操作116中，衬底经受蚀刻工艺以去除保护层和未反应的金属层。在一些实施例中，在操作116之后实施可选择的操作118。操作118是用于优化在接触开口的底部周围形成的金属硅化物和金属锗化物的复合物的电阻的热工艺。然后实施额外的加工顺序以完成接触件形成并且完成集成电路的形成。

图2A至图2H示出了根据一些实施例的处于各个制造阶段的包括接触件结构230的半导体器件200的示意性截面图。如在本发明中采用的，术语半导体器件200指的是鳍式场效应晶体管(FinFET)。FinFET指的是任何鳍基的、多栅极晶体管。在一些可选实施例中，术语半导体器件200指的是平面金属氧化物半导体场效应晶体管(MOSFET)。其他晶体管结构和类似结构都在本发明的预期范围内。半导体器件200可以包括在微处理器、存储器单元和/或其他集成电路(IC)中。

应该注意，在一些实施例中，在图1中提及的操作不产生完整的半导体器件200。可以使用互补金属氧化物半导体(CMOS)技术加工来制造完整的半导体器件200。因此，应该理解，可以在图1的方法100之前、期间和/或之后提供额外的工艺，并且本文中可以仅简要描述一些其他工艺。而且，图2A至图2H 被简化以便更好地理解本发明的概念。例如，虽然附图示出了半导体器件200，但是应该理解，IC可以包括许多其他器件，其他器件包括电阻器、电容器、电感器、熔丝等。

参照图2A和图1中的操作102，提供衬底20。在至少一个实施例中，衬底20包括晶体硅衬底(例如，晶圆)。根据设计需求(例如，p型衬底或n型衬底)，衬底20可以包括各种掺杂区。在一些实施例中，掺杂区可以掺杂有p型掺杂剂或n型掺杂剂。例如，掺杂区可以掺杂有诸如硼或BF₂的p型掺杂剂；诸如磷或砷的n型掺杂剂；和/或它们的组合。掺杂区可以配置为用于p型FinFET或平面MOSFET。

衬底20可以可选地由一些其他材料制成：合适的元素半导体，诸如金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如碳化硅锗、磷砷化镓或磷化镓铟。而且，衬底 20可以包括外延层(epi层)，可以被应变以用于性能增强，和/或可以包括绝缘体上硅(SOI)结构。

在示出的实施例中，衬底20还包括鳍结构202。形成在衬底20上的鳍结构202包括一个或多个鳍。在本实施例中，为了简化，鳍结构202包括单个鳍。鳍包括任何合适的材料，例如，鳍可以包括硅、锗或化合物半导体。鳍结构202还可以包括设置在鳍上的覆盖层(未示出)，该覆盖层可以是硅覆盖层。

使用包括各种沉积、光刻和/或蚀刻工艺的任何合适的工艺形成鳍结构 202。示例性光刻工艺可以包括在衬底20的上面(例如，硅层上)形成光刻胶层(抗蚀剂)、曝光光刻胶成一图案、实施曝光后烘烤工艺、以及显影光刻胶以形成包括光刻胶的掩蔽元件。然后可以使用反应离子蚀刻(RIE) 工艺和/或其他合适的工艺蚀刻硅层。在实例中，可以使用图案化并蚀刻硅衬底20的一部分来形成鳍结构202的硅鳍。在另一实例中，可以使用图案化并蚀刻在绝缘层上面沉积的硅层(例如，SOI衬底的硅-绝缘体-硅堆叠件的上硅层)来形成鳍结构202的硅鳍。在另外的其他实施例中，鳍结构的形成方法包括：通过在衬底之上形成介电层，在介电层中开沟槽，以及从沟槽中的衬底外延生长鳍以形成鳍。

在示出的实施例中，在衬底20内形成隔离结构204a、204b以限定并且电隔离鳍结构202的各个鳍。在一个实例中，隔离结构204a、204b是浅沟槽隔离(STI)结构。隔离结构204a、204b可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低K介电材料和/或它们的组合。可以通过任何合适的工艺形成隔离结构204a、204b。作为一个实例，隔离结构204a、204b的形成可以包括用介电材料填充鳍之间的沟槽(例如，使用化学汽相沉积工艺)。在一些实施例中，填充的沟槽可以具有多层结构，诸如用氮化硅或氧化硅填充的热氧化物衬垫层。

仍参照图2A，在隔离结构204a和204b之间的衬底20的表面20s(即，鳍结构202的顶面)上形成栅极堆叠件210。虽然在图中示出的平面中，栅极堆叠件210仅在鳍的顶面上延伸，但是本领域普通技术人员将认识到，在器件的其他平面(在图中未示出)中，栅极堆叠件210沿着鳍结构202 的侧壁延伸。在一些实施例中，栅极堆叠件210包括栅极介电层212和位于栅极介电层212上方的栅电极层214。

在一些实施例中，在栅极堆叠件210的两侧上形成一对侧壁间隔件216。在示出的实施例中，可以使用包括本文中描述的工艺的任何合适的工艺形成栅极堆叠件210。在一些实施例中，在栅极堆叠件210上方形成硬掩模 213。在一些实施例中，硬掩模213由氮化硅制成。然而，也可以使用诸如碳化硅、氮氧化硅等的其他材料。

在一个实例中，在衬底20上方依次沉积栅极介电层212和栅电极层 214。在一些实施例中，栅极介电层212可以包括氧化硅、氮化硅、氮氧化硅或高介电常数(高k)电介质。高k电介质包括金属氧化物。用于高k 电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、 Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和它们的混合物。在一些实施例中，栅极介电层212具有在约10埃至约30埃的范围内的厚度。可以使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV臭氧氧化或它们的组合的合适的工艺形成栅极介电层212。栅极介电层212还可以包括界面层(未示出)以减小栅极介电层212和鳍结构202之间的损坏。界面层可以包括氧化硅。

在一些实施例中，栅电极层214可以包括单层或多层结构。在至少一个实施例中，栅电极层214包括多晶硅。此外，栅电极层214可以是通过均匀或非均匀掺杂来掺杂的多晶硅。在可选实施例中，栅电极层214包括选自W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn和Zr 的组的金属。在可选实施例中，栅电极层214包括选自TiN、WN、TaN和 Ru的组的金属。在一些实施例中，栅电极层214具有在约30nm至约60nm 的范围内的厚度。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成栅电极层214。

例如，硬掩模213可以包括氮化硅，但是也可以使用诸如碳化硅、氮氧化硅等的其他材料。在一些实施例中，硬掩模213具有在约50nm至约 100nm的范围内的厚度。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成硬掩模213。

然后，通过诸如旋涂的合适的工艺在栅电极层214上方形成光刻胶层 (未示出)，并且通过适当的光刻图案化方法图案化光刻胶层以形成图案化的光刻胶部件。在至少一个实施例中，图案化的光刻胶部件的宽度在约5nm至约45nm的范围内。然后可以使用一个或多个蚀刻工艺将图案化的光刻胶部件转印至下面的层(即，硬掩模213、栅电极层214和栅极介电层212)以形成栅极堆叠件210。此后可以剥离光刻胶层。

仍参照图2A，在一些实施例中，半导体器件200还包括在栅极堆叠件 210的侧壁上形成的间隔件216(介电层)。在一些实施例中，每个栅极间隔件216均包括氧化硅层(未示出)和位于氧化硅层上方的氮化硅层，其中，氧化硅层可以具有介于约和约的范围内的厚度，而氮化硅层的厚度可以介于约和约的范围内。在可选实施例中，栅极间隔件216包括一个或多个层，每个层均包括氧化硅、氮化硅、氮氧化硅和/或其他介电材料。可用的形成方法包括等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、次大气压化学汽相沉积(SACVD)和其他沉积方法。

参照图2B和图1中的操作104，蚀刻鳍结构202的部分(除了在其上方形成栅极堆叠件210和一对侧壁间隔件216的部分之外)以在邻近栅极堆叠件210的衬底20的表面20s下方形成源极和漏极(S/D)凹槽206a和 206b。如图2B所示，S/D凹槽206a和206b中的每个均位于栅极堆叠件210 与隔离结构204a和204b中的一个之间。

将栅极堆叠件210和该对侧壁间隔件216用作蚀刻掩模，可以实施各向同性蚀刻以在衬底20中形成凹槽206a和206b。各向同性蚀刻可以是干蚀刻，其中，蚀刻气体可以选自CF₄、Cl₂、NF₃、SF₆和它们的组合。在可选实施例中，跳过上述各向同性蚀刻步骤。然后实施湿蚀刻以完成凹槽206a 和206b的形成。例如，可以使用四甲基氢氧化铵(TMAH)、氢氧化钾(KOH) 溶液等实施湿蚀刻。在一些示例性实施例中，TMAH溶液具有介于约1％和约30％的范围内的浓度。在湿蚀刻之后，在凹槽206a和206b中可以形成小平面。在一些实施例中，小平面包括衬底20的(111)平面。在一些示例性实施例中，在湿蚀刻之后，凹槽206a和206b的深度D1介于约和约的范围内。

如图2C和图1中的操作106所示，在衬底20的表面20s下方形成S/D 凹槽206a和206b之后，通过外延生长应变材料堆叠件208来填充图2B的凹槽206a和206b。应变材料堆叠件208的晶格常数与衬底20的晶格常数不同。结果，半导体器件200的沟道区被应变或被施压以提高器件的载流子迁移率。

在一些实施例中，应变材料堆叠件208包括Si、Ge、SiGe、SiC、SiP、 P型掺杂剂或III-V族半导体材料。图3示出了根据一些实施例的应变材料堆叠件208中的各种应变材料。应变材料堆叠件208中的各种材料均外延地生长。在一些实施例中，图3中的应变材料堆叠件208包括第一SiGe(硅锗)层(或主要SiGe层)208_A、梯度SiGe层208_B、GeB(掺杂有硼的锗)层208_C、可选择的Ge层208_D和第二SiGe层208_E。第一SiGe层208_A填充大部分凹槽206a和206b。位于第一SiGe层上方的各个层208_B、208_C、 208_D、和208_E辅助在上述接触开口的底部和底部周围的区域处形成金属硅化物和金属锗化物的复合物。

对于先进的技术，接触件的临界尺寸(CD)继续减小。金属硅化物已经用于在S/D区和接触插塞(或接触件)之间提供低电阻率的连接。方程式(1)示出导电材料(诸如接近半导体材料形成的金属硅化物或金属锗化物)的电阻率和影响电阻率的因素之间的关系。

ρ∝exp[C×SQRT(m)×Φ_Β/SQRT(N)]………………………………….……(1)

在方程式(1)中，SQRT表示平方根。C是常数并且m是源极和漏极区中的半导体材料(诸如Si或Ge)的原子量。Φ_Β是用于形成金属硅化物或金属锗化物的金属和半导体材料之间的肖特基势垒高度(SBH)。N是半导体材料中的掺杂剂(诸如B)浓度。

为了减小电阻率，可以减小m和/或Φ_Β。此外，也可以增大N。Ge的原子量高于Si。使Ge代替存在于金属硅化物或金属锗化物与半导体材料的界面处的Si可以降低接触电阻率。形成在金属(诸如Ti或Ni)和SiGeB 之间的金属硅化物(诸如TiSi或NiSi)的SBH(Φ_Β)为约0.6eV。相反， NiGe和GeB之间的SBH可以减小约0.1eV。因此，期望使肖特基势垒形成在金属-Ge(诸如NiGe或其他金属-Ge)和GeB之间。而且，半导体材料(诸如GeB)中的掺杂剂(诸如B)浓度应该保持较高以增大N值。

需要梯度SiGe层208_B防止衬底Si/EPI SiGe晶格失配引起的位错。GeB 层208_C使能够降低SBH，这将在下面解释。可选择的Ge层208_D可以降低电化学腐蚀的风险。第二SiGe层208_E形成金属-SiGe层，金属-SiGe层将保护在热退火之后形成的金属锗化物层以免在去除未反应金属的后续湿蚀刻工艺期间被去除。

在一些实施例中，在形成应变材料堆叠件208之前，用HF溶液或其他合适的溶液实施预清洗工艺以清洗S/D凹槽206a和206b。然后，通过低压CVD(LPCVD)工艺循序并且选择性生长应变材料208以填充S/D凹槽206a和206b。在一些实施例中，在从约400℃至约800℃的范围内的温度和从约1托至约15托的压力下实施LPCVD工艺。在一些实施例中，用于形成应变材料堆叠件208的反应气体包括SiH₄、SiH₂Cl₂、HCl、GeH₄、 Ge₂H₆、B₂H₆和H₂的各种组合。

第一SiGe(硅锗)层208_A形成在凹槽206a和206b的衬底表面上。在一些实施例中，第一SiGe层208_A中的Ge浓度(原子百分比)在从约15％至约30％的范围内。在一些实施例中，第一SiGe层208_A的厚度在从约15nm 至约30nm的范围内。

然后在第一SiGe层208_A上方形成梯度SiGe层208_B。梯度SiGe层208_B中的Ge浓度从第一SiGe层208_A中的Ge浓度增大至更接近GeB层208_C中的Ge浓度的较高值。在一些实施例中，梯度SiGe层208_B中的Ge浓度从层的底部到顶部在从约30％至约80％的范围内增大。在一些实施例中，梯度SiGe层208_B的厚度在从约15nm至约30nm的范围内。

如上所述，在GeB和热退火之后形成在GeB上方的金属-Ge层之间的界面处将形成肖特基势垒。为了降低金属硅化物和金属锗化物的复合物的电阻率，GeB层208_C的B浓度应该尽可能地高。在一些实施例中，B浓度在从约4E20原子/cm³至约1E21原子/cm³的范围内。在一些实施例中，为了增大B掺杂剂密度，用于形成GeB层的反应气体混合物包括Ge₂H₆。在一些实施例中，GeB层208_C的厚度在从约8nm至约20nm的范围内。

形成可选择的Ge层208_D以防止或减少由GeB层208_C(掺杂的Ge层) 和热退火之后在GeB层208_C上方形成的金属锗化物层之间的化学势的差引起的电化学腐蚀。在一些实施例中，Ge层208_D的厚度在从约15nm至约 35nm的范围内。

在Ge层208_D(如果存在Ge层208_D)或GeB层208_C(如果不存在Ge 层208_D)上方沉积第二SiGe层208_E以在下面的金属锗化物上方形成保护层以免受后续湿蚀刻的影响。在一些实施例中，第二SiGe层208_E的厚度在从约1nm至约10nm的范围内。在一些实施例中，在相同的工艺室中形成应变材料堆叠件208中的各个层。然而，可能在多于一个室中形成这些各个层。

到目前为止，工艺操作已经提供了在S/D沟槽206a和206b中具有应变堆叠件208的衬底20。如图2D和图2E以及图1中的操作108所示，在应变材料堆叠件208、栅极堆叠件210、该对侧壁间隔件216以及隔离区 204a和204b上方沉积层间介电(ILD)层218。ILD层218包括介电材料。介电材料可以包括氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、旋涂玻璃(SOG)、氟掺杂的硅酸盐玻璃(FSG)、碳掺杂的氧化硅(例如，SiCOH)和/或它们的组合。在一些实施例中，可以通过CVD、高密度等离子体(HDP)CVD、次大气压CVD(SACVD)、旋涂、溅射或其他合适的方法在应变材料208上方形成ILD层218。在本实施例中，ILD层218具有在约至约的范围内的厚度。应该理解，ILD层218可以包括一种或多种介电材料和/或一个或多个介电层。

随后，根据一些实施例，使用化学机械抛光(CMP)工艺平坦化ILD 层218，直到去除硬掩模213。如图2E所示，根据一些实施例，在去除硬掩模之后，形成替代栅极以代替栅极介电层212和栅电极层214。在可选实施例中，栅极介电层212和栅电极层214未被替代栅极堆叠件210’代替。在形成替代栅极堆叠件210’的实施例中，栅极介电层212和栅电极层214 用作伪栅极堆叠件。图2E示出了包括替代栅极堆叠件210’的示例性结构。在一些实施例中，依次沉积栅极介电层212’和栅电极层214’以填充由去除的伪栅极堆叠件留下的开口，随后进行CMP以去除栅极介电层212’和栅电极层214’的过量部分。剩余的替代栅极包括栅极介电层212’和栅电极层 214’。例如，栅极介电层212’可以包括k值大于约7.0的高k介电材料，并且栅电极层214’可以包括金属或金属合金。

施加至图2E的半导体器件200的后续CMOS加工步骤包括形成穿过 ILD层218的接触开口以提供与半导体器件200的S/D区的电接触。参照图2F，通过在ILD层218中形成开口220产生图2F中的结构以暴露应变材料堆叠件208的一部分。在图1中的操作110中描述了该工艺。作为一个实例，开口220的形成包括通过诸如旋涂的合适的工艺在ILD层218上方形成光刻胶层(未示出)、通过适当的光刻方法图案化光刻胶层以形成图案化的光刻胶部件、蚀刻暴露的ILD层218(例如，通过使用干蚀刻、湿蚀刻和/或等离子体蚀刻工艺)以去除ILD层218的部分，从而暴露应变材料208的一部分。由此，开口220位于应变材料208上方，其中，开口 220包括ILD层218的侧壁220a和与应变材料堆叠件208的顶面接触的底部220b。此后可以剥离图案化的光刻胶层。

根据一些实施例，在形成开口220之后，在开口220的底部形成导电层。如图1中的操作112中所述，在ILD层218中形成开口220之后，沉积金属层222以涂布开口220的内部，并且在金属层222上方沉积保护层 223。图4A示出了根据一些实施例的在沉积金属层222和保护层223之后的靠近开口220的材料层的示意性截面图。金属层222可以由在热工艺(或热退火)之后与Si形成金属硅化物和/或与Ge形成金属锗化物的各种类型的金属制成。在一些实施例中，该金属层222由Ti、Al、Mo、Zr、Hf、Ta、 In、Ni、Be、Mg、Ca、Y、Ba、Sr、Sc或Ga制成。在图4A中，Ni用作金属层222的实例。保护层223保护金属层222在后续热工艺(或退火工艺)期间免受氧化。保护层223应该是热稳定的，诸如高达900℃。此外，保护层223应该良好地粘附至金属层222。在一些实施例中，保护层223 由TiN、TaN或它们的组合制成。在图4A中，TiN用作保护层223的实例。层222和223中的每个均可以通过PVD、CVD、ALD或其他适用的工艺形成。在一些实施例中，金属层222具有在从约5nm至约15nm的范围内的厚度。在一些实施例中，保护层223具有在从约5nm至约20nm的范围内的厚度。

在一个实施例中，应变材料堆叠件208的上表面低于主表面20s(未示出)。在另一实施例中，填充S/D凹槽206的应变材料堆叠件208向上延伸到表面20s(未示出)上方。

如图1中的操作114中所述，在沉积层222和223之后，实施操作114 中的热工艺(或退火工艺)以在接触开口的底部和底部周围的区域处形成金属硅化物和金属锗化物的复合物。在一些实施例中，热工艺是快速热退火(RTA)工艺。温度在从约150℃至约300℃的范围内。在一些实施例中， RTA工艺的持续时间在从约20秒至约100秒的范围内。

图4B示出了根据一些实施例的在操作114的热工艺之后的图4A的材料层的示意性截面图。在图4A和图4B中的实施例中，金属层222中的金属由Ni制成。在热工艺期间，金属层222中的Ni扩散至第二SiGe层208_E以在热工艺之后变成Ni掺杂的SiGe(或NiSiGe)层208_E’。在一些实施例中，NiSiGe层208_E’的厚度在从约1nm至约10nm的范围内。Ni掺杂的SiGe (或NiSiGe)层208_E’仅占据靠近接触开口220的底部的区域。第二SiGe 层208_E的剩余部分未变化。

来自金属层222的一些Ni扩散越过第二SiGe层208_E以与Ge层208_D接触，从而形成Ni掺杂的Ge(或NiGe，锗化镍)层208_D’。如图4B所示，形成的NiGe层208_D’大部分直接位于接触开口220的底部下方。远离接触开口220的底部的Ge层208_D保持不变。超薄Ge层208_D”存在于NiGe层 208_D’和GeB层208_C’之间。在一些实施例中，位于NiGe层208_D’下面的超薄Ge层208_D”具有在从约至约的范围内的厚度。GeB层208_C’可以经受一些微小变化，其中，一些Ge向上移动至Ge层208_D以与来自金属层222的Ni形成NiGe。在一些实施例中，梯度SiGe层208_B’仍基本上类似于梯度SiGe层208_B。在一些实施例中，第一SiGe层208_A也基本上保持不变。NiSiGe层208_E’和NiGe层208_D’均是导电的。

如图1中的操作116中所述，在操作114的热工艺之后，实施蚀刻操作116以去除保护层223和未反应的金属层222。在一些实施例中，湿蚀刻工艺用于蚀刻操作116中。在一些实施例中，湿蚀刻工艺利用H₂SO₄和 H₂O₂。在一些实施例中，蚀刻工艺也包括蚀刻化学物质中的FeCl₃。图4C 示出了根据一些实施例的在湿蚀刻工艺之后的图4B的结构。图4C示出了去除保护层223和未反应的金属层222。在一些实施例中，NiSiGe层208_E’的部分凸起至接触开口220的底面224之上。在一些实施例中，NiSiGe层 208_E’为“U”形，并且NiSiGe层208_E’的顶面延伸在表面20s之上。存在于NiGe层208_D’和GeB层208_C’之间的超薄Ge层208_D”防止或减少由于湿蚀刻工艺期间的NiGe和GeB之间的化学势的差引起的电化学腐蚀。然而，由于后续的热工艺，超薄Ge层208_D”最终消失。超薄Ge层208_D”中的Ge 移动至NiGe层208_D’内和/或GeB层208_C’内并且成为层208_D’和208_C’的部分。

如图1中的操作118中所述，在操作116的湿蚀刻工艺之后，实施另一热工艺以优化在接触开口的底部周围形成的金属硅化物和金属锗化物的复合物的电阻。在一些实施例中，热工艺是快速热退火(RTA)工艺。温度在从约150℃至约300℃的范围内。在一些实施例中，RTA工艺的持续时间在从约20秒至约100秒的范围内。在一些实施例中，省略操作116。

图4C示出了半导体GeB层208_C和导电NiGe层208_D’之间的界面229。界面229是肖特基势垒的位置。如上所述，NiGe(金属-Ge)和GeB之间的SBH低于NiSi(金属-Si)和SiGeB，这降低了金属-Ge(或金属锗化物) 的电阻。将Ge用作半导体层的主要成分并且保持GeB层中的B浓度较高也有助于减小金属-Ge的电阻。因此，可以降低接触电阻。上述实施例将 Ni用作金属层。除了Ni之外，也可以使用其他类型的金属，诸如Ti、Mo、 Au、Ag等。

如上所述，然后实施额外的加工顺序以完成接触件形成。图2G示出了根据一些实施例的然后沉积用作接触开口220的衬垫的势垒层226以及导电层227以填充接触开口220。势垒层226可以促进导电层227和ILD层 218之间的粘附。此外，如果导电层227由扩散元素(诸如铜)制成，则势垒层226可以阻挡这些扩散元素扩散到相邻的层或结构。在一些实施例中，势垒层226包括Ti、TiN、Ta、TaN或它们的组合。可以通过PVD、 ALD或其他适用的工艺形成势垒层226。在一些实施例中，势垒层226的厚度在从约1nm至约10nm的范围内。势垒层226在接触开口的底部与 NiSiGe层208_E’接触。

导电层227可以由任何导电金属或金属合金制成。适合于层227的导电金属的实例包括但不限于Cu、Al、W、Pt、Au、Ag等。可以通过镀、 PVD、ALD或其他适用的工艺形成导电层227。在一些实施例中，层227 的厚度在从约100nm至约200nm的范围内。

在填充接触开口220之后，实施诸如化学机械抛光(CMP)工艺的平坦化工艺以去除位于接触开口220外部的势垒层226和导电层227。图2H 示出了通过平坦化工艺去除位于接触开口220外部的势垒层226和导电层 227。接触开口中的剩余的势垒层226和导电层227形成接触件结构(或接触插塞)230。由于通过使用上述机制降低了接触件结构230下面的导电层 (诸如NiSiGe层208_E’和NiGe层208_D’)的电阻，所以显著降低了整体接触电阻。

在已经实施图1中示出的步骤之后，如结合图2A至图2H中示出的实例进一步示出的，实施包括互连处理的后续工艺以完成半导体器件200的制造。

在示出的实施例中，通过后栅极工艺形成替代栅极堆叠件210’。在可选实施例中，保持栅极堆叠件210(先栅极)。

上述实施例提供了形成具有低电阻的接触件结构的机制。具有多个子层的应变材料堆叠件用于降低接触件结构下面的导电层的肖特基势垒高度 (SBH)。应变材料堆叠件包括SiGe主层、梯度SiGe层、GeB层、Ge层和SiGe顶层。GeB层将肖特基势垒移至GeB和金属锗化物之间的界面，这大大降低了肖特基势垒高度(SBH)。较低的SBH、SiGe顶层中的Ge 形成金属锗化物以及GeB层中的高B浓度有助于减小接触件结构下面的导电层的电阻。

根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括在半导体衬底的表面上方形成的栅极结构和邻近栅极结构的凹槽。该凹槽形成在半导体衬底的表面下方。半导体器件结构也包括填充凹槽的应变材料堆叠件，并且应变材料堆叠件中的材料的晶格常数与衬底的晶格常数不同。应变材料堆叠件包括硼掺杂的(B掺杂的)锗(GeB)层、金属-Ge层和金属-SiGe层。半导体器件结构还包括形成在层间介电(ILD)层中的接触件结构，并且接触件结构的底部与金属-SiGe层接触。

根据一些其他实施例，提供了一种半导体器件结构。半导体器件结构包括在半导体衬底的表面上方形成的栅极结构和邻近栅极结构的凹槽。该凹槽形成在半导体衬底的表面下方。半导体器件结构也包括填充凹槽的应变材料堆叠件。应变材料堆叠件包括SiGe层、梯度SiGe层、硼掺杂的(B 掺杂的)锗(GeB)层、金属-Ge层和金属-SiGe层。半导体器件结构还包括形成在层间介电(ILD)层中的接触件结构，并且接触件结构的底部与金属-SiGe层接触。

根据又一些其他实施例，提供了一种形成半导体器件结构的方法。该方法包括在半导体衬底的表面上方形成栅极结构，以及形成邻近栅极结构的凹槽。该凹槽形成在半导体衬底的表面下方。该方法也包括形成填充凹槽的应变材料堆叠件。应变材料堆叠件包括第一SiGe层、梯度SiGe层、硼掺杂的(B掺杂的)锗(GeB)层、Ge层和第二SiGe层。

虽然已经通过实例和优选实施例描述了本发明，但是应该理解，本发明不限于公开的实施例。相反，本发明旨在涵盖各种修改和类似布置(由于对本领域普通技术人员是显而易见的)。因此，所附权利要求的范围应该于最广泛的解释一致以包括所有这些修改和类似布置。

Claims

1.一种半导体器件结构，包括：

栅极结构，形成在半导体衬底的表面上方；

凹槽，邻近所述栅极结构，其中，所述凹槽形成在所述半导体衬底的表面下方；

应变材料堆叠件，填充所述凹槽，其中，所述应变材料堆叠件中的材料的晶格常数与所述衬底的晶格常数不同，其中，所述应变材料堆叠件包括硼掺杂的(B掺杂的)锗(GeB)层、金属-Ge层和金属-SiGe层；以及

接触件结构，形成在层间介电(ILD)层中，其中，所述接触件结构的底部与所述金属-SiGe层接触。

2.根据权利要求1所述的半导体器件结构，其中，所述应变材料堆叠件还包括位于所述硼掺杂的锗层和所述金属-Ge层之间的锗(Ge)层。

3.根据权利要求1所述的半导体器件结构，其中，所述硼掺杂的锗层的硼浓度在从1E20原子/cm³至4E20原子/cm³的范围内。

4.根据权利要求1所述的半导体器件结构，其中，所述应变材料堆叠件还包括SiGe层，其中，所述SiGe层填充所述凹槽的大部分，其中，所述SiGe层填充所述凹槽的底部。

5.根据权利要求4所述的半导体器件结构，其中，所述应变材料堆叠件还包括位于所述SiGe层上方的梯度SiGe层。

6.根据权利要求5所述的半导体器件结构，其中，所述梯度SiGe层的Ge浓度从所述梯度SiGe层的底部至顶部在从30％至80％的范围内增大。

7.根据权利要求1所述的半导体器件结构，其中，所述金属-Ge层和所述金属-SiGe层中的金属元素相同。

8.根据权利要求1所述的半导体器件结构，其中，所述金属-Ge层和所述金属-SiGe层中的金属元素选自由Ti、Al、Mo、Zr、Hf、Ta、In、Ni、Be、Mg、Ca、Y、Ba、Sr、Sc或Ga组成的组。

9.根据权利要求1所述的半导体器件结构，其中，所述应变材料堆叠件向上延伸至所述半导体衬底的表面之上。

10.根据权利要求1所述的半导体器件结构，其中，所述凹槽的深度介于和的范围内。

11.根据权利要求1所述的半导体器件结构，其中，所述栅极结构是替代栅极。

12.根据权利要求1所述的半导体器件结构，其中，所述栅极结构形成在所述半导体衬底的鳍上方。

13.根据权利要求1所述的半导体器件结构，其中，所述应变材料堆叠件的各个层外延地生长以填充所述凹槽。

14.一种半导体器件结构，包括：

栅极结构，形成在半导体衬底的表面上方；

应变材料堆叠件，填充所述凹槽，其中，所述应变材料堆叠件包括SiGe层、梯度SiGe层、硼掺杂的(B掺杂的)锗(GeB)层、金属-Ge层和金属-SiGe层；以及

15.一种形成半导体器件结构的方法，包括：

在半导体衬底的表面上方形成栅极结构；

形成邻近所述栅极结构的凹槽，其中，所述凹槽形成在所述半导体衬底的表面下方；以及

形成填充所述凹槽的应变材料堆叠件，其中，所述应变材料堆叠件包括第一SiGe层、梯度SiGe层、硼掺杂的(B掺杂的)锗(GeB)层、Ge层和第二SiGe层。

16.根据权利要求15所述的方法，还包括：

在层间介电(ILD)层中形成接触件结构；

在所述接触件结构上方依次沉积金属层和保护层；以及

实施热退火以将所述金属层中的金属驱入所述第二SiGe层和所述Ge层中。

17.根据权利要求16所述的方法，还包括：

实施湿蚀刻以去除所述保护层和所述金属层的未反应金属。

18.根据权利要求16所述的方法，其中，在所述热退火之后，所述第二SiGe层变成金属-SiGe层，并且所述Ge层的至少一部分变成金属-Ge层。

19.根据权利要求18所述的方法，其中，所述Ge层的另一部分保持未反应。

20.根据权利要求16所述的方法，所述金属层包括Ti、Al、Mo、Zr、Hf、Ta、In、Ni、Be、Mg、Ca、Y、Ba、Sr、Sc或Ga。