JP2023532974A - スタックゲート構造 - Google Patents

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グオ、デチャオ
ワン、ジュンリ
シエ、ルイロン
チェン、カングオ
リ、ジュンタオ
パク、チャンロ
バオ、ルキアン
デ スク、スン
ユ、ラン
ウ、ヘン
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Abstract

発明の一実施形態は、半導体構造および製造方法を含み得る。半導体構造は、頂部チャネルおよび底部チャネルを含み得、頂部チャネルは、鉛直方向を向く複数のチャネルを含む。底部チャネルは、水平方向を向く複数のチャネルを含む。半導体構造は、頂部チャネルおよび底部チャネルを取り囲むゲートを含み得る。半導体構造は、ゲートの各側に配置されたスペーサを含み得る。第１スペーサは、鉛直方向を向く複数のチャネルの間に配置される誘電体材料を含む。第２スペーサは、水平方向を向く複数のチャネルの間に配置される誘電体材料を含む。これにより、鉛直方向のスペーサ間のスペーサ形成を可能にし得る。

Description

本発明は、半導体デバイス製造に関連し、より具体的には、スタックＦＥＴゲートに関連する。
スタックナノシート設計は、ＦＥＴを互いの上に積み重ねることによって、ロジックおよびメモリデバイス両方の構造的スケーリングのための著しい利益を提供する。スタックナノシートデバイスは、２つのｎ型ＦＥＴ、２つのｐ型ＦＥＴデバイス、または、ｎ型ＦＥＴデバイスおよびｐ型ＦＥＴデバイスの組み合わせが、ナノシートの同一のフットプリントに配置されることを可能にする。
発明の一実施形態は、半導体構造および製造方法を含み得る。半導体構造は、頂部チャネルおよび底部チャネルを含み得、頂部チャネルは、鉛直方向を向く複数のチャネルを含む。底部チャネルは、水平方向を向く複数のチャネルを含む。半導体構造は、頂部チャネルおよび底部チャネルを取り囲むゲートを含み得る。半導体構造は、ゲートの各側に配置されたスペーサを含み得る。第１スペーサは、鉛直方向を向く複数のチャネルの間に配置される誘電体材料を含む。第２スペーサは、水平方向を向く複数のチャネルの間に配置される誘電体材料を含む。これにより、鉛直方向のスペーサ間のスペーサ形成を可能にし得る。
別の実施形態では、半導体構造は、第２スペーサの厚さと異なる第１スペーサの厚さを有し得る。
別の実施形態では、半導体構造は、頂部要素を更に含む第２スペーサを備え得、頂部要素は、頂部チャネルの底面および底部チャネルの頂面と接触する誘電体材料を含む。
別の実施形態では、半導体構造は、第１スペーサと第２スペーサとの間に存在する構造界面を含み得る。
別の実施形態では、半導体構造は、頂部および底部を有する頂部要素を備え得、頂部は複数のフィン突出部を含み、各フィン突出部は、鉛直方向を向く複数のチャネルの各々の下に配置され、底部は、頂部のフィン突出部の各々を接続する水平層を含む。これにより、頂部チャネルと底部チャネルとの間のスペーサ形成を可能にし得る。
別の実施形態では、半導体構造は、第１トランジスタの一部である頂部チャネルを含み得、底部チャネルは第２トランジスタの一部である。これにより、半導体デバイスがスタックゲート構造として作用することを可能にし得る。
別の実施形態では、半導体構造は、相補電界効果トランジスタを形成する第１トランジスタおよび第２トランジスタを含み得る。これにより、半導体デバイスがスタックゲート構造として作用することを可能にし得る。
発明の一実施形態は、半導体構造および製造方法を含み得る。半導体構造はゲート構造を含み得る。半導体構造は頂部チャネルを含み得る。頂部チャネルは、少なくとも１つの鉛直方向を向いたチャネルを含む。少なくとも１つの鉛直方向を向いたチャネルの底面は絶縁体層と接触する。少なくとも１つの鉛直方向を向いたチャネルの頂面および鉛直面はゲート構造に接触する。半導体構造は底部チャネルを含み得、底部チャネルは、水平方向を向く複数のチャネルを含み、ゲートは底部チャネルを取り囲む。これにより、構造支持を頂部チャネルに提供し得る。
別の実施形態では、半導体構造は、底部チャネルの各表面上に配置されるゲートの誘電体を備え得、ゲートの誘電体は、頂面上に配置され、少なくとも１つの鉛直方向を向くチャネルの鉛直面は、ゲート構造に接触し、ゲート誘電体は、少なくとも１つの鉛直方向を向くチャネルに接触していない絶縁体層の表面上に配置される。
別の実施形態では、半導体構造は、第１トランジスタの一部である頂部チャネルを含み得、底部チャネルは第２トランジスタの一部である。これにより、半導体デバイスがスタックゲート構造として作用することを可能にし得る。
別の実施形態では、半導体構造は、相補電界効果トランジスタを形成する第１トランジスタおよび第２トランジスタを含み得る。これにより、半導体デバイスがスタックゲート構造として作用することを可能にし得る。
第１の例示的実施形態による、フィン領域およびゲート領域の上面図を示し、各領域の断面を示す。
第１の例示的実施形態による、層状構造のゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、各ＣＦＥＴ構造の頂部ＦＥＴにおける鉛直チャネルのパターニング後のゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、各頂部ＦＥＴの鉛直チャネル間に犠牲ライナを形成した後のゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、各頂部ＦＥＴの周りに犠牲スペーサを形成した後のゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、各ＣＦＥＴ構造の底部ＦＥＴのパターニング後のゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、犠牲スペーサの除去後のゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、ダミーゲート形成後のＣＦＥＴデバイスのゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、ダミーゲート形成後のＣＦＥＴデバイスのフィン領域における直線ｙに沿った断面図を示す。
第１の例示的実施形態による、チャネル領域のスペーサ形成およびパターニング後のＣＦＥＴデバイスのゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、チャネル領域のスペーサ形成およびパターニングに続くＣＦＥＴデバイスのフィン領域における直線ｙに沿った断面図を示す。
第１の例示的実施形態による、チャネル領域のスペーサ形成およびパターニング後のＣＦＥＴデバイスのスペーサ領域における直線ｚに沿った断面図を示す。
第１の例示的実施形態による、チャネル領域のスペーサ形成およびパターニング後の断面図を示す上面図を示す。
第１の例示的実施形態による、ゲートスペーサの下の犠牲ライナを除去した後のＣＦＥＴデバイスのゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、ゲートスペーサの下の犠牲ライナを除去した後のＣＦＥＴデバイスのフィン領域における直線ｙに沿った断面図を示す。
第１の例示的実施形態による、ゲートスペーサの下の犠牲ライナを除去した後のＣＦＥＴデバイスのスペーサ領域における直線ｚに沿った断面図を示す。
第１の例示的実施形態による、ゲートスペーサの下の犠牲ライナを除去した後の断面図を示す上面図を示す。
第１の例示的実施形態による、ＣＦＥＴの頂部ＦＥＴの内部スペーサを形成した後のＣＦＥＴデバイスのゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、ＣＦＥＴの頂部ＦＥＴの内部スペーサを形成した後のＣＦＥＴデバイスのフィン領域における直線ｙに沿った断面図を示す。
第１の例示的実施形態による、ＣＦＥＴの頂部ＦＥＴの内部スペーサを形成した後のＣＦＥＴデバイスのスペーサ領域における直線ｚに沿った断面図を示す。
第１の例示的実施形態による、ＣＦＥＴの頂部ＦＥＴの内部スペーサを形成した後の断面図を示す上面図を示す。
第１の例示的実施形態による、ＣＦＥＴの底部ＦＥＴの犠牲層をプルバックさせた後のＣＦＥＴデバイスのゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、ＣＦＥＴの底部ＦＥＴの犠牲層をプルバックさせた後のＣＦＥＴデバイスのフィン領域における直線ｙに沿った断面図を示す。
第１の例示的実施形態による、ＣＦＥＴの底部ＦＥＴの犠牲層をプルバックさせた後のＣＦＥＴデバイスのスペーサ領域における直線ｚに沿った断面図を示す。
第１の例示的実施形態による、ＣＦＥＴの底部ＦＥＴの犠牲層をプルバックさせた後の断面図を示す上面図を示す。
第１の例示的実施形態による、ＣＦＥＴの底部ＦＥＴの内部スペーサを形成した後のＣＦＥＴデバイスのゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、ＣＦＥＴの底部ＦＥＴの内部スペーサを形成した後のＣＦＥＴデバイスのフィン領域における直線ｙに沿った断面図を示す。
第１の例示的実施形態による、ＣＦＥＴの底部ＦＥＴの内部スペーサを形成した後のＣＦＥＴデバイスのスペーサ領域における直線ｚに沿った断面図を示す。
第１の例示的実施形態による、ＣＦＥＴの底部ＦＥＴの内部スペーサを形成した後の断面図を示す上面図を示す。
第１の例示的実施形態による、底部ＦＥＴの底部ソース／ドレーン、ソース／ドレーン隔離層、および、頂部ＦＥＴの頂部ソース／ドレーンを形成した後のＣＦＥＴデバイスのゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、底部ＦＥＴの底部ソース／ドレーン、ソース／ドレーン隔離層、および、頂部ＦＥＴの頂部ソース／ドレーンを形成した後のＣＦＥＴデバイスのフィン領域における直線ｙに沿った断面図を示す。
第１の例示的実施形態による、底部ＦＥＴの底部ソース／ドレーン、ソース／ドレーン隔離層、および、頂部ＦＥＴの頂部ソース／ドレーンを形成した後のＣＦＥＴデバイスのスペーサ領域における直線ｚに沿った断面図を示す。
第１の例示的実施形態による、底部ＦＥＴの底部ソース／ドレーン、ソース／ドレーン隔離層、および頂部ＦＥＴの頂部ソース／ドレーンを形成した後の断面図を示す上面図を示す。
第１の例示的実施形態による、ソース／ドレーン領域におけるＩＬＤ充填およびダミーゲートハードマスクを除去するためのＣＭＰ後のＣＦＥＴデバイスのゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、ソース／ドレーン領域におけるＩＬＤ充填およびダミーゲートハードマスクを除去するためのＣＭＰ後のＣＦＥＴデバイスのフィン領域における直線ｙに沿った断面図を示す。
第１の例示的実施形態による、ソース／ドレーン領域におけるＩＬＤ充填およびダミーゲートハードマスクを除去するためのＣＭＰ後のＣＦＥＴデバイスのスペーサ領域における直線ｚに沿った断面図を示す。
第１の例示的実施形態による、ソース／ドレーン領域におけるＩＬＤ充填およびダミーゲートハードマスクを除去するためのＣＭＰの後の断面図を示す上面図を示す。
第１の例示的実施形態による、ダミーゲート除去および犠牲層解放の後のＣＦＥＴデバイスのゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、ダミーゲート除去および犠牲層解放の後のＣＦＥＴデバイスのフィン領域における直線ｙに沿った断面図を示す。
第１の例示的実施形態による、ダミーゲート除去および犠牲層解放の後のＣＦＥＴデバイスのスペーサ領域における直線ｚに沿った断面図を示す。
第１の例示的実施形態によるダミーゲート除去および犠牲層解放の後の断面図を示す上面図を示す。
第１の例示的実施形態による、ＲＭＧ（置換金属ゲート）およびコンタクト形成の後のＣＦＥＴデバイスのゲート領域における直線ｘに沿った断面図を示す。
第１の例示的実施形態による、ＲＭＧおよびコンタクト形成の後のＣＦＥＴデバイスのフィン領域における直線ｙに沿った断面図を示す。
第１の例示的実施形態による、ＲＭＧおよびコンタクト形成の後のＣＦＥＴデバイスのスペーサ領域における直線ｚに沿った断面図を示す。
第１の例示的実施形態による、ＲＭＧおよびコンタクト形成の後の断面図を示す上面図を示す。
第１の例示的実施形態による、ＲＭＧおよびコンタクト形成の後のＣＦＥＴデバイスのソース／ドレーン領域における直線ｚに沿った断面図を示す。
第２の例示的実施形態による、各領域の断面を示すフィン領域およびゲート領域の上面図を示す。
第２の例示的実施形態による層状構造を示す。
第２の例示的実施形態による、ＣＦＥＴ構造の頂部ＦＥＴにおける鉛直チャネルをパターニングした後のＣＦＥＴデバイスのフィン領域における直線ｘに沿った断面図を示す。
第２の例示的実施形態による、ＣＦＥＴ構造の頂部ＦＥＴにおける鉛直チャネルをパターニングした後のＣＦＥＴデバイスのゲート領域における直線ｙに沿った断面図を示す。
第２の例示的実施形態による、自己整合スペーサをパターニングし、自己整合スペーサを使用してＣＦＥＴ構造の底部ＦＥＴをパターニングし、ＳＴＩを形成した後のＣＦＥＴデバイスのフィン領域における直線ｘに沿った断面図を示す。
第２の例示的実施形態による、自己整合スペーサをパターニングし、自己整合スペーサを使用してＣＦＥＴ構造の底部ＦＥＴをパターニングし、ＳＴＩを形成した後のＣＦＥＴデバイスのゲート領域における直線ｙに沿った断面図を示す。
第２の例示的実施形態による、自己整合スペーサ、底部犠牲層を除去し、底部誘電層を堆積した後のＣＦＥＴデバイスのフィン領域における直線ｘに沿った断面図を示す。
第２の例示的実施形態による、自己整合スペーサ、底部犠牲層を除去し、底部誘電層を堆積した後のＣＦＥＴデバイスのゲート領域における直線ｙに沿った断面図を示す。
第２の例示的実施形態による、ダミーゲート形成、ＣＦＥＴの上側ＦＥＴおよび保護スペーサのチャネル形成の後のＣＦＥＴデバイスのフィン領域における直線ｘに沿った断面図を示す。
第２の例示的実施形態による、ダミーゲート形成、ＣＦＥＴの上側ＦＥＴおよび保護スペーサのチャネル形成の後のＣＦＥＴデバイスのゲート領域における直線ｙに沿った断面図を示す。
第２の例示的実施形態による、ＣＦＥＴの底部ＦＥＴのチャネル形成の後の、ＣＦＥＴデバイスのフィン領域における直線ｘに沿った断面図を示す。
第２の例示的実施形態による、ＣＦＥＴの底部ＦＥＴのチャネル形成の後のＣＦＥＴデバイスのゲート領域における直線ｙに沿った断面図を示す。
第２の例示的実施形態による、ＣＦＥＴの底部ＦＥＴおよび隔離層上のソース／ドレーン形成の後のＣＦＥＴデバイスのフィン領域における直線ｘに沿った断面図を示す。
第２の例示的実施形態による、ＣＦＥＴの底部ＦＥＴおよび隔離層上のソース／ドレーン形成の後のＣＦＥＴデバイスのゲート領域における直線ｙに沿った断面図を示す。
第２の例示的実施形態による、ＣＦＥＴの頂部ＦＥＴ上にソース／ドレーンを形成した後に、ＣＦＥＴデバイスのフィン領域における直線ｘに沿った断面図を示す。
第２の例示的実施形態による、ＣＦＥＴの頂部ＦＥＴ上にソース／ドレーンを形成した後に、ＣＦＥＴデバイスのゲート領域における直線ｙに沿った断面図を示す。
第２の例示的実施形態による、ＩＬＤ形成、ダミーゲート除去、および犠牲層解放の後のＣＦＥＴデバイスのフィン領域における直線ｘに沿った断面図を示す。
第２の例示的実施形態による、ＩＬＤ形成、ダミーゲート除去、および犠牲層解放の後のＣＦＥＴデバイスのゲート領域における直線ｙに沿った断面図を示す。
第２の例示的実施形態による、ゲート誘電体を堆積した後のＣＦＥＴデバイスのフィン領域における直線ｘに沿った断面図を示す。
第２の例示的実施形態による、ゲート誘電体を堆積した後のＣＦＥＴデバイスのゲート領域における直線ｙに沿った断面図を示す。
第２の例示的実施形態による、仕事関数金属を堆積した後のＣＦＥＴデバイスのフィン領域における直線ｘに沿った断面図を示す。
第２の例示的実施形態による、仕事関数金属を堆積した後のＣＦＥＴデバイスのゲート領域における直線ｙに沿った断面図を示す。
第２の例示的実施形態による、ゲートコンタクト形成の後のＣＦＥＴデバイスのフィン領域における直線ｘに沿った断面図を示す。
第２の例示的実施形態による、ゲートコンタクト形成の後のＣＦＥＴデバイスのゲート領域における直線ｙに沿った断面図を示す。
図の要素は必ずしも縮尺通りではなく、発明の具体的なパラメータを描写する意図はない。説明を明確かつ容易にするべく、要素の寸法は誇張され得る。正確な寸法については、詳細な説明を参照されたい。図面は、発明の典型的な実施形態のみを描写することを意図し、したがって、発明の範囲を限定するものとみなされるべきでない。図面において、同様の参照番号は同様の要素を表す。
ここでは、例示的な実施形態が示される添付図面を参照して、例示的な実施形態がより十分に説明される。しかしながら、本開示は、多くの異なる形式で具現化され得、ここに記載される例示的な実施形態に対する限定とみなされるべきでない。むしろ、これらの例示的な実施形態は、本開示が網羅的および完全であり、当業者に本開示の範囲を伝えるように提供される。明細書において、周知の特徴および技術の詳細は、表示される実施形態を不必要に不明瞭にすることを回避するように、省略され得る。
後の説明の目的で、「上側」、「下側」、「右」、「左」、「鉛直」、「水平」、「頂部」、および「底部」などの用語、ならびに、それらの派生は、図面の図における向きである、開示される構造および方法に関連する。「上」、「覆う」、「の上に」、「の頂部の」、「の上に位置する」、または、「の頂部に位置する」などの用語は、第１構造などの第１要素が第２構造などの第２要素に存在することを意味し、ここで、界面構造などの仲介する要素は、第１要素と第２要素との間に存在し得る。「直接接触」という用語は、第１構造などの第１要素と、第２構造などの第２要素とが、これら２つの要素の界面においていかなる中間の導電層、絶縁層または半導体層もなしに接続されていることを意味する。
本発明の実施形態の提示を曖昧にしないように、以下の詳細な説明では、当技術分野において知られているいくつかの処理段階または動作が、提示および説明の目的のために共に組み合わされ得、いくつかの場合において、詳細に説明されないことがあり得る。別の例において、当技術分野において知られるいくつかの処理段階またはオペレーションが、全く説明されないことがある。以下の説明は、本発明の様々な実施形態の特有の特徴または要素にかなり焦点づけられることが、理解されるべきである。
デバイスの小型化の傾向に伴い、より多くのトランジスタがより小さいフットプリントに配置されることを可能にする新しい構造が必要となる。相補型電界効果トランジスタ（ＣＦＥＴ）などのスタックデバイスを使用することにより、２つのトランジスタが同様のフットプリントを占めることを可能にし、また、そのようなデバイスのコンタクト（およびその間の配線）の数を低減し得る。しかしながら、コンポーネントのサイズが制限されることに起因して、小型化から生じる構造の困難性があり、また、コンポーネント間の所望の空間を維持する困難性がある。鉛直方向を向くチャネルをスタックデバイスの頂部ゲートに使用し、水平方向を向くチャネルをスタックデバイスの底部ゲートに使用することにより、そのような構造上の制限が低減され得る。
図１から図１７Ｅに描写される第１の実施形態において、３つの段階でスペーサが効果的に形成されることを可能にする方法および構造が導入され、これにより、チャネル間の距離およびスペーサの厚さが最小化されるとき、半導体チャネル間の空間の適切な充填を可能にする。
図１８から図３０Ｂにおいて描写される第２の実施形態において、絶縁体層上に鉛直チャネルが直接形成される方法および構造が導入され、それにより、頂部ゲートを底部ゲートから隔離し、また、頂部ゲート上の鉛直方向を向くチャネルに対して更なる構造支持を提供する。
図１を参照すると、ゲート領域１０およびフィン領域２０の上面図が描写され、図２から図１７Ｅにおいて描写される基板上の半導体構造のための基準として使用される。ゲート領域１０の断面の直線ｘは、各段階中のゲート領域１０に配置される構造を示すために使用され得る。フィン領域２０の断面の直線ｙは、各段階中の各トランジスタデバイスに沿って配置される構造を示すために使用され得る。ゲート領域１０の隣に配置されるスペーサの、図９Ｄに示される断面の直線ｚは、各段階中のゲート領域１０に隣接して配置される構造を示すために使用され得る。
図２を参照すると、基板１００、埋め込み酸化物層１１０、犠牲ナノシート１３０、ナノシート材料１２０、中間バッファ層１４０、頂部半導体層１５０、およびハードマスク１６０を有する層状構造を有する構造が描写される。
例示的な実施形態によれば、基板１００は、埋め込み酸化物層１１０を有する、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、もしくはＩＩＩ‐Ｖ族またはその組み合わせなどの半導体の半導体ウェハであり、セミコンダクタ・オン・インシュレータ（ＳＯＩ）ウェハを作成する。代替的に、基板１００は、埋め込み酸化物層１１０を有しないバルク半導体ウェハであり得る。ＳＯＩウェハは、埋め込み酸化物層１１０によって下の基板１００から隔てられた犠牲ナノシート１３０を含む。埋め込み絶縁体が酸化物であるとき、本明細書において、埋め込み酸化物またはＢＯＸと称される。基板１００では、トランジスタ、ダイオード、コンデンサ、抵抗器、インターコネクト、配線などの構造（示されない）が予め構築され得る。
本明細書において使用される「ナノシート」という用語は、ナノスケール寸法を有するシートまたは層を指す。更に、「ナノシート」という用語は、ナノワイヤなどの他のナノスケール構造を包含することを意味する。例えば、「ナノシート」とは、より大きい幅を有するナノワイヤを指し得る、もしくは、「ナノワイヤ」は、より小さい幅を有するナノシートを指し得る、またはその組み合わせを指し得、その逆もまた同様である。
一般に、埋め込み酸化物層１１０の上に配置された材料スタックは、犠牲ナノシート１３０によって隔てられたナノシート材料１２０、および、中間バッファ層１４０によって下側ナノシートから隔てられた上側半導体層１５０を含む。「犠牲」とは、層またはその一部が、デバイスの製造中に除去されることを意味する。単に例として、材料スタックにおけるナノシート１２０、１３０、１４０および１５０の各々は、エピタキシャル成長プロセスを使用して、基板１００上に、互いの頂部に堆積される。例示的な実施形態によれば、材料スタックにおけるナノシート１２０および１３０の各々は、約１０ナノメートル（ｎｍ）から約２５ｎｍおよびその間の範囲の厚さを有する。例示的な実施形態によれば、材料スタックにおける中間バッファ層１４０の各々は、約２０ナノメートル（ｎｍ）から約６０ｎｍおよびその間の範囲の厚さを有する。例示的な実施形態によれば、材料スタックにおける中間バッファ層１４０の各々は、約２５ナノメートル（ｎｍ）から約１００ｎｍの厚さおよびその間の範囲を有する。
材料スタックは、ナノシート材料１２０および犠牲ナノシート１３０の交互の層を含む。例えば、例示的な実施形態によれば、ナノシート材料１２０はＳｉであり、犠牲ナノシート１３０はＳｉＧｅである。しかしながら、これは単に一例であり、他の構成が本明細書において想定される。追加的に、第１ナノシート材料１２０には２つのナノシートがあるが、追加のナノシートが想定される。例えば、代替的な実施形態において、第１ナノシート材料はＳｉＧｅであり、一方、第２ナノシート材料はＳｉである。下で詳細に説明されるように、これらのナノシート材料は、存在するスタックナノシートデバイスのチャネル、および、チャネル間の犠牲材料を形成するために使用される。犠牲材料の除去により、スタックからチャネルが解放され、ゲートオールアラウンド構成でチャネルを完全に取り囲むゲートの形成を可能にする。したがって、第１および第２ナノシート材料が互いに関してエッチング選択性を有することが好ましい。したがって、１つがチャネルとして機能するとき、他の犠牲材料は選択的に除去され、チャネルをスタックから解放することができる。単に例として、ＳｉおよびＳｉＧｅは、そのようなエッチング選択性を提供する。
同様に、上側半導体層１５０および中間バッファ層１４０は選択性のために選択され得る。例えば、上側半導体層１５０がＳｉであるとき、中間バッファ層１４０はＳｉＧｅである。同様に、これも単に一例であり、他の構成も可能である。例えば、代わりに第１ナノシート材料はＳｉＧｅであり得、一方で第２ナノシート材料はＳｉである。追加的に、中間バッファ層１４０については２つのナノシートがあるが、追加のナノシートが想定される。更に、示される材料スタック１０５のサイズは単に一例であり、本明細書において、下側ナノシートもしくは上側ナノシートまたはその組み合わせの数が、図に示されるものと異なる実施形態が想定される。
例示的な実施形態によれば、犠牲ナノシート１３０および１４０は両方とも、高いゲルマニウム（Ｇｅ）含有量を有するＳｉＧｅから形成される。例えば、１つの例示的な実施形態において、高いＧｅ含有量は、約５０％Ｇｅ～約１００％Ｇｅ（すなわち、純粋なＧｅ）およびその間の範囲である。例えば、１つの非限定的な例において、犠牲ナノシート１３０および１４０は、ＳｉＧｅ６０（約６０％のＧｅ含有量を有する）から形成される。より高いＧｅ含有量の使用により、ＳｉＧｅは、ナノシート材料１２０に対して選択的に犠牲ナノシート１３０および１４０がエッチングされることを可能にし、上で提供される上側半導体層１５０は、ＳｉもしくはＳｉＧｅまたはその組み合わせから形成され得る。しかしながら、下側／上側ナノシート材料として使用されるＳｉＧｅは、低いＧｅ含有量を有することに留意されたい。例えば、１つの例示的な実施形態において、低いＧｅ含有量は約２０％Ｇｅ～約５０％Ｇｅおよびその間の範囲である。例えば、１つの非限定的な例において、ナノシート材料１２０および上側半導体層１５０がＳｉＧｅ３０（約３０％のＧｅ含有量を有する）から形成される。
次に、パターニングされたナノシートハードマスク１６０が材料スタック上に形成される。ナノシートハードマスク１６０についての好適な材料は、窒化ケイ素（ＳｉｘＮｙ）、酸窒化ケイ素（ＳｉＯＮ）、もしくは炭窒化ケイ素（ＳｉＣＮ）またはその組み合わせなどの窒化物材料、もしくは、酸化ケイ素（ＳｉＯｘ）などの酸化物材料、またはその組み合わせを含むが、それらに限定されるものではない。
（Ｘカット）図３を参照すると、ＦＩＮハードマスク１６５により覆われたフィン１５５が頂部半導体層１５０から形成されること、および、中間バッファ層１４０をエッチングして、エッチングされた中間バッファ層１４５が形成されることが描写される。約８～約２０ｎｍの各フィンの間に幅Ｗ１を有するフィン１５５が形成される。追加的に、フィン１５５を形成する間に、約５～約５５ｎｍの深さＤ１の中間バッファ層１４０に対するエッチングが実行される。これにより、約５～約２０ｎｍの厚さＴ１を有する第１部分（すなわち、非エッチング部分）およびエッチング深さＤ１に等しい厚さを有する各フィンの下の第２部分を有する中間バッファ層が残る。後続の段階において除去される任意の材料をコンフォーマル堆積が置き換え得るように、エッチング寸法Ｗ１、Ｔ１、およびＤ１の各々が選択され得る。例えば、Ｗ１、Ｔ１およびＤ１は、後続のコンフォーマル堆積段階の厚さより小さくなるよう選択され得、これにより、層の一部を除去することによって残された空隙をコンフォーマル堆積が完全に充填することを可能にし得る。フィン１５５は、側壁イメージ転写技法を使用して形成され、ハードマスク１６０上に形成され、中間バッファ層１４０へエッチングされ得る。
図４を参照すると、フィン１５５の間に犠牲ライナ１７０を堆積させることが描写されている。犠牲ライナは、露出された表面に沿ってコンフォーマルに堆積され、等方的にエッチングされ、フィン１５５間に犠牲ライナ１７０のみが残り得る。犠牲ライナ１７０は、中間バッファ層１４５およびフィン１５５に関して除去されることが可能な材料であり得る。例示的な実施形態において、フィン１５５がＳｉであり中間バッファ層１４５がＳｉＧｅ３０であるとき、犠牲ライナ１７０の高Ｇｅ含有量は、約５０％Ｇｅ～約１００％Ｇｅ（すなわち、純粋なＧｅ）およびその間の範囲であり得る。例えば、１つの非限定的な例において、犠牲ライナ１７０は（約６０％のＧｅ含有量を有する）ＳｉＧｅ６０から形成される。
図５を参照すると、フィン１５５に隣接して犠牲スペーサライナ１８０が形成されることが描写される。犠牲スペーサライナ１８０は、中間バッファ層１４５ならびに犠牲ナノシート１３０および１４０に関して選択的にエッチングされることが可能な任意の材料であり得る。コンフォーマル堆積およびそれに続く反応性イオンエッチング（ＲＩＥ）により犠牲スペーサライナ１８０が形成され得る。
図６を参照すると、犠牲層１３５、底部半導体層１２５、中間バッファ層１４７を形成する、底部ナノシートのパターニングが描写される。パターニングは、犠牲スペーサライナ１８０をマスクとして使用して、ＲＩＥを実行することにより行われ得る。
図７を参照すると、犠牲スペーサライナ１８０の除去が描写されている。犠牲スペーサライナ１８０およびＦＩＮハードマスク１６５の除去は、犠牲層１３５、底部半導体層１２５、中間バッファ層１４７、フィン１５５、および犠牲ライナ１７０から犠牲スペーサライナ１８０を選択的に除去することが可能な任意のエッチングプロセスを使用して実行され得る。
（Ｘカット）図８Ａおよび（Ｙカット）図８Ｂを参照すると、ダミーゲート２００およびダミーゲートハードマスク２１０の形成が描写されている。次に、スタックナノシートデバイスのチャネル領域の上のナノシートデバイススタック１０５上にダミーゲート２００が形成される。ダミーゲート２００を形成するために、犠牲ゲート材料がまず、図７の構造の上にブランケット堆積される。好適な犠牲ゲート材料は、ポリシリコン（ポリＳｉ）もしくはアモルファスシリコン（ａ－Ｓｉ）またはその組み合わせが続く、ＳｉＯ２の薄層を含むが、これらに限定されるものではない。ＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスが、犠牲ゲート材料を堆積するために利用され得る。
ダミーゲート２００は、スタックナノシートデバイスの最終ゲートのためのプレースホルダとして機能する。すなわち、ダミーゲート２００は、プロセスにおいて後に除去され、スタックナノシートデバイスの最終ゲートとして機能する金属ゲートスタックと置き換えられる。したがって、スタックナノシートデバイスのこれらの最終ゲートはまた、本明細書において、「置換金属ゲート」または単純に「ＲＭＧ」とも称される。ＲＭＧプロセスの使用は、後続の処理段階中に潜在的に有害な条件に金属ゲートスタック材料を露出することを防止するので、有利である。例えば、ＲＭＧゲートスタックにおいて使用される高Κ誘電体は、高温への露出によって損傷を受け得る。したがって、これらのゲートスタック材料は、プロセスの最後の近くのみに配置される。
次に、ダミーゲートハードマスク２１０が犠牲ゲート材料上に形成され、ダミーゲート２００の各々のフットプリントおよび場所をマークする。ダミーゲートハードマスク２１０の好適な材料は、ＳｉＮ、ＳｉＯＮ、もしくはＳｉＣＮまたはその組み合わせなどの窒化ハードマスク材料、もしくは、ＳｉＯｘなどの酸化物ハードマスク材料またはその組み合わせを含むが、これらに限定されるものではない。次に、図８Ａおよび図８Ｂに示される個別のダミーゲート２００内に犠牲ゲート材料をパターニングするために、ダミーゲートハードマスク２１０を使用するエッチングが使用される。ＲＩＥなどの指向性（異方性）エッチングプロセスが犠牲ゲートエッチングのために利用され得る。
図９Ａ～図９Ｄを参照すると、スペーサ２２０を形成し、底部ナノシートをパターニングし、犠牲層１３８、下側ナノシート１２８、中間バッファ層１４８およびフィン１５７を形成することが描写されている。コンフォーマル堆積および、それに続く反応性イオンエッチング（ＲＩＥ）によって、スペーサ２２０が形成され得る。ＲＩＥが埋め込み酸化物層１１０に対して実行され、デバイスの各々についてチャネル領域を形成し得る。図９Ｃは、スペーサを通じてＺ軸に沿った断面を描写する。スペーサ２２０はＦＩＮ／ナノシートスタックを包む。
図１０Ａ～図１０Ｄを参照すると、ゲートスペーサ領域における犠牲ライナ１７０（例えばＳｉＧｅ６０）の一部を除去することにより、デバイスのゲート領域において犠牲ライナ１７５を残しながら、図１０Ｃに描写される空隙１７２を形成することが描写されている。犠牲ライナ１７０の除去の深さは、約５～約１０ｎｍであるべきであり、これにより、後続の段階においてスペーサ材料のコンフォーマル堆積が空隙を充填することを可能にする。
図１１Ａ～図１１Ｄを参照すると、フィン１５７間に頂部スペーサ２３０を堆積することが描写されている。頂部スペーサ２３０を形成するための材料のコンフォーマル堆積の厚さは、前の段階において作成された空隙１７２を充填するのに十分であるべきである。誘電体スペーサ２３０の好適な材料は、ＳｉＯｘ、ＳｉＣ、もしくはＳｉＣＯ、またはその組み合わせを含むが、これらに限定されるものではない。頂部スペーサ２３０を空隙１７２内に堆積させ、それに続いて、等方性エッチングにより前の空隙１７２におけるピンチオフ領域を除くすべてのコンフォーマル堆積層を除去するために、ＣＶＤ、ＡＬＤ、またはＰＶＤなどのプロセスが利用され得る。頂部スペーサ２３０は、前に形成されたスペーサ２２０から区別する構造界面を有し得る。そのような界面は、別個の段階におけるスペーサの堆積の結果であり得る。追加的に、頂部スペーサ２３０は、スペーサ２２０とは異なる厚さを有し得、これは、空隙１７２を作成するための等方性エッチングプロセスの不正確性の結果であり得る。そのようなプロセスは、ゲート領域と実質的に同一平面上にないゲート領域を有するスペーサの界面をもたらし得る（前にパターニングされた異方性エッチングゲート領域のコンフォーマル堆積の結果である）。
図１２Ａ～図１２Ｄを参照すると、ＣＦＥＴの底部ＦＥＴの犠牲層１３８（例えば、ＳｉＧｅ３０）およびバッファ層１４８（例えば、ＳｉＧｅ３０）のプルバックが実行され、犠牲層１３９およびバッファ層１４９が作成される。ナノシートスタックの側壁に沿って露出した下側ナノシート１２８を凹設するために選択的エッチングが実行される。この凹設エッチングは、次にスペーサ材料で充填される側壁に沿ったポケットを形成する。犠牲層１３８およびバッファ層１４８がＳｉＧｅである実施形態において、凹設エッチングのためにＳｉＧｅ選択的非指向性（等方性）エッチングプロセスを使用できる。
図１３Ａ～図１３Ｄを参照すると、ＣＦＥＴの底部ＦＥＴについての底部スペーサ２４０の形成が実行される。底部スペーサ２４０の好適な材料は、ＳｉＯｘ、ＳｉＣ、もしくはＳｉＣＯ、またはその組み合わせを含むが、これらに限定されるものではない。犠牲層１３９に沿って誘電体スペーサ２３０を堆積し、それに続いて、等方性エッチングを行い、領域１４９および１３９においてピンチオフされた領域を除くすべてのスペーサライナ２４０を除去するために、ＣＶＤ、ＡＬＤ、またはＰＶＤなどのプロセスが利用され得る。底部スペーサ２４０は、前に形成されたスペーサ２２０および頂部スペーサ２３０と区別する構造界面を有し得る。そのような界面は、別個の段階におけるスペーサの堆積の結果であり得る。追加的に、底部スペーサ２４０は、スペーサ２２０および頂部スペーサ２３０と異なる厚さを有し得、これは、犠牲層１３８およびバッファ層１４８の選択的エッチングプロセスの不正確性の結果であり得る。そのようなプロセスは、ゲート領域と実質的に同一平面上にないゲート領域を有するスペーサの界面をもたらし得る（前にパターニングされた異方性エッチングゲート領域のコンフォーマル堆積の結果である）。
図１４Ａ～図１４Ｄを参照すると、底部ソース／ドレーン２５０、ソース／ドレーン隔離層２５５、および頂部ソース／ドレーン２６０の形成およびパターニングが実行される。次に底部ソース／ドレーン２５０が下側ナノシート１２８の反対側のトレンチに形成される。例えば、「相補電界効果トランジスタに基づく回路」と題する、Ｐａｕｌ ｅｔ ａｌ．に発行された米国特許第１０、４１８、４４９号を参照されたい。その内容は、本明細書において十分に記載されるものとして参照により組み込まれる。
例示的な実施形態によれば、下側ソース／ドレーンは各々、エピタキシャルＳｉ、エピタキシャルＳｉＧｅなどの、ｉｎ－ｓｉｔｕドープ（すなわち、成長中）またはｅｘ－ｓｉｔｕドープ（例えば、イオン注入を介して）されたエピタキシャル材料から形成される。好適なｎ型ドーパントは、リン（Ｐ）もしくはヒ素（Ａｓ）またはその組み合わせを含むが、これらに限定されるものではない。好適なｐ型ドーパントは、ホウ素（Ｂ）を含むが、これに限定されるものではない。側壁に沿って配置された内部スペーサ２４０により、底部ソース／ドレーン２５０および頂部ソース／ドレーン２６０のエピタキシャル成長は、それぞれ、下側ナノシート１２８およびフィン１５５の（露出）端をテンプレートとする。上に提供されるように、下側ナノシートは、第１極性のデバイス、すなわち、ＰＦＥＴまたはＮＦＥＴを形成し得、下側デバイスがＰＦＥＴである場合、スタックにおける上側ナノシートは、第２／反対極性のデバイス、すなわち、ＮＦＥＴを形成し得、または、その逆もまた同様である。例えば、１つの例示的な非限定的な実施形態において、下側ナノシートはＰＦＥＴを形成し、これにより、底部ソース／ドレーン２５０はｐ型ドーパントを含み、上側ナノシートはＮＦＥＴを形成し、これにより、頂部ソース／ドレーン２６０はｎ型ドーパントを含む。
すなわち、例示的な実施形態によれば、第１の（ｎまたはｐ型）ドープされたエピタキシャル材料が、チャネルの反対側のトレンチにおいて成長し、次に、底部ソース／ドレーン２５０を形成するよう凹設される。ＲＩＥなどの指向性（異方性）エッチングプロセスが、底部ソース／ドレーン２５０を凹設するために使用され得る。
スペーサ材料が底部ソース／ドレーン２５０の上のトレンチに堆積され、次に、凹設されてソース／ドレーン隔離層２５５を形成し得る。ソース／ドレーン隔離層２５５の好適な材料は、ＳｉＮ、ＳｉＯｘ、ＳｉＣ、もしくはＳｉＣＯ、またはその組み合わせを含むが、これらに限定されるものではない。スペーサ材料を堆積するためにＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスが利用され得る。
第２の（ｎまたはｐ型）ドープされたエピタキシャル材料は、ナノシートスタック３０の反対側、および、ソース／ドレーン隔離層２５５の上のナノシートスタック３１の一方の側のトレンチにおいて成長し、次に、凹設された頂部ソース／ドレーン２６０を形成する。ＲＩＥなどの指向性（異方性）エッチングプロセスが、頂部ソース／ドレーン２６０を凹設するために使用され得る。
図１５Ａ～図１５Ｄを参照すると、ＩＬＤ２７０の形成に続き、ＣＭＰによってダミーゲートハードマスク２１０を除去し、ダミーゲート２００を露出する。好適なＩＬＤ材料は、例えば、２．７未満の誘電体定数Κを有する、酸化ケイ素（ＳｉＯｘ）などの酸化物低Κ材料、もしくは酸化物超低Κ層間誘電体（ＵＬＫ－ＩＬＤ）、またはその組み合わせの材料を含むが、これらに限定されるものではない。比較すると、二酸化ケイ素（ＳｉＯ２）は、３．９の誘電体定数Κ値を有する。好適な超低Κ誘電体材料は、多孔質有機シリカガラス（ｐＳｉＣＯＨ）を含むが、これに限定されるものではない。犠牲ゲート２００の周りにＩＬＤ２７０を堆積するために、ＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスが利用され得る。堆積に続き、ダミーゲートハードマスク２１０の下の高さまで、化学機械研磨（ＣＭＰ）などのプロセスを使用してＩＬＤ２７０が平坦化され得、それにより、ダミーゲート２００を露出する。
図１６Ａ～図１６Ｄを参照すると、ダミーゲート２００、バッファ層１４９、および犠牲層１３９の除去が生じ得る。周囲の構造から材料を実質的に除去することなくダミーゲート２００を選択的に除去することを可能にする、当技術分野において知られる任意の好適なエッチングプロセスによってダミーゲート２００が除去され得る。例示的な実施形態において、ダミーゲート２００は、例えば、ａ－Ｓｉを選択的に除去することが可能なウェットエッチングプロセスによって除去され得る。ゲートトレンチを通じて現在アクセス可能であるバッファ層１４９および犠牲層１３９は次に、選択的に除去される。これらのナノシートの除去により、下側ナノシート１２８およびフィン１５７を解放する。すなわち、現在、デバイスのチャネル領域において、下側ナノシート１２８とフィン１５７との間にギャップが存在する。この例において、下側ナノシート１２８およびフィン１５７は、スタックデバイスのチャネルを形成するために使用される。下側ナノシート１２８およびフィン１５７におけるゲートトレンチおよびギャップは、置換金属ゲート（ＲＭＧ）、すなわち、ゲート誘電体および少なくとも１つの仕事関数金属を含むものが、ゲートオールアラウンド構成におけるナノシートチャネルの各々の一部を十分に取り囲むように形成されることを可能にする。
図１７Ａ～図１７Ｄを参照すると、ＲＭＧ３００およびコンタクト３１０の形成が生じ得る。ＲＭＧ３００はゲート誘電体、仕事関数金属、および金属コンタクトを含み得る。コンフォーマルなゲート誘電体がデバイスのチャネル領域におけるゲートトレンチおよびギャップの各々の中に堆積され得、それらをライニングする。例示的な実施形態によれば、ゲート誘電体は高Κ材料である。本明細書において使用される「高Κ」という用語は、二酸化ケイ素より遥かに高い相対誘電体定数Κを有する材料を指す（例えば、酸化ハフニウム（ＨｆＯ２）の場合は誘電体定数Κ＝２５、ＳｉＯ２の場合は４）。好適な高Κゲート誘電体は、ＨｆＯ２もしくは酸化ランタン（Ｌａ２Ｏ３）、またはその組み合わせを含むが、これらに限定されるものではない。ゲート誘電体を堆積するために、ＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスは利用され得る。例示的な実施形態によれば、ゲート誘電体は、約１ナノメートル（ｎｍ）～約５ｎｍの厚さおよびその間の範囲である。ゲート誘電体の堆積に続き、高信頼性アニールが実行され得る。一実施形態において、高信頼性アニールは、約１ナノ秒～約３０秒およびその間の範囲の期間にわたり、約５００℃～約１２００℃の温度およびその間の範囲で実行される。好ましくは、高信頼性アニールは、窒素含有空気などの不活性ガスの存在下で実行される。
更に図１７Ａ～図１７Ｄを参照すると、第１仕事関数金属が、ゲート誘電体上のゲートトレンチおよびギャップ内に堆積され得る。第１仕事関数金属は、ゲートの選択された極性に従い得る。プロセスのこの時点において、第１仕事関数金属は下側ナノシート１２８およびフィン１５７上に配置される。しかしながら、下で詳細に説明されるように、この第１仕事関数金属は後にフィン１５７から除去され、反対の極性の第２仕事関数金属で置き換えられる。すなわち、第１仕事関数金属がｐ型金属である場合、第２仕事関数金属はｎ型金属であり得、またはその逆もまた同様である。更に別の実施形態において、第１仕事関数金属および第２仕事関数金属は同一の極性であり得る（両方ともｎ型または両方ともｐ型）。
好適なｎ型仕事関数金属は、チタンアルミナイド（ＴｉＡｌ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、炭化チタンアルミニウム（ＴｉＡｌＣ）、タンタルアルミナイド（ＴａＡｌ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、もしくは炭化タンタルアルミニウム（ＴａＡｌＣ）、またはその組み合わせなど、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、もしくはアルミニウム（Ａｌ）またはその組み合わせを含有する合金を含むが、これらに限定されるものではない。好適なｐ型仕事関数金属は、ＴｉＮ、ＴａＮ、もしくはタングステン（Ｗ）またはその組み合わせを含むが、これらに限定されるものではない。ＴｉＮおよびＴａＮは、ｐ型仕事関数金属として使用されるとき、比較的厚い（例えば、約２ｎｍより大きい）。しかしながら、非常に薄いＴｉＮまたはＴａＮ層（例えば、約２ｎｍ未満）も、ｎ型仕事関数スタックにおけるＡｌ含有合金の下で使用され、ゲートリーク電流などの電気特性を改善し得る。したがって、上で与えられる例示的なｎ型およびｐ型仕事関数金属において、いくらかの重複がある。
第１仕事関数金属を堆積するために、ＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスが利用され得る。堆積後、ＣＭＰなどのプロセスを使用して金属オーバーバーデンが除去され得る。更に、本例は下側ナノシート１３１と１３３との間のギャップをピンチオフする第１仕事関数金属を示すが、複数の金属もしくは複数の層の金属またはその組み合わせから構成される第１仕事関数金属もしくは第２仕事関数金属またはその組み合わせなど、他の仕事関数金属構成も本明細書において想定されることに留意されたい。
第１仕事関数金属をフィン１５７から除去するために、第１仕事関数金属およびゲート誘電体はまず、ゲートトレンチにおいて凹設される。それを行うために、ＯＰＬ材料などの平坦化材料がデバイス構造の上およびゲートトレンチ内に堆積され、次に凹設される。平坦化材料を堆積するために、スピンコーティングまたはスプレーキャスティングなどのキャスティングプロセスが利用され得る。ＲＩＥなどの指向性（異方性）エッチングプロセスが、平坦化材料を凹設するために使用され得る。第１仕事関数金属およびゲート誘電体は次に、（凹設された）平坦化材料まで（例えば、ＲＩＥなどの異方性エッチングプロセスを使用して）凹設される。平坦化材料が除去される。単に例として、アッシングなどのプロセスを使用してＯＰＬ平坦化材料が除去され得る。
第１仕事関数金属は次にフィン１５７から除去される。フィン１５７から第１仕事関数金属を除去するために凹設エッチングが使用される。下側ナノシート１２８に配置された第１仕事関数金属をカバー／マスクするためにブロックマスクが使用される。
例示的な実施形態によれば、第１仕事関数金属の凹設エッチングは、非指向性（等方性）金属選択的エッチングプロセスを使用して実行される。例えば、ゲート誘電体に対して選択的に仕事関数金属を凹設するために、ＳＣ１ウェット洗浄（例えば、フッ化水素酸（ＨＦ）および過酸化水素（Ｈ２Ｏ２）；水酸化アンモニウム（ＮＨ４ＯＨ）混合物）が利用され得る。
第１仕事関数金属をフィン１５７から除去することにより、フィン１５７におけるゲートトレンチおよびギャップを再び開く。第２仕事関数金属は、ゲート誘電体上のゲートトレンチおよびギャップに堆積され得る。第２仕事関数金属は、所望のデバイス特性に基づいて、好適なｎ型またはｐ型材料として選択され得る。好適なｎ型仕事関数金属およびｐ型仕事関数金属が上で提供された。
第２仕事関数金属を堆積するために、ＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスが利用され得る。堆積後、ＣＭＰなどのプロセスを使用して金属オーバーバーデンが除去され得る。更に、本例はフィン１５７の間のギャップをピンチオフする第２仕事関数金属を示すが、複数の金属もしくは複数の層の金属またはその組み合わせから構成される第１仕事関数金属もしくは第２仕事関数金属またはその組み合わせなど、他の仕事関数金属構成も本明細書において想定されることに留意されたい。図２６Ａおよび図２６Ｂに示されるように、堆積後、第２仕事関数金属はゲートトレンチにおいて凹設される。この方式で、すなわち、ＯＰＬなどの平坦化材料を使用して仕事関数金属を凹設するためのプロセスが上で説明された。
低抵抗性ゲート充填金属は第２仕事関数金属の上のゲートトレンチ内に堆積され凹設され得る。好適な低抵抗性ゲート充填金属は、ＴｉＮもしくはＷまたはその組み合わせを含むが、これらに限定されるものではない。低抵抗性ゲート充填金属をゲートトレンチ内に堆積するために、ＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスが利用され得る。
ダマシンプロセス、側壁イメージプロセス、または、所望のコンタクトの上にトレンチを精密に形成可能な任意の他のプロセスを使用してコンタクト３１０が形成され得る。トレンチ形成に続いて、銅などの導電性材料、および、接着／伝導を補助し得る任意のシード材料またはライナでトレンチを充填し得、それにより、コンタクト３１０を形成する。
図１８を参照すると、フィン領域１００１およびゲート領域１００２の上面図が描写され、図１９～図３０Ｂの各領域のｘおよびｙ断面が示される。ゲート領域１０の断面の直線ｘは、各段階中のゲート領域１０に配置される構造を示すために使用され得る。フィン領域２０の断面の直線ｙは、各段階中の各トランジスタデバイスに沿って配置される構造を示すために使用され得る。
図１９を参照すると、第２の例示的実施形態による層状構造が描写されている。層状構造は、基板１１００、第１犠牲層１１１０、底部半導体ナノシート１１２０、犠牲ナノシート１１３０、酸化物層１１４０、および頂部半導体層１１５０を含む。層状構造は、酸化物ボックス層１１４０および頂部半導体層１１５０を有するＳＯＩ構造を、ベース基板１１００、第１犠牲層１１１０、底部半導体ナノシート１１２０および犠牲ナノシート１１３０を含む層状構造に接合することによって形成され得る。
例示的な実施形態によれば、第１基板１０１０のベース基板１１００は、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）もしくはＩＩＩ‐Ｖ族またはその組み合わせの半導体ウェハなどのバルク半導体ウェハであり得る。第１犠牲層１１１０、底部半導体ナノシート１１２０および犠牲ナノシート１１３０は、下に記載される段階に従って、エピタキシャル堆積され、第１基板１０１０を形成し得る。
例示的な実施形態によれば、基板１０２０は、酸化物層１１４０を有する、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、もしくはＩＩＩ‐Ｖ族またはその組み合わせの半導体ウェハなどの半導体であり、Ｓｉ基板１１５０を酸化することによって形成する。
本明細書において使用される「ナノシート」という用語は、ナノスケール寸法を有するシートまたは層を指す。更に、「ナノシート」という用語は、ナノワイヤなどの他のナノスケール構造を包含することを意味する。例えば、「ナノシート」とは、より大きい幅を有するナノワイヤを指し得る、もしくは、「ナノワイヤ」は、より小さい幅を有するナノシートを指し得る、またはその組み合わせであり、その逆もまた同様である。
一般に、ベース基板の上に配置された材料スタックは、第１犠牲ナノシート１１１０上に配置される犠牲ナノシート１１３０によって隔てられる底部半導体ナノシート１１２０を含む。「犠牲」とは、層またはその一部が、デバイスの製造中に除去されることを意味する。単に例として、材料スタックにおけるナノシート１１１０、１１２０および１１３０の各々は、エピタキシャル成長プロセスを使用して、ベース基板１１００の上で、他の頂部の上に堆積される。例示的な実施形態によれば、材料スタックにおけるナノシート１１１０、１１２０および１１３０の各々は、約１０ナノメートル（ｎｍ）から約２５ｎｍおよびその間の範囲の厚さを有する。材料スタックを堆積して第１基板１０１０を形成した後に、第１基板１０１０は第２基板１０２０に接合され、１１５０の頂部は分割され除去される。
下側ナノシートは、底部半導体ナノシート１１２０および犠牲ナノシート１１３０の交互の層を含む。例えば、例示的な実施形態によれば、底部半導体ナノシート１１２０はＳｉであり、犠牲ナノシート１１３０はＳｉＧｅである。しかしながら、これは単に一例であり、他の構成が本明細書において想定される。追加的に、底部半導体ナノシート１１２０では２つのナノシートがあるが、追加のナノシートが想定される。例えば、代替的な実施形態において、第１ナノシート材料はＳｉＧｅであり、一方、第２ナノシート材料はＳｉである。下で詳細に説明されるように、これらのナノシート材料は、存在するスタックナノシートデバイスのチャネル、および、チャネル間の犠牲材料を形成するために使用される。犠牲材料の除去により、スタックからチャネルが解放され、ゲートオールアラウンド構成でチャネルを完全に取り囲むゲートの形成を可能にする。したがって、第１および第２ナノシート材料が互いに関してエッチング選択性を有することが好ましい。したがって、１つがチャネルとして機能するとき、他の犠牲材料は選択的に除去され、チャネルをスタックから解放することができる。単に例として、ＳｉおよびＳｉＧｅは、そのようなエッチング選択性を提供する。追加的に、第１犠牲ナノシート１１１０は、底部半導体ナノシート１１２０および犠牲ナノシート１１３０に関する選択性のために選択され得る。
例示的な実施形態によれば、高ゲルマニウム（Ｇｅ）含有量を有するＳｉＧｅから犠牲ナノシート１１１０が形成される。例えば、１つの例示的な実施形態において、高いＧｅ含有量は、約５０％Ｇｅ～約１００％Ｇｅ（すなわち、純粋なＧｅ）およびその間の範囲である。例えば、１つの非限定的な例において、犠牲ナノシート１１１０はＳｉＧｅ６０（約６０％のＧｅ含有量を有する）である。より高いＧｅ含有量の使用により、ＳｉＧｅは、ナノシート１１２０に対して選択的に犠牲ナノシート１１１０がエッチングされることを可能にし、上で提供されるように、犠牲層１１３０がＳｉもしくはＳｉＧｅ３０またはその組み合わせから形成され得る。しかしながら、犠牲材料１１３０として使用されるＳｉＧｅは低Ｇｅ含有量を有することに留意されたい。例えば、１つの例示的な実施形態において、低いＧｅ含有量は約２０％Ｇｅ～約５０％Ｇｅおよびその間の範囲である。例えば、１つの非限定的な例において、底部半導体ナノシート１１２０および上側半導体層１１５０がＳｉから形成される。
（Ｘカット）図２０Ａおよび（Ｙカット）図２０Ｂを参照すると、頂部半導体層１１５０および頂部半導体層１１５０からの鉛直チャネル１１５２の表面上のハードマスク１１７０の形成が生じ得る。次に、ハードマスク１１７０が材料スタック上に形成される。ハードマスク１１７０についての好適な材料は、窒化ケイ素（ＳｉｘＮｙ）、酸窒化ケイ素（ＳｉＯＮ）、もしくは炭窒化ケイ素（ＳｉＣＮ）またはその組み合わせなどの窒化物材料、もしくは、酸化ケイ素（ＳｉＯｘ）などの酸化物材料、またはその組み合わせを含むが、それらに限定されるものではない。鉛直チャネル１１５２は、側壁イメージ転写技法を使用してパターニングされ、ハードマスク１１７０上に形成され、酸化物層１１４０へエッチングされ得る。
図２１Ａおよび図２１Ｂを参照すると、ハードマスクパターン１１６０の形成および非パターニング材料の除去による、ナノシートデバイスのフットプリントの作成、ならびに、ＳＴＩ１１０５の形成が生じ得る。非パターニング材料の除去に続き、第１犠牲層１１１５、底部半導体ナノシート１１２５、第２犠牲層１１３５および酸化物層１１４５が残り得る。次にハードマスクパターン１１６０が材料スタック上に形成される。ハードマスクパターン１１６０についての好適な材料は、窒化ケイ素（ＳｉｘＮｙ）、酸窒化ケイ素（ＳｉＯＮ）、もしくは炭窒化ケイ素（ＳｉＣＮ）またはその組み合わせなどの窒化物材料、もしくは、酸化ケイ素（ＳｉＯｘ）などの酸化物材料、またはその組み合わせを含むが、それらに限定されるものではない。ハードマスクパターンは、デバイスの幅を定義し得、パターンはベース基板１１００に転写され得る。
次に、シャロートレンチアイソレーション（ＳＴＩ）領域１１０５がベース基板１０００に形成される。例示的な実施形態によれば、ＳＴＩ領域１１０５が酸化ケイ素（ＳｉＯｘ）などの酸化物材料（本明細書において、「ＳＴＩ酸化物」とも称される）から形成され得る。図において明示的に示されないが、ライナ（例えば、熱酸化物または窒化ケイ素（ＳｉＮ））が、ＳＴＩ酸化物の前に堆積され得る。
図２２Ａおよび図２２Ｂを参照すると、ハードマスクパターン１１６０および１１７０は除去され得、ダミーゲート１１８０、ハードマスク１１９０および頂部スペーサ１２００が形成され得る。追加的に、第１犠牲層１１１５は除去されて隔離層１１９５に置き換えられ得る。ダミーゲート１１８０を形成するために、犠牲ゲート材料がまず、図２１Ａおよび図２１Ｂの構造の上にブランケット堆積される。好適な犠牲ゲート材料は、ポリシリコン（ポリＳｉ）もしくはアモルファスシリコン（ａ－Ｓｉ）またはその組み合わせが続く、ＳｉＯ２の薄層を含むが、これらに限定されるものではない。ＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスが、犠牲ゲート材料を堆積するために利用され得る。
ダミーゲート１１８０は、スタックナノシートデバイスの最終ゲートのためのプレースホルダとして機能する。すなわち、ダミーゲート１１８０は、プロセスにおいて後に除去され、スタックナノシートデバイスの最終ゲートとして機能する金属ゲートスタックと置き換えられる。したがって、スタックナノシートデバイスのこれらの最終ゲートはまた、本明細書において、「置換金属ゲート」または単純に「ＲＭＧ」とも称される。ＲＭＧプロセスの使用は、後続の処理段階中に潜在的に有害な条件に金属ゲートスタック材料を露出することを防止するので、有利である。例えば、ＲＭＧゲートスタックにおいて使用される高Κ誘電体は、高温への露出によって損傷を受け得る。したがって、これらのゲートスタック材料は、プロセスの最後の近くのみに配置される。
次にハードマスク１１９０が犠牲ゲート材料上に形成され、ダミーゲート１１８０の各々のフットプリントおよび場所をマークする。ハードマスク１１９０の好適な材料は、ＳｉＮ、ＳｉＯＮ、もしくはＳｉＣＮまたはその組み合わせなどの窒化ハードマスク材料、もしくは、ＳｉＯｘなどの酸化物ハードマスク材料またはその組み合わせを含むが、これらに限定されるものではない。次に、図２２Ａおよび図２２Ｂに示される個別のダミーゲート１１８０内に犠牲ゲート材料をパターニングするために、ハードマスク１１９０を使用するエッチングが使用される。ＲＩＥなどの指向性（異方性）エッチングプロセスが犠牲ゲートエッチングのために利用され得る。ゲートエッチングの後、取り囲む層に対して選択的な第１犠牲層１１１５を除去する任意の好適な等方性エッチングによって第１犠牲層１１１５が除去され、スタック１０１０の下にキャビティを形成する。
頂部スペーサ１２００は、コンフォーマル堆積、および、それに続く反応性イオンエッチング（ＲＩＥ）によって形成され得る。頂部スペーサ１２００は任意の好適な誘電体材料から形成され得る。頂部スペーサのコンフォーマル堆積はまた、第１犠牲層１１１５を除去することによって作成される上記キャビティを充填し、底部誘電体隔離１１９５を形成する。
図２３Ａおよび図２３Ｂを参照すると、鉛直チャネル１１５２が頂部チャネル１１５５（図２２Ａおよび図２２Ｂ）へ形成され得、犠牲頂部スペーサ１２１０が形成され得る。頂部スペーサ１２００は、頂部デバイス１１５２のフットプリントを画定するために使用され得る。鉛直チャネル１１５２の形成は、エッチングのためのマスクとして作用する頂部スペーサ１２００を用いて、ＲＩＥなどの異方性エッチングを使用して実行され得る。鉛直チャネル１１５２の形成に続いて、材料のコンフォーマル堆積、および、それに続くＲＩＥエッチングによって犠牲頂部スペーサ１２１０が形成され得る。犠牲頂部スペーサ１２１０は、構造から選択的に除去されることが可能な任意の材料から形成され得る。
図２４Ａおよび図２４Ｂを参照すると、底部ＦＥＴのチャネル領域は、犠牲頂部スペーサ１２１０のパターンに基づいて形成され得る。底部ＦＥＴのチャネル領域の形成に続いて、底部チャネル１１２７、第２犠牲層１１３７、および酸化物層１１４７が生じ得る。犠牲頂部スペーサ１２１０は、底部半導体ナノシート１１２５のフットプリントを定義するために使用され得る。
図２５Ａおよび図２５Ｂを参照すると、第２犠牲層１１３７がプルバックされて第２犠牲層１１３８を形成し得、底部スペーサ１２２０が形成され得る。追加的に、底部ソース／ドレーン１２３０およびソース／ドレーン隔離層１２４０が形成され得る。ナノシートスタックの側壁に沿って露出された第２犠牲層１１３７を凹設するために選択的エッチングが実行される。この凹設エッチングは、次にスペーサ材料で充填される側壁に沿ったポケットを形成する。第２犠牲層１１３８がＳｉＧｅ３０である実施形態において、ＳｉＧｅ選択的非指向性（等方性）エッチングプロセスが凹設エッチングのために使用され得る。ＣＦＥＴの底部ＦＥＴのための底部スペーサ１２２０の形成が実行される。底部スペーサ１２２０の好適な材料は、ＳｉＯｘ、ＳｉＣ、もしくはＳｉＣＯ、またはその組み合わせを含むが、これらに限定されるものではない。第２犠牲層１１３８に沿って底部スペーサ１２２０を堆積し、それに続いて、凹設においてピンチオフされる領域を除くすべての底部スペーサ１２２０の等方性エッチングを行うために、ＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスが利用され得る。
例示的な実施形態によれば、下側ソース／ドレーンは各々、エピタキシャルＳｉ、エピタキシャルＳｉＧｅなどの、ｉｎ－ｓｉｔｕドープ（すなわち、成長中）またはｅｘ－ｓｉｔｕドープ（例えば、イオン注入を介して）されたエピタキシャル材料から形成される。好適なｎ型ドーパントは、リン（Ｐ）もしくはヒ素（Ａｓ）またはその組み合わせを含むが、これらに限定されるものではない。好適なｐ型ドーパントは、ホウ素（Ｂ）を含むが、これに限定されるものではない。鉛直チャネル１１５２の側壁に沿って配置される犠牲スペーサ１２１０により、底部ソース／ドレーン１２３０のエピタキシャル成長は、底部チャネル１１２７の（露出）端をテンプレートとする。上に提供されるように、下側ナノシートは、第１極性のデバイス、すなわち、ＰＦＥＴまたはＮＦＥＴを形成し得、下側デバイスがＰＦＥＴである場合、スタックにおける上側ナノシートは、第２／反対極性のデバイス、すなわち、ＮＦＥＴを形成し得、または、その逆もまた同様である。例えば、１つの例示的な非限定的な実施形態において、下側ナノシートはＰＦＥＴを形成し、これにより、底部ソース／ドレーン１２３０はｐ型ドーパントを含み、上側ナノシートはＮＦＥＴを形成し、これにより、頂部ソース／ドレーン１２５０はｎ型ドーパントを含む。
すなわち、例示的な実施形態によれば、第１の（ｎまたはｐ型）ドープされたエピタキシャル材料が、チャネルの反対側のトレンチにおいて成長し、次に、底部ソース／ドレーン１２３０を形成するよう凹設される。ＲＩＥなどの指向性（異方性）エッチングプロセスが、底部ソース／ドレーン１２３０を凹設するために使用され得る。
スペーサ材料は、底部ソース／ドレーン１２３０の上のトレンチ内へ堆積され、次に凹設されて底部スペーサ１２２０を形成し得る。底部スペーサ１２２０の好適な材料は、ＳｉＮ、ＳｉＯｘ、ＳｉＣ、もしくはＳｉＣＯ、またはその組み合わせを含むが、これらに限定されるものではない。スペーサ材料を堆積するために、ＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスが利用され得る。
図２６Ａおよび図２６Ｂを参照すると、犠牲スペーサ１２１０は除去され得、頂部ソース／ドレーン１２５０は形成され得る。犠牲スペーサ１２１０は、構造の他の材料に関して材料を選択的に除去することが可能な任意のプロセスを使用して除去され得、それにより、鉛直チャネル１１５２を露出する。第２の（ｎまたはｐ型）ドープされたエピタキシャル材料が、ソース／ドレーン隔離層２５５の上の鉛直チャネルの反対側のトレンチにおいて成長し、次に凹設され、頂部ソース／ドレーン２６０を形成する。ＲＩＥなどの指向性（異方性）エッチングプロセスが、頂部ソース／ドレーン２６０を凹設するために使用され得る。
図２７Ａおよび図２７Ｂを参照すると、ＩＬＤ１２６０の形成ならびに、ハードマスク１１９０、ダミーゲート１１８０、および第２犠牲層１１３８の除去が生じ得る。好適なＩＬＤ材料は、例えば、２．７未満の誘電体定数Κを有する、酸化ケイ素（ＳｉＯｘ）などの酸化物低Κ材料、もしくは酸化物超低Κ層間誘電体（ＵＬＫ－ＩＬＤ）材料、またはその組み合わせを含むが、これらに限定されるものではない。比較すると、二酸化ケイ素（ＳｉＯ２）は、３．９の誘電体定数Κ値を有する。好適な超低Κ誘電体材料は、多孔質有機シリカガラス（ｐＳｉＣＯＨ）を含むが、これに限定されるものではない。犠牲ゲート２００の周りにＩＬＤ１２６０を堆積するために、ＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスが利用され得る。堆積に続いて、ハードマスク１１９０の下の高さまでの化学機械研磨（ＣＭＰ）などのプロセスを使用してＩＬＤ１２６０が平坦化され得、それによりダミーゲート１１８０を露出する。
ダミーゲート１１８０および犠牲層１１３８の除去が生じ得る。周囲の構造から材料を実質的に除去することなくダミーゲート１１８０を選択的に除去することを可能にする、当技術分野において知られる任意の好適なエッチングプロセスによってダミーゲート１１８０が除去され得る。例示的な実施形態において、ダミーゲート１１８０は、例えば、ケイ素を選択的に除去することが可能な等方性ウェットエッチングプロセスによって除去され得る。ゲートトレンチを通じて現在アクセス可能な犠牲層１１３８は次に選択的に除去される。これらのナノシートの除去により底部チャネル１１２７を解放する。すなわち、デバイスのチャネル領域における底部チャネル１１２７の間に現在ギャップが存在する。この例において、底部チャネル１１２７は、スタックデバイスのチャネルを形成するために使用される。底部チャネル１１２７におけるゲートトレンチおよびギャップは、置換金属ゲート（ＲＭＧ）、すなわち、ゲート誘電体および少なくとも１つの仕事関数金属を含むものが、ゲートオールアラウンド構成におけるナノシートチャネルの各々の一部を十分に取り囲むように形成されることを可能にする。
図２８Ａおよび図２８Ｂを参照すると、ゲート誘電体１２７０の堆積が生じ得る。コンフォーマルなゲート誘電体１２７０がデバイスのチャネル領域におけるゲートトレンチおよびギャップの各々の中に堆積され得、それらをライニングする。例示的な実施形態によれば、ゲート誘電体１２７０は高Κ材料である。本明細書において使用される「高Κ」という用語は、二酸化ケイ素より遥かに高い相対誘電体定数Κを有する材料を指す（例えば、酸化ハフニウム（ＨｆＯ２）の場合は誘電体定数Κ＝２５、ＳｉＯ２の場合は４）。好適な高Κゲート誘電体は、ＨｆＯ２もしくは酸化ランタン（Ｌａ２Ｏ３）、またはその組み合わせを含むが、これらに限定されるものではない。ゲート誘電体を堆積するために、ＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスは利用され得る。例示的な実施形態によれば、ゲート誘電体１２７０は、約１ナノメートル（ｎｍ）～約５ｎｍの厚さおよびその間の範囲である。ゲート誘電体１２７０の堆積に続き、高信頼性アニールが実行され得る。一実施形態において、高信頼性アニールは、約１ナノ秒～約３０秒およびその間の範囲の期間にわたり、約５００℃～約１２００℃の温度およびその間の範囲で実行される。好ましくは、高信頼性アニールは、窒素含有空気などの不活性ガスの存在下で実行される。
図２９Ａおよび図２９Ｂを参照すると、仕事関数金属１２８０の堆積および還元が生じ得る。仕事関数金属１２８０の還元は、底部チャネル１１２７を取り囲む仕事関数金属のみにおいて生じ得る。仕事関数金属１２８０は、ゲート誘電体上のゲートトレンチおよびギャップ内へ堆積され得る。仕事関数金属１２８０は、ゲートの選択された極性に従い得る。プロセスのこの時点において、仕事関数金属１２８０は底部チャネル１１２７および鉛直チャネル１１５２上に配置される。しかしながら、下で詳細に説明されるように、この仕事関数金属１２８０は、後に鉛直チャネル１１５２から除去される。
好適なｎ型仕事関数金属は、チタンアルミナイド（ＴｉＡｌ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、炭化チタンアルミニウム（ＴｉＡｌＣ）、タンタルアルミナイド（ＴａＡｌ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、もしくは炭化タンタルアルミニウム（ＴａＡｌＣ）、またはその組み合わせなど、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、もしくはアルミニウム（Ａｌ）またはその組み合わせを含有する合金を含むが、これらに限定されるものではない。好適なｐ型仕事関数金属は、ＴｉＮ、ＴａＮ、もしくはタングステン（Ｗ）またはその組み合わせを含むが、これらに限定されるものではない。ＴｉＮおよびＴａＮは、ｐ型仕事関数金属として使用されるとき、比較的厚い（例えば、約２ｎｍより大きい）。しかしながら、非常に薄いＴｉＮまたはＴａＮ層（例えば、約２ｎｍ未満）も、ｎ型仕事関数スタックにおけるＡｌ含有合金の下で使用され、ゲートリーク電流などの電気特性を改善し得る。したがって、上で与えられる例示的なｎ型およびｐ型仕事関数金属において、いくらかの重複がある。
仕事関数金属１２８０を堆積するために、ＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスが利用され得る。堆積に続いて、ＣＭＰなどのプロセスを使用して、金属オーバーバーデンが除去され得る。更に、本例は下側ナノシート１３１と１３３との間のギャップをピンチオフする仕事関数金属１２８０を示すが、複数の金属もしくは複数の層の金属またはその組み合わせから構成される第１仕事関数金属もしくは第２仕事関数金属またはその組み合わせなど、他の仕事関数金属構成も本明細書において想定されることに留意されたい。
仕事関数金属１２８０を鉛直チャネル１１５２から除去するべく、仕事関数金属１２８０およびゲート誘電体がまずゲートトレンチにおいて凹設される。それを行うために、ＯＰＬ材料などの平坦化材料がデバイス構造の上およびゲートトレンチ内に堆積され、次に凹設される。平坦化材料を堆積するために、スピンコーティングまたはスプレーキャスティングなどのキャスティングプロセスが利用され得る。ＲＩＥなどの指向性（異方性）エッチングプロセスが、平坦化材料を凹設するために使用され得る。仕事関数金属１２８０およびゲート誘電体は次に、（凹設された）平坦化材料まで（例えば、ＲＩＥなどの異方性エッチングプロセスを使用して）凹設される。平坦化材料が除去される。単に例として、アッシングなどのプロセスを使用してＯＰＬ平坦化材料が除去され得る。
次に仕事関数金属１２８０が鉛直チャネル１１５２から除去される。仕事関数金属１２８０を鉛直チャネル１１５２から除去するために凹設エッチングが使用される。下側ナノシート１２８上に配置された仕事関数金属１２８０をカバー／マスクするためにブロックマスクが使用される。
例示的な実施形態によれば、仕事関数金属１２８０の凹設エッチングは、非指向性（等方性）金属選択的エッチングプロセスを使用して実行される。例えば、ゲート誘電体に対して選択的に仕事関数金属を凹設するために、ＳＣ１ウェット洗浄（例えば、フッ化水素酸（ＨＦ）および過酸化水素（Ｈ２Ｏ２）；水酸化アンモニウム（ＮＨ４ＯＨ）混合物）が利用され得る。
図３０Ａおよび図３０Ｂを参照すると低抵抗性ゲート充填金属が続く第２ＷＦＭ金属（１２９０は第２ＷＦＭおよびゲート充填金属の組み合わせである）がゲートに堆積され得る。低抵抗性ゲート充填金属がゲートトレンチ内に堆積され得る。好適な低抵抗性ゲート充填金属は、Ｗ、Ｃｏ、Ａｌを含むが、これらに限定されるものではない。ゲートトレンチ内に低抵抗性ゲート充填金属を堆積するためにＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスが利用され得る。第２ＷＦＭは、ＴｉＮ、ＴｉＣ、ＴｉＡｌ、ＴｉＡｌＣ、ＴａＮなどであり得る。
本発明の様々な実施形態の説明は、例示の目的で提示されてきたが、網羅的であること、または開示された実施形態に限定することを意図するものではない。説明された実施形態の範囲及び趣旨から逸脱することなく、多くの修正及び変形が、当業者には明らかであろう。本明細書において使用される用語は、実施形態の原理、実際の適用、または、市場において見られる技術に対する技術的改善をもっとも良く説明するために、または、当業者が本明細書に開示される実施形態を理解することを可能にするために選択された。したがって、本発明は、説明及び図示された厳密な形態及び詳細に限定されず、添付された特許請求の範囲の範囲内に入ることが意図される。

Claims (22)

  1. 頂部チャネルおよび底部チャネルであって、前記頂部チャネルは、鉛直方向を向く複数のチャネルを含み、前記底部チャネルは、水平方向を向く複数のチャネルを含む、頂部チャネルおよび底部チャネルと、
    前記頂部チャネルおよび前記底部チャネルを取り囲むゲートと、
    前記ゲートの各側に配置されたスペーサであって、第１スペーサは、前記鉛直方向を向く複数のチャネルの間に配置される誘電体材料を含み、第２スペーサは、前記水平方向を向く複数のチャネルの間に配置される誘電体材料を含む、スペーサと
    を備える半導体構造。
  2. 前記第１スペーサの厚さは前記第２スペーサの厚さと異なる、請求項１に記載の半導体構造。
  3. 前記第２スペーサは更に頂部要素を含み、前記頂部要素は、前記頂部チャネルの底面および前記底部チャネルの頂面に接触する誘電体材料を含む、請求項１に記載の半導体構造。
  4. 構造界面が前記第１スペーサと前記第２スペーサとの間に存在する、請求項３に記載の半導体構造。
  5. 前記頂部要素は頂部および底部を有し、前記頂部は複数のフィン突出部を含み、各フィン突出部は、前記鉛直方向を向く複数のチャネルの各々の下に配置され、前記底部は、前記頂部の前記複数のフィン突出部の各々を接続する水平層を含む、請求項３に記載の半導体構造。
  6. 前記頂部チャネルは第１トランジスタの一部であり、前記底部チャネルは第２トランジスタの一部である、請求項１から５のいずれか一項に記載の半導体構造。
  7. 前記第１トランジスタおよび前記第２トランジスタは相補電界効果トランジスタを形成する、請求項６に記載の半導体構造。
  8. ゲート構造と、
    頂部チャネルであって、前記頂部チャネルは少なくとも１つの鉛直方向を向くチャネルを含み、前記少なくとも１つの鉛直方向を向くチャネルの底面は絶縁体層に接触し、前記少なくとも１つの鉛直方向を向くチャネルの頂面および鉛直面は前記ゲート構造に接触する、頂部チャネルと、
    底部チャネルであって、前記底部チャネルは、水平方向を向く複数のチャネルを含み、前記ゲート構造は前記底部チャネルを取り囲む、底部チャネルと
    を備える半導体構造。
  9. 前記ゲート構造の誘電体は、前記底部チャネルの各表面上に配置され、前記ゲート構造の前記誘電体は、前記頂面上に配置され、前記少なくとも１つの鉛直方向を向くチャネルの前記鉛直面は、前記ゲート構造に接触し、前記ゲート構造の前記誘電体は、前記少なくとも１つの鉛直方向を向くチャネルに接触していない前記絶縁体層の表面上に配置される、請求項８に記載の半導体構造。
  10. 前記頂部チャネルは第１トランジスタの一部であり、前記底部チャネルは第２トランジスタの一部である、請求項８または９に記載の半導体構造。
  11. 前記第１トランジスタおよび前記第２トランジスタは相補電界効果トランジスタを形成する、請求項１０に記載の半導体構造。
  12. 半導体構造を形成する方法であって、
    層状ナノシートスタックの上に配置された半導体層において頂部チャネルを形成する段階であって、前記頂部チャネルは、鉛直方向を向く複数のチャネルを含む、段階と、
    前記鉛直方向を向く複数のチャネルの間に犠牲ライナを堆積する段階と、
    前記頂部チャネルの上にダミーゲートを形成する段階と、
    前記ダミーゲートの反対側にゲートスペーサを形成する段階と、
    前記ゲートスペーサの下に配置された前記犠牲ライナの一部を除去してスペーサ空隙を作成する段階と、
    前記スペーサ空隙において頂部スペーサを堆積する段階と
    を備える方法。
  13. 前記頂部スペーサの厚さは前記ゲートスペーサの厚さと異なる、請求項１２に記載の方法。
  14. 底部スペーサを形成する段階であって、前記底部スペーサは、水平方向を向く複数のチャネルの間に配置された誘電体材料と、前記頂部チャネルの底面および底部チャネルの頂面に接触する誘電体材料を含む頂部要素とを含む、段階を更に備える、請求項１２に記載の方法。
  15. 構造界面が前記頂部スペーサと前記ゲートスペーサとの間に存在する、請求項１４に記載の方法。
  16. 前記頂部要素は頂部および底部を有し、前記頂部は複数のフィン突出部を含み、各フィン突出部は、鉛直方向を向く複数のチャネルの各々の下に配置され、前記底部は、前記頂部の前記複数のフィン突出部の各々を接続する水平層を含む、請求項１４に記載の方法。
  17. 前記頂部チャネルは第１トランジスタの一部であり、底部チャネルは第２トランジスタの一部である、請求項１２から１６のいずれか一項に記載の方法。
  18. 前記第１トランジスタおよび前記第２トランジスタは相補電界効果トランジスタを形成する、請求項１７に記載の方法。
  19. 半導体構造を形成する方法であって、
    層状ナノシートスタックの上に配置された半導体層において頂部チャネルを形成する段階であって、前記頂部チャネルは、鉛直方向を向く複数のチャネルを含み、前記層状ナノシートスタックは、複数の半導体ナノシートの間に配置された複数の犠牲ナノシートを含む、段階と、
    前記頂部チャネルの上にダミーゲートを形成する段階と、
    前記ダミーゲートの反対側にゲートスペーサを形成する段階と、
    前記ダミーゲートおよび犠牲ナノシートを除去してゲート空隙を作成する段階と、
    前記ゲート空隙に誘電体を堆積する段階であって、前記誘電体を堆積することにより、前記誘電体は、前記複数の半導体ナノシートを取り囲み、前記誘電体を堆積することにより、前記誘電体は、前記鉛直方向を向く複数のチャネルの頂面および鉛直面上に配置される、段階と
    を備える方法。
  20. 前記ゲート空隙の前記誘電体は、底部チャネルの各表面上に配置され、前記ゲート空隙の前記誘電体は、前記頂面上に配置され、少なくとも１つの前記鉛直方向を向くチャネルの前記鉛直面は、ゲート構造に接触し、前記ゲート空隙の前記誘電体は、前記少なくとも１つの鉛直方向を向くチャネルに接触していない絶縁体層の表面上に配置される、請求項１９に記載の方法。
  21. 前記頂部チャネルは第１トランジスタの一部であり、底部チャネルは第２トランジスタの一部である、請求項１９または２０に記載の方法。
  22. 前記第１トランジスタおよび前記第２トランジスタは相補電界効果トランジスタを形成する、請求項２１に記載の方法。
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