JP4746600B2 - 縦型ｍｏｓｆｅｔの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 238000000034 method Methods 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 53
- 239000004065 semiconductor Substances 0.000 claims description 50
- 239000012535 impurity Substances 0.000 claims description 36
- 238000005468 ion implantation Methods 0.000 claims description 26
- 150000002500 ions Chemical class 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 14
- 239000010410 layer Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 10
- 238000002513 implantation Methods 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 claims description 5
- 239000003870 refractory metal Substances 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 27
- 108091006146 Channels Proteins 0.000 description 18
- 230000005684 electric field Effects 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
Description
本発明は、縦型ＭＯＳＦＥＴの製造方法に関し、特に、高耐圧縦型ＭＯＳＦＥＴの製造方法に関する。
不揮発性メモリ、不揮発性メモリ混載ロジック、或いは液晶ドライバＩＣの出力段の駆動回路等の高電圧が印加される半導体装置においては、高耐圧、低オン抵抗が要求される。このため、これらの半導体装置が備えるトランジスタ素子についても、高い耐圧性が要求されており、これまでにも種々の高耐圧トランジスタの開発が行われている。特に、高耐圧トランジスタは、パンチスルー耐圧を確保する長いゲート長及びドリフト（電界緩和）領域としての低濃度不純物拡散領域が必要である等のために低耐圧トランジスタに比べサイズが非常に大きくなるという性質を有しており、従来、高耐圧トランジスタの装置規模の縮小化を図る技術が種々提案されている（例えば、下記特許文献１参照）。
図６は、下記特許文献１に開示されている高耐圧トランジスタ素子の概略断面構造図である。このような高耐圧トランジスタ素子の製造工程としては、まず、Ｎ型半導体基板１０１上の所定領域に素子分離絶縁膜１０６を形成し、所定の開口長及び深さで溝部１０９を形成する。次に、溝部１０９の内壁に沿ってゲート酸化膜１０７及びゲート電極１０５を成長させ、所定のゲート寸法にエッチングした後、ソース拡散領域１０２及びドレイン拡散領域１０３をＰ型の高濃度不純物イオン注入によって形成し、さらに、電界緩和領域（ピンチ抵抗層）１０４をドレイン１０３側の溝部１０９内壁にＰ型の低濃度不純物イオン注入によって形成する。電界緩和領域１０４は、ドレイン拡散領域１０３側の溝部１０９の内壁に沿うように形成される。
図６に示すような構成とすることで、ゲート電極１０５と電界緩和領域１０４が、それぞれ半導体基板１が備える溝部１０９の左右の側壁に各別に形成される。これによりソース拡散領域１０２及びドレイン拡散領域１０４の素子長をそれぞれ縮小化できるため、半導体装置全体の規模の拡大を一定程度に抑制することができる。
しかしながら、上記特許文献１に記載の方法による場合、段差を有した状態でゲート電極１０５を加工する必要があるため、精度良く加工することが困難となり、歩留まりが悪化する可能性がある。また、かかる段差を有したゲート電極１０５に対してコンタクト接続を行う工程も困難性を極めるため、現実的なプロセスとは言えない。
さらに、図６の構造によれば、半導体基板１０１上において、素子分離絶縁膜１０６よりも低い位置にチャネル領域が形成されることとなるため、チャネル領域端における電界緩和効果が非常に小さくなり、耐圧低下及びリークパスとなる可能性が極めて高い。
本発明は、上記の問題点に鑑み、装置規模の拡大を最小限に抑制しながら、高い耐圧性を維持するとともに、現実的な製造プロセスの下で容易に製造が可能な半導体装置を提供することを目的とする。
上記目的を達成するための本発明に係る縦型ＭＯＳＦＥＴの製造方法は、
半導体基板上において、同基板面に平行方向に相互に離間して、同基板表面から深さ方向に第１埋め込み絶縁膜及び第２埋め込み絶縁膜を形成する埋め込み絶縁膜形成工程と、
その後に、第１導電型の不純物イオンを注入して、少なくとも前記第１及び第２埋め込み絶縁膜に挟まれた領域に前記第１導電型のウェル領域を形成する第１イオン注入工程と、
その後に、注入条件を変化させて前記第１導電型とは異なる第２導電型の不純物イオン注入を複数回行うことにより、前記第１及び第２埋め込み絶縁膜の底面よりも深い位置から当該底面よりも浅く前記半導体基板の表面よりも深い位置に亘って前記第２導電型のドレイン領域を、前記第１及び第２埋め込み絶縁膜に挟まれた領域内において前記第２ドレイン領域の上面よりも浅い位置から前記半導体基板の表面に亘って前記第２導電型の低濃度ソース領域を夫々形成すると共に、前記ドレイン領域と前記低濃度ソース領域に挟まれた位置に存在する前記ウェル領域によってチャネル領域を形成する第２イオン注入工程と、
その後に、所定領域をマスクした状態で、前記第１及び第２埋め込み絶縁膜に対して底面に前記ドレイン領域が露出するまで深さ方向にエッチング処理を施すことで、側面が全て前記第１埋め込み絶縁膜で形成された第１溝部と、前記第１埋め込み絶縁膜側の側面が深い位置から順に前記ドレイン領域、前記チャネル領域、及び前記低濃度ソース領域で形成され、前記第１埋め込み絶縁膜とは反対側の側面が前記第２埋め込み絶縁膜で形成された第２溝部とを形成する溝部形成工程と、
その後に、酸化処理を行って、少なくとも前記第２溝部の底面から、同溝部の前記第１埋め込み絶縁膜側の側面を介し、露出されている前記低濃度ソース領域の上面に亘ってゲート酸化膜を形成する酸化工程と、
その後に、底面に前記ドレイン領域が露出した前記第１溝部、及び底面に前記ゲート酸化膜が露出した前記第２溝部を完全に充填するように導電性材料膜を全面に成膜した後、所定領域をマスクして深さ方向にエッチング処理を施すことで、前記第１溝部内を充填するドレイン電極、及び前記第２溝部内を充填し前記ドレイン電極とは水平方向に分断されたゲート電極を形成する電極形成工程と、
その後に、前記低濃度ソース領域の上面に存在する一部の前記ゲート酸化膜を除去して当該低濃度ソース領域の一部上面を露出させた状態で、前記第２イオン注入工程よりも高濃度の前記第２導電型の不純物イオンを注入して、前記低濃度ソース領域内の一部表面領域に高濃度ソース領域を形成する第３イオン注入工程と、を有することを特徴とする。
半導体基板上において、同基板面に平行方向に相互に離間して、同基板表面から深さ方向に第１埋め込み絶縁膜及び第２埋め込み絶縁膜を形成する埋め込み絶縁膜形成工程と、
その後に、第１導電型の不純物イオンを注入して、少なくとも前記第１及び第２埋め込み絶縁膜に挟まれた領域に前記第１導電型のウェル領域を形成する第１イオン注入工程と、
その後に、注入条件を変化させて前記第１導電型とは異なる第２導電型の不純物イオン注入を複数回行うことにより、前記第１及び第２埋め込み絶縁膜の底面よりも深い位置から当該底面よりも浅く前記半導体基板の表面よりも深い位置に亘って前記第２導電型のドレイン領域を、前記第１及び第２埋め込み絶縁膜に挟まれた領域内において前記第２ドレイン領域の上面よりも浅い位置から前記半導体基板の表面に亘って前記第２導電型の低濃度ソース領域を夫々形成すると共に、前記ドレイン領域と前記低濃度ソース領域に挟まれた位置に存在する前記ウェル領域によってチャネル領域を形成する第２イオン注入工程と、
その後に、所定領域をマスクした状態で、前記第１及び第２埋め込み絶縁膜に対して底面に前記ドレイン領域が露出するまで深さ方向にエッチング処理を施すことで、側面が全て前記第１埋め込み絶縁膜で形成された第１溝部と、前記第１埋め込み絶縁膜側の側面が深い位置から順に前記ドレイン領域、前記チャネル領域、及び前記低濃度ソース領域で形成され、前記第１埋め込み絶縁膜とは反対側の側面が前記第２埋め込み絶縁膜で形成された第２溝部とを形成する溝部形成工程と、
その後に、酸化処理を行って、少なくとも前記第２溝部の底面から、同溝部の前記第１埋め込み絶縁膜側の側面を介し、露出されている前記低濃度ソース領域の上面に亘ってゲート酸化膜を形成する酸化工程と、
その後に、底面に前記ドレイン領域が露出した前記第１溝部、及び底面に前記ゲート酸化膜が露出した前記第２溝部を完全に充填するように導電性材料膜を全面に成膜した後、所定領域をマスクして深さ方向にエッチング処理を施すことで、前記第１溝部内を充填するドレイン電極、及び前記第２溝部内を充填し前記ドレイン電極とは水平方向に分断されたゲート電極を形成する電極形成工程と、
その後に、前記低濃度ソース領域の上面に存在する一部の前記ゲート酸化膜を除去して当該低濃度ソース領域の一部上面を露出させた状態で、前記第２イオン注入工程よりも高濃度の前記第２導電型の不純物イオンを注入して、前記低濃度ソース領域内の一部表面領域に高濃度ソース領域を形成する第３イオン注入工程と、を有することを特徴とする。
上記製造方法により製造された縦型ＭＯＳＦＥＴは、電界緩和領域として機能する低濃度ソース領域が高濃度ソース領域に対して半導体基板面に直交する深さ方向に隣接して形成される。これにより、半導体基板面と平行な方向への占有面積の拡大を抑制しながら、半導体装置の耐圧性を高めることができる。
そして、この製造方法によれば、前記電極形成工程において、第１及び第２溝部を充填するように全面に導電性材料膜を埋め込んだ後、深さ方向にエッチング処理を施すことで水平方向に分断されたドレイン電極とゲート電極が形成される。つまり、従来構成のように、段差のある状態、すなわち半導体基板の基板面と平行でない方向に形成された電極に対するパターニング処理を行う必要が無いため、通常の加工方法による製造が可能である。従って、高い歩留まりを維持することが可能となる。
また、本発明に係る縦型ＭＯＳＦＥＴの製造方法は、上記特徴に加えて、前記第３イオン注入工程が、高濃度の前記第２導電型の不純物イオンを全面に注入することで前記ドレイン電極及び前記ゲート電極を前記第２導電型にドープする工程であることを別の特徴とする。
かかる構成とした場合、高濃度ソース領域の形成と同時に、ドレイン電極及びゲート電極に対して不純物イオンの注入を行うことができる。これにより、工程数を増加させることなくドレイン電極及びゲート電極を低抵抗化することができる。
また、本発明に係る縦型ＭＯＳＦＥＴの製造方法は、上記特徴に加えて、前記酸化工程が、露出された活性領域の全面を酸化する工程であって、前記酸化工程終了後、前記電極形成工程開始前に、前記第１溝部の底面に成膜された酸化膜を除去して前記第１溝部の底面に前記ドレイン領域を露出させる工程を有することを別の特徴とする。
また、本発明に係る縦型ＭＯＳＦＥＴの製造方法は、上記特徴に加えて、前記第３イオン注入工程終了後、全面に高融点金属膜を成膜した後、熱処理を行うことで、少なくとも前記高濃度ソース領域の上面、並びに前記ドレイン電極及び前記ゲート電極の上面にサリサイド層を形成するサリサイド形成工程を有することを別の特徴とする。
かかる構成とした場合、その後に形成される電極形成用プラグ（コンタクトプラグ）と、前記ドレイン電極、前記ゲート電極、高濃度ソース領域夫々との接触抵抗の低減化を図ることができる。
また、本発明に係る縦型ＭＯＳＦＥＴの製造方法は、上記特徴に加えて、前記第３イオン注入工程が、全面に絶縁膜を成膜した後エッチバック処理を施すことで、前記ドレイン電極及び前記ゲート電極の側壁に夫々サイドウォール絶縁膜を形成するとともに前記低濃度ソース領域の一部を露出させ、その後に不純物イオンの注入を行う工程であることを別の特徴とする。
かかる構成とした場合、工程を増加することなく、第３イオン注入工程で形成される高濃度ソース領域と、ドレイン電極並びにゲート電極とに一定の離間を確保することができる。
また、電極形成工程で成膜される前記導電性材料膜として、ポリシリコン膜を採用することができる。
なお、上記埋め込み絶縁膜形成を、この縦型ＭＯＳＦＥＴの外側に形成される周辺回路の素子分離絶縁膜の形成工程と同時に、第１及び第２埋め込み絶縁膜を形成する工程としても良い。この場合、例えばＳＴＩ法等の通常の素子分離絶縁膜形成工程を用いて周辺部の素子分離絶縁膜形成工程と同時に前記第１及び第２埋め込み絶縁膜を形成することができるため、他の周辺回路の製造プロセスとの整合性を高めることができる。
本発明の構成によれば、装置規模の拡大を最小限に抑制しながら、高い耐圧性を維持するとともに、現実的な製造プロセスの下で容易に製造が可能な縦型ＭＯＳＦＥＴを実現することができる。
以下において、本発明に係る縦型ＭＯＳＦＥＴの製造方法（以下、適宜「本発明方法」と称する）の実施形態について、図１〜図６の各図を参照して説明する。
図１〜図３の各図は、本実施形態において、縦型ＭＯＳＦＥＴを製造する際の各工程における概略断面図を模式的に示したものであり、工程毎に分けて図示している（紙面の都合上３図面に分けている）。また、図４は本実施形態の製造工程をフローチャートにしたものであり、以下の文中の各ステップ＃１〜＃１６は図４に示されるフローチャートの各ステップを表すものとする。
なお、図１以下の各図に示される各概略断面構造図は、模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。また、各工程で記載された膜厚の数値はあくまで一例であって、この値に限定されるものではない。
また、以下においては、縦型ＭＯＳＦＥＴがＮチャネル型ＭＯＳトランジスタ素子を含む場合について説明を行うが、不純物種を替えて同様の方法で製造することにより、本発明装置をＰチャネル型ＭＯＳトランジスタ素子を含む装置とすることが可能である。
まず、図１（ａ）に示すように、Ｐ型半導体基板２上に、公知のＳＴＩ（Shallow Trench Isolation）技術を用いて、第１埋め込み絶縁膜３ａ及び第２埋め込み絶縁膜３ｂを深さ５００〜１５００ｎｍ程度でそれぞれ相互に離間を有して形成する（ステップ＃１）。なお、以下において、半導体基板２の所定領域にイオン注入を行う場合に、当該イオン注入が行われた領域を、イオン注入を行っていない領域と区別するために異なった名称及び符号を用いて称するが、両領域を区別しない場合には、混同の生じない範囲内で「半導体基板２」と総称する。
次に、図１（ｂ）に示すように、不純物イオン注入用のスルー酸化膜４を膜厚１０〜３０ｎｍで形成した後、Ｐ型不純物イオン（例えばＢイオン）の注入並びに熱処理を施して、ウェル領域５を形成する（ステップ＃２）。
次に、図１（ｃ）に示すように、低濃度Ｎ型不純物イオン（例えばＰイオン）を２段階に分けて注入し、熱処理を行うことで、第１及び第２埋め込み絶縁膜に挟まれた領域内に低濃度不純物拡散領域６及び７をそれぞれ形成する（ステップ＃３）。なお、イオン注入条件の一例としては、５０〜２００ｋｅＶ程度の注入エネルギで低濃度不純物拡散領域７を形成し、０．８〜１．２ＭｅＶ程度の注入エネルギで低濃度不純物拡散領域６を形成する。その後、スルー酸化膜４を除去する。以下、低濃度不純物拡散領域６を「ドレイン領域６」と、低濃度不純物拡散領域７を「低濃度ソース領域７」と夫々称する。
図１（ｃ）に示すように、ドレイン領域６は第１及び第２埋め込み絶縁膜（３ａ，３ｂ）の底面よりも深い位置から当該底面よりも浅く半導体基板２の表面よりも深い位置に亘って形成される。また、低濃度ソース領域７は、第１及び第２埋め込み絶縁膜（３ａ，３ｂ）に挟まれた領域内において、ドレイン領域６の上面よりも浅い位置から半導体基板２の表面位置に亘って形成される。つまり、第１及び第２埋め込み絶縁膜（３ａ，３ｂ）に挟まれた領域内には、依然としてドレイン領域６と低濃度ソース領域７に挟まれた位置に、ステップ＃２で形成されたウェル領域５が残存している。この位置におけるウェル領域５を「チャネル領域５ａ」と称する。
つまり、ステップ＃３によって、半導体基板２上において、第１埋め込み絶縁膜３ａ及び第２埋め込み絶縁膜３ｂに挟まれた領域ｒ１（図１（ｃ））内では、第１埋め込み絶縁膜３ａの底面よりも深い位置から半導体基板２の上面に向かって、順次、ドレイン領域６、ウェル領域５（チャネル領域５ａ）、低濃度ソース領域７が形成されることとなる。
次に、図１（ｄ）に示すように、公知のフォトリソグラフィ技術を用いて第１埋め込み絶縁膜３ａ及び第２埋め込み絶縁膜３ｂ上の所定領域を開口したレジスト８を形成する（ステップ＃４）。なお、レジスト８は、第１埋め込み絶縁膜３ａ及び第２埋め込み絶縁膜３ｂによって挟まれている半導体基板２の上面のうち、第２埋め込み絶縁膜３ｂ側の基板面の一部を覆わないように形成する。すなわち、図１（ｄ）において、レジスト８によって形成される開口部１０ａ、１０ｂのうち、開口部１０ａについては、第１埋め込み絶縁膜３ａの一部領域上方のみが開口されることで形成されるのに対し、開口部１０ｂについては、第２埋め込み絶縁膜３ｂの一部領域及び低濃度ソース領域７の一部領域の上方を開口して形成される。言い換えれば、本ステップ＃４によって、開口部１０ａの底面には第１埋め込み絶縁膜３ａの一部上面が露出され、開口部１０ｂの底面には第２埋め込み絶縁膜３ｂの一部上面及び低濃度ソース領域７の一部上面が露出される。
次に、図１（ｅ）に示すように、公知のドライエッチング技術により、レジスト８によってマスクされていない領域内の両絶縁膜３ａ、３ｂをエッチングし、底面にドレイン領域６が露出するまで貫通するように開口して、第１溝部１１ａ及び第２溝部１１ｂを形成する（ステップ＃５）。その後、レジスト８を剥離する。
このとき、上述したように、ステップ＃４において開口部１０ｂを介して一部の低濃度ソース領域７が露出されている。このため、本ステップ＃５によって形成される第２溝部１１ｂは、第１埋め込み絶縁膜１０ａ側の側面については、深い位置から順にドレイン領域６、チャネル領域５ａ、及び低濃度ソース領域７で形成され、第１埋め込み絶縁膜１０ａとは反対側の側面については第２埋め込み絶縁膜３ｂで形成される。なお、底面はドレイン領域６で形成される。
一方、ステップ＃４において開口部１０ａを介して露出されているのは第１埋め込み絶縁膜３ａのみである。従って、本ステップ＃５によって、形成される第１溝部１１ａは、側面全体が第１埋め込み絶縁膜３ａで形成される。なお、底面はドレイン領域６で形成される。
すなわち、本ステップ＃５によって、第１溝部１１ａの底面、並びに第２溝部１１ｂの底面及び一部の内側面において半導体基板２上の活性領域が露出されることとなる。
次に、図１（ｆ）に示すように、８５０〜９５０℃程度の温度条件で酸素雰囲気下とすることで、露出された活性領域に対して酸化を行い、膜厚２０〜５０ｎｍ程度のシリコン酸化膜を形成する（ステップ＃６）。すなわち、本ステップ＃６によって、第１溝部１１ａの底面にシリコン酸化膜１３ａが形成される。また、第２溝部１１ｂの底面から、同溝部の第１埋め込み絶縁膜１１ａ側の側面に露出された半導体基板２の活性領域（深い位置からドレイン領域６，チャネル領域５ａ，低濃度ソース領域７からなる積層構造）を介して、露出されている低濃度ソース領域７の上面位置に亘って、シリコン酸化膜１３ｂが形成される。さらに、両埋め込み絶縁膜３ａ及び３ｂによって挟まれていない領域内における半導体基板２の上面位置において、シリコン酸化膜１３ｃが形成される。以下では、シリコン酸化膜１３ｂを「ゲート酸化膜１３ｂ」と称する。
次に、図２（ａ）に示すように、第１溝部１１ａの底面に形成されたシリコン酸化膜１３ａをエッチング除去し、同底面にドレイン領域６を露出させる（ステップ＃７）。
次に、図２（ｂ）に示すように、全面に導電性材料膜１４を膜厚１００〜４００ｎｍ程度でＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により成膜する（ステップ＃８）。このとき、導電性材料膜１４の膜厚を、両溝部１１ａ及び１１ｂの孔径の１／２程度以上の膜厚とすることで、導電性材料膜１４の成膜表面の平坦性を高めることができる。なお、ここでは、本ステップで成膜する導電性材料膜としては、例えばポリシリコン膜を利用することができる。
なお、本ステップ＃８によって、第１溝部１１ａ及び第２溝部１１ｂが充填され、この結果溝構造は消滅する。このため、ステップ＃９以後において「第１溝部１１ａ」並びに「第２溝部１１ｂ」と記載した場合には、それぞれ導電性材料膜１４によって充填される前に形成されていた第１溝部１１ａ、及び第２溝部１１ｂを指すものであることを確認のために明記しておく。
次に、図２（ｃ）に示すように、公知のフォトリソグラフィ技術を用いてポリシリコン膜１４上の所定領域を開口したレジスト１５を形成する（ステップ＃９）。なお、レジスト１５は、少なくとも第１溝部１１ａ並びに第２溝部１１ｂの形成領域（図２（ａ）参照）上方を覆い、且つ、これらの溝部１１ａ及び１１ｂによって挟まれた一部領域の上方、つまり低濃度ソース領域７の一部上方（領域ｒ４）については覆わないように形成する。
次に、図２（ｄ）に示すように、公知のドライエッチング技術により、レジスト１５によってマスクされていない領域内の導電性材料膜１４を、半導体基板２の基板面に直交する方向（以下、適宜「深さ方向」と記載）にエッチングする（ステップ＃１０）。本ステップ＃１０によって、導電性材料膜１４が、第１溝部１１ａ内を充填するドレイン電極１４ａと、第２溝部１１ｂ内を充填するゲート電極１４ｂに分断される。その後、レジスト１５を剥離する。
次に、図２（ｅ）に示すように、膜厚１００〜３００ｎｍ程度の絶縁膜１６をＣＶＤ法により全面に成膜する（ステップ＃１１）。ここでは、絶縁膜１６としてシリコン酸化膜を採用し、以下では、適宜「シリコン酸化膜１６」と記載する。
次に、図３（ａ）に示すように、シリコン酸化膜１６の全面に対してエッチバックを行うことにより、ドレイン電極１４ａの側壁にサイドウォール絶縁膜１６ａ、ゲート電極１４ｂの側壁にサイドウォール絶縁膜１６ｂをそれぞれ形成する（ステップ＃１２）。なお、本ステップ＃１２によって、両サイドウォール絶縁膜１６ａ及び１６ｂに挟まれた領域内の酸化膜（１６，１３ｂ）は完全に除去されて、当該領域内では低濃度ソース領域７が露出する。また、本ステップ＃１１によって、両埋め込み絶縁膜３ａ及び３ｂによって挟まれていない領域内の半導体基板２の上層に形成されていたシリコン酸化膜１６についても完全に除去されて、半導体基板２（ウェル領域５）が露出する。
次に、図３（ｂ）に示すように、高濃度Ｎ型不純物イオン（例えばＰイオン、Ａｓイオン等）を注入し、８００℃〜９００℃程度の温度条件下で１０〜３０分程度熱処理を施す（ステップ＃１３）。本ステップ＃１３によって、両埋め込み絶縁膜３ａ及び３ｂによって挟まれていない領域内に高濃度不純物拡散領域１７ａが形成され、領域ｒ１内においてサイドウォール絶縁膜１６ａと１６ｂに挟まれた位置に露出している低濃度ソース領域７の上面に高濃度不純物拡散領域１７ｂ（以下、「高濃度ソース領域１７ｂ」と記載）が形成される。また、ドレイン電極１４ａ及びゲート電極１４ｂに対しても、Ｎ型不純物イオンが注入される。
次に、図３（ｃ）に示すように、ドレイン電極１４ａ及びゲート電極１４ｂの上面にそれぞれサリサイド層１８ａ及び１８ｂを形成し、高濃度不純物拡散領域１７ａ及び高濃度ソース領域１７ｂの上面にそれぞれサリサイド層１８ｃ及び１８ｄを形成する（ステップ＃１４）。具体的には、全面に高融点金属（Ｃｏ、Ｔｉ等）をスパッタ法によって１０〜３０ｎｍ程度成膜した後、４５０℃〜５５０℃程度の温度条件下でＲＴＡ処理（Rapid Thermal Annealing：急速熱処理）を施してシリサイド化し、その後、未反応の高融点金属膜を除去し、その後、再び６００〜８５０℃程度の温度条件下でＲＴＡ処理を施す。
次に、図３（ｄ）に示すように、全面に層間絶縁膜１９を膜厚１０００〜１５００ｎｍ程度でＣＶＤ法により成膜した後、公知のＣＭＰ法（Chemical Mechanical Polishing：化学的機械的研磨）法を用いて表面を平坦化する（ステップ＃１５）。
次に、図３（ｅ）に示すように、公知の技術により、サリサイド層１８ａ、１８ｂ１８ｄと各別に電気的に接続するようにコンタクトプラグ２１ａ、２１ｂ、２１ｄを形成した後、このコンタクトプラグ２１ａ、２１ｂ、２１ｄと各別に電気的に接続するように配線電極２２ａ、２２ｂ、２２ｄを形成する（ステップ＃１６）。
具体的には、まず、サリサイド層１８ａ、１８ｂ、１８ｄの一部領域の上方に係る層間絶縁膜１９を公知のフォトリソグラフィ技術及びエッチング技術を用いて開口した後、開口領域を完全に充填するように高融点金属で構成されるコンタクト材料膜（Ｗ等）を充填し、層間絶縁膜１９の上面が露出するまでエッチバックすることでコンタクトプラグ２１ａ、２１ｂ、２１ｄを形成する。その後、スパッタ法によって所定の電極材料膜（ＡｌＳｉ若しくはＡｌＣｕ等、又はこれらと高融点金属（Ｔｉ若しくはＴｉＮ等）との積層膜）を膜厚４００〜１０００ｎｍ程度成膜した後、所定のパターン形状でパターニング処理を行って、配線電極２２ａ、２２ｂ、２２ｄを形成する。
図５は、上記ステップ＃１〜＃１６を経て形成された本発明装置の概略平面構造図（ａ）及び概略断面構造図（ｂ）である。なお、図５（ｂ）は、図３（ｅ）と同一の図面であり、図５（ａ）は、説明の都合上一部の構成要素を省略して表記している。
図５に示されるように、半導体基板２上において、埋め込み絶縁膜３ａ及び３ｂに挟まれた領域内において、深い位置からＮ型のドレイン領域６，Ｐ型のチャネル領域５ａ，Ｎ型の低濃度ソース領域７，Ｎ型の高濃度ソース領域１７ｂが順に形成されている。そして、ドレイン領域６は、ドレイン電極１４ａとは接触しつつ、ゲート電極１４ｂとはゲート酸化膜１３ｂによって隔てられている。ゲート電極１４ｂは、チャネル領域５ａ、低濃度ソース領域７ともゲート酸化膜１３ｂによって隔てられている。
すなわち、上述した本発明方法によれば、図５に示すように、ゲート電極１４ｂ、ゲート酸化膜１３ｂ、高濃度ソース領域１７ｂ及び低濃度ソース領域７、チャネル領域５ａ、ドレイン領域６を備える縦型ＭＯＳＦＥＴを実現することができる。そして、高濃度ソース領域１７ｂ及び電気的に接続されるサリサイド層１８ｄがソース電極として機能し、ドレイン領域６と電気的に接続されるドレイン電極１４ａ及びサリサイド層１８ａがドレイン電極として機能する。
図５に示す縦型ＭＯＳＦＥＴの場合、不純物拡散領域６及び７は、不純物拡散領域１７ｂよりも低濃度領域となるが、形成領域の幅及び深さを十分に確保することができる点で、不純物拡散領域６側の方が、電界緩和領域としての機能を十分に発揮することができる。従って、不純物拡散領域６を「ドレイン領域」とし、不純物拡散領域７を「ソース領域」とする縦型ＭＯＳＦＥＴが実現される。即ち、図５（ｂ）に示すように、本発明方法によって製造される縦型ＭＯＳＦＥＴは上下が非対称に構成されているため、ドレイン領域とソース領域とを入れ替えることができない構造である。
図５に示す縦型ＭＯＳＦＥＴのような構造とすることで、ステップ＃３に係るイオン注入工程における注入条件を適宜変更することにより、電界緩和領域としてのドレイン領域６の形成幅、深さ、及び濃度を自由に選択することができるため、製造時の自由度が向上する。言い換えれば、耐圧性や寸法等の制約条件に応じたＭＯＳトランジスタを自在に実現することができる。
本発明方法によって製造される縦型ＭＯＳＦＥＴは、電界緩和領域として機能する低濃度のドレイン領域６及び低濃度ソース領域７を半導体基板２の基板面に直交する方向（深さ方向）に配列するとともに、低濃度ソース領域７に接触して高濃度ソース領域１７ｂを形成する。これにより、高濃度ソース領域１７ｂ及び低濃度ソース領域７、並びにドレイン領域６によってソース・ドレイン対を形成するとともに、ドレイン領域６及び低濃度ソース領域７が低濃度領域で形成されることで電界緩和機能も奏することができる。そして、このソース・ドレイン対と、これらに挟まれる位置に形成されるチャネル領域５ａに対してゲート酸化膜１３ｂを隔てて対向するように半導体基板２の深さ方向にゲート電極１４ｂを形成することで、半導体基板２に平行な方向への占有面積の拡大を抑制することができる。
また、ゲート電極１４ｂの形成に際しては、図２（ｄ）及びステップ＃１０に示すように、半導体基板２の基板面に直交する方向にエッチング処理を行うことで形成できる。従って、上記特許文献１に記載のように、段差のある状態、すなわち、半導体基板２の基板面と平行でない方向に形成された電極に対するパターニング処理を行う必要が無いため、簡易な工程で実現が可能である。さらに、各電極とのコンタクト接続を行うに際しても、図３（ｅ）に示すように、半導体基板２の基板面に平行に形成されたサリサイド層と接触するように通常のコンタクトプラグ形成工程によってコンタクトプラグを形成すれば良く、特許文献１に記載のように、半導体基板２の基板面と平行でない方向に形成された電極に対してコンタクト接続を行う必要がない。これにより、簡易な工程のみによって高耐圧トランジスタを含む半導体装置を実現することができる。
さらに、本発明方法によって製造される縦型ＭＯＳＦＥＴによれば、チャネル領域５ａが、素子分離絶縁膜と同様の工程により形成される両埋め込み絶縁膜３ａ及び３ｂに挟まれた領域に形成される。このため、素子分離絶縁膜よりも低い位置にチャネル領域が形成される構成である特許文献１と比較して、チャネル領域端においても高い電界緩和効果を実現することができ、高い耐圧性能を示すトランジスタを実現することができる。
また、ステップ＃１３に係る高濃度不純物イオン注入工程によって、半導体基板２のみならずドレイン電極１４ａ及びゲート電極１４ｂにも高濃度不純物イオンが注入される（図３（ｂ）参照）。これにより、高濃度ソース領域１７ｂの形成と同時に両電極１４ａ及び１４ｂの低抵抗化が図られる。更には、両電極１４ａ及び１４ｂ、並びに高濃度ソース領域１７ｂの上面にサリサイド層が形成されることで、コンタクト抵抗の低抵抗化が図られる。
以下に別実施形態につき、説明する。
〈１〉 上述した実施形態において、ステップ＃８で成膜する導電性材料膜（ゲート電極材料となる材料膜）をポリシリコン膜１４として説明したが、当該工程で成膜する材料膜としては、ゲート電極膜として利用可能な材料膜であればポリシリコン膜に限定されるものではない。
〈２〉 上述した実施形態において、ステップ＃３によって形成される不純物拡散領域６及び７を何れも低濃度不純物拡散領域であるとして説明をしたが、少なくとも不純物拡散領域７が低濃度であれば電界緩和効果を実現することができる。しかし、高い耐圧性能を実現するためには、上記実施形態のように、両拡散領域とも低濃度の不純物拡散領域で実現することが好ましい。
〈３〉 上述した実施形態において、ドレイン領域６は、両埋め込み絶縁膜３ａ及び３ｂの直下を含む領域に形成される構成としたが（図５（ｂ）参照）、少なくとも第１埋め込み絶縁膜３ａの直下並びにゲート酸化膜１３ｂの直下を含む領域に形成されていれば良い。言い換えれば、ステップ＃５に係る溝部形成工程の終了時において、ドレイン領域６が、残存する第２埋め込み絶縁膜３ｂの直下には形成されないが、第２溝部１１ｂの底面には露出している構成であっても構わない。
〈４〉 上述した実施形態において、低濃度ソース領域７とドレイン領域６に挟まれたチャネル領域５ａが、ウェル領域５によって実現されるものとしたが、半導体基板２の導電型を利用してチャネル領域を構成することも可能である。すなわち、半導体基板２がＰ型基板であって、この基板の導電型を利用してチャネル領域を実現する場合には、ステップ＃２に係るウェル注入工程が不要となる。
２： 半導体基板
３ａ： 第１埋め込み絶縁膜
３ｂ： 第２埋め込み絶縁膜
４： スルー酸化膜
５： ウェル領域
５ａ： チャネル領域
６： ドレイン領域
７： 低濃度ソース領域
８： レジスト
１０ａ、１０ｂ： レジストの開口部
１１ａ： 第１溝部
１１ｂ： 第２溝部
１３ａ： シリコン酸化膜
１３ｂ： ゲート酸化膜
１３ｃ： シリコン酸化膜
１４： 導電性材料膜
１４ａ： ドレイン電極
１４ｂ： ゲート電極
１５： レジスト
１６： シリコン酸化膜
１６ａ、１６ｂ： サイドウォール絶縁膜
１７ａ： 高濃度不純物拡散領域
１７ｂ： 高濃度ソース領域
１８ａ、１８ｂ、１８ｃ、１８ｄ： サリサイド層
１９： 層間絶縁膜
２１ａ、２１ｂ、２１ｄ： コンタクトプラグ
２２ａ、２２ｂ、２２ｄ： 配線電極
ｒ１： 領域
ｒ２、ｒ４： 領域
１０１： 半導体基板
１０２： ソース拡散領域
１０３： ドレイン拡散領域
１０４： 電界緩和領域
１０５： ゲート電極
１０６： 素子分離絶縁膜
１０７： ゲート酸化膜
１０９： 溝部
３ａ： 第１埋め込み絶縁膜
３ｂ： 第２埋め込み絶縁膜
４： スルー酸化膜
５： ウェル領域
５ａ： チャネル領域
６： ドレイン領域
７： 低濃度ソース領域
８： レジスト
１０ａ、１０ｂ： レジストの開口部
１１ａ： 第１溝部
１１ｂ： 第２溝部
１３ａ： シリコン酸化膜
１３ｂ： ゲート酸化膜
１３ｃ： シリコン酸化膜
１４： 導電性材料膜
１４ａ： ドレイン電極
１４ｂ： ゲート電極
１５： レジスト
１６： シリコン酸化膜
１６ａ、１６ｂ： サイドウォール絶縁膜
１７ａ： 高濃度不純物拡散領域
１７ｂ： 高濃度ソース領域
１８ａ、１８ｂ、１８ｃ、１８ｄ： サリサイド層
１９： 層間絶縁膜
２１ａ、２１ｂ、２１ｄ： コンタクトプラグ
２２ａ、２２ｂ、２２ｄ： 配線電極
ｒ１： 領域
ｒ２、ｒ４： 領域
１０１： 半導体基板
１０２： ソース拡散領域
１０３： ドレイン拡散領域
１０４： 電界緩和領域
１０５： ゲート電極
１０６： 素子分離絶縁膜
１０７： ゲート酸化膜
１０９： 溝部
Claims (8)
- 縦型ＭＯＳＦＥＴの製造方法であって、
半導体基板上において、同基板面に平行方向に相互に離間して、同基板表面から深さ方向に第１埋め込み絶縁膜及び第２埋め込み絶縁膜を形成する埋め込み絶縁膜形成工程と、
その後に、第１導電型の不純物イオンを注入して、少なくとも前記第１及び第２埋め込み絶縁膜に挟まれた領域に前記第１導電型のウェル領域を形成する第１イオン注入工程と、
その後に、注入条件を変化させて前記第１導電型とは異なる第２導電型の不純物イオン注入を複数回行うことにより、前記第１及び第２埋め込み絶縁膜の底面よりも深い位置から当該底面よりも浅く前記半導体基板の表面よりも深い位置に亘って前記第２導電型のドレイン領域を、前記第１及び第２埋め込み絶縁膜に挟まれた領域内において前記ドレイン領域の上面よりも浅い位置から前記半導体基板の表面に亘って前記第２導電型の低濃度ソース領域を夫々形成すると共に、前記ドレイン領域と前記低濃度ソース領域に挟まれた位置に存在する前記ウェル領域によってチャネル領域を形成する第２イオン注入工程と、
その後に、所定領域をマスクした状態で、前記第１及び第２埋め込み絶縁膜に対して底面に前記ドレイン領域が露出するまで深さ方向にエッチング処理を施すことで、側面が全て前記第１埋め込み絶縁膜で形成された第１溝部と、前記第１埋め込み絶縁膜側の側面が深い位置から順に前記ドレイン領域、前記チャネル領域、及び前記低濃度ソース領域で形成され、前記第１埋め込み絶縁膜とは反対側の側面が前記第２埋め込み絶縁膜で形成された第２溝部とを形成する溝部形成工程と、
その後に、酸化処理を行って、少なくとも前記第２溝部の底面から、同溝部の前記第１埋め込み絶縁膜側の側面を介し、露出されている前記低濃度ソース領域の上面に亘ってゲート酸化膜を形成する酸化工程と、
その後に、底面に前記ドレイン領域が露出した前記第１溝部、及び底面に前記ゲート酸化膜が露出した前記第２溝部を完全に充填するように導電性材料膜を全面に成膜した後、所定領域をマスクして深さ方向にエッチング処理を施すことで、前記第１溝部内を充填するドレイン電極、及び前記第２溝部内を充填し前記ドレイン電極とは水平方向に分断されたゲート電極を形成する電極形成工程と、
その後に、前記低濃度ソース領域の上面に存在する一部の前記ゲート酸化膜を除去して当該低濃度ソース領域の一部上面を露出させた状態で、前記第２イオン注入工程よりも高濃度の前記第２導電型の不純物イオンを注入して、前記低濃度ソース領域内の一部表面領域に高濃度ソース領域を形成する第３イオン注入工程と、を有する縦型ＭＯＳＦＥＴの製造方法。 - 前記第３イオン注入工程が、高濃度の前記第２導電型の不純物イオンを全面に注入することで前記ドレイン電極及び前記ゲート電極を前記第２導電型にドープする工程であることを特徴とする請求項１に記載の縦型ＭＯＳＦＥＴの製造方法。
- 前記酸化工程が、露出された活性領域の全面を酸化する工程であって、
前記酸化工程終了後、前記電極形成工程開始前に、前記第１溝部の底面に成膜された酸化膜を除去して前記第１溝部の底面に前記ドレイン領域を露出させる工程を有することを特徴とする請求項１又は２に記載の縦型ＭＯＳＦＥＴの製造方法。 - 前記第３イオン注入工程終了後、全面に高融点金属膜を成膜した後、熱処理を行うことで、少なくとも前記高濃度ソース領域の上面、並びに前記ドレイン電極及び前記ゲート電極の上面にサリサイド層を形成するサリサイド形成工程を有することを特徴とする請求項１〜３の何れか１項に記載の縦型ＭＯＳＦＥＴの製造方法。
- 前記サリサイド形成工程の終了後、全面に前記層間絶縁膜を形成した後、前記ドレイン電極、前記ゲート電極、及び前記高濃度ソース領域の夫々に電気的に接続する前記コンタクトプラグを形成する工程を有することを特徴とする請求項４に記載の縦型ＭＯＳＦＥＴの製造方法。
- 前記第３イオン注入工程が、全面に絶縁膜を成膜した後エッチバック処理を施すことで、前記ドレイン電極及び前記ゲート電極の側壁に夫々サイドウォール絶縁膜を形成するとともに前記低濃度ソース領域の一部を露出させ、その後に不純物イオンの注入を行う工程であることを特徴とする請求項１〜５の何れか１項に記載の縦型ＭＯＳＦＥＴの製造方法。
- 前記埋め込み絶縁膜形成工程が、前記第１埋め込み絶縁膜及び前記第２埋め込み絶縁膜の形成と同時に、前記半導体基板上の前記第１埋め込み絶縁膜及び前記第２埋め込み絶縁膜で特定される領域の外側において素子分離絶縁膜を形成する工程であることを特徴とする請求項１〜６の何れか１項に記載の縦型ＭＯＳＦＥＴの製造方法。
- 前記電極形成工程において成膜される前記導電性材料膜がポリシリコン膜であることを特徴とする請求項１〜７の何れか１項に記載の縦型ＭＯＳＦＥＴの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007284723A JP4746600B2 (ja) | 2007-11-01 | 2007-11-01 | 縦型ｍｏｓｆｅｔの製造方法 |
| US12/262,503 US7842575B2 (en) | 2007-11-01 | 2008-10-31 | Vertical MOS transistor device with asymmetrical source and drain and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007284723A JP4746600B2 (ja) | 2007-11-01 | 2007-11-01 | 縦型ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009111305A JP2009111305A (ja) | 2009-05-21 |
| JP4746600B2 true JP4746600B2 (ja) | 2011-08-10 |
Family
ID=40622897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007284723A Expired - Fee Related JP4746600B2 (ja) | 2007-11-01 | 2007-11-01 | 縦型ｍｏｓｆｅｔの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7842575B2 (ja) |
| JP (1) | JP4746600B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9425296B2 (en) | 2013-09-09 | 2016-08-23 | Qualcomm Incorporated | Vertical tunnel field effect transistor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268172A (ja) * | 1988-04-20 | 1989-10-25 | Fujitsu Ltd | 半導体装置 |
| JPH0215476A (ja) | 1988-07-04 | 1990-01-19 | Matsushita Electric Ind Co Ltd | ハードディスク装置 |
| JPH0521790A (ja) * | 1991-07-10 | 1993-01-29 | Sharp Corp | 縦型トランジスタの製造方法 |
| JPH05121748A (ja) * | 1991-10-25 | 1993-05-18 | Rohm Co Ltd | 半導体装置及びその製造方法 |
| JPH09129873A (ja) * | 1995-11-01 | 1997-05-16 | Sony Corp | 埋込ゲート構造ｍｏｓトランジスタ及びその製造方法 |
| JPH10290007A (ja) * | 1997-04-14 | 1998-10-27 | Sharp Corp | 半導体装置およびその製造方法 |
| GB0005650D0 (en) * | 2000-03-10 | 2000-05-03 | Koninkl Philips Electronics Nv | Field-effect semiconductor devices |
| KR100406578B1 (ko) * | 2001-12-29 | 2003-11-20 | 동부전자 주식회사 | 반도체 소자의 제조방법 |
| US6686624B2 (en) * | 2002-03-11 | 2004-02-03 | Monolithic System Technology, Inc. | Vertical one-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region |
-
2007
- 2007-11-01 JP JP2007284723A patent/JP4746600B2/ja not_active Expired - Fee Related
-
2008
- 2008-10-31 US US12/262,503 patent/US7842575B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20090121263A1 (en) | 2009-05-14 |
| JP2009111305A (ja) | 2009-05-21 |
| US7842575B2 (en) | 2010-11-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091029 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100223 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100420 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140520 Year of fee payment: 3 |
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| R150 | Certificate of patent or registration of utility model |
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| LAPS | Cancellation because of no payment of annual fees |