JPS6336571A - 半導体装置 - Google Patents
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- JPS6336571A JPS6336571A JP61178889A JP17888986A JPS6336571A JP S6336571 A JPS6336571 A JP S6336571A JP 61178889 A JP61178889 A JP 61178889A JP 17888986 A JP17888986 A JP 17888986A JP S6336571 A JPS6336571 A JP S6336571A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、基板上の形成したＭＯＳＦＥＴに係り、特に
高速動作可能で信頼性の高い半導体装置に関する。
高速動作可能で信頼性の高い半導体装置に関する。
ＭＯＳＦＥＴに関する従来技術として、例えば特開昭６
０−５０９６０号公報に開示された技術がある。第６図
は、この種従来技術に基づく表面チャネル型ＭＯＳＦＥ
Ｔの構造とエネルギーバンドを示すものであり、以下こ
の図により従来技術について説明する。第６図において
、１はｐ型半導体基板、２は絶縁層、３はゲート、４は
ソース、５はドレインである。
０−５０９６０号公報に開示された技術がある。第６図
は、この種従来技術に基づく表面チャネル型ＭＯＳＦＥ
Ｔの構造とエネルギーバンドを示すものであり、以下こ
の図により従来技術について説明する。第６図において
、１はｐ型半導体基板、２は絶縁層、３はゲート、４は
ソース、５はドレインである。
第６図（ａ）Ｋ示す従来技術によるＭＯＳＦＥＴは、Ｖ
型半導体基板１の上層部にｎ中型半導体によるソース４
及びドレイン５が設けられ、前記半導体基板の表面の前
記ソース４とドレイン５の間に絶縁層２を介してゲート
３が設けられて構成される。このＦＥＴにおいて順方向
ゲート電圧として、しきい値電圧Ｖｔｈに等しいＶ。８
を印加した場合第６図（ａ）のＣ−Ｃ’断面におけるエ
ネルギーバンドは、第６図（ｂ）に示すようになる。す
なわち伝導体の底を示すエネルギーレベルＥｃ、イント
リンシックのフェルミレベルＥｉ、価電子帯の頂点のエ
ネルギーレベルＥｖがゲートａ圧ＶＯＩＩ＋により、ゲ
ート３の下の絶縁層２の近傍で犬きく曲げられ、これに
より、半導体基板１０表面、絶縁層２の直下にチャネル
が形成される。このため、図示ＭＯ８ＦＥＴがＯＮとさ
れた場合のドレイン電流は、半導体基板１０表面から数
十オングストロームの深さの範囲に集中して分布するこ
とになる。
型半導体基板１の上層部にｎ中型半導体によるソース４
及びドレイン５が設けられ、前記半導体基板の表面の前
記ソース４とドレイン５の間に絶縁層２を介してゲート
３が設けられて構成される。このＦＥＴにおいて順方向
ゲート電圧として、しきい値電圧Ｖｔｈに等しいＶ。８
を印加した場合第６図（ａ）のＣ−Ｃ’断面におけるエ
ネルギーバンドは、第６図（ｂ）に示すようになる。す
なわち伝導体の底を示すエネルギーレベルＥｃ、イント
リンシックのフェルミレベルＥｉ、価電子帯の頂点のエ
ネルギーレベルＥｖがゲートａ圧ＶＯＩＩ＋により、ゲ
ート３の下の絶縁層２の近傍で犬きく曲げられ、これに
より、半導体基板１０表面、絶縁層２の直下にチャネル
が形成される。このため、図示ＭＯ８ＦＥＴがＯＮとさ
れた場合のドレイン電流は、半導体基板１０表面から数
十オングストロームの深さの範囲に集中して分布するこ
とになる。
前述の従来技術によるＭＯ８Ｆ’ＥＴは、第６図（ｂ）
に示スエネルギーバンドの曲がり方かられかるように、
ドレインを流の方向と垂直（縦方向）に大きな電界が存
在し、この電界は半導体基板１０表面において最大とな
る。このため、この従来技術によるＭＯＳＦＥＴは、ド
レイン電流を流す電子すなわちキャリヤの移動が表面散
乱の効果により阻害され、大きなドレイン電流を得るこ
とが困難であるという問題点を有する。
に示スエネルギーバンドの曲がり方かられかるように、
ドレインを流の方向と垂直（縦方向）に大きな電界が存
在し、この電界は半導体基板１０表面において最大とな
る。このため、この従来技術によるＭＯＳＦＥＴは、ド
レイン電流を流す電子すなわちキャリヤの移動が表面散
乱の効果により阻害され、大きなドレイン電流を得るこ
とが困難であるという問題点を有する。
また、この従来技術によるＭＯＳＦＥＴは、ゲートの微
細化を進めていった場合、ゲート下のドレイン端に集中
する電界のピーク値が大きくなり、この電界により、キ
ャリアがシリコンによる半導体基板１とその酸化膜間の
エネルギー障壁を越えるのに充分なエネルギーを獲得し
、ホットキャリアとなり、これが５ｉＯｔによる絶縁層
２内に侵入し、ＭＯＳＦＥＴの特性を変化させてしまう
という問題点を有する。
細化を進めていった場合、ゲート下のドレイン端に集中
する電界のピーク値が大きくなり、この電界により、キ
ャリアがシリコンによる半導体基板１とその酸化膜間の
エネルギー障壁を越えるのに充分なエネルギーを獲得し
、ホットキャリアとなり、これが５ｉＯｔによる絶縁層
２内に侵入し、ＭＯＳＦＥＴの特性を変化させてしまう
という問題点を有する。
さらに、前記従来技術によるＭＯＳＦＥＴは、ゲートを
微細化した場合に、ソース・ドレイン間の耐圧が低下す
るという問題点を有する。この問題点は、基板の不純物
濃度を上げることにより、ある程度の解決を図ることが
できるが、この場合には、ドレイン・基板間の不純物の
濃度差が拡大し、電界が大きくなるため、アバランシェ
耐圧、ホットキャリア耐量が低下するという問題点を生
じ、さらに、ソース・基板間、ドレイン・基板間の容量
も増大し、Ｍ ＯＳ Ｆ Ｅ Ｔの動作速度を低下させ
るという問題点を生じる。
微細化した場合に、ソース・ドレイン間の耐圧が低下す
るという問題点を有する。この問題点は、基板の不純物
濃度を上げることにより、ある程度の解決を図ることが
できるが、この場合には、ドレイン・基板間の不純物の
濃度差が拡大し、電界が大きくなるため、アバランシェ
耐圧、ホットキャリア耐量が低下するという問題点を生
じ、さらに、ソース・基板間、ドレイン・基板間の容量
も増大し、Ｍ ＯＳ Ｆ Ｅ Ｔの動作速度を低下させ
るという問題点を生じる。
本発明の目的は、前記従来技術の問題点を解決し、ドレ
イン電流の通路を半導体基板の深さ方向に拡げることに
より、ホットキャリア耐量が大きく、キャリア移動度の
低下の少ないＭＯＳＦＥＴを提供することにあり、同時
に、ゲートを微細化しても、ソース・ドレイン間の耐圧
が低下しないＭＯＳＦＥＴを提供することにある。
イン電流の通路を半導体基板の深さ方向に拡げることに
より、ホットキャリア耐量が大きく、キャリア移動度の
低下の少ないＭＯＳＦＥＴを提供することにあり、同時
に、ゲートを微細化しても、ソース・ドレイン間の耐圧
が低下しないＭＯＳＦＥＴを提供することにある。
本発明によれば、前記目的は、第２導電型半導体層によ
るソースおよびドレイン、該ソースおよびドレイン間の
ゲートの下に第１導電型半導体による不純物層を配置し
、さらに、これらソース、ドレインおよび第１導電型半
導体による不純物層の下ノーに、ソースおよびドレイン
を構成する第２導遊型半導体よりも低不純物濃度の第２
導電型半導体層を設けることにより達成される。
るソースおよびドレイン、該ソースおよびドレイン間の
ゲートの下に第１導電型半導体による不純物層を配置し
、さらに、これらソース、ドレインおよび第１導電型半
導体による不純物層の下ノーに、ソースおよびドレイン
を構成する第２導遊型半導体よりも低不純物濃度の第２
導電型半導体層を設けることにより達成される。
前記第１４定型半導体による不純物ノーの下部および低
不純物濃度の第２導電型半導体層は、ＭＯＳＦＥＴがオ
フ状態にされたとき、これらの全域が空乏化して、ドレ
イン電流を遮断し、ＭＯＳＦＥＴがオン状態とされたと
き、低不純物濃度の第２導電型半導体層の一部が前記第
１導電型半導体による不純物層の下部で中性領域として
残る。このため、ソース・ドレイン間におけるキャリア
のｅ４ Ｕｈは、この中性領域を通じて行われることに
なり、半導体基板表面へのドレイン電流の集中がなくな
り、キャリアの移動度の低下や、ホットキャリアのゲー
ト絶縁層への侵入を防止することができる。
不純物濃度の第２導電型半導体層は、ＭＯＳＦＥＴがオ
フ状態にされたとき、これらの全域が空乏化して、ドレ
イン電流を遮断し、ＭＯＳＦＥＴがオン状態とされたと
き、低不純物濃度の第２導電型半導体層の一部が前記第
１導電型半導体による不純物層の下部で中性領域として
残る。このため、ソース・ドレイン間におけるキャリア
のｅ４ Ｕｈは、この中性領域を通じて行われることに
なり、半導体基板表面へのドレイン電流の集中がなくな
り、キャリアの移動度の低下や、ホットキャリアのゲー
ト絶縁層への侵入を防止することができる。
また、ソースおよびドレイン間のゲートの下に設けられ
た第１導電型半導体による不純物層は、従来のＭＯＳＦ
ＥＴのように表面に反転層が形成されなくてもよいため
、不純物濃度を高くすることができ、ソース・ドレイン
間の耐圧を大きくすることができる。さらに、ソースお
よびドレインに比較して低不純物濃度の第２４電型半導
体層がソースおよびドレインと基板の間に介在するため
、ソース・基板間、ドレイン・基板間の容量を減らすこ
とができ、ＭＯＳＦＥＴの動作速度が向上する。
た第１導電型半導体による不純物層は、従来のＭＯＳＦ
ＥＴのように表面に反転層が形成されなくてもよいため
、不純物濃度を高くすることができ、ソース・ドレイン
間の耐圧を大きくすることができる。さらに、ソースお
よびドレインに比較して低不純物濃度の第２４電型半導
体層がソースおよびドレインと基板の間に介在するため
、ソース・基板間、ドレイン・基板間の容量を減らすこ
とができ、ＭＯＳＦＥＴの動作速度が向上する。
以下、本発明による半導体装置の一実施例を図面につい
て詳細に説明する。
て詳細に説明する。
第１図は本発明の一実施例の半導体装置であるＭ ＯＳ
Ｆ Ｅ Ｔの構造図、第２図および第３図は本発明に
よるＭ ＯＳ Ｆ Ｅ Ｔの４１ｈ作を説明する図、第
４図は製造工程を説明する図、第５図は本発明の他の実
施例を示すＭＯＳＦＥＴの構造図で、ちる。
Ｆ Ｅ Ｔの構造図、第２図および第３図は本発明に
よるＭ ＯＳ Ｆ Ｅ Ｔの４１ｈ作を説明する図、第
４図は製造工程を説明する図、第５図は本発明の他の実
施例を示すＭＯＳＦＥＴの構造図で、ちる。
図において、ＩはＰ型半導体基板、２は絶縁層、３はゲ
ート、４はソース％ ５はドレイン、６はｐ型不純物層
、７はｎ型不純物層、８はＬＯＣＯ８膜層、９は電極、
１０は層間絶縁膜、１１はパッシベーション膜、１２は
ＳＯＩ基板である。
ート、４はソース％ ５はドレイン、６はｐ型不純物層
、７はｎ型不純物層、８はＬＯＣＯ８膜層、９は電極、
１０は層間絶縁膜、１１はパッシベーション膜、１２は
ＳＯＩ基板である。
本発明によるＭＯＳＦＥＴは、第１図に示すように、ｎ
ｍ、不純物層によるソース４およびドレイン５、該ソー
ス４およびドレイン５の間の絶縁層２を介したゲート３
の下Ｋｐ型不純物層６を配置し、さらに、これらソース
４．ドレイン５およびシ型不純物層６とν型半導体基板
１との間に、ノース４およびドレイン５を構成するｎ型
不純物層より低不純物濃度のｎ型半導体層７を設けて構
成される。
ｍ、不純物層によるソース４およびドレイン５、該ソー
ス４およびドレイン５の間の絶縁層２を介したゲート３
の下Ｋｐ型不純物層６を配置し、さらに、これらソース
４．ドレイン５およびシ型不純物層６とν型半導体基板
１との間に、ノース４およびドレイン５を構成するｎ型
不純物層より低不純物濃度のｎ型半導体層７を設けて構
成される。
第２図は、本発明によるＭＯＳＦＥＴの動作を説明する
もので、（ａ）はＭＯＳＦＥＴがオフの場合、（ｂ）は
ＭＯＳＦＥＴがオンの場合を示しており、斜線で示す部
分は、ｎ型中性領域となって電流の通路として寄与する
部分、矢印は電界の方向を示すとともに空乏層となる部
分を示す。
もので、（ａ）はＭＯＳＦＥＴがオフの場合、（ｂ）は
ＭＯＳＦＥＴがオンの場合を示しており、斜線で示す部
分は、ｎ型中性領域となって電流の通路として寄与する
部分、矢印は電界の方向を示すとともに空乏層となる部
分を示す。
本発明によるＭＯＳＦＥＴがオフの状態の場合第２図（
、ａ ）に示すように、ｐ型不純物層６とｎ型不純物層
７との間のｐｎ接合から伸びる空乏層と、ｎ型不純物層
７とｐ型半導体基板１との間のｐｎ接合から伸びる空乏
層とが生じ、これにより、ｎ型不純物層７は、ゲート３
の下層全域が空乏化される。このため、ソース４とドレ
イン５との間はこの空乏層によって遮断され、従ってド
レイン電流は流れない。
、ａ ）に示すように、ｐ型不純物層６とｎ型不純物層
７との間のｐｎ接合から伸びる空乏層と、ｎ型不純物層
７とｐ型半導体基板１との間のｐｎ接合から伸びる空乏
層とが生じ、これにより、ｎ型不純物層７は、ゲート３
の下層全域が空乏化される。このため、ソース４とドレ
イン５との間はこの空乏層によって遮断され、従ってド
レイン電流は流れない。
本発明によるＭＯＳＦＥＴがオン状態の場合、第２図（
ｂ）に示すように、ｎ型不純物層７は、ゲート３の下層
位置で中性領域を生じる。この理由は、ゲート３に正の
電圧が印加されることにより、ｐ型不純物層６内の電荷
のうちｎ型不純物層７内の電荷と結合していた電荷の一
部がゲート電極内の電荷と結合し、ｐ型不純物層６とｎ
型不純物層７との間のｐｎ接合から伸びる空乏１のｎ型
不純物層７の側の空乏層の幅が減少するためである。。
ｂ）に示すように、ｎ型不純物層７は、ゲート３の下層
位置で中性領域を生じる。この理由は、ゲート３に正の
電圧が印加されることにより、ｐ型不純物層６内の電荷
のうちｎ型不純物層７内の電荷と結合していた電荷の一
部がゲート電極内の電荷と結合し、ｐ型不純物層６とｎ
型不純物層７との間のｐｎ接合から伸びる空乏１のｎ型
不純物層７の側の空乏層の幅が減少するためである。。
従って、ｐ型不純物層６、ｎ型不純物層７およびｐ型半
導体基板１の不純物濃度や厚さを適正に設定すれば、所
望のゲート電圧において、ｎ型不純物層７の中にｎ型の
中性層を形成することができ、この中性層によるドレイ
ン電流通路を開くことができる。
導体基板１の不純物濃度や厚さを適正に設定すれば、所
望のゲート電圧において、ｎ型不純物層７の中にｎ型の
中性層を形成することができ、この中性層によるドレイ
ン電流通路を開くことができる。
第３図は前述の本発明によるＭＯＳＦＥＴの動作をエネ
ルギーバンドにより説明するもので、第３図（ａ）、（
ｂ）は、夫々ＭＯ８Ｆ’ＦＪＴがオフおよびオンの場合
のｎ型の中性層を斜線で示しており、第２図の（ａ）、
（ｂ）と同様である。第３図（ｃ）、（ｄ）は、夫々第
３図（ａ）、（ｂ）におけるＡ −Ａ’およびＢ −Ｂ
’断面に沿ったエネルギーバンドを示す。
ルギーバンドにより説明するもので、第３図（ａ）、（
ｂ）は、夫々ＭＯ８Ｆ’ＦＪＴがオフおよびオンの場合
のｎ型の中性層を斜線で示しており、第２図の（ａ）、
（ｂ）と同様である。第３図（ｃ）、（ｄ）は、夫々第
３図（ａ）、（ｂ）におけるＡ −Ａ’およびＢ −Ｂ
’断面に沿ったエネルギーバンドを示す。
第３図（ｄ）に示すように、ｎ型不純物層７内に形式さ
れる中性層による電流通路部分においては、エネルギー
バンドが平坦になっており、この部分の縦方向すなわち
電流の流れに垂直方向の電界は、弱くなっている。従っ
て、この中性層内でのキャリア移動速度の低下は少なく
、大きなドレイン電流を流すことが可能となる。
れる中性層による電流通路部分においては、エネルギー
バンドが平坦になっており、この部分の縦方向すなわち
電流の流れに垂直方向の電界は、弱くなっている。従っ
て、この中性層内でのキャリア移動速度の低下は少なく
、大きなドレイン電流を流すことが可能となる。
第４図は本発明によるＭＯＳＦＥＴの製造プロセスの一
例を示すもので、以下、順にその概要を説明する。
例を示すもので、以下、順にその概要を説明する。
（１）比抵抗２Ωαのｐ型半導体基板１を用意する。
（２） ６０００ＸのＬＯＣＯ８（選択酸化）膜層８と
３ｏｏＸのゲート酸化膜２を形成した後、加速電圧１８
０ ｋｖ、打込み量２Ｘ１０’電儒−２でリンをイオン
打込みして、ｎ型不純物層７を形成する。
３ｏｏＸのゲート酸化膜２を形成した後、加速電圧１８
０ ｋｖ、打込み量２Ｘ１０’電儒−２でリンをイオン
打込みして、ｎ型不純物層７を形成する。
（３）加速電圧５０ ｋｖ、打込み景３Ｘ１０”ａｎ−
鵞でＢ Ｆ、をイオン打込みすることにより、ｐ型不純
物層６を形成する。
鵞でＢ Ｆ、をイオン打込みすることにより、ｐ型不純
物層６を形成する。
（４） 多結晶シリコンを５０００ 久デポジション
し、これにリン処理を行って低抵抗した後、ホトリング
ラフィ技術により、所期の形状に加工してゲート３を形
成する。
し、これにリン処理を行って低抵抗した後、ホトリング
ラフィ技術により、所期の形状に加工してゲート３を形
成する。
（５） ゲートを利用したセルファライン方式により
、加速電圧７ｏ ｋｖｖ打込み量５Ｘ１０１１０−電
でヒ素をイオン打込みしてソース４およびドレイン５を
形成する。
、加速電圧７ｏ ｋｖｖ打込み量５Ｘ１０１１０−電
でヒ素をイオン打込みしてソース４およびドレイン５を
形成する。
（６） ホトリソグラフィ技術により、コンタクトホ
ールを形成し、層間絶縁膜ｌＯをデポジションする。そ
の後、配線材料のアルミニウムを８０００Ｘデポジシヨ
ンし、ホトリングラフィ技術により配線形状に加工し電
極９を形成する。最後に、パッシベーション膜１１をデ
ポジションする。
ールを形成し、層間絶縁膜ｌＯをデポジションする。そ
の後、配線材料のアルミニウムを８０００Ｘデポジシヨ
ンし、ホトリングラフィ技術により配線形状に加工し電
極９を形成する。最後に、パッシベーション膜１１をデ
ポジションする。
以上の工程により、第１図〜第３図により説明した本発
明によるＭＯＳＦＥＴを製造することができる。
明によるＭＯＳＦＥＴを製造することができる。
前述した本発明の一実施例による半導体装置のＭＯＳＦ
ＥＴは、ソース４とドレイン５との間にあ仝ｐ型不純物
層６の不純物濃度を高くすることができ、ソース・ドレ
イン間のパンチスルー耐圧を向上することができるので
ゲート長の短縮が可能である。また、ソース・ドレイン
およびソースとドレインの間に設けたｐ減不純物層６と
、ｐ型半導体基板の間に比較的低濃度のｎ型不純物層を
設けているので、ｐ型半導体基板とこのｎ型不純物層と
の間のｐｎ接合では、空乏ＭＩ−が犬きく広がり、ソー
ス・基板間、ドレイン・基板間の容量が減少し、本発明
によるＭＯＳＦＥＴは、その動作速度が向上したものと
なる。
ＥＴは、ソース４とドレイン５との間にあ仝ｐ型不純物
層６の不純物濃度を高くすることができ、ソース・ドレ
イン間のパンチスルー耐圧を向上することができるので
ゲート長の短縮が可能である。また、ソース・ドレイン
およびソースとドレインの間に設けたｐ減不純物層６と
、ｐ型半導体基板の間に比較的低濃度のｎ型不純物層を
設けているので、ｐ型半導体基板とこのｎ型不純物層と
の間のｐｎ接合では、空乏ＭＩ−が犬きく広がり、ソー
ス・基板間、ドレイン・基板間の容量が減少し、本発明
によるＭＯＳＦＥＴは、その動作速度が向上したものと
なる。
第５図は本発明の他の実施例による！ＶＩＯ８ＦＥＴの
構造を示すものでちり、図示のＭＯＳＦＥＴは、サファ
イア等の絶縁基板上に単層結晶シリコン膜を配置した、
いわゆるＳ ＯＩ （Ｓｉ １ｃｏｎ Ｏｎ Ｉｎ５ｕ
ｌａｔｏｒ ）構造の基板１２の上に、第１図と同じ構
造のＭＯＳＦＥＴを配置したものである。このＳＯＩ基
板１２として、シリコンの上にシリコンの酸化膜を形成
したものを用いてもよい。
構造を示すものでちり、図示のＭＯＳＦＥＴは、サファ
イア等の絶縁基板上に単層結晶シリコン膜を配置した、
いわゆるＳ ＯＩ （Ｓｉ １ｃｏｎ Ｏｎ Ｉｎ５ｕ
ｌａｔｏｒ ）構造の基板１２の上に、第１図と同じ構
造のＭＯＳＦＥＴを配置したものである。このＳＯＩ基
板１２として、シリコンの上にシリコンの酸化膜を形成
したものを用いてもよい。
前述した本発明の実施例は、ｎチャネルＭＯ３ＦＥＴに
ついての実施例であったが、不純物の導電型を変更する
ことだより、Ｐチャネル型ＭＯ８ＦＥＴにも本発明を適
用することができる。
ついての実施例であったが、不純物の導電型を変更する
ことだより、Ｐチャネル型ＭＯ８ＦＥＴにも本発明を適
用することができる。
以上説明したように、本発明によるＭＯＳＦＥＴは、半
導体基板内部を電流が流れるため、発生したホットキャ
リアがゲートあるいはゲート周辺の絶縁層に侵入する確
本が減少し、長時間の使用に対しても特性の劣化が少な
いという効果を有する。
導体基板内部を電流が流れるため、発生したホットキャ
リアがゲートあるいはゲート周辺の絶縁層に侵入する確
本が減少し、長時間の使用に対しても特性の劣化が少な
いという効果を有する。
また、半導体基板の内部は、半導体基板表面と異なり、
縦方向の′ボ界が小さく、ゲート絶縁膜との間の散乱も
少ないので、キャリアの移動速度の低下も少ない。従っ
て、本発明によるＭＯＳＦＥＴは、大きなドレイン電流
を流すことができ、また。
縦方向の′ボ界が小さく、ゲート絶縁膜との間の散乱も
少ないので、キャリアの移動速度の低下も少ない。従っ
て、本発明によるＭＯＳＦＥＴは、大きなドレイン電流
を流すことができ、また。
ゲート長を微細化しても、ソース・ドレイン間の耐圧を
維持することができる上、ソース・ドレインに寄生する
容１１上を減少できるため、動作速度が速いという効果
を有する。
維持することができる上、ソース・ドレインに寄生する
容１１上を減少できるため、動作速度が速いという効果
を有する。
第１図は本発明になるＭ ＯＳ Ｆ Ｅ Ｔの一実施例
の構造図、第２図（ａ） 、 （ｂ）および第３図（ａ
） 〜（ｄ）はその動作を説明する図、第４図（１）〜
（６）は製造工程を説明する図、第５図は本発明の他の
実施例になるＭＯＳＦＥＴの構造図、第６図（ａ）は従
来のＭＯＳＦＥＴの構造（ｂ）は（ａ）のｃ −ｃ’切
断線に沿う部分におけるエネルギーバンドを示す図であ
る。 １・・・・・・Ｐ型半導体基板、２・・・・・・絶縁層
、３・・・・・・ゲート、４・・・・・・ソース、５・
・・・・・ドレイン、６・・・・・・ｐ型不純物層、７
・・・・・・ｎ型不純物層、８・・・・・・ＬＯＣＯ８
膜層、９・・・・・・電極、１０・・・・・・層間絶縁
膜、１１・・・・・・パッシベーションＩＩＩＥ、１２
・・・・・・ＳＯＩ基板。 第３図 （ａ） （ｂ） 第４区 第４図 第５図 第６図 （ｂ）
の構造図、第２図（ａ） 、 （ｂ）および第３図（ａ
） 〜（ｄ）はその動作を説明する図、第４図（１）〜
（６）は製造工程を説明する図、第５図は本発明の他の
実施例になるＭＯＳＦＥＴの構造図、第６図（ａ）は従
来のＭＯＳＦＥＴの構造（ｂ）は（ａ）のｃ −ｃ’切
断線に沿う部分におけるエネルギーバンドを示す図であ
る。 １・・・・・・Ｐ型半導体基板、２・・・・・・絶縁層
、３・・・・・・ゲート、４・・・・・・ソース、５・
・・・・・ドレイン、６・・・・・・ｐ型不純物層、７
・・・・・・ｎ型不純物層、８・・・・・・ＬＯＣＯ８
膜層、９・・・・・・電極、１０・・・・・・層間絶縁
膜、１１・・・・・・パッシベーションＩＩＩＥ、１２
・・・・・・ＳＯＩ基板。 第３図 （ａ） （ｂ） 第４区 第４図 第５図 第６図 （ｂ）
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板または絶縁体と、該半導体
基板または絶縁体上に設けた第２導電型不純物層による
ソースと、該半導体基板または絶縁体上に設けた第２導
電型不純物層によるドレインと、該ソースとドレイン間
に形成した第１導電型の不純物層と、上記第１導電型の
不純物層上に絶縁膜を介して設けたゲートと前記ソース
、ドレインおよび第１導電型の不純物層と前記第１導電
型の半導体基板または絶縁体との間に設けた前記ソース
およびドレインよりも低不純物濃度の第２導電型の不純
物層とを備えることを特徴とする半導体装置。 ２、前記第１導電型半導体基板は、絶縁体基板上に半導
体単結晶薄膜を形成した構造の基板であることを特徴と
する前記特許請求の範囲第１項記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178889A JPH065745B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体装置 |
| US07/078,987 US4916500A (en) | 1986-07-31 | 1987-07-29 | MOS field effect transistor device with buried channel |
| DE87111043T DE3787691T2 (de) | 1986-07-31 | 1987-07-30 | MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung. |
| EP87111043A EP0255133B1 (en) | 1986-07-31 | 1987-07-30 | Mos field-effect transistor and method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178889A JPH065745B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336571A true JPS6336571A (ja) | 1988-02-17 |
| JPH065745B2 JPH065745B2 (ja) | 1994-01-19 |
Family
ID=16056469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61178889A Expired - Lifetime JPH065745B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4916500A (ja) |
| EP (1) | EP0255133B1 (ja) |
| JP (1) | JPH065745B2 (ja) |
| DE (1) | DE3787691T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7400016B2 (en) | 2001-01-18 | 2008-07-15 | Kabushiki Kaisha Toshiba | Semiconductor device realizing characteristics like a SOI MOSFET |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109906B2 (ja) * | 1988-03-03 | 1995-11-22 | 松下電器産業株式会社 | 超伝導トランジスタ回路 |
| FR2662303A1 (fr) * | 1990-05-17 | 1991-11-22 | Hello Sa | Transistor mos a tension de seuil elevee. |
| US5463237A (en) * | 1993-11-04 | 1995-10-31 | Victor Company Of Japan, Ltd. | MOSFET device having depletion layer |
| US6163053A (en) * | 1996-11-06 | 2000-12-19 | Ricoh Company, Ltd. | Semiconductor device having opposite-polarity region under channel |
| JPH10335595A (ja) * | 1997-03-31 | 1998-12-18 | Sharp Corp | 増幅器用半導体素子、増幅器用半導体素子の製造方法および増幅器用半導体装置 |
| US7326977B2 (en) * | 2004-10-04 | 2008-02-05 | Northrop Grumman Corporation | Low noise field effect transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050960A (ja) * | 1983-08-30 | 1985-03-22 | Toshiba Corp | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1559611A (ja) * | 1967-06-30 | 1969-03-14 | ||
| US4000504A (en) * | 1975-05-12 | 1976-12-28 | Hewlett-Packard Company | Deep channel MOS transistor |
| US4302764A (en) * | 1976-12-30 | 1981-11-24 | International Business Machines Corporation | Nondestructive read-out dynamic memory cell |
| US4393578A (en) * | 1980-01-02 | 1983-07-19 | General Electric Company | Method of making silicon-on-sapphire FET |
| CA1155969A (en) * | 1980-09-26 | 1983-10-25 | Clement A.T. Salama | Field effect transistor device and method of production thereof |
| DE3138747A1 (de) * | 1981-09-29 | 1983-04-14 | Siemens AG, 1000 Berlin und 8000 München | Selbstsperrender feldeffekt-transistor des verarmungstyps |
| NL8303441A (nl) * | 1983-10-07 | 1985-05-01 | Philips Nv | Geintegreerde schakeling met komplementaire veldeffekttransistors. |
| JPS60251669A (ja) * | 1984-05-28 | 1985-12-12 | Toshiba Corp | 半導体装置 |
| JP3151299B2 (ja) * | 1992-07-31 | 2001-04-03 | 日本たばこ産業株式会社 | 自動喫煙機の灰排除装置 |
-
1986
- 1986-07-31 JP JP61178889A patent/JPH065745B2/ja not_active Expired - Lifetime
-
1987
- 1987-07-29 US US07/078,987 patent/US4916500A/en not_active Expired - Fee Related
- 1987-07-30 EP EP87111043A patent/EP0255133B1/en not_active Expired - Lifetime
- 1987-07-30 DE DE87111043T patent/DE3787691T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050960A (ja) * | 1983-08-30 | 1985-03-22 | Toshiba Corp | 半導体装置 |
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| US7400016B2 (en) | 2001-01-18 | 2008-07-15 | Kabushiki Kaisha Toshiba | Semiconductor device realizing characteristics like a SOI MOSFET |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065745B2 (ja) | 1994-01-19 |
| US4916500A (en) | 1990-04-10 |
| DE3787691D1 (de) | 1993-11-11 |
| EP0255133A3 (en) | 1988-12-07 |
| EP0255133A2 (en) | 1988-02-03 |
| EP0255133B1 (en) | 1993-10-06 |
| DE3787691T2 (de) | 1994-04-28 |
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