NL8303441A - Geintegreerde schakeling met komplementaire veldeffekttransistors. - Google Patents

Geintegreerde schakeling met komplementaire veldeffekttransistors. Download PDF

Info

Publication number
NL8303441A
NL8303441A NL8303441A NL8303441A NL8303441A NL 8303441 A NL8303441 A NL 8303441A NL 8303441 A NL8303441 A NL 8303441A NL 8303441 A NL8303441 A NL 8303441A NL 8303441 A NL8303441 A NL 8303441A
Authority
NL
Netherlands
Prior art keywords
layer
field effect
channel
gate electrode
integrated circuit
Prior art date
Application number
NL8303441A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8303441A priority Critical patent/NL8303441A/nl
Priority to EP84201417A priority patent/EP0137564B1/en
Priority to DE8484201417T priority patent/DE3474379D1/de
Priority to JP59209947A priority patent/JPS6097663A/ja
Publication of NL8303441A publication Critical patent/NL8303441A/nl
Priority to US07/119,291 priority patent/US4799092A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

PHN 10.793 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
"Geïntegreerde schakeling met fcanplanentaire veldeffekttransistors". .......
De uitvinding betreft een geïntegreerde schakeling bevattende .. een halfgeleiderlichaam met een hoofdoppervlak waaraan meedere schakel-elanenten aanwezig zijn waarbij het halfgeleiderlichaam nabij het hoofdoppervlak een eerste substraatgebied van een eerste geleidingstype 5 en een twaede substraatgebied van een tweede geleidingstype heeft, waarbij het eerste substraatgebied een toe- en een afvoerzone van het tweede geleidingstype van tenminste een eerste veldeffekttransistor bevat, waarbij zich tussen deze toe- en afvoerzones een eerste kanaal-gebied uitstrekt dat aan het hoofdoppervlak is bedekt met een isolerende 10 laag en waarbij op deze -isolerende laag een eerste poortelektrode welke halfgeleidermateriaal bevat, aanwezig is en waarbij het tweede substraatgebied een toe- en een afvoerzcne van het eerste geleidingstype van tenminste een tweede veldeffekttransistor bevat, waarbij zich tussen deze toe- en afvoerzones een tweede kanaalgebied uitstrekt, dat 15 aan het hoofdoppervlak is bedekt met een isolerende laag en waarbij op deze isolerende laag een tweede poortelektrode welke halfgeleider-materiaal bevat, aanwezig is en waarbij het halfgeleidermateriaal van de eerste poortelektrode en het halfgeleidermateriaal van de tweede poortelektrode van aan elkaar tegengesteld geleidingstype zijn.
20 Een dergelijke geïntegreerde schakeling is bekend uit het
Amerikaanse octrooischrift 3,673,471 dat op 27 juni 1972 werd gepubliceerd. In deze bekende geïntegreerde schakeling zijn de geleidingstypes van de eerste en de tweede poortelektrode respectievelijk gelijk aan het geleidingstype van de toe- en afvoerzones van de eerste veldeffekt-25 transistor en het geleidingstype van da toe- en afvoerzones van de . tweede veldeffekttransistor. Voorts is uit het genoemde Amerikaanse octrooischrift 3,673,471 bekend, dat de drempelspanning van een veldeffekttransistor met een geïsoleerde poortelektrode van amorf halfgeleidermateriaal van het geleidingstype en van de deteringsccncen-30 tratie van het amorfe halfgeleidermateriaal afhankelijk is.
De voorstellen volgens het genoemde Amerikaanse octrooischrift 3,673,471 dateren uit de beginjaren van de silicium-gate-technologie. In die tijd was het gebruikelijk cm de poortelektrode £ ~ ^ 7 & k 1 .................... .....
Kj k- j ^ \s ié* v t 4 EHN IÜ.793 2 te doteren tegelijk met het aanhrengen van de toe- en afvoerzones.
In latere jaren en vooral na het invoeren van de ionenimplantatietechniek, werd de genoemde methode voor hist doteren van de poortelektroden geheel verdrongen door een methode waarbij de amorfe of polykristallijne half-5 geleiderlaag tijdens en/of direkt na de depositie met een hoge doterings-concentratie n-type wordt gedoteerd. Bij het vervaardigen van CMDS-schakelingen wordt deze n-type halfgeleiderlaag nu algemeen voor beide typen van veldeffékttransistoren toegepast, waarbij de drenpelspanningen van deze veldeffekttransistors met behulp van nauwkeurige implantatie 10 van een geschikte dotering in het kanaalgebied op de gewenste waarde worden ingesteld. In deze gemodificeerde vorm is de silicium-gate-technologie tot op heden de kern van het vervaardigingsproces van geïntegreerde schakelingen met veldeffekttransistors met geïsoleerde poortelektroden.
15 Opgemerkt wordt dat in geïntegreerde schakelingen met kamplementaire veldeffekttransistors met geïsoleerde poortelektrode cm redenen van schakeltechnische aard de drempelspanningen van de n-kanaal- en de p-kanaal-transistors doorgaans in absolute waarde praktisch aan elkaar gelijk worden gekozen. Deze drempelspanningen zijn ft 20 onder meer afhankelijk van de doteringsconcentratie in het betreffende substraatgebied, van de kwaliteit, samenstelling en dikte van de isolerende laag die het betreffende poortdiëlektrikum vormt, van het verschil in uittreearbeid van het halfgeleidermateriaal van het substraatgebied en het materiaal waarvan de betreffende poortelektrode is ver-25 vaardigd en van de doteringsconcentratie van de eerder genoemde implantatie in het kanaalgebied. Genoemde implantatiebehandeling heeft in de praktijk het belangrijk voordeel, dat daarmee de vrijheid is ontstaan cm voor elk van de overige parameters binnen ruime grenzen op grond van andere afhankelijkheden, zoals de invloed op de steilheid, op 30 de grootte van (parasitaire) kapaciteiten en op de serieweerstand in de poortelektroden en/of de technologisch mogelijkheden een meer of minder optimaal geachte keuze te maken ‘en vervolgens de doteringsconcentratie van de implantatiebehandeling op de gemaakte keuzen af te stemmen zodanig dat de drempelspanningen van de transistors de · 35 gewenste, in absolute zin ongeveer gelijke waarde krijgen.
Inmiddels zijn de afmetingen van de in geïntegreerde schakelingen toegepaste veldeffekttransistors in de loop van de tijd steeds kleiner geworden. Daarbij is gebleken dat bij veldeffekttransistors Λ — > =7 » < •;i ; J -i -f *
‘ V I
SEN 1υ.793 3 met zeer kleine afmetingen bijzondere effekten optreden. Zo is bij veldeffekttransistors met een geringe kanaallengte van bijvoorbeeld minder dan 3 ^um de drenpelspanning mede afhankelijk van deze kanaallengte. Onder kanaallengte wordt algemeen de afstand in het kanaalgebied 5 van toe- naar afvoerzcne verstaan. Deze kanaallengte is in de silicium-gate-technologie direkt afgeleid van de breedte van het halfgeleider-spoor van de poortelektrode.
Bij het verder op schaal verkleinen van de toegepaste veldeffekttransistorstrukturen kan met zogenoemde kort-kanaal-effekten 10 rekening worden gehouden. Zo kan de met verdere verkleining van de kanaallengte samenhangende ongewenste verlaging van de drenpelspanning geheel of gedeeltelijk worden tegengegaan door aanpassing van de doteringsdosis van de implantatie waarmee de drempelspanning wordt ingesteld.
15 Een bijzonder nadelige consequentie van het kort-kanaal-ef- fekten is dat de drerrpelspanningen van de transistor gevoelig worden voor kleine variaties in het vervaardigingsproces en met name voor kleine variaties in de breedte van de halfgeleidersporen die de poortelektroden vormen.
20 De onderhavige uitvinding beoogt nieuwe geïntegreerde schakelingen met kompleroentaire veldeffekttransistors met geïsoleerde poortelektrode te verschaffen, die transistors met relatief korte kanalen kunnen bevatten en tevens met een relatief goede opbrengst kunnen worden vervaardigd. Een verder oogmerk van de uitvinding is 25 ook cm in dergelijke geïntegreerde schakelingen door aanpassing van de transistorstrukturen de gevoeligheid van de drempelspanningen voor ’ kort-kanaal-effekten te verminderen waardoor bij de vervaardiging een kleinere spreiding in de drenpelspanning kan worden gerealiseerd.
De uitvinding berust onder meer op het inzicht dat de 30 beoogde verbetering kan worden gerealiseerd door in het kanaalgebied van de transistors een speciale, aangepaste dotering aan te brengen.
Een geïntegreerde schakeling van de in de aanhef beschreven soort is volgens de uitvinding daardoor gekenmerkt dat zowel in het eerste als in het tweede kanaalgebied tussen de genoemde aan- en afvoer-35 zones een aan de isolerende laag grenzende cppervlaktelaag aan deze zones aansluit, welke oppervlaktelagen elk van hetzelfde geleidingstype zijn als de daaraan aansluitende aan- en afvoerzones en waarbij de eerste en de tweede veldeffettansistor beide van het normally-of ; . . ·, i PHN 10.793 4.
verarmingstype zijn en bovendien in elk van de oppervlaktelagen de hoeveelheid dotering per oppervlakte-eenheid tenminste gelijk is aan de hoeveelheid lading per oppervlakte-eenheid in het aan de oppervlakte-laag grenzende deel van het kanaalgebied, dat verarmd is indien aan de 5 bijbehorende poortelektrode een spanning ter grootte van de drentpel-spanning van de bijbehorende veldeffekttransistor wordt aangelegd ten opzichte van de aan- en afvoerzones van deze veldeffekttransistor.
Verrassenderwijze is gebleken, dat door af te zien van de voordelen verbonden aan het gebruik van eenzelfde hooggedoteerde 10 halfgeleider laag in de poortelektrode van beide typen van veldeffekttransistor s zoals thans gebruikelijk is en in de op zichzelf verouderde strukturen met poortelektroden van tegengesteld geleidingstype beide types van veldeffekttransistors te vervangen door normally-off verarmingstransistors met een aangepaste dotering in het kanaalgebied, 15 het mogelijk is, kcmplementaire veldeffekttransistors te verkrijgen met een in absolute vaarde ongeveer gelijke drempelspanning in ‘het gewenste gebied van ongeveer 0 tot 1 Volt die bovendien relatief ongevoelig is voor kort-kanaal-effekten. Daarbij blijkt het gewenst te zijn de hoeveelheid dotering in de oppervlaktelaag van de kanaalgebieden * 20 van de transistors binnen betrekkelijk nauwe grenzen te kiezen.
Enerzijds geldt voor deze dotering de hierboven aangegeven relatief hoge ondergrens en anderzijds wordt voor deze dotering de bovengrens bepaald door het feit dat de transistors van het normally-of verazmings-type moeten zijn en drenpelsparmingen-.degewenste waarde moeten hebben.
25 Alhoewel normally-off verarmingstransistors met een zeer kleine drempelspanning realiseerbaar zijn, zullen de drempelspanningen om praktische redenen veelal niet kleiner zijn dan ongeveer 0,5 Volt.
Volledigheidshalve wordt opgemerkt dat veldeffekttransistors met geïsoleerde poortelektrode van het normally-off verarmingstype 30 op zichzelf bekend zijn, bijvoorbeeld uit IEEE Transactions on Electron Devices, Vol. ED-28, 3Mb. 9, September 1981, blz. 1025-1030.
Uit deze en vergelijkbare publikaties kan echter niet worden afgeleid, / dat verbeterde schakelingen met komplementaire veldeffekttransistors kunnen worden verkregen door beide typen van transistors te vervangen 35 door normally-off verarmingstransistors met een aangepaste, relatief grote hoeveelheid dotering in de oppervlaktelaag van het kanaalgebied.
De eerste en de tweede veldeffekttransistor hebben elk een relatief kleine kanaallengte die meestal niet groter is dan 3 ^um en λ — -- - t -1 v V ·; } i EEN 10.793 5 * *.
bij voorkeur kleiner of gelijk is aan 1 ^um. Vooral bij kleinere kanaallengtes neemt de gevoeligheid van de drempelspanningen voor spreiding in de kanaallengte in de gebruikelijke geïntegreerde schakelingen toe en wordt de opbrengst van de vervaardiging daarvan daardoor 5 nadelig beïnvloed.
Ook indien in de geïntegreerde schakeling volgens de uitvin-dings naast eerste veldeffekttransistors met een relatief kleine_ kanaallengte eerste veldeffekttransistors met een relatief grote kanaallengte aanwezig zijn, zullen de drempelspanningen van alle eerste 10 veldeffekttransistoren praktisch aan elkaar gelijk zijn zonder dat daarvoor extra behandelingen bij de vervaardiging nodig zijn. Bij toepassing van tweede veldeffekttransistors met verschillende kanaallengtes treedt hetzelfde voordeel op.
Een voorkeursvom van de geïntegreerde schakeling is daardoor 15 gekenmerkt, dat in de eerste zowel als in de tweede veldeffekttransistor de verhouding van de kanaal.breedte tot de kanaallengte tenminste 2 is.
Door de bereikte verminderde invloed van kort-kanaal-effekten op de spreiding in de dranpelspanningen zou de door smal-kanaal-effekten veroorzaakte spreiding in de drempelspanningen overheersend kunnen 20 worden. Bij de aangegeven breedte-lengte-verhouding wordt dit risico praktisch vermeden.
Bij voorkeur is zowel in de eerste als in de tweede veldeffekttransistor het geleidingstype van het halfgeleidermateriaal van de poortelektrode tegengesteld aan het geleidingstype van de 25 daaronder gelegen oppervlaktelaag van het kanaalgebied. Op deze wijze is het verschil tussen de maximaal toelaatbare doteringshoeveelheid in de oppervlaktelaag en de aangegeven ondergrens voor die dotering relatief groot en komt het gewenste normally-off karakter van de veldeffekttransistors minder snel in gevaar.
30 In een verdere voorkeursvorm zijn de eerste en de tweede poortelektrode direkt met elkaar verbonden, waarbij het halfgeleidermateriaal van de eerste poortelektrode onder vorming van een halfgelei-derovergang aan het halfgeleidermateriaal van de twsede poortelektrode grenst en waarbij deze overgang met een geleidende verbinding is 35 overbrugd. Gebleken is dat de op de grens van de eerste en tweede poortelektrode gevormde halfgeleiderovergang in veel gevallen geen nadelige invloed op de pcortkarakteristieken van de transistors heeft.
In andere gevallen is het echter van voordeel een geleidende overbrugging PHN 10.793' 6 ’ « * aan te brengen om eventuele gelijkrichtende werking van deze halfgelei-derovergang te onderdrukken.
Met voordeel hebben de eerste en de tweede poortelektroden elk een silicidetoplaag, waarbij deze toplaag door het halfgeleider-5 materiaal van de poort elektrode van de onder de poortelektrode gelegen isolerende laag is gescheiden. Bij voorkeur bestaan de eerste en de tweede poortelektrode ten hoogste over de helft van hun dikte uit silicide.
De silicidetoplaag vermindert de serieweerstand van de 10 poortelektroden en andere halfgeleidersporen terwijl deze toplaag bovendien de eventueel daarin aanwezige halfgeleiderovergangen geleidend overbrugd. Het tegengestelde geleidingstype van de beide poortelektrode en de invloed daarvan op de drexnpelspanningen blijft gehandhaafd.
Een belangrijke verdere voorkeursvorm van de geïntegreerde 15 schakeling volgens de uitvinding is daardoor gekenmerkt, dat zowel in de eerste als in de tweede veideffëkttransistor de in het kanaal-gebied gevormde pn-overaang tussen de oppervlaktelaag en het substraat-gebied opmeen diepte^onder het half geleideroppervlak ligt die tenminste de helft bedraagt van de diepte van de het minst diep gelegen pn-20 overgangen tussen de toe- en afvoerzones en het aan die zones grenzende substraatgebied. In praktische uitvoeringen van de geïntegreerde schakeling volgens de uitvinding kunnen de pn-overgangen van de toe-en afvoerzones van de p-kanaal en de n-kanaal transistors pp dezelfde diepte in het halfgeleiderlichaam liggen. De pn-overgangen van de kanaal-25 gebieden liggen dan bij voorkeur op tenminste de helft van deze diepte.
In andere gevallen zullen de toe- en afvoerzones van de n-kanaal transistors een geringere dikte hebben dan de toe- en afvoerzones van de prkanaal transistors, zodat de pn-overgangen van de n-type toe- en afvoerzones de minst diep gelegen pn-overgangen zijn. Zowel in de 30 n-kanaèl.als in de p-kanaal transistors liggen de pn-overgangen van de oppervlaktelagen dan bij voorkeur op een diepte die tenminste gelijk is aan de helft van de diepte van de:n^^"toe^'eh afvoerzones.
De aangegeven diepte van de de oppervlaktelaag begrenzende ρη-overgang geeft een gunstig effékt op de doorgrijpspanning 35 (punch-through spanning) van de afvoerzone naar de toevoerzone van de transistor. Gebleken is met name dat bij oppervlaktelagen met relatief ondiep gelegen pn-overgangen de punch-through spanning relatief laag is.
λ -> / .1 i 1 v V v' ?y 4 i EHN 10.793 7 4 fr
De uitvinding zal hierna aan de hand van een uitvoeringsvoor-beeld en de bijgaande tekening nader werden uiteengezet. In deze tekening tonen
Figuur 1 tot en net 11 in dwarsdoorsnede een half geleider in- e richting volgens de uitvinding in verschillende stadia van de vervaardiging en geeft
Figuur 12 in bovenaanzicht het deel van deze half geleider inrichting, waarvan fig. 11 een dwarsdoorsnede volgens de lijn XI-XI toont, veer, waarbij 10 Figuur 13 een deel van de doorsnede van fig. 11 in vergrote vorm toont.
De figuren zijn schematisch en niet op schaal getekend waarbij terwille van de duidelijkheid waar nodig afmetingen overdreven groot
zijn voorgesteld, Overeenkomstige delen zijn in de regel met hetzelfde IS
verwijzingscijfer aangeduid. In het bovenaanzicht van fig. 12 zijn de ontrekken van metaallagen gestippeld weergegeven.
Het voorbeeld is een geïntegreerdèe schakeling waarvan fig. 12 een deel toont en die een halfgelèaderllchaam'dD bevat met een hoofoppervlak 31 (fig. 11), waaraan meerdere schakelelementen 19A, 20, 21 en 19B, 20 22, 23 aanwezig zijn, waarbij het halfgeleiderlichaam 30 nabij het hoofdoppervlak 31 een eerste substraatgebied 12 van een eerste geleidingstype en een tweede substraaatgebied 16 van een tweede geleidingstype heeft, waarbij het eerste substraatgebied 12 een toe-' en afvoerzone 20 resp. 21 van het tweede geleidingstype van tenminste een eersteveldeffekttransistor 19A, nc 20, 21 bevat, waarbij zich tussen deze toe- en afvoerzones 20 en 21 een eerste kanaalgebied 32 uitstrekt, dat aan het hoofdoppervlak is bedekt met een isolerende laag 33 en waarbij qp deze isolerende laag 33 een eerste poortelektrode 19A welke halfgeleidermateriaal bevat aanwezig is en waarbij het tweede substraatgebied 1.6 een toe- en een afvoerzone 22 30 resp. 23 van het eerste geleidingstype van tenminste een tweede veld-effekttransistor 19B, 22, 23 bevat, waarbij zich tussen deze toe- en afvoerzones 22 en 23 een tweede kanaalgebied 34 uitstrekt, dat aan het hoofdoppervlak 31 is bedekt met een isolerende laag 35 en waarbij op deze isolerende laag 35 een tweede poortelektrode 19B welke halfgeleider-35 materiaal bevat aanwezig is, waarbij het halfgeleidermateriaal van de eerste poortelektrode 19A en het halfgeleidermateriaal vani.de tweede poortelektrode 19B van aan elkaar tegengesteld geleidingstype zijn.
Volgens de uitvinding sluit zowel in het eerste kanaalgebied ·· — * · 1 r.. '1 ·· v -} i -,--- • * PHN 10.793 8 32 als in het tweede kanaalgebied 34 tassen de toe- en afvoerzones 20 en 21 resp. 22 en 23 een aan de isolerende laag 33 resp. 35 grenzende cpper- vlaktelaag 36 resp. 37 aan deze zones 20, 21 resp. 22, 23 aan. De oppervlaktelaag 36 heeft hetzelfde geleidingstype als de daaraan aan-5 sluitende toe- en afvoerzones 20 en 21 en de oppervlaktelaag 37 heeft hetzelfde geleidingstype als de daaraan aansluitende toe- en afvoerzones 22 en 23. Daarbij zijn de eerste en de tweede veldeffekttransistors 19A, 20, 21 resp. 19B, 22, 23 beide van het normally-off verarmingstype en is bovendien in elk van de oppervlaktelagen 36 resp. 37 de hoeveelheid 10 dotering per oppervlakte-eenheid van het halfgeleideroppervlak tenminste gelijk aan de hoeveelheid lading per oppervlakte-eenheid in het aan de oppervlaktelaag 36 resp. 37 grenzende deel van het kanaalgebied 32 resp.
34, dat verarmd is indien aan de bijbehorende poortelektrode 19A rasp.
19B een spanning ter grootte van de drempelspanning van de bijbehorende 15 veldeffekttransistor 19A, 20, 21 resp. 19B, 22, 23 ten opzichte van de toe- en afvoerzones 20, 21 resp. 22, 23 van deze veldeffekttransistor 19A, 20, 21. rasp. 19B, 22, 23 wordt aangelegd·
Voor de vervaardiging van deze aeintegreerde schakeling kan /Siliciumplaat 1 net een bijvoorbeeld worden uitgegaan van een/ soortelijke weerstand van bijvoorbeeld 20 ^ ongeveer 10-25 Ohm. cm en big voorkeur een oppervlak net een <yl00> - oriëntatie. .Een oppervlak van deze plaat wordt door implantatie van fosforionen (energie 30 keV, dosis 2.10 ionen per can ) voorzien van een dunne· n-type laag 2, zie figuur 1, met een dikte van minder dan 0,1 ^um.
Door thermische oxydatie wordt het oppervlak nu voorzien van een dunne 25 siliciumoxydelaag 3 met een dikte van ongeveer 30 nm. Daarop wordt een fotolaklaag 4 aangebscacht waarin door belichten en ontwikkelen een venster 5 wordt gevormd, zie figuur 2. Vervolgens wordt het oppervlak gebombardeerd met boorionen bij een energie van 150 keV en een dosis van ook ongeveer 14 2 3.10 ionen per cm . De boorionen dringen door de cxydelaag 3 heen doch 30 worden door de fotolaklaag 4 tegengehouden. Zo Ontstaat een p—type laag 6 (zie figuur 3) die aan het oppervlak door de aanwezigheid van de n-type doteringsconcentratie van de laag 2 althans ten dele is gecompenseerd.
Door etsen worden -vervolgens binnen het venster 5 de oxydelaag 3 en de laag 2 verwijderd (zie figuur 4) waarna het fotolakmasker 4 wordt 35 verwijderd. Vervolgens wordt door toepassing van algemeen gebuikelijke technieken een 7,5 ^,um dikke laag 7 van silicium epitaxiaal op het oppervlak aangegroeid. De laag 7 wordt tijdens het aangroeien gedoteerd met 3 ongeveer 1.10 fosforatomen/cm . De' laag 7 wordt door thermische λ .'*·_* / * ' 1 't » ^ * £HN 10.793 9 cxydatie voorzien van een ongeveer 50 ran dikke laag 8 van süiciurnaxyde, zie figuur 5.
Vervolgens wordt in het gebied 16 een implantatie met boorionen uitgevoerd bij een energie van bijvoorbeeld 60 keV.en een dosis van 5 12 2 5.10 ionen/cm . Als masker kan daarbij een fotolaklaag warden gebruikt.
Daarna wordt (zie figuur 6) een verhitting uitgevoerd bij 1200°C gedurende 5 uur in stikstof. Gedurende deze verhitting diffunderen de doteringsstoffen vanuit de begraven lagen 2 en 6 in de epitaxiale laag 7 en in het substraat 1, waarbij het n-type gebied 12 en het p-type gebied 10 16 ontstaan althans over tiet grootste deel van hun dikte naar het oppervlak toe af nemende doteringsconcentraties. Aan het oppervlak blijft in het gebied 12 een dunne laag 38 met praktisch de oorspronkelijke dotering van de n-type epitaxiale laag over. Deze laag 38 is voor de eenvoud in de volgende figuren niet meer getekend. In het gebied 16 is 15 het aan het oppervlak grenzende deel van de epitaxial laag, ' als gevolg van de daar uitgevoerde boorirrplantatie overdoopt zodat het p-type gebied 16 tot aan het halfgeleideroppervlak reikt. De pn-overgang 9 tussen de gebieden 12 en 16 staat praktisch loodrecht cp het oppervlak, aangezien de diffusiecoëffiënten van boor en fosfor bij dezelfde diffusietenperatuur 2Π praktisch gelijk zijn en ook de doteringsconcentraties van de begraven lagen 2 en 6 nagenoeg gelijk zijn. De laterale difussies vanuit de lagen 2 en 6 compenseren elkaar dus praktisch geheel. Ter illustratie is in figuur 6 gestippeld het verloop (91) van de pn-overgang weergegeven dat zou worden verkregen indien alleen de begraven laag 6 aanwezig was.
25 In dit voorbeeld worden in de gebieden 12 en 16 konplementaire veldeffekttransistors met geïsoleerde stuurelektrode gevormd, waarbij elk van de gebieden 12 en 16 als substraatgebied voor een van de beide types van transistors dient.
Daartoe wordt vervolgens door toepassing van gebruikelijke 30 technieken een siliciumnitridelaag 11 met een dikte van ongeveer 150 nm op de axydelaag 8 neergeslagen, zie figuur 7.
Dan worden door implantatie van fosforionen bij een energie van 12 2 bijvoorbeeld 70 keV en een dosis van 1.10 ionen per cm n-type geleiderde kanaalonderfarekende zones 39 gevormd. Het uit de lagen 8 en 11 gevormde 35 patroon dient daarbij als implantatiemasker. Daarna wordt onder gebruikmaking van hetzelfde masker als voor het vormen van het venster 5 een fotolakraasker 13 aangebracht. Dan worden, onder gebruikmaking van de fotolaklaag 13 en de nitride-oxydelagen 8, 11 als maskering, boorionen : ] PHN 10.793 10 13 2 15 geïmplanteerd (zie figuur 7) met een dosis van 5v10 ionen per cm en een energie van 16 keV. ter vorming van kanaalonderbrekende gebieden 14 met verhoogde p-type doteringsconcentratie, waarbij deze boorimplantatie de eerdere fosfor implantatie overdoopt.
5
Daarna wordt de fotolaklaag 13 verwijderd en wordt een thermische oxydatie uitgevoerd bij 1000°G gedurende 2 uur waardoor op de niet door de nitridelaag 11 bedekte delen van het oppervlak een gedeeltelijk verzonken oxydepatroon 17 met een dikte van ongeveer 0,6 ^urn ontstaat, zie figuur 8.
Nu worden de lagen 11 en 8 weggeëtst waarna door thermisch-, oxyderen een poortoxydelaag 18 met een dikte van 50 nm wordt geverrad, zie figuur 9.
Cp het halfgeleiderlichaam wordt nu een fotolaklaag aangebracht met een patroon dat de aktieve gebieden die voor de p-kanaal-transistors bestemd zijn vrij laat. Dit patroon dient als maskering bij een borium-15 iirplantie waarbij met een energie van 30 keV een dosis van ongeveer 11 2 6.10 ionen/cm wordt aangebracht. Deze implantatie dient voor het aanbrengen van de pppervlaktelaag 36. Vervolgens wordt de fotolaklaag vervangen door een nieuws fotolaklaag met een patroon dat de voor de n-kanaal-transistors bestemde aktieve gebieden vrij laat. Dit patroon dient als masker ing bij 20 een fosforimplantatie waarbij met een energie van 30 keV een dosis van 11 2 ongeveer 6.10 ionen/cm wordt aangebracht. Deze Implantatie dient voor het aanbrengen van de n-type pppervlaktelaag 37. Daarna wordt vanuit de gasphase een ongeveer 0,5^um dikke polykristallijn siliciumlaag 19 neergeslagen op het gehele oppervlak. Op de laag 19 wordt een niet-kritisch 25 masker, bijvoorbeeld een fotolaklaag, aangebracht, waarmee dat deel van de laag 19 waaruit de poortelektrode 19E zal "worden vervaardigd wordt · bedekt. Het resterende deel van de laag 19 dat de uiteindelijke poortelektrode / 19A en het geleiderspoor 19C bevat wordt door implantatie n-type gedoteerd met een hoge donor concentratie. Vervolgens wordt dit niet-getekende implantatiemasker verwijderd en vervangen door een volgend implantatie-masker dat het eerder bedekte deel van de laag 19 vrijlaat en het reeds gedoteerde deel van de laag 19 bedekt. Het vrijliggende deel van de laag 19 wordt door implantatie p-type gedoteerd met een hoge acceptorconcentratie. Nadat de polykristallijne siliciumlaag 19 van een niet-getekende, dunne 35 oxydelaag is voorzien, worden deze oxydelaag en de polykristallijne siliciumlaag 19 tesamen op gebruikelijke wijze door etsen in patroon gebracht.
Op gebruikelijke wijze worden daarna door implantatie van arseenionen de toe- en afvoerzones 22 en 23 van de n-kanaal transistor, en ··, "* * *' \ - ·_· EHN 10.793 11 door implantatie van boorionen de toe- en afvoerzones 20 en 21 van de p-kanaaltransistor gevormd, waarbij de stuurelektrodelagen 19 en het oxydepatroon 17 als masker ing dienen, zie figuur 10. Daarbij o verdoopt de arseeniirplantatie de in de poortelektrode 19B aanwezige acceptorcon-5 centratie niet. Voorts worden de oppervlaktedèlen van het halfgeïeider-lichaam die niet aan de betreffende ionen moeten worden blootgesteld daarbij qp gehuikelijke wijze telkens door een niet-kritisch masker, bijvoorbeeld een fotolakmasker, afgedekt. De nrtype toe- en afvoerzones hebben bijvoorbeeld een laagweerstand van ongeveer 30 Jl/vierkant en de 10 laagwserstand van de p-type toe- en afvoerzone bedraagt bijvoorbeeld ongeveer 50/vierkant. Genoemde inplantatiebehardelingen kunnen worden gevolgd door een warmtebehandeling van ongeveer 20 minuten bij ongeveer 950°C.
Tenslotte wordt over het geheel een laag van pyrolithisch Si02 15 27 aangebracht waarin jsonta&tvensters warden geëtst, zie figuur 11.
Door metalliseren met bijvoorbeeld aluminium en etsen worden de metaallagen 24, 25,-en 26 verkregen die binnen de kontafctvensters de zones 20r23 en de stuurelektroden 19 kontakteren. In het bovenaanzicht van figuur 12 zijn in de taitaktvensters . diagonale lijnen getekend.
20
De zo verkregen kcnplementaire MOS-transistors worden gescheiden door een pn-cvergang 9 die de epitaxiale laag in een richting loodrecht op het oppervlak doorsnijdt.
In plaats van een p-type substraat zou ook een n-type substraat kunnen worden toegepast. De n-kanaal trans is tor zou zich dan bevinden in 25 een eilandvormig gebied 16 dat geheel door n-type materiaal is omgeven.
In het beschreven uitvoeringsvoorbeeld werden de begraven lagen 2 en 6 verkregen door eerst over het gehele oppervlak de laag 2 aan te brengen, daarna in een deel van het oppervlak de laag 6 te vormen en vervolgens de door de laag 2 ingeronen qppervlaktelaag van het gebied 30 6 weg te etsen. Men kan in plaats daarvan ook de lagen 2 en 6 door plaatselijke diffusie of implantatie direct naast elkaar of elkaar overlappend aanbrengen. Bijvoorbeeld kan op het oppervlak van het substraat 1 eerst een antioxjdatiemasker worden aangebracht, dat de met fosfor te doteren delen van het oppervlak vrijlaat... Na de fosforirplantatie die 35 met dit masker plaatselijk wordt uitgevoerd, volgt dan een oxydatiebehande-ling. De daarbij gevormde oxydelaag of oxydelagen dienen, na verwijdering van het eerder genoemde antioxydatiemasker als masker bij de boriumplantatie, die in dit geval met een energie van 40 keV kan plaatsvinden. Na verwijdering ^ i
. J
EHN 10.793 12 van de oxydelagen, die als inplantatiemasker hebben gediend, kan vervolgens de epitaxiale laag warden aangegroeid. Ook kan men de lagen 2 en 6 op een geringe afstand van elkaar aanbrengen. Bij voorkeur is deze afstand dan zo klein dat bij de diffusie de uitgediffundeerde 5 gebieden 12 en 16 aan elkaar grenzen.
Opgemerkt wordt nog, dat de substraatgebieden 12 en 16 van beide veldeffekttransistors gekontakteerö. zijn door op de achterzijde van de halfgeléiderplaat een metaallaag 28 aan te brengen (zie Figuur 11) en door het gebied 12 via een uitsparing in de toevoerzone 20 binnen 10 het kontaktvenster 29 (zie Figuur 12) met de zone 20 kort te sluiten.
Bij een relatief hoogohmig substraat, zoals hier, kan het van voordeel zijn cm ook het gebied 16 aan het bovenoppervlak te kontakterenv, op dezelfde wijze als het gebied 12.
Opgemerkt wordt, dat de hiervoor beschreven CMOS-struktuur 15 en de bijbehorende vervaardigingswijze en met name de uitvoering, van de substraatgebieden 12 en 16 een voorkeursvorm betreffen. In het kader van de onderhavig uitvinding is daarbij van belang dat de dotering in de aan het oppervlak grenzende delen van de substraatgebieden 12 en 16 waarin zich de kanaalgebieden 32 en 34 bevinden onafhankelijk is -van 20 toevallige variaties in de dikte van de epitaxiale laag 7 en in de dotering van de begraven lagen 2 en 6. In het substraatgebied 12 is de doteringsconcentratie nabij het oppervlak bepaald door de doterings-concentratie van de aangegroeide epitaxiale laag 7, waarvan immers de dunne laag 38 overblijft. In het substraatgebied 16 is de doterings-25 concentratie in het kanaalgebied 34 vastgelegd met de beschreven boorimplantatie die na het aangroeien van de epitaxiale laag ter plaatse werd uitgevoerd. Deze goed gedefinieerde doteringsconcentraties vergemakkelijken het bepalen en het aanbrengen van de gewenste hoeveelheid dotering voor de oppervlaktelagen 36 en 37 van de transistors.
30 Het is echter ook mogelijk van andere bekende strukturen en werkwijzen voor geïntegreerde schakelingen met komplementaire veldeffekttransistors met geïsoleerde poortelektrode uit te gaan. Bijvoorbeeld kunnen' strukturen met een p-wellüneen n-type substraat of met een n-well in een p-type substraat of strukturen met een p-well 35 en een n-well in of op een gemeenschappelijk substraat, die op andere dan de hiervoor beschreven wijze worden vervaardigd, worden gerealiseerd. Uitgaande van deze of andere strukturen beperkt zich de aanpassing die voor het verkrijgen van inrichtingen volgens de uitvinding nodig is ^ *-s · ··» * « -1 o *; · ... ··> j PHN 10.793 13 m m in hoofdzaak tot het aanbrengen van poortelektroden van het juiste geleidingstype en met een geschikte doteringsconcentratie en het aanbrengen van geschikte oppervlaktelagen in de kanaalgebieden van de beide types'van veldeffekttransistors. g In fig. 13 is een deel van de doorsneden van fig. 11 opnieuw en in vergrote vorm weergegeven. Ook fig. 13 is schematisch en niet op schaal getekend. Door het aanbrengen van de oppervlaktelagen 36 en 37 in de kanaalgebieden 32 en 34 zijn pn-overgangen 40 en 41 ontstaan.
Deze pn-overgangen 40 en 41 vormen ieder een geheel met de pn-overgangen io 42 resp. 43 die de aan de cppervlaktelaag 36 resp. 37 aansluitende toe- ai afvoerzones 20 en 21 resp. 22 en 23 van hetbetreffende substraat-gebied 12 resp. 16 scheiden. Bij deze pn-overgangen 40, 42 resp. 41, 43 behoort een verarmingsgebied waarvan de begrenzing in het substraatgebied 12 resp. 16 in fig. 13 schematisch met een door kruisjes gevormde 15 lijn 44 resp. 45 is aangegeven. Deze begrenzingen 44 resp. 45 van de verarmingsgebieden zijn getekend voor het geval aan de poortelektroden 19A resp. 19B een spanning ten opzichte van de toe- en afvoerzones 20, 21 resp. 22, 23 is aangelegd ter grootte van de drempelspanning van de betreffende transistor. Deze drempelspanning bedraagt voor de n-kanaal-20 transistor bijvoorbeeld ongeveer +0,8 a +0,9 Volt, waarbij de toe- en afvoerzones 20 en 21 en het substraatgebied 12 zich bijvoorbeeld op een spanning van 0 Volt bevinden. De drempelsapnning van de p-kanaaltransis-tor bedraagt bijvoorbeeld ongeveer -0,8 a -0,9 Volt. De spanning op de poortelektrcde 19B is bijvoorbeeld +4,1 a +4,2 Volt, terwijl de spanning 25 op de toe- en afvoerzones 22, 23 en het substraatgebied 16 ongeveer +5 Volt bedraagt.
Opgonerkt wordt, dat in de geïntegreerde schakeling volgens de uitvinding ook veldeffekttransistors kunnen voorkenen waarbij tijdens het bedrijf de spanning tussen de toevoerzone en het substraatgebied 3Q van de transistor ongelijk aan nul is. Door een dergelijk spanningsverschil verandert de tussen toevoerzone en poortelektrode gemeten drempelspanning waarbij de transistor van de niet-geleidende in de geleidende toestand overgaat. Voor het bepalen van de grootte van de in het kader van de uitvinding te gébruiken minimale hoeveelheid dotering 35 in de cppervlaktelaag wordt de laastgenoemde, de werkelijke drempelspanning in de bedrijfstoestand in aanmerking genomen. Voor zover in de geïntegreerde schakeling veldeffekttransistors van hetzelfde type met van elkaar verschillende werkelijke drempelspanningen voorkorten, -N *» * * y ---^ FHN 10.793 14 wordt de dotering van de oppervlaktelaag in het kanaalgebied bij voorkeur zo bepaald dat in ieder geval in de transistor met de in absolute waarde kleinste dreripelspanning tenminste de voorgestelde minimale hoeveelheid dotering aanwezig is.
5 In de p-kanaal transistor 19A, 20, 21 blijkt de dikte van het in het n-type substraatgebied 12 gelegen deel van de verarmings-laag in het kanaalgebied 32 ongeveer 0,25 ^um te zijn. In het kanaalgebied 32 is de afstand tussen de pn-overgang 40 en de begrenzing 44 dus ongeveer 0,25^um. Daarbij zijn de doteringen zo gekozen dat de 10 pn-overgang 40 en de begrenzing 44 beide binnen de overgebleven dunne laag 38 van de epitaxiale laag 7'gelëgen zijn. Per oppervlakte-eenheid van het hoof oppervlak 31 bedraagt de lading in het tussen de pn-overgang 40 en de begrenzing 44 gelegen deel van de verarmingslaag in het kanaal- — 4 *1 z? Λ 11 Λ gebied 32 ongeveer 0,25.10 .1.10 atomen/cm = 2,5.10 atanen/cm .
15 De dosis voor de boriumimplantatie voor het verkrijgen van de opper- 11 2 vlaktelaag 36 werd bepaald op ongeveer 5.10 atanen/cm , waardoor de 11 netto acceptorlading in deze oppervlaktelaag ook ongeveer 3,5.10 2 1 atanen/cm bedraagt. EfedoteringShoeveelheid in de oppervlaktelaag 36 is daarmee 11 - - 2 - 1.10 atomen/cm hoger dan de ondergrens die in het kader van de onder-20 having uitvinding voor deze dotering is aangegeven. Voorts is de energie voor de genoemde fosforimplantatie zo gekozen dat, rekening houdende met de tijdens de vervaardiging toegepaste warmtebehandeling, de pn-overgang 40 in het kanaalgebied 32 ongeveer 0,25 ^um Onder het halfgeleideroppervlak ligt.
25 Op overeenkomstige wijze is ook de n-kanaal transistor 19B, 22, 23 opgebouwd. De pn-overgang 41 ligt op een afstand van ongeveer 0,25 ^um onder het halfgeleideroppervlak en de dikte van het in het substraatgebied 16 gelegen deel van de verarmingslaag (de afstand tussen de pn-overgang 41 en de begrenzing 45), is ongeveer 0,25 ^um. Daarbij zijn 30 de energie en de dosis van de boriumimplantatie die werd uitgevoerd om de eerder genoemde resterende dunne laag van het epitaxiale materiaal te overdopen zo gekozen dat tot op een diepte van tenminste 0,5 ^um onder het halfgeleideroppervlak gerekend mag worden net een gemiddelde 16 3 doteringsconcentratie van ongeveer 1.10 acceptoratamen/cm . Met de 11 2 35 vermelde dosis van 5.10 atomen/cm voor de fosforimplantatie voor het verkrijgen van de oppervlaktelaag 37 is de netto donorlading per oppervlakte-eenheid van het halfaeleideroppervlak in deze oppervlaktelaag ii - , 2 ' öok ongeveer 1:10 atomen/cm hoger dan de apngegeven ondergrens.
p " *1 ” 1 / 1 u · 'j v i PHN 10.793 15
Zowel de p-kanaal als de n-kanaal transistors zijn van het verarmingstype waarbij de toe- ei de afvoerzone en de in het kanaalgebied gelegen oppervlaktelaag een aaneengesloten gebied van hetzelfde gelei-dingstype vormen. Dit aaneengesloten gebied grenst aan een substraat-5 gebied van het tegengestelde geleidingstype. Beide typen van transistors zijn normally-off transistors, waarbij in de bedrijfstoestand bij het ontbreken van een spanningsverschil tassen de poortelektorde en de toevoerzone van de betreffende veldeffekttransistcrrgeen of praktisch geen stroon door de hoofdstroonbaan van de transistor vloeit. Tussen de 10 toe- en de afvoerzone is dan geen geleidende verbinding aanwezig mits het spanningsverschil tussen de toe- en de afvoerzone kleiner dan de punch-through spanning is.
Vergroting van de implantatiedosis voor de oppervlaktelaag leidt in beide typen van veldeffekttransistors tot verkleining van de 15 absolute waarde van de drenpelspanning. De maximaal toelaatbare implan- tatiedosis is gelijk aan de dosis waarbij de drenpelspanning praktisch tot de waarde nul is verminderd. In het beschreven voorbeeld bedraagt 11 2 deze maximale dosis ongeveer 8,5.10 atoftsn/αη . In dit verband hebben de poort elektroden 19A en 19B bij .voorkeur een geleidings type dat 20 tegengesteld is aan dat van de toe- en afvoerzones 20, 21 resp. 22, 23 van de betreffende veldeffekttransistor.. In deze voorkeursuitvoeringsvorm is het verschil tussen de maximaal toelaatbare dosis en de aangegeven minimale dosis het grootst. In de omgekeerde situatie waarbij de poort-elektroden hetzelfde geleidingstype hebben als de toe- en afvoerzones 25 zijn de dranpelspanningen van de beide type" van veldeffekttransistors weliswaar in absolute waarde praktisch aan elkaar gelijk, maar hebben zij bij gebruik van de minimale implantatiedosis een relatief kleine waardei en kan zelfs het normally-off karakter van de transistors in gevaar komen.
30 Volledigheidshalve wordt opgemerkt dat de drenpelspanning ook beïnvloed kan worden met behulp van de doteringsconcentratie in het substraatgebied en in geringe mate ook door middel van de doteringsconcentratie in de poort elektroden. De mogelijkheden om daarmee de drenpelspanning op een gewenste waarde in te stellen zijn echter 35 beperkt omdat in dat geval ook andere eigenschappen van de transistor zoals de grootte van parasitaire kapaciteiten, doorslag- en/of punch-through spanningen enz. veranderen.
Gebleken is, dat bij toepassing van de aangegeven doterings- ---- m PHN 10.793 16 hoeveelheid in de oppervlaktelagen van de beschreven veldeffëkttransistors, de dratpelspanningen van deze veldeff ëkttransistors betrékkelijk ongevoelig zijn voor kort-kanaal-effekten. In het bijzonder bij geïntegreerde schakelingen met kanplementaire veldeff ëkttransistors met een korte 5 kanaallengte van bijvoorbeeld ten hoogste 3 ^um vergemakkelijkt de toepassing van de onderhavige uitvinding de vervaardiging met een relatief hoge opbrengst. Enige spreiding in de breedte van de geleidende halfgeleider sporen die de poortelektroden vormen, leidt nu minder snel tot een onaanvaardbaar grote spreiding in de drempelspanningen.
10 In het voorbeeld bedraagt de kanaallengte van de transistors 19A, 20, 21 en 19B 22, 23 ongeveer 1 ^um.
Voorts is gebleken dat in de geïntegreerde schakeling volgens de uitvinding de drempelspanningen relatief minder van de dikte van de isolerende lagen 33 en 35 afhankelijk zijn dan bij veldeffekttransis-15 tors van het verrijkingstype. Bij verkleining van de transistorafmetingen kan de dikte van de poortisolatielaag vrijer worden gekozen. Met name kan waar nodig een enigszins dikkere poortisolatielaag worden toegepast dan bij verrijkingstransistors met vergelijkbare afmetingen wenselijk is, waardoor de opbrengst van de vervaardiging kan worden vergroot.
20 Verder kan in de geïntegreerde schakeling volgens de uit vinding de indringdiepte van de toe- en afvoerzones van de transistors praktisch onafhankelijk van de drempelspanningen worden geoptimaliseerd.
In de gebruikelijke kcmplementaire veldeff ëkttransistors van het verrijkingstype wordt de invloed van kort-kanaal-ef f ekten groter met 25 toenemende indringdiepte van de toe- en afvoerzones. Daarom wordt bij verkleining van de trans is tor afmetingen doorgaans ook de indringdiepte van de toe- en afvoerzones verminderd. Bij zeer ondiepe toe- en afvoerzones treden vaak problemen op bij de kontakteringw en kan bovendien de serieweerstand in deze zones te hoog worden. Bij toepassing van de 30 uitvinding kunnen zonder bezwaar toe- en afvoerzones met een relatief grote indringdiepte worden toegepast. In het beschreven voorbeeld hebben de n-type toe- en afvoerzones 22 en 23 bijvoorbeeld een indringdiepte van ongeveer 0,4 micron. De indringdiepte van de p-type toe- en afvoerzones 20 en 21 is bijvoorbeeld ongeveer 0,6 micron.
35 Van belang is ook, dat in de geïntegreerde schakeling volgens de uitvinding de drempelspanningen praktisch niet van de dikte van de oppervlaktelagen 36 en 37 afhankelijk is zolang de doteringsdos is in deze oppervlaktelagen niet verandert. Bij voorkeur . ·.:···.
< o ~ ; ·.' ' * i PHN 10.793 17 liggen de pn-overgangen 40 en 41 op een diepte onder het halfgeleider-oppervlak die tenminste gelijk is aan de helft van de diepte van de het minst diep gelegen pn-overgangen 43 tussen de toe- en afvoerzones 22, 23 ei het aan die zones 22 , 23 grenzende substraatgebied 16.
5 De pn-overgangen 42 tussen de toe- en afvoerzones 20 en 21 en het daaraan grenzende substraatgebied 12 liggen in het voorbeeld op een grotere diepte onder het halfgeleideroppervlak dan de pn-overgangen 43.
De voor de pn-overgangen 40 en 41 aanbevolen diepte blijkt vooral gunstig te zijn in verband met de doorgrijpspanning (punch-through 10 spanning) van de afvoerzone 23 resp. 21 naar de toevoerzcne 22 resp. 20. Indien de pn-overgangen 40 en 41 op een geringere dan de aangegeven diepte worden aangebracht treedt punch-through reeds bij lagere spanningen op.
In een belangrijke voorkeursuitvoeringsvorm van de 15 geïntegreerde schakeling volgens de uitvinding bedraagt de verhouding van de kanaalbreedte tot de kanaallengte van de eerste en de tweede veldeffekttrans is tors tenminste 2. In het kader van de uitvinding worden relatief smalle kanalen bij voorkeur vermeden om ten volle profijt te trekken van de verminderde gevoeligheid voor kort-kanaal-effékten.
20 Zoals op zichzelf bekend is, kan de drarpelspanning van de transistors bij gebruik van smalle kanalen ook van de kanaalbreedte afhankelijk zijn. De hierdoor veroorzaakte spreiding in de drempelspanningen kan bij toepassing \an de uitvinding verminderd of vermeden warden door met name in de transistors met een relatief kleine kanaallengte de 25 kanaalbreedte niet te klein, dat wil zeggen tenminste een faktor twee groter dan de kanaallengte, te kiezen. In het voorbeeld bedraagt de in fig. 12 met de pijl W aangegeven kanaalbreedte in de n-kanaaltransistor ongeveer 2 ^um ei in de p-kanaal trans is tor ongeveer 4 ^,um.
In het voorbeeld zijn de poortelektroden 19A en 19B geheel 30 van elkaar gescheiden aangegeven en zijn zij elk voorzien van een elektrische aansluiting. In veel geïntegreerde schakel ingei zullen de poortelektrode van een p-kanaal-transistor ai de poortelektorde van een n-kanaal-transistor rechtstreeks met elkaar verbonden zijn en uit een doorlopen halfgeleiderspoor gevormd zijn. In fig. 12 is een dergelijke 35 direkte verbinding schematisch aangegeven met het met streep-stippel-lijnen getekende halfgeleiderverbindingsspoor 19D. Cmdat de poortelektroden 19A en 19B van tegengesteld geleidingstype zijn, zal zich in het verbindingsspoor 19D een pn-overgang bevinden, die met 46 is - · V \ 7 j PHN 10.793 18 aangeduid. In veel gevallen zal deze, meestal aan beide zijden hoogge-doteerde, pn-overgang 46 weinig of geen nadelige effekten pp de poortkarakteristieken van de veldeffékttransistors hebben. Voorzover deze pn-overgang 46 echter ongewenst is, kan een kortsluiting worden 5 aangebracht. Dit kan bijvoorbeeld geschieden door het nabij de pn-overgang 46 boven dè poortelektroden 19B gelegen kontaktvenster te vergroten zodanig dat dit venster tot voorbij de pn-overgang 46 reikt.
In het kader van de uitvinding worden bij voorkeur op overigens bekende wijze de half geleider sporen van de poortelektroden 10 van een 'silicidelaag voorzien. Geschikte silicides zijn bijvoorbeeld wolfraamsilicide en molybdeensilicide. Het aanbrengen van de silicidelaag kan geschieden door op de polykristallijne of amorfe halfgeleiderlaag 19 een laag van het betreffende metaal aan te brengen waarna door verhitting silicide kan worden gevormd*. Ook kan bijvoorbeeld door sputte-15 ren direkt een laag van het gewenste silicide op de halfgeleiderlaag 19 worden aangebracht. In fig. 13 is de silicidelaag van de poortelektrode 19A en 19B aangegeven met 47. De silicidetoplaag 47 is door halfgelei-dermateriaal van de poortelektroden 19A en 19B van het onderliggende poort-dieëleetricum 33 resp. 35 gescheiden. De van een silicidetoplaag 47 20 voorzien poortelektroden 19A en 19B en halfgeleidersporen 19C, '19D hebben een relatief lage serieweerstand waarbij bovendien eventueel in de halfgeleidersporen 19D voorkanende pn-overgangen 46 door het silicide geleidend zijn overbrugd, zodat zij kortgesloten zijn. Bij voorkeur bestaan de poortelektroden ten hoogste over de helft van hun dikte uit 25 silicide.
Ook kan de silicidetoplaag of de voor de vorming van die toplaag aangebracht metaallaag met een niet kritisch masker van de poortelektroden, bijvoorbeeld door selectief etsen, worden verwijderd zodat alleen de verdere halfgeleidersporen die zich over het veldoxyde uit-30 strekken van een silicidelaag zijn resp. worden voorzien. Deze verdere halfgeleidersporen kunnen ook over hun gehele dikte uit silicide bestaan.
De uitvinding is niet beperkt tot het beschreven uitvoerings-voorbeeld. Voor de vakman zijn binnen het kader van de uitvinding vele variaties mogelijk. Zo kunnen andere halfgeleidermaterialen dan silicium, 35 bijvoorbeeld germanium of A^-B^-verbindingen zoals GaAs en andere isolerende en/of maskerende lagen worden toegepast. Het gebruik van een althans gedeeltelijk in het halfgeleiderlichaam verzonken oxyde-patroon 17 is, ofschoon in vele gevallen wenselijk, niet noodzakelijk.
ς " * '? i Λ Ί PHN 10.793 19
De aangegeven donor- en acceptoratcmen kannen door andere, worde^.vert/angen waarbij concentraties en diffusiecoëfficiënten op elkaar werden afgestand en eventueel ook de implantatie-energie en/of de duur en/of de temperatuur van warmtebehandelingen worden aangepast om het gewenste 5 resultaat te bereiken. De begraven lagen 2 en 6 kunnen ook met andere doteringsmethoden dan ioneniinplantatie, bijvoorbeeld door diffusie vanuit de gasfase of vanuit een gedoteerde osyde- of glaslaag, worden verkregen.
In de beschreven geïntegreerde schakeling kunnen uiteraard meerdere eerste veldeffekttransistors en meerdere tweede veldeffekttran-10 sis tors voorkomen. Daarbij kunnen naast veldeffekttransistors met een relatief kleine kanaallengte veldeffekttransistors met een grotere kanaallengte worden toegepast, in dat geval zijn de drempelspanningen van deze verschillende veldeffekttransistors van het normally-off verarmingstype praktisch aan elkaar gelijk zonder dat daarvoor bij 15 de vervaardiging extra behandelingen nodig zijn.
De geïntegreerde schakeling volgens de uitvinding kan ook andere schakelelementen dan de getoonde normally-off verarmingstran-sistors bevatten die pp en/of in hetzelfde halfgeleiderlichaam zijn geïntegreerd. Andere schakelelementen kunnen bijvoorbeeld weerstanden 20 of diodes of veldeffekttransistors van het verrijkings- of het verar-mingstype of bipolaire transistors zijn.
25 30 35 C o "}-} i

Claims (8)

1. Geïntegreerde schakeling bevattende een halfgeleiderlichaam met een hoofdoppervlak waaraan meerdere schakelelementen aanwezig zijn, waarbij het halfgeleiderlichaam nabij het hoofdoppervlak een eerste suhstraatgebied van een eerste geleidingstype en een tweede substraat- 5 gebied van een tweede geleidingstype heeft, waarbij het eerste substraat-gebied een toe- en een afvoerzone van het tweede geleidingstype van tenminste een eerste veldeffekttransistor bevat, waarbij zich tussen deze toe- en afvoerzonesr een eerste kanaalgebied uitstrekt dat aan het hoofdoppervlak is bedekt met een isolerende laag en waarbij op deze 10 isolerende laag een eerste poorteléktrode welke half geleidermateriaal bevat aanwezig is, en waarbij het tweede suhstraatgebied een toe- an een afvoerzone van het eerste geleidingstype van tenminste een tweede YTfeMeffekttransistor bevat, waarbij zich tussen deze toe- en af voerzones een tweede kanaalgebied uitstrekt dat aan het hoofdoppervlak is bedekt 15 met een isolerende laag en waarbij op deze isolerende laag een tweede poortelektrode welke half geleidermateriaal bevat aanwezig is, waarbij het halfgeleidermateriaal van de eerste en het halfgeleidermateriaal van de tweede poortelektrode van aan elkaar tegengesteld geleidingstype zijn met het kenmerk, dat zowel in het eerste als· in het tweede kanaal-20 gebied tussen de genoemde toe- en afvoerzones een aan de isolerende laag grenzende oppervlaktelaag aan deze zones aansluit, welke oppervlak-telagen elk van hetzelfde geleidingstype zijn als de daaraan aansluitende toe- en afvoerzones en waarbij de eerste en de tweede veldeffékt-transsitor beide van het normally-off verarmingstype zijn en bovendien 25 in elk van de oppervlaktelagen de hoeveelheid dotering per oppervlakte-eenheid tenminste gelijk is aan de hoeveelheid lading per oppervlékte-eenheid in het aan de oppervlaktelaag grenzende deel van het kanaalgebied, dat verarmd is indien aan de bijbehorende poortelektrode een spanning ter grootte van de drempelspanning van de bijbehorende veldr 30 effekttransistor ten opzichte van de toe- en afvoerzones van deze veldeffekttransistor wordt aangelegd.
2. Geïntegreerde schakeling volgens conclusie 1, met het kenmerk, dat de eerste en de tweede veldeffekttransistor elk een kanaallengte hebben, die kleiner is dan 3 ^um.
3. Geïntegreerde schakeling volgens conclusie 1 of 2, met het kenmerk, dat in de eerste zowel als in de tweede veldeffekttransistor de verhouding van dekanaalbreedte tot de kanaallengte tenminste 2 is.
4. Geïntegreerde schakeling volgens een der voorgaande conclusies, o t λ - ·, ; 1 O · <.= -i· -V * » 4 PHN 10.793 21 met het kenmerk, dat in de eerste zovel als in de tweede veldeffekttran-sistor het geleidingstype van het halfgeleidermateriaal van de coort-elektrode tegengesteld is aan het geleidingstype van de daaronder gelegen oppervlaktelaag van het kanaalgebied.
5. Geïntegreerde schakeling volgens een of meer der voorgaande conclusies, met het kenmerk, dat de eerste en de tweede poortelektrode direkt met elkaar zijn verbonden, waarbij het halfgeleidermateriaal van de eerste poortelektrode onder vorming van een overgang aan het halfgeleidermateriaal van de tweede poortelektrode grenst en waarbij 10 deze overgang met een geleidende verbinding is overbrugd.
6. Geïntegreerde schakeling volgens een of meer der voorgaande conclusie, met het kenmerk, dat de eerste en de tweede poortelektrode elk een silicidetcplaag hebben, waarbij deze silicidetoplaag door het halfgeleidermateriaal van de poortelektrode van de onder de poortelek- 15 trode gelegen isolerende laag is gescheiden.
7. Geïntegreerde schakeling volgens conclusie 6, met het kenmerk, dat de eerste en de tweede poortelektrode ten hoogste over de helft van hun dikte uit silicide bestaan.
8. Geïntegreerde schakeling volgens een of meer der voorgaande * 20 conclusies, met het kenmerk, dat zowel in de eerste als in de tweede veldeffekttransistor de in het kanaalgebied gevormde pn-overgang tussen de oppervlaktelaag ei het substraatgebied op een diepte onder het half-geleideroppervlak ligt die tenminste de helft bedraag van de diepte van de het minst diep gelegen pn-overgangen tussen de toe- en afvoerzones 25 en het aan die zones grenzende substraatgebied. 30 35
NL8303441A 1983-10-07 1983-10-07 Geintegreerde schakeling met komplementaire veldeffekttransistors. NL8303441A (nl)

Priority Applications (5)

Application Number Priority Date Filing Date Title
NL8303441A NL8303441A (nl) 1983-10-07 1983-10-07 Geintegreerde schakeling met komplementaire veldeffekttransistors.
EP84201417A EP0137564B1 (en) 1983-10-07 1984-10-04 Integrated circuit comprising complementary field effect transistors
DE8484201417T DE3474379D1 (en) 1983-10-07 1984-10-04 Integrated circuit comprising complementary field effect transistors
JP59209947A JPS6097663A (ja) 1983-10-07 1984-10-08 集積回路
US07/119,291 US4799092A (en) 1983-10-07 1987-11-05 Integrated circuit comprising complementary field effect transistors

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8303441 1983-10-07
NL8303441A NL8303441A (nl) 1983-10-07 1983-10-07 Geintegreerde schakeling met komplementaire veldeffekttransistors.

Publications (1)

Publication Number Publication Date
NL8303441A true NL8303441A (nl) 1985-05-01

Family

ID=19842514

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8303441A NL8303441A (nl) 1983-10-07 1983-10-07 Geintegreerde schakeling met komplementaire veldeffekttransistors.

Country Status (5)

Country Link
US (1) US4799092A (nl)
EP (1) EP0137564B1 (nl)
JP (1) JPS6097663A (nl)
DE (1) DE3474379D1 (nl)
NL (1) NL8303441A (nl)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065745B2 (ja) * 1986-07-31 1994-01-19 株式会社日立製作所 半導体装置
US5489794A (en) * 1992-05-22 1996-02-06 Seiko Instruments Inc. Semiconductor device
EP0686308B1 (en) * 1993-02-23 2002-01-16 Thunderbird Technologies, Inc. High saturation current, low leakage current fermi threshold field effect transistor
US5698884A (en) * 1996-02-07 1997-12-16 Thunderbird Technologies, Inc. Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same
US6136656A (en) * 1998-10-22 2000-10-24 International Business Machines Corporation Method to create a depleted poly MOSFET
US7741935B2 (en) * 2008-02-15 2010-06-22 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. High voltage isolation semiconductor capacitor digital communication device and corresponding package
US8188814B2 (en) * 2008-02-15 2012-05-29 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. High voltage isolation dual capacitor communication system
US7741896B2 (en) * 2008-02-15 2010-06-22 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. High voltage drive circuit employing capacitive signal coupling and associated devices and methods

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3673471A (en) * 1970-10-08 1972-06-27 Fairchild Camera Instr Co Doped semiconductor electrodes for mos type devices
JPS504989A (nl) * 1973-05-16 1975-01-20
US3868274A (en) * 1974-01-02 1975-02-25 Gen Instrument Corp Method for fabricating MOS devices with a multiplicity of thresholds on a semiconductor substrate
GB1476192A (en) * 1974-05-29 1977-06-10 Mullard Ltd Semiconductor switching circuit arrangements
JPS5915189B2 (ja) * 1976-02-23 1984-04-07 ソニー株式会社 半導体装置の製造方法
JPS52143782A (en) * 1976-05-26 1977-11-30 Hitachi Ltd Construction of complementary mis-ic and its production
US4178605A (en) * 1978-01-30 1979-12-11 Rca Corp. Complementary MOS inverter structure
US4472871A (en) * 1978-09-21 1984-09-25 Mostek Corporation Method of making a plurality of MOSFETs having different threshold voltages
JPS5586160A (en) * 1978-12-23 1980-06-28 Fujitsu Ltd Manufacture of semiconductor device
JPS6043025B2 (ja) * 1979-12-28 1985-09-26 富士通株式会社 半導体装置の製造方法
JPS5772376A (en) * 1980-10-24 1982-05-06 Hitachi Ltd Protective circuit device for semiconductor
JPS5791553A (en) * 1980-11-29 1982-06-07 Toshiba Corp Semiconductor device
US4684971A (en) * 1981-03-13 1987-08-04 American Telephone And Telegraph Company, At&T Bell Laboratories Ion implanted CMOS devices
US4476482A (en) * 1981-05-29 1984-10-09 Texas Instruments Incorporated Silicide contacts for CMOS devices
JPS587853A (ja) * 1981-07-06 1983-01-17 Seiko Epson Corp 半導体集積回路
JPS5817656A (ja) * 1981-07-24 1983-02-01 Hitachi Ltd 半導体装置の製造方法
JPS5887858A (ja) * 1981-11-20 1983-05-25 Hitachi Ltd 相補型絶縁ゲ−ト電界効果半導体装置
JPS594067A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd 半導体装置

Also Published As

Publication number Publication date
JPH0321101B2 (nl) 1991-03-20
US4799092A (en) 1989-01-17
EP0137564A2 (en) 1985-04-17
JPS6097663A (ja) 1985-05-31
EP0137564A3 (en) 1985-05-22
DE3474379D1 (en) 1988-11-03
EP0137564B1 (en) 1988-09-28

Similar Documents

Publication Publication Date Title
US5899732A (en) Method of implanting silicon through a polysilicon gate for punchthrough control of a semiconductor device
EP0809865B1 (en) SEMICONDUCTOR FIELD EFFECT DEVICE COMPRISING A SiGe LAYER
US5852310A (en) Multi-level transistor fabrication method with a patterned upper transistor substrate and interconnection thereto
US5976956A (en) Method of controlling dopant concentrations using transient-enhanced diffusion prior to gate formation in a device
NL8802219A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd.
US5439831A (en) Low junction leakage MOSFETs
EP1058303A1 (en) Fabrication of VDMOS structure with reduced parasitic effects
EP0305513B1 (en) Low leakage cmos/insulator substrate devices and method of forming the same
KR100304678B1 (ko) 배선을형성한후에수소이온으로문턱전압을변경시키는것이가능한전계효과트랜지스터를구비한반도체장치제조방법
US4816893A (en) Low leakage CMOS/insulator substrate devices and method of forming the same
US4466171A (en) Method of manufacturing a semiconductor device utilizing outdiffusion to convert an epitaxial layer
NL8202686A (nl) Werkwijze ter vervaardiging van een veldeffektinrichting met geisoleerde stuurelektrode, en inrichting vervaardigd volgens de werkwijze.
US4859630A (en) Method of manufacturing a semiconductor device
NL8303441A (nl) Geintegreerde schakeling met komplementaire veldeffekttransistors.
US4362574A (en) Integrated circuit and manufacturing method
NL8302383A (nl) Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze.
US5486487A (en) Method for adjusting the threshold of a read-only memory to achieve low capacitance and high breakdown voltage
US5107320A (en) Method and apparatus for improvement of interconnection capacitance
KR100201246B1 (ko) 반도체 장치 및 그 제조 방법
US5973381A (en) MOS capacitor and MOS capacitor fabrication method
US5512508A (en) Method and apparatus for improvement of interconnection capacitance
US5977598A (en) High load resistance implemented in a separate polysilicon layer with diffusion barrier therein for preventing load punch through therefrom
EP0880165A1 (en) A method of manufacturing an integrated circuit with MOS transistors having high breakdown voltages, and with precision resistors
US6780685B1 (en) Semiconductor device and manufacturing method thereof
EP0412405A2 (en) Method and apparatus for improvement of interconnection capacitance

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed